JP2009059398A - 強誘電体半導体記憶装置 - Google Patents
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Abstract
【課題】強誘電体半導体記憶装置において多値情報を書き込む。
【解決手段】強誘電体キャパシタと、強誘電体キャパシタの一方の電極に電流経路の一方が接続されたトランジスタと、強誘電体キャパシタの他方の電極と接続されたプレート線と、トランジスタのゲートに接続されたワード線と、一方が接地されているキャパシタの他方の電極及びトランジスタの他方に接続されたビット線と、ビット線の電位を検出するビット線電位検出回路と、ビット線電位検出回路からの出力により、プレート線の電位とビット線の電位とを同電位とする接続回路からなることを特徴とする強誘電体半導体記憶装置を提供することにより上記課題を解決する
【選択図】図1
【解決手段】強誘電体キャパシタと、強誘電体キャパシタの一方の電極に電流経路の一方が接続されたトランジスタと、強誘電体キャパシタの他方の電極と接続されたプレート線と、トランジスタのゲートに接続されたワード線と、一方が接地されているキャパシタの他方の電極及びトランジスタの他方に接続されたビット線と、ビット線の電位を検出するビット線電位検出回路と、ビット線電位検出回路からの出力により、プレート線の電位とビット線の電位とを同電位とする接続回路からなることを特徴とする強誘電体半導体記憶装置を提供することにより上記課題を解決する
【選択図】図1
Description
本発明は、強誘電体半導体記憶装置に関するものであり、特に、強誘電体キャパシタとそれに接続されたトランジスタからなる強誘電体メモリセルを複数有した強誘電体半導体記憶装置に関するものである。
半導体記憶装置の一つとして、特許文献1に記載されているような強誘電体メモリと呼ばれる強誘電体半導体記憶装置がある。この強誘電体メモリは、MOS(Metal Oxide Semiconductor)型電界トランジスタ等のトランジスタと、強誘電体キャパシタから構成されるものであり、トランジスタのゲートがワード線に接続され、ドレインとソースが強誘電体キャパシタとビット線の間に接続されたものである。強誘電体キャパシタは、強誘電体薄膜の上下の各々に導電膜を形成することにより構成されており、一方の導電膜は、トランジスタのドレイン−ソースを介してビット線と接続されており、他方の導電膜はプレート線と接続されている。強誘電体メモリのメモリセルは、情報が「1」の場合と、「0」の場合とで、強誘電体キャパシタにおける分極方向を逆にすることにより、不揮発性メモリとして機能させることができる。
このメモリセルから情報を読み出す場合には、ビット線の電位をGND電位に初期化した後、ワード線を制御してトランジスタをON状態とすることにより、強誘電体キャパシタがビット線に接続される。次に、強誘電体キャパシタのプレート線の電位をGND電位から所定の電位まで移行させる。これにより、強誘電体キャパシタに分極している電荷がビット線に移動する。これにより、ビット線の電位が分極電荷の状態に応じて大きく上昇する場合と、小さく上昇する場合とがあり、このビット線における電位の変化をセンスアンプ等により増幅して読み出す。
このような強誘電体キャパシタにおいては、印加電圧に応じて蓄積される電荷量が異なるため、所定の電荷量を得るためには、所定の電圧を印加する必要がある。
特開2002−170380号公報
本発明は、強誘電体キャパシタとそれに接続されたトランジスタからなる強誘電体メモリセルにおいて、所定の電荷量を蓄積することのできる強誘電体半導体記憶装置を提供する。
本発明の一態様に係る強誘電体半導体記憶装置は、強誘電体キャパシタと、前記強誘電体キャパシタの一方の電極に電流経路の一方が接続されたトランジスタと、前記強誘電体キャパシタの他方の電極と接続されたプレート線と、前記トランジスタのゲートに接続されたワード線と、一方が接地されているキャパシタの他方の電極及び前記トランジスタの他方に接続されたビット線と、前記ビット線の電位を検出するビット線電位検出回路と、前記ビット線電位検出回路からの出力により、前記プレート線の電位と前記ビット線の電位とを同電位とする接続回路と、からなることを特徴とする。
また、本発明の一態様に係る強誘電体半導体記憶装置は、 強誘電体キャパシタと、前記強誘電体キャパシタの一方の電極に電流経路の一方が接続された第1のトランジスタと、前記強誘電体キャパシタの他方の電極と接続されたプレート線と、前記第1のトランジスタのゲートに接続されたワード線と、一方が接地されているキャパシタの他方の電極及び前記第1のトランジスタの他方に接続されたビット線と、前記ビット線及び前記ビット線における電位と比較するための信号線と接続されたコントローラと、前記コントローラからの出力がゲートと接続され、一方の端子がビット線と接続され、他方の端子が前記プレート線と接続された第2のトランジスタと、からなることを特徴とする。
本発明によれば、強誘電体メモリからなる強誘電体半導体記憶装置において、容易に所定の電荷量を蓄積することが可能となる。これにより、一つの強誘電体メモリセルにおいて、多値情報の記憶をすることができる。
〔第1の実施の形態〕
図1に本実施の形態における強誘電体メモリセルの構成を示す。本実施の形態における強誘電体メモリセルは、MOS型電界トランジスタとキャパシタから構成されている。具体的には、MOS型電界トランジスタTr1のゲートはワード線WLと接続されており、ソースは強誘電体キャパシタCfの一方の電極と接続されており、ドレインはビット線BLと接続されている。強誘電体キャパシタCfの他方の電極は、プレート線PLと接続されている。また、プレート線PLは、MOS型電界トランジスタTr2のソースと接続されており、MOS型電界トランジスタTr2のドレインは、ビット線BLと接続されている。ビット線BLには、キャパシタCbの一方の電極が接続されており、他方の電極は接地(GND)されている。ビット線は、入力信号線CONとともにコントローラCに接続されており、コントローラCの入力信号となる。コントローラCでは、これらの入力信号に基づき出力信号を発する。具体的には、コントローラCは、ビット線BL電位が入力信号線CONにおける電位よりも高くなった場合には、MOS型電界トランジスタTr2がON状態となるようなON信号を出力する。コントローラCからの出力は、MOS型電界トランジスタTr2のゲートに接続されているため、これによりMOS型電界トランジスタTr2はON状態となる。以上より、本実施の形態における一つの強誘電体メモリセルは、2つのMOS型電界トランジスタTr1、Tr2、強誘電体キャパシタCf、キャパシタCb、コントローラCにより構成されている。
図1に本実施の形態における強誘電体メモリセルの構成を示す。本実施の形態における強誘電体メモリセルは、MOS型電界トランジスタとキャパシタから構成されている。具体的には、MOS型電界トランジスタTr1のゲートはワード線WLと接続されており、ソースは強誘電体キャパシタCfの一方の電極と接続されており、ドレインはビット線BLと接続されている。強誘電体キャパシタCfの他方の電極は、プレート線PLと接続されている。また、プレート線PLは、MOS型電界トランジスタTr2のソースと接続されており、MOS型電界トランジスタTr2のドレインは、ビット線BLと接続されている。ビット線BLには、キャパシタCbの一方の電極が接続されており、他方の電極は接地(GND)されている。ビット線は、入力信号線CONとともにコントローラCに接続されており、コントローラCの入力信号となる。コントローラCでは、これらの入力信号に基づき出力信号を発する。具体的には、コントローラCは、ビット線BL電位が入力信号線CONにおける電位よりも高くなった場合には、MOS型電界トランジスタTr2がON状態となるようなON信号を出力する。コントローラCからの出力は、MOS型電界トランジスタTr2のゲートに接続されているため、これによりMOS型電界トランジスタTr2はON状態となる。以上より、本実施の形態における一つの強誘電体メモリセルは、2つのMOS型電界トランジスタTr1、Tr2、強誘電体キャパシタCf、キャパシタCb、コントローラCにより構成されている。
次に、図1に基づき本実施の形態における強誘電体メモリセルの動作について説明する。具体的には、本実施の形態における一つの強誘電体メモリセルにおいて、多値情報である4値(2ビットの情報)を記憶するための動作について説明する。本実施の形態において、この多値情報は、「00」、「01」、「10」、「11」により表される。
図1に示す強誘電体メモリセルにおいて、情報を書き込む強誘電体メモリセルに接続されたワード線WLに電界を印加し、MOS型電界トランジスタTr1をON状態にする。この後、プレート線PLを接地(GND)した状態で、ビット線BLにVccの電圧を印加する。これにより、強誘電体キャパシタCfの両端にはVccの電圧が印加され、これにより強誘電体キャパシタCfに分極P0が発生し、すべての強誘電体メモリセルにデータ「11」が書き込まれる。
この後、実際に書き込むデータが、「11」である場合には、図2に示すように、ビット線BLにはVccの電圧が印加されたままで、プレート線PLには電圧は印加されることなく、コントローラCからビット線検出レベル信号BLSも出力されることはない。よって、MOS型トランジスタTr2も動作することはない。
一方、書き込むデータが、「01」である場合には、図3に示すように、ビット線BLをフローティング状態にする。この後、プレート線PLの電圧を徐々に上昇させていく。これにより強誘電体キャパシタCfは分極し情報が記憶される。尚、ビット線BLはフローティング状態になっているが、ビット線BLはビット線寄生容量であるキャパシタCbを介して接地(GND)されているため、ビット線BLの電位は、プレート線PLに印加される電圧により強誘電体キャパシタの分極が反転し、これによりビット線BLに移動した電荷量により定まる。即ち、プレート線PLに印加された電圧がVaであり、GNDに対するビット線の電位、即ち、キャパシタCbの両端に印加される電圧がVbであり、強誘電体キャパシタCfの両端に印加される電圧がVfである場合、強誘電体キャパシタCfとキャパシタCbは直列に接続され、キャパシタCbは接地されているため、キャパシタCbと強誘電体キャパシタCfに蓄えられる電荷量Qは同じとなる。このことから、
Q=Cb×Vb=Cf×Vf・・・・・・・・・・(1)
となる。
Va=Vb+Vf・・・・・・・・・・・・・・・(2)
であることから、ビット線BLの電位(ここでは、キャパシタCbの両端に印加される電圧)Vbは、
Vb=(Va×Cf)/(Cb+Cf)・・・・・(3)
となる。
Q=Cb×Vb=Cf×Vf・・・・・・・・・・(1)
となる。
Va=Vb+Vf・・・・・・・・・・・・・・・(2)
であることから、ビット線BLの電位(ここでは、キャパシタCbの両端に印加される電圧)Vbは、
Vb=(Va×Cf)/(Cb+Cf)・・・・・(3)
となる。
図4には、より詳細に経過時間とプレート線PL、ビット線BLとの電位変動の関係を示す。ビット線電位VbをコントローラCにより検出し、ビット線電位Vbが入力信号線CONにおける電位Vb1以上となった場合には、コントローラCは即座にON信号を出力しMOS型電界トランジスタTr2をON状態とする。これにより、MOS型電界トランジスタTr2がON状態となる直前のビット線BLの電位はVb1となる。このときのプレート線PLの電位はVa1、強誘電体キャパシタCfの両端に印加される電圧はVf1となる。MOS型電界トランジスタTr2がON状態となると、プレート線PLの電位とビット線BLの電位とは等しくなり、強誘電体キャパシタCfの両端には電圧が印加されなくなるため、コントローラCからON信号が出力される直前において、強誘電体キャパシタCfの両端に印加された電圧Vf1により生じた情報「10」となる分極P1が維持され情報が記憶される。
次に、書き込むデータが、「01」である場合には、図5に示すように、同様にビット線BLをフローティング状態にした後、プレート線PLの電圧を徐々に上昇させていく。これにより強誘電体キャパシタCfに電荷が蓄えられ情報が記憶される。尚、ビット線BLはフローティング状態になっているが、ビット線BLはビット線寄生容量であるキャパシタCbを介して接地(GND)されているため、ビット線BLの電位は、プレート線PLの電圧により強誘電体キャパシタの分極が反転することにより、ビット線BLに移動した電荷量により定まる。具体的には、図3で説明した場合と同様である。
ビット線電位VbをコントローラCにより検出し、ビット線電位Vbが入力信号線CONにおける電位Vb2以上となった場合には、コントローラCは即座にON信号を出力しMOS型電界トランジスタTr2をON状態とする。これにより、MOS型電界トランジスタTr2がON状態となる直前のビット線BLの電位はVb2となる。このときのプレート線PLの電位はVa2、強誘電体キャパシタCfの両端に印加される電圧はVf2となる。MOS型電界トランジスタTr2がON状態となると、プレート線PLの電位とビット線BLの電位とは等しくなり、強誘電体キャパシタCfの両端には電圧が印加されなくなるため、コントローラCからON信号が出力される直前において、強誘電体キャパシタCfの両端に印加された電圧Vf2により生じた情報「01」となる分極P2が維持され情報が記憶される。
次に、書き込むデータが、「00」である場合には、図6に示すように、同様にビット線BLをフローティング状態にした後、プレート線PLの電圧を徐々に上昇させていく。これにより強誘電体キャパシタCfに電荷が蓄えられ情報が記憶される。尚、ビット線BLはフローティング状態になっているが、ビット線BLはビット線寄生容量であるキャパシタCbを介して接地(GND)されているため、ビット線BLの電位は、プレート線PLの電圧により強誘電体キャパシタの分極が反転することにより、ビット線BLに移動した電荷量により定まる。具体的には、図3で説明した場合と同様である。
ビット線電位VbをコントローラCにより検出し、ビット線電位Vbが入力信号線CONにおける電位Vb3以上となった場合には、コントローラCは即座にON信号を出力しMOS型電界トランジスタTr2をON状態とする。これにより、MOS型電界トランジスタTr2がON状態となる直前のビット線BLの電位はVb3となる。このときのプレート線PLの電位はVa3、強誘電体キャパシタCfの両端に印加される電圧はVf3とする。MOS型電界トランジスタTr2がON状態となると、プレート線PLの電位とビット線BLの電位とは等しくなり、強誘電体キャパシタCfの両端には電圧が印加されなくなるため、コントローラCからON信号が出力される直前において、強誘電体キャパシタCfの両端に印加された電圧Vf3により生じた情報「00」となる分極P3が維持され情報が記憶される。
図7(a)は、印加される電圧と残留分極との関係を示し、図7(b)は、信号量と多値分布の関係を示す。最初に、プレート線PLを接地(GND)した状態で、ビット線BLに電圧Vccを印加した後においては、強誘電体キャパシタCfは分極P0が生じ、電圧の印加を解除した後においても、この分極状態が保たれる。本実施の形態において強誘電体キャパシタCfにおける分極P0が生じている状態は、情報「11」が記憶されている。
この後、前述のようにプレート線PLに電圧を印加した後、強誘電体キャパシタCfの両端に印加される電圧がVf1である場合、即ち、図3に示すように、入力信号線CONにおける電位がVb1である場合には、強誘電体キャパシタCfは分極P1が生じ、電圧の印加を解除した後においても、この分極状態が保たれる。本実施の形態において、強誘電体キャパシタCfにおける分極P1が生じている状態は、情報「10」が記憶されている。
また、前述のようにプレート線PLに電圧を印加した後、強誘電体キャパシタCfの両端に印加される電圧がVf2である場合、即ち、図5に示すように、入力信号線CONにおける電位がVb2である場合には、強誘電体キャパシタCfは分極P2が生じ、電圧の印加を解除した後においても、この分極状態が保たれる。本実施の形態において、強誘電体キャパシタCfにおける分極P2が生じている状態は、情報「01」が記憶されている。
また、前述のようにプレート線PLに電圧を印加した後、強誘電体キャパシタCfの両端に印加される電圧がVf3である場合、即ち、図6に示すように入力信号線CONにおける電位がVb3である場合には、強誘電体キャパシタCfは分極P3が生じ、電圧の印加を解除した後においても、この分極状態が保たれる。本実施の形態において、強誘電体キャパシタCfにおける分極P3が生じている状態は、情報「00」が記憶されている。以上より、強誘電体メモリセルにおいて、多値情報を正確に記憶させることができる。
図8は、上述した強誘電体メモリから構成させるFeRAMのブロック図を示す。具体的には、強誘電体メモリセルを2次元的に配列させたセルアレイ11においては、ロウ方向には、ロウデコーダ(R/D)とワード線ドライバ(WLD)を備えたロウドライバ12及びプレート線ドライバ(PLD)13が設けられている。ロウドライバ12は、ワード線WLによりメモリセルアレイ11と接続されており、プレート線ドライバ(PLD)13は、プレート線PLによりメモリセルアレイ11と接続されている。
一方、カラム方向には、センスアンプ14及びビット線(BL)電位検出回路15が設けられており、ビット線BLによりメモリセルアレイ11と接続されている。ビット線(BL)電位検出回路15には、データラッチ16を介し、I/Oより、制御やデータとなる入力信号を入力する。また、ビット線(BL)電位検出回路15の出力及び、プレート線ドライバ(PLD)の出力は、ともにPL−BL接続回路17に入力している。尚、ビット線(BL)電位検出回路15は、図1におけるコントローラCにより構成されており、PL−BL接続回路17は、図1におけるMOS型電界トランジスタTr2により構成されている。
図9に基づき、より詳細に本実施の形態における強誘電体メモリについて説明する。本実施の形態における強誘電体メモリは、一つのワード線WL及びプレート線PLを共有する強誘電体メモリセルが複数設けられることにより構成されている。前述の構成と同様に、各々の強誘電体メモリセル21、22、23には、強誘電体キャパシタCf1、Cf2、Cf3に接続されたMOS型電界トランジスタTr11、Tr21、Tr31、キャパシタCb1、Cb2、Cb3、MOS型電界トランジスタTr12、Tr22、Tr32、コントローラC1、C2、C3が各々設けられている。尚、図面上横方向には、ビット線(BL1、BL2、BL3)を共有する同様の構成の強誘電体メモリセルが複数配列されている。
本実施の形態では、各々の強誘電体メモリセルについて、異なる情報を同時に記憶させることができる。即ち、通常は、複数の強誘電体メモリセルを一つのページとした場合、プレート線PLの電位により強誘電体メモリセルの書き込む情報を制御しようとする場合、ページ内の強誘電体メモリセルは、プレート線PLを共有しているため、ページ単位でしか情報を書き込むことができないが、本実施の形態では、プレート線PLを共有する同一ページ内の強誘電体メモリセルにおいても、各々異なる情報を書き込むことができる。
具体的には、コントローラC1の入力信号線CON1における電位と、コントローラC2の入力信号線CON2における電位と、コントローラC3の入力信号線CON3における電位とを各々異なる電位とすることにより、各々の入力信号線CON1、CON2、CON3に印加される電位に対応した情報が、各々の強誘電体キャパシタCf1、Cf2、Cf3に異なる分極量による多値情報として書き込むことができる。よって、一つの強誘電体メモリセルに多値情報を高速に書き込む場合には、書き込み速度を向上させることができる。
〔第2の実施に形態〕
第2の実施の形態は、コントローラCが3個のMOS型電界トランジスタにより構成される場合である。本実施の形態を図10に基づき説明する。本実施の形態における強誘電体メモリセルは、MOS型電界トランジスタとキャパシタから構成されている。
第2の実施の形態は、コントローラCが3個のMOS型電界トランジスタにより構成される場合である。本実施の形態を図10に基づき説明する。本実施の形態における強誘電体メモリセルは、MOS型電界トランジスタとキャパシタから構成されている。
具体的には、MOS型電界トランジスタTr61のゲートがワード線WLと接続されており、ソースは強誘電体キャパシタCfの一方の電極と接続されており、ドレインはビット線BLと接続されている。強誘電体キャパシタCfの他方の電極は、プレート線PLと接続されている。また、プレート線PLは、N型MOS型電界トランジスタTr62のソース及びP型MOS型電界トランジスタTr63のソースと接続されており、N型MOS型電界トランジスタTr62のドレイン及びP型MOS型電界トランジスタTr63のドレインは、ともにビット線BLと接続されている。ビット線BLは、キャパシタCbの一方の電極が接続されており、他方の電極は接地(GND)されている。コントローラは、P型MOS型電界トランジスタTr73、N型MOS型電界トランジスタTr72及びN型MOS型電界トランジスタTr71を直列して接続したものからなり、P型MOS型電界トランジスタTr73のソースは電源Vppに接続され、N型MOS型電界トランジスタTr71のドレインは接地(GND)されている。ビット線BLは、P型MOS型電界トランジスタTr73のゲート及びN型MOS型電界トランジスタTr72のゲートと接続されている。尚、P型MOS型電界トランジスタTr73及びN型MOS型電界トランジスタTr72によりインバータ回路が形成される。また、N型MOS型電界トランジスタTr71のゲートには入力信号線CONが接続されている。
本実施の形態では、一つのメモリセルに2ビットの情報、即ち4値記憶の場合について説明する。情報の書き込みは、入力信号線CONにおいて、3種類の電位を設定することにより、強誘電体キャパシタCfに記憶する情報を制御することができる。具体的には、入力信号線CONに入力する電位が低い場合には、ビット線BLにおける電位が低い電位であっても、直列に接続されたP型MOS型電界トランジスタTr73とN型MOS型電界トランジスタTr72から反転した出力が出力される。この出力は、P型MOS型電界トランジスタTr63のゲート及びインバータInを介しN型MOS型電界トランジスタTr62のゲートに入力し、プレート線PLとビット線BLとを接続し、ビット線BLの電位をプレート線PLの電位と同電位にすることができる。
一方、入力信号線CONに入力する電位が高い場合には、ビット線BLにおける電位が高い電位でなければ、直列に接続されたP型MOS型電界トランジスタTr73とN型MOS型電界トランジスタTr72から反転した出力が出力されない。
従って、記憶する情報「10」、「01」、「00」に対応させて、3種類の異なる値の電位を入力信号線CONに入力することにより、本実施の形態における強誘電体メモリセルにおいて多値記憶を行なうことができる。尚、本実施の形態における強誘電体メモリセルにおいても、第1の実施の形態と同様に複数の強誘電体メモリセルのアレイにより強誘電体メモリを構成することが可能である。
以上、実施の形態において本発明における強誘電体半導体記憶装置について詳細に説明したが、一つのメモリセルに3ビット以上の情報を記憶する場合にも適用可能である。また、本発明は上記実施の形態に限定されるものではなく、これ以外の形態をとることが可能である。
5・・・BL電位検出回路、7・・・BL・・・ビット線、C・・・コントローラ、Cb・・・キャパシタ、Cf・・・強誘電体キャパシタ、CON・・・入力信号線、PL・・・プレート線、Tr1、Tr2・・・MOS型電界トランジスタ、WL・・・ワード線
Claims (5)
- 強誘電体キャパシタと、
前記強誘電体キャパシタの一方の電極に電流経路の一方が接続されたトランジスタと、
前記強誘電体キャパシタの他方の電極と接続されたプレート線と、
前記トランジスタのゲートに接続されたワード線と、
一方が接地されているキャパシタの他方の電極及び前記トランジスタの電流経路の他方に接続されたビット線と、
前記ビット線の電位を検出するビット線電位検出回路と、
前記ビット線電位検出回路からの出力により、前記プレート線の電位と前記ビット線の電位とを同電位とする接続回路と、
からなることを特徴とする強誘電体半導体記憶装置。 - 強誘電体キャパシタと、
前記強誘電体キャパシタの一方の電極に電流経路の一方が接続された第1のトランジスタと、
前記強誘電体キャパシタの他方の電極と接続されたプレート線と、
前記第1のトランジスタのゲートに接続されたワード線と、
一方が接地されているキャパシタの他方の電極及び前記第1のトランジスタの電流経路の他方に接続されたビット線と、
前記ビット線及び前記ビット線における電位と比較するための信号線と接続されたコントローラと、
前記コントローラからの出力がゲートと接続され、電流経路の一方がビット線と接続され、電流経路の他方が前記プレート線と接続された第2のトランジスタと、
からなることを特徴とする強誘電体半導体記憶装置。 - 前記コントローラは、前記ビット線における電位が、前記信号線に入力された電位以上となった場合に、前記第2のトランジスタをON状態とするための信号を出力するものであることを特徴とする請求項2に記載の強誘電体半導体記憶装置。
- 前記信号線に入力する信号が、複数の電位のうち選択した電位からなる信号であって、
前記信号線における電位により、前記強誘電体キャパシタの分極量を変化させることにより、一つの前記強誘電体キャパシタに2ビット以上の情報の記憶を行なうことを特徴とする請求項2または3に記載の強誘電体半導体記憶装置。 - 前記強誘電体キャパシタに情報を記憶させる際には、プレート線に対しビット線に正の電圧を印加した後、前記ビット線をフローティング状態とし、
その後、前記プレート線において、接地に対し正となる電圧を上昇させながら印加するものであることを特徴とする請求項1から4のいずれかに記載の強誘電体半導体記憶装置。
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