JP4024220B2 - 強誘電体メモリ - Google Patents

Description

この発明は、メモリに関し、特に、容量手段および抵抗手段を有するメモリに関する。

従来、半導体メモリとして、揮発性メモリと不揮発性メモリとが知られている。また、揮発性メモリとしては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が知られており、不揮発性メモリとしては、フラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）が知られている。ＤＲＡＭおよびフラッシュＥＥＰＲＯＭは、高集積化が可能であるため、幅広く使用されている。

図６６は、従来のＤＲＡＭのメモリセルの構成を示した等価回路図である。また、図６７は、従来のＤＲＡＭに用いられるトレンチ型キャパシタの構造を示した断面図である。まず、図６６を参照して、従来の揮発性メモリとしてのＤＲＡＭのメモリセル１０３は、１つの選択トランジスタ１０１と、１つのキャパシタ１０２とによって構成されている。そして、メモリセルの情報は、電荷としてキャパシタ１０２に蓄えられる。メモリセルの情報を読み出すときは、ワード線ＷＬが立ち上がることによって、選択トランジスタ１０１がオン状態となる。これにより、セル容量Ｃｃｅｌｌとビット線容量Ｃｂｌとが容量結合する。これにより、メモリセルに蓄えられていた電荷量によって、ビット線電位が決まるので、その電位を読み出すことができる。

上記のような構成を有する従来のＤＲＡＭのメモリセルにおいて、微細化された場合にもキャパシタ１０２のセル容量Ｃｃｅｌｌを確保するために、図６７に示すように、キャパシタ１０２を構成する上部電極１０２ａおよび下部電極１０２ｃならびに誘電体膜１０２ｂを縦方向に延ばしたトレンチ型キャパシタが用いられている。しかしながら、さらに微細化が進むと、図６７に示したトレンチ型キャパシタを用いてもキャパシタ１０２の容量を確保することが困難になってきている。すなわち、デザインルールの縮小によるＤＲＡＭの高集積化は、限界に近づいてきている。

また、不揮発性メモリとしてのフラッシュＥＥＰＲＯＭ（以下、フラッシュメモリという）では、スタック型およびスプリットゲート型などのＣＨＥ（チャネルホットエレクトロン）書き込み方式のメモリセルは、チャネル長の微細化に限界がある。また、ＮＡＮＤ型などのＦＮ（ファウラーノルドハイム）書き込み方式のメモリセルでは、微細化の限界は、ロジックトランジスタと同等である。しかし、フラッシュメモリの動作には、１５Ｖ〜２０Ｖの高電圧が必要であり、ロジックトランジスタの低電源電圧化が進むと、その低電源電圧から１５Ｖ〜２０Ｖの高電圧を生成する際の生成効率が低下する。このため、電力消費が増大するとともにチャージポンプ部の面積も大きくなるので、微細化の妨げになるという問題がある。

一方、近年注目されている不揮発性メモリの１つとして、強誘電体メモリが知られている。この強誘電体メモリは、強誘電体の分極方向による擬似的な容量変化をメモリ素子として利用するメモリである。この強誘電体メモリは、原理的に、高速かつ低電圧でデータ書き換えが可能であるので、高速および低電圧というＤＲＡＭの利点と、不揮発性というフラッシュメモリの利点とを兼ね備えた理想のメモリとして脚光を浴びている。

強誘電体メモリのメモリセル方式は、１トランジスタ１キャパシタ方式、単純マトリックス方式および１トランジスタ方式の３種類に大きく分類される。図６８は、１トランジスタ１キャパシタ方式の強誘電体メモリのメモリセルを示した等価回路図である。また、図６９は、単純マトリックス方式の強誘電体メモリのメモリセルアレイを示した等価回路図である。図７０は、単純マトリックス方式の強誘電体メモリの動作を説明するためのヒステリシス図であり、図７１は、単純マトリックス方式の強誘電体メモリにおけるディスターブ現象を説明するためのヒステリシス図である。また、図７２は、１トランジスタ方式の強誘電体メモリのメモリセルを示した等価回路図であり、図７３は、１トランジスタ方式の強誘電体メモリの動作を説明するためのヒステリシス図である。また、図７４は、図７１に示した１トランジスタ方式の強誘電体メモリの書き込み時における電圧印加状態を説明するための等価回路図であり、図７５は、図７２に示した１トランジスタ方式の強誘電体メモリのスタンバイ時における電圧印加状態を説明するための等価回路図である。

まず、図６８に示すように、１トランジスタ１キャパシタ方式の強誘電体メモリのメモリセル１１３は、ＤＲＡＭと同様、１つの選択トランジスタ１１１と１つの強誘電体キャパシタ１１２とによって構成されている。ＤＲＡＭと異なる点は、キャパシタが強誘電体キャパシタ１１２である点である。動作としては、ワード線ＷＬが立ち上がることによって選択トランジスタ１１１がオン状態になる。これにより、強誘電体キャパシタ１１２のキャパシタ容量Ｃｃｅｌｌとビット線容量Ｃｂｌとが接続される。次に、プレート線ＰＬがパルス駆動されることによって、強誘電体キャパシタ１１２の分極方向によって異なる電荷量がビット線ＢＬに送られる。そして、ＤＲＡＭの場合と同様、ビット線ＢＬの電圧として、データが読み出される。

この１トランジスタ１キャパシタ方式の強誘電体メモリでは、ＤＲＡＭと同様の構成を有するため、強誘電体キャパシタ１１２の微細化に限界がある。このため、ＤＲＡＭと同様、高集積化には限界がある。

次に、図６９〜図７１を参照して、単純マトリックス方式の強誘電体メモリについて説明する。単純マトリックス方式の強誘電体メモリのメモリセル１２１は、図６９に示すように、ワード線ＷＬと、ビット線ＢＬと、ワード線ＷＬとビット線ＢＬとの交点に位置する強誘電体キャパシタ１２２とから構成されている。

強誘電体キャパシタ１２２の一端は、ワード線ＷＬに接続されており、強誘電体キャパシタ１２２の他端は、ビット線ＢＬに接続されている。この単純マトリックス方式の強誘電体メモリでは、ビット線ＢＬと強誘電体キャパシタ１２２との容量結合による電位を読み出すので、ＤＲＡＭと同様に、容量の確保が必要である。ただし、この単純マトリックス方式の強誘電体メモリでは、強誘電体キャパシタ１２２のみによってメモリセル１２１が構成されており、選択トランジスタが存在しないため、１トランジスタ１キャパシタ方式よりも集積度を高めることができる。

ここで、この単純マトリックス方式の強誘電体メモリの動作を図６９および図７０を参照して説明する。なお、読み出し／書き込み時に各セルに印加される電圧を以下の表１に示す。

書き込み動作としては、スタンバイ状態では、強誘電体キャパシタ１２２の両端は同一電位となっている。データ「０」を書き込むときには、ワード線ＷＬにＶｃｃを印加するとともに、ビット線ＢＬに０Ｖを印加する。この時、強誘電体キャパシタ１２２には、Ｖｃｃの電圧が印加される。これにより、図７０に示したＡ点に移る。その後、強誘電体キャパシタ１２２の両端を同一電位にすると、図７０に示す「０」に遷移する。データ「１」を書き込むときには、ワード線ＷＬに０Ｖを印加するとともに、ビット線ＢＬにＶｃｃを印加する。この時、強誘電体キャパシタ１２２には、−Ｖｃｃの電圧が印加される。これにより、図７０のＢ点に移る。この後、強誘電体キャパシタ１２２の両端を同一電位にすると、図７０に示す「１」に遷移する。

また、読み出し動作としては、まず、ビット線ＢＬを０Ｖにプリチャージする。次に、ワード線ＷＬをＶｃｃに立ち上げる。この電圧Ｖｃｃは、強誘電体キャパシタ１２２の容量ＣＦＥ、ビット線ＢＬの寄生容量をＣＢＬとすると、ＣＦＥとＣＢＬとで容量分割される。強誘電体キャパシタ１２２の容量ＣＦＥは、保持されているデータによって、Ｃ０またはＣ１として近似することができる。そのため、ビット線ＢＬの電位は以下の式（１）および式（２）によって表される。

Ｖ０＝｛Ｃ０／（Ｃ０＋ＣＢＬ）｝×Ｖｃｃ ・・・・・（１）
Ｖ１＝｛Ｃ１／（Ｃ１＋ＣＢＬ）｝×Ｖｃｃ ・・・・・（２）
上記式（１）は、データ「０」が保持されているときのビット線ＢＬの電位Ｖ０を示しており、上記式（２）は、データ「１」が保持されているときのビットＢＬの電位Ｖ１を示している。

上記式（１）のビット線電位Ｖ０と上記式（２）によるビット線電位Ｖ１との電位差をリードアンプによって判別することによりデータの読み出しを行う。このデータの読み出し時に、メモリセルのデータは破壊されるので、データの読み出し後に、読み出しデータに応じた書き込み動作（リストア）を行う。

なお、単純マトリックス方式の強誘電体メモリには、非選択セルのデータが消えるディスターブという不都合がある。すなわち、全ての非選択のメモリセルには、書き込み時および読み出し時に、１／３Ｖｃｃの電圧が印加されることになる。したがって、図７１に示すように、強誘電体の持つヒステリシス特性によって、分極量が減少していき、その結果、データが消えてしまう。

次に、図７２〜図７５を参照して、１トランジスタ方式の強誘電体メモリについて説明する。１トランジスタ方式の強誘電体メモリのメモリセル１３１は、図７２に示すように、ＭＯＳトランジスタ１３３のゲートに、強誘電体キャパシタ１３２を接続した構成を有する。また、この１トランジスタ方式の強誘電体メモリでは、強誘電体キャパシタ１３２の一端は、ワード線ＷＬに接続されており、強誘電体キャパシタ１３２の他端は、セルトランジスタを構成するＭＯＳトランジスタ１３３のゲートに接続されている。この１トランジスタ方式の強誘電体メモリでは、強誘電体キャパシタ１３２の分極方向によって、ＭＯＳトランジスタ１３３のしきい値電圧が変化するので、メモリセル電流が変化する。このメモリセル電流の変化を判別することによって、データが読み出される。この１トランジスタ方式の強誘電体メモリでは、メモリセル電流を検出することによりデータの読み出しが行われるので、図６８に示した１トランジスタ１キャパシタ方式の強誘電体メモリのように、ビット線容量を考慮して強誘電体キャパシタのキャパシタ容量をある程度大きくする必要がない。このため、強誘電体キャパシタ１３２を小さくすることができるので、微細化に適している。

以下、１トランジスタ方式の強誘電体メモリの動作について説明する。まず、スタンバイ状態では、全てのワード線ＷＬ、ビット線ＢＬおよびソース線ＳＬは０Ｖとなっている。書き込み動作としては、データ「１」を書き込む際には、ワード線ＷＬにＶｐｐ（昇圧電圧）を印加する。この時、強誘電体キャパシタ１３２には、ＭＯＳトランジスタ１３３のゲート容量と容量分割された電位Ｖｃｃが印加される。これにより、初期状態であるにもかかわらず、図７３に示した点Ａに移る。その後、ワード線ＷＬを０Ｖに戻すと、図７３に示したデータ「１」に遷移する。データ「０」を書き込む際には、ワード線ＷＬに０Ｖ、ビット線ＢＬにＶｐｐを印加する。この場合、強誘電体キャパシタ１３２には、−Ｖｃｃの電圧が印加される。これにより、図７３に示したＢ点に移る。その後、ビット線ＢＬを０Ｖに戻すと、図７３に示したデータ「０」に遷移する。

１トランジスタ方式の強誘電体メモリの読み出し動作の際には、ワード線ＷＬを分極反転しない程度の電圧Ｖｒに立ち上げることにより行う。これにより、セルトランジスタ（ＭＯＳトランジスタ）１３３のゲート電圧が書き込み状態によって変化する。そして、セルトランジスタ１３３のゲート電圧の変化によってセルトランジスタ１３３を流れる電流が異なるので、その電流差をビット線ＢＬを通じて読み出す。すなわち、１トランジスタ方式の強誘電体メモリでは、強誘電体キャパシタとビット線容量との容量結合による電位差ではなく、セルトランジスタの電流を読み出せばよいので、読み出し時の分極反転は必要ない。このため、非破壊読み出しが可能である。

ただし、この１トランジスタ方式の強誘電体メモリでは、上記した単純マトリックス方式の強誘電体メモリと同様、非選択セルのディスターブの問題がある。また、強誘電体キャパシタ１３２への逆バイアス状態が続くことに起因して、データが変化するいわゆる逆バイアスリテンションという問題もある。すなわち、データの書き込み時に、図７４に示すように、ワード線ＷＬにＶｐｐを印加することによってデータを書き込んだ後、スタンバイ状態に戻ると、図７５に示すように、分極とは逆方向の電位が掛かり続ける。このため、データの保持時間が短くなるという問題がある。

そこで、従来、１トランジスタ方式の強誘電体メモリの非選択セルで発生するディスターブ現象を軽減する方法が提案されている（たとえば、特許文献１参照）。この特許文献１に提案されているデータ書き込み工程では、まず、第１の手順として、選択セルのワード線に＋Ｖ、それ以外のワード線に１／３Ｖ、選択セルのビット線に０Ｖ、それ以外のビット線に２／３Ｖの電圧を印加する。続いて、第２の手順として、選択セルのワード線に０Ｖ、それ以外のワード線に１／３Ｖ、選択セルのビット線に１／３Ｖ、それ以外のビット線に０Ｖの電圧を印加する。また、上記第１の手順において、選択セルのワード線に−Ｖ、それ以外のワード線に−１／３Ｖ、選択セルのビット線に０Ｖ、それ以外のビット線に−２／３Ｖをそれぞれ印加した場合、それに引き続いて行われる第２の手順では、選択セルのワード線に０Ｖ、それ以外のワード線に−１／３Ｖ、選択セルのビット線に−１／３Ｖ、それ以外のビット線に０Ｖをそれぞれ印加する。これにより、非選択セルの大部分のセルには、第１の手順と第２の手順を通じて、極性の異なる１／３Ｖの電圧が１回ずつ印加されるため、データ書き込み時のディスターブ現象を大幅に低減することできる。
特開平１０−６４２５５号公報

しかしながら、上記特許文献１に開示された技術では、非選択セルのうち、選択セルとワード線およびビット線を共有するメモリセルに関しては、第２の手順において電圧が印加されないため、これらのセルのディスターブ現象を回避することができないという問題点があった。また、上記特許文献１では、読み出し時のディスターブ現象を低減する方法に関しては全く記載されていない。

この発明は上記のような課題を解決するためになされたものであり、この発明の１つの目的は、ディスターブ現象を抑制することが可能なメモリを提供することである。

課題を解決するための手段および発明の効果

上記目的を達成するために、この発明の第１の局面における強誘電体メモリは、ビット線と、ビット線と交差するように配置されたワード線と、ビット線とワード線との間に配置された第１記憶手段とを有する単純マトリックス型のメモリセルとを備え、第１記憶手段は、強誘電体膜を含み、選択したワード線に接続された選択メモリセルに対して行われる読み出し動作および複数の動作からなる再書き込み動作を通じて、少なくとも選択メモリセル以外のメモリセルである非選択メモリセルに、第１の方向の電界を与える電圧パルスと第１の方向と逆の方向の電界を与える電圧パルスとがそれぞれ同じ回数印加されるか、または実質的に電圧パルスが印加されない。

この第１の局面による強誘電体メモリでは、上記のように、読み出し動作および再書き込み動作を通じて、少なくとも選択ワード線以外のワード線に接続された全てのメモリセルに第１の方向の電界を与える電圧パルスと第１の方向と逆の方向の電界を与える電圧パルスとがそれぞれ同じ回数印加されるか、または実質的に電圧パルスが印加されないため、少なくとも選択ワード線以外のワード線に接続された全ての非選択のメモリセルにおける読み出し動作時の分極劣化を抑制することができる。これにより、メモリセルにおける読み出し動作時のディスターブ現象を抑制することができる。

上記第１の局面による強誘電体メモリにおいて、好ましくは、選択メモリセルに対して行われる読み出し動作および複数の動作からなる再書き込み動作は、読み出し動作と、読み出し動作において第２データが読み出された選択メモリセルに対して第１データを書き込む動作と、その後、読み出し動作において第２データが読み出された選択メモリセルに対して第２データを書き込む動作とを含み、第１データを書き込む動作と第２データを書き込む動作とを通じて、読み出し動作において第１データが読み出された選択メモリセルに、第１の方向の電界を与える電圧パルスと第１の方向と逆の方向の電界を与える電圧パルスとがそれぞれ同じ回数印加されるか、または実質的に電圧パルスが印加されない。このように構成すれば、選択したワード線に接続されたメモリセルのうち、第１データが読み出されたメモリセルに第１の方向の電界を与える電圧パルスと第１の方向と逆の方向の電界を与える電圧パルスとがそれぞれ同じ回数印加されるか、または実質的に電圧パルスが印加されないため、選択したワード線に接続されたメモリセルのうち、第１データが読み出された第１メモリセルについても、分極劣化を抑制することができる。これにより、非選択のメモリセルのみならず、選択したワード線に接続されたメモリセルのうちの第１データが読み出されたメモリセルについても、読み出し動作時のディスターブ現象を抑制することができる。

上記第１の局面による強誘電体メモリにおいて、好ましくは、読み出し動作および再書き込み動作を通じて、少なくとも実質的にすべての非選択メモリセルには、第１の方向の電界を与える電圧パルスと第１の方向と逆の方向の電界を与える電圧パルスとが１回ずつ印加される。このように構成すれば、少なくとも実質的にすべての非選択メモリセルにおいて、容易に、読み出し動作時の分極劣化を抑制することができる。

この場合において、好ましくは、読み出し動作および再書き込み動作を通じて、非選択メモリセルに加えて、第１データが記憶された選択メモリセルにも、第１の方向の電界を与える電圧パルスと第１の方向と逆の方向の電界を与える電圧パルスとが１回ずつ印加される。このように構成すれば、第１データが記憶された選択メモリセルにおいても、容易に、読み出し動作時の分極劣化を抑制することができる。

上記第１の局面による強誘電体メモリにおいて、好ましくは、第１の方向の電界を与える電圧パルスは、第１の期間印加され、第１の方向と逆の方向の電界を与える電圧パルスは、第２の期間印加され、第１の期間と第２の期間とは実質的に等しい。このように構成すれば、少なくとも実質的にすべての非選択メモリセルに対して、第１の方向の電界を与える電圧パルスにより発生する分極量の変化量と、第１の方向と逆の方向の電界を与える電圧パルスにより発生する分極量の変化量とを実質的に等しくすることができる。

上記第1の局面による強誘電体メモリにおいて、好ましくは、読み出し動作においてビット線に生じた電圧を増幅した後、その増幅した電圧と参照電圧とを比較することにより、選択メモリセルから読み出されたデータが第１データまたは第２データのどちらであるかを判別する読み出しデータ判別回路をさらに備える。このように構成すれば、参照電圧を読み出し動作においてビット線に生じる第１データ読み出し電圧を増幅した電圧と第２データ読み出し電圧を増幅した電圧との間の値に設定することができるので、読み出し動作においてビット線に生じる電圧を増幅することなく参照電圧と比較する場合に比べて、参照電圧として設定すべき電圧の範囲が大きくなる。これにより、参照電圧を容易に生成することができる。

上記第１の局面による強誘電体メモリにおいて、ワード線とビット線とを、実質的に同電位にした状態の後、読み出し動作を開始するようにしてもよい。

上記第１の局面による強誘電体メモリにおいて、好ましくは、読み出し動作においてビット線をフローティングにした後、ビット線を固定電位にする。このように構成すれば、そのビット線の固定電位を選択ワード線以外のワード線の電位と同じにすることにより読み出し動作時において選択ワード線以外のワード線に接続された全ての非選択のメモリセルに電圧が印加されない。これにより、読み出し時において、選択ワード線以外のワード線に接続された全ての非選択のメモリセルにおけるディスターブ現象を抑制することができる。

この場合において、好ましくは、読み出し動作においてビット線をフローティングにする期間は、その期間における非選択メモリセルの分極量の変化量が、再書き込み動作における非選択メモリセルの分極量の変化量に比べて十分小さくなるような短い期間に設定されている。このように構成すれば、容易に、読み出し動作のビット線をフローティングにする期間において非選択メモリセルに生じる分極量の変化量を、再書き込み動作において非選択メモリセルに生じる分極量の変化量に対して実質的に無視することが可能なほど小さくすることができる。

この場合において、好ましくは、選択メモリセルに対して行われる読み出し動作で読み出された実質的にすべてのデータが、読み出し動作後に選択メモリセルに保持されているデータと同じであるときに所定の信号を出力するデータ判別回路をさらに備え、データ判別回路から所定の信号が出力された場合に、再書き込み動作は行われない。このように構成すれば、容易に、選択メモリセルに対して行われる読み出し動作で読み出された実質的にすべてのデータが、読み出し動作後に選択メモリセルに保持されているデータと同じであるときに、再書き込み動作を行わないようにすることができる。

この発明の第２の局面における強誘電体メモリは、ビット線と、ビット線と交差するように配置されたワード線と、ビット線とワード線との間に配置された第１記憶手段を有する単純マトリックス型のメモリセルとを備え、第１記憶手段は、強誘電体膜を含み、選択したワード線に接続された選択メモリセルに対して行われる少なくとも１つの動作からなる書き込み動作を通じて、少なくとも選択メモリセル以外のメモリセルである非選択メモリセルに、第１の方向の電界を与える電圧パルスと第１の方向と逆の方向の電界を与える電圧パルスとがそれぞれ同じ回数印加されるか、または実質的に電圧パルスが印加されない。

この第２の局面による強誘電体メモリでは、上記のように構成することにより、書き込み動作において、少なくとも選択ワード線以外のワード線に接続されたすべてのメモリセルに第１の方向の電界を与える電圧パルスと第１の方向と逆の方向の電界を与える電圧パルスとがそれぞれ同じ回数印加されるか、または実質的に電圧パルスが印加されないため、書き込み動作時において、少なくとも選択ワード線以外のワード線に接続された全ての非選択のメモリセルにおける分極劣化を抑制することができる。これにより、書き込み動作時において、少なくとも選択ワード線以外のワード線に接続された全ての非選択のメモリセルにおけるディスターブ現象を抑制することができる。

上記第２の局面による強誘電体メモリにおいて、好ましくは、選択メモリセルに対して行われる少なくとも１つの動作からなる書き込み動作は、選択メモリセルの全てに第１データを書き込む動作と、書き込むべきデータが第２データである選択メモリセルに対して第１データを書き込む動作と、その後、書き込むべきデータが第２データである選択メモリセルに対して第２データを書き込む動作とを含み、第１データを書き込む動作と第２データを書き込む動作とを通じて、第１データを書き込むべき選択メモリセルに、第１の方向の電界を与える電圧パルスと第１の方向と逆の方向の電界を与える電圧パルスとがそれぞれ同じ回数印加されるか、または実質的に電圧パルスが印加されない。このように構成すれば、書き込み動作においても、選択したワード線に接続されたメモリセルのうち、第１データを書き込むべきメモリセルに、第１の方向の電界を与える所定の大きさの電圧パルスと第１の方向と逆の方向の電界を与える電圧パルスとがそれぞれ同じ回数印加されるか、または実質的に電圧パルスが印加されないため、選択したワード線に接続されたメモリセルのうち、第１データが読み出されたメモリセルについても、分極劣化を抑制することができる。これにより、非選択のメモリセルのみならず、選択したワード線に接続された第１記憶手段のうちの第１データが読み出されたメモリセルについても、書き込み時のディスターブ現象を抑制することができる。

上記第２の局面による強誘電体メモリにおいて、好ましくは、書き込み動作を通じて、少なくとも実質的にすべての非選択メモリセルには、第１の方向の電界を与える電圧パルスと第１の方向と逆の方向の電界を与える電圧パルスとが１回ずつ印加される。このように構成すれば、少なくとも実質的にすべての非選択メモリセルにおいて、容易に、書き込み動作時の分極劣化を抑制することができる。

この場合において、好ましくは、書き込み動作を通じて、非選択メモリセルに加えて、第１データが記憶された選択メモリセルにも、第１の方向の電界を与える電圧パルスと第１の方向と逆の方向の電界を与える電圧パルスとが１回ずつ印加される。このように構成すれば、第１データが記憶された選択メモリセルにおいても、容易に、書き込み動作時の分極劣化を抑制することができる。

なお、本発明では、以下のような構成も考えられる。すなわち、上記第１の局面において、読み出し動作および再書き込み動作の際に、選択第１記憶手段には、所定の電圧が印加され、非選択第１記憶手段には、所定の電圧のｍ／ｎ（ｍ，ｎは正の整数）の電圧が印加されるようにしてもよい。この場合において、非選択第１記憶手段には、所定の電圧の実質的に１／３の電圧および１／２の電圧のいずれかが印加されるようにしてもよい。

また、上記第１の局面による強誘電体メモリにおいて、第１記憶手段とは別に設けられ、対応する第１記憶手段とは逆の極性のデータが記憶される第２記憶手段をさらに備え、読み出し動作においてビット線に生じた電圧と第２記憶手段からデータを読み出すことにより生成された参照電圧とを比較することにより、選択第１記憶手段から読み出されたデータが第１データまたは第２データのどちらであるかを判別するようにしてもよい。

また、上記第１〜第２の局面による強誘電体メモリにおいて、好ましくは、第１記憶手段は、抵抗素子を含む。このように構成すれば、抵抗素子を含む第１記憶手段において、読み出し動作時のディスターブ現象を抑制することができる。

また、上記第２の局面による強誘電体メモリにおいて、書き込み動作の際に、選択第１記憶手段には、所定の電圧が印加され、非選択第１記憶手段には、所定の電圧のｍ／ｎ（ｍ，ｎは正の整数）の電圧が印加されるようにしてもよい。この場合において、非選択第１記憶手段には、所定の電圧の実質的に１／３の電圧および１／２の電圧のいずれかが印加されるようにしてもよい。

以下、本発明の実施形態を図面に基づいて説明する。

（第１実施形態）
この発明の第１実施形態は、単純マトリックス型の強誘電体メモリの任意のワード線ＷＬに接続された全てのメモリセルに対して一括して行われる読み出し−再書き込み動作および書き込み動作に関する。

まず、図１を参照して、第１実施形態の単純マトリックス方式の強誘電体メモリの全体構成について説明する。第１実施形態の強誘電体メモリは、メモリセルアレイ１と、ロウデコーダ２と、カラムデコーダ３と、ロウアドレスバッファ４と、カラムアドレスバッファ５と、ライトアンプ６と、入力バッファ７と、電圧センスアンプからなるリードアンプ８と、出力バッファ９と、電圧生成回路１０とを備えている。

メモリセルアレイ１は、強誘電体キャパシタ（図示せず）のみからなる単純マトリックス方式のメモリセルを複数個含んでいる。この強誘電体キャパシタは、本発明の「第１記憶手段」の一例である。メモリセルアレイ１のワード線ＷＬには、ロウデコーダ２が接続されており、ビット線ＢＬには、カラムデコーダ３が接続されている。ロウデコーダ２およびカラムデコーダ３には、電圧生成回路１０が接続されている。この電圧生成回路１０は、非選択ワード線ＷＬ（非選択ＷＬ）および特定のビット線ＢＬに対して、１／３Ｖｃｃおよび２／３Ｖｃｃを印加可能なように構成されている。この場合の特定のビット線ＢＬは、選択ワード線ＷＬ（選択ＷＬ）に接続されているメモリセルのうちデータ「０」を保持するメモリセルが接続されているビット線ＢＬを意味する。また、ロウデコーダ２およびカラムデコーダ３は、選択ＷＬおよび特定のビット線ＢＬに対して、Ｖｃｃおよび０Ｖを印加可能なように構成されている。この場合の特定のビット線ＢＬは、選択ＷＬに接続されているメモリセルのうちデータ「１」を保持するメモリセルが接続されているビット線ＢＬを意味する。また、Ｖｃｃは、電源電圧または電源電圧に基づいて生成された電圧である。

また、図２に示すように、１／３Ｖｃｃおよび２／３Ｖｃｃ生成回路（以下、１／３Ｖｃｃ・２／３Ｖｃｃ生成回路という）からなる電圧生成回路１０は、２つの１／２Ｖｃｃ生成回路４０ａおよび４０ｂを組み合わせて構成されている。この１／２Ｖｃｃ生成回路４０ａおよび４０ｂは、２つの電圧入力端子５０ａ（５０ｂ）および５１ａ（５１ｂ）と、１つの電圧出力端子５２ａ（５２ｂ）とを有している。従来の１／２Ｖｃｃ生成回路は、後述するように、一方の電圧入力端子にＶｃｃを印加するとともに、他方の電圧入力端子に０Ｖを印加することによって、１／２Ｖｃｃ生成回路の電圧出力端子に、両電圧の中間である１／２Ｖｃｃの電圧が生じるように構成されている。これに対して、第１実施形態による１／３Ｖｃｃ・２／３Ｖｃｃ生成回路では、図２に示すように、一方の１／２Ｖｃｃ生成回路４０ａの電圧入力端子５０ａにはＶｃｃが印加されている。また、一方の１／２Ｖｃｃ生成回路４０ａの電圧入力端子５１ａは他方の１／２Ｖｃｃ生成回路４０ｂの電圧出力端子５２ｂと接続している。また、一方の１／２Ｖｃｃ生成回路４０ａの電圧出力端子５２ａは、他方の１／２Ｖｃｃ生成回路４０ｂの電圧入力端子５０ｂと接続している。さらに、他方の１／２Ｖｃｃ生成回路４０ｂの電圧入力端子５１ｂには、０Ｖが印加されている。このように構成することにより、１／３Ｖｃｃ・２／３Ｖｃｃ生成回路の一方の電圧出力端子６２ａ（一方の１／２Ｖｃｃ生成回路４０ａの電圧出力端子５２ａ）からは、Ｖｃｃと１／３Ｖｃｃの中間の電圧である２／３Ｖｃｃが得られる。また、他方の電圧出力端子６２ｂ（他方の１／２Ｖｃｃ生成回路４０ｂの電圧出力端子５２ｂ）からは、２／３Ｖｃｃと０Ｖの中間の電圧である１／３Ｖｃｃが得られる。

次に、図３〜図１８を参照して、第１実施形態の単純マトリックス方式の強誘電体メモリにおける読み出し−再書き込み動作について説明する。なお、第１実施形態では、図３に示すように、選択ＷＬがワード線ＷＬ３であるとする。また、この選択ＷＬ（ワード線ＷＬ３）に接続されたメモリセルのうち、ビット線ＢＬ３およびビット線ＢＬ５に接続されたメモリセルには、データ「１」が記憶されており、それ以外のビット線（ＢＬ０〜２、４、６、７）に接続されたメモリセルにはデータ「０」が記憶されているとする。また、図４に示すように、選択ＷＬに接続されているメモリセルのうち、データ「０」を記憶しているメモリセル群を第１セル領域、選択ＷＬに接続されているメモリセルのうち、データ「１」を記憶しているメモリセル群を第２セル領域とする。また、非選択ＷＬに接続されたメモリセルのうち、ビット線ＢＬ３およびビット線ＢＬ５に接続されたメモリセル群を第３セル領域、非選択ＷＬに接続されたメモリセルのうち、ビット線ＢＬ３およびビット線ＢＬ５以外のビット線に接続されたメモリセル群を第４セル領域とする。すなわち、第１セル領域および第２セル領域のメモリセルが選択セルであり、第３セル領域および第４セル領域のメモリセルが非選択セルである。なお、第１セル領域および第２セル領域に含まれるメモリセルは、本発明の「選択第１記憶手段」の一例であり、第３セル領域および第４セル領域に含まれるメモリセルは、本発明の「非選択第１記憶手段」の一例である。

（１）読み出し−再書き込み動作
図５に示すように、読み出し−再書き込み動作は、Ｔ１、Ｔ２およびＴ３の期間で行われる。Ｔ２およびＴ３の期間は、それぞれの期間において互いに逆方向の電界をメモリセルに与えた場合に、メモリセルで発生する分極の変化量が等しくなるように決定する。通常、Ｔ２およびＴ３の期間は同じＴ秒である。また、Ｔ１〜Ｔ３の期間で行う各動作は、連続して行ってもよいし、それぞれ独立して行ってもよい。ｔ１は、全てのビット線ＢＬをフローティング状態にする期間を示しており、ｔ１を開始するタイミングは、選択ＷＬにＶｃｃを印加するタイミングと同じか、または、数ｎｓｅｃ〜数十ｎｓｅｃ程度早くても良い。

以下に、Ｔ１〜Ｔ３の期間での各動作について説明する。なお、スタンバイ状態では、ワード線ＷＬおよびビット線ＢＬは０Ｖにする。この状態が、本発明における「ワード線とビット線とを実質的に同電位にした状態」の一例である。

（読み出し動作）
図５に示したＴ１の期間では、データの読み出しを行う。まず、スタンバイ状態から、全てのビット線ＢＬをフローティング状態にする。そして、これと同じタイミングかまたは数ｎｓｅｃ〜数十ｎｓｅｃ遅らせて選択ＷＬ（ＷＬ３）をＶｃｃにする。この状態で、全ビット線ＢＬの電圧を検知することによって、データ「０」またはデータ「１」の判定を行う。このデータ「０」または「１」の判定は、選択ＢＬの電位と、別途生成された参照電位とを、電圧センスアンプであるリードアンプ８（図１参照）により比較して増幅することによって行う。このｔ１の期間において、第１セル領域〜第４セル領域（図４参照）のメモリセルには、図６の上図に示すような電位差が生じる。

図４および図６を参照して、第１セル領域のメモリセルには、Ｖｃｃ−Ｖｒ０（「０」データ読み出し電位）の電位差がｔ１の期間印加される。また、第２セル領域のメモリセルには、Ｖｃｃ−Ｖｒ１（「１」データ読み出し電位）の電位差がｔ１の期間印加される。また、第３セル領域のメモリセルには、−Ｖｒ１の電位差がｔ１の期間印加される。また、第４セル領域のメモリセルには、−Ｖｒ０の電位差がｔ１の期間印加される。

このとき、ビット線ＢＬ方向のセル数を多くして、ビット線ＢＬ全体の負荷容量を大きくすることにより、「１」データ読み出し電位Ｖｒ１および「０」データ読み出し電位Ｖｒ０を抗電圧よりも小さくすることができる。なお、抗電圧とは、強誘電体膜内部を分極反転させるために必要な最小の電圧のことをいう。したがって、抗電圧よりも小さい電圧を強誘電体膜に対して長時間印加したとしても、分極状態が反転することはない。これにより、Ｖｒ１およびＶｒ０を抗電圧よりも小さい電圧に設定することにより、確実に第３および第４セル領域のメモリセルの分極状態の劣化を抑えることができる。

上記したように、ｔ１の期間では、全ビット線ＢＬに生じた電圧をリードアンプ８で参照電位と比較し、その比較結果を増幅することによりデータの判別を行う。したがって、全ビット線ＢＬに生じた電圧をより早くリードアンプ８に伝達するようにすれば、ｔ１の期間は十分短くすることができる。具体的には、全ビットＢＬ線からリードアンプ８までの配線長さを短くすることにより配線負荷容量を小さくするようにすれば、全ビット線ＢＬに生じた電圧をより早くリードアンプ８に伝達することができる。このようにｔ１の期間を十分短くすることにより、ｔ１の期間に非選択ＷＬに接続された全てのメモリセル（第３および第４セル領域のメモリセル）に−Ｖｒ１または−Ｖｒ０の電位差が印加されることによって生じる分極状態の劣化および改善を、後のＴ２およびＴ３の期間で行われる動作によって生じる分極状態の劣化および改善と比較して実質的に無視できるように十分小さくすることができる。ここで、分極状態の劣化とは、強誘電体キャパシタに蓄積されている電荷量が減少することをいい、分極状態の改善とは、減少した電荷量が増加することをいう。

ｔ１の期間の経過後、全てのビット線ＢＬを０Ｖにする。なお、この場合のビット線ＢＬの０Ｖが本発明における「固定電位」の一例である。また、この期間が、ｔ１以外のＴ１の期間に相当し、各メモリセルにおける電位差分布は、図６の下図に示すようになる。図４および図６を参照して、第１および第２セル領域のメモリセル（選択セル）には、Ｖｃｃの電位差がＴ１−ｔ１の期間印加され、第３および第４セル領域のメモリセル（非選択セル）には、電位差が生じない。

このＴ１の期間の経過後、選択ＷＬであるワード線ＷＬ３の電圧を０Ｖにしてスタンバイ状態に戻すことによって、読み出し動作を完了する。Ｔ１の期間において、第１セル領域および第２セル領域のメモリセル（選択セル）の分極変化は、それぞれ、図７および図８に示されるようになる。すなわち、図７に示すように、読み出し動作により、データ「０」が記憶されていた第１セル領域のメモリセルのデータは破壊されない。その一方、図８に示すように、データ「１」が記憶されていた第２セル領域のメモリセルのデータ「１」は破壊されてデータ「０」が書き込まれた状態になる。したがって、第２セル領域のメモリセルにデータ「１」を再書き込みする必要がある。第１実施形態では、この再書き込み動作をＴ２、Ｔ３の期間で行う。

（再書き込み動作）
スタンバイ状態から、図５に示したＴ２の期間において、選択ＷＬ（ＷＬ３）をＶｃｃ、非選択ＷＬ（ＷＬ０〜２、４〜７）を１／３Ｖｃｃ、読み出し動作においてデータ「１」が読み出されたメモリセルに接続されているビット線ＢＬ３およびＢＬ５を０Ｖ、それ以外のビット線（ＢＬ０〜２、４、６、７）を２／３Ｖｃｃにする。この場合、Ｔ２の期間であるＴ秒間において、図９に示す電位差が第１〜第４セル領域のメモリセルに印加される。すなわち、第１セル領域および第３セル領域のメモリセルには、１／３Ｖｃｃの電位差が印加され、第２セル領域のメモリセルには、Ｖｃｃの電位差が印加される。また、第４セル領域のメモリセルには、−１／３Ｖｃｃの電位差が印加される。

このＴ２の期間の経過後、図５に示すように、再びスタンバイ状態に戻す。なお、Ｔ２の期間において、第１〜第４セル領域のメモリセルの分極変化は、それぞれ図１０〜図１３に示すようになる。図１０に示すように、第１セル領域のメモリセルには、Ｔ２の期間、１／３Ｖｃｃの電位差が印加されるため、分極状態が改善される。また、図１１に示すように、Ｔ１の期間でデータ「０」が書き込まれた第２セル領域のメモリセルには、Ｔ２の期間、Ｖｃｃの電位差が印加されるため、再びデータ「０」が書き込まれる。第３および第４セル領域のメモリセル（非選択セル）は、記憶しているデータの内容によって、分極状態の改善または劣化が生じる。具体的には、図１２に示すように、第３セル領域のメモリセルが「０」を保持していた場合、分極状態の改善が生じ、「１」を保持していた場合、分極状態の劣化が生じる。また、図１３に示すように、第４セル領域のメモリセルが「０」を保持していた場合、分極状態の劣化が生じ、「１」を保持していた場合、分極状態の改善が生じる。

次に、スタンバイ状態から、図５に示したＴ３の期間において、選択ＷＬ（ＷＬ３）を０Ｖ、非選択ＷＬ（ＷＬ０〜２、４〜７）を２／３Ｖｃｃ、読み出し動作においてデータ「１」が読み出されたメモリセルに接続されているビット線ＢＬ３およびＢＬ５をＶｃｃ、それ以外のビット線（ＢＬ０〜２、４、６、７）を１／３Ｖｃｃにする。この場合、Ｔ３の期間であるＴ秒間において、図１４に示す電位差が第１〜第４セル領域のメモリセルに印加される。すなわち、第１セル領域および第３セル領域のメモリセルには、−１／３Ｖｃｃの電位差が印加され、第２セル領域のメモリセルには、−Ｖｃｃの電位差が印加される。また、第４セル領域のメモリセルには、１／３Ｖｃｃの電位差が印加される。

なお、上記Ｔ２およびＴ３の期間における特別な場合として、読み出し動作において選択ＷＬ（ＷＬ３）に接続された全てのメモリセル（第１および第２セル領域のメモリセル）からデータ「０」が読み出された場合は、ワード線ＷＬおよびビット線ＢＬに図１９に示すような電圧を印加する。すなわち、Ｔ２の期間において、選択ＷＬ（ＷＬ３）をＶｃｃ、非選択ＷＬ（ＷＬ０〜２、４〜７）を１／３Ｖｃｃとし、全てのビット線ＢＬ（ＢＬ０〜７）を２／３Ｖｃｃにする。また、Ｔ３の期間において、選択ＷＬ（ＷＬ３）を０Ｖ、非選択ＷＬ（ＷＬ０〜２、４〜７）を２／３Ｖｃｃとし、全てのビット線ＢＬ（ＢＬ０〜７）を１／３Ｖｃｃにする。また、Ｔ２およびＴ３の期間における別の特別な場合として、読み出し動作において選択ＷＬ（ＷＬ３）に接続された全てのメモリセル（第１および第２セル領域のメモリセル）からデータ「１」が読み出された場合は、ワード線ＷＬおよびビット線ＢＬに図２０に示すような電圧を印加する。すなわち、Ｔ２の期間において、選択ＷＬ（ＷＬ３）をＶｃｃ、非選択ＷＬ（ＷＬ０〜２、４〜７）を１／３Ｖｃｃとし、全てのビット線ＢＬ（ＢＬ０〜７）を０Ｖにする。また、Ｔ３の期間において、選択ＷＬ（ＷＬ３）を０Ｖ、非選択ＷＬ（ＷＬ０〜２、４〜７）を２／３Ｖｃｃとし、全てのビット線ＢＬ（ＢＬ０〜７）をＶｃｃにする。

Ｔ３の期間の経過後、図５に示すように、再びスタンバイ状態に戻し、一連の読み出し−再書き込み動作が終了する。なお、Ｔ３の期間において、第１〜第４セル領域のメモリセルの分極変化は、それぞれ、図１５〜図１８に示すようになる。図１５に示すように、第１セル領域のメモリセルは、Ｔ３の期間、−１／３Ｖｃｃの電位差が印加されるため、分極状態が劣化する。また、図１６に示すように、第２セル領域のメモリセルには、Ｔ３の期間、−Ｖｃｃの電位差が印加されるので、データ「１」が書き込まれる。これにより、読み出し動作によって破壊されたデータ「１」の再書き込みが完了する。第３および第４セル領域のメモリセル（非選択セル）では、Ｔ２の期間と同様、記憶しているデータの内容によって、分極状態の改善または劣化が生じる。具体的には、図１７に示すように、第３セル領域のメモリセルが「０」を保持していた場合、分極状態の劣化が生じ、「１」を保持していた場合、分極状態の改善が生じる。また、図１８に示すように、第４セル領域のメモリセルが「０」を保持していた場合、分極状態の改善が生じ、「１」を保持していた場合、分極状態の劣化が生じる。

すなわち、第１実施形態による単純マトリックス型の強誘電体メモリでは、読み出し−再書き込み動作を通じて、選択ＷＬ（ＷＬ３）に接続されているメモリセルのうち、データ「１」を保持していたメモリセル以外の全てのメモリセル（第１および第３および第４セル領域のメモリセル）で分極状態の改善と劣化とが、必ず１回ずつ生じる。したがって、読み出し−再書き込み動作を繰り返すことで、分極状態が劣化し続けるメモリセルは存在しない。

第１実施形態では、上記のように、読み出しおよび再書き込み動作を通じて、選択ＷＬ（ＷＬ３）に接続されているメモリセルのうち「１」を保持していたメモリセル以外の全てのメモリセル（第１、第３および第４セル領域のメモリセル）に互いに逆方向の電圧（±１／３Ｖｃｃ）が１回ずつ印加されるので、読み出し動作時の分極劣化を抑制することができる。これにより、全ての非選択セル（第３および第４セル領域のメモリセル）および選択セルのうちデータ「０」を保持していた第１セル領域のメモリセルのディスターブ現象を抑制することができる。

また、特別な場合として、読み出し動作において選択ＷＬ（ＷＬ３）に接続された全てのメモリセル（第１および第２セル領域のメモリセル）からデータ「０」が読み出された場合、この読み出し動作によってデータが破壊される第１および第２セル領域のメモリセルは存在しない。すなわち、読み出し動作によって読み出された全てのデータは、読み出し後に選択ＷＬに接続された全てのメモリセル（第１および第２セル領域のメモリセル）に保持されている全てのデータと同じである。さらに、この読み出し動作で、実質的に分極状態の劣化が生じる非選択セル（第３および第４セル領域のメモリセル）は存在しない。したがって、この特別な場合においては、図１９に示した電圧波形に代えて、図２１に示した電圧波形のように、上記したＴ２およびＴ３の動作は行わないようにしても良い。

図２１に示すように再書き込み動作（Ｔ２およびＴ３の動作）を行わないようにするためには、Ｔ１の期間に行われる読み出し動作により、選択ＷＬであるワード線ＷＬ３に接続されている第１セル領域および第２セル領域の全てのメモリセル（選択セル）からデータ「０」が読み出されたことを検出する必要がある。図２２に、選択セルからのデータが全て「０」であることを検出してフラグ信号を出力するためのデータ判別回路の一例を示す。図２２を参照して、データ判別回路１１は、各ビット線に対応する複数の入力信号が入力されるＮＯＲ回路１２と、ＮＯＲ回路１２の出力信号が入力され、フラグ信号を出力するバッファ回路１３とから構成されている。すなわち、このデータ判別回路１１は、各ビット線に対応する複数の入力信号が全てデータ「０」である場合のみ、フラグ信号出力として「１」を出力し、それ以外の場合は、フラグ信号出力として「０」を出力する。このデータ判別回路１１を、図１に示した第１実施形態の単純マトリックス型の強誘電体メモリに追加した構成を有する第１実施形態の第１変形例による強誘電体メモリが図２３に示されている。図２３を参照して、この第１実施形態の第１変形例による単純マトリックス型の強誘電体メモリでは、リードアンプ８の出力をデータ判別回路１１に入力し、データ判別回路１１のフラグ信号出力をライトアンプ６に入力するように構成されている。そして、リードアンプ８からの複数の出力信号が全てデータ「０」であった場合のみ、ライトアンプ６にフラグ出力信号「１」が入力されるため、ライトアンプ６は、フラグ出力信号が「１」のときのみ、再書き込み動作を行わないようにロウデコーダ２およびカラムデコーダ３が制御される。したがって、選択ＷＬであるワード線ＷＬ３に接続されている第１セル領域および第２セル領域の全てのメモリセル（選択セル）からデータ「０」が読み出されたときに、再書き込み動作を行わないようにすることができるので、読み出し時の動作数を低減することができる。

（２）書き込み動作
第１実施形態における書き込み動作の説明では、図３に示すように選択ＷＬがＷＬ３であり、選択ＷＬに接続されたメモリセルのうちビット線ＢＬ３およびビット線ＢＬ５にデータ「１」を、それ以外のビット線（ＢＬ０〜２、４、６、７）に接続されたメモリセルにデータ「０」を書き込む場合を想定している。また、各セル領域の定義は図４と同様である。

書き込み動作は、図２４のＴ１の期間で行われる一括「０」書き込み動作、Ｔ２の期間で行われる補償動作、および、Ｔ３の期間で行われる「１」書き込み動作を通じて行われる。Ｔ２とＴ３の期間は、同じＴ秒とする。また、Ｔ１〜Ｔ３の期間で行われる各動作は、連続して行ってもよいし、それぞれ独立して行ってもよい。以下に、各動作について説明を行う。

（一括「０」書き込み動作）
図２４に示したＴ１の期間では、選択ＷＬであるＷＬ３に接続された全てのメモリセルに対してデータ「０」の書き込みを行う。まず、スタンバイ状態から、ＷＬ３のみをＶｃｃにする。このとき、各メモリセルにおける電位差分布は、図２５に示すようになる。すなわち、第１および第２セル領域のメモリセル（選択セル）にはＶｃｃ電位差がＴ１の期間印加され、第３および第４セル領域のメモリセル（非選択セル）には電位差が生じない。

このＴ１の期間の経過後、ＷＬ３の電圧を０Ｖにしてスタンバイ状態に戻すことによって、一括「０」書き込み動作を完了する。Ｔ１の期間において、第１および第２セル領域のメモリセルにおける分極状態の変化は、それぞれ、図２６および図２７に示されるようになる。すなわち、データ「０」が保持されていた第１セル領域およびデータ「１」が保持されていた第２セル領域のメモリセルには、共にデータ「０」が書き込まれる。なお、第３および第４セル領域のメモリセル（非選択セル）には電位差が生じないため、分極状態の変化はない。

（補償動作）
図２４に示したＴ２の期間では、後述するＴ３の期間で行われる「１」書き込み動作により分極状態の劣化が生じるメモリセルに対して、予め分極状態を改善しておくための動作（補償動作）を行う。

スタンバイ状態から、図２４に示すＴ２の期間において、選択ＷＬ（ＷＬ３）をＶｃｃ、非選択ＷＬ（ＷＬ０〜２、４〜７）を１／３Ｖｃｃ、データ「１」を書き込むべきメモリセルが接続されたビット線ＢＬ３およびＢＬ５を０Ｖ、それ以外のビット線（ＢＬ０〜２、４、６、７）を２／３Ｖｃｃにする。この場合、Ｔ２の期間であるＴ秒間において、図９に示した読み出し−再書き込み動作と同様の電位差が第１〜第４セル領域のメモリセルに印加される。すなわち、第１セル領域および第３セル領域のメモリセルには、１／３Ｖｃｃの電位差が印加され、第２セル領域のメモリセルには、Ｖｃｃの電位差が印加される。また、第４セル領域のメモリセルには、−１／３Ｖｃｃの電位差が印加される。

このＴ２の期間の経過後、再びスタンバイ状態に戻す。Ｔ２の期間において、第１〜第４セル領域のメモリセルにおける分極状態の変化は、読み出し−再書き込み動作と同様であり、それぞれ、図１０〜図１３に示すようになる。すなわち、第１セル領域のメモリセルは、分極状態が改善され（図１０参照）、第２セル領域のメモリセルは、再びデータ「０」が書き込まれる（図１１参照）。また、第３セル領域のメモリセルが「０」を保持していた場合、分極状態の改善が生じ、「１」を保持していた場合、分極状態の劣化が生じる（図１２参照）。また、第４セル領域のメモリセルが「０」を保持していた場合、分極状態の劣化が生じ、「１」を保持していた場合、分極状態の改善が生じる（図１３参照）。

（「１」書き込み動作）
スタンバイ状態から、図２４に示したＴ３の期間において、選択ＷＬ（ＷＬ３）を０Ｖ、非選択ＷＬ（ＷＬ０〜２、４〜７）を２／３Ｖｃｃ、データ「１」を書き込むべきメモリセルが接続されたビット線ＢＬ３およびＢＬ５をＶｃｃ、それ以外のビット線（ＢＬ０〜２、４、６、７）を１／３Ｖｃｃにする。この場合、Ｔ３の期間であるＴ秒間において、図１３に示した読み出し−再書き込み動作と同様の電位差が第１〜第４セル領域のメモリセルに印加される。すなわち、第１セル領域および第３セル領域のメモリセルには、−１／３Ｖｃｃの電位差が印加され、第２セル領域のメモリセルには、−Ｖｃｃの電位差が印加される。また、第４セル領域のメモリセルには、１／３Ｖｃｃの電位差が印加される。

なお、上記Ｔ２およびＴ３の期間における特別な場合として、選択ＷＬ（ＷＬ３）に接続された全てのメモリセル（第１および第２セル領域のメモリセル）にデータ「０」を書き込む場合は、図２８に示すように、Ｔ２の期間において、選択ＷＬ（ＷＬ３）をＶｃｃ、非選択ＷＬ（ＷＬ０〜２、４〜７）を１／３Ｖｃｃとし、全てのビット線ＢＬ（ＢＬ０〜７）を２／３Ｖｃｃにするとともに、Ｔ３の期間において、選択ＷＬ（ＷＬ３）を０Ｖ、非選択ＷＬ（ＷＬ０〜２、４〜７）を２／３Ｖｃｃとし、全てのビット線ＢＬ（ＢＬ０〜７）を１／３Ｖｃｃにする。また、Ｔ２およびＴ３の期間における別の特別な場合として、選択ＷＬ（ＷＬ３）に接続された全てのメモリセル（第１および第２セル領域のメモリセル）にデータ「１」を書き込む場合は、図２９に示すように、Ｔ２の期間において、選択ＷＬ（ＷＬ３）をＶｃｃ、非選択ＷＬ（ＷＬ０〜２、４〜７）を１／３Ｖｃｃとし、全てのビット線ＢＬ（ＢＬ０〜７）を０Ｖにするとともに、Ｔ３の期間において、選択ＷＬ（ＷＬ３）を０Ｖ、非選択ＷＬ（ＷＬ０〜２、４〜７）を２／３Ｖｃｃとし、全てのビット線ＢＬ（ＢＬ０〜７）をＶｃｃにする。

Ｔ３の期間の経過後、再びスタンバイ状態に戻す。Ｔ３の期間において、第１〜第４セル領域のメモリセルにおける分極状態の変化は、読み出し−再書き込み動作と同様であり、図１５〜図１８に示すようになる。すなわち、第１セル領域のメモリセルは、分極状態が劣化し（図１５参照）、第２セル領域のメモリセルには、所望のデータ「１」が書き込まれる（図１６参照）。また、第３セル領域のメモリセルが「０」を保持していた場合、分極状態の劣化が生じ、「１」を保持していた場合、分極状態の改善が生じる（図１７参照）。また、第４セル領域のメモリセルが「０」を保持していた場合、分極状態の改善が生じ、「１」を保持していた場合、分極状態の劣化が生じる（図１８参照）。

補償動作および「１」書き込み動作における各セル領域のメモリセルの分極状態の劣化および改善状況を以下の表２に示す。

表２から分かるように、Ｔ３の終了後に分極状態が劣化しているメモリセル、すなわち、第１セル領域のメモリセル、第３セル領域で「０」を保持していたメモリセル、および、第４セル領域でデータ「１」を保持していたメモリセルは、全て補償動作時に分極状態の改善されたメモリセルである。また、逆にＴ３終了後に分極状態が改善されているメモリセルは、全て補償動作時に分極状態が劣化したメモリセルである。

このように、第１実施形態による単純マトリックス型の強誘電体メモリでは、書き込み動作を通じて、選択ＷＬ（ＷＬ３）以外のワード線（ＷＬ０〜２、４〜７）に接続されているメモリセル（第３および第４セル領域のメモリセル）、および、選択ＷＬに接続されているメモリセルのうちデータ「０」を書き込むべきメモリセル（第１セル領域のメモリセル）で、分極状態の改善と劣化とが必ず１回ずつ生じる。したがって、書き込み動作を繰り返すことで、分極状態が劣化し続けるメモリセルは存在せず、選択ＷＬ（ＷＬ３）以外の非選択のワード線（ＷＬ０〜２、４〜７）に接続された全ての非選択セル（第３および第４セル領域のメモリセル）、および、選択ＷＬに接続されているメモリセルのうちデータ「０」を書き込むべきメモリセル（第１セル領域のメモリセル）のディスターブ現象を抑制することができる。

また、特別な場合として、選択ＷＬ（ＷＬ３）に接続された全てのメモリセル（第１および第２セル領域のメモリセル）にデータ「０」を書き込む場合、上記した一括「０」書き込み動作（Ｔ１の期間）により、第１および第２セル領域のメモリセルに対してデータ「０」の書き込みが行われる。さらに、この一括「０」書き込み動作で、分極状態の劣化が生じる非選択セル（第３および第４セル領域のメモリセル）は存在しない。したがって、この特別な場合においては、図２８に示した電圧波形に代えて、図３０に示した電圧波形のように、上記したＴ２およびＴ３の動作は行わないようにしても良い。

図３０に示したように補償動作（Ｔ２の動作）および「１」書き込み動作（Ｔ３の動作）を行わないようにするためには、少なくとも補償動作（Ｔ２の動作）を開始するまでに、選択ＷＬであるワード線ＷＬ３に接続されている第１セル領域および第２セル領域の全てのメモリセル（選択セル）に書き込むべきデータが「０」であることを検出する必要がある。この検出を行う回路としては、図２２に示したデータ判別回路１１と同等の回路を用いることができる。このデータ判別回路１１を含む第１実施形態の第２変形例による強誘電体メモリが図３１に示されている。図３１を参照して、この第１実施形態の第２変形例による強誘電体メモリは、図示しないメモリ制御回路より出力される書き込みデータをデータ判別回路１１に入力し、データ判別回路１１のフラグ信号出力をライトアンプ６に入力するように構成されている。そして、図示しないメモリ制御回路より出力される書き込みデータが全てデータ「０」であった場合のみ、ライトアンプ６にフラグ出力信号「１」が入力される。ライトアンプ６は、フラグ出力信号が「１」のときのみ、補償動作（Ｔ２の動作）および「１」書き込み動作（Ｔ３の動作）を行わないようにロウデコーダ２およびカラムデコーダ３を制御する。したがって、選択ＷＬであるワード線ＷＬ３に接続されている第１セル領域および第２セル領域の全てのメモリセル（選択セル）にデータ「０」が書き込まれるときに、補償動作（Ｔ２の動作）および「１」書き込み動作（Ｔ３の動作）を行わないようにすることができるので、書き込み時の動作数を低減することができる。

なお、図３２に示す第１実施形態の第３変形例のように、リードアンプ８の出力およびメモリ制御回路の出力である書き込みデータのうちどちらかを選択してデータ判別回路１１に入力するようにしてもよい。この第３変形例による強誘電体メモリは、リードアンプ８の出力およびメモリ制御回路の出力である書き込みデータのうちどちらかを選択してデータ判別回路１１に入力するための選択回路１４を備えている。選択回路１４には、リードアンプ８の出力信号と、図示しないメモリ制御回路から出力される書き込みデータと、書き込み許可信号ＷＥとが入力されている。ここで、ＷＥ信号は、書き込み動作時（Ｔ１〜Ｔ３の動作完了まで）に「１」となり、それ以外の時に「０」となる信号であり、図示しないメモリ制御回路によって生成される。この場合、選択回路１４は、ＷＥ信号が「１」の場合に図示しないメモリ制御回路から出力される書き込みデータを出力し、ＷＥ信号が「０」の場合に、リードアンプ８の出力信号を出力する。つまり、書き込み動作時（Ｔ１〜Ｔ３の動作完了まで）には、データ判別回路１１に、図示しないメモリ制御回路から出力される書き込みデータが入力される。一方、書き込み動作時以外には、データ判別回路１１に、リードアンプ８の出力信号が入力される。

したがって、ライトアンプ６は、データ判別回路１１のフラグ信号出力を確認することにより、選択セルの読み出しデータが全てデータ「０」であった場合および選択セルへの書き込みデータが全て「０」であった場合の両方において、Ｔ２およびＴ３の動作を行わないようにロウデコーダ２およびカラムデコーダ３を制御することができる。これにより、全ての選択セルからデータ「０」が読み出された場合と、全ての選択セルにデータ「０」を書き込む場合との両方の場合について、Ｔ２およびＴ３の動作を行わないようにすることができる。なお、この第３変形例の選択回路１４以外の回路構成は、図２３および図３１に示した第１および第２変形例と全く同等である。

また、読み出し−再書き込み動作と書き込み動作とを如何なる順序で組み合わせて行ったとしても、分極状態が劣化し続けるメモリセルは存在しない。

以上の説明は、書き込み動作が一括「０」書き込み動作→補償動作→「１」書き込み動作の順で行われる場合を想定したものであるが、一括「１」書き込み動作→補償動作→「０」書き込み動作としても同様の効果を得ることができる。この場合の印加電圧波形を図３３に示す。なお、図３３では、選択ＷＬをワード線ＷＬ３としている。そして、この選択ＷＬ（ＷＬ３）に接続されたメモリセルのうち、ビット線ＢＬ３とビット線ＢＬ５に接続されたメモリセルにデータ「０」を書き込むとともに、それ以外のビット線（ＢＬ０〜２、ＢＬ４、ＢＬ６、ＢＬ７）に接続されたメモリセルにデータ「１」を書き込んでいる。

書き込み動作が一括「１」書き込み動作→補償動作→「０」書き込み動作の順で行われる場合の特別な例として、選択セルに全てデータ「１」を書き込む場合、一括「１」書き込み動作（Ｔ１の期間）により、分極状態の劣化が生じる非選択セル（第３および第４セル領域のメモリセル）は存在しない。したがって、この特別な場合においては、図３３に示した電圧波形に代えて、図３４に示した電圧波形のように、Ｔ２およびＴ３の動作は行わないようにしても良い。

図３４に示すように書き込み動作が一括「１」書き込み動作→補償動作→「０」書き込み動作の順で行われる場合において、選択セルに全てデータ「１」を書き込むときに補償動作（Ｔ２の動作）および「０」書き込み動作（Ｔ３の動作）を行わないようにするためには、図３５に示す第１実施形態の第４変形例のように、データ判別回路１１に入力される書き込みデータを反転するためのインバータ回路１５を追加する必要がある。

また、書き込み動作が一括「０」書き込み動作→補償動作→「１」書き込み動作の順で行われ、かつ選択セルへの書き込みデータが全てデータ「０」の場合と、書き込み動作が一括「１」書き込み動作→補償動作→「０」書き込み動作の順で行われ、かつ選択セルへの書き込みデータが全てデータ「１」の場合と、読み出し動作において、選択セルからの読み出しデータが全てデータ「０」であった場合との全ての場合において、Ｔ２およびＴ３の動作を行わないようにした第１実施形態の第５変形例による単純マトリックス型の強誘電体メモリが図３６に示される。図３６を参照して、この第１実施形態の第５変形例による強誘電体メモリは、図３２に示した第３変形例による強誘電体メモリと同等の回路構成に加えて、図示しないメモリ制御回路から出力される書き込みデータを反転するインバータ回路１５と、図示しないメモリ制御回路で生成される選択信号ＳＬによって、インバータ回路１５の出力または、書き込みデータを選択して出力する第２選択回路１６とを備えている。ここで、選択信号ＳＬは、書き込み時の動作が一括「０」書き込み動作→補償動作→「１」書き込み動作の順で行われる場合に「０」、書き込み時の動作が一括「１」書き込み動作→補償動作→「１」書き込み動作の順で行われる場合に「１」となる信号である。第２選択回路１６は、選択信号ＳＬが「０」の場合に書き込みデータをそのまま出力し、選択信号ＳＬが「１」の場合に書き込みデータを反転したデータを出力する。したがって、ＷＥを「１」と想定すると、データ判別回路１１は、書き込み動作が一括「０」書き込み動作→補償動作→「１」書き込み動作の順で行われ、かつ選択セルへの書き込みデータが全てデータ「０」の場合には、フラグ信号「１」を出力し、書き込み動作が一括「１」書き込み動作→補償動作→「０」書き込み動作の順で行われ、かつ選択セルへの書き込みデータが全てデータ「１」の場合には、フラグ信号「１」を出力する。これにより、この第１実施形態の第５変形例では、ライトアンプ６は、フラグ信号が「１」の場合に、Ｔ２およびＴ３の動作を行わないようにロウデコーダ２およびカラムデコーダ３を制御することができる。

（第２実施形態）
この第２実施形態では、上記第１実施形態によるクロスポイント型の強誘電体メモリの全体構成において、リードアンプをビット線ＢＬがほぼ０Ｖのままデータを判別できるようにした例について説明する。

図３７は、第２実施形態のリードアンプの回路構成を示す。図３７を参照して、この第２実施形態のリードアンプ８ａでは、第１抵抗１６の一端は、ビット線ＢＬに接続されており、第１抵抗１６の他端はオペアンプ１８の反転入力に接続されている。なお、このリードアンプ８ａは、本発明の「読み出しデータ判別回路」の一例である。また、オペアンプ１８の非反転入力は０Ｖに接地されている。したがって、反転入力は、オペアンプ１８の仮想接地（イマジナリーショート）により、初期状態で０Ｖとなる。オペアンプ１８の出力は第２抵抗１７を介して、反転入力にフィードバックされている。これにより、ビット線ＢＬは、オペアンプ１８によりほぼ０Ｖになるように制御される。この第２実施形態では、ビット線ＢＬを入力とする反転増幅器が構成されている。さらに、オペアンプ１８の出力は比較器１９により参照電圧Ｖｒｅｆと比較される。そして比較結果がラッチ回路２０に入力される。ＯＥＶは、データ出力が有効か無効かを制御する端子であり、ラッチ回路に入力されている。このＯＥＶが「１」の時、データ出力は比較器１９の出力と無関係に「０」となり、無効となる。逆にＯＥＶが「０」の時、データ出力は有効となる。具体的には、比較器１９の出力が「０」の場合、データ出力は「０」に保持され、比較器１９の出力が「１」に変化した場合、データ出力は「１」に変化する。この後、データ出力は、ＯＥＶが「１」になるまで、比較器１９の出力変化とは無関係に「１」になる。つまり、ＯＥＶが「０」の時、データ出力は、比較器１９の出力の一時的な変化に伴って、「０」から「１」に変化し、これが保持される。

従来のリードアンプでは、ビット線ＢＬに生じた電位と参照電圧とを、直接比較して、読み出したデータの「０」、「１」を判別する。具体的には、上記の第１実施形態に記載したデータ「０」が読み出されるビット線ＢＬに生じる電圧Ｖｒ０と、データ「１」が読み出されるビット線ＢＬに生じる電圧Ｖｒ１との中間の電圧を参照電圧として生成する。そして、ビット線ＢＬに生じる電圧が参照電圧よりも大きい場合、データ「０」が読み出されたものとし、ビット線ＢＬに生じる電圧が参照電圧より小さい場合、データ「１」が読み出されたものとする。一般に、Ｖｒ０とＶｒ１とは非常に近い値である。したがって、データを正しく判別するためには、参照電圧を正確に生成することが要求される。

これに対して、第２実施形態のリードアンプ８ａでは、ビット線ＢＬに生じた電位をオペアンプ１８により増幅した電圧と、参照電圧Ｖｒｅｆとを比較して、読み出したデータの「０」、「１」を判別する。したがって、参照電圧Ｖｒｅｆは、データ「０」が読み出されるビット線ＢＬに生じる電圧をオペアンプにより増幅した電圧と、データ「１」が読み出されるビット線ＢＬに生じる電圧をオペアンプにより増幅した電圧との間に設定すればよい。この場合、参照電圧として設定すべき電圧の範囲が従来に比べて大きくなるので、従来に比べて参照電圧の生成が容易になる。

また、この第２実施形態では、上記第１実施形態の読み出し−書き込み動作における、全ビット線をフローティングにする動作が不要となるため、高速動作が可能である。

図３８を参照して、この第２実施形態では、読み出し−再書き込み動作はＴ１〜Ｔ３の期間で行われるが、第１実施形態におけるｔ１の期間を設ける必要がない。なぜなら、上記のように第２実施形態によるリードアンプ８ａでは、全ビット線をフローティング状態にすることなくビット線ＢＬのデータ判別が可能であるからである。

（読み出し動作）
図３８に示すように、スタンバイ状態から、Ｔ１の期間において、選択ＷＬであるＷＬ３をＶｃｃにする。このとき、メモリセルアレイにおける電位差分布は、図２５に示した第１実施形態の書き込み動作の際のＴ１の期間における電位差と同様の分布になる。すなわち、Ｔ１の期間において、ＷＬ３に接続された全てのメモリセル（第１および第２セル領域のメモリセル）にＶｃｃの電位差が生じ、第３および第４セル領域のメモリセル（非選択セル）には電位差が生じない。この状態で、図３７に示したリードアンプ８ａにより、全ビット線ＢＬの電圧変化を検知することによって、データ「０」またはデータ「１」の判定を行う。この場合、全ビット線ＢＬは、オペアンプ１８により０Ｖになるように制御されているので、全ビット線ＢＬの電圧変化は微小である。この微小な電圧変化をオペアンプ１８により増幅した後、参照電位と比較することによりデータの判別を行う。これにより、ビット線ＢＬがほぼ０Ｖの状態で、データの読み出しを行うことが可能になる。

この後、ＷＬ３を０Ｖにして読み出し動作を完了する。この読み出し動作により、第１実施形態の場合と同様、第１および第２セル領域のメモリセルにデータ「０」が書き込まれるので、データ「１」が保持されていた第２セル領域のメモリセルのデータが破壊される。第２セル領域のメモリセルへのデータ「１」の再書き込み動作は、Ｔ２とＴ３の期間で行う。

（再書き込み動作）
Ｔ２とＴ３の期間におけるワード線ＷＬおよびビット線ＢＬへの印加電圧および各メモリセルでの分極状況の変化は、第１実施形態の場合と全く同様である。

以上のように本発明の第２実施形態に係る単純マトリクス方式の強誘電体メモリは、ｔ１の期間を設ける必要がないため、ビット線を制御するための制御回路（たとえば図１におけるカラムデコーダ３）の構成が簡単になる。また、メモリセルアレイに図６の上図に示す電位差が発生しないため、分極状態が劣化するメモリセルをより削減することができる。

なお、第２実施形態の書き込み動作に関しては、第１実施形態の場合と全く同様である。

（第３実施形態）
この第３実施形態は、単純マトリックス型の強誘電体メモリに関して、読み出し時に必要となる参照電圧を、データ記憶用とは別に設けられたダミーセルからデータを読み出すことにより生成するように構成したメモリに関する。

まず、図３９を参照して、第３実施形態における単純マトリックス型の強誘電体メモリの全体構成について説明する。第３実施形態における単純マトリックス型の強誘電体メモリは、メモリセルアレイ１ａと、ダミーセルアレイ１ｂと、ロウデコーダ２ａ、２ｂと、カラムデコーダ３ａ、３ｂと、ロウアドレスバッファ４ａ、４ｂと、カラムアドレスバッファ５ａ、５ｂと、ライトアンプ６ａ、６ｂと、入力バッファ７と、電圧センスアンプからなるリードアンプ８と、出力バッファ９と、電圧生成回路１０とを備えている。この電圧生成回路１０は、１／３Ｖｃｃおよび２／３Ｖｃｃを印加可能なように構成されている（図２参照）。図中、ワード線ＷＬｍとビット線ＢＬｎとの交点に位置するメモリセルには、ワード線ＷＬｍｄとビット線ＢＬｎｄとの交点に位置するダミーのメモリセル（ダミーセル）が対応する。また、第３実施形態においてメモリセルおよびダミーセルは、強誘電体キャパシタ（図示せず）のみからなる。この場合、メモリセルを構成する強誘電体キャパシタは、本発明の「第１記憶手段」の一例であり、ダミーセルを構成する強誘電体キャパシタは、本発明の「第２記憶手段」の一例である。

（１）書き込み動作
メモリセルアレイにおいて、選択ＷＬをＷＬ３とし、この選択ＷＬ（ＷＬ３）に接続されたメモリセルのうちビット線ＢＬ３とＢＬ５に接続されたメモリセルにデータ「１」、それ以外のビット線（ＢＬ０〜２、４、６、７）に接続されたメモリセルに「０」を書き込む場合について説明する。このとき、ダミーセルには、メモリセルと逆の極性のデータを書き込む。すなわち、選択ＷＬであるＷＬ３ｄに接続されたダミーセルのうち、ビット線ＢＬ３ｄとＢＬ５ｄに接続されているダミーセルにデータ「０」を、それ以外のビット線（ＢＬ０ｄ〜２ｄ、４ｄ、６ｄ、７ｄ）に接続されたダミーセルに「１」を書き込む。

図４０には、メモリセルおよびダミーセルに上記したデータを書き込む際の印加電圧波形の一例が示されている。図４０を参照して、メモリセルアレイに対する印加電圧は図２４に示すものと同等であり、書き込み動作によりメモリセルの分極状態が劣化し続けることはない。したがって、書き込み動作時において、少なくとも選択ＷＬ（ＷＬ３）以外のワード線（ＷＬ０〜２、４〜７）に接続された全ての非選択のメモリセルにおけるディスターブ現象を抑制することができる。また、ダミーセルアレイに対する印加電圧は図３３に示すものと同等であり、書き込み動作によりダミーセルの分極状態が劣化し続けることはない。したがって、書き込み動作時において、少なくとも選択ＷＬ（ＷＬ３ｄ）以外のワード線（ＷＬ０ｄ〜２ｄ、４ｄ〜７ｄ）に接続された全ての非選択のダミーセルにおけるディスターブ現象をも抑制することができる。また、図４０に示した例では、ダミーセルに対する書き込み動作を、一括「１」書き込み動作→補償動作→「０」書き込み動作の順で行っているが、一括「０」書き込み動作→補償動作→「１」書き込み動作の順で行っても同様の効果が得られる。

（２）読み出し−再書き込み動作
選択ＷＬがＷＬ３であり、選択ＷＬ（ＢＬ３）に接続されたメモリセルのうち、ビット線ＢＬ３とＢＬ５に接続されたメモリセルにデータ「１」が、それ以外のビット線（ＢＬ０〜２、４、６、７）に接続されたメモリセルにデータ「０」が記憶されている場合について説明する。このとき、上記したように、メモリセルと対応するダミーセルには、メモリセルと逆の極性のデータが記憶されている。すなわち、ワード線ＷＬ３ｄとビット線ＢＬ３ｄおよびＢＬ５ｄの交点に位置するダミーセルにデータ「０」が、ワード線ＷＬ３ｄとそれ以外のビット線（ＢＬ０ｄ〜２ｄ、４ｄ、６ｄ、７ｄ）との交点に位置するダミーセルにデータ「１」がそれぞれ記憶されている。

図４１を参照して、まず、スタンバイ状態から、すべてのビット線ＢＬ０〜ＢＬｎおよびＢＬ０ｄ〜ＢＬｎｄをフローティング状態にし、同じタイミングで選択ＷＬであるＷＬ３およびＷＬ３ｄをＶｃｃにする。この状態で、メモリセルアレイの各ビット線（ＢＬ０〜ＢＬｎ）の電位とダミーセルアレイの各ビット線（ＢＬ０ｄ〜ＢＬｎｄ）の電位を電圧センスアンプであるリードアンプ８で比較して増幅することによりデータの判別を行う。例えば、ＢＬ３の電位は、データ「１」を記憶したメモリセルの電荷によりＶｒ１となり、ＢＬ３ｄの電位は、データ「０」を記憶したダミーセルの電荷によりＶｒ０（＜Ｖｒ１）となるので、ＢＬ３の電位とＢＬ３ｄの電位とを比較するとＢＬ３の電位の方が大きい。この場合、ＢＬ３とＢＬ３ｄの交点に位置するメモリセルのデータは「１」とする。また、逆にＢＬ３の電位が、ＢＬ３ｄの電位よりも小さい場合、ＢＬ３とＢＬ３ｄの交点に位置するメモリセルのデータは「０」とする。

その後、すべてのビット線を０Ｖとする。このとき、メモリセルアレイにおいてＢＬ３に接続されている全てのメモリセルおよびダミーセルアレイにおいてＢＬ３ｄに接続されている全てのダミーセルには、Ｔ１−ｔ１の期間、Ｖｃｃの電圧が印加される。したがって、これらのセルにはデータ「０」が書き込まれる。

次に、ＷＬ３およびＷＬ３ｄを０Ｖにしてスタンバイ状態に戻す。Ｔ２とＴ３の期間で行われるメモリセルアレイおよびダミーセルアレイに対する再書き込み動作は、第１実施形態の場合と同様であり、得られる効果も同様である。

（第４実施形態）
この第４実施形態は、単純マトリックス型の強誘電体メモリの任意のワード線ＷＬに接続された全てのメモリセルに対して一括して行われる読み出し−再書き込み動作および書き込み動作に関し、所定の電圧を書き込み電圧の１／２の電圧としたものである。

この第４実施形態による単純マトリックス型の強誘電体メモリでは、図１に示した１／３Ｖｃｃ・２／３Ｖｃｃ生成回路からなる電圧生成回路１０に代えて、図４２に示すように、１／２Ｖｃｃ生成回路からなる電圧生成回路１０ａを用いる。図４２を参照して、第４実施形態による電圧生成回路１０ａを構成する１／２Ｖｃｃ生成回路では、一方の電圧入力端子５０にＶｃｃを印加するとともに、他方の電圧入力端子５１に０Ｖを印加する。これにより、１／２Ｖｃｃ生成回路の電圧出力端子５２には、０ＶとＶｃｃとの中間の１／２Ｖｃｃの電圧が生成される。第４実施形態のその他の全体構成は、図１に示した第１実施形態の全体構成と同様である。

次に、図４３〜図５３を参照して、第４実施形態の単純マトリックス方式の強誘電体メモリにおける読み出し−再書き込み動作について説明する。なお、この第４実施形態では、図３に示すように選択ＷＬがワード線ＷＬ３であるとする。また、この選択ＷＬ（ワード線ＷＬ３）に接続されたメモリセルのうちビット線ＢＬ３およびビット線ＢＬ５に接続されたメモリセルにはデータ「１」が記憶されており、それ以外のビット線（ＢＬ０〜２、４、６、７）に接続されたメモリセルにデータ「０」が記憶されているとする。また、図４に示すように、選択ＷＬに接続されているメモリセルのうち、データ「０」を記憶しているメモリセル群を第１セル領域、選択ＷＬに接続されているメモリセルのうち、データ「１」を記憶しているメモリセル群を第２セル領域とする。また、非選択ＷＬに接続されたメモリセルのうち、ビット線ＢＬ３およびビット線ＢＬ５に接続されたメモリセル群を第３セル領域、非選択ＷＬに接続されたメモリセルのうち、ビット線ＢＬ３およびビット線ＢＬ５以外のビット線に接続されたメモリセル群を第４セル領域とする。すなわち、第１セル領域および第２セル領域のメモリセルが選択セルであり、第３セル領域および第４セル領域のメモリセルが非選択セルである。

（１）読み出し−再書き込み動作
図４３に示すように、読み出し−再書き込み動作は、Ｔ１、Ｔ２およびＴ３の期間で行われる。Ｔ２およびＴ３の期間は、それぞれの期間において互いに逆方向の電界をメモリセルに与えた場合に、メモリセルで発生する分極の変化量が等しくなるように決定する。通常、Ｔ２およびＴ３の期間は同じＴ秒である。また、Ｔ１〜Ｔ３の期間で行う各動作は、連続して行ってもよいし、それぞれ独立して行ってもよい。ｔ１は、全てのビット線ＢＬをフローティング状態にする期間を示しており、ｔ１を開始するタイミングは、選択ＷＬにＶｃｃを印加するタイミングと同じか、または、数ｎｓｅｃ〜数十ｎｓｅｃ程度早くても良い。

以下に、Ｔ１〜Ｔ３の期間での各動作について説明する。なお、スタンバイ状態では、ワード線ＷＬおよびビット線ＢＬは、０Ｖとする。

（読み出し動作）
図４３に示したＴ１の期間では、データ読み出しを行う。まず、スタンバイ状態から、全てのビット線ＢＬをフローティング状態にし、同じタイミングかまたは数ｎｓｅｃ〜数十ｎｓｅｃ遅らせて選択ＷＬ（ＷＬ３）をＶｃｃにする。この状態で全ビット線ＢＬの電圧を検知することによって、データ「０」またはデータ「１」の判定を行う。このデータ「０」または「１」の判定は、選択ＢＬの電位と、別途生成された参照電位とを、電圧センスアンプであるリードアンプ８（図１参照）により比較して増幅することによって行う。このｔ１の期間において、第１セル領域〜第４セル領域（図４参照）のメモリセルには、図６の上図に示すような以下の電位差が生じる。

図４および図６を参照して、第１セル領域のメモリセルには、Ｖｃｃ−Ｖｒ０（「０」データ読み出し電位）の電位差がｔ１の期間印加される。また、第２セル領域のメモリセルにはＶｃｃ−Ｖｒ１（「１」データ読み出し電位）の電位差がｔ１の期間印加される。また、第３セル領域のメモリセルには、−Ｖｒ１の電位差がｔ１の期間印加される。また、第４セル領域のメモリセルには、−Ｖｒ０の電位差がｔ１の期間印加される。

このとき、ビット線ＢＬ方向のセル数を多くして、ビット線ＢＬ全体の負荷容量を大きくすることにより、「１」データ読み出し電位Ｖｒ１および「０」データ読み出し電位Ｖｒ０を抗電圧よりも小さくすることができる。なお、抗電圧とは、強誘電体膜内部を分極反転させるために必要な最小の電圧のことをいう。したがって、抗電圧よりも小さい電圧を強誘電体膜に対して長時間印加したとしても、分極状態が反転することはない。これにより、Ｖｒ１およびＶｒ０を抗電圧より小さい電圧に設定することにより、確実に第３および第４セル領域のメモリセルの分極状態の劣化を抑えることができる。

上記第１実施形態で記載した通り、ｔ１の期間は、十分短くすることが可能である。ｔ１の期間を十分短くすることにより、第３および第４セル領域のメモリセルにおいて、ｔ１の期間で生じる分極状態の変化は、実質的に無視することができる。

ｔ１の期間の経過後、全てのビット線ＢＬを０Ｖにする。この期間が、ｔ１以外のＴ１の期間に相当し、各メモリセルアレイにおける電位差分布は、図６の下図に示すようになる。図４および図６を参照して、第１および第２セル領域のメモリセル（選択セル）には、Ｖｃｃの電位差がＴ１−ｔ１の期間印加され、第３および第４セル領域のメモリセル（非選択セル）には、電位差が生じない。

このＴ１の期間の経過後、選択ＷＬであるワード線ＷＬ３の電圧を０Ｖにしてスタンバイ状態に戻すことによって、読み出し動作を完了する。Ｔ１の期間において、第１セル領域および第２セル領域のメモリセル（選択セル）の分極変化は、それぞれ、図４４および図４５に示されるようになる。すなわち、図４４に示すように読み出し動作により、データ「０」が記憶されていた第１セル領域のメモリセルのデータは破壊されない。その一方、図４５に示すように、データ「１」が記憶されていた第２セル領域のメモリセルのデータ「１」は破壊されてデータ「０」が書き込まれた状態になる。したがって、第２セル領域のメモリセルにデータ「１」を再書き込みする必要がある。第４実施形態では、この再書き込み動作をＴ２、Ｔ３の期間で行う。

（再書き込み動作）
スタンバイ状態から、図４３に示したＴ２の期間において、選択ＷＬ（ＷＬ３）をＶｃｃ、非選択ＷＬ（ＷＬ０〜２、４〜７）を１／２Ｖｃｃ、読み出し動作において、データ「１」が読み出されたメモリセルに接続されているビット線ＢＬ３およびＢＬ５を０Ｖ、それ以外のビット線（ＢＬ０〜２、４、６、７）を１／２Ｖｃｃにする。この場合、Ｔ２の期間であるＴ秒間において、図４６に示す電位差が第１〜４セル領域のメモリセルに印加される。すなわち、第１セル領域および第３セル領域のメモリセルには、１／２Ｖｃｃの電位差が印加され、第２セル領域のメモリセルには、Ｖｃｃの電位差が印加される。また、第４セル領域のメモリセルには、電位差が生じない。

Ｔ２の期間の経過後、再びスタンバイ状態に戻す。なお、Ｔ２の期間において、第１〜４セル領域のメモリセルの分極変化は、それぞれ、図４７〜図４９に示すようになる。図４７に示すように、第１セル領域のメモリセルには、Ｔ２の期間、１／２Ｖｃｃの電位差が印加されるため、分極状態が改善される。また、図４８に示すように、Ｔ１の期間でデータ「０」が書き込まれた、第２セル領域のメモリセルには、Ｔ２の期間、Ｖｃｃの電位差が印加されるため、再びデータ「０」が書き込まれる。第３セル領域のメモリセルは、記憶しているデータの内容によって、分極状態の改善または劣化が生じる。具体的には、図４９に示すように、第３セル領域のメモリセルが「０」を保持していた場合、分極状態の改善が生じ、「１」を保持していた場合、分極状態の劣化が生じる。第４セル領域のメモリセルには電位差が生じないため、分極状態の変化はない。

次に、スタンバイ状態から、図４３に示したＴ３の期間において、選択ＷＬ（ＷＬ３）を０Ｖ、非選択ＷＬ（ＷＬ０〜２、４〜７）を１／２Ｖｃｃ、読み出し動作において、データ「１」が読み出されたメモリセルに接続されているビット線ＢＬ３およびＢＬ５をＶｃｃ、それ以外のビット線（ＢＬ０〜２、４、６、７）を１／２Ｖｃｃにする。この場合、Ｔ３の期間であるＴ秒間において、図５０に示す電位差が第１〜４セル領域のメモリセルに印加される。すなわち、第１セル領域および第３セル領域のメモリセルには、−１／２Ｖｃｃの電位差が印加され、第２セル領域のメモリセルには、−Ｖｃｃの電位差が印加される。また、第４セル領域のメモリセルには、電位差が生じない。

なお、上記Ｔ２およびＴ３の期間における特別な場合として、読み出し動作において選択ＷＬ（ＷＬ３）に接続された全てのメモリセル（第１および第２セル領域のメモリセル）からデータ「０」が読み出された場合は、ワード線ＷＬおよびビット線ＢＬに図５４に示すような電圧を印加する。すなわち、Ｔ２の期間において、選択ＷＬ（ＷＬ３）をＶｃｃ、非選択ＷＬ（ＷＬ０〜２、４〜７）を１／２Ｖｃｃとし、全てのビット線ＢＬ（ＢＬ０〜７）を１／２Ｖｃｃにする。また、Ｔ３の期間において、選択ＷＬ（ＷＬ３）を０Ｖ、非選択ＷＬ（ＷＬ０〜２、４〜７）を１／２Ｖｃｃとし、全てのビット線ＢＬ（ＢＬ０〜７）を１／２Ｖｃｃにする。また、Ｔ２およびＴ３の期間における別の特別な場合として、読み出し動作において選択ＷＬ（ＷＬ３）に接続された全てのメモリセル（第１および第２セル領域のメモリセル）からデータ「１」が読み出された場合は、ワード線ＷＬおよびビット線ＢＬに図５５に示すような電圧を印加する。すなわち、Ｔ２の期間において、選択ＷＬ（ＷＬ３）をＶｃｃ、非選択ＷＬ（ＷＬ０〜２、４〜７）を１／２Ｖｃｃとし、全てのビット線ＢＬ（ＢＬ０〜７）を０Ｖにする。また、Ｔ３の期間において、選択ＷＬ（ＷＬ３）を０Ｖ、非選択ＷＬ（ＷＬ０〜２、４〜７）を１／２Ｖｃｃとし、全てのビット線ＢＬ（ＢＬ０〜７）をＶｃｃにする。

Ｔ３の期間の経過後、図４３に示すように、再びスタンバイ状態に戻し、一連の読み出し−再書き込み動作が終了する。なお、Ｔ３の期間において、第１〜４セル領域のメモリセルの分極変化は、それぞれ、図５１〜図５３のようになる。図５１に示すように、第１セル領域のメモリセルは、Ｔ３の期間、−１／２Ｖｃｃの電位差が印加されるため、分極状態が劣化する。また、図５２に示すように、第２セル領域のメモリセルには、Ｔ３の期間−Ｖｃｃの電位差が印加されるので、データ「１」が書き込まれる。これにより、読み出し動作によって破壊されたデータ「１」の再書き込みが完了する。第３セル領域のメモリセルでは、Ｔ２の期間と同様、記憶しているデータの内容によって、分極状態の改善または劣化が生じる。具体的には、図５３に示すように、第３セル領域のメモリセルが「０」を保持していた場合、分極状態の劣化が生じ、「１」を保持していた場合、分極状態の改善が生じる。第４セル領域のメモリセルには電位差が生じないため、分極状態の変化はない。

すなわち、第４実施形態による単純マトリックス型の強誘電体メモリでは、読み出し−再書き込み動作を通じて、選択ＷＬ（ＷＬ３）に接続されているメモリセルのうちデータ「０」を保持していたメモリセル（第１セル領域のメモリセル）で分極状態の改善と劣化とが必ず１回ずつ生じる。また、選択ＷＬ（ＷＬ３）以外のワード線（ＷＬ０〜２、４〜７）と、読み出し動作によってデータ「１」が読み出されたビット線ＢＬ３およびＢＬ５以外のビット線（ＢＬ０〜２、４、６、７）との交点に位置するメモリセル（第４セル領域のメモリセル）には電圧が全く印加されない。したがって、読み出し−再書き込み動作を繰り返すことで、分極状態が劣化し続けるメモリセルは存在しない。

第４実施形態では、上記のように、読み出しおよび再書き込みを通じて、選択ＷＬ（ＷＬ３）に接続されているメモリセルのうち「０」を保持していたメモリセル（第１セル領域のメモリセル）と、非選択ＷＬ（ＷＬ０〜２、４〜７）に接続されたメモリセルのうち読み出し動作時にデータ「１」が読み出されたメモリセルが接続されたビット線ＢＬ３およびＢＬ５に接続されたメモリセル（第３セル領域のメモリセル）とに、互いに逆方向の電圧（±１／２Ｖｃｃ）が一回ずつ印加されるので、読み出し動作時の分極劣化を抑制することができる。また、読み出しおよび書き込みを通じて、非選択ＷＬ（ＷＬ０〜２、４〜７）に接続されたメモリセルのうち読み出し動作時にデータ「１」が読み出されたビット線ＢＬ３およびＢＬ５以外のビット線（ＢＬ０〜２、４、６、７）に接続されたメモリセル（第４セル領域のメモリセル）には、電位差が生じない。これにより、全ての非選択セル（第３および第４セル領域のメモリセル）および選択セルのうちデータ「０」を保持していた第１セル領域のメモリセルのディスターブ現象を抑制することができる。

また、特別な場合として、読み出し動作において選択ＷＬ（ＷＬ３）に接続された全てのメモリセル（第１および第２セル領域のメモリセル）からデータ「０」が読み出された場合、この読み出し動作によってデータが破壊される第１および第２セル領域のメモリセルは存在しない。すなわち、読み出し動作によって読み出された全てのデータは、読み出し後に選択ＷＬに接続された全てのメモリセル（第１および第２セル領域のメモリセル）に保持されている全てのデータと同じである。さらに、この読み出し動作で、実質的に分極状態の劣化が生じる非選択セル（第３および第４セル領域のメモリセル）は存在しない。したがって、この特別な場合においては、第１実施形態の場合と同様、図２１に示したように、上記したＴ２およびＴ３の動作は行わないようにしても良い。

このように、第４実施形態による単純マトリックス型の強誘電体メモリにおいて、選択セルから読み出しデータが全てデータ「０」であった場合に再書き込み動作（Ｔ２およびＴ３の動作）を行わないようにするためには、図２３に示した第１実施形態の第１変形例による回路を構成する１／３Ｖｃｃ・２／３Ｖｃｃ生成回路からなる電圧生成回路１０を、図４２に示す１／２Ｖｃｃ生成回路からなる電圧生成回路１０ａに置き換えればよい。このとき、再書き込み動作（Ｔ２およびＴ３の動作）を行わない場合の回路動作は、第１実施形態の第１変形例で説明した回路動作と全く同じであり、得られる効果も全く同じである。

（２）書き込み動作
書き込み動作のＴ１の期間において、メモリセルアレイに印加される電位差の分布は、図２５に示した第１実施形態の場合と同様である。なお、第４実施形態における書き込み動作の説明では、図３に示すように選択ＷＬがＷＬ３であり、選択ＷＬ（ＷＬ３）に接続されたメモリセルのうちビット線ＢＬ３およびビット線ＢＬ５にデータ「１」を、それ以外のビット線（ＢＬ０〜２、４、６、７）に接続されたメモリセルにデータ「０」を書き込む場合を想定している。また、各セル領域の定義は第１実施形態（図４参照）と同様である。

書き込み動作は、図５６のＴ１の期間で行われる一括「０」書き込み動作、Ｔ２の期間で行われる補償動作およびＴ３の期間で行われる「１」書き込み動作を通じて行われる。Ｔ２およびＴ３の期間は、それぞれの期間において互いに逆方向の電界をメモリセルに与えた場合に、メモリセルで発生する分極の変化量が等しくなるように決定する。通常、Ｔ２およびＴ３の期間は同じＴ秒である。また、Ｔ１〜Ｔ３の期間で行われる各動作は、連続して行ってもよいし、それぞれ独立して行ってもよい。以下に、各動作について説明を行う。

（一括「０」書き込み動作）
図５６に示したＴ１の期間では、選択ＷＬであるＷＬ３に接続された全てのメモリセルに対してデータ「０」の書き込みを行う。まず、スタンバイ状態から、ＷＬ３のみをＶｃｃにする。このとき、各メモリセルにおける電位差分布は、図２５に示すようになる。すなわち、第１および第２セル領域のメモリセル（選択セル）にはＶｃｃ電位差がＴ１の期間印加され、第３および第４セル領域のメモリセル（非選択セル）には電位差が生じない。

このＴ１の期間の経過後、ＷＬ３の電圧を０Ｖにしてスタンバイ状態に戻すことによって、一括「０」書き込み動作を完了する。Ｔ１の期間において、第１および第２セル領域のメモリセルにおける分極状態の変化は、それぞれ、図５７および図５８に示されるようになる。すなわち、データ「０」が保持されていた第１セル領域およびデータ「１」が保持されていた第２セル領域のメモリセルには、共にデータ「０」が書き込まれる。なお、第３および第４セル領域のメモリセルには電位差が生じないため、分極状態の変化はない。

（補償動作）
図５６に示したＴ２の期間では、後述するＴ３の期間で行われる「１」書き込み動作により分極状態の劣化が生じるメモリセルに対して、予め分極状態を改善しておくための動作（補償動作）を行う。

スタンバイ状態から、図５６に示すＴ２の期間において、選択ＷＬ（ＷＬ３）をＶｃｃ、非選択ＷＬ（ＷＬ０〜２、４〜７）を１／２Ｖｃｃ、データ「１」を書き込むべきメモリセルが接続されたビット線ＢＬ３およびＢＬ５を０Ｖ、それ以外のビット線（ＢＬ０〜２、４、６、７）を１／２Ｖｃｃにする。この場合、Ｔ２の期間であるＴ秒間において、読み出し−再書き込み動作と同様の図４６に示す電位差が第１〜４セル領域のメモリセルに印加される。すなわち、第１セル領域および第３セル領域のメモリセルには１／２Ｖｃｃ、第２セル領域のメモリセルにはＶｃｃが印加される。また、第４セル領域のメモリセルには電位差が生じない。

Ｔ２の期間の経過後、再びスタンバイ状態に戻す。Ｔ２の期間において、第１〜４セル領域のメモリセルにおける分極状態の変化は、読み出し−再書き込み動作と同様であり、それぞれ、図４７〜４９に示すようになる。すなわち、第１セル領域のメモリセルは、分極状態が改善され（図４７参照）、第２セル領域のメモリセルは、再びデータ「０」が書き込まれる（図４８参照）。また、第３セル領域のメモリセルが「０」を保持していた場合、分極状態の改善が生じ、「１」を保持していた場合、分極状態の劣化が生じる（図４９参照）。第４セル領域のメモリセルには電位差が生じないため、分極状態の変化はない。

（「１」書き込み動作）
スタンバイ状態から、図５６に示したＴ３の期間において、選択ＷＬ（ＷＬ３）を０Ｖ、非選択ＷＬ（ＷＬ０〜２、４〜７）を１／２Ｖｃｃ、データ「１」を書き込むべきメモリセルが接続されたビット線ＢＬ３およびＢＬ５をＶｃｃ、それ以外のビット線（ＢＬ０〜２、４、６、７）を１／２Ｖｃｃにする。この場合、Ｔ３の期間であるＴ秒間において、読み出し−再書き込み動作と同様の図５０に示す電位差が第１〜４セル領域のメモリセルに印加される。すなわち、第１セル領域および第３セル領域のメモリセルには、−１／２Ｖｃｃの電位差が印加され、第２セル領域のメモリセルには、−Ｖｃｃの電位差が印加される。また、第４セル領域のメモリセルには、０Ｖの電位差が印加される。

なお、上記Ｔ２およびこのＴ３の期間における特別な場合として、選択ＷＬ（ＷＬ３）に接続された全てのメモリセル（第１および第２セル領域のメモリセル）にデータ「０」を書き込む場合は、図５９に示すように、Ｔ２の期間において、選択ＷＬ（ＷＬ３）をＶｃｃ、非選択ＷＬ（ＷＬ０〜２、４〜７）を１／２Ｖｃｃとし、全てのビット線ＢＬ（ＢＬ０〜７）を１／２Ｖｃｃにするとともに、Ｔ３の期間において、選択ＷＬ（ＷＬ３）を０Ｖ、非選択ＷＬ（ＷＬ０〜２、４〜７）を１／２Ｖｃｃとし、全てのビット線ＢＬ（ＢＬ０〜７）を１／２Ｖｃｃにする。また、Ｔ２およびＴ３の期間における別の特別な場合として、選択ＷＬ（ＷＬ３）に接続された全てのメモリセル（第１および第２セル領域のメモリセル）にデータ「１」を書き込む場合は、図６０に示すように、Ｔ２の期間において、選択ＷＬ（ＷＬ３）をＶｃｃ、非選択ＷＬ（ＷＬ０〜２、４〜７）を１／２Ｖｃｃとし、全てのビット線ＢＬ（ＢＬ０〜７）を０Ｖにするとともに、Ｔ３の期間において、選択ＷＬ（ＷＬ３）を０Ｖ、非選択ＷＬ（ＷＬ０〜２、４〜７）を１／２Ｖｃｃとし、全てのビット線ＢＬ（ＢＬ０〜７）をＶｃｃにする。

Ｔ３の期間の経過後、再びスタンバイ状態に戻す。Ｔ３の期間において、第１〜４セル領域のメモリセルにおける分極状態の変化は、読み出し−再書き込み動作と同様であり、それぞれ、図５１〜図５３に示すようになる。すなわち、第１セル領域のメモリセルは、分極状態が劣化し（図５１参照）、第２セル領域のメモリセルには、所望のデータ「１」が書き込まれる（図５２参照）。また、第３セル領域のメモリセルが「０」を保持していた場合、分極状態の劣化が生じ、「１」を保持していた場合、分極状態の改善が生じる（図５３参照）。第４セル領域のメモリセルには電位差が生じないため、分極状態の変化はない。

補償動作および「１」書き込み動作における各セル領域のメモリセルの分極状態の劣化および改善状況を以下の表３に示す。

表３から分かるように、Ｔ３の終了後に分極状態が劣化しているメモリセル、すなわち、第１セル領域のメモリセル、第３セル領域で「０」を保持していたメモリセル、および、第４セル領域でデータ「１」を保持していたメモリセルは、全て補償動作時に分極状態の改善されたメモリセルである。また、逆にＴ３終了後に分極状態が改善されているメモリセルは、全て補償動作時に分極状態が劣化したメモリセルである。

このように、第４実施形態による単純マトリックス型の強誘電体メモリでは、書き込み動作を通じて、選択ＷＬ（ＷＬ３）に接続されているメモリセルのうち「０」を保持していたメモリセル（第１セル領域のメモリセル）と、非選択ＷＬ（ＷＬ０〜２、４〜７）に接続されたメモリセルのうち読み出し動作時にデータ「１」が読み出されたメモリセルが接続されたビット線ＢＬ３およびＢＬ５に接続されたメモリセル（第３セル領域のメモリセル）とに、互いに逆方向の電圧（±１／２Ｖｃｃ）が一回ずつ印加されるので、書き込み時の分極劣化を抑制することができる。また、書き込み動作を通じて、非選択ＷＬ（ＷＬ０〜２、４〜７）に接続されたメモリセルのうち読み出し動作時にデータ「１」が読み出されたビット線ＢＬ３およびＢＬ５以外のビット線（ＢＬ０〜２、４、６、７）に接続されたメモリセル（第４セル領域のメモリセル）には、電位差が生じない。したがって、書き込み動作を繰り返すことで、分極状態が劣化し続けるメモリセルは存在しない。これにより、全ての非選択セル（第３および第４セル領域のメモリセル）および選択セルのうちデータ「０」を保持していた第１セル領域のメモリセルのディスターブ現象を抑制することができる。

また、特別な場合として、選択ＷＬ（ＷＬ３）に接続された全てのメモリセル（第１および第２セル領域のメモリセル）にデータ「０」を書き込む場合、一括「０」書き込み動作により、第１および第２セル領域のメモリセルに対してデータ「０」の書き込みが行われる。さらに、この一括「０」書き込み動作で、分極状態の劣化が生じる非選択セル（第３および第４セル領域のメモリセル）は存在しない。したがって、この特別な場合においては、図５９に示した電圧波形に代えて、図６１に示した電圧波形のように、上記したＴ２およびＴ３の動作は行わないようにしても良い。

図６１に示したように、第４実施形態による単純マトリックス型の強誘電体メモリにおいて、選択セルへの書き込みデータが全てデータ「０」であった場合に、補償動作（Ｔ２の動作）および「１」書き込み動作（Ｔ３の動作）を行わないようにするためには、図３１に示した第１実施形態の第２変形例による回路を構成する１／３Ｖｃｃ・２／３Ｖｃｃ生成回路からなる電圧生成回路１０を、図４２に示す１／２Ｖｃｃ生成回路からなる電圧生成回路１０ａに置き換えればよい。このとき、補償動作（Ｔ２の動作）および「１」書き込み動作（Ｔ３の動作）を行わない場合の回路動作は、第１実施形態の第２変形例で説明した回路動作と全く同じであり、得られる効果も全く同じである。

さらに、この第４実施形態による単純マトリックス型の強誘電体メモリにおいて、選択セルの読み出しデータが全てデータ「０」であった場合および選択セルへの書き込みデータが全て「０」であった場合の両方において、Ｔ２およびＴ３の動作を行わないようにするためには、図３２に示した第１実施形態の第３変形例による回路を構成する１／３Ｖｃｃ・２／３Ｖｃｃ生成回路からなる電圧生成回路１０を、図４２に示す１／２Ｖｃｃ生成回路からなる電圧生成回路１０ａに置き換えればよい。

また、読み出し−再書き込み動作と書き込み動作とを如何なる順序で組み合わせて行ったとしても、分極状態が劣化し続けるメモリセルは存在しない。さらに第１実施形態で記載した読み出し−再書き込み動作と書き込み動作、および第４実施形態で記載した読み出し−再書き込み動作と書き込み動作を如何なる順序で組合わせて行ったとしても、分極が劣化し続けるメモリセルは存在しない。

以上の説明は、書き込み動作が一括「０」書き込み動作→補償動作→「１」書き込み動作の順で行われる場合を想定したものであるが、一括「１」書き込み動作→補償動作→「０」書き込み動作の順で行われた場合においても、全く同様の効果を得ることができる。この場合の印加電圧波形を図６２に示す。なお、図６２では、選択ＷＬをワード線ＷＬ３としている。そして、この選択ＷＬ（ＷＬ３）に接続されたメモリセルのうち、ビット線ＢＬ３とビット線ＢＬ５に接続されたメモリセルにデータ「０」を書き込むとともに、それ以外のビット線（ＢＬ０〜２、ＢＬ４、ＢＬ６、ＢＬ７）に接続されたメモリセルにデータ「１」を書き込んでいる。

書き込み動作が一括「１」書き込み動作→補償動作→「０」書き込み動作の順で行われる場合の特別な例として、選択セルに全てデータ「１」を書き込む場合、一括「１」書き込み動作（Ｔ１の期間）により、分極状態の劣化が生じる非選択セル（第３および第４セル領域のメモリセル）は存在しない。したがって、この特別な場合においては、図６２に示した電圧波形に代えて、図３４に示した電圧波形のように、Ｔ２およびＴ３の動作は行わないようにしても良い。

このように、書き込み動作が一括「１」書き込み動作→補償動作→「０」書き込み動作の順で行われる場合において、選択セルに全てデータ「１」を書き込むときに補償動作（Ｔ２の動作）および「０」書き込み動作（Ｔ３の動作）を行わないようにするためには、上記した第１実施形態と同じように、データ判別回路１１に入力される書き込みデータを反転するためのインバータ回路１５を追加する必要がある（図３５参照）。この場合、図３５の回路構成において、１／３Ｖｃｃ・２／３Ｖｃｃ生成回路からなる電圧生成回路１０を図４２に示す１／２Ｖｃｃ生成回路からなる電圧生成回路１０ａに置き換えればよい。

さらに、書き込み動作が一括「０」書き込み動作→補償動作→「１」書き込み動作の順で行われ、かつ選択セルへの書き込みデータが全てデータ「０」の場合と、書き込み動作が一括「１」書き込み動作→補償動作→「０」書き込み動作の順で行われ、かつ選択セルへの書き込みデータが全てデータ「１」の場合と、読み出し動作において、選択セルからの読み出しデータが全てデータ「０」であった場合との全ての場合において、Ｔ２およびＴ３の動作を行わない単純マトリックス型の強誘電体メモリは図３６に示した、第１実施形態の第５変形例による回路構成において、１／３Ｖｃｃ・２／３Ｖｃｃ生成回路からなる電圧生成回路１０を図４２に示す１／２Ｖｃｃ生成回路からなる電圧生成回路１０ａに置き換えることで実現される。この場合の回路動作は、第１実施形態の第５変形例で説明した回路動作と全く同じである。

（第５実施形態）
この第５実施形態では、上記第４実施形態によるクロスポイント型の強誘電体メモリの全体構成において、リードアンプをＢＬがほぼ０Ｖのままデータを判別できるようにした例について説明する。

リードアンプの回路構成は、第２実施形態に記載した構成と全く同様である（図３７参照）。

図６３を参照して、この第５実施形態では、読み出し−再書き込み動作はＴ１〜Ｔ３の期間で行われるが、第１実施形態におけるｔ１の期間を設ける必要がない。なぜなら、上記のように第５実施形態によるリードアンプ８ａ（図３７参照）では、全ビットをフローティング状態にすることなくビット線のデータ判別が可能であるからである。

（読み出し動作）
図６３に示すように、スタンバイ状態から、Ｔ１の期間において、選択ＷＬであるＷＬ３をＶｃｃにする。このとき、メモリセルアレイにおける電位差分布は、図２５に示した第１実施形態の書き込み動作の際のＴ１の期間における電位差と同様の分布になる。すなわち、Ｔ１の期間において、ＷＬ３に接続された全てのメモリセル（第１および第２セル領域のメモリセル）にＶｃｃの電位差が生じ、第３および第４セル領域のメモリセルには電位差が生じない。この状態で、リードアンプ８ａにより、全ビット線ＢＬの電圧変化を検知することによって、データ「０」またはデータ「１」の判定を行う。

この後、ＷＬ３を０Ｖにして読み出し動作を完了する。この読み出し動作により、第４実施形態の場合と同様、第１セル領域および第２セル領域のメモリセルにデータ「０」が書き込まれるので、データ「１」が保持されていた第２セル領域のメモリセルのデータが破壊される。第２セル領域のメモリセルへのデータ「１」の再書き込み動作は、Ｔ２とＴ３の期間で行う。

（再書き込み動作）
Ｔ２とＴ３の期間におけるワード線ＷＬおよびビット線ＢＬへの印加電圧と、各メモリセルでの分極状況の変化とは、第４実施形態の場合と全く同様である。

以上のように本発明の第５実施形態に係る単純マトリクス方式の強誘電体メモリは、ｔ１の期間を設ける必要がないため、ビット線を制御するための制御回路（たとえば図１におけるカラムデコーダ３）の構成が簡単になる。また、メモリセルアレイに図６の上図に示す電位差が発生しないため、分極状態が劣化するメモリセルをより削減することできる。

なお、第５実施形態の書き込み動作に関しては、第４実施形態の場合と全く同様である。

（第６実施形態）
この第６実施形態は、単純マトリックス型の強誘電体メモリに関して、読み出し時に必要となる参照電圧を、データ記憶用とは別に設けられたダミーセルからデータを読み出すことにより生成するように構成したメモリに関し、所定の電圧をデータ書き込み電圧の１／２の電圧としたものである。

この第６実施形態による単純マトリックス型の強誘電体メモリの全体構成は、図３９に示した１／３Ｖｃｃ・２／３Ｖｃｃ生成回路からなる電圧生成回路１０に代えて、図４２に示した第４実施形態と同様の１／２Ｖｃｃ生成回路からなる電圧生成回路１０ａを用いる。

（１）書き込み動作
メモリセルアレイにおいて、選択ＷＬをＷＬ３とし、この選択ＷＬ（ＷＬ３）に接続されたメモリセルのうちビット線ＢＬ３とＢＬ５に接続されたメモリセルにデータ「１」、それ以外のビット線（ＢＬ０〜２、４、６、７）に接続されたメモリセルに「０」を書き込む場合について説明する。このとき、ダミーセルには、メモリセルと逆の極性のデータを書き込む。すなわち、選択ＷＬであるＷＬ３ｄに接続されたダミーセルのうち、ビット線ＢＬ３ｄとＢＬ５ｄに接続されているダミーセルにデータ「０」を、それ以外のビット線（ＢＬ０ｄ〜２ｄ、４ｄ、６ｄ、７ｄ）に接続されたダミーセルに「１」を書き込む。

図６４を参照して、メモリセルアレイに対する印加電圧は図５６に示すものと同等であり、書き込み動作によりメモリセルの分極状態が劣化し続けることはない。したがって、書き込み動作時において、少なくとも選択ＷＬ（ＷＬ３）以外のワード線（ＷＬ０〜２、４〜７）に接続された全ての非選択のメモリセルにおけるディスターブ現象を抑制することができる。また、ダミーセルアレイに対する印加電圧は図６２に示すものと同等であり、書き込み動作によりダミーセルの分極状態が劣化し続けることはない。したがって、書き込み動作時において、少なくとも選択ＷＬ（ＷＬ３ｄ）以外のワード線（ＷＬ０ｄ〜２ｄ、４ｄ〜７ｄ）に接続された全ての非選択のダミーセルにおけるディスターブ現象をも抑制することができる。

また、図６４に示した例では、ダミーセルに対する書き込み動作を、一括「１」書き込み動作→補償動作→「０」書き込み動作の順で行っているが、一括「０」書き込み動作→補償動作→「１」書き込み動作の順で行っても同様の効果が得られる。

（２）読み出し−再書き込み動作
選択ＷＬがＷＬ３であり、これに接続されたメモリセルのうち、ビット線ＢＬ３とＢＬ５に接続されたメモリセルにデータ「１」が、それ以外のビット線（ＢＬ０〜２、４、６、７）に接続されたメモリセルにデータ「０」が記憶されている場合について説明する。このとき、上記したように、メモリセルと対応するダミーセルには、メモリセルと逆の極性のデータが記憶されている。すなわち、ワード線ＷＬ３ｄとビット線ＢＬ３ｄおよびＢＬ５ｄの交点に位置するメモリセルにデータ「０」が、ワード線ＷＬ３ｄとそれ以外のビット線（ＢＬ０ｄ〜２ｄ、４ｄ、６ｄ、７ｄ）との交点に位置するメモリセルにデータ「１」がそれぞれ記憶されている。

図６５を参照して、まず、スタンバイ状態から、すべてのビット線ＢＬ０〜ＢＬｎおよびＢＬ０ｄ〜ＢＬｎｄをフローティング状態にし、同じタイミングで選択ＷＬであるＷＬ３およびＷＬ３ｄをＶｃｃにする。この状態で、メモリセルアレイの各ビット線（ＢＬ０〜ＢＬｎ）の電位とダミーセルアレイの各ビット線（ＢＬ０ｄ〜ＢＬｎｄ）の電位を電圧センスアンプであるリードアンプ８で比較して増幅することによりデータの判別を行う。例えば、ＢＬ３の電位は、データ「１」を記憶したメモリセルの電荷によりＶｒ１となり、ＢＬ３ｄの電位は、データ「０」を記憶したダミーセルの電荷によりＶｒ０（＜Ｖｒ１）となるので、ＢＬ３の電位とＢＬ３ｄの電位とを比較するとＢＬ３の電位の方が大きい。この場合、ＢＬ３とＢＬ３ｄの交点に位置するメモリセルのデータは「１」とする。また、逆にＢＬ３の電位が、ＢＬ３ｄの電位よりも小さい場合、ＢＬ３とＢＬ３ｄの交点に位置するメモリセルのデータは「０」とする。

その後、すべてのビット線を０Ｖとする。このとき、メモリセルアレイにおいてＢＬ３に接続されている全てのメモリセルおよびダミーセルアレイにおいてＢＬ３ｄに接続されている全てのダミーセルには、Ｔ１−ｔ１の期間、Ｖｃｃの電圧が印加される。したがって、これらのセルにはデータ「０」が書き込まれる。

次に、ＷＬ３およびＷＬ３ｄを０Ｖにしてスタンバイ状態に戻す。Ｔ２とＴ３の期間で行われるメモリセルアレイおよびダミーセルアレイに対する再書き込み動作は、第４実施形態等の場合と同様であり、得られる効果も同様である。

なお、今回開示された実施形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態ではなく、特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

上記の第１〜６実施形態では、記憶手段としてのメモリセルが強誘電体薄膜を有する容量素子によって構成されている場合について説明したが、記憶手段としてのメモリセルが抵抗素子で構成されている場合についても同様の効果が得られる。

また、上記の第１〜６実施形態の説明では、全て強誘電体メモリについて説明したが、本発明はこれに限らず、ビット線とワード線との間に記憶手段となる容量手段または抵抗手段が接続されているメモリであれば、他のメモリであっても良い。

本発明の第１実施形態による単純マトリックス方式の強誘電体メモリの全体構成を示したブロック図である。 本発明の第１実施形態による電圧生成回路（１／３Ｖｃｃ・２／３Ｖｃｃ生成回路）の構成例を示す図である。 本発明の第１実施形態によるメモリセルアレイの選択ワード線と選択ワード線に接続されたメモリセルに記憶されたデータとを示す図である。 本発明の第１実施形態によるメモリセルアレイのセル領域の定義を示す図である。 本発明の第１実施形態による単純マトリックス方式の強誘電体メモリの読み出し動作および再書き込み動作を説明するための電圧波形図である。 本発明の第１実施形態による単純マトリックス方式の強誘電体メモリの読み出し動作および再書き込み動作時においてメモリセルアレイに生じる電位差を示す図である。 本発明の第１実施形態による単純マトリックス方式の強誘電体メモリの読み出し動作および再書き込み動作時における第１セル領域のメモリセルの分極変化を示す図である。 本発明の第１実施形態による単純マトリックス方式の強誘電体メモリの読み出し動作および再書き込み動作時における第２セル領域のメモリセルの分極変化を示す図である。 本発明の第１実施形態による単純マトリックス方式の強誘電体メモリの読み出し動作および再書き込み動作時においてメモリセルアレイに生じる電位差を示す図である。 本発明の第１実施形態による単純マトリックス方式の強誘電体メモリの読み出し動作および再書き込み動作時における第１セル領域のメモリセルの分極変化を示す図である。 本発明の第１実施形態による単純マトリックス方式の強誘電体メモリの読み出し動作および再書き込み動作時における第２セル領域のメモリセルの分極変化を示す図である。 本発明の第１実施形態による単純マトリックス方式の強誘電体メモリの読み出し動作および再書き込み動作時における第３セル領域のメモリセルの分極変化を示す図である。 本発明の第１実施形態による単純マトリックス方式の強誘電体メモリの読み出し動作および再書き込み動作時における第４セル領域のメモリセルの分極変化を示す図である。 本発明の第１実施形態による単純マトリックス方式の強誘電体メモリの読み出し動作および再書き込み動作時においてメモリセルアレイに生じる電位差を示す図である。 本発明の第１実施形態による単純マトリックス方式の強誘電体メモリの読み出し動作および再書き込み動作時における第１セル領域のメモリセルの分極変化を示す図である。 本発明の第１実施形態による単純マトリックス方式の強誘電体メモリの読み出し動作および再書き込み動作時における第２セル領域のメモリセルの分極変化を示す図である。 本発明の第１実施形態による単純マトリックス方式の強誘電体メモリの読み出し動作および再書き込み動作時における第３セル領域のメモリセルの分極変化を示す図である。 本発明の第１実施形態による単純マトリックス方式の強誘電体メモリの読み出し動作および再書き込み動作時における第４セル領域のメモリセルの分極変化を示す図である。 本発明の第１実施形態による単純マトリックス方式の強誘電体メモリの読み出し動作および再書き込み動作を説明するための別の電圧波形図である。 本発明の第１実施形態による単純マトリックス方式の強誘電体メモリの読み出し動作および再書き込み動作を説明するための別の電圧波形図である。 本発明の第１実施形態による単純マトリックス方式の強誘電体メモリの読み出し動作および再書き込み動作を説明するための別の電圧波形図である。 データ判別回路の一例を示す図である。 本発明の第１実施形態の第１変形例による単純マトリックス方式の強誘電体メモリの全体構成を示したブロック図である。 本発明の第１実施形態による単純マトリックス方式の強誘電体メモリの書き込み動作を説明するための電圧波形図である。 本発明の第１実施形態による単純マトリックス方式の強誘電体メモリの書き込み動作時においてメモリセルアレイに生じる電位差を示す図である。 本発明の第１実施形態による単純マトリックス方式の強誘電体メモリの書き込み動作時における第１セル領域のメモリセルの分極変化を示す図である。 本発明の第１実施形態による単純マトリックス方式の強誘電体メモリの書き込み動作時における第２セル領域のメモリセルの分極変化を示す図である。 本発明の第１実施形態による単純マトリックス方式の強誘電体メモリの書き込み動作を説明するための別の電圧波形図である。 本発明の第１実施形態による単純マトリックス方式の強誘電体メモリの書き込み動作を説明するための別の電圧波形図である。 本発明の第１実施形態による単純マトリックス方式の強誘電体メモリの書き込み動作を説明するための別の電圧波形図である。 本発明の第１実施形態の第２変形例による単純マトリックス方式の強誘電体メモリの全体構成を示したブロック図である。 本発明の第１実施形態の第３変形例による単純マトリックス方式の強誘電体メモリの全体構成を示したブロック図である。 本発明の第１実施形態による単純マトリックス方式の強誘電体メモリの書き込み動作を説明するための別の電圧波形図である。 本発明の第１実施形態による単純マトリックス方式の強誘電体メモリの書き込み動作を説明するための別の電圧波形図である。 本発明の第１実施形態の第４変形例による単純マトリックス方式の強誘電体メモリの全体構成を示したブロック図である。 本発明の第１実施形態の第５変形例による単純マトリックス方式の強誘電体メモリの全体構成を示したブロック図である。 本発明の第２実施形態によるリードアンプの構成例を示す図である。 本発明の第２実施形態による単純マトリックス方式の強誘電体メモリの読み出しおよび再書き込み動作を説明するための電圧波形図である。 本発明の第３実施形態による単純マトリックス方式の強誘電体メモリの全体構成を示したブロック図である。 本発明の第３実施形態による単純マトリックス方式の強誘電体メモリの書き込み動作を説明するための電圧波形図である。 本発明の第３実施形態による単純マトリックス方式の強誘電体メモリの読み出しおよび再書き込み動作を説明するための電圧波形図である。 本発明の第４実施形態による単純マトリックス方式の強誘電体メモリに用いる電圧生成回路（１／２Ｖｃｃ生成回路）の構成を示した回路図である。 本発明の第４実施形態による単純マトリックス方式の強誘電体メモリの読み出しおよび再書き込み動作を説明するための電圧波形図である。 本発明の第４実施形態による単純マトリックス方式の強誘電体メモリの読み出し動作および再書き込み動作時における第１セル領域のメモリセルの分極変化を示す図である。 本発明の第４実施形態による単純マトリックス方式の強誘電体メモリの読み出し動作および再書き込み動作時における第２セル領域のメモリセルの分極変化を示す図である。 本発明の第４実施形態による単純マトリックス方式の強誘電体メモリの読み出し動作および再書き込み動作時においてメモリセルアレイに生じる電位差を示す図である。 本発明の第４実施形態による単純マトリックス方式の強誘電体メモリの読み出し動作および再書き込み動作時における第１セル領域のメモリセルの分極変化を示す図である。 本発明の第４実施形態による単純マトリックス方式の強誘電体メモリの読み出し動作および再書き込み動作時における第２セル領域のメモリセルの分極変化を示す図である。 本発明の第４実施形態による単純マトリックス方式の強誘電体メモリの読み出し動作および再書き込み動作時における第３セル領域のメモリセルの分極変化を示す図である。 本発明の第４実施形態による単純マトリックス方式の強誘電体メモリの読み出し動作および再書き込み動作時においてメモリセルアレイに生じる電位差を示す図である。 本発明の第４実施形態による単純マトリックス方式の強誘電体メモリの読み出し動作および再書き込み動作時における第１セル領域のメモリセルの分極変化を示す図である。 本発明の第４実施形態による単純マトリックス方式の強誘電体メモリの読み出し動作および再書き込み動作時における第２セル領域のメモリセルの分極変化を示す図である。 本発明の第４実施形態による単純マトリックス方式の強誘電体メモリの読み出し動作および再書き込み動作時における第３セル領域のメモリセルの分極変化を示す図である。 本発明の第４実施形態による単純マトリックス方式の強誘電体メモリの読み出しおよび再書き込み動作を説明するための別の電圧波形図である。 本発明の第４実施形態による単純マトリックス方式の強誘電体メモリの読み出しおよび再書き込み動作を説明するための別の電圧波形図である。 本発明の第４実施形態による単純マトリックス方式の強誘電体メモリの書き込み動作時においてメモリセルアレイに生じる電位差を示す図である。 本発明の第４実施形態による単純マトリックス方式の強誘電体メモリの書き込み動作時における第１セル領域のメモリセルの分極変化を示す図である。 本発明の第４実施形態による単純マトリックス方式の強誘電体メモリの書き込み動作時における第２セル領域のメモリセルの分極変化を示す図である。 本発明の第４実施形態による単純マトリックス方式の強誘電体メモリの書き込み動作を説明するための別の電圧波形図である。 本発明の第４実施形態による単純マトリックス方式の強誘電体メモリの書き込み動作を説明するための別の電圧波形図である。 本発明の第４実施形態による単純マトリックス方式の強誘電体メモリの書き込み動作を説明するための別の電圧波形図である。 本発明の第４実施形態による単純マトリックス方式の強誘電体メモリの書き込み動作を説明するための別の電圧波形図である。 本発明の第５実施形態による単純マトリックス方式の強誘電体メモリの読み出しおよび再書き込み動作を説明するための別の電圧波形図である。 本発明の第６実施形態による単純マトリックス方式の強誘電体メモリの書き込み動作を説明するための電圧波形図である。 本発明の第６実施形態による単純マトリックス方式の強誘電体メモリの読み出し再書き込み動作を説明するための電圧波形図である。 従来のＤＲＡＭのメモリセルの構成を示した図である。 従来のＤＲＡＭのトレンチ型キャパシタの構造を示した断面図である。 従来の１トランジスタ１キャパシタ方式の強誘電体メモリのメモリセルを示した等価回路図である。 従来の単純マトリックス方式の強誘電体メモリのメモリセルアレイを示した等価回路図である。 従来の単純マトリックス方式の強誘電体メモリの動作を説明するためのヒステリシス図である。 従来の単純マトリックス方式の強誘電体メモリにおけるディスターブ現象を説明するためのヒステリシス図である。 従来の１トランジスタ方式の強誘電体メモリのメモリセルを示した等価回路図である。 従来の１トランジスタ方式の強誘電体メモリの動作を説明するためのヒステリシス図である。 図７２に示した従来の１トランジスタ方式の強誘電体メモリの書き込み時における電圧印加状態を説明するための等価回路図である。 図７２に示した従来の１トランジスタ方式の強誘電体メモリのスタンバイ時における電圧印加状態を説明するための等価回路図である。

符号の説明

１ メモリセルアレイ
２ ロウデコーダ
３ カラムデコーダ
６ ライトアンプ
８ リードアンプ
１０ 電圧生成回路（１／３Ｖｃｃ・２／３Ｖｃｃ生成回路）
１０ａ １／２Ｖｃｃ生成回路（電圧生成回路）
１１ データ判別回路
１４、１６ 選択回路
２０ メモリセル
２１ 強誘電体キャパシタ
２２ 負荷容量
３０ メモリセル
３１ 強誘電体キャパシタ
３２ セルトランジスタ
４０，４０ａ，４０ｂ １／２Ｖｃｃ生成回路

Claims (14)

1. ビット線と、
   前記ビット線と交差するように配置されたワード線と、
   前記ビット線と前記ワード線との間に配置された第１記憶手段を有する単純マトリックス型のメモリセルとを備え、
   前記第１記憶手段は、強誘電体膜を含み、
   選択した前記ワード線に接続された選択メモリセルに対して行われる読み出し動作および複数の動作からなる再書き込み動作を通じて、少なくとも前記選択メモリセル以外のメモリセルである非選択メモリセルに、第１の方向の電界を与える電圧パルスと前記第１の方向と逆の方向の電界を与える電圧パルスとがそれぞれ実質的に同じ回数印加されるか、または実質的に電圧パルスが印加されない、強誘電体メモリ。
2. 前記選択メモリセルに対して行われる前記読み出し動作および複数の動作からなる再書き込み動作は、
   読み出し動作と、
   前記読み出し動作において第２データが読み出された前記選択メモリセルに対して第１データを書き込む動作と、
   その後、前記読み出し動作において前記第２データが読み出された前記選択メモリセルに対して前記第２データを書き込む動作とを含み、
   前記第１データを書き込む動作と前記第２データを書き込む動作とを通じて、前記読み出し動作において第１データが読み出された前記選択メモリセルに、前記第１の方向の電界を与える電圧パルスと前記第１の方向と逆の方向の電界を与える電圧パルスとがそれぞれ実質的に同じ回数印加されるか、または実質的に電圧パルスが印加されない、請求項１に記載の強誘電体メモリ。
3. 前記読み出し動作および前記再書き込み動作を通じて、少なくとも実質的にすべての前記非選択メモリセルには、前記第１の方向の電界を与える電圧パルスと前記第１の方向と逆の方向の電界を与える電圧パルスとが１回ずつ印加される、請求項１または２に記載の強誘電体メモリ。
4. 前記読み出し動作および前記再書き込み動作を通じて、前記非選択メモリセルに加えて、前記第１データが記憶された前記選択メモリセルにも、前記第１の方向の電界を与える電圧パルスと前記第１の方向と逆の方向の電界を与える電圧パルスとが１回ずつ印加される、請求項３に記載の強誘電体メモリ。
5. 前記第１の方向の電界を与える電圧パルスは、第１の期間印加され、
   前記第１の方向と逆の方向の電界を与える電圧パルスは、第２の期間印加され、
   前記第１の期間と前記第２の期間とは実質的に等しい、請求項１〜４のいずれか１項に記載の強誘電体メモリ。
6. 前記読み出し動作において前記ビット線に生じた電圧を増幅した後、その増幅した電圧と参照電圧とを比較することにより前記選択メモリセルから読み出されたデータが第１データまたは第２データのどちらであるかを判別する読み出しデータ判別回路をさらに備える、請求項１〜５のいずれか１項に記載の強誘電体メモリ。
7. 前記ワード線と前記ビット線とを、実質的に同電位にした状態の後、前記読み出し動作を開始する、請求項１〜６のいずれか１項に記載の強誘電体メモリ。
8. 前記読み出し動作において前記ビット線をフローティングにした後、前記ビット線を固定電位にする、請求項１〜６のいずれか１項に記載の強誘電体メモリ。
9. 前記読み出し動作において前記ビット線をフローティングにする期間は、前記期間における前記非選択メモリセルの分極量の変化量が、前記再書き込み動作における前記非選択メモリセルの分極量の変化量に比べて十分小さくなるような短い期間に設定されている、請求項８に記載の強誘電体メモリ。
10. 前記選択メモリセルに対して行われる読み出し動作で読み出された実質的にすべてのデータが、前記読み出し動作後に前記選択メモリセルに保持されているデータと同じであるときに所定の信号を出力するデータ判別回路をさらに備え、
    前記データ判別回路から前記所定の信号が出力された場合に、前記再書き込み動作は行わない、請求項７〜９のいずれか１項に記載の強誘電体メモリ。
11. ビット線と、
    前記ビット線と交差するように配置されたワード線と、
    前記ビット線と前記ワード線との間に配置された第１記憶手段を有する単純マトリックス型のメモリセルとを備え、
    前記第１記憶手段は、強誘電体膜を含み、
    選択した前記ワード線に接続された選択メモリセルに対して行われる少なくとも１つの動作からなる書き込み動作を通じて、少なくとも前記選択メモリセル以外のメモリセルである非選択メモリセルに、第１の方向の電界を与える電圧パルスと前記第１の方向と逆の方向の電界を与える電圧パルスとがそれぞれ実質的に同じ回数印加されるか、または実質的に電圧パルスが印加されない、強誘電体メモリ。
12. 前記選択メモリセルに対して行われる少なくとも１つの動作からなる書き込み動作は、
    前記選択メモリセルの全てに第１データを書き込む動作と、
    書き込むべきデータが第２データである前記選択メモリセルに対して前記第１データを書き込む動作と、
    その後、書き込むべきデータが前記第２データである前記選択メモリセルに対して前記第２データを書き込む動作とを含み、
    前記第１データを書き込む動作と前記第２データを書き込む動作とを通じて、前記第１データを書き込むべき前記選択メモリセルに、前記第１の方向の電界を与える電圧パルスと前記第１の方向と逆の方向の電界を与える電圧パルスとがそれぞれ実質的に同じ回数印加されるか、または実質的に電圧パルスが印加されない、請求項１１に記載の強誘電体メモリ。
13. 前記書き込み動作を通じて、少なくとも実質的にすべての前記非選択メモリセルには、前記第１の方向の電界を与える電圧パルスと前記第１の方向と逆の方向の電界を与える電圧パルスとが１回ずつ印加される、請求項１１または１２に記載の強誘電体メモリ。
14. 前記書き込み動作を通じて、前記非選択メモリセルに加えて、前記第１データが記憶された前記選択メモリセルにも、前記第１の方向の電界を与える電圧パルスと前記第１の方向と逆の方向の電界を与える電圧パルスとが１回ずつ印加される、請求項１３に記載の強誘電体メモリ。

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