CN107886982B - 补偿跳脱电压的变化的存储器装置及其读取方法 - Google Patents

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Abstract

一种补偿跳脱电压的变化的存储器装置及其读取方法。操作存储器装置的方法包括：通过对存储器装置的页缓冲器内的读出锁存器的跳脱电压进行采样来将页缓冲器内的读出节点至少部分地充电至第一预充电电压。因此，读出节点的电压从第一预充电电压被升压到更高的第二预充电电压。然后，在读出节点根据所述存储器装置的存储器单元中的数据对读出节点的电压进行开发。经开发的电压随后被传送到读出锁存器，使得由读出锁存器存储的数据反映存储在存储器单元中的数据的值。

Description

补偿跳脱电压的变化的存储器装置及其读取方法
本申请要求于2016年9月30日在韩国知识产权局提交的序列号为10-2016-0127016的韩国专利申请的优先权，所述申请的全部内容通过引用合并于此。
技术领域
这里公开的本发明构思的实施例涉及半导体存储器装置以及操作存储器装置的方法。
背景技术
半导体存储器装置被分类为易失性半导体存储器装置和非易失性半导体存储器装置。易失性存储器装置的读取和写入速度快，但是当电源电压被中断时，其中存储的数据会消失。相反地，即使电源被中断，存储在非易失性半导体存储器装置中的信息也不会消失。因此，非易失性半导体存储器装置存储不论是否提供了电源都保留的信息。
易失性存储器装置的典型示例可以是动态随机存取存储器(DRAM)或静态RAM(SRAM)。非易失性半导体存储器装置的典型示例可以是闪存装置。闪存装置被用作信息装置(诸如计算机、手机、智能电话、个人数字助理(PDA)、数码相机、摄像机、录音机、MP3播放器、手持PC、游戏机、传真、扫描仪和打印机)的语音和图像数据存储介质。如今，高容量、高速和低功耗的非易失性存储器装置的技术正在被研究，以便在包括智能电话的移动装置上安装非易失性存储器装置。
随着高容量、高速和低功率技术的发展，保证数据完整性的技术正在不断地发展。特别地，考虑到低功率的相对低的驱动电压，正尝试增加读出放大器的读出容限。
发明内容
本发明构思的实施例提供了一种补偿锁存器的跳脱电压(trip voltage)的变化以提高读出放大器的读出容限的存储器装置及其数据读取方法。
根据本发明构思的一些实施例，操作存储器装置的方法包括：通过对存储器装置的页缓冲器内的读出锁存器的跳脱电压进行采样来将页缓冲器中的读出节点至少部分地充电至第一预充电电压。因此，所述读出节点的电压从第一预充电电压被升压到更高的第二预充电电压。然后，在读出节点根据所述存储器装置的存储器单元中的数据对所述读出节点的电压进行开发。经开发的电压随后被传送到所述读出锁存器，使得由所述读出锁存器存储的数据反映存储器单元中存储的数据的值。
根据本发明构思的附加实施例，所述页缓冲器被配置为包括具有与所述读出节点电连接的第一端子的升压电容器，其中，所述升压的操作包括：使用具有比第一预充电电压更高的值的电压驱动所述升压电容器的第二端子，使得读出节点的电压升高。开发的操作可包括将所述读出节点电耦接到所述存储器装置中的与所述存储器单元电连接的位线。此外，将所述读出节点至少部分地充电的操作可在位线与所述读出节点电隔离时被执行。升压的操作也可在所述位线与所述读出节点是电隔离时被执行。
根据本发明的其他实施例，将所述读出节点至少部分地充电的操作可包括：将所述读出锁存器的第一节点与所述读出节点电耦接。具体地，将所述读出锁存器的第一节点与所述读出节点电耦接的操作可包括：响应于读出使能信号，使具有栅极端子的晶体管导通。在将所述读出节点至少部分地充电期间和在将经开发的电压传送到所述读出锁存器的操作的至少部分期间，所述读出使能信号可被驱动达到第一逻辑电平。
根据本公开的其他实施例，在将所述读出节点的至少部分地充电的操作之前，响应于激活设置信号，通过将所述读出锁存器的第二节点拉到逻辑低值，来将所述读出锁存器的跳脱电压设置为逻辑高值。此外，在将经开发的电压传送到所述读出锁存器的操作之后，将存储在所述存储器单元中的数据的值从所述读出锁存器传送到与所述存储器装置相关联的输入/输出缓冲器。
根据本发明的实施例的另一方面，一种非易失性存储器装置包括：存储器单元：页缓冲器，与所述存储器单元的位线连接，并且包括锁存器，其中，所述锁存器通过所述位线以及连接到所述位线的读出节点来读出存储在所述存储器单元中的数据；控制逻辑，在读出操作期间控制所述锁存器以执行以下操作：对所述锁存器的跳脱电压进行采样，使用采样的跳脱电压对所述读出节点进行充电，将使用所述跳脱电压充电的所述读出节点充电到预充电电压。所述跳脱电压是通过将所述锁存器的一端与所述读出节点电连接而被采样的。
根据本发明的实施例的另一方面，一种非易失性存储器装置的读取方法包括：对锁存器的跳脱电压进行采样；通过升压将采样的跳脱电压升压到预充电电压；基于存储在存储器单元中的数据对读出节点进行开发。
附图说明
从参考附图的以下详细描述，以上和其他对象和特征将变得更清楚，其中，除非另有指定，否则贯穿各附图，相同的标号表示相同的部件，在附图中：
图1是示出根据本发明构思的实施例的非易失性存储器装置的框图；
图2是示出图1中示出的单元阵列和页缓冲器的构造的框图；
图3是示出图2的页缓冲器的结构的框图；
图4是示出参照图3描述的读出锁存器的结构的电路图；
图5是示出图3的预充电电路的图；
图6是示出根据本发明构思的实施例的在读取操作中页缓冲器的操作的时序图；
图7是示出在针对每个步骤的图6的控制信号的状态下读出节点的电平变化的波形图；
图8是示出本发明构思的效果的时序图；
图9是示出根据本发明构思的实施例的非易失性存储器装置的读取方法的流程图；
图10和图11是用于描述根据本公开的实施例的对跳脱电压进行采样的原理的电路图。
具体实施方式
应该理解上述的一般描述和下面的详细描述都是作为示例被提供来说明的，而不是为了限制本发明的范围和精神。将详细参考本发明构思的实施例，其中，本发明构思的实施例的示例在附图中示出。尽可能地在附图和说明书中使用相同的标号来表示相同或相似的部件。
在下文中，NAND闪存装置可被用作用于描述本发明构思的特征与功能的非易失性存储器装置的示例。然而，本领域的技术人员可从此处公开的信息容易地理解其他特征及性能。例如，根据本发明构思的实施例，在本说明书中公开的技术可被用于相变RAM(PRAM)、磁阻存储器(MRAM)、电阻RAM(ReRAM)、铁电RAM(FRAM)、NOR闪存等。此外，SRAM可被例证为用于描述本发明构思的特征和功能的易失性存储器。然而，应该理解的是本发明构思的特征和功能可被应用于诸如DRAM的存储器。
本发明构思可通过其他实施例被实现或应用。此外，在不脱离本发明构思的权利要求、范围和精神以及任何其他目的的情况下，可根据多种观点和应用对详细的说明进行改变或修改。
图1是示出根据本发明构思的实施例的非易失性存储器装置的框图。参照图1，非易失性存储器装置100可包括：单元阵列110、行解码器120、页缓冲器块130、输入/输出缓冲器140、控制逻辑150和电压产生器160。
单元阵列110通过字线和/或串选择线SSL与接地选择线GSL连接到行解码器120。单元阵列110通过位线连接到页缓冲器块130。单元阵列110包括多个NAND单元串。每个NAND单元字符的通道可被形成在垂直或水平方向。根据实施例，单元阵列110可包括组成NAND单元串的多个存储器单元。可通过被提供给位线和字线的电压来对存储器单元进行编程、擦除和读取。可以以页为单位为执行编程操作，可以以块(例如，BLK0至BLKi之一)为单位来执行擦除操作。
根据本发明构思的实施例，单元阵列110可被实现为具有三维(3D)存储器阵列结构。3D存储器阵列整体地形成在存储器单元阵列的一个或更多个物理层中，其中，存储器单元阵列具有被布置在与硅基板以及存储器单元的操作相关的电路上的活跃区域。与存储器单元的操作相关的电路可被置于基板中或被置于基板上。术语“整体地”表示阵列的每一级的层都直接放置在阵列的每个基础级的层上。
在本发明构思的实施例中，3D存储器阵列包括垂直方向的垂直NAND串，使得至少一个存储器单元被置于另一存储器单元之上。所述至少一个存储器单元可包括电荷捕获层。每个垂直NAND串可包括位于存储器单元之上的至少一个选择晶体管。至少一个选择晶体管可具有与存储器单元的晶体管的结构相同的结构，并且可与存储器单元一起整体地形成。
在这里被引用合并的以下的专利文件描述了三维存储器阵列的合适的构造，其中，三维存储器阵列被构造为多个级，多个级之间具有共享的字线和/或位线：美国专利号7,679,133、8,553,466、8,654,587、8,559,235；以及公开号为2011/0233648的美国专利申请。
行解码器120可响应于地址ADD来选择单元阵列110的存储器块BLK0至BLKi中的一个存储器块。此外,行解码器120可响应于地址ADD来选择被选择的存储器块的字线中的一个字线。行解码器120可向选择的存储器块的选择的字线提供与操作模式相应的电压。在程序操作期间，行解码器120可向选择的字线提供程序/验证电压，并为每个未被选择的字线提供过电压。在读取期间操作，行解码器120可向被选择的字线提供选择读取电压，并向每个未被选择的字线提供非选择读取电压。
页缓冲器块130作为用于将数据写入单元阵列110的写入驱动器操作，或者作为用于读取单元阵列110中存储的数据的读出放大器操作。在程序操作期间，页缓冲器块130可提供与将被编程到单元阵列110的位线的数据相应的位线电压。在读取操作或验证读取操作期间，页缓冲器块130可通过位线读出存储在被选择的存储器单元中的数据。页缓冲器块130可包括多个页缓冲器PB0至PBn-1，每个页缓冲器都被连接到一个或两个位线。
页缓冲器PB0至PBn-1的每个都通过位线读出存储在存储单元中的数据。为了读出，位线和读出节点都被预充电。在读出操作期间，位线和读出节点的预充电的电压根据存储在被连接到位线的存储器单元中的数据而被开发(develop)。页缓冲器PB0至PBn-1的每个都在其中存储锁存器中的预充电电压的改变。根据本发明构思的实施例，响应于在读出节点与位线被预充电之前的控制信号TV_SMPL，页缓冲器PB0至PBn-1的每个都对锁存器(在下文中被称为“读出锁存器”)的被提供以用于读出的跳脱电压(trip voltage)进行采样。响应于控制信号Boost_EN，页缓冲器PB0至PBn-1的每个都利用应用了采样的跳脱电压的预充电电压对读出节点和位线进行预充电。将参照以下附图详细地描述跳脱电压采样操作、预充电操作、开发操作以及锁存器操作。
I/O缓冲器140可将从外部接收的数据提供给页缓冲器块130。I/O缓冲器140可将从外部接收的命令CMD提供给控制逻辑150。I/O缓冲器140可将从外部接收的地址ADD提供给控制逻辑150或行解码器120。此外，I/O缓冲器140可将由页缓冲器块130读出或锁存的数据输出到外部。
控制逻辑150可响应于从外部接收的命令CMD来控制页缓冲器块130和行解码器120。控制逻辑150可响应于命令CMD来控制页缓冲器块130和行解码器120以对选择的存储器单元执行编程、读取或擦除操作。
具体地，控制逻辑150对页缓冲器块130进行控制，从而在读取操作期间对包括在页缓冲器块130中的读出锁存器的跳脱电压进行采样。控制逻辑150对页缓冲器块130进行控制，使得位线/读出节点的预充电电压根据采样的跳脱电压被调整。控制逻辑150向页缓冲器块130提供控制信号TV_SMPL和Boost_EN，来对读出锁存器的跳脱电压进行采样，并执行预充电操作，使得采样的跳脱电压被分别施加于预充电电压。
在控制逻辑150的控制下，电压产生器160产生将被提供给字线的各种字线电压以及将被提供给形成存储器单元的部分(例如，井区)的电压。将被提供给字线的字线电压包括编程电压(例如，Vpgm)、过电压(例如，Vpass)、选择读取电压和非选择读取电压(例如，Vrd和Vread)等。
根据实施例，非易失性存储器装置100在读出操作期间可将每个页缓冲器中包括的读出锁存器的跳脱电压的变化应用于预充电操作。因此，可通过基于锁存器的跳脱电压对位线或读出节点的预充电电压的电平进行补偿来提供高读出容限。
图2是示出图1中示出的单元阵列和页缓冲器的构造的框图。参照图2，页缓冲器PB0至PBn-1可分别连接到位线BL0至BLn-1。位线BL0至BLn-1可被连接到NAND单元串111、112、113…和114。
单元阵列110中包括的NAND单元串111、112、113…和114通过串选择晶体管SST被分别连接到位线BL0至BLn-1。每个串选择晶体管SST栅极被连接到串选择线SSL。此外，NAND单元串111、112、113…和114通过其接地选择晶体管GST被连接到公共源极线GSL。每个接地选择线的栅极都被连接到接地选择线GSL。
页缓冲器PB0通过位线BL0连接到NAND单元串111。在程序操作期间，页缓冲器PB0可对位线BL0进行设置或预充电。在读取操作期间，页缓冲器PB0可响应于采样控制信号TV_SMPL，对其锁存器的跳脱电压进行采样。此外，响应于控制信号Boost_EN，页缓冲器PB0使用包括了采样的跳脱电压Vtrip的分量的电压对位线BL0以及读出节点SO进行预充电。页缓冲器PB0将预充电电压的开发结果存储在读出锁存器中。
其余的页缓冲器PB1和PBn-1可基于与页缓冲器PB0的过程相同的过程来分别对与其连接的位线及其读出节点进行预充电和读出。
上面描述了为了补偿在读取操作期间锁存器的跳脱电压的改变而执行的页缓冲器PB0的操作。页缓冲器PB0至PBn-1可响应于从控制逻辑150提供的控制信号TV_SMPL和Boost_EN，分别对其读出锁存器的跳脱电压进行采样。读出节点和位线可根据采样的跳脱电压的电平而被预充电。
图3是示出图2的页缓冲器PB0的结构的框图。参照图3，连接到位线BL0的页缓冲器PB0可被连接到NAND单元串111(参照图2)的存储器单元。页缓冲器PB0可包括连接到位线BL0的读出节点SO。页缓冲器PB0还可包括连接到读出节点SO的多个锁存器131、132和133。数据锁存器132和133可被用于存储由读出锁存器131读出的值或被用于向外部输出值。
通过上述构造，页缓冲器PB0可执行包括跳脱电压采样、预充电、开发和锁存的读取操作。
如果读取操作开始，首先，可进行跳脱电压采样。来自控制逻辑150的控制信号SEN_EN和TV_SMPL被激活以用于跳脱电压采样。当用于对页缓冲器PB0的跳脱电压Vtrip进行采样的采样控制信号TV_SMPL被激活时，在读出锁存器(S_LTCH)131中提供的锁存器的跳脱电压Vtrip被传送到读出节点SO。同时，用于导通将与读出锁存器131的锁存器与读出节点SO连接的晶体管(或重置晶体管)的读出使能信号SEN_EN可被提供给读出锁存器131。锁存器的跳脱电压Vtrip通过控制信号SEN_EN和TV_SMPL被传送到读出节点SO。
接下来，升压使能信号Boost_EN可从控制逻辑150被提供以用于预充电。响应于升压使能信号Boost_EN，预充电电路134进一步通过升压电压Vbst对具有跳脱电压Vtrip的读出节点SO以及位线BL0进行预充电。可预先设置升压电压Vbst的电平以用于预充电。升压电压Vbst的电平可考虑读出节点SO和位线BL0的电容及耦合效应而被确定。也就是说，在实际提供的电压和读出节点的增加的电压之间的差异可随电容而变化。升压电压Vbst的电平可考虑电容而被确定。
在开发中，读出锁存器131和预充电电路134可与读出节点SO分离。对读出节点SO和位线BL0预充电的电压可随存储在选择的存储器单元中的数据的值而变化。
在锁存中，读出节点SO的开发电压的电平作为逻辑“0”或逻辑“1”的数据被存储在读出锁存器131的锁存器中。在这种情况下，读出使能信号SEN_EN可被激活以将锁存器与具有开发电压的读出节点SO连接。
在上面简述了用于对跳脱电压进行采样并使用采样的跳过电压进行预充电操作的页缓冲器PB0的构造和操以及在中。这里，可清楚地理解预充电电路134是通过对现有的负载晶体管PM1的构造进行修改和改变来实现的。
图4是示出参照图3描述的读出锁存器131的结构的电路图。参照图4，读出锁存器131包括由交叉耦合逆变器构成的锁存器LT以及多个晶体管NM3至NM6。在读出锁存器131的结构中，在图4中仅示出描述对跳脱电压Vtrip进行采样的操作所需的元件。因此，用于将数据传送到其他数据锁存器的所有元件不被示出在读出锁存器131的结构中。
可使用不具有时钟输入的异步二进制存储元件来实现锁存器LT。锁存器LT可由互补金属氧化物半导体(CMOS)逆变器构成，其中，每个CMOS逆变器都有一对PMOS晶体管和NMOS晶体管构成。锁存器LT可使用双稳态电路来实现，其中，两个逆变器的输入和输出是彼此交叉耦合的。锁存器LT可使用完全互补的反馈方式的锁存器电路来实现。也就是说，当锁存器LT的任何一个节点N1具有逻辑“1”时，锁存器LT的另一节点N2总是具有逻辑“0”。将参照图10详细描述锁存器LT的晶体管级的结构。
锁存器LT通过提供给节点N1和N2的任何一个的电压将逻辑“1”(或逻辑“H”)和逻辑“0”(或逻辑“L”)的任何一个的电压跳变或跳脱。例如，假设第一节点N1具有逻辑“0”并且第二节点N2具有逻辑“1”。在这个假设中，当相应于逻辑“1”的电压(例如，VDD)被提供给第一节点N1时，第一节点N1可跳变到逻辑“1”的状态。第二节点N2的状态总是与第一节点N1的状态互补。
在读出操作期间，首先，使用预充电电压对位线BL0和读出节点SO预充电。读出节点的预充电电压随着开发中存储器单元的数据状态而变化。如果在读出节点SO的开发充分地进行之后激活了读出使能信号SEN_EN，则导通重置晶体管NM3。在这种情况下，如果读出节点SO的改变的电压的电平与逻辑“0”相应，则接地晶体管NM4可保持截止状态，并且因此锁存器LT可保持先前的状态。相反，如果读出节点SO的改变的电压的电平与逻辑“1”相应，则接地晶体管NM4被导通，并且因此锁存器LT的第二节点N2被接地。也就是说，锁存器LT的第二节点N2被设置为逻辑“0”(例如，锁存器LT的跳脱操作被执行)。
上述的锁存器LT的跳脱操作与接地晶体管NM4的开关特性具有较大的关联性。此外，锁存器LT的跳脱操作与锁存器LT的上拉晶体管(未示出)的特性具有较大的关联性。可能发生接地晶体管NM4的阈值电压或锁存器LT的上拉晶体管的驱动容量由于各种因素而变化的事件。在这种情况下，即使读出节点SO的电压被开发到足以使锁存器LT跳脱的电压，也可能发生数据实际上没被存储在锁存器LT中的情况。该特性可被定义为锁存器LT的跳脱电压Vtrip的变化。
根据本发明构思的实施例，读出锁存器131可包括用于补偿锁存器LT的跳脱电压Vtrip的变化的元件。也就是说，读出锁存器131包括采样晶体管NM5。在读取操作期间，首先，页缓冲器PB0对锁存器LT的跳脱电压Vtrip进行采样。可通过导通晶体管NM3和NM5使得被施加到接地晶体管NM4的电压被传送到读出节点SO来进行。跳脱电压Vtrip的采样。从控制逻辑150提供的读出使能信号SEN_EN和采样控制信号TV_SMPL可被激活以导通晶体管NM3和NM5。
跳脱电压Vtrip可在读出节点SO被预充电之前被采样。可使用采样的跳脱电压Vtrip来对读出节点SO进行充电。预定电平的预充电电压可在使用跳脱电压Vtrip首先对读出节点SO进行充电的状态下被施加到读出节点SO以及位线。
这里，由设置信号SET控制的晶体管NM6可以是用于将锁存器LT的第一节点设置为接地电平的元件。例如，设置信号SET可在重设读出锁存器131时被激活。
已参照图4描述了读出锁存器131或能够对锁存器LT的跳脱电压Vtrip进行采样的页缓冲器PB0的结构。根据实施例，读出锁存器131包括用于将锁存器LT的跳脱电压Vtrip传送到读出节点SO的晶体管NM5。锁存器LT的跳脱电压Vtrip通过采样晶体管NM5被加载在读出节点SO上。之后，跳脱电压的电平可由读出节点SO的电容保持一段时间。
图5是示出图3的预充电电路134的图。参照图5，预充电电路134可包括：升压电压产生器137、升压晶体管TR1和升压电容器Cb。
读出锁存器131可将采样的跳脱电压Vtrip施加到读出节点SO。预充电电路134使用升压电压Vbst额外地对读出节点SO进行充电，其中，读出节点首先通过跳脱电压Vtrip的采样被充电。读出节点SO可通过采样保持跳脱电压Vtrip的电平。接下来，在预充电操作期间，预充电电路134可通过使用升压电容器Cb将预先确定的升压电压Vbst施加到读出节点SO。
在预充电操作期间，来自控制逻辑150的升压使能信号Boost_EN被激活。在这种情况下，升压晶体管TR1被导通，并且因此由升压电压产生器137产生的升压电压Vbst通过升压电容器Cb被传送到读出节点SO。根据升压方式的预充电操作，首先使用跳脱电压Vtrip对读出节点SO进行充电，并且然后使用升压电压Vbst进行充电。
由于在读出节点SO中存在寄生电容，通过升压电容器Cb传送到读出节点SO的电压的电平可能比升压电压Vbst的电平低。例如，当使用3V的升压电压Vbs对读出节点SO进行预充电时，读出节点SO的电压可实际上升高1.5V。可基于读出节点SO和页缓冲器PB0的所有特性来确定升压电压Vbst。
升压电压产生器137可被实现为具有各种电压产生结构(诸如，分压结构和电荷泵结构)的任何一种。
图6是示出根据本发明构思的实施例的在读取操作中页缓冲器的操作的时序图。根据本发明构思的实施例，下面将参照图3至图6描述读出处理。如果非易失性存储器装置100接收读取命令，则开始用于读出选择的存储器单元的读取操作。
在时间点T0，在预充电操作之前进行跳脱电压采样。对于跳脱电压采样，控制逻辑150将控制信号SHLD、BSLST和BSSHF去激活至低电平“L”以将页缓冲器块130的读出节点SO与位线BL0电分离。此处，控制信号BSLST和BSSHF的电压电平不需要是0V。例如，可清楚地理解控制信号BSLST和BSSHF的电压电平高于0V。同时，为了对锁存器LT的跳脱电压进行采样，控制逻辑150激活读出使能信号SEN_EN使得重置晶体管NM3被导通。控制逻辑150激活采样控制信号TV_SMPL以导通采样晶体管NM5。也就是说，控制逻辑150使读出使能信号SEN_EN和采样控制信号TV_SMPL跳变到高电平“H”。
如果重置晶体管NM3和采样晶体管NM5分别通过读出使能信号SEN_EN和采样控制信号TV_SMPL导通，则锁存器LT的第二节点N2被电连接到读出节点SO。读出节点SO使用被提供给第二节点N2的电荷充电。在从锁存器LT的上拉晶体管(例如，PMOS晶体管)提供的电流量等于通过晶体管NM4接地放电的电流量的时间点，通过采样在读出节点SO上充电的电压可被增加。也就是说，第二节点N2和读出节点SO被充电，直到第二节点N2和读出节点SO的电压达到跳脱电压Vtrip为止。
在时间点T1，对读出节点SO和位线BL0执行预充电操作。对于预充电操作，读出使能信号SEN_EN以及采样控制信号TV_SMPL被去激活为低电平“L”。因此，锁存器LT与读出节点SO电隔离。接下来，控制信号BLSLT和BLSHF被激活为高电平“H”以将读出节点SO与位线BL0连接。在这种情况下，用于将位线BL0接地的控制信号SHLD保持在低电平“L”的去激活状态上。在位线BL0与读出节点SO彼此电连接时，升压使能信号Boost_EN被激活为高电平“H”。响应于高电平的升压使能信号Boost_EN，预充电电路134将读出节点SO的跳脱电压Vtrip增加到升压电压Vbst。因此，使用与跳脱电压Vtrip和通过升压而增加的电压ΔV之和相应的电压Vprch对读出节点SO和位线BL0进行预充电。
在时间点T2，根据选择的存储器单元的数据状态开发位线BL0和读出节点SO。在这种情况下，升压电压Vbst被阻挡，并且根据选择的存储器单元的数据状态可将对位线BL0和读出节点SO预充电的电压Vprch放电或保持。如果选择的存储器单元为“ON”单元，则对位线BL0和读出节点SO预充电的电压Vprch急剧地减小。如果选择的存储器单元为“OFF”单元，则对位线BL0和读出节点SO预充电的电压Vprch可相对轻微地减小。
在时间点T3，如果控制信号BLSHF跳变到低电平，则位线BL0与读出节点SO电隔离。通过开发操作改变的读出节点SO的电压必须被传送到锁存器LT。可以以脉冲形式提供读出使能信号SEN_EN来将开发的读出节点SO的电压传送到锁存器LT。在开发的读出节点SO上可仍然保持采样的跳脱电压Vtrip的电平。因此，被传送到锁存器LT的开发的读出节点SO的电压可被提供为通过补偿锁存器LT的跳脱电压而获得的值。
根据实施例，上面描述了包括跳脱电压采样处理的读出方法。可通过对锁存器LT的跳脱电压Vtrip进行采样来补偿读出锁存器131的跳脱电压由于温度和处理的变化以及各种干扰而产生的变化。
图7是示出在针对每个步骤的图6的控制信号的状态下读出节点的电平变化的波形图。参照图7，简单示出了基于存储器单元的数据状态的读出节点SO的电平变化。从时间点T0到时间点T1的间隔可被称为“跳脱电压采样周期”，从时间点T1到时间点T2的间隔可被称为“预充电周期”，从时间点T2到时间点T3的间隔可被称为“开发周期”，从时间点T3到时间点T4的间隔可被称为“锁存器周期”。
在跳脱电压采样周期T0至T1，读出节点SO通过导通的采样晶体管NM5与锁存器LT的第二节点N2电连接。读出节点SO由从锁存器LT的上拉晶体管提供的电荷充电。根据跳脱电压采样，读出节点SO的电压可通过接地晶体管NM4而增加跳脱电压Vtrip。根据本发明构思的跳脱电压采样，可在没有额外步骤的情况下，通过采样晶体管NM5在读出节点SO上立即对跳脱电压Vtrip进行采样。
在预充电周期T1至T2，预充电电路134升高位线BL0和读出节点SO的电压。由升压电压产生器137产生的升压电压Vbst可通过跳脱电压采样操作被提供给已具有跳脱电压Vtrip的电平的读出节点SO。在这种情况下，读出节点SO的电压可被增加到比跳脱电压Vtrip的电平高ΔV的预充电电压Vprch的电平。
在开发周期T2至T3，用电荷对位线BL0和读出节点SO的充电已完成，并且根据存储器单元的数据状态将电荷放电。例如，当连接到位线BL0的存储器单元是关闭单元，则将读出节点SO上充电的相对较小量的电荷放电。因此，读出节点SO的预充电电压Vprch可轻微下降。使用曲线C0示出读出节点SO的与OFF单元的开发周期相应的电压变化。相反地，当读出存储器单元是开启单元，则将读出节点SO上充电的相对较大量的电荷放电。因此，读出节点SO的预充电电压Vprch可急剧地下降。使用曲线C1示出读出节点SO的与ON单元的开发周期相应的电压变化。
在锁存器周期T3至T4，如果控制信号BLSHF跳变为低电平“L”，则位线BL0与读出节点SO电隔离。通过开发操作改变的读出节点SO的电压必须被传送到锁存器LT。可以以脉冲形式提供读出使能信号SEN_EN来将开发的读出节点SO的电压传送到锁存器LT。在开发的读出节点SO中可仍然保持采样的跳脱电压Vtrip的电平。因此，在开发之后被传送到锁存器LT的读出节点SO的电压可被提供为通过补偿锁存器LT的跳脱电压而获得的值。
参照作为示例的时序图描述了包括对锁存器LT的跳脱电压进行采样的处理的读出操作。读出节点SO可首先通过跳脱电压Vtrip的采样被充电。这时对读出节点SO设置的电压是能够补偿读出锁存器131的跳脱电压Vtrip的值。
图8是示出本发明构思的效果的时序图。参照图8，即使锁存器LT的跳脱电压Vtrip变化，读取容限也足够地安全。这里，读出节点SO的电压曲线C2和C3示出通过对锁存器的不同的跳脱电压Vtrip_1和Vtrip_2的采样而发生的现象。
在时间点T0，执行对跳脱电压Vtrip的采样。为了对跳脱电压Vtrip进行采样，从控制逻辑150提供的读出使能信号SEN_EN以及采样控制信号TV_SMPL被激活为高电平“H”。当来自控制逻辑150的读出使能信号SEN_EN被激活时，用于将锁存器LT与读出节点SO连接的重置晶体管NM3(参照图4)被导通。读出使能信号SEN_EN可被提供为具有相对高的栅电压以足够导通重置晶体管NM3。当采样控制信号TV_SMPL被激活时，采样晶体管NM5被导通。因此，锁存器LT的第二节点N2与读出节点SO电连接。
如果在锁存器LT的第二节点N2上设置的跳脱电压Vtrip是第一跳脱电压Vtrip_1，则可通过电荷的充电将读出节点SO的电压增加到第一跳脱电压Vtrip_1。使用虚线C2表示用第一跳脱电压Vtrip_1对读出节点SO充电的处理。如果在锁存器LT的第二节点N2上设置的跳脱电压Vtrip是比第一跳脱电压Vtrip_1高的第二跳脱电压Vtrip_2，则将读出节点SO的电压可被增加到第二跳脱电压Vtrip_2。使用实线C3表示用第二跳脱电压Vtrip_2对读出节点SO充电的处理。从上述描述中可理解：根据跳脱电压采样操作来充电的读出节点SO的电压电平随着锁存器LT的跳脱电压Vtrip而变化。这样的变化表现为电压差ΔVt。
在时间点T1，通过将升压电压Vbst施加到读出节点SO和位线BL0来开始预充电操作。对于预充电操作，读出使能信号SEN_EN和采样控制信号TV_SMPL被去激活为低电平“L”。在这种情况下，锁存器LT与读出节点SO电隔离。当控制信号BLSLT和BLSHF被激活到高电平“H”时，位线BL0与读出节点SO彼此电连接。当升压使能信号Boost_EN被激活到高电平“H”时，预充电电路1314升高读出节点SO和位线BL0的电压。
不论采样的跳脱电压Vtrip的电平如何，通过升压升高的读出节点SO和位线BL0的电压ΔVt的电平都是均匀的。因此，通过升压，根据采样的跳脱电压Vtrip，对读出节点SO和位线BL0进行预充电。也就是说，当第一跳脱电压Vtrip_1被采样时，读出节点SO和位线BL0的电压可通过充电增加到从第一跳脱电压Vtrip_1升高ΔVt的第一预充电电压Vprch_1。相反地，当第二跳脱电压Vtrip_2被采样时，读出节点SO和位线BL0的电压可以是从第二跳过电压Vtrip_2升高ΔVt的第二预充电电压Vprch_2。
在开发操作开始的时间点T2，根据选择的存储器单元的数据状态来开发位线BL0和读出节点SO。位线BL0和读出节点SO的预充电电压Vprch_1或Vprch_2随着存储器单元的状态而变化。然而，在开发之后，采样的跳脱电压Vtrip可对读出节点SO的电压产生影响。也就是说，用第一预充电电压Vprch_1预充电的读出节点SO可被开发到V1(ON-单元)或V3(OFF单元)。用第二预充电电压Vprch_2预充电的读出节点SO可被开发到V2(ON-单元)或V4(OFF单元)。
即使已执行了开发操作，读出节点SO具有随着采样的跳脱电压Vtrip而变化的电势。也就是说，读出节点SO根据存储器单元的状态而被开发，但保持采样的跳脱电压Vtrip的电平。
在已执行了锁存操作的时间点T3，位线BL0与读出节点SO电隔离。通过开发操作而改变的读出节点SO的电压被传送到锁存器LT。当读出使能信号SEN_EN被激活时，开发的读出节点SO的电压被传送到锁存器LT的第二节点N2。在这种情况下，在开发的读出节点SO上保持采样的跳脱电压Vtrip的电平。也就是说，锁存器LT的采样的跳脱电压Vtrip_1或Vtrip_2可被保持，直到读出节点SO的电压被存储在锁存器LT中为止。
采样的第一跳脱电压Vtrip_1可在读出节点SO被充电之后在读出数据时恢复。当第一跳脱电压Vtrip_1被采样为锁存器LT的跳脱电压Vtrip时，锁存器LT的读取容限ΔVM可以是安全的。当第二跳脱电压Vtrip_2被采样为锁存器LT的跳脱电压Vtrip时，锁存器LT的相同的读取容限ΔVM可以是安全的。根据跳脱电压采样操作，即使锁存器的跳脱电压的电平变化，读取容限ΔVM也不会减少。
图9是示出根据本发明构思的实施例的非易失性存储器装置的读取方法的流程图。将参照图9简单地描述用于通过对锁存器的跳脱电压进行采样来提高读取容限的读取方法。当非易失性存储器装置100接收到读取命令时，非易失性存储器装置100读出选择的存储器单元。
在操作S110中，对锁存器LT的读出锁存器131执行跳脱电压采样操作。锁存器LT的第二节点N2通过采样晶体管NM5与读出节点SO电连接。读出节点SO由锁存器LT的上拉晶体管提供的电荷充电。读出节点SO的电压可增加由接地晶体管NM4限定的跳脱电压Vtrip。
在操作S120中，对首先用跳脱电压Vtrip充电的位线BL0和读出节点SO执行升压操作。由升压电压产生器137产生的升压电压Vbst可被提供给读出节点SO，其中，读出节点SO之前已用跳脱电压Vtrip充电。在这种情况下，读出节点SO的电压可从跳脱电压Vtrip被升高到预充电电压Vprch。
在操作S130中，根据存储器单元的数据状态开发在位线BL0和读出节点SO上充电的预充电电压Vprch。然而，无论开发操作如何，在读出节点SO上可保持已充电的跳脱电压Vtrip。当连接到位线BL0上的存储器单元是OFF单元时，读出节点SO的电压下降相对较小。相反地，当连接到位线BL0的存储器单元是ON单元时，读出节点SO的电压下降相对较大。
在操作S140中，位线BL0和读出节点SO彼此电隔离。通过开发操作而改变的读出节点SO的电压被传送到锁存器LT。当读出使能信号SEN_EN被激活时，可导通重置晶体管NM3。因此，经开发的读出节点SO的电压被施加到锁存器LT的第二节点N2。在经开发的读出节点SO上可保持采样的跳脱电压Vtrip。因此，被传送到锁存器LT的经开发的读出节点SO的电压可被提供为通过补偿锁存器LT的跳脱电压而获得的值。
上面描述了用于对锁存器LT的跳脱电压Vtrip进行采样的非易失性存储器装置100的读取方法。读出节点SO由第一采样的跳脱电压Vtrip充电。当在预充电操作期间对读出节点SO额外地充电时，读出节点SO的电压可被升高到足够进行读出的电压电平。在读出节点SO的开发和数据锁存处理期间，在读出节点SO上也可保持采样的跳脱电压Vtrip。因此，可在锁存器的数据锁存操作期间将读出节点SO的电压提供给锁存器，其中，所述电压的电平由跳脱电压Vtrip补偿。
图10和图11是用于描述根据本发明构思的实施例对跳脱电压进行采样的原理的电路图。图10是详细示出图4的读出锁存器134的结构的电路图。图11是图10的电路的示意性等效电路图。这里，假设锁存器LT的第一节点N1被设置为低电平“L”并且锁存器LT的第二节点N2被设置为高电平“H”。
参照图10，可使用交叉耦合的CMOS逆变器来是实现锁存器LT。因此，锁存器LT的第一节点N1和第二节点N2可保持彼此互补的逻辑值。此外，可使用电平敏感的双稳态元件实现锁存器LT。第一节点N1被用作第一逆变器(PM1、NM7)的输出以及第二逆变器(PM2、NM8)的输入。第二节点N2被用作第二逆变器(PM2、NM8)的输出以及第一逆变器(PM1、NM7)的输入。
在第一节点N1和第二节点N2上分别被设置为稳定逻辑值的电压被称为“跳脱电压”。为了使第二节点N2的电压从高电平跳变为低电平，第二节点N2的电压可被减少为跳脱电压Vtrip的电平或更低的电平。然而，跳脱电压Vtrip的电平可随着构成锁存器LT的晶体管的阈值电压的不匹配、温度变化、处理变化等而改变。为补偿变化，根据本发明构思的实施例，用于采样跳脱电压Vtrip的技术被应用于页缓冲器块130。
图10中示出在对跳脱电压Vtrip进行采样时形成的电流路径135。在跳脱电压采样操作期间，首先，读出使能信号SEN_EN和采样控制信号TV_SMPL跳变为低电平“L”。在这种情况下，晶体管NM3和NM5被导通。由于第一节点N1的电流逻辑电平是低电平，因此用于将第二节点N2上拉到电源电压VDD的上拉晶体管PM2处于导通状态。由于执行了预充电操作，因此读出节点SO可被保持在低电平“L”。因此，晶体管NM4处于截止状态。根据上述描述的条件，从电源电压VDD提供的电流可沿电流路径“①”流动以对读出节点SO进行充电。也就是说，读出节点SO是首先被充电以对跳脱电压Vtrip进行采样。
接下来，当使用阈值电压或更高的电压对读出节点SO充电时，晶体管NM4被导通。当晶体管NM4被导通时，从电源电压VDD提供的电流也流经电流路径“②”。可通过将电流路径“①”和电路路径“②”分离来使用晶体管NM4的阈值电压对读出节点SO进行充电。在这种情况下，晶体管NM4的阈值电压实际作为跳脱电压Vtrip的最大的因素。然而，应该清楚地理解，读出节点SO上充电的跳脱电压取决于晶体管PM2、NM3和NM5的特性。
图11是简单示出图10的电流路径“①”和“②”的电路图。图11的电路图是省略了构成图10的电流路径135的晶体管之中的保持导通状态的重置晶体管NM3的等同表示。等同的电路在读出使能信号SEN_EN具有相对较高的电压的假设下被实现。
当采样控制信号TV_SMPL被激活为高电平“H”以对跳脱电压Vtrip进行采样时，采样晶体管NM5被导通。在这种情况下，根据读出节点SO的电压电平而被驱动的接地晶体管NM4可仍然处于截止状态。根据上述的条件，由上拉晶体管PM2提供的电流Ip主要用作用于对读出节点SO进行充电的充电电流Is。在这种情况下，读出节点SO的电压可被增加，直到接地晶体管NM4被导通为止。
读出节点SO的电压可被急剧地增加，直到接地晶体管NM4被导通为止。然而，如果读出节点SO的电压达到接近于接地晶体管NM4的阈值电压的电压，则接地晶体管NM4开始被导通。在这种情况下，由上拉晶体管PM2提供的电流Ip流入充电电流Is的路径“①”和放电电流In的路径“②”。在由上拉晶体管PM2提供的电流Ip的量与放电电流In的量相同的时间点，结束用电荷对读出节点SO的充电。也就是说，读出节点SO的电压可被固定为接近于接地晶体管NM4的阈值电压的电压。上述的处理是对跳脱电压Vtrip进行采样的原理。
上面描述了对跳脱电压Vtrip进行采样的处理。为描述简化了电路，但应该理解，针对构成读出锁存器131的晶体管的阈值电压的不匹配、温度变化、处理变化等而优化的跳脱电压和采样的跳脱电压的电平被施加到于读出节点SO。
上面描述了页缓冲器或读出放大器中包括的锁存器的跳脱电压被采样，并且采样的结果被应用于对读出节点SO进行预充电的本发明构思的实施例。然而，上述的实施例仅仅是用于描述本发明构思的范围与精神的示例，并且应该理解的是实施例可做出各种改变和修改。
根据本发明构思的实施例，存储器装置的读出放大器中包括的锁存器的跳脱电压的变化可被应用于预充电电平。因此，可通过补偿由于各种因素而产生的锁存器的跳脱电压的变化，在读取操作中提供高读出容限。
虽然已参照示例性实施例描述了本发明构思，但是本领域的普通技术人员将清楚的是，在不脱离本发明构思的精神和范围的情况下可做出各种改变和修改。因此，应该理解上述实施例不是限制性的，而是说明性的。

Claims (25)

1.一种操作存储器装置的方法，包括：
通过对所述存储器装置的页缓冲器中的读出锁存器的跳脱电压进行采样来将所述页缓冲器中的读出节点至少部分地充电至第一预充电电压，其中，对跳脱电压进行采样包括将电流从所述读出锁存器的第一节点下沉到所述读出节点；
将所述读出节点的电压从第一预充电电压升压到更高的第二预充电电压；
根据存储在所述存储器装置的存储器单元中的数据对所述读出节点的电压进行开发；并随后
将经开发的电压传送到所述读出锁存器，使得由所述读出锁存器存储的数据反映所述存储器单元中存储的数据的值。
2.如权利要求1所述的方法，其中，所述页缓冲器包括具有与所述读出节点电连接的第一端子的升压电容器；其中，所述升压的操作包括：使用具有比第一预充电电压更高的值的电压驱动所述升压电容器的第二端子。
3.如权利要求1所述的方法，其中，所述开发的操作包括：将所述读出节点电耦接到所述存储器装置中的与所述存储器单元电连接的位线。
4.如权利要求3所述的方法，其中，将所述读出节点至少部分地充电的操作是在所述位线与所述读出节点电隔离时被执行的。
5.如权利要求3所述的方法，其中，所述升压的操作是在所述位线与所述读出节点电隔离时被执行的。
6.如权利要求1所述的方法，其中，将所述读出节点至少部分地充电的操作包括：将所述读出锁存器的第一节点与所述读出节点电耦接。
7.如权利要求6所述的方法，其中，将所述读出锁存器的第一节点与所述读出节点电耦接的操作包括：响应于读出使能信号，使具有栅极端子的晶体管导通；其中，在将所述读出节点至少部分地充电期间和在所述将经开发的电压传送到所述读出锁存器的操作的至少部分期间，所述读出使能信号被驱动达到第一逻辑电平。
8.如权利要求7所述的方法，其中，在将所述读出节点至少部分地充电的操作之前，响应于激活设置信号，通过将所述读出锁存器的第二节点拉到逻辑低值，来将所述读出锁存器的跳脱电压设置为逻辑高值。
9.如权利要求1所述的方法，其中，在所述将经开发的电压传送到所述读出锁存器的操作之后，将存储在所述存储器单元中的数据的值从所述读出锁存器传送到与所述存储器装置相关联的输入/输出缓冲器。
10.如权利要求1所述的方法，其中，在将所述读出节点至少部分地充电的操作之前，通过响应于激活设置信号，通过将所述读出锁存器的节点拉至逻辑低值，来将所述读出锁存器的跳脱电压设置为逻辑高值。
11.一种通过使用锁存器来读出存储在存储器单元中的数据的存储器装置的读取方法，所述方法包括：
对所述锁存器的跳脱电压进行采样以使用采样的跳脱电压对与所述存储器单元连接的位线或读出节点进行充电的第一充电操作，其中，对跳脱电压进行采样包括将电流从所述锁存器的第一节点下沉到所述位线或所述读出节点；
通过将升压电压施加到使用采样的跳脱电压充电的所述位线或所述读出节点来将所述位线或所述读出节点升压到预充电电压的第二充电操作；
基于存储在存储器单元中的数据对升压到所述预充电电压的所述读出节点或所述位线进行开发的操作；
将所述读出节点或所述位线的经开发的电压传送到所述锁存器以锁存所述数据的操作。
12.如权利要求11所述的方法，其中，所述第一充电操作包括：
使用于将所述锁存器的一端与所述读出节点电连接的采样晶体管导通。
13.如权利要求12所述的方法，其中，在所述第一充电操作中，所述位线与所述读出节点彼此是电隔离的。
14.如权利要求12所述的方法，其中，所述跳脱电压的电平是基于所述读出节点的电压通过将所述锁存器的一端与地连接的接地晶体管确定的。
15.如权利要求14所述的方法，其中，所述跳脱电压的电平是由从所述锁存器的上拉晶体管提供的电流量与流向所述接地晶体管的电流量之比确定的。
16.如权利要求11所述的方法，还包括：
在所述第二充电操作中产生升压电压的操作。
17.如权利要求16所述的方法，其中，所述升压电压被产生为具有足够将所述读出节点或所述位线的电压升压到所述预充电电压的电压电平。
18.如权利要求16所述的方法，其中，所述升压电压通过升压电容器被提供给所述读出节点或所述位线。
19.一种非易失性存储器装置，包括：
存储器单元：
页缓冲器，与所述存储器单元的位线连接，并且所述页缓冲器包括锁存器，其中，所述锁存器通过所述位线以及连接到所述位线的读出节点来读出存储在所述存储器单元中的数据；
控制逻辑，在读出操作期间控制所述锁存器以执行以下操作：对所述锁存器的跳脱电压进行采样，使用采样的跳脱电压对所述读出节点进行充电，将使用所述跳脱电压充电的所述读出节点充电到预充电电压，
其中，所述跳脱电压是通过将所述锁存器的一端与所述读出节点电连接使得电流从所述锁存器的所述一端下沉到所述读出节点而被采样的。
20.如权利要求19所述的非易失性存储器装置，其中，所述页缓冲器包括：
采样晶体管，响应于来自所述控制逻辑的采样使能信号，将所述锁存器的一端与所述读出节点连接以用于对所述跳脱电压进行采样。
21.如权利要求20所述的非易失性存储器装置，其中，所述页缓冲器还包括：
重置晶体管，响应于来自所述控制逻辑的读出使能信号，将所述锁存器的一端和所述采样晶体管连接；
接地晶体管，连接在所述重置晶体管的一端和地之间，并且所述接地晶体管的栅电极连接到所述读出节点。
22.如权利要求21所述的非易失性存储器装置，其中，在对所述跳脱电压进行采样时以及在将所述读出节点的经开发的电压传送到所述锁存器的锁存操作中，所述重置晶体管被导通。
23.如权利要求19所述的非易失性存储器装置，其中，所述页缓冲器包括：
预充电电路，在所述控制逻辑的控制下对所述读出节点充电的所述跳脱电压升压到所述预充电电压。
24.如权利要求23所述的非易失性存储器装置，其中，所述预充电电路包括：
升压电压产生器，产生被用于将所述读出节点的电压升压到预充电电压的升压电压；
升压电容器，通过使用所述升压电压对所述读出节点进行升压；
升压晶体管，响应于从所述控制逻辑提供的升压使能信号来将所述升压电压产生器与所述升压电容器连接。
25.如权利要求19所述的非易失性存储器装置，其中，所述锁存器是以包括两个CMOS逆变器的完全互补的反馈方式被实现的。
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