JP5193701B2 - 半導体記憶装置 - Google Patents
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Description
この発明に第1の実施形態に係る半導体記憶装置及びその製造方法について図1を用いて説明する。図1は本実施形態に係るNAND型フラッシュメモリのブロック図である。
図示するようにNAND型フラッシュメモリは、メモリセルアレイ1、制御部2、ロウデコーダ3、センスアンプ4、及びnチャネルMOSトランジスタ5を備えている。まずメモリセルアレイ1について説明する。
メモリセルアレイ1は、データ保持可能な複数の不揮発性のメモリセルを備えている。そしてメモリセルは、例えば電荷蓄積層と制御ゲートを含む積層ゲートを備えたnチャネルMOSトランジスタである。メモリセルの制御ゲートはワード線として機能し、ドレインはビット線に電気的に接続され、ソースはソース線に電気的に接続されている。
次に上記メモリセルトランジスタMTの閾値分布について図2を用いて説明する。図2は、横軸に閾値分布をとり、縦軸にメモリセルトランジスタMTの存在確率を示したグラフである。
次に、上記メモリセルトランジスタMTに流れる電流分布について、図3を用いて説明する。図3は、横軸に電流分布をとり、縦軸にメモリセルトランジスタMTの存在確率を示したグラフである。
次に図1に戻って、制御部2の説明を行う。制御部2は、NAND型フラッシュメモリ全体の動作を制御する。すなわち、図示せぬホスト(host)から与えられた制御信号に基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。ここで制御信号とは、例えばコマンド及びロウアドレスなどであり、制御部2は例えばロウアドレスをロウデコーダ3に出力する。また制御部2は、図示せぬ電圧発生回路を含む。電圧発生回路は、データの書き込み動作、読み出し動作、及び消去動作に必要な電圧を発生し、NAND型フラッシュメモリ内の例えば、ロウデコーダ3に供給する。更に制御部2はビット線ドライバ6を備える。ビット線ドライバ6は、nチャネルMOSトランジスタ5のゲートに、該nチャネルMOSトランジスタ5の閾値よりも大きな電圧を印加する。
ロウデコーダ3は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部2から与えられたロウアドレスに基づいてメモリセルアレイ1のロウ方向を選択する。つまり、制御部2から与えられるロウアドレスに基づいてセレクトゲート線SGD1、SGS1、及びワード線WL0〜WL15に対し電圧を印加する。
読み出し動作において、選択ワード線に対応するワード線ドライバ13は、選択ワード線WLに電圧VCGRを転送する。他方、非選択ワード線に対応するワード線ドライバ13は、非選択ワード線WLに電圧VREADを転送する。
センスアンプ4は、データの読み出し時にメモリセルトランジスタMTからビット線BLに読み出されたデータをセンスして増幅する。またデータの書き込み時には、対応するビット線BLに書き込みデータを転送する。
nチャネルMOSトランジスタ5の各々は、ビット線BLとセンスアンプ4とを接続する。すなわち、各々のMOSトランジスタ5は、電流経路の一端が対応するビット線BLに接続され、電流経路の他端が対応するセンスアンプ4に接続される。また、ゲートにはビット線ドライバ6の発生する信号BLCが与えられる。そして、MOSトランジスタ5がオン状態とされることにより、ビット線BLとセンスアンプ4とが電気的に接続される。
次に、上記構成のNAND型フラッシュメモリの読み出し動作について、以下、説明する。
まず、読み出し時におけるセンスアンプ4の動作について図5乃至図8を用いて説明する。図5乃至図8は、センスアンプ4の回路図である。
初めに、図5に示すように、ビット線BLのプリチャージが行われる。以下では、プリチャージレベルVPREが0.5Vである場合を仮定する。
次に‘0’データの読み出しを行う場合につき、CASEIIとして、以下説明する。
この場合、ビット線BLに電流は‘1’データの読み出し時に比べ、殆ど流れず、ビット線BLの電位は0.5Vを維持する。すなわち、ビット線BLからソース線SLに電流Icell(off)を流しながら、ビット線BLの電位は0.5Vに固定される。そして、ノードN3の電位は、VDD[V]を維持する。従って、MOSトランジスタ26はオフ状態となり、ラッチ回路28は電位0Vを維持する。これにより、MOSトランジスタ20がオン状態、MOSトランジスタ23がオフ状態となり、ノードN3の電位は2.0Vを維持し、ラッチ回路28は電圧0Vを保持し続ける。すなわち、MOSトランジスタ26がオフ状態であるので‘0’データの読み出し時、ノードN3に流れる電流Isenの値は、MOSトランジスタ26に流れる電流Itripの値よりも小さい。換言すれば、電流Icell(off)は、電流Itripよりも小さい。
次に、読み出し動作時におけるビット線ドライバ6の動作について、図9及び図10を用いて説明する。図10はビット線ドライバ6の動作を示すフローチャートである。また図9は、MOSトランジスタ5のゲートに与える電圧のタイムチャートであり、横軸に時間をとり、縦軸に電圧を示したグラフである。
上記説明したビット線BLに流れる電流の様子を踏まえ、NAND型フラッシュメモリの読み出し動作の全体の流れについて以下説明する。
まず、ビット線BLnに接続されたメモリセルトランジスタMTが‘1’データを保持し、ビット線BL(n+1)に接続されたメモリセルトランジスタMTが‘0’データを保持する場合について、図11を用いて説明する。図11は、読み出し時におけるビット線BL(n+1)の電位及び電流Ibl、ビット線BLnの電位、信号BLCの電位、並びにワード線WLの電位の変化を示すタイムチャートである。
図示するように、時刻t0において読み出しが開始される。時刻t0においてロウデコーダ3は、選択ワード線WLに電圧VCGRを印加し、非選択ワード線WLに電圧VREADを印加する。この結果、非選択ワード線に接続されるメモリセルトランジスタMTはオン状態となり、選択ワード線に接続されるメモリセルトランジスタMTは、保持するデータに応じてオン状態またはオフ状態となる。
次にセンスアンプ4は、時刻t1においてビット線BLに対しプリチャージを行う。そのためビット線ドライバ6は、時刻t1において信号BLCの電位を電圧(Vtn+0.5V)とする。その結果、前述したように、ビット線BLnに接続されたメモリセルトランジスタMTは‘1’データを保持してオン状態であるため、ビット線BLnとソース線SLとの間には電流Icell(on)が流れ、時刻t2においてビット線BLnの電位は例えば0.5Vとされる。この際のセンスアンプ4の動作は図5に示した通りである。
次にセンスアンプ4は、時刻t2を経過したのち1回目のセンスを、図8で説明したように行う。ビット線BLnに接続されたセンスアンプ4では、図5及び図6で説明したディスチャージが行われ、Isen(Icell)>Itripとなるので、MOSトランジスタ26がオン状態となって、ラッチ回路28には‘1’データが保持される。
次に時刻t3において、ビット線BLドライバ6は、信号BLCの電位を電圧(Vtn+0.5V)から電圧(Vtn+0.6V)へと切り替える。ビット線BLドライバ6は、時刻t3から期間Toverが経過する時刻t4までの期間、電圧(Vtn+0.6V)を印加し続ける。また、ビット線BLnに対応するセンスアンプ4のMOSトランジスタ23がオン状態になる。その結果、ビット線BLnの電位は0Vに低下する。これに対し、ビット線BL(n+1)に対応するセンスアンプ4のMOSとランジスタ23はオフ状態である。つまり、ビット線BL(n+1)は、0.5Vを維持しようとする。しかし、隣接するビット線BLnとの電位差に起因して、ビット線BLnの電位は一時的に降下する。この際の、時刻t3以降におけるビット線BL(n+1)の電圧とその電流との関係の詳細について図12を用いて説明する。
Ibl=Icell+Icbl…(1)
となる。つまり、(1)式より、電流Icblが発生するため、図11に示すようにビット線BL(n+1)に流れる電流Iblは、メモリセルトランジスタMTに流れるIcell(=Icell(off))よりも、一時的に大きくなる。これにより、ビット線BL(n+1)の電位が0.5Vにまで充電される。従って、センスアンプ4においてセンスを行うためには、過渡的に流れる電流Icblがゼロとなって、Ibl=Icellとなるまで待つ必要がある。なぜなら、Ibl=IsenがIcellと異なっていると、センスアンプ4において誤読み出しが生じる恐れがあるからである。以下、この待機時間をリカバリ時間と呼ぶ。リカバリ時間は、MOSトランジスタ23がオン状態とされてから、IblがIcellに戻るまでの期間、つまり、ビット線BL(n+1)の電位が0.5Vに戻るまでの期間と等しいことが望ましい。しかし、必ずしもIbl=Icellとなるまでの期間でなければならないわけでは無く、Isen=Ibl≦Itripとなるまでの期間でありさえすれば良い。
次に、図11に戻って2回目のセンスについて説明する。時刻t3から少なくともリカバリ時間が経過した後、センスアンプ4は時刻t8で2回目のセンスを行う。すなわち、図5乃至図8に示すプリチャージ、及びディスチャージが行われ、時刻t3において2回目のセンスが行われる。2回目のセンスは、1回目のセンスにおいて、‘0’データと判定したメモリセルトランジスタMTについてのみ行う。すなわち、1回目のセンスにおいて‘1’データと判定したメモリセルトランジスタMTについては2回目のセンスを行わず、当該メモリセルトランジスタMTに接続されたビット線BLの電位は、例えば0Vに固定される。
次に、ビット線BLnに接続されたメモリセルトランジスタMTが‘0’データを保持し、またビット線BL(n+1)に接続されたメモリセルトランジスタMTが、実際には‘1’データを保持しているにも関わらず、1回目のセンスにおいて‘0’データと判定された場合について説明する。
時刻t1においてセンスアンプ4は、ビット線BLに対しプリチャージを行う。そのためビット線ドライバ6は、時刻t1において信号BLCの電位を電圧(Vtn+0.5V)とする。その結果、前述したように、ビット線BLnに接続されたメモリセルトランジスタMTは‘0’データを保持してオフ状態であるため、ビット線BLnとソース線SLとの間には電流Icell(off)が流れ、時刻t2においてビット線BLnの電位は0.5Vとされる。この際のセンスアンプ4の動作は図5に示した通りである。
次に時刻t2を経過したのち1回目のセンスを行う。そしてビット線BL(n+1)は例えば0.5Vで固定されているため、ビット線BL(n+1)に接続されたセンスアンプ4では、図5及び図6で説明したディスチャージは行われない。これにより、Isen(Icell)<Itripとなるので、MOSトランジスタ26がオフ状態となって、ラッチ回路28には‘0’データが保持される。
次に時刻t3において、ビット線BLドライバ6は、信号BLCの電位を電圧(Vtn+0.5V)から電圧(Vtn+0.6V)へと切り替える。ビット線BLドライバ6は、時刻t3から期間Toverが経過する時刻t4までの期間、電圧(Vtn+0.6V)を印加し続ける。このため、時刻t3から時刻t7の間、ビット線BL(n+1)がオーバーチャージされる。このため、ビット線BL(n+1)に流れる電流Iblの値は電流Itripよりも大きくなる。そして、時刻t3から期間Tover後、すなわち時刻t4において信号BLCを電圧(Vtn+0.5V)に戻す。これにより、ビット線BL(n+1)の電流Iblの値が電流Itripよりも小さくなる。その後、時刻t5で電流Iblの値は電流Itripよりも大きな値になる。
次に、時刻t7でセンスアンプ4は、1回目のセンスについてオフ状態と読んだビット線BLに2回目のセンスを行う。本動作は、図14の場合と同じである。なお、上記説明した2回目のセンスのタイミングにおいて、図12の時刻t5と図13の時刻t4との関係は、t5>t4に限らず、t5<t4、若しくはt5=t4の場合もあり得る。
上記のように、第1の実施形態に係る半導体記憶装置によれば、以下(1)の効果が得られる。
(1)読み出し時間を短縮出来る(その1)。
本実施形態に係る半導体記憶装置の効果につき、比較例として1回目のセンスと2回目のセンス通して、MOSトランジスタ5のゲートに与える信号BLCが電圧(Vtn+0.5V)で固定されている場合を挙げて説明する。
次に、この発明の第2の実施形態に係る半導体記憶装置について説明する。本実施形態においても、上記第1の実施形態と同様、NAND型フラッシュメモリを例に挙げて説明する。本実施形態は、図3において、前述したON/OFF比が上記第1の実施形態よりも小さいメモリセルトランジスタMTに対して、上記第1の実施形態を適用したものである。すなわち以下では、メモリセルトランジスタMTの特性が、上記第1の実施形態に比べ悪い場合におけるリカバリ時間について説明する。また、上記第1の実施形態と異なる点についてのみ説明する。
上記のように、第2の実施形態に係る半導体記憶装置によれば、以下(2)の効果が得られる。
(2)読み出し時間を短縮出来る(その2)。
本実施形態に係る半導体記憶装置であると、上記図16に示した特性を有するメモリセルトランジスタMTであっても、OFFセルのリカバリ時間を短縮することができる。
次に、この発明の第3の実施形態に係る半導体記憶装置について説明する。本実施形態においても、上記第1、2の実施形態と同様、NAND型フラッシュメモリを例に挙げて説明する。以下では、上記第1、2の実施形態と異なる点についてのみ説明する。
上記のように、第3の実施形態に係る半導体記憶装置によれば、以下(3)、又は(4)の効果が得られる。
(3)読み出し時間を短縮しつつ、低消費電力化を図れる。
本実施形態に係る半導体記憶装置であると、信号BLCの期間Toverを上記第1、第2の実施形態で説明した4μsecよりも短い、3μsecとした場合であっても上記図16に示した特性を有するメモリセルトランジスタMTのリカバリ時間を短縮することができる。
更に本実施形態に係る半導体記憶装置であると、信号BLCの期間Toverを5μsecとした場合であっても、上記図16に示した特性を有するメモリセルトランジスタMTのリカバリ時間を短縮することができる。
Claims (2)
- 電荷蓄積層と制御ゲートを含み、閾値に応じて2値以上のデータを保持可能なメモリセルと、
前記メモリセルに接続されたビット線と、
読み出し動作時において前記メモリセルに対し、同一データにつき複数回センスを行うセンスアンプと、
電流経路の一端に前記センスアンプが接続され、前記電流経路の他端に前記ビット線が接続されたnチャネル型MOSトランジスタと、
前記nチャネル型MOSトランジスタのゲートに第1電圧、又は前記第1電圧より高い第2電圧のいずれかを印加する制御部と
を具備し、読み出し時において前記制御部は、前記ゲートに対し前記第1電圧を与える事で前記nチャネル型MOSトランジスタをON状態とし、且つ1回目の前記センスの後に2回目の前記センスに備え、隣接ビット線の電圧変化に伴い変動する前記ビット線の電位を前記変動前の電位に戻すため前記第2電圧を印加し、前記2回目の前記センスが行われる前に前記第2電圧から前記第1電圧へと切り替える
ことを特徴とする半導体記憶装置。 - 前記センスアンプは、電流経路の一端が外部電源に接続され、ゲートにON状態で第3電流が流れるpチャネル型MOSトランジスタと、前記電流経路の他端に接続され、前記p型MOSトランジスタが前記ON状態で1データ、OFF状態で0データを保持するラッチ回路とを更に備え、
前記読み出し時において、前記センスアンプにより前記メモリセルがON状態と判断された場合には第1電流が流れ、OFF状態と判断された場合には第2電流が流れる前記ビット線に対し、前記センスアンプは、前記制御部が前記ゲートに前記第2電圧を与えた後、第1期間、又は第2期間のいずれか長い期間が経過した後に前記2回目のセンスを行い、
前記第1期間は、前記ゲートに印加する電圧を前記第2電圧から前記第1電圧に切替えた後、前記第1電流が前記第3電流より大きくなった時点で終了し、前記第2期間は、前記ゲートに印加する電圧を前記第2電圧から前記第1電圧に切替えた後、前記第2電流が前記第3電流より小さくなった時点で終了する
ことを特徴とする請求項1記載の半導体記憶装置。
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