JP4284226B2 - 不揮発性半導体記憶装置 - Google Patents

Description

この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に関する。

現在知られているＥＥＰＲＯＭの多くは、浮遊ゲートに電荷を蓄積するタイプのメモリセルを用いている。その１つであるＮＡＮＤ型フラッシュメモリのセルアレイは、複数のメモリセルを直列接続したＭＡＮＤセルユニットを配列して構成される。ＮＡＮＤセルユニット内のメモリセルは、隣接するもの同士でソース，ドレイン拡散層を共有する。従って、ＮＡＮＤ型フラッシュメモリは、ＮＡＮＤセルユニット内のメモリセル数を増やすことで、比較的小さいチップ面積で大容量化ができるという利点を有する。

ＮＡＮＤ型フラッシュメモリは上述のように、複数のメモリセルが直列接続されてＮＡＮＤセルユニットが構成され、これがビット線に接続される。リード動作は、ＮＡＮＤセルユニット内の選択されたセルによるビット線の放電の有無又は大小を検出することにより行われる。ＮＡＮＤセルユニット内の非選択セルには、データによらず、セルがオンするパス電圧が印加される。しかし、複数のセルが直列接続されるためにＮＡＮＤセルユニットのチャネル抵抗は大きく、従って読み出しセル電流は小さい。従来、このセル電流によりデータを判別するセンスアンプには、セル電流差により生じるビット線電圧差を、インバータのしきい値で判定する方式が用いられている（例えば、特許文献１参照）。
特開平１１−２６００７６号公報

しかし、インバータのしきい値に基づいてデータ判別を行う従来のセンスアンプ方式は、今後更に低消費電力化や大容量化を進めるには問題がある。ＮＡＮＤセルユニットのメモリセル数がより多くなり、或いは電源電圧がより低くなると、センスマージンが小さくなり、高速センスが困難になり、或いはデータ判別ができなくなるおそれがあるからである。

この発明は、センス感度が高く且つ高速センスが可能なセンス方式を持つ不揮発性半導体記憶装置を提供することを目的としている。

この発明に係る不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたセルアレイと、前記セルアレイのデータ読み出し及び書き込みを行うセンスアンプ回路とを備え、前記センスアンプ回路は、第１及び第２の入力ノードを有し、これらの入力ノードの差電圧を増幅する差動アンプと、前記差動アンプの第１の入力ノードを前記セルアレイのビット線に選択的に接続するためのデータ転送回路と、前記差動アンプの第２の入力ノードにトランジスタを介して参照電圧を与える参照電圧設定回路と、前記差動アンプの第１の入力ノードにロードされた書き込みデータを一時記憶し、その書き込みデータに応じて前記差動アンプの第２の入力ノードに前記トランジスタを介して与えられた参照電圧を、前記トランジスタを非活性化させた後に調整するためのデータ記憶回路と、を有することを特徴とする。

この発明によれば、センス感度が高く且つ高速センスが可能なセンス方式を持つ不揮発性半導体記憶装置を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。

図１は一実施の形態によるＮＡＮＤ型フラッシュメモリの概略回路構成を示している。セルアレイ１は、複数の浮遊ゲート型メモリセルＭＣをマトリクス配列して構成される。ロウデコーダ（ワード線ドライバを含む）２は、セルアレイ１のブロック選択及びワード線や選択ゲート線の選択駆動を行う。センスアンプ回路３は、セルアレイのビット線データをセンスする１ページ分のセンスアンプを備えてページバッファを構成する。

データキャッシュ（データレジスタ）４は、センスアンプ回路３に読み出されたデータを外部に出力するために一時保持し、また外部から供給された書き込みデータを一時保持する。１ページ分の読み出しデータは、カラムデコーダ（カラムゲート）５により選択されて、Ｉ／Ｏバッファ７を介して外部Ｉ／Ｏ端子に出力される。Ｉ／Ｏ端子から供給される書き込みデータは、カラムデコーダ５により選択されてデータキャッシュ４にロードされる。アドレス信号ＡｄｄはＩ／Ｏバッファ７を介してアドレス保持回路６に入力され、ロウ及びカラムアドレスがそれぞれ、ロウデコーダ２及びカラムデコーダ５に転送される。

コントローラ８は、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の制御信号に基づいて、読み出し、書き込み及び消去動作の内部タイミング信号を出力する。またこれらのタイミング信号に基づいてデータ書き込み及び消去のシーケンス制御を行い、データ読み出し動作制御を行う。高電圧発生回路９は、コントローラ８により制御されて、データ書き込みや消去に用いられる種々の高電圧を発生する。

図２は、セルアレイ１の詳細な構成を示している。セルアレイ１は、複数個（図の例では１６個）の浮遊ゲート型メモリセルＭＣ０〜ＭＣ１５を直列接続したＮＡＮＤセルユニットＮＵを配列して構成される。ＮＡＮＤセルユニットＮＵの一端側セルのドレインは選択ゲートトランジスタＳＧ１を介してビット線ＢＬに、他端側セルのソースは選択ゲートトランジスタＳＧ２を介してソース線ＣＥＬＳＲＣに接続されている。

各メモリセルＭＣ０〜ＭＣ１５の制御ゲートは、ワード線ＷＬ０〜ＷＬ１５に接続され、選択ゲートトランジスタＳＧ１，ＳＧ２のゲートは選択ゲート線ＳＧＤ，ＳＧＳに接続される。一本のワード線に沿った複数のメモリセルの集合がデータ読み出し及び書き込みの単位である１ページとなる。ワード線方向に並ぶ複数のＮＡＮＤセルユニットの集合は、通常データ消去の単位となる１ブロックとなる。ビット線方向に複数のブロックＢＬＫ０，ＢＬＫ１，…が配置される。

図３は、センスアンプ回路３の各ビット線に接続されるセンスアンプユニット構成を示している。センスアンプユニットは、二つのＣＭＯＳインバータの入出力を交差接続して構成された差動アンプ３１を有する。差動アンプ３１のＮＭＯＳトランジスタＭＮ５，ＭＮ６のソースは、活性化用ＮＭＯＳトランジスタＭＮ１２を介して接地電位Ｖｓｓに接続され、ＰＭＯＳトランジスタＭＰ１，ＭＰ２のソースは活性化用ＰＭＯＳトランジスタＭＰ３を介して電源Ｖｄｄに接続されている。差動アンプ３１の第１の入力ノード（センス用入力ノード）ＰＤＣと第２の入力ノード（参照用入力ノード）ＲＤＣの間にはイコライズ用ＮＭＯＳトランジスタＭＮ８が接続されている。

差動アンプ３１のセンス用入力ノードＰＤＣは、データ転送回路３４を介してセルアレイのビット線ＢＬに接続される。具体的に入力ノードＰＤＣは、並列接続されたＮＭＯＳトランジスタＭＮ３及びＰＭＯＳトランジスタＭＰ４を介してセンスノードＴＤＣに接続されている。ＮＭＯＳトランジスタＭＮ３は、制御信号ＢＬＣ１Ｗにより制御されて、データ書き込み時に転送ゲートとして働く。ＰＭＯＳトランジスタＭＰ４は、制御信号ＢＬＣ１Ｒにより制御されて、データ読み出し時に転送ゲートとして働く。

センスノードＴＤＣは、クランプ用ＮＭＯＳトランジスタＭＮ１を介してビット線ＢＬに接続される。このクランプ用ＮＭＯＳトランジスタＭＮ１は、読み出しや書き込み時にビット線を所定電位にクランプすると共に、読み出し時ビット線電位をプリセンスする作用を持つ。センスノードＴＤＣには、読み出し時や書き込み時にセンスノードＴＤＣ及びビット線ＢＬをプリチャージするためのプリチャージ用ＮＭＯＳトランジスタＭＮ２が接続されている。センスノードＴＤＣはまた、転送ゲートＮＭＯＳトランジスタＭＮ４を介してデータキャッシュ４に接続される。

差動アンプ３１の参照ノードＲＤＣには、参照電圧設定回路３５を構成するＮＭＯＳトランジスタＭＮ７が接続されている。即ち参照ノードＲＤＣには、制御信号ＶＲＥＦＯＮにより制御されるＮＭＯＳトランジスタＭＮ７を介して、ＶｄｄとＶｓｓの中間の参照電圧ＶＲＥＦが与えられる。センスノードＴＤＣ、差動アンプ３１の入力ノードＰＤＣ，ＲＤＣにはそれぞれ、電荷保持用のキャパシタＣ１，Ｃ２，Ｃ３が接続されている。これらのキャパシタＣ１，Ｃ２，Ｃ３は、具体的にはＭＯＳキャパシタである。

差動アンプ３１の二つの入力ノードＰＤＣ，ＲＤＣの間には、書き込みデータを一時保持して、これにより差動アンプ３１の参照レベルを設定するためのデータ記憶回路３２が接続されている。データ記憶回路３２は、ソースが接地端子Ｖｓｓに接続されたＮＭＯＳトランジスタＭＮ１０のゲートをデータ記憶ノードＮＲとする。差動アンプ３１のセンス用ノードＰＤＣとデータ記憶ノードＮＲの間には、センス用入力ノードＰＤＣの書き込みデータを記憶ノードＮＲに転送するための転送用ＮＭＯＳトランジスタＭＮ１１が配置されている。またＮＭＯＳトランジスタＭＮ１０のドレインと参照ノードＲＤＣの間には、ＮＭＯＳトランジスタＭＮ１０のゲートが保持するデータに応じて、参照ノードＲＤＣの“Ｈ”，“Ｌ”レベルを設定するためのＮＭＯＳトランジスタＭＮ９が接続されている。

参照ノードＲＤＣには、ドレインが１ページ分のセンスアンプユニットの共通ノードＣＯＭに接続されたＮＭＯＳトランジスタＭＮ１２のゲートが接続されている。このＮＭＯＳトランジスタＭＮ１２は、書き込みベリファイ時に、１ページ分のデータ書き込みが完了したか否かを判定するための判定回路３３を構成する。ＮＭＯＳトランジスタＭＮ１２のソースは判定時にオンとなるＮＭＯＳトランジスタＭＮ１３を介して接地電位Ｖｓｓに接続される。

この実施の形態において、センスアンプ回路３は、通常読み出し及び書き込み後のベリファイ読み出しにおいて、基本的に差動アンプ３１のセンス用入力ノードＰＤＣに転送されるビット線データを、参照ノードＲＤＣに与えられる参照電圧ＶＲＥＦと比較してデータ判定する。このとき、ビット線データ（即ち選択されたメモリセルのデータによるビット線電圧の変化）の差動アンプ３１への転送のために、制御信号ＢＬＣ１Ｒ＝“Ｌ”により制御されるＰＭＯＳトランジスタＭＰ４を用いることが一つの特徴である。ＰＭＯＳトランジスタＭＰ４のしきい値電圧の絶対値│Ｖｔｐ│は、差動アンプ３１の参照ノードＲＤＣに予め与えられる参照電圧ＶＲＥＦとの間で、次式（１）の関係を満たす。参照電圧ＶＲＥＦは、差動アンプ３１の第１の入力ノードＰＤＣが保持する書き込みデータ“０”（＝“Ｌ”レベル），“１”（＝“Ｈ”レベル）の中間レベルである。
Ｖｓｓ＜│Ｖｔｐ│＜ＶＲＥＦ …（１）
この実施の形態のセンスアンプ回路３のもう一つの特徴は、ベリファイ読み出し動作において、差動アンプ３１がデータセンスを行う前（具体的には、ビット線データが差動アンプ３１に転送される前）に、差動アンプ３１が保持する書き込みデータが、データ記憶回路３２に転送されることである。言い換えれば、データセンスのためのビット線放電動作が開始される前に、書き込みデータがデータ記憶回路３２に転送される。これは、データセンス後のセンスデータをデータ記憶回路に転送するという従来のセンスアンプ回路とは異なり、これにより高速センスを可能としている。

以下、具体的にこの実施の形態のＮＡＮＤフラッシュメモリの動作を説明する。

データ書き込みは通常、ブロックのデータを一括消去した後、ページ単位で行われる。簡単に説明すれば、書き込みデータ“０”，“１”に応じて、ビット線ＢＬに“Ｌ”（＝Ｖｓｓ），“Ｈ”（＝Ｖｄｄ）を与え、これを各ＮＡＮＤセルユニットのチャネルに転送する。これらの書き込みデータは、データキャッシュ４を介して、予め差動センスアンプ３１のノードＰＤＣに与えられている。

そして、選択されたワード線に書き込み電圧Ｖｐｇｍを与え、少なくとも選択ワード線よりもビット線側にある非選択ワード線にはデータによらずセルをオンするパス電圧Ｖｐａｓｓを与える。これにより、チャネルがＶｓｓに設定された選択ワード線に沿った“０”書き込みセルでは、浮遊ゲートに電子が注入されて、しきい値の高い“０”データが書かれる。選択ワード線に沿った“１”書き込みセル（書き込み禁止セル）では、チャネルはＶｄｄ−Ｖｔにプリチャージされたフローティング状態にあるために容量カップリングにより上昇して、浮遊ゲートに電子注入が生じない。残りの非選択セルでもチャネルが電位上昇し、書き込みは生じない。

非選択セルでのチャネル電位を効率的に上昇させるためには、セルフブースト方式が利用される。これには、選択ワード線のソース線側に隣接する非選択ワード線に０Ｖを与える通常のセルフブースト方式と、選択ワード線の両隣の非選択ワード線に０Ｖを与えるローカルセルフブースト方式とがあるが、その詳細説明は省く。

二値データの場合には、メモリセルのデータしきい値分布は、図４のようになる。データ“１”（消去状態）はしきい値が低い状態（通常、負のしきい値状態）であり、データ“０は、しきい値が高い状態（通常、正のしきい値状態）である。これらのデータ分布を所定のしきい値範囲に収めるために、データ書き込み動作においては、書き込みパルス印加と、書き込み状態を確認するベリファイ動作とを繰り返す。

図５は、その様な書き込みサイクルを示している。図５に示すように、書き込みパルスＶｐｇｍの印加動作と、書き込みデータを確認するためのベリファイ電圧Ｖｖを与えたベリファイ読み出し動作を含む書き込みサイクルが、１ページ分のデータ書き込みが完了するまで繰り返される。書き込みパルス電圧Ｖｐｇｍは通常、書き込みサイクル毎に順次ΔＶｐｇｍずつ高くする。ベリファイ電圧Ｖｖは、図４に示す“０”データ判定しきい値であって、これが選択ワード線に読み出し電圧として与えられる。

通常データ読み出しでは、図４に示す“０”，“１”のしきい値判定を行うので、ブロック内の選択ワード線には０Ｖを、非選択ワード線にはセルのデータによらずセルをオンさせるパス電圧Ｖｒｅａｄを与えて、選択セルによるビット線の放電の有無を検出する。書き込みベリファイ読み出しでは、“０”データが書かれたか否かを判定するために、選択ワード線に図４に示すベリファイ電圧Ｖｖを与える他、基本的に通常読み出しと同様の動作になる。

前述のように、データ書き込み動作では、“１”データ書き込み（書き込み禁止）のとき、ビット線に“Ｈ”データを与え、ベリファイ読み出しでは、ビット線が放電された“Ｌ”データとしてセンスされる。この様に“１”書き込みデータは、ベリファイ読み出しでデータレベルが反転されるために、複数回の書き込みサイクルを繰り返すためには、書き込みデータを保持して、次のサイクルの“１”書き込みに必要なデータレベルを書き戻す操作が必要である。従来のセンスアンプ回路では、書き込みベリファイ読み出しのために、データセンス後のデータ書き戻しの時間を必要とすることが、高速センスを妨げていた。

これに対してこの実施の形態による図３のセンスアンプ回路３は、書き込みベリファイ読み出し動作では、センス後のデータではなく、データセンス前に書き込みデータをデータ記憶回路３２に転送保持して、差動アンプ３１の参照ノードＲＤＣの参照レベル調整を行うことを可能としている。これらの作用を含めて、図３のセンスアンプ回路３の動作を以下に詳細に説明する。

図６は、センスアンプ回路３のデータ書き込み後のベリファイ読み出し動作タイミングを示している。このベリファイ読み出し動作が始まる前に、差動アンプ３１の入力ノードＰＤＣに、“０”，“１”書き込みデータに応じて、前述のように、“Ｌ”，“Ｈ”が与えられ、これにより書き込み動作が行われる。ここで“１”書き込みデータの“Ｈ”は、先の書き込みサイクルで“０”書き込みがベリファイ読み出しでパスした結果である場合を含む。

タイミングｔ０で制御端子ＢＬＰＲＥにＶｄｄ＋Ｖｔｈ（ＶｔｈはＮＭＯＳトランジスタのしきい値）以上の“Ｈ”レベルが与えられて、ＮＭＯＳトランジスタＭＮ３がオンする。これにより、センスノードＴＤＣがＶｄｄにプリチャージされる。続いて、タイミングｔ１で制御端子ＢＬＣＬＡＭＰに電圧ＶＢＬ＋Ｖｔｈが与えられて、オンしたＮＭＯＳトランジスタＭＮ１によりビット線ＢＬがＶＢＬ（＜Ｖｄｄ）にプリチャージされる。

タイミングｔ２で制御端子ＢＬＰＲＥが“Ｌ”になり、ビット線プリチャージ動作が停止した後、制御端子ＴＤＧが“Ｈ”になる。これにより差動アンプ３１のノードＰＤＣが保持する書き込みデータが、ＮＭＯＳトランジスタＭＮ１１を介してデータ記憶回路３２のノードＮＲに転送される。そして、制御端子ＢＬＣＬＡＭＰが“Ｌ”になってクランプ用トランジスタＭＮ１がオフになった後、タイミングｔ４で選択ブロックの選択ゲート線ＳＧＤが“Ｈ”になる。これにより、選択セルによるビット線ＢＬの放電が開始される。即ち、ビット線放電動作が開始される前に、差動アンプ３１が保持する書き込みデータはデータ記憶回路３２に転送される。

ベリファイ読み出し時選択セルには、前述のようにベリファイ判定電圧Ｖｖが与えられて、データに応じてセル電流が流れる。具体的に、データ“０”が書き込まれた時は、選択セルはオフになり、ビット線ＢＬは放電されない（実線）。データ“１”の時（“１”書き込みデータ又は、“０”書き込みが不十分のとき）は、選択セルはオンして、ビット線ＢＬが放電される（破線）。

この間、差動アンプ３１は活性に保たれるが、タイミングｔ４でセンスアンプ活性化信号がＳＥＮ＝“Ｌ”（＝Ｖｓｓ），ＳＥＮＢ＝“Ｈ”（＝Ｖｄｄ）となり、差動アンプ３１が非活性化される。続いて、タイミングｔ５でイコライズ信号ＥＱが“Ｈ”になって、差動アンプ３１のノードＰＤＣ，ＲＤＣは、Ｖｄｄ／２にイコライズされる。その後、タイミングｔ６で、制御端子ＶＲＥＦＯＮが“Ｈ”になり、ＮＭＯＳトランジスタＭＮ７を介して、参照ノードＲＤＣに参照電圧ＶＲＥＦが与えられる。

次に、タイミングｔ７で制御端子ＲＥＧに“Ｈ”が与えられて、データ記憶回路３２の保持データに応じて、差動アンプ３１の参照ノードＲＤＣの参照電圧が調整される。即ち、記憶ノードＮＲが“Ｌ”（書き込みデータ“０”）のときは、ＮＭＯＳトランジスタＭＮ１０がオフであって、参照ノードＲＤＣは、プリチャージされた参照電圧ＶＲＥＦを保持する。記憶ノードＮＲが“Ｈ”（書き込みデータ“１”）のときは、ＮＭＯＳトランジスタＭＮ１０がオンになり、ＮＭＯＳトランジスタＭＮ９を介して参照ノードＲＤＣは、ＮＭＯＳトランジスタＭＮ１０のソース端子の“Ｌ”レベル（＝Ｖｓｓ）が与えられる。

こうして、参照ノードＲＤＣが書き込みデータに応じてＶＲＥＦ又はＶｓｓに設定された状態で、タイミングｔ８で制御端子ＢＬＣ１Ｒに“Ｌ”が与えられ、転送用ＰＭＯＳトランジスタＭＰ４がオンになる。これにより、差動アンプ３１のノードＰＤＣとセンスノードＴＤＣの間が導通する。ノードＰＤＣ，ＴＤＣは、これらの間の電荷分配によりわずかに電位変動を示す。これに少し遅れてタイミングｔ９で制御端子ＢＬＣＬＡＭＰに、ビット線が十分低レベルに放電されているときにＮＭＯＳトランジスタＭＮ１をオンさせることができるセンス用電圧Ｖｓｅｎ＋Ｖｔｈ（Ｖｓｅｎ＜ＶＢＬ）を与える。

これにより、センス用入力ノードＰＤＣは、ビット線電圧に応じてレベル遷移する。具体的に、書き込みデータ“０”が十分に書かれた場合には、クランプ用トランジスタＭＮ１がオフであり、ノードＰＤＣ，ＴＤＣは“Ｈ”レベルを保つ。書き込みデータ“１”の場合及び、書き込みデータが“０”であるが、しきい値上昇が不十分（“０”書き込みフェイル）の場合、クランプ用トランジスタＭＮ１がオンして、ノードＴＤＣ，ＰＤＣは電荷がビット線ＢＬ側に放電されて、レベル低下する。但し、ノードＰＤＣの“Ｌ”レベルは、ＰＭＯＳトランジスタＭＰ４のしきい値により制限されて、│Ｖｔｐ│以下には下がらない。

この後、タイミングｔ１０で差動アンプ３１が活性化されると、ノードＰＤＣ，ＲＤＣの差が増幅され、一方がＶｄｄに、他方がＶｓｓになる。具体的に、“０”書き込みがパスの場合は、参照ノードＲＤＣに設定された参照電圧ＶＲＥＦより、センス用入力ノードＰＤＣが高レベルであり、ノードＰＤＣがＶｄｄまで増幅される。“１”書き込みの場合は、ノードＰＤＣは低レベル（＝│Ｖｔｐ│）であるが、参照ノードＲＤＣはＶｓｓに設定されているので、ノードＰＤＣが“Ｈ”に反転して、Ｖｄｄになる。“０”書き込みフェイルの場合には、ノードＰＤＣは低レベル（＝│Ｖｔｐ│）であり、これは参照ノードＲＤＣの参照電圧ＶＲＥＦより低いので、ノードＰＤＣが“Ｌ”＝Ｖｓｓに確定する。

以上のように、“０”書き込みが十分に行われ、または“１”書き込みが行われた場合は共に、センス用入力ノードＰＤＣが“Ｈ”、“０”書き込みが不十分な場合には、ノードＰＤＣが“Ｌ”となる。このノードＰＤＣの“Ｈ”，“Ｌ”を次の書き込みデータ“１”，“０”として、１ページ分の書き込みデータが全てパスになるまで、以下同様の書き込みサイクルが繰り返される。

各書き込みサイクルのデータセンス結果は、各書き込みサイクルの最後に、チェック信号ＣＨＫを“Ｈ”にすることで判定される。即ち、１ページ分の書き込みデータが全てパスであれば、参照ノードＲＤＣは全て“Ｌ”であり、判定回路３３のＮＭＯＳトランジスタＭＮ１２がオフ、従って共通端子ＣＯＭは、“Ｈ”となる。１ビットでも“０”書き込みが不十分であれば、共通端子ＣＯＭが“Ｌ”となる。

図７は、通常のデータ読み出し動作のタイミングを図６と比較して示している。通常読み出し動作では、書き込みデータをデータ記憶回路３２に転送保持して、これに応じて差動アンプ３１の参照ノードの電圧を設定するという動作が必要ない。従って、読み出し動作の間、制御信号ＤＴＧ，ＲＥＧは“Ｌ”レベルを保持する。この点を除き、動作タイミングは、図６の書き込みベリファイ読み出し動作と同じである。

以上のようにこの実施の形態によれば、センスアンプ回路に差動アンプを用いることにより、高いセンス感度を得ることができ、読み出し動作の高速化が図られる。またこの実施の形態のセンスアンプ回路では、従来のセンスアンプ回路と異なり、読み出し時にビット線放電動作の開始前に、差動アンプが保持する書き込みデータをデータ記憶回路に転送し、これに応じて差動アンプの参照電圧を調整するという動作を行う。従って、データセンス後にセンスデータの書き戻し動作を行う従来のセンス方式に比べて、無駄な時間を必要とせず、より高速の読み出しが可能になる。さらに、ビット線データを差動アンプに転送するための転送ゲートにＰＭＯＳトランジスタを用いることによって、“０”書き込みが不十分である場合のみ、“Ｌ”レベルデータとしてセンスすることを可能としている。これにより、センスデータをそのまま次の書き込みサイクルの書き込みデータとして用いることができる。

図８は、別の実施の形態によるＮＡＮＤフラッシュメモリのセンスアンプ回路３のセンスユニット構成を示している。この実施の形態によるフラッシュメモリの全体構成及びセルアレイの構成は、先の実施の形態の図１及び図２と同じである。図８のセンスアンプ回路３では、先の実施の形態の図３に示すセンスアンプ回路と対応する部分に同じ符号を付してある。また図８では、書き込みベリファイ判定に用いられるデータ記憶回路等の回路部分は省略しており、データ読み出しに用いられる回路部分のみ示している。

図８のセンスアンプ回路３は、差動アンプ３１を用いる点、図３と同様である。差動アンプ３１の一方の入力ノード（センス用入力ノード）ＰＤＣには、ビット線プリチャージ用ＮＭＯＳトランジスタＭＮ２とは別に、制御信号ＰＲＥがゲートに与えられるプリチャージ用ＮＭＯＳトランジスタＭＮ２２が接続されている。これに対応して、差動アンプ３１の他方の入力ノード（第１の参照ノード）ＲＤＣにも、制御信号ＰＲＥがゲートに与えられるプリチャージ用ＮＭＯＳトランジスタＭＮ２３が接続されている。

センス用入力ノードＰＤＣは、データ転送回路３４ａを介してビット線ＢＬに接続される。即ち入力ノードＰＤＣは、転送用ＮＭＯＳトランジスタＭＮ３を介して、センスノードＴＤＣに接続される。センスノードＴＤＣは、図３のセンスアンプ回路と同様に、ビット線クランプ用兼プリセンス用のＮＭＯＳトランジスタＭＮ１を介してビット線ＢＬに接続される。センスノードＴＤＣにプリチャージ用ＮＭＯＳトランジスタＭＮ２が接続され、またセンスノードＴＤＣとセンス用入力ノードＰＤＣにそれぞれ電荷保持用のキャパシタＣ１及びＣ２が接続されることは、図３と同様である。

第１の参照ノードＲＤＣは、イコライズ用のＮＭＯＳトランジスタＭＮ７を介して第２の参照ノードＳＤＣに接続され、この第２の参照ノードＳＤＣは、制御信号ＰＲＥがゲートに与えられるプリチャージ用ＮＭＯＳトランジスタＭＮ２１を介して接地電位端子Ｖｓｓに接続される。第１及び第２の参照ノードＲＤＣ及びＳＤＣにはそれぞれ電荷保持用のキャパシタＣ３及びＣ４が接続されている。キャパシタＣ１−Ｃ４は、先の実施の形態と同様、ＭＯＳキャパシタである。

第１の参照ノードＲＤＣに接続されるトランジスタＭＮ７，ＭＮ２１及びこれらのトランジスタの接続ノードである第２の参照ノードＳＤＣに接続されたキャパシタＣ４の部分は、第１の参照ノードＲＤＣに所定の参照電圧を設定するための参照電圧設定回路３５ａを構成している。この参照電圧設定回路３５ａは、後に説明するように、ノードＲＤＣ，ＳＤＣに対する異なる電圧のプリチャージ動作と、これらのノードに接続されたキャパシタＣ３及びＣ４の間での電荷分配とを利用して、入力ノードＰＤＣに転送されるビット線データの判定に供される一定の参照電圧を発生するものである。

この実施の形態によるセンスアンプ回路３を用いた場合の読み出し動作を、図９を参照して説明する。タイミングｔ２０でゲート端子ＢＬＰＲＥにＶｄｄ＋Ｖｔｈ（ＶｔｈはＮＭＯＳトランジスタのしきい値）以上の“Ｈ”レベルを与えることにより、ＮＭＯＳトランジスタＭＮ２がオンして、センスノードＴＤＣがＶｄｄにプリチャージされる。続いて、タイミングｔ２１でゲート端子ＢＬＣＬＡＭＰにＶＢＬ＋Ｖｔｈが与えられ、オンしたＮＭＯＳトランジスタＭＮ１によりビット線ＢＬがＶＢＬにプリチャージされる。ビット線プリチャージ電圧ＶＢＬは、電源電圧Ｖｄｄより低い値とする。このビット線プリチャージと同時に、選択ブロックの選択ワード線ＷＬ（ｓｅｌ）には０Ｖが、残りの非選択ワード線ＷＬ（ｕｎｓｅｌ）にはパス電圧Ｖｒｅａｄが与えられる。但し、ビット線プリチャージ動作の間、ビット線側の選択ゲート線ＳＧＤは、“Ｌ”レベル（＝Ｖｓｓ）に保持される。

クランプ用トランジスタＭＮ１をオフにして、ビット線プリチャージ動作を終了した後、タイミングｔ２２でセンスアンプ活性化信号ＳＥＮ，ＳＥＰをそれぞれ“Ｌ”（＝Ｖｓｓ），“Ｈ”（＝Ｖｄｄ）として、差動アンプ３１を非活性化する。差動アンプ３１が非活性化されるまでは、ノードＰＤＣ，ＲＤＣは、前の読み出しサイクルの読み出しデータに応じて、一方が“Ｈ”，他方が“Ｌ”を保持している。同時に選択ゲート線ＳＧＤに“Ｈ”レベル（例えば、パス電圧Ｖｒｅａｄ）を与えると、選択セルを含むＮＡＮＤセルニットによるビット線ＢＬの放電動作が開始される。具体的に、選択セルがオフ（データ“０”）であれば、ビット線ＢＬは放電されず（実線）、オン（データ“１”）であれば、ビット線ＢＬは選択セルによって放電されて、プリチャージ電圧が次第に低下する（破線）。

その後、タイミングｔ２３でゲートノードＰＲＥにＶｄｄ＋Ｖｔｈを与えて、プリチャージ用トランジスタＭＮ２１，ＭＮ２２及びＭＮ２３をオンにする。これにより、センス用入力ノードＰＤＣと第１の参照ノードＲＤＣは、電源電圧Ｖｄｄに、第２の参照ノードＳＤＣは、接地電位Ｖｓｓにプリチャージされる。

そして、ゲート端子ＢＬＰＲＥ，ＰＲＥを“Ｌ”に戻してノードＰＤＣ，ＲＤＣ，ＴＤＣ，ＳＤＣのプリチャージ動作を終了した後、一定時間後にクランプ用トランジスタＭＮ１のゲートＢＬＣＬＡＭＰにセンス用電圧Ｖｓｅｎ＋Ｖｔｈを与える（タイミングｔ２４）。ここで、Ｖｓｅｎは、タイミングｔ２１で制御端子ＢＬＣＬＡＭＰに与えられるビット線プリチャージ用電圧ＶＢＬよりわずかに低い電圧とする。

このとき、選択セルのデータが“０”であれば、ＮＭＯＳトランジスタＭＮ１はオフであり、センスノードＴＤＣはプリチャージ電圧Ｖｄｄを保つ。選択セルのデータが“１”であれば、ＮＭＯＳトランジスタＭＮ１はオンになり、センスノートＴＤＣは、ほぼビット線電圧まで低下する。

そして、タイミングｔ２４に少し遅れて（或いは同時でもよい）、タイミングｔ２５でゲートノードＴＦＲに“Ｈ”レベルを与えて、ＮＭＯＳトランジスタＭＮ３及びＭＮ７をオンにする。これにより、差動アンプ３１の入力ノードＰＤＣ側では、ノードＰＤＣとＴＤＣの間が導通する。セルデータが“１”の場合は、ノードＰＤＣ，ＴＤＣともプリチャージ電圧Ｖｄｄを保持し、セルデータが“０”の場合は、ノードＰＤＣの容量とノードＴＤＣ及びビット線の容量との間で電荷分配が生じて、ノードＰＤＣは電位低下する。具体的に、ビット線の容量がノードＰＤＣ，ＴＤＣのキャパシタＣ１，Ｃ２の容量に比べて十分大きいとすれば、ノードＰＤＣはほぼビット線電圧まで低下する。以上により、ビット線電圧はクランプ用トランジスタＭＮ１により増幅されて入力ノードＰＤＣに転送されたことになる。

一方差動アンプ３１の参照ノードＲＤＣ側では、ＮＭＯＳトランジスタＭＮ３と同時にイコライズ用ＮＭＯＳトランジスタＭＮ７がオンになって、それぞれＶｄｄとＶｓｓにプリチャージされてフローティングになっているノードＲＤＣとＳＤＣの間で電荷分配が生じ、これらのノードＲＤＣ，ＳＤＣはイコライズされる。具体的にキャパシタＣ３，Ｃ４の容量をそれぞれＣ３，Ｃ４で表すとすれば、ノードＲＤＣ，ＳＤＣに得られる参照電圧Ｖｒｅｆは、下記式（２）で表される。
Ｖｒｅｆ＝Ｖｄｄ・Ｃ３／（Ｃ３＋Ｃ４） …（２）
この参照電圧Ｖｒｅｆは、タイミングｔ２４でのセルデータ“１”のときのビット線電圧より高く、より具体的には、タイミングｔ２５後の入力ノードＰＤＣの“Ｈ”レベルと“Ｌ”レベルの間の値に設定される。そしてＮＭＯＳトランジスタＭＮ３，ＭＮ７をオフにした後、タイミングｔ２６でＳＥＮ＝“Ｈ”，ＳＥＰ＝“Ｌ”として差動アンプ３１を活性化する。これにより、セルデータが“０”のときはノードＰＤＣ，ＲＤＣがそれぞれＶｄｄ，Ｖｓｓに増幅され、セルデータが“１”のときは、ノードＰＤＣ，ＲＤＣがそれぞれＶｓｓ，Ｖｃｃに増幅される。

この実施の形態によるセンスアンプ方式によると、式（２）で表される参照電圧Ｖｒｅｆを最適設定することにより、従来のセンスアンプ方式より高速のデータセンスが可能となる。具体的に説明する。従来のセンスアンプ方式では、ビット線の放電開始（タイミングｔ２２）から、セルデータ“０”，“１”のビット線電圧差が十分に大きくなるまで、データ判定を待たなければならない。特にＮＡＮＤセルユニットのセル数が多くなり、或いは電源電圧が低くなると、ビット線放電波形がより緩やかになるために、データセンスに時間がかかる。

これに対してこの実施の形態では、上述の参照電圧Ｖｒｅｆの最適設定によって、ビット線放電開始から早いタイミングでデータセンスを行うことが可能となる。具体的に例えば、容量Ｃ３，Ｃ４を、Ｃ３＝２×Ｃ４にすれば、Ｖｒｅｆ＝（２／３）Ｖｄｄとなる。即ち、タイミングｔ２４でセルデータ“１”のときのビット線電圧ＶＢＬが（２／３）Ｖｄｄ以下にまで低下していれば、“０”，“１”の判定ができる。言い換えれば、図９におけるタイミングｔ２２からｔ２４までの待ち時間を、短くすることができる。

次に、上記実施の形態による不揮発性半導体記憶装置を搭載した電子カードと、その電子カードを用いた電子装置の実施の形態を説明する。

図１０は、この実施の形態による電子カードと、この電子カードを用いた電子装置の構成を示す。ここでは電子装置は、携帯電子機器の一例としてのディジタルスチルカメラ１０１を示す。電子カードは、ディジタルスチルカメラ１０１の記録媒体として用いられるメモリカード６１である。メモリカード６１は、先の各実施の形態で説明したＮＡＮＤ型フラッシュメモリ或いはメモリシステムが集積化され封止されたＩＣパッケージＰＫ１を有する。

ディジタルスチルカメラ１０１のケースには、カードスロット１０２と、このカードスロット１０２に接続された、図示しない回路基板が収納されている。メモリカード６１は、カードスロット１０２に取り外し可能に装着される。メモリカード６１は、カードスロット１０２に装着されると、回路基板上の電気回路に電気的に接続される。

電子カードが例えば、非接触型のＩＣカードである場合、カードスロット１０２に収納し、或いは近づけることによって、回路基板上の電気回路に無線信号により接続される。

図１１は、ディジタルスチルカメラの基本的な構成を示す。被写体からの光は、レンズ１０３により集光されて撮像装置１０４に入力される。撮像装置１０４は例えばＣＭＯＳイメージセンサであり、入力された光を光電変換し、アナログ信号を出力する。このアナログ信号は、アナログ増幅器（ＡＭＰ）により増幅された後、Ａ／Ｄコンバータによりディジタル変換される。変換された信号は、カメラ信号処理回路１０５に入力され、例えば自動露出制御（ＡＥ）、自動ホワイトバランス制御（ＡＷＢ）、及び色分離処理を行った後、輝度信号と色差信号に変換される。

画像をモニターする場合、カメラ信号処理回路１０５から出力された信号はビデオ信号処理回路１０６に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えばＮＴＳＣ（Ｎａｔｉｏｎａｌ Ｔｅｌｅｖｉｓｉｏｎ Ｓｙｓｔｅｍ Ｃｏｍｍｉｔｔｅｅ）を挙げることができる。ビデオ信号は、表示信号処理回路１０７を介して、ディジタルスチルカメラ１０１に取り付けられた表示部１０８に出力される。表示部１０８は例えば液晶モニターである。

ビデオ信号は、ビデオドライバ１０９を介してビデオ出力端子１１０に与えられる。ディジタルスチルカメラ１０１により撮像された画像は、ビデオ出力端子１１０を介して、例えばテレビジョン等の画像機器に出力することができる。これにより、撮像した画像を表示部１０８以外でも表示することができる。撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５は、マイクロコンピュータ１１１により制御される。

画像をキャプチャする場合、操作ボタン例えばシャッタボタン１１２を操作者が押す。これにより、マイクロコンピュータ１１１が、メモリコントローラ１１３を制御し、カメラ信号処理回路１０５から出力された信号がフレーム画像としてビデオメモリ１１４に書き込まれる。ビデオメモリ１１４に書き込まれたフレーム画像は、圧縮／伸張処理回路１１５により、所定の圧縮フォーマットに基づいて圧縮され、カードインタフェース１１６を介してカードスロット１０２に装着されているメモリカード６１に記録される。

記録した画像を再生する場合、メモリカード６１に記録されている画像を、カードインタフェース１１６を介して読み出し、圧縮／伸張処理回路１１５により伸張した後、ビデオメモリ１１４に書き込む。書き込まれた画像はビデオ信号処理回路１０６に入力され、画像をモニターする場合と同様に、表示部１０８や画像機器に映し出される。

なおこの構成では、回路基板１００上に、カードスロット１０２、撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５、ビデオ信号処理回路１０６、メモリコントローラ１１３、ビデオメモリ１１４、圧縮／伸張処理回路１１５、及びカードインタフェース１１６が実装される。

但しカードスロット１０２については、回路基板１００上に実装される必要はなく、コネクタケーブル等により回路基板１００に接続されるようにしてもよい。

回路基板１００上には更に、電源回路１１７が実装される。電源回路１１７は、外部電源、或いは電池からの電源の供給を受け、ディジタルスチルカメラの内部で使用する内部電源電圧を発生する。電源回路１１７として、ＤＣ−ＤＣコンバータを用いてもよい。内部電源電圧は、上述した各回路に供給される他、ストロボ１１８、表示部１０８にも供給される。

以上のようにこの実施の形態の電子カードは、ディジタルスチルカメラ等の携帯電子機器に用いることが可能である。更にこの電子カードは、携帯電子機器だけでなく、図１２Ａ−１２Ｊに示すような他の各種電子機器に適用することができる。即ち、図１２Ａに示すビデオカメラ、図１２Ｂに示すテレビジョン、図１２Ｃに示すオーディオ機器、図１２Ｄに示すゲーム機器、図１２Ｅに示す電子楽器、図１２Ｆに示す携帯電話、図１２Ｇに示すパーソナルコンピュータ、図１２Ｈに示すパーソナルディジタルアシスタント（ＰＤＡ）、図１２Ｉに示すヴォイスレコーダ、図１２Ｊに示すＰＣカード等に、上記電子カードを用いることができる。

以上述べた実施の形態の不揮発性半導体記憶装置は、次のようにまとめることができる。

（ａ）この発明の一態様による不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたセルアレイと、前記セルアレイのデータ読み出し及び書き込みを行うセンスアンプ回路とを備え、前記センスアンプ回路は、第１及び第２の入力ノードを有し、これらの入力ノードの差電圧を増幅する差動アンプと、前記差動アンプの第１の入力ノードを前記セルアレイのビット線に選択的に接続するためのデータ転送回路と、前記差動アンプの第２の入力ノードに参照電圧を与える参照電圧設定回路と、前記差動アンプの第１の入力ノードにロードされた書き込みデータを一時記憶し、その書き込みデータに応じて前記差動アンプの第２の入力ノードに与えられる参照電圧を調整するためのデータ記憶回路とを有する。

（ｂ）（ａ）記載の不揮発性半導体記憶装置において、前記データ転送回路は、前記セルアレイのビット線とセンスノードとの間に配置された、ビット線電圧をクランプするためのプリセンスアンプを兼ねたクランプ用トランジスタと、前記センスノードに接続されてそのセンスノード及び前記セルアレイのビット線をプリチャージするためプリチャージ用トランジスタと、前記差動アンプの第１の入力ノードと前記センスノードの間に配置されてデータ書き込み時に選択的にオン駆動される転送用ＮＭＯＳトランジスタと、前記差動アンプの第１の入力ノードと前記センスノードの間に配置されてデータ読み出し時に選択的にオン駆動される転送用ＰＭＯＳトランジスタとを有する。

（ｃ）（ａ）記載の不揮発性半導体記憶装置において、データ書き込みサイクル内のベリファイ読み出し動作において、ビット線データが前記差動アンプに転送される前に、前記差動アンプは、第１の入力ノードが保持する書き込みデータが前記データ記憶回路に転送された後非活性化され、次いで前記参照電圧設定回路により第２の入力ノードに参照電圧が設定され、引き続き前記データ記憶回路が保持する書き込みデータに基づいて前記第２の入力ノードの参照電圧が調整される。

（ｄ）（ｃ）記載の不揮発性半導体記憶装置において、前記差動アンプの第１の入力ノードが保持する書き込みデータは、“０”，“１”データがそれぞれ、“Ｌ”，“Ｈ”レベルであり、前記参照電圧設定回路により前記差動アンプの第２の入力ノードに与えられる参照電圧ＶＲＥＦは、前記“Ｌ”，“Ｈ”レベルの間の電圧であってかつ、Ｖｓｓ＜│Ｖｔｐ│＜ＶＲＥＦ（Ｖｔｐは、前記データ転送回路の転送用ＰＭＯＳトランジスタのしきい値電圧）を満たすように設定され、データ書き込みサイクル内のベリファイ読み出し動作において、前記データ記憶回路は、前記差動アンプの第２の入力ノードを、書き込みデータが“０”のとき電圧ＶＲＥＦに保持し、書き込みデータが“１”のとき、電圧ＶＲＥＦから接地電位Ｖｓｓに引き下げる調整を行い、前記差動アンプは、ベリファイ読み出し動作において活性化された時、書き込みデータ“０”が十分に書き込まれた場合及び書き込みデータが“１”の場合に、第１の入力ノードが“Ｈ”レベルに遷移し、書き込みデータ“０”の書き込みが不十分の場合に、前記第１の入力ノードが“Ｌ”レベルに遷移する。

（ｅ）（ｄ）記載の不揮発性半導体記憶装置において、前記データ記憶回路は、ソースに接地電位Ｖｓｓが与えられた、ゲートを記憶ノードとする第１のＮＭＯＳトランジスタと、前記差動アンプの第１の入力ノードと前記第１のＮＭＯＳトランジスタのゲートとの間に配置され、第１のタイミング信号によりゲートが駆動されて前記第１の入力ノードの書き込みデータを前記第１のＮＭＯＳトランジスタのゲートに転送する第２のＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタのドレインと前記差動アンプの第２の入力ノードとの間に配置され、第２のタイミング信号によりゲートが駆動されて書き込みデータが“１”のときに接地電位Ｖｓｓを前記差動アンプの第２の入力ノードに転送する第３のＮＭＯＳトランジスタとを有する。

（ｆ）（ａ）記載の不揮発性半導体記憶装置は更に、前記センスノード及び差動アンプの第１及び第２の入力ノードにそれぞれ接続された、電荷保持用のキャパシタを有する。

（ｇ）（ａ）記載の不揮発性半導体記憶装置は更に、前記差動アンプの第２の入力ノードのレベルを監視して、データ書き込みサイクルでの書き込み完了を判定するための判定回路を有する。

（ｈ）この発明の他の態様による不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたセルアレイと、前記セルアレイのデータ読み出しを行うセンスアンプ回路とを備え、前記センスアンプ回路は、第１及び第２の入力ノードを有し、これらの入力ノードの差電圧を増幅する差動アンプと、前記差動アンプの第１の入力ノードを前記セルアレイのビット線に選択的に接続するためのデータ転送回路と、前記差動アンプの第２の入力ノードとこれに選択的に接続される参照ノードとの間での電荷分配によって前記第２の入力ノードに前記第１の入力ノードに転送されるビット線データの判定のための参照電圧を与える参照電圧設定回路とを有する。

（ｉ）（ｈ）記載の不揮発性半導体記憶装置において、前記データ転送回路は、前記セルアレイのビット線とセンスノードの間に配置された、ビット線電圧をクランプするためのプリセンスアンプを兼ねたクランプ用トランジスタと、前記センスノードに接続されてそのセンスノード及び前記セルアレイのビット線をプリチャージするため第１のプリチャージ用トランジスタと、前記センスノードと前記差動アンプの第１の入力ノードの間に配置された転送用トランジスタと、前記差動アンプの第１の入力ノードに接続されてその入力ノードをプリチャージするための第２のプリチャージ用トランジスタとを有する。

（ｊ）（ｈ）記載の不揮発性半導体記憶装置において、前記参照電圧設定回路は、前記差動アンプの第２の入力ノードに接続されてこれを第１の電圧にプリチャージするための第３のプリチャージ用トランジスタと、前記参照ノードに接続されてこれを前記第１の電圧より低い第２の電圧にプリチャージするための第４のプリチャージ用トランジスタと、前記第２の入力ノードと参照ノード間の電荷分配により前記参照電圧を生成させるために、プリチャージされた前記第２の入力ノードと参照ノードの間を選択的に短絡するイコライズ用トランジスタとを有する。

（ｋ）（ｈ）記載の不揮発性半導体記憶措置は更に、前記センスノード、前記差動アンプの第１及び第２の入力ノード及び参照ノードにそれぞれ接続された電荷保持用のキャパシタを有する。

（ｌ）（ａ）〜（ｋ）のいずれかに記載の不揮発性半導体記憶装置において、前記セルアレイは、制御ゲートがそれぞれ異なるワード線に接続された複数のメモリセルが直列接続された複数のＮＡＮＤセルユニットを有し、各ＮＡＮＤセルユニットは一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続されている。

この発明は上記実施の形態に限定されない。例えば上記実施の形態では、ＮＡＮＤ型フラッシュメモリを説明したが、ＮＯＲ型，ＤＩＮＯＲ型等の他の不揮発性半導体記憶装置に同様にこの発明を適用することができる。

この発明の実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロック構成を示す図である。 同フラッシュメモリのセルアレイ構成を示す図である。 同フラッシュメモリのセンスアンプ回路の構成を示す図である。 同フラッシュメモリのデータしきい値分布を示す図である。 同フラッシュメモリのデータ書き込み動作を説明するための図である。 同フラッシュメモリの書き込み後のベリファイ読み出し動作のタイミング図である。 同フラッシュメモリの通常読み出し動作のタイミング図である。 他の実施の形態によるフラッシュメモリのセンスアンプ回路の構成を示す図である。 同フラッシュメモリの読み出し動作のタイミング図である。 ディジタルスチルカメラに適用した実施の形態を示す図である。 同ディジタルスチルカメラの内部構成を示す図である。 ビデオカメラに適用した実施の形態を示す図である。 テレビジョンに適用した実施の形態を示す図である。 オーディオ機器に適用した実施の形態を示す図である。 ゲーム機器に適用した実施の形態を示す図である。 電子楽器に適用した実施の形態を示す図である。 携帯電話に適用した実施の形態を示す図である。 パーソナルコンピュータに適用した実施の形態を示す図である。 パーソナルディジタルアシスタント（ＰＤＡ）に適用した実施の形態を示す図である。 ヴォイスレコーダに適用した実施の形態を示す図である。 ＰＣカードに適用した実施の形態を示す図である。

符号の説明

１…セルアレイ、２…ロウデコーダ、３…センスアンプ回路、４…データキャッシュ、５…カラムデコーダ、６…アドレスレジスタ、７…Ｉ／Ｏバッファ、８…コントローラ、９…高電圧発生回路、３１…差動アンプ、３２…データ記憶回路、３３…判定回路、３４，３４ａ…データ転送回路、３５，３５ａ…参照電圧設定回路、ＭＮ１…クランプ用トランジスタ、ＭＮ２…プリチャージ用トランジスタ、ＰＤＣ，ＲＤＣ…入力ノード、ＴＤＣ…センスノード、ＳＤＣ…参照ノード。

Claims (3)

1. 電気的書き換え可能な不揮発性メモリセルが配列されたセルアレイと、
   前記セルアレイのデータ読み出し及び書き込みを行うセンスアンプ回路とを備え、
   前記センスアンプ回路は、
   第１及び第２の入力ノードを有し、これらの入力ノードの差電圧を増幅する差動アンプと、
   前記差動アンプの第１の入力ノードを前記セルアレイのビット線に選択的に接続するためのデータ転送回路と、
   前記差動アンプの第２の入力ノードにトランジスタを介して参照電圧を与える参照電圧設定回路と、
   前記差動アンプの第１の入力ノードにロードされた書き込みデータを一時記憶し、その書き込みデータに応じて前記差動アンプの第２の入力ノードに前記トランジスタを介して与えられた参照電圧を、前記トランジスタを非活性化させた後に調整するためのデータ記憶回路と、
   を有することを特徴とする不揮発性半導体記憶装置。
2. 前記データ転送回路は、
   前記セルアレイのビット線とセンスノードとの間に配置された、ビット線電圧をクランプするためのプリセンスアンプを兼ねたクランプ用トランジスタと、
   前記センスノードに接続されてそのセンスノード及び前記セルアレイのビット線をプリチャージするためプリチャージ用トランジスタと、
   前記差動アンプの第１の入力ノードと前記センスノードの間に配置されてデータ書き込み時に選択的にオン駆動される転送用ＮＭＯＳトランジスタと、
   前記差動アンプの第１の入力ノードと前記センスノードの間に配置されてデータ読み出し時に選択的にオン駆動される転送用ＰＭＯＳトランジスタとを有する
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. データ書き込みサイクル内のベリファイ読み出し動作において、ビット線データが前記差動アンプに転送される前に、前記差動アンプは、第１の入力ノードが保持する書き込みデータが前記データ記憶回路に転送された後非活性化され、次いで前記参照電圧設定回路により第２の入力ノードに参照電圧が設定され、引き続き前記データ記憶回路が保持する書き込みデータに基づいて前記第２の入力ノードの参照電圧が調整される
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。

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