JP2017168164A - メモリデバイス - Google Patents

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Abstract

【課題】メモリデバイスの特性の向上を図る。【解決手段】本実施形態のメモリデバイスは、第１のデータに関連付けられた第１のメモリセルに対する判定動作時において、第１のメモリセルに接続された第１のビット線が、第１の電圧を用いて充電され（ＳＴＰ１）、第１のセンス動作が、第１のビット線の電流又は電位をセンスするために実行され（ＳＴＰ２）、第２の期間において、第１のセンス動作の結果が第１の結果である場合、第１のビット線は第１の電圧を用いて充電され、第１のセンス動作の結果が第２の結果である場合、第１のビット線は第１の電圧より小さい第２の電圧を用いて充電され（ＳＴＰ３）、第３の期間内において、第２のセンス動作が、充電が完了された第１のビット線の電流又は電位をセンスするために実行される（ＳＴＰ４）。【選択図】図８

Description

本実施形態は、メモリデバイスに関する。
ＮＡＮＤ型フラッシュメモリは、様々な電子機器に用いられている。
特開２００７−２６６１４３号公報
メモリデバイスの特性の向上を図る。
本実施形態のメモリデバイスは、複数のメモリセルと、前記複数のメモリセルのゲートに接続されたワード線と、前記複数のメモリセルの一端に接続された複数のビット線と、前記複数のメモリセルのしきい値電圧の判定動作を制御する制御回路と、含み、前記複数のメモリセルのうち第１のデータに関連付けられた第１のメモリセルに対する前記判定動作時において、第１の期間において、前記複数のビット線のうち前記第１のメモリセルに接続された第１のビット線が、第１の電圧を用いて充電され、前記第１の期間内において、第１のセンス動作が、前記第１のビット線の電流又は電位をセンスするために、実行され、第２の期間において、前記第１のセンス動作の結果が第１の結果である場合、前記第１のビット線は、前記第１の電圧を用いて充電され、前記第１のセンス動作の結果が第２の結果である場合、前記第１のビット線は前記第１の電圧より小さい第２の電圧を用いて充電され、第３の期間内において、第２のセンス動作が、充電が完了された前記第１のビット線の電流又は電位をセンスするために、実行される。
実施形態のメモリデバイスを含むメモリシステムを示すブロック図。 実施形態のメモリデバイスの内部構成の一例を示すブロック図。 実施形態のメモリデバイスのメモリセルアレイの内部構成の一例を示す図。 実施形態のメモリデバイスのメモリセルアレイの構造例を示す断面図。 実施形態のメモリデバイスのデータ保持状態を説明するための図。 実施形態のメモリデバイスの回路構成の一例を示す等価回路図。 実施形態のメモリデバイスの動作例を示すタイミングチャート。 実施形態のメモリデバイスの動作例を示すフローチャート。 実施形態のメモリデバイスの動作例を説明するための図。 実施形態のメモリデバイスの動作例を示すタイミングチャート。 実施形態のメモリデバイスの動作例を説明するための模式図。 実施形態のメモリデバイスの動作例を説明するための模式図。 実施形態のメモリデバイスの動作例を説明するための模式図。 実施形態のメモリデバイスの動作例を説明するための模式図。 実施形態のメモリデバイスの動作例を示すタイミングチャート。
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
また、以下の実施形態において、末尾に区別化のための数字／英字を伴った参照符号（例えば、ワード線ＷＬやビット線ＢＬ、各種の電圧及び信号など）が相互に区別されない場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
［実施形態］
図１乃至図１３を参照して、実施形態に係るメモリデバイスを、説明する。
（１） 構成
図１乃至図５を用いて、実施形態のメモリデバイスの構成例を説明する。
図１に示されるように、本実施形態のメモリデバイスを含むメモリシステム９は、ストレージデバイス５００、及び、ホストデバイス６００を含む。
ホストデバイス６００は、例えば、コネクタ、ケーブル、無線通信、又はインターネットなどによって、ストレージデバイス５００に結合される。
ホストデバイス６００は、データの書き込み、データの読み出し、及びデータの消去を、ストレージデバイス５００に要求する。
ストレージデバイス５００は、メモリコントローラ５と、メモリデバイス（半導体メモリ）１と、を含む。
メモリコントローラ５は、ホストデバイス６００の要求に応じた動作を、メモリデバイス１に実行させる。
メモリコントローラ５は、例えば、プロセッサ（ＣＰＵ）、ＤＲＡＭ、ＳＲＡＭ及びＥＣＣ回路などを含む。ＣＰＵは、メモリコントローラ５全体の動作を制御する。ＤＲＡＭ及びＳＲＡＭは、データ、プログラム（ソフトウェア／ファームウェア）及びストレージデバイス／メモリデバイスの管理情報（管理テーブル）を、一時的に保持する。ＥＣＣ回路は、メモリデバイス１から読み出されたデータ内の誤りを検出し、検出された誤りを訂正する。
メモリデバイス１は、データを記憶する。メモリデバイス１は、コントローラ５からの指示（ホストデバイス６００の要求）に基づいて、データの書き込み、データの読み出し及びデータの消去を実行する。
メモリデバイス１は、例えば、ＮＡＮＤ型フラッシュメモリである。フラッシュメモリ１を含むストレージデバイス５００（又は、メモリシステム９）は、例えば、メモリカード（例えば、ＳＤＴＭカード、ｅＭＭＣＴＭ）、ＵＳＢメモリ、又は、Solid State Drive（ＳＳＤ）などである。
ＮＡＮＤ型フラッシュメモリ１とメモリコントローラ５との間において、各種の信号が、送受信される。
例えば、フラッシュメモリ１とメモリコントローラ５との間におけるＮＡＮＤインターフェイス規格に基づいた制御信号として、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ及びライトプロテクト信号ＷＰｎなどが、使用される。信号ＣＥｎは、フラッシュメモリ１をイネーブルにするための信号である。信号ＣＬＥ及び信号ＡＬＥのそれぞれは、Ｉ／Ｏ線ＩＯ（ＩＯ１〜ＩＯ８）上の信号がコマンド及びアドレス信号であることをに通知する信号である。信号ＷＥｎ及び信号ＲＥｎのそれぞれは、例えば、８本のＩ／Ｏ線ＩＯを介した信号の入力及び出力を、指示する信号である。信号ＷＰｎは、例えば、電源のオンオフ時に、フラッシュメモリ１を保護状態するための信号である。フラッシュメモリ１の動作状態に基づいて、レディ／ビジー信号ＲＢｎが生成され、コントローラ５に送信される。信号ＲＢｎは、フラッシュメモリ１がレディ状態（コントローラ５からの命令を受け付ける状態）であるか、ビジー状態（コントローラ５からの命令を受け付けない状態）であるかを、コントローラ５に通知する信号である。
例えば、信号ＲＢｎは、フラッシュメモリ１がデータの読み出し等の動作中には “Ｌ”レベル（ビジー状態）とされ、これらの動作が完了すると“Ｈ”レベル（レディ状態）とされる。
図２に示されるように、ＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ１１、ロウ制御回路１２、センスアンプ回路１３、データ保持回路１４、ソース線ドライバ１５、ウェルドライバ１６、入出力回路１７、電圧生成回路１８、シーケンサ１９などを含む。
メモリセルアレイ１１は、複数のブロックＢＫ（ＢＫ０，ＢＫ１，ＢＫ２，・・・）を含む。各ブロックＢＫは、複数のＮＡＮＤストリング（メモリセルストリング）１１１を含む。ＮＡＮＤストリング１１１は、複数のメモリセルを含む。
メモリセルアレイ１１の内部構成は、後述される。
ロウ制御回路１２は、メモリセルアレイ１１のロウ（例えば、ワード線）を制御する。
センスアンプ回路１３は、データの読み出し時に、メモリセルアレイ１１内のビット線に出力された信号（データ）を、センス及び増幅する。例えば、センスアンプ回路１３は、ビット線（又はビット線に接続されたある配線）における電流の発生、又は、ビット線（又はビット線に接続されたある配線）の電位の変動を、メモリセルＭＣからの信号として、センスする。これによって、センスアンプ回路１３は、メモリセルＭＣに保持されたデータを読み出す。また、センスアンプ回路１３は、データの書き込み時に、書き込みデータに応じた信号に応じて、ビット線の電位を制御する。
データ保持回路（例えば、ページバッファ回路）１４は、メモリセルアレイ１１から出力されたデータ、メモリセルアレイ１１に入力されるデータ（メモリコントローラ５からのデータ）を一時的に保持する。
ソース線ドライバ１５は、メモリセルアレイ１１内のソース線の電位を、制御する。ウェルドライバ１６は、メモリセルアレイ１１内のウェル領域の電位を制御する。
入出力回路１７は、コントローラ５からの各種の制御信号及びＩ／Ｏ線ＩＯ１〜ＩＯ８上の信号のインターフェイス回路として機能する。
電圧生成回路１８は、メモリセルアレイ１１の動作に用いられる各種の電圧を生成する。
シーケンサ１９は、フラッシュメモリ１全体の動作を制御する。シーケンサ１９は、メモリコントローラ５とフラッシュメモリ１との間で送受信される制御信号及びコマンドに基づいて、フラッシュメモリ１内部の動作を、制御する。
＜３次元構造メモリセルアレイの構成＞
図３及び図４を参照して、本実施形態のフラッシュメモリにおけるメモリセルアレイの内部構成の一例について、説明する。
本実施形態のフラッシュメモリ１は、例えば、３次元構造のメモリセルアレイ１１を含む。
図３は、３次元構造のメモリセルアレイ１１における１つのブロックの等価回路図である。ＮＡＮＤ型フラッシュメモリのメモリセルアレイ１１において、ブロックＢＬＫはデータの消去単位である。但し、メモリセルアレイ１１に対する消去動作は、ブロックより小さい単位（記憶領域）に対して、実行されてもよい。フラッシュメモリの消去動作に関して、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載された構成が、参照され、本実施形態に援用される。
図３に示される例のように、３次元構造のメモリセルアレイ１１において、１つのブロックＢＬＫは、複数（例えば、４つ）のストリングユニットＳＵ（ＳＵ０，ＳＵ１，ＳＵ２・・・）を含む。
複数のストリングユニットＳＵは、複数のＮＡＮＤストリング（メモリセルストリング）１１１を含む。
ＮＡＮＤストリング１１１は、複数のメモリセル（メモリ部又はメモリ素子ともよばれる）ＭＣと、複数のセレクトトランジスタＳＴ１，ＳＴ２とを含む。
メモリセルＭＣ（ＭＣ０，ＭＣ１，・・・，ＭＣ（ｍ−２），ＭＣ（ｍ−１））は、制御ゲートと電荷蓄積層（メモリ膜）とを含む。ＮＡＮＤストリング１１１内において、複数のメモリセルＭＣは、２つのセレクトトランジスタＳＴ１，ＳＴ２間に、直列接続される。直列接続された複数のメモリセルＭＣのうち、ドレイン側のメモリセルＭＣの一端（ソース／ドレインの一方）は、ドレイン側セレクトトランジスタＳＴ１の一端に接続されている。直列接続された複数のメモリセルＭＣのうち、ソース側のメモリセルＭＣの一端は、ソース側セレクトトランジスタＳＴ２の一端に接続されている。
複数のワード線ＷＬ（ＷＬ０，ＷＬ１，・・・，ＷＬ（ｍ−２），ＷＬ（ｍ−１））は、対応するメモリセルＭＣのゲートにそれぞれ接続されている。“ｍ”は、２以上の自然数である。例えば、１つのワード線ＷＬは、複数のストリングユニットＳＵ内のメモリセルＭＣに共通に接続される。
データの書き込み及びデータの読み出しは、いずれか１つのストリングユニットＳＵにおけるいずれかの１つのワード線ＷＬに接続されたメモリセルＭＣに対して、一括して行われる。このデータの書き込み及びデータの読み出しの単位ＰＡＧＥは、「ページ」とよばれる。
複数のドレイン側セレクトゲート線ＳＧＤ（ＳＧＤ０〜ＳＧＤ３）は、対応するストリングユニットＳＵのドレイン側セレクトトランジスタＳＴ１のゲートに、それぞれ接続されている。
複数のソース側セレクトゲート線ＳＧＳ（ＳＧＳ０〜ＳＧＳ３）は、対応するストリングユニットＳＵのソース側セレクトトランジスタＳＴ２のゲートに、それぞれ接続されている。
ソース線ＳＬは、ソース側セレクトトランジスタＳＴ２の他端（ソース／ドレインの他方）に接続されている。
ドレイン側セレクトトランジスタＳＴ１の他端は、複数のビット線のうちいずれか１つのビット線ＢＬ（ＢＬ０，ＢＬ１，・・・，ＢＬ（ｎ−１））に接続される。尚、“ｎ”は、１以上の自然数である。
メモリセルアレイ１１内のブロックＢＬＫの数、１つのブロックＢＬＫ内のストリングユニットＳＵの数、ＮＡＮＤストリング１１１内のメモリセルＭＣの数は、任意である。
図４のメモリセルアレイ１１の模式的な断面構造を示す図において、図示の簡略化のため、３つのＮＡＮＤストリングが抽出されて、示されている。
図４に示されるように、半導体領域（例えば、Ｓｉ基板）内のｐ型ウェル領域２０上に、複数のＮＡＮＤストリング１１１が設けられている。
半導体ピラー３１が、ｐ型ウェル領域２０上に設けられている。半導体ピラー３１は、Ｄ３方向（ウェル領域２０（基板）の表面に対して垂直方向）に延在している。半導体ピラー３１は、ＮＡＮＤストリング１１１の電流経路として機能する。半導体ピラー３１は、メモリセルＭＣ及びセレクトトランジスタＳＴ１及びＳＴ２の動作時に、メモリセルＭＣ及びトランジスタＳＴのチャネルが形成される領域である。
半導体ピラー３１の側面上に、メモリ膜２９が設けられている。メモリ膜２９は、ゲート絶縁膜２９０、電荷蓄積層（絶縁膜）２９１、及びブロック絶縁膜２９２が、半導体ピラー３１側から順次設けられている。
複数の導電層２３，２５，２７が、層間絶縁膜（図示せず）を介して、ウェル領域２０上に、積層されている。各導電層２３，２５，２７は、メモリ膜を介して、半導体ピラー３１の側面上に設けられている。各導電層２３，２５，２７は、Ｄ２方向に延在する。
複数の導電層２３は、ワード線ＷＬとしてそれぞれ機能する。
複数（本例では、４つ）の導電層２５は、各ＮＡＮＤストリング１１１において、同一のドレイン側セレクトゲート線ＳＧＤに接続される。４つの導電層２５は、実質的に１つのセレクトトランジスタＳＴ１のゲート電極として機能する。
複数（本例では、４つ）の導電層２７は、同一のソース側セレクトゲート線ＳＧＳに接続される。４つの導電層２７は、実質的に１つのセレクトトランジスタＳＴ２のゲート電極として機能する。例えば、同一のストリングユニットＳＵ内の導電層（ソース側セレクトゲート線）２７は、互いに共通に接続されている。
半導体ピラー３１の上端の上方に、ビット線ＢＬとして機能する導電層３２が設けられている。ビット線ＢＬは、プラグ（図示せず）を介して、半導体ピラー３１に電気的に接続されている。導電層３２は、Ｄ１方向に延在する。
ウェル領域２０の表面領域内に、ｎ＋型不純物拡散層３３及びｐ＋型不純物拡散層３４が、設けられている。
拡散層３３上に、コンタクトプラグ３５が設けられている。コンタクトプラグ３５上に、導電層３６が、設けられている。導電層３６は、ソース線ＳＬとして機能する。隣り合うＮＡＮＤストリング１１１間のウェル領域２０上に、ゲート絶縁膜３０が形成される。導電層２７及びゲート絶縁膜３０は、拡散層３３近傍まで延在する。これによって、セレクトトランジスタＳＴ２がオン状態とされる際には、セレクトトランジスタＳＴ２のチャネルは、メモリセルＭＣと拡散層３３とを電気的に接続する。
拡散層３４上に、コンタクトプラグ３７が設けられている。コンタクトプラグ３７上に、導電層３８が設けられている。導電層３８は、ウェル配線ＣＰＷＥＬＬとして機能する。ウェル配線ＣＰＷＥＬＬに電圧が印加されることによって、半導体ピラー３１に対する電位の印加が、可能である。
以上のように、各ＮＡＮＤストリング１１１において、セレクトトランジスタＳＴ２、複数のメモリセルＭＣ、及びセレクトトランジスタＳＴ１が、ウェル領域２０上に順次積層されている。
複数のＮＡＮＤストリング１１１は、Ｄ２方向に配列されている。各ストリングユニットＳＵは、Ｄ２方向に並ぶ複数のＮＡＮＤストリング１１１の集合である。
メモリ膜２９内に電荷が注入されることによって、メモリセルＭＣのしきい値電圧が変化する。メモリセルＭＣのしきい値電圧の変化を利用して、データがメモリセルに書き込まれる。例えば、メモリセルＭＣは、１ビット以上のデータを記憶可能である。
図５に示されるように、メモリセルＭＣが、２ビット（“１１”、“１０”、“０１”、“００”）のデータを記憶する場合、メモリセルＭＣのしきい値電圧の分布（以下では、しきい値分布とよぶ）に関して、２ビット（４値）のデータに対応するように、４つのしきい値分布（レベル／ステート）ＬＶＥ，ＬＶＡ，ＬＶＢ，ＬＶＣが、設定される。
メモリセルＭＣのしきい値電圧は、Ｅレベル、Ａレベル、Ｂレベル及びＣレベルのしきい値分布ＬＶＥ，ＬＶＡ，ＬＶＢ，ＬＶＣのうち、いずれか１つに属する。これによって、メモリセルＭＣは、２ビットのデータを記憶する。
以下において、Ａレベルセルは、Ａレベルに対応するデータを記憶するメモリセル又はＡレベルに対応するデータが書き込まれるべきメモリセルのことである。Ｂレベルセルは、Ｂレベルに対応するデータを記憶するメモリセル又はＢレベルに対応するデータが書き込まれるべきメモリセルのことである。Ｃレベルセルは、Ｃレベルに対応するデータを記憶するメモリセル又はＣレベルに対応するデータが書き込まれるべきメモリセルのことである。Ｅレベルセルは、Ｅレベル（消去状態）のメモリセルのことである。
メモリセルＭＣが記憶しているデータを判別するために、しきい値分布間に、判定レベル（判定電圧）が設定されている。データの読み出しのための判定レベル（以下では、読み出しレベルともよぶ）として、レベルＶＡ，ＶＢ，ＶＣが用いられる。
メモリセルＭＣに対するデータの書き込む時において、メモリセルＭＣが書き込まれるべきデータに応じたしきい値分布に達したか否か判定するために、各しきい値分布の下限の電圧値（電位）の近傍に、ベリファイのための判定レベルが、設定されている。
ベリファイのための判定レベル（以下では、ベリファイレベルともよぶ）として、レベルＶＡＶ，ＶＢＶ，ＶＣＶが用いられる。
メモリセルＭＣのゲート（ワード線）に、判定レベルが印加された場合に、メモリセルＭＣがオンするか否か検知される。これによって、メモリセルの記憶しているデータ、或いは、メモリセルのしきい値電圧の大小関係が、判別される。
読み出しパス電圧ＶＲＥＡＤは、複数のしきい値分布のうち最も高いしきい値分布の上限よりも高い電圧である。読み出しパス電圧ＶＲＥＡＤが印加されたメモリセルＭＣは、記憶しているデータに関わらずオンされる。
本実施形態において、３次元構造のメモリセルアレイの構造、動作及び製造方法は、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載された構成が、参照され、援用される。
＜センスアンプ回路の内部構成例＞
図６は、本実施形態のフラッシュメモリのセンスアンプ回路の内部構成の一例を示す等価回路図である。
図６に示されるように、例えば、センスアンプ回路１３は、複数のセンスアンプユニット１３１を含む。１つのセンスアンプユニット１３１が、１つのビット線ＢＬに対応する。
センスアンプユニット１３１は、ビット線制御回路３００及び１以上のデータラッチＤＬ（ＤＬ１，ＤＬ２，ＤＬ３）を含む。
ビット線制御回路３００は、複数のトランジスタ（電界効果トランジスタ）Ｓ１〜Ｓ１２を含む。ビット線制御回路は、以下のような、回路構成を有する。
ｎ型のトランジスタＳ１は、ビット線ＢＬ（ＮＡＮＤストリング１１１）の活性化を、制御する。ビット線の活性化の制御のために、制御信号ＢＬＳが、トランジスタＳ１のゲートに供給される。
トランジスタＳ１の一端（ソース／ドレインの一方）は、ビット線ＢＬに接続されている。トランジスタＳ１の他端（ソース／ドレインの他方）は、ノード（配線／端子）ＢＬＩに接続されている。
例えば、高耐圧トランジスタＳ１は、比較的高い電圧をビット線ＢＬに転送するために、比較的高い絶縁耐性を有する。この結果として、高耐圧トランジスタＳ１は、比較的高いしきい値電圧を有する。
ｎ型のトランジスタＳ２は、ビット線ＢＬの電位を制御する。制御信号ＢＬＣが、トランジスタＳ２のゲートに供給される。トランジスタＳ２は、制御信号ＢＬＣに応じた電位に、ビット線ＢＬの電位をクランプする。
トランジスタＳ２の一端は、ノードＢＬＩに接続されている。トランジスタＳ２の他端は、ノードＳＣＯＭに接続されている。
ｎ型のトランジスタＳ３は、ノードＳＳＲＣとノードＳＣＯＭとの間の電気的な接続を、制御する。トランジスタＳ３の一端は、ノードＳＣＯＭに接続されている。トランジスタＳ３の他端は、ノードＳＳＲＣに接続されている。制御信号ＢＬＸが、トランジスタＳ３のゲートに供給される。
ノードＳＳＲＣは、ｎ型トランジスタＳ４ａの一端及びｐ型トランジスタＳ４ｂの一端に、接続されている。
ｎ型トランジスタＳ４ａの他端は、ノードＳＲＣＧＮＤに接続されている。ｐ型トランジスタＳ４ｂの他端は、ノードＶＤＤＳＡに接続されている。
グランド電圧（グランド電位）Ｖｓｓが、ノード（グランド端子）ＳＲＣＧＮＤに印加されている。ある電圧値を有する電圧（＞Ｖｓｓ）が、ノード（電圧端子）ＶＤＤＳＡに印加されている。
２つのトランジスタＳ４ａ，Ｓ４ｂのゲートに、制御信号ＩＮＶ−Ｓが、印加されている。制御信号ＩＮＶ−Ｓの信号レベルに応じて、ｎ型及びｐ型トランジスタＳ４ａ，Ｓ４ｂのうちいずれか一方がオンする。これによって、２つのトランジスタＳ４ａ，Ｓ４ｂのうちオンされたトランジスタを経由して、ノードＳＲＣＧＮＤの電圧及びノードＶＤＤＳＡの電圧のうちいずれか一方が、ノードＳＳＲＣに供給される。
ｎ型のトランジスタＳ５は、ノードＳＣＯＭ（ビット線ＢＬ）とノードＳＥＮとの間の接続を制御する。制御信号ＸＸＬが、トランジスタＳ５のゲートに、供給される。
トランジスタＳ５の一端は、ノードＳＣＯＭに接続されている。トランジスタＳ５の他端は、ノードＳＥＮに接続されている。
ｎ型のトランジスタＳ６は、ノードＳＥＮとノードＶＳＥＮＰとの接続を制御する。制御信号ＨＬＬが、トランジスタＳ６のゲートに供給される。トランジスタＳ６の一端は、ノードＳＥＮ及びトランジスタＳ５の他端に接続されている。トランジスタＳ６の他端は、ノードＶＳＥＮＰに接続されている。ノードＶＳＥＮＰに、ある電圧値の電圧が印加される。
ｎ型のトランジスタＳ７，Ｓ８は、メモリセルＭＣのしきい値電圧に対応した信号を、バスＬＢＵＳ及びラッチＤＬに転送する。
トランジスタＳ７の一端は、バスＬＢＵＳに接続されている。トランジスタＳ７の他端は、トランジスタＳ８の一端に接続されている。トランジスタＳ８の他端は、ノードＣＬＫに接続されている。トランジスタＳ８のゲートは、ノードＳＥＮに接続されている。制御信号ＳＴＢが、トランジスタＳ７のゲートに供給される。
ノードＳＥＮは、ノードＣＬＫに容量結合している。ノードＳＥＮとノードＣＬＫとの間に、キャパシタＣｓｅｎが接続される。キャパシタＣｓｅｎの一端は、トランジスタＳ８のゲート及びノードＳＥＮに接続されている。キャパシタＣｓｅｎの他端は、ノードＣＬＫに接続されている。
ノードＳＥＮ及びキャパシタＣｓｅｎは、容量素子としての機能によって、メモリセルＭＣのしきい値電圧に対応した信号（電荷）を、保持できる。ノードＳＥＮの電位に応じて、トランジスタＳ８がオン又はオフする。
トランジスタＳ７，Ｓ８がオンする場合、充電状態のバスＬＢＵＳが、ノードＣＬＫに電気的に接続される。この場合、バスＬＢＵＳの電位は、ノードＣＬＫの電位（例えば、グランド電圧）程度に変化する。
トランジスタＳ８が、ノードＳＥＮの電位に応じてオフする場合、トランジスタＳ７がオン状態であったとしても、充電状態のバスＬＢＵＳは、オフ状態のトランジスタＳ８によって、ノードＣＬＫから電気的に分離される。この場合、バスＬＢＵＳの電位は、ほとんど変化せず、バスＬＢＵＳは、充電状態を維持する。
このように、ノードＳＥＮの電位に応じて、バスＬＢＵＳの電位が、変化する。この結果として、ノードＳＥＮの電位に対応する信号が、バスＬＢＵＳに転送される。
ｎ型のトランジスタＳ９，Ｓ１０は、ラッチＤＬ又はバスＬＢＵＳに保持された信号を、ノードＳＥＮ（メモリセルＭＣ）に転送する。
トランジスタＳ９の一端は、ノードＳＥＮに接続されている。トランジスタＳ９の他端は、トランジスタＳ１０の一端に接続されている。制御信号ＬＳＬが、トランジスタＳ９のゲートに、供給される。
トランジスタＳ１０の他端は、ノードＶＬＳＡに接続されている。ノードＶＬＳＡに、ある電圧値の電圧が印加される。トランジスタＳ１０のゲートは、バスＬＢＵＳに接続されている。トランジスタＳ１０は、バスＬＢＵＳの電位に応じて、オン又はオフされる。例えば、バスＬＢＵＳは、ある大きさの容量を有する。それゆえ、バスＬＢＵＳは、容量素子として、信号レベルに対応した量の電荷を保持できる。
２つのトランジスタＳ９，Ｓ１０がオンされた場合、ノードＶＬＳＡが、ノードＳＥＮに電気的に接続される。これによって、ノードＶＬＳＡの電位が、ノードＳＥＮに供給される。トランジスタＳ１０がバスＬＢＵＳの電位によってオフされる場合、トランジスタＳ９がオン状態であったとしても、ノードＶＬＳＡは、オフ状態のトランジスタＳ１０によって、ノードＳＥＮから電気的に分離される。
このように、バスＬＢＵＳの電位に対応した信号が、ノードＳＥＮ（ビット線ＢＬ）に転送される。
ｎ型のトランジスタＳ１１の一端は、ノードＳＥＮに接続されている。トランジスタＳ１１の他端は、バスＬＢＵＳに接続されている。トランジスタＳ１１のゲートに、制御信号ＢＬＱが供給される。制御信号ＢＬＱの信号レベルに応じて、トランジスタＳ１１は、オン又はオフされる。トランジスタＳ１１がオフしている場合、ノードＳＥＮは、バスＬＢＵＳから電気的に分離される。トランジスタＳ１１がオン状態である場合、ノードＳＥＮは、バスＬＢＵＳに電気的に接続される。
ｎ型のトランジスタＳ１２は、バスＬＢＵＳの充電（プリチャージ）のために、バスＬＢＵＳとノードＶＨＬＢとの間の接続を、制御する。
トランジスタＳ１２の一端は、バスＬＢＵＳに接続されている。トランジスタＳ１２の他端は、ノードＶＨＬＢに接続されている。制御信号ＬＰＣが、トランジスタＳ１２のゲートに供給されている。トランジスタＳ１２は、制御信号ＬＰＣの信号レベルに応じて、オン又はオフされる。
ｎ型のトランジスタＳ１３は、センスアンプ回路１３とデータ保持回路１４との間のデータの転送を実行するために、バス（ローカルバス）ＬＢＵＳとノード（データバス）ＤＢＵＳとの接続を制御する。
トランジスタＳ１３の一端は、バスＬＢＵＳに接続されている。トランジスタＳ１３の他端は、ノードＤＢＵＳに接続されている。制御信号ＤＳＷが、トランジスタＳ１３のゲートに、供給される。トランジスタＳ１３は、制御信号ＤＳＷの信号レベルに応じて、オン又はオフされる。
センスアンプユニット１３１において、例えば、３つのラッチＤＬ（ＤＬ１，ＤＬ２，ＤＬ３）が、バスＬＢＵＳを介して、１つのビット線制御回路３００に接続されている。
第１のデータラッチ（ＳＤＬ）ＤＬ１は、例えば、ビット線の制御のための信号（情報）を一時的に保持するラッチとして用いられる。
上位データラッチ（ＵＤＬ）ＤＬ２は、例えば、メモリセルＭＣが２ビットのデータを記憶可能である場合、２ビットのうち上位の１ビットを保持する。
下位データラッチ（ＬＤＬ）ＤＬ３は、例えば、メモリセルＭＣが２ビットのデータを記憶可能である場合、２ビットのうち下位の１ビットを保持する。
各ラッチＤＬは、以下のような内部構成を有する。
ラッチＤＬは、１つのフリップフロップＦＦ（ＦＦａ，ＦＦｂ，ＦＦｃ）を含む。フリップフロップＦＦは、４個のトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４を含む。
フリップフロップＦＦ内において、ｎ型のトランジスタＱ１（Ｑ１ａ，Ｑ１ｂ，Ｑ１ｃ）の一端は、ノードＬＡＴ（ＬＡＴ−Ｓ，ＬＡＴ−Ｌ，ＬＡＴ−Ｕ）に接続されている。ｐ型のトランジスタＱ２（Ｑ２ａ，Ｑ２ｂ，Ｑ２ｃ）の一端は、ノードＬＡＴに接続されている。
トランジスタＱ１の他端は、ノード（グランド端子）Ｖｓｓに接続されている。トランジスタＱ２の他端は、トランジスタＱ５を経由して、ノード（電圧端子）ＶＤＤＳＡに接続されている。
２つのトランジスタＱ１，Ｑ２のゲートは、互いに接続されている。
トランジスタＱ３（Ｑ３ａ，Ｑ３ｂ，Ｑ３ｃ）の一端は、ノードＩＮＶ（ＩＮＶ−Ｓ，ＩＮＶ−Ｌ，ＩＮＶ−Ｕ）に接続されている。トランジスタＱ４（Ｑ４ａ，Ｑ４ｂ，Ｑ４ｃ）の一端は、ノードＩＮＶに接続されている。
トランジスタＱ３の他端は、ノードＶｓｓに接続されている。トランジスタＱ４の他端は、トランジスタＱ６を介して、ノードＶＤＤＳＡに接続されている。
２つのトランジスタＱ３，Ｑ４のゲートは、互いに接続されている。
トランジスタＱ１，Ｑ２のゲートは、ノードＩＮＶに接続されている。トランジスタＱ３，Ｑ４のゲートは、ノードＬＡＴに接続されている。
このように、４つのトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４によって、ラッチＤＬの実質的なデータ保持部としてのフリップフロップＦＦが形成される。
トランジスタＱ５（Ｑ５ａ，Ｑ５ｂ，Ｑ５ｃ）及びトランジスタＱ６（Ｑ６ａ，Ｑ６ｂ，Ｑ６ｃ）は、例えば、ｐ型の電界効果トランジスタである。
トランジスタＱ５の一端は、フリップフロップＦＦの電圧入力部（トランジスタＱ２の他端）に接続され、トランジスタＱ５の他端は、ノードＶＤＤＳＡに接続されている。トランジスタＱ６の一端は、フリップフロップＦＦの電圧入力部（トランジスタＱ４の他端）に接続され、トランジスタＱ６の他端は、ノードＶＤＤＳＡに接続されている。
フリップフロップＦＦ内の一方のノードＬＡＴに、転送ゲートとしてのｎ型トランジスタＱ７（Ｑ７ａ，Ｑ７ｂ，Ｑ７ｃ）の一端が、接続されている。トランジスタＱ７の他端は、バスＬＢＵＳに接続されている。
フリップフロップＦＦ内の他方のノードＩＮＶに、転送ゲートとしてのｎ型トランジスタＱ８（Ｑ８ａ，Ｑ８ｂ，Ｑ８ｃ）の一端が、接続されている。トランジスタＱ８の他端は、バスＬＢＵＳに接続されている。
各データラッチＤＬは、互いに異なる制御信号によって、フリップフロップＦＦとノードＶＤＤＳＡとの間の電気的な接続が、制御される。
データラッチＤＬ１において、トランジスタＱ５ａのゲートに、制御信号ＳＬＬが供給され、トランジスタＱ６ａのゲートに、制御信号ＳＬＩが供給される。データラッチＤＬ２において、トランジスタＱ５ｂのゲートに、制御信号ＬＬＬが供給され、トランジスタＱ６ｂのゲートに、制御信号ＬＬＩが供給される。データラッチＤＬ３において、トランジスタＱ５ｃのゲートに、制御信号ＵＬＬが供給され、トランジスタＱ６ｃのゲートに、制御信号ＵＬＩが供給される。
これによって、トランジスタＱ５，Ｑ６に対する互いに独立な制御信号ＳＬＬ，ＬＬＬ，ＵＬＬ，ＳＬＩ，ＬＬＩ，ＵＬＩによって、フリップフロップＦＦに対する電圧ＶＤＤＳＡの供給が、制御される。
各データラッチＤＬにおいて、互いに異なる制御信号によって、データラッチＤＬとバスＬＢＵＳとの間のデータ転送が、制御される。
データラッチＤＬ１において、トランジスタＱ７ａのゲートに、制御信号ＳＴＬが供給され、トランジスタＱ８ａのゲートに、制御信号ＳＴＩが供給される。データラッチＤＬ２において、トランジスタＱ７ｂのゲートに、制御信号ＬＴＬが供給され、トランジスタＱ８ｂのゲートに、制御信号ＬＴＩが供給される。データラッチＤＬ３において、トランジスタＱ７ｃのゲートに、制御信号ＵＴＬが供給され、トランジスタＱ８ｃのゲートに、制御信号ＵＴＩが供給される。
トランジスタＱ７のそれぞれは、互いに独立な制御信号ＳＴＬ，ＬＴＬ，ＵＴＬによって、ノードＬＡＴとバスＬＢＵＳとの間の接続を、制御する。トランジスタＱ８のそれぞれは、互いに独立な制御信号ＳＴＩ，ＬＴＩ，ＵＴＩによって、ノードＩＮＶとバスＬＢＵＳとの間の接続を、制御する。
データラッチＤＬ１内のノードＩＮＶ−Ｓの電位が、配線（図示せず）を介して、トランジスタＳ４ａ，Ｓ４ｂに対する制御信号として、トランジスタＳ４ａ，Ｓ４ｂのゲートに印加される。これによって、ノードＳＳＲＣに出力される電圧が、制御される。
（２） 動作例
図７乃至図１３を参照して、実施形態のメモリデバイスの動作例（制御方法）について、説明する。以下では、図７乃至図１３に加えて、図１乃至図６も適宜用いて、本実施形態のメモリデバイスの動作例について、説明する。
（２−１） 基本動作
本実施形態において、実施形態のフラッシュメモリのデータの書き込み（書き込みシーケンス）について、説明する。
フラッシュメモリにおけるデータの書き込みは、１以上の書き込みループを含む。
図７のタイミングチャート（横軸：時間、縦軸：信号レベル／電位）に示されるように、１つの書き込みループは、プログラム動作とベリファイ動作とを少なくとも含む。
プログラム動作によって、メモリセルＭＣのしきい値電圧が、書き込むべきデータに対応するしきい値分布に向かって、シフトされる。
プログラム動作は、選択ワード線ＷＬｋに、プログラム電圧ＶＰＧＭを印加することによって実行される。プログラム電圧ＶＰＧＭの印加によって、選択ワード線ＷＬｋに接続されたメモリセル（以下では、選択セルとよばれる）ＭＣの電荷蓄積層内に、電子が注入される。これによって、メモリセルＭＣのしきい値電圧が、正の方向にシフトされる。
プログラム動作の後、ベリファイ動作が実行される。
ベリファイ動作によって、メモリセルＭＣのしきい値電圧が、書き込むべきデータに対応した値に達しているか否か検証される。
図７に示されるように、ベリファイ電圧ＶＣＧＲＶの電圧値は、ベリファイすべきデータの応じて、変化する。
メモリセルＭＣが２ビット（４値）のデータを記憶する場合、ベリファイ電圧ＶＣＧＲＶは、Ａレベルに関するベリファイレベルＶＡＶ、Ｂレベルに関するベリファイレベルＶＢＶ及びＣレベルに関するベリファイレベルＶＣＶを含む。
ベリファイ動作内の複数のベリファイ期間のうちＡレベルに関するベリファイ期間ＰＡにおいて、ベリファイ電圧ＶＣＧＲＶの電圧値は、ベリファイレベルＶＡＶに設定される。Ｂレベルに関するベリファイ期間ＰＢにおいて、ベリファイ電圧ＶＣＧＲＶの電圧値は、ベリファイレベルＶＢＶに設定される。Ｃレベルに関するベリファイ期間ＰＣにおいて、ベリファイ電圧ＶＣＧＲＶの電圧値は、ベリファイレベルＶＣＶに設定される。
ベリファイ動作時において、ビット線ＢＬに、ある電位Ｖ２が印加されるように、ビット線ＢＬが充電（プリチャージ）される。
プリチャージが完了したビット線ＢＬに対して、メモリセルＭＣのしきい値電圧をセンスするための動作（以下では、センス動作とよばれる）が、実行される。
以下では、ビット線の充電が開始される時刻Ｔ４からメモリセルのしきい値電圧のセンス動作が開始される時刻Ｔ５までの期間は、デベロッピング期間（充電待ち期間）とよばれる。デベロップ期間は、センスアンプユニット側を基準としたメモリセル内を流れる電流（以下では、セル電流とよばれる）が、定常状態の電流値に収束するように確保された期間である。
本実施形態において、フラッシュメモリのベリファイ動作時、ビット線ＢＬのプリチャージは、選択プリチャージ方式によって、実行される。選択プリチャージ方式は、ベリファイ動作時における書き込むべきデータ毎にビット線のプリチャージを選択的に時分割で実行する方式である。以下では、選択プリチャージ方式において、選択されたビット線のことを、選択ビット線とよぶ。
選択プリチャージ方式において、Ａレベルのベリファイ期間ＰＡにおいて、Ａレベルセルに接続されたビット線ＢＬ−Ａは、プリチャージされる。一方、Ａレベルのベリファイ期間ＰＡにおいて、Ｂレベルセル及びＣレベルセルに接続されたビット線ＢＬ−Ｂ，ＢＬ−Ｃは、プリチャージされない。Ｂレベルのベリファイ期間ＰＢにおいて、Ｂレベルセルに接続されたビット線ＢＬ−Ｂのみが、選択的にプリチャージされる。Ｃレベルのベリファイ期間ＰＣにおいて、Ｃレベルセルに接続されたビット線ＢＬ−Ｃのみが、選択的にプリチャージされる。
このように、選択プリチャージ方式のフラッシュメモリは、書き込むべきデータに応じて、ビット線ＢＬを異なるタイミングで選択的にプリチャージする。これによって、フラッシュメモリは、動作時に発生する電流量を、削減できる。
本実施形態において、ベリファイ動作中において、書き込むべきデータ及びベリファイ結果に応じて、ロックアウト処理によって、ベリファイせずともよいメモリセルに接続されたビット線（例えば、Ｅレベルセルに接続されたビット線ＢＬ−Ｅ）に、グランド電圧Ｖｓｓが印加される。
本実施形態において、ロックアウト処理は、ベリファイ動作において、ベリファイせずともよいメモリセルに接続されたビット線ＢＬにグランド電圧Ｖｓｓを印加する（ビット線をプリチャージしない）動作のことである。例えば、ベリファイ動作中にベリファイ対象から除外されるメモリセル（ロックアウトされるメモリセル）は、Ｅレベルのメモリセル及びベリファイパスのメモリセルである。
本実施形態のフラッシュメモリは、オーバードライブ動作を用いて、ビット線ＢＬの充電（プリチャージ）を行う。
通常のプリチャージ動作において、ビット線をある電位に充電するために、ビット線に充電電流を供給するトランジスタ（充電経路上のトランジスタ）のゲートに、ビット線の所望の電位に対応したターゲット電圧（クランプ電圧）が、印加される。
オーバードライブ動作は、ビット線に充電電流を供給するトランジスタのゲートに、ターゲット電圧よりも高い電圧を印加して、高駆動状態でトランジスタを動作させることによって、ビット線を充電する動作である。オーバードライブ動作によって、ビット線の充電が、高速化される。
以下では、トランジスタがオーバードライブ動作で駆動されている状態（ターゲット電圧より高いゲート電圧がトランジスタに印加されている状態）のことを、オーバードライブ状態とよぶ。また、オーバードライブ状態より低い駆動状態（例えば、トランジスタがターゲット電圧程度で駆動されている状態）のことを、通常状態とよぶ。
本実施形態のフラッシュメモリは、ビット線毎に、オーバードライブ動作を制御する。
例えば、本実施形態のフラッシュメモリは、オーバードライブ動作のための電圧／電流をビット線毎に設定するために、メモリセルのしきい値電圧の判定動作（例えば、ベリファイ動作）中に、図８に示されるフローの処理を実行する。
図８に示されるように、ベリファイ動作時において、オーバードライブ動作によるビット線（例えば、データに基づいて選択されたビット線）の充電が開始される（ステップＳＴＰ１）。
オーバードライブ動作は、デベロッピング期間中におけるビット線の充電が開始された時刻からセンス動作前のある時刻までのオーバードライブ期間内に実行される。オーバードライブ期間は、オーバードライブ動作が実行されている期間のことをである。
本実施形態のフラッシュメモリは、ビット線毎にオーバードライブ動作の制御を行うために、ビット線毎に、オーバードライブ動作による充電中のビット線の電流値又は電位（又は、ビット線に接続されたノードにおける電流値又は電位）に対して、プリセンス動作を行う（ステップＳＴＰ２）。
プリセンス動作は、デベロッピング期間（例えば、オーバードライブ期間）中に実行されるビット線の電流値又は電位のセンス動作のことである。
プリセンス動作は、オーバードライブ動作中において、ビット線の充電が開始された時刻からある時刻までのプリセンス期間内に、実行される。プリセンス動作は、ビット線ＢＬの電位が変動している期間中に実行される。
例えば、図９のグラフ（横軸：時刻、縦軸：電流ＩＳＡの電流値）に示されるように、センスアンプ回路からビット線に供給される電流（充電電流）ＩＳＡの大きさは、ビット線毎に異なる。
ベリファイ電圧が印加された選択ワード線ＷＬｋに、オン状態のメモリセル（以下では、オンセルともよばれる）及びオフ状態のメモリセル（以下では、オフセルともよばれる）が、接続されている。
例えば、オーバードライブ動作によるビット線の充電中のある時刻において、電流（充電電流）ＩＳＡの電流値は、ビット線ＢＬに接続されたメモリセルＭＣのオン／オフ状態、及び、選択されたビット線ＢＬに隣り合う他のビット線の電位の状態に応じて、異なる。
図９において、線Ｆ１は、オフセルに接続されたビット線に対してグランド電圧が印加されたビット線が隣り合っている場合における、オフセルに接続されたビット線の充電電流を示している。また、線Ｆ２は、オンセルに接続されたビット線に対して充電中のビット線が隣り合っている場合における、オンセルに接続されたビット線の充電電流を示している。
充電電流Ｆ１の電流値は、ビット線のプリチャージ中のある時刻ｔａにおいて、第１の電流値ｉ１を示す。これに対して、充電電流Ｆ２の電流値は、時刻ｔａにおいて、第２の電流値ｉ２を示す。
第２の電流値ｉ２は、第１の電流値ｉ１と異なる。例えば、第２の電流値ｉ２は、第１の電流値ｉ１の２分の１から３分の１程度の値を有する。それゆえ、２つの電流値ｉ１，ｉ２の中間値ｉｘ、又は、２つの電流値ｉ１，ｉ２にそれぞれ対応した電位の中間値が、判定基準に用いられることによって、ビット線の充電速度（充電状態）の違いが、判別可能である。
例えば、オンセルに接続されたビット線の充電速度は、オフセルに接続されたビット線の充電速度よりも速い。
本実施形態のフラッシュメモリは、図９に示されるようなセンスアンプ回路１３（センスアンプユニット１３１）内のあるノードの電流値ｉ１，ｉ２、又は、電流値ｉ１，ｉ２の違いに対応したあるノードの電位を、センスする。
プリセンス動作における電流値又は電位のセンス結果に対応する信号が、プリセンス動作の検知結果として、センスアンプ回路の内部（例えば、配線又はノード）に保持される。
ここで、図８に戻り、フラッシュメモリの動作の説明を続ける。
プリセンス動作の後、本実施形態のフラッシュメモリは、ビット線ＢＬ毎のプリセンス動作の結果に応じて、制御期間において、オーバードライブ動作の強度又は期間を、ビット線ＢＬ毎に制御する（ステップＳＴＰ３）。
オーバードライブ動作の強度とは、ビット線のプリチャージのためにビット線に供給される電圧／電流の大きさに対応する。制御期間は、オーバードライブ期間のうち、プリセンス動作の結果に基づいてオーバードライブ動作の強度が制御される期間のことである。
プリセンス動作の結果に基づいて制御されたオーバードライブ動作によって、選択されたビット線は、ビット線の充電速度（充電電流の大きさ）の違いが考慮された電圧／電流電位を用いて、プリチャージされる。
例えば、プリセンス動作の結果が、充電電流Ｆ１に対応する第１の結果を示す場合、第１の電圧がビット線に転送されるプリチャージ動作が、制御期間（時刻ｔａから時刻ｔｂまでの期間の少なくとも一部分）内において、実行される。
一方、プリセンス動作の結果が、充電電流Ｆ２に対応する第２の結果を示す場合、第１の電圧より低い第２の電圧がビット線に転送されるプリチャージ動作が、制御期間内において、実行される。
デベロップメント期間が経過した後のある時刻ｔｂ（例えば、図７の時刻Ｔ５）において、メモリセルＭＣのしきい値電圧の判別のために、ビット線ＢＬに対するセンス動作が実行される（ステップＳＴＰ４）。
センス動作の結果として、選択ワード線ＷＬｋに接続されたメモリセルのオン／オフに対応した信号が、検知される。
フラッシュメモリ１は、センス動作の結果を、メモリセルのしきい値電圧の判定結果として、取得する（ステップＳＴＰ５）。これによって、データの書き込み時におけるベリファイ結果（又は、データ読み出し時におけるメモリセル内のデータ）が、得られる。
このように、本実施形態のフラッシュメモリは、ビット線のプリチャージ時において、充電中のビット線の電流値／電圧値にセンス結果に基づいて、ビット線に対するオーバードライブ動作（プリチャージ）の強さを制御する。
これによって、本実施形態のフラッシュメモリは、動作の速度及び信頼性の向上を図ることができる。
（２−２） 具体例
図１０乃至図１３を参照して、本実施形態のフラッシュメモリの動作例をより具体的に説明する。尚、ここでは、図１０乃至図１３に加えて、図１乃至図９も適宜用いて、本実施形態のフラッシュメモリの具体例について説明する。
本実施形態のフラッシュメモリを含むメモリシステムは、以下のように、書き込み動作を実行する。
図１のホストデバイス６００は、ストレージデバイス５００に対して、データの書き込み要求を送信する。
メモリコントローラ５は、ホストデバイス６００からの要求に応じて、書き込みコマンド、書き込むべきアドレス（選択アドレス）及び書き込むべきデータを、フラッシュメモリ１に送信する。
フラッシュメモリ１は、書き込みコマンド、選択アドレス及びデータを受信する。
図２のシーケンサ１９は、コマンドに基づいて、書き込み動作を開始する。
（ａ）プログラム動作
シーケンサ１９は、図７の書き込みループにおけるプログラム動作を実行するように、フラッシュメモリ１内の各回路を制御する。
電圧生成回路４０は、シーケンサ１９の制御によって、データの書き込みに用いられる各種の電圧を、生成する。
書き込むべきデータが、データ保持回路１４に転送される。上位ページのデータ及び下位ページのデータが、データ保持回路１４及びセンスアンプ回路１３内のデータラッチＤＬに、格納される。尚、上位データ及び下位データの両方が、メモリコントローラ５（又はホストデバイス６００）から提供されてもよい。又は、上位データがメモリコントローラ５から提供され、下位データが、メモリセルアレイ１１内から提供されてもよい。
センスアンプ回路１３において、センスアンプユニット１３１は、データラッチＤＬの保持している情報（例えば、書き込むべきデータ及びベリファイ動作の結果）に基づいて、ビット線ＢＬの電位を制御する。ここで、選択ワード線ＷＬｋに、書き込みセル及び書き込み禁止セルとが接続されている。書き込みセルは、しきい値電圧をシフトさせるメモリセルである。書き込み禁止セルは、しきい値電圧をシフトさせないメモリセルである。
＜時刻Ｔ１＞
図７に示されるように、時刻Ｔ１において、センスアンプユニット１３１は、書き込みセルに接続されたビット線ＢＬに、電圧Ｖｓｓを印加する。センスアンプユニット１３１は、書き込み禁止セルに接続されたビット線ＢＬに、０Ｖより大きい電圧Ｖ１を印加する。
ソース線ドライバ１５は、ソース線ＳＬに、ある大きさの電圧を印加する。ウェルドライバ１６は、ウェル領域２０に、グランド電圧Ｖｓｓを印加する。
シーケンサ１９の制御に基づいて、ロウ制御回路１２は、選択されたストリングユニットＳＵにおいて、選択されたソース側セレクトゲート線ＳＧＳに、電圧Ｖｓｓを印加する。ロウ制御回路１２は、選択されたストリングユニットＳＵ内において、選択されたドレイン側セレクトゲート線ＳＧＤに、オン電圧ＶＳＧＤを印加する。
これによって、書き込みセルに関して、ビット線ＢＬが、オン状態のドレイン側セレクトトランジスタＳＴ１を介して、半導体ピラー７５に電気的に接続される。
一方、書き込み禁止セルに関して、カットオフされたドレイン側セレクトトランジスタＳＴ１によって、書き込み禁止セルに対応するビット線は、半導体ピラー７５から電気的に分離される。
＜時刻Ｔ２〜Ｔ３＞
時刻Ｔ２において、ロウ制御回路１２は、選択ワード線以外のワード線（非選択ワード線）ｏｔｈｅｒＷＬに、非選択電圧（書き込みパス電圧）ＶＰＡＳＳを印加する。
また、ロウ制御回路１２は、非選択ワード線ｏｔｈｅｒＷＬに対する電圧ＶＰＡＳＳの印加と同時に、書き込みパス電圧ＶＰＡＳＳを、選択ワード線ＷＬｋに印加する。ｋは、０以上、ｎ−１以下の整数である。
この後、時刻Ｔ２後のある時刻において、ロウ制御回路１２は、プログラム電圧ＶＰＧＭを選択ワード線ＷＬｋに印加する。選択ワード線ＷＬｋの電位は、書き込みパス電圧ＶＰＡＳＳからプログラム電圧ＶＰＧＭまで、上昇する。
これによって、選択ワード線ＷＬｋに接続されたメモリセルＭＣに関して、書き込みセルのメモリ膜７９内に、電子が注入される。メモリセルＭＣのしきい値電圧の値が、プログラム電圧ＶＰＧＭの印加前の値から正の電圧値の方向にシフトされる。
一方、書き込み禁止セルのチャネル領域の電位はブーストアップされる。これによって、書き込み禁止セルのメモリ膜７９に対する電子の注入は、防止される。
プログラム電圧ＶＰＧＭの印加の後、シーケンサ１９は、プログラム動作を終了するように、各回路の動作を制御する。時刻Ｔ３の以降において、ロウ制御回路１２は、ワード線ＷＬｋ，ｏｔｈｅｒＷＬ及びセレクトゲート線ＳＧＤ，ＳＧＳの電位を、電圧Ｖｓｓに設定する。センスアンプ回路１３は、ビット線の電位を、電圧Ｖｓｓに設定する。
シーケンサ１９は、プログラム動作の後、ベリファイ動作を実行する。
（ｂ）ベリファイ動作
＜時刻Ｔ４Ａ＞
ソース線ドライバ１５は、ベリファイ動作時において、ソース線ＣＥＬＳＲＣに、ある電圧値を有するソース線電圧を印加する。ウェルドライバ１６は、ウェル領域ＣＰＷＥＬＬに、ある電圧値のウェル電圧を印加する。
ロウ制御回路１２は、ドレイン側及びソース側セレクトゲート線ＳＧＤ，ＳＧＳに、電圧ＶＳＧを印加し、セレクトトランジスタＳＴ１，ＳＴ２をオンさせる。
ロウ制御回路１２は、非選択ワード線ｏｔｈｅｒＷＬｓに、非選択電圧（読み出しパス電圧）ＶＲＥＡＤを、印加する。非選択ワード線ｏｔｈｅｒＷＬｓに接続されたメモリセルは、オンする。
時刻Ｔ４Ａにおいて、ロウ制御回路１２は、選択ワード線ＷＬｋに、ベリファイ電圧（読み出し電圧）ＶＣＧＲＶを、印加する。
本実施形態のフラッシュメモリのベリファイ動作は、以下のように、実行される。本実施形態において、ベリファイ動作は、選択プリチャージ方式によって、ビット線の充電が、データ毎に選択的に実行される。また、本実施形態において、ビット線の充電は、オーバードライブ動作を含む制御によって、実行される。
（Ａレベルのベリファイ）
図１０を用いて、本実施形態のフラッシュメモリにおけるＡレベルのベリファイ時におけるビット線の制御ついて、説明する。
尚、以下の説明において、トランジスタのゲートに印加される信号レベルに関して、ｎ型トランジスタがオンされる信号レベル（しきい値電圧以上の電圧値）を区別しない場合、その信号レベルは、電圧値の違いに依存せずに、Ｈ（high）レベルとよばれる。また、ｎ型トランジスタがオフされる信号レベルは、Ｌ（low）レベルとよばれる。この場合、ｐ型トランジスタは、Ｈレベルの信号によって、オフされ、ｐ型トランジスタは、Ｌレベルの信号によってオンされる。
ベリファイ動作時におけるビット線の充電（プリチャージ）の実行のために、シーケンサ１９は、センスアンプユニット１３１（ビット線制御回路３００）を、動作させる。
Ａレベルセルに対応するセンスアンプユニット１３１は、ベリファイすべきメモリセルＭＣに接続されたビット線ＢＬ−Ａのプリチャージを制御する。
一方、Ｂレベルセル及びＣレベルセルに対応するセンスアンプユニット１３１に関して、各センスアンプユニット１３１は、データラッチＤＬ内（及びデータ保持回路１４内）の情報に基づいて、Ｂレベルセル及びＣレベルセルに接続されたビット線ＢＬ−Ｂ，ＢＬ−Ｃに、グランド電圧Ｖｓｓを印加する。
また、Ｅレベルセルに対応するセンスアンプユニット１３１に関して、ビット線制御回路３００は、データラッチＤＬ内の情報に基づいて、ロックアウト処理によって、Ｅレベルセルに接続されたビット線ＢＬ−Ｅに、グランド電圧Ｖｓｓを印加する。Ｅレベルセルに接続されたビット線ＢＬ−Ｅの電位は、ベリファイ動作の開始から終了まで間において、グランド電圧Ｖｓｓに維持される。
本実施形態において、以下のように、ビット線制御回路３００は、ビット線毎に制御されるオーバードライブ動作の実行のために、シーケンサ１９及びセンスアンプ回路１３の制御下において、ビット線ＢＬ−Ａの充電パスに接続されたトランジスタに対する各制御信号の信号レベル（電位／電圧値）を、制御する。
＜時刻Ｔ４０〜Ｔ４２＞
図１０のタイミングチャート（横軸：時間、縦軸：信号レベル／電位）に示されるように、時刻Ｔ４０（時刻Ｔ４Ａ）において、ビット線制御回路３００は、制御信号ＢＬＳの信号レベルを、グランド電圧（Ｌレベル）Ｖｓｓから電圧値ＶＢＬＳに変える。これによって、トランジスタＳ１はオンされる。例えば、電圧値ＶＢＬＳは、７Ｖ程度である。
オン状態のトランジスタＳ１は、ビット線ＢＬ−Ａを、ノードＢＬＩに接続する。
時刻Ｔ４１において、ビット線制御回路３００は、制御信号ＢＬＣ及び制御信号ＢＬＸの信号レベルを、グランド電圧Ｖｓｓより高い電圧値（Ｈレベル）ＶＢＬＣ１，ＶＢＬＸ１にそれぞれ設定する。これによって、トランジスタＳ２及びトランジスタＳ３は、オンされる。
例えば、電圧値ＶＢＬＣ１は、０．５Ｖ＋Ｖｔｎ＋α程度である。電圧値ＶＢＬＸ１は、０．７５Ｖ＋Ｖｔｎ＋α程度である。“Ｖｔｎ”は、ｎ型トランジスタのしきい値電圧を示す。“α”は、オーバードライブ動作のための補正電圧値（以下では、オーバードライブ電圧とよぶ）を示す。例えば、０．５Ｖ＋Ｖｔｎ及び０．７５Ｖ＋Ｖｔｎが、各トランジスタＳ２，Ｓ３のターゲット電圧に相当する。
これによって、Ａレベルセルに接続されたビット線ＢＬ−Ａにおいて、トランジスタＳ２，Ｓ３のオーバードライブ動作によるビット線ＢＬ−Ａの充電（プリチャージ）が、開始される。
オン状態（オーバードライブ状態）のトランジスタＳ３によって、ノードＳＣＯＭは、ノードＳＳＲＣに電気的に接続される。
この時、トランジスタＳ４Ａ，Ｓ４Ｂのゲートに、データラッチＤＬ１のノードＩＮＶ−Ｓの信号が、供給されている。
ベリファイ対象のメモリセル（ここでは、Ａレベルセル）に対応するセンスアンプユニット１３１に関して、データラッチＤＬ１は、信号ＩＮＶ−Ｓにおいて、Ｌレベルの信号を保持している。それゆえ、ｎ型トランジスタＳ４ａはオフされ、ｐ型トランジスタＳ４ｂはオンされる。ノードＶＤＤＳＡが、オン状態のｐ型トランジスタＳ４ｂを介して、ノードＳＳＲＣに電気的に接続される。
この場合、ノードＳＣＯＭの電位が、トランジスタＳ３のゲート電圧に応じた電位にクランプされるように、トランジスタＳ３は、ノードＶＤＤＳＡに印加されている電圧（例えば、２．５Ｖ）を、ノードＳＣＯＭに転送する。
Ａレベルセルのうち、ロックアウト処理の対象のメモリセル（例えば、ベリファイパスのメモリセル）に対応するセンスアンプユニット１３１に関して、データラッチＤＬ１は、信号ＩＮＶ−Ｓにおいて、Ｈレベルの信号を保持している。それゆえ、ｎ型トランジスタＳ４ａはオンされ、ｐ型トランジスタＳ４ｂはオフされる。ノードＳＲＣＧＮＤが、オン状態のｎ型トランジスタＳ４ａを介して、ノードＳＳＲＣに接続される。
この場合、トランジスタＳ３は、グランド電圧ＶｓｓをノードＳＣＯＭに転送する。この結果として、グランド電圧Ｖｓｓが印加されたノードＳＣＯＭに接続されたビット線ＢＬは、ロックアウト処理される。
時刻Ｔ４２において、ビット線制御回路３００は、制御信号ＨＬＬの信号レベルを、ＬレベルからＨレベルに変える。例えば、Ｈレベルの制御信号ＨＬＬは、４Ｖ程度の電圧値を有する。
Ｈレベルの信号ＨＬＬによって、トランジスタＳ６はオンされる。これによって、ノードＳＥＮは、ノードＶＳＥＮＰの電位（例えば、２．５Ｖ）程度に、充電される。
また、時刻Ｔ４２において、ビット線制御回路３００は、制御信号ＬＰＣの信号レベルを、ＬレベルからＨレベルに変える。Ｈレベルの制御信号ＬＰＣによって、トランジスタＳ１２は、オンされる。オン状態のトランジスタＳ１２によって、バスＬＢＵＳは、ノードＶＨＬＢの電位（例えば、２．５Ｖ）程度に、充電される。
＜時刻Ｔ４３＞
制御信号ＨＬＬ，ＬＰＣがＨレベルからＬレベルに遷移された後、時刻Ｔ４３において、ビット線制御回路３００は、制御信号ＸＸＬの信号レベルを、グランド電圧Ｖｓｓから電圧値ＶＸＸＬ１に変える。制御信号ＸＸＬ１によって、トランジスタＳ５は、オンされる。これによって、オーバードライブ期間ＯＤ中において、プリセンス動作が、開始される。例えば、電圧値ＸＸＬ１は、１．０Ｖ＋Ｖｔｎ＋α程度の値を有する。
オン状態（オーバードライブ状態）のトランジスタＳ５によって、ノードＳＥＮは、ノードＳＣＯＭに電気的に接続される。充電が完了されたノードＳＥＮが、ノードＢＬＩ，ＳＣＯＭを介して、充電中のビット線ＢＬ−Ａに電気的に接続される。
ビット線ＢＬ−Ａの充電速度（センスアンプユニット１３１からビット線ＢＬ−Ａへ流れる充電電流の大きさ）に応じて、ノードＳＥＮの電位が、変動する。
ノードＳＥＮの電位の変動量及び変化速度は、ビット線ＢＬ−Ａの充電速度に応じて、ビット線毎に異なる。上述の図９のように、ビット線の充電速度は、例えば、ビット線に電気的に接続されているメモリセル（ベリファイ対象のメモリセル）のオン／オフ状態、及び、ベリファイ対象のメモリセルに接続されたビット線に隣り合う他のビット線の電位（充電状態又は放電状態）に応じて、変化する可能性がある。
ビット線ＢＬ−Ａの充電速度が遅い場合、ノードＳＥＮの電位は、時刻Ｔ４３と時刻Ｔ４４との間のある時刻において、電圧値ＶＳＥＮＰからグランド電圧（Ｌレベル）Ｖｓｓ程度に、低下する。
ビット線ＢＬ−Ａの充電速度が速い場合、時刻Ｔ４３と時刻Ｔ４４との間のある時刻において、ノードＳＥＮは、グランド電圧Ｖｓｓより高い電位（例えば、Ｈレベル）を有する。ビット線ＢＬ−Ａの充電速度が速い場合のノードＳＥＮの電位は、ビット線ＢＬ−Ａの充電速度が遅い場合のノードＳＥＮの電位より高い。但し、この場合において、速い充電速度のビット線に接続されたノードＳＥＮの電位（Ｈレベル）は、電圧値ＶＳＥＮＰ以下になっている。
このように、プリチャージ期間中のビット線ＢＬ−Ａの充電速度（ある時刻におけるビット線の電位／電流値）の違いが、ノードＳＥＮの電位に、反映される。
尚、時刻Ｔ４３において、Ａレベルセルに接続されたビット線ＢＬ−Ａのうち、ロックアウトされたビット線に接続されたノードＳＥＮの電位は、グランド電圧Ｖｓｓに設定される。
＜時刻Ｔ４４＞
時刻Ｔ４４において、ビット線制御回路３００は、制御信号ＸＸＬの信号レベルを、Ｌレベルに設定する。Ｌレベルの信号によって、トランジスタＳ５はオフされ、ノードＳＥＮは、ノードＳＣＯＭから電気的に分離される。
これによって、ベリファイ対象のメモリセル（ここでは、Ａレベルセル）に対応するセンスアンプユニット１３１のそれぞれに関して、ビット線ＢＬ−Ａに対するプリセンス動作の結果（プリセンス期間ＰＳ中のある時刻におけるビット線の電位）を示す信号が、ノードＳＥＮの電位として、ノードＳＥＮ内に一時的に保持される。
データラッチＤＬ１は、制御信号ＳＴＬの信号レベルを、ＬレベルからＨレベルに変える。Ｈレベルの制御信号ＳＴＬによって、トランジスタ（転送ゲート）Ｑ７ａは、オンされる。
オン状態のトランジスタＱ７ａを介して、データラッチＤＬ１のノードＬＡＴ−Ｓが、バスＬＢＵＳに電気的に接続される。ノードＬＡＴ−Ｓの電位に応じて、バスＬＢＵＳの電位が維持される、又は、変化する。
例えば、ベリファイ対象のメモリセル（ここでは、Ａレベルセル）に対応するセンスアンプユニット１３１に関して、ラッチＤＬ１は、ノードＬＡＴ−Ｓに、Ｈレベルの信号を保持している。この場合、バスＬＢＵＳは、充電された状態を維持する。
ロックアウト処理されたＡレベルセルに対応するセンスアンプユニット１３１に関して、データラッチＤＬ１は、ノードＬＡＴ−ＳにＬレベルの信号を保持している。この場合、制御信号ＳＴＬがＨレベルに設定されるタイミングに応じて、バスＬＢＵＳは放電される。これによって、ロックアウト処理されたＡレベルセルに対応するセンスアンプユニット１３１に関して、バスＬＢＵＳの電位は、グランド電圧Ｖｓｓに設定される。
＜時刻Ｔ４５＞
時刻Ｔ４５において、ビット線制御回路３００は、制御信号ＳＴＢの信号レベルを、ＬレベルからＨレベルに変える。Ｈレベルの制御信号ＳＴＢによって、トランジスタＳ７は、オンされる。
ここで、プリセンス動作の結果に基づいたノードＳＥＮの電位に応じて、トランジスタＳ８は、オン又はオフされる。
図１１Ａ及び図１１Ｂは、プリセンス動作の結果とノードの電位状態との関係を説明するための模式図である。
図１１Ａに示されるように、ノードＳＥＮがＨレベルである場合（ノードＳＥＮが充電状態である場合）、トランジスタＳ８は、オンされる。
オン状態のトランジスタＳ７，Ｓ８によって、バスＬＢＵＳは、ノードＣＬＫに電気的に接続される。これによって、電流Ｉｘが、バスＬＢＵＳからノードＣＬＫに向かって流れる。この結果として、バスＬＢＵＳの電位は、ノードＣＬＫの電位程度に設定される。例えば、ノードＣＬＫの電位がグランド電圧Ｖｓｓである場合、バスＬＢＵＳは放電され、バスＬＢＵＳの電位はグランド電圧（Ｌレベル）Ｖｓｓ程度になる。
一方、図１１Ｂに示されるように、ノードＳＥＮがＬレベルである場合（ノードＳＥＮが放電状態である場合）、トランジスタＳ８はオフされる。
オフ状態のトランジスタＳ８によって、バスＬＢＵＳは、ノードＣＬＫから電気的に分離される。この場合、バスＬＢＵＳは、充電状態（Ｈレベル）を維持する。
バスＬＢＵＳの電位の安定化のために確保された期間が経過した後、ビット線制御回路３００は、制御信号ＳＴＢの信号レベルを、Ｌレベルに設定する。
このように、充電中のビット線ＢＬ−Ａに対するプリセンス動作の結果が、ノードＳＥＮからバスＬＢＵＳに、転送される。プリセンス動作の結果に応じて、バスＬＢＵＳの電位が、Ｌレベル及びＨレベルのうちいずれか一方に、設定される。この結果として、バスＬＢＵＳが、ビット線ＢＬ−Ａのプリセンス動作の結果を保持する。
プリセンス期間ＰＳに続いて、時刻Ｔ４６から時刻Ｔ４８までの期間（制御期間）ＣＴＬにおいて、プリセンス動作の結果に基づいて、ビット線ＢＬ−Ａ毎に、オーバードライブ動作が制御される。
＜時刻Ｔ４６＞
制御信号ＳＴＢがＬレベルに設定された後、ビット線制御回路３００は、ノードＶＬＳＡの電位を、グランド電圧Ｖｓｓより高い電圧ＶＬＳＡ（例えば、２．５Ｖ程度）に、昇圧する。
時刻Ｔ４６において、ビット線制御回路３００は、制御信号ＢＬＸの信号レベルを、電圧値ＶＢＬＸ１から電圧値ＶＢＬＸ２（ＶＢＬＸ２＞Ｖｔｎ）に下げる。電圧値ＶＢＬＸ２がトランジスタＳ３のゲートに印加された場合、トランジスタＳ３は、オン状態を維持する。例えば、電圧値ＶＢＬＸ２は、０．５Ｖ＋Ｖｔｎ程度である。
ゲート電圧の低下に伴って、トランジスタＳ３の駆動力は、低減される。電圧値ＶＢＬＸ２がゲートに印加されたトランジスタＳ３の出力電流は、電圧値ＶＢＬＸ１がゲートに印加されたトランジスタＳ３の出力電流に比較して、小さくなる。
このように、トランジスタＳ３は、オーバードライブ状態から通常の駆動状態になる。
ビット線制御回路３００は、制御信号ＸＸＬの信号レベルを、グランド電圧Ｖｓｓから電圧値ＶＸＸＬ２程度に変える。例えば、電圧値ＶＸＸＬ２は、電圧値ＶＸＸＬ１以下である。電位ＶＸＸＬ２は、０．７５Ｖ＋Ｖｔｎ＋α程度である。これによって、トランジスタＳ５はオンされ、ノードＳＥＮは、ビット線ＢＬ−Ａに電気的に接続される。
このように、トランジスタＳ５は、オーバードライブ状態で駆動される。
尚、時刻Ｔ４５から時刻Ｔ４６までの期間ＣＴＬにおいて、制御信号ＢＬＣの信号レベルは、電圧値ＶＢＬＣ１と異なる値に設定されてもよい。例えば、期間ＣＴＬにおいて、制御信号ＢＬＣの信号レベルは、電圧値ＶＢＬＣ１より高い電圧値ＶＢＬＣ１ｚに設定されてもよいし、電圧値ＶＢＬＣ１より低いレベルに設定されてもよい。
トランジスタＳ１，Ｓ２は、時刻Ｔ４０から時刻Ｔ４５までの期間において、オン状態が維持されている。この時、トランジスタＳ２は、オーバードライブ状態で動作する。
制御信号ＸＸＬが電圧値ＶＸＸＬ２に設定されるのと実質的に同時に、ビット線制御回路３００は、制御信号ＬＳＬの信号レベルを、ＬレベルからＨレベルに変える。これによって、トランジスタＳ９は、オンされる。
ここで、トランジスタＳ１０のゲートは、バスＬＢＵＳに接続されている。バスＬＢＵＳは、プリセンス動作の結果を、電位として保持している。
それゆえ、バスＬＢＵＳ内に保持されたプリセンス動作の結果に基づいて、トランジスタＳ１０は、オン又はオフされる。
図１２Ａ及び図１２Ｂは、プリセンス動作の結果とビット線の充電経路との関係を説明するための模式図である。
まず、ビット線の充電速度が速い場合におけるプリセンス動作を説明する。
図１２Ａは、プリセンス動作の結果に応じてバスＬＢＵＳの電位がＬレベルである場合（例えば、ビット線の充電速度が速い場合）におけるビット線に対する充電電流の経路を示している。
図１２Ａに示されるように、バスＬＢＵＳの電位がＬレベルである場合、トランジスタＳ１０は、オフされる。
オフ状態のトランジスタＳ１０によって、ノードＳＥＮ（及びノードＳＣＯＭ）は、ノードＶＬＳＡから電気的に分離される。つまり、ノードＳＣＯＭは、ノードＶＬＳＡの電位によって充電されない。
これに対して、トランジスタＳ３は、ノードＳＳＲＣの電位を、ノードＳＣＯＭに転送する。トランジスタＳ３は、ノードＳＣＯＭの電位が、トランジスタＳ３のゲート電圧からトランジスタＳ３のしきい値電圧を引いた電位程度にクランプされるように、作用する。トランジスタＳ２は、ノードＳＣＯＭの電位を、ノードＢＬＩ及びトランジスタＳ１を介してビット線ＢＬ−Ａに転送する。つまり、ノードＳＣＯＭは、ノードＳＳＲＣ側のトランジスタＳ３を介して、ノードＶＤＤＳＡの電圧によって、充電される。例えば、ノードＳＳＲＣの電位は、ノードＶＬＳＡの電位以下である。
ノードＳＣＯＭから充電速度が速いビット線に転送される電位について、より具体的に説明する。
図１２Ａの場合において、ノードＳＣＯＭの電位は、トランジスタＳ２のゲート電圧の電圧値ＶＢＬＣ１より低い。それゆえ、トランジスタＳ２のゲート電圧にオーバードライブ電圧が付加されている場合（トランジスタＳ２がオーバードライブ状態）であっても、ノードＳＣＯＭの電位がビット線ＢＬ−Ａに転送される。
この場合、ベリファイ対象のメモリセルに対応するビット線ＢＬ−Ａに関して、そのビット線ＢＬ−Ａに、トランジスタＳ３のゲート電圧からトランジスタＳ３のしきい値電圧を引いた電圧値ＶＢＬＸ２−Ｖｔｎが、転送される。例えば、０．５Ｖ程度の電圧が、ノードＢＬＩ及びビット線ＢＬ−Ａに転送される。
これによって、ビット線ＢＬ−Ａは、ノードＳＳＲＣ側のトランジスタＳ３からの出力電流（出力電圧）によって、充電される。
図１２Ａに示されるように、ビット線ＢＬ−Ａの充電速度が速い場合、ビット線制御回路３００は、ノードＳＣＯＭ上におけるオーバードライブ電圧αを含まない電圧を、ビット線ＢＬ−Ａに転送する。このように、バスＬＢＵＳの電位がＬレベルである場合において、ビット線ＢＬ−Ａに対するオーバードライブ動作は、停止される。
この結果として、本実施形態において、ノードＳＳＲＣからの充電によって、充電速度の速いビット線の過充電を、抑制できる。それゆえ、本実施形態において、ビット線の過充電に起因したメモリセルの閾値電圧の誤判定を、防止できる。
尚、メモリセルＭＣがロックアウトされている場合、図１２Ａの場合と同様に、バスＬＢＵＳの電位は、Ｌレベルである。また、ノードＩＮＶ−ＳにおけるＨレベルの信号によって、グランド電圧Ｖｓｓが、ノードＳＳＲＣに印加されている。それゆえ、グランド電圧Ｖｓｓが、オン状態のトランジスタＳ３を介して、ビット線ＢＬ−Ａに供給される。
それゆえ、ロックアウトされたメモリセルに対応するビット線において、そのビット線の電位は、グランド電圧Ｖｓｓ程度に設定される。
次に、ビット線の充電速度が遅い場合におけるプリセンス動作について、説明する。
図１２Ｂは、プリセンス動作の結果に応じてバスＬＢＵＳの電位がＨレベルである場合（ビット線の充電速度が遅い場合）におけるビット線に対する充電電流の経路を示している。
図１２Ｂに示されるように、バスＬＢＵＳの電位がＨレベルである場合、トランジスタＳ１０は、オンされる。それゆえ、ノードＶＬＳＡが、オン状態の２つのトランジスタＳ９，Ｓ１０を介して、ノードＳＥＮ及びノードＳＣＯＭに、電気的に接続される。つまり、ノードＳＣＯＭは、トランジスタＳ３の出力電圧より高い電位を有するノードＶＬＳＡの電位（トランジスタＳ５の出力電流／出力電圧）によって、充電される。
ノードＶＬＳＡからの電圧の供給によって、ノードＳＣＯＭの電位は、上昇する。ノードＳＣＯＭは、トランジスタＳ５のゲート電圧ＶＸＸＬ２からトランジスタＳ５のしきい値電圧Ｖｔｎを引いた電圧値程度に、クランプされる。オーバードライブ状態のトランジスタＳ５によって、ノードＳＣＯＭの電位は、電圧値ＶＸＸＬ２−Ｖｔｎ程度に設定される。例えば、ノードＳＣＯＭの電位は、０．７５Ｖ＋α程度になる。
この時、トランジスタＳ３のノードＳＣＯＭ側の一端の電位は、トランジスタＳ３のゲート電圧（電圧値ＶＢＬＸ２）より高くなる。それゆえ、トランジスタＳ３は、カットオフされる。したがって、ノードＳＳＲＣは、カットオフ状態のトランジスタＳ３によって、ノードＳＣＯＭから電気的に分離される。これによって、ノードＳＳＲＣの電位は、ノードＳＣＯＭに印加されない。
オーバードライブ状態のトランジスタＳ２は、ノードＳＣＯＭの電位を、ノードＢＬＩを介してビット線ＢＬ−Ａに転送する。トランジスタＳ２は、ビット線ＢＬ−Ａに転送されるべき電圧がトランジスタＳ２のゲート電圧の電圧値ＶＢＬＣ１に応じたレベル程度にクランプされるように、作用する。
このように、ノードＳＣＯＭは、ノードＶＬＳＡ側のトランジスタＳ５，Ｓ９，Ｓ１０を介して、ノードＶＬＳＡの電圧によって、充電される。
ノードＳＣＯＭから充電速度が遅いビット線に転送される電位について、より具体的に説明する。
図１２Ｂの場合において、ノードＳＣＯＭの電位は、トランジスタＳ２のゲート電圧の電圧値ＶＢＬＣ１以上である。オーバードライブ状態のトランジスタＳ２によってビット線ＢＬ−Ａに転送される電位は、トランジスタＳ２のゲート電圧の電圧値ＶＢＬＣ１からしきい値電圧Ｖｔｎを引いた電圧値ＶＢＬＣ１−Ｖｔｎ程度に設定される。例えば、ビット線ＢＬ−Ａに、０．５Ｖ＋α程度の電圧が転送される。
これによって、ビット線ＢＬ−Ａは、ノードＶＬＳＡ側のオーバードライブ状態のトランジスタＳ５からの出力電流（出力電圧）によって、充電される。
オーバードライブ状態のトランジスタＳ５からビット線ＢＬ−Ａに転送される電圧（ここでは、０．５Ｖ＋α）は、トランジスタＳ３からビット線ＢＬ−Ａに転送される電圧より高い。
したがって、バスＬＢＵＳの電位がＨレベルである場合におけるオーバードライブ動作の強度は、バスＬＢＵＳの電位がＬレベルである場合におけるオーバードライブ動作の強度に比較して、強くなる。
このように、ビット線の充電速度が遅い場合、ビット線制御回路３００は、オーバードライブ電圧αを含む電圧を用いて、ビット線ＢＬ−Ａをプリチャージする。したがって、バスＬＢＵＳの電位がＨレベルである場合において、ビット線ＢＬ−Ａに対するオーバードライブ動作が、継続される。
この結果として、本実施形態において、ノードＳＳＲＣ側のトランジスタＳ３の出力より高い電位を出力できるノードＶＬＳＡがトランジスタＳ５，Ｓ９，Ｓ１０を介して充電速度の遅いビット線に接続されることによって、ビット線ＢＬの充電を、高速化できる。
以上のように、図１２Ａ及び図１２Ｂに示されるように、本実施形態のフラッシュメモリは、ビット線の充電速度の違いをプリセンスすることによって、充電中のビット線に対するプリセンス動作の結果に応じて、ビット線の充電経路を、切り替えることができる。
この結果として、本実施形態のフラッシュメモリは、充電速度の速いビット線に関して、ビット線の過充電を抑制し、メモリセルの閾値電圧の誤判定を防止できる。
この一方、本実施形態のフラッシュメモリは、充電速度の遅いビット線に関して、ビット線の充電をオーバードライブ状態で実行でき、ビット線の充電を高速化できる。
＜時刻Ｔ４７＞
時刻Ｔ４７において、ビット線制御回路３００は、制御信号ＢＬＣの信号レベルを、電圧値ＶＢＬＣ１から電圧値ＶＢＬＣ２（≧Ｖｔｎ）に下げる。電圧値ＶＢＬＣ２は、電圧値ＶＢＬＣ１からオーバードライブ電圧αを除外した電圧値である。これによって、トランジスタＳ２のオーバードライブ状態が、停止される。トランジスタＳ２は、通常状態で動作する。電圧値ＶＢＬＣ２は、例えば、０．５Ｖ＋Ｖｔｎ程度である。
ビット線制御回路３００は、制御信号ＢＬＸのレベルを、電圧値ＶＢＬＸ２から電圧値ＶＢＬＸ３に上げる。電圧値ＶＢＬＸ３は、例えば、０．７５Ｖ＋Ｖｔｎ程度である。
ビット線制御回路３００は、制御信号ＸＸＬを、電圧値ＶＸＸＬ２からグランド電圧Ｖｓｓに下げる。ビット線制御回路３００は、制御信号ＬＳＬの信号レベルを、ＨレベルからＬレベルに変える。これによって、ノードＳＥＮ及びノードＶＬＳＡは、ノードＳＣＯＭから電気的に分離される。
この後、ビット線制御回路３００は、ノードＶＬＳＡの電位を、Ｌレベルに設定する。
以上のような制御によって、オーバードライブ動作によるビット線ＢＬ−Ａの充電期間ＯＤが終了する。この後、デベロップメント期間ＤＶＬにおいて、通常のターゲット電圧を用いたビット線の充電動作が、継続される。
オーバードライブ期間ＯＤにおいて、遅い充電速度のビット線ＢＬ−Ａに対するオーバードライブ動作の実効的な期間は、時刻Ｔ４１から時刻Ｔ４６までの期間となる。速い充電速度のビット線ＢＬ−Ａに対するオーバードライブ動作の実効的な期間は、時刻Ｔ４１から時刻Ｔ４７までの期間となる。
それゆえ、速い充電速度のビット線（例えば、オンセルに接続されたビット線）に対するオーバードライブ動作の実効的な期間は、遅い充電速度のビット線（例えば、オフセルに接続されたビット線）に対するオーバードライブ動作の実効的な期間より短くできる。
このように、本実施形態のフラッシュメモリは、オーバードライブ動作時において、充電中のビット線の電位をプリセンスする。プリセンスの結果に基づいて、本実施形態のフラッシュメモリは、ビット線毎にオーバードライブ動作の強度（ビット線の充電に用いられる電圧の大きさ）及び期間を、制御できる。
ビット線ＢＬ−Ａのデベロップメント期間ＤＶＬが経過した後、書き込むべきデータ（ここでは、Ａレベル）に関するベリファイのためのセンス動作及びストローブ動作が、実行される。
＜時刻Ｔ５０〜Ｔ５３＞
デベロップメント期間ＤＶＬ内において、オーバードライブ期間ＯＤの後、ＡレベルセルＭＣに対応するビット線ＢＬ−Ａの電位が、ある電位Ｖ２（例えば、０．５Ｖ）に収束する。
デベロップメント期間ＤＶＬの経過後、ビット線制御回路３００は、期間（以下では、センス期間とよぶ）ＳＳにおいて、センス動作を実行する。
時刻Ｔ５０（Ｔ５Ａ）において、ビット線制御回路３００は、制御信号ＨＬＬの信号レベルを、ＬレベルからＨレベルに変える。この時、Ｌレベルの制御信号ＸＸＬが印加されたトランジスタＳ５によって、ノードＳＥＮは、ノードＳＣＯＭから電気的に分離されている。トランジスタＳ７は、Ｌレベルの制御信号ＳＴＢによって、オフしている。
それゆえ、ノードＳＥＮは、電位ＶＳＥＮＰ程度に、充電される。
ビット線制御回路３００は、ノードＳＥＮの充電のために確保された期間が経過したタイミグで、制御信号ＨＬＬの信号レベルを、ＨレベルからＬレベルに変える。
時刻Ｔ５１において、ビット線制御回路３００は、制御信号ＸＸＬの信号レベルを、電圧値ＶＸＸＬ３（ＶＸＸＬ３＜ＶＸＸＬ１）に設定する。これによって、トランジスタＳ５は、オンされる。例えば、電圧値ＶＸＸＬ３は、１．０Ｖ＋Ｖｔｎ程度である。
この時、トランジスタＳ１，Ｓ２は、オン状態である。
それゆえ、オン状態のトランジスタＳ１，Ｓ２，Ｓ５を介して、ノードＳＥＮは、ビット線ＢＬ−Ａに電気的に接続される。
メモリセルＭＣが、ワード線ＷＬｋの電位（ベリファイレベル）ＶＡＶによってオンするか否かに応じて、ビット線ＢＬ−Ａに電流が流れる。ビット線ＢＬ−Ａにおける電流の発生に伴って、ノードＳＥＮの電位は、変動する。
メモリセルＭＣがオンしている場合、電流が、ビット線ＢＬ−Ａ内を流れ、ノードＳＥＮは放電される。これによって、ノードＳＥＮの電位は、グランド電圧Ｖｓｓ程度になる。
メモリセルＭＣがオフしている場合、電流は、ビット線ＢＬ−Ａ内にほとんど流れない。この場合、ノードＳＥＮの電位は、メモリセルＭＣがオンしている場合におけるノードＳＥＮの電位（ここでは、電圧Ｖｓｓ）より高くなる。
時刻Ｔ５２において、ビット線制御回路３００は、制御信号ＸＸＬの信号レベルを、ＨレベルからＬレベルに遷移させる。オフ状態のトランジスタＳ５は、ノードＳＥＮを、ノードＳＣＯＭから電気的に分離する。これによって、センス期間ＳＳ内において、ベリファイのためのセンス動作が、完了する。
ビット線に対するセンス動作の結果は、ノードＳＥＮ内に一時的に保持される。
制御信号ＸＸＬがＬレベルに設定された後、ビット線制御回路３００は、制御信号ＬＰＣの信号レベルを、ＬレベルからＨレベルに変える。オン状態のトランジスタＳ１２によって、電圧ＶＨＬＢが、バスＬＢＵＳに印加される。これによって、バスＬＢＵＳは、電圧ＶＨＬＢ程度に充電される。
センス動作の後、ビット線制御回路３００は、期間（以下では、ストローブ期間とよぶ）ＳＢにおいて、ストローブ動作を実行する。
時刻Ｔ５３において、ビット線制御回路３００は、制御信号ＳＴＢの信号レベルを、ＬレベルからＨレベルに変える。これによって、トランジスタＳ７は、オンされる。バスＬＢＵＳの電位は、ノードＳＥＮの電位に応じたトランジスタＳ８のオン／オフに応じて、変化する。
ノードＳＥＮがＬレベルである場合（ノードＳＥＮが放電状態である場合）、トランジスタＳ８は、オフしている。それゆえ、バスＬＢＵＳは、充電状態を維持し、バスＬＢＵＳの電位は、Ｈレベルに設定される。
ノードＳＥＮがＨレベルである場合（ノードＳＥＮが充電状態である場合）、トランジスタＳ８は、オンしている。それゆえ、バスＬＢＵＳは、ノードＣＬＫに電気的に接続され、バスＬＢＵＳの電位は、グランド電圧Ｖｓｓ程度に変化する。
このように、ビット線ＢＬ−Ａにおける電流の発生に応じたノードＳＥＮの電位の状態が、バスＬＢＵＳに反映される。
ベリファイレベルＶＡＶの印加によってメモリセルＭＣがオンされる場合、メモリセルＭＣは、ベリファイレベルＶＡＶ以下のしきい値電圧を有する。この場合において、メモリセルＭＣにおけるベリファイの結果は、ベリファイフェイル（書き込み未完了）である。ベリファイフェイルのメモリセルＭＣにおいて、ノードＳＥＮの電位はＬレベルであり、バスＬＢＵＳの電位はＨレベルである。
ベリファイレベルＶＡＶの印加によってメモリセルＭＣがオフされる場合、メモリセルＭＣは、ベリファイレベルＶＡＶより高いしきい値電圧を有する。この場合において、メモリセルＭＣにおけるベリファイの結果は、ベリファイパス（書き込み完了）である。ベリファイパスのメモリセルＭＣにおいて、ノードＳＥＮの電位は、Ｈレベルであり、バスＬＢＵＳの電位はＬレベルである。
時刻Ｔ５４において、ビット線制御回路３００は、制御信号ＳＴＢをＨレベルからＬレベルに変える。これによって、トランジスタＳ７はオフされ、ストローブ動作は終了する。
制御信号ＳＴＢがＬレベルに設定された後、データラッチＤＬ１は、制御信号ＳＴＬの信号レベルを、ＬレベルからＨレベルに変える。
これによって、トランジスタＱ７ａはオンされ、バスＬＢＵＳがノードＬＡＴ−Ｓに電気的に接続される。
上述のように、ベリファイされるべきメモリセルＭＣに関して、ノードＬＡＴ−Ｓの電位は、Ｈレベルである。この場合、ベリファイフェイルのメモリセルに関して、バスＬＢＵＳの電位は、ノードＬＡＴ−Ｓの電位と同じである。したがって、ノードＬＡＴ−Ｓは、Ｈレベルを維持する。
一方、ベリファイパスのメモリセルに関して、バスＬＢＵＳの電位はＬレベルである。この場合、バスＬＢＵＳの電位は、ノードＬＡＴ−Ｓの電位と異なる。したがって、ノードＬＡＴ−Ｓは放電され、ノードＬＡＴ−Ｓの電位は、ＨレベルからＬレベルに変化する。ノードＬＡＴ−Ｓの電位の変化に伴って、ノードＩＮＶ−Ｓの電位が、ＬレベルからＨレベルに変わる。
このように、メモリセルＭＣのオン又はオフ状態に対応するノード／バス上の信号（電位）が、ベリファイの結果として、ラッチＤＬ１内に取り込まれる。
この結果として、Ａレベルのデータに関するベリファイ結果が、ラッチＤＬ１内に、格納される。
以上のような動作によって、ベリファイ動作のうち、Ａレベルに関するベリファイが、完了する。
図７のタイミングチャートに示されるように、Ａレベルに関するベリファイの後、Ｂレベル及びＣレベルに関するベリファイが、Ａレベルに関するベリファイの動作と実質的に同じ動作によって、選択プリチャージ方式によって、順次実行される。
図１３のタイミングチャートに示されるように、Ｂレベル及びＣレベルのベリファイは、制御信号ＢＬＳの信号レベルが、Ａレベルのベリファイ期間から継続してＨレベルに設定された状態で、ビット線ＢＬ−Ｂ（ＢＬ−Ｃ）に対するオーバードライブ動作を含むプリチャージが開始されることが、Ａレベルのベリファイと異なる。
また、Ａレベルセルのビット線ＢＬ−Ａのように選択状態から非選択状態に遷移されるビット線ＢＬ−Ｘの電位は、ロックアウト動作によって、ビット線ＢＬ−Ｂ（又はビット線ＢＬ−Ｃ）のプリチャージと並行して、グランド電圧Ｖｓｓに設定される。
各データに関するベリファイ結果が取得された後、選択セル内に、ベリファイフェイルのメモリセルが含まれる場合（又は、ベリファイパスのメモリセルの個数が、ある個数未満である場合）、シーケンサ１９は、プログラム電圧の電圧値などの設定条件を変えて、プログラム動作及びベリファイ動作を、再び実行する。
選択セルの全てがベリファイパスである場合（又は、ベリファイパスの選択セルの個数が、ある個数以上となった場合）、シーケンサ１９は、選択ページに対する書き込み動作が完了したと、判定する。
シーケンサ１９（フラッシュメモリ１）は、書き込み動作の完了を、メモリコントローラ５に通知する。メモリコントローラ５は、フラッシュメモリ１からの通知（例えば、Ｈレベルのレディ／ビジー信号）に基づいて、フラッシュメモリ１のデータの書き込みの完了を、検知する。
以上のように、本実施形態における、フラッシュメモリ１のデータの書き込みが、終了する。
本実施形態のフラッシュメモリにおいて、読み出し動作及び消去動作は、周知の技術を適用できる。それゆえ、本実施形態のフラッシュメモリの読み出し動作及び消去動作の説明は、省略する。
但し、図７乃至図１３に示されるフラッシュメモリのビット線の充電の制御動作は、フラッシュメモリの読み出し動作に適用されてもよい。例えば、２ビットのデータを記憶可能なフラッシュメモリの読み出し動作において、図９の制御が適用されたＡレベルのデータの読み出しの後、図１３の制御が適用されたＣレベルのデータの読み出しが実行されてもよい。このように、判定動作が連続する２つのレベルのデータの読み動作に対して、本実施形態のフラッシュメモリにおけるオーバードライブ動作を含む充電動作が、適用される。
（３）まとめ
フラッシュメモリのベリファイ動作及び読み出し動作時のビット線の充電時において、メモリセルのしきい値電圧、及び、ビット線の充電及び放電に起因した隣り合うビット線間の相互干渉に応じて、ビット線の充電速度が、ビット線毎に異なる場合がある。
本実施形態のフラッシュメモリは、複数のビット線の充電期間中において、充電中のビット線（ビット線の電位がある値に収束しない状態のビット線）に対する電流値／電位のセンス結果に基づいて、ビット線の充電に用いる電圧を制御する。
これによって、本実施形態のフラッシュメモリは、充電速度の遅いビット線をオーバードライブ動作によって駆動しつつ、充電速度の速いビット線の過充電を回避できる。
このように、本実施形態のフラッシュメモリは、ビット線毎の充電速度に応じた電圧を用いた充電によって、ビット線の電位（ビット線に供給される充電電流）をある値に収束できる。
この結果として、本実施形態のフラッシュメモリは、メモリセルのしきい値電圧の判定動作を高速化できる。
また、本実施形態のフラッシュメモリは、ビット線の過剰な充電に起因したメモリセルのしきい値電圧の誤判定の発生を、抑制できる。
この結果として、本実施形態のフラッシュメモリは、メモリセルのしきい値電圧の判定の信頼性を、向上できる。
以上のように、本実施形態のメモリデバイスは、デバイスの動作特性を向上できる。
（４） その他
多値フラッシュメモリの読み出し動作は、以下のような判定レベル（読み出しレベル）を含む。
Ａレベルの読み出し動作に選択されたワード線に印加される判定レベルは、例えば、０Ｖ〜０．５５Ｖの間である。但し、Ａレベルの判定電圧は、この値に限定されることなく、０．１Ｖ〜０．２４Ｖ、０．２１Ｖ〜０．３１Ｖ、０．３１Ｖ〜０．４Ｖ、０．４Ｖ〜０．５Ｖ、及び、０．５Ｖ〜０．５５Ｖのうち、いずれの範囲でもよい。
Ｂレベルの読み出し動作に選択されたワード線に印加される判定レベルは、例えば１．５Ｖ〜２．３Ｖの間である。但し、Ｂレベルの判定レベルは、この値に限定されず、１．６５Ｖ〜１．８Ｖ、１．８Ｖ〜１．９５Ｖ、１．９５Ｖ〜２．１Ｖ、及び、２．１Ｖ〜２．３Ｖのうち、いずれの範囲でもよい。
Ｃレベルの読み出し動作に選択されたワード線に印加される判定レベルは、例えば、３．０Ｖ〜４．０Ｖの間である。Ｃレベルの判定レベルは、、これに限定されることなく、３．０Ｖ〜３．２Ｖ、３．２Ｖ〜３．４Ｖ、３．４Ｖ〜３．５Ｖ、３．５Ｖ〜３．６Ｖ、及び、３．６Ｖ〜４．０Ｖのうち、いずれの範囲でもよい。
尚、読み出し動作の期間（ｔＲ）は、例えば、２５μｓ〜３８μｓ、 ３８μｓ〜７０μs、 ７０μｓ〜８０μｓのうち、いずれか１つの期間でよい。
多値フラッシュメモリの書き込み動作は、プログラム動作とベリファイ動作を含む。
多値フラッシュメモリの書き込み動作において、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば、１３．７Ｖ〜１４．３Ｖの間である。この電圧は、この値に限定されることなく、例えば、１３．７Ｖ〜１４．０Ｖ及び１４．０Ｖ〜１４．６Ｖのうち、いずれの範囲でもよい。
プログラム動作が、incremental step pulse Program（ＩＳＰＰ）方式である場合、ステップアップの電圧は、例えば、０．５Ｖ程度である。
非選択のワード線に印加される非選択電圧（パス電圧）は、例えば、６．０Ｖ〜７．３Ｖの範囲の値である。但し、非選択電圧は、この値に限定されることなく、例えば、７．３Ｖ〜８．４Ｖの範囲の値でもよく、６．０Ｖ以下でもよい。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
書き込み動作の時間（tProg）は、例えば、１７００μｓ〜１８００μｓ、 １８００μｓ〜１９００μｓ、及び、１９００μｓ〜２０００μｓのうち、いずれかの１つの期間でよい。
多値フラッシュメモリの消去動作は、半導体基板の上部上に形成され、かつ、メモリセルが上方に配置されたウェル領域に最初に印加される電圧は、例えば、１２Ｖ〜１３．６Ｖの範囲の値である。この電圧は、この値に限定されることなく、例えば、１３．６Ｖ〜１４．８Ｖ、１４．８Ｖ〜１９．０Ｖ、 １９．０〜１９．８Ｖ或いは１９．８Ｖ〜２１Ｖのうち、いずれかの範囲の値でよい。
消去動作の時間（tErase）は、例えば、３０００μｓ〜４０００μｓ、４０００μｓ〜５０００μｓ、及び、４０００μｓ〜９０００μｓのうち、いずれか１つの期間でよい。
メモリセルは、４ｎｍ〜１０ｎｍのトンネル絶縁膜を介して半導体ピラーの側面上に配置された電荷蓄積層を、有している。この電荷蓄積層は、２ｎｍ〜３ｎｍの膜厚を有する絶縁膜（例えば、ＳｉＮ又はＳｉＯＮなど）と３ｎｍ〜８ｎｍの膜厚のポリシリコンとの積層構造でもよい。また、ポリシリコンはＲｕのような金属を、含んでいてもよい。
電荷蓄積層上に、絶縁膜を有している。この絶縁膜は、例えば、３ｎｍ〜１０ｎｍの膜厚を有する下層Ｈｉｇｈ−ｋ膜と、３ｎｍ〜１０ｎｍの膜厚を有する上層Ｈｉｇｈ−ｋ膜と、下層及び上層Ｈｉｇｈ−ｋ膜に挟まれた４〜１０ｎｍの膜厚を有するシリコン酸化膜とを、含む。Ｈｉｇｈ−ｋ膜は、ＨｆＯなどの膜が挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ−ｋ膜の膜厚より厚くともよい。
絶縁膜上に、３ｎｍ〜１０ｎｍの膜厚の仕事関数調整用の材料を介して、３０ｎｍ〜７０ｎｍの膜厚を有する制御ゲート電極が設けられている。仕事関数調整用の材料は、ＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御ゲート電極は、Ｗ（タングステン）などの金属でもよい。
メモリセル間に、エアギャップが設けられてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１：フラッシュメモリ、１１：メモリセルアレイ、１３：センスアンプ回路、３００：ビット線制御回路、ＤＬ：データラッチ、ＭＣ：メモリセル。

Claims (5)

  1. 複数のメモリセルと、
    前記複数のメモリセルのゲートに接続されたワード線と、
    前記複数のメモリセルの一端に接続された複数のビット線と、
    前記複数のメモリセルのしきい値電圧の判定動作を制御する制御回路と、
    を具備し、
    前記複数のメモリセルのうち第１のデータに関連付けられた第１のメモリセルに対する前記判定動作時において、
    第１の期間において、前記複数のビット線のうち前記第１のメモリセルに接続された第１のビット線が、第１の電圧を用いて充電され、
    前記第１の期間内において、第１のセンス動作が、前記第１のビット線の電流又は電位をセンスするために、実行され、
    第２の期間において、前記第１のセンス動作の結果が第１の結果である場合、前記第１のビット線は、前記第１の電圧を用いて充電され、前記第１のセンス動作の結果が第２の結果である場合、前記第１のビット線は前記第１の電圧より小さい第２の電圧を用いて充電され、
    第３の期間内において、第２のセンス動作が、充電が完了された前記第１のビット線の電流又は電位をセンスするために、実行される、
    メモリデバイス。
  2. 前記複数のビット線のそれぞれに接続された複数の第１の回路を、
    さらに具備し、
    前記複数の第１の回路のそれぞれは、
    前記複数のビット線のうち１つに接続された第１の端子と、第１の配線に接続された第２の端子と、第１の制御信号が供給される第１のゲートとを有する第１のトランジスタと、
    前記第１の配線に接続された第３の端子と、第２の配線に接続された第４の端子と、第２の制御信号が供給される第２のゲートとを有する第２のトランジスタを含み、
    前記第１の期間において、前記第１の制御信号の信号レベルは、第１のレベルに設定され、前記第２の制御信号の信号レベルは、第２のレベルに設定され、
    前記第２の期間において、前記第１の制御信号の信号レベルは、前記第１のレベル以上の第３のレベルに設定され、前記第２の制御信号の信号レベルは、前記第２のレベルより小さい第４のレベルに設定される、
    請求項１に記載のメモリデバイス。
  3. 前記複数のビット線のそれぞれに接続された複数の第２の回路を、
    さらに具備し、
    前記第２の回路のそれぞれは、
    前記複数のビット線のうち１つに接続された第３の配線と、
    第１の素子を介して、前記第３の配線に接続された第４の配線と、
    前記第４の配線に接続されたラッチと、
    を含み、
    前記第１及び第２のセンス動作の結果に対応する信号は、前記第１の素子を介して、前記第３の配線から前記第４の配線又は前記ラッチに転送され、
    前記第１のセンス動作の結果に対応する信号は、前記第４の配線内に、保持され、
    前記第２のセンス動作の結果に対応する信号は、前記ラッチ内に、保持される、
    請求項１又は２に記載のメモリデバイス。
  4. 前記複数のメモリセルは、第２のデータに関連付けられた第２のメモリセルを含み、
    前記第１のデータに関連付けられた第１の判定レベルが前記ワード線に印加されている期間において、前記第１のビット線は充電され、前記第２のメモリセルに接続された第２のビット線は、グランド電位に設定され、
    前記ワード線に前記第２のデータに関連付けられた第２の判定レベルが印加されている期間において、前記第１のビット線は、前記グランド電位に設定され、前記第２のビット線は、充電される、
    請求項１乃至３のうちいずれか１項に記載のメモリデバイス。
  5. 前記第１のセンス動作時において、前記第１の結果を示す前記第１のビット線の充電電流の電流値は、前記第２の結果を示す前記第１のビット線の充電電流の電流値より高い、
    請求項１乃至４のいずれか１項に記載のメモリデバイス。
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