JP2011070725A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】消費電力を抑制すると共に、高速センス動作を可能とする。
【解決手段】電流検出型のセンスアンプ回路２は、読み出し電流を流しつつ、ビット線ＢＬに流れる電流が安定するためのセットアップ時間後に電流の大小を検出する。複数回の読み出しサイクルを実行し、２回目の読み出しサイクル２では、１回目の読み出しサイクルにおいて所定の判定電流レベル以上の電流が流れると判定されたビット線に対する読み出し電流の供給を停止する。１回目の読み出しサイクル１のビット線のセットアップ時間は、２回目の読み出しサイクル２でのセットアップ時間よりも短く設定される。
【選択図】図１

Description

この発明は、半導体記憶装置に関する。

ＮＡＮＤセル型フラッシュメモリのセンスアンプ回路は、メモリセルのデータに応じて流れるセル電流の有無又は大小を検出することにより、データを判定する。センスアンプ回路は、通常多数のメモリセルが接続されたビット線に接続される。センスアンプには、電圧検出型センスアンプと電流検出型センスアンプとがある。

電圧検出型センスアンプは、例えばメモリセルから切り離された状態のビット線を所定電圧にプリチャージした後、選択メモリセルによってビット線を放電させ、そのビット線の放電状態をビット線につながるセンスノードで検出する。データセンス時、ビット線は電流源負荷から切り離され、メモリセルが保持するデータ（セルデータ）により決まるビット線電圧を検出することになる（例えば、特許文献１参照）。

一方、電流検出型センスアンプは、電流源負荷からビット線を介してメモリセルに読み出し電流を流しつつデータセンスを行う。セルデータによって流れる電流の大きさは異なり、従ってセルデータによってビット線の電圧、及びビット線につながるセンスノードの電圧が変化する。この電圧の相違を検出することによりデータ判定がなされる（例えば、特許文献２参照）。

電圧検知型センスアンプは、ビット線の電荷の充放電を利用してセルデータを判定するため、消費電力は少なくて済むが、ビット線容量が大きい大容量メモリでは、充放電に時間がかかるため、高速センスが困難になる。また、セルデータに応じてビット線電圧を比較的大きく振幅させるため、隣接ビット線間のノイズが問題となる。そのため、偶数番目のビット線をセンス対象とする場合には奇数番目のビット線をシールド線として用いるビット線シールド方式を採用する必要がある。従って、電圧検知型センスアンプを用いる場合、隣り合うビット線を同時にセンスすることができない。

これに対して電流検知型センスアンプでは、ビット線を介してメモリセルに読み出し電流を流しながらデータセンスを行うので、高速センスが可能である。また、ビット線とセンスノードとの間に配置するクランプ用トランジスタ（プリセンスアンプ）により、セルデータに応じたビット線電圧の振幅は小さくすることができ、隣接ビット線間ノイズはあまり問題とならない。このため、隣接する複数のビット線を同時に読み出す方式（All Bit Lineセンス方式：ＡＢＬセンス方式）を採用したＮＡＮＤセル型フラッシュメモリでは、この電流検知型センスアンプが採用される。

ただし、電流検出型センスアンプでは、読み出し電流を電流負荷源から供給し続けるため、消費電力の増大が問題となる。特に、ＡＢＬ方式において全ビット線を同時に読み出す場合には、メモリセルの微細化によりビット線の寄生容量が増大しているため、充電時間が長くなり、結果として消費電流が増大し、またセンス時間も長くなるという問題がある。
このため、特許文献２では、ＡＢＬ方式の１回目の読み出し動作で全ビット線を読み出し対象とした読み出し動作を行った後、２回目の読み出し動作では、１回目の読み出し動作で”１”データの読み出し動作が完了したビット線に対しては、電流源負荷からの読み出し電流の供給を停止するようにしている。この方式によれば、消費電流を抑制することができる。

しかし、上述の方式においても、１回目の読み出し動作では全ビット線を読み出し対象とするため、読み出し電流のピーク値が大きくなると共に、その充電時間が増大するという問題があった。特に、メモリセルの微細化の進展により、ビット線間距離は短くなるため、ビット線の寄生容量が増大し、ビット線が所定の電圧まで充電されるまでの時間も増大している。

特開２０００−０７６８８２号公報 特開２００６−７９８０３号公報

本発明は、消費電流を抑制すると共に、高速センス動作を可能とした不揮発性半導体記憶装置を提供することを目的とする。

本発明の一態様に係る不揮発性半導体記憶装置は、複数のメモリセルを直列接続してなるメモリストリングと、前記メモリストリングの両端に接続される選択トランジスタとを含むＮＡＮＤセルユニットを配列してなるメモリセルアレイと、第１方向に沿って並ぶ前記メモリセルに共通接続される複数のワード線と、前記ＮＡＮＤセルユニットの一端に接続される複数のビット線と、前記ＮＡＮＤセルユニットの他端に接続されるソース線と、前記ビット線に所定の読み出し電流を流すと共に、前記ビット線に流れる電流が安定するためのセットアップ時間後に電流の大小を検出して前記メモリセルの保持データを判定するセンスアンプ回路とを備え、前記センスアンプ回路は、選択ワード線で選択された前記メモリセルに接続される複数の前記ビット線を対象とした複数回の読み出しサイクルを実行し、２回目以降の読み出しサイクルでは、それより前の読み出しサイクルにおいて所定の判定電流レベル以上の電流が流れると判定がなされた前記ビット線に対する前記読み出し電流の供給を停止し、残りの前記ビット線に対してのみ前記読み出し電流を供給し、１回目の読み出しサイクルでの前記ビット線のセットアップ時間は、前記２回目以降の前記読み出しサイクルでの前記ビット線のセットアップ時間よりも短く設定されることを特徴とする。

この発明によれば、消費電力を抑制すると共に、高速センス動作を可能とした不揮発性半導体記憶装置を提供することができる。

第１の実施の形態によるＮＡＮＤ型フラッシュメモリのメモリセルアレイ１とこれに接続されるセンスアンプ回路２の構成を示している。 １つのメモリセル当たり２ビット（４値）のデータ記憶を行う場合における、メモリセルのしきい値電圧分布を示す。 第１の実施の形態のＮＡＮＤ型フラッシュメモリのＬＯＷＥＲページデータ読み出し動作を示すタイミングチャートである。 第１の実施の形態のＮＡＮＤ型フラッシュメモリのＵＰＰＥＲページデータ読み出し動作を示すタイミングチャートである。 第１の実施の形態のＮＡＮＤ型フラッシュメモリのＵＰＰＥＲページベリファイ読み出し動作を示すタイミングチャートである。 第２の実施の形態のＮＡＮＤ型フラッシュメモリのＬＯＷＥＲページデータ読み出し動作を示すタイミングチャートである。 第２の実施の形態のＮＡＮＤ型フラッシュメモリのＵＰＰＥＲページデータ読み出し動作を示すタイミングチャートである。 第２の実施の形態のＮＡＮＤ型フラッシュメモリのＵＰＰＥＲページベリファイ読み出し動作を示すタイミングチャートである。 第３の実施の形態のＮＡＮＤ型フラッシュメモリのＵＰＰＥＲページベリファイ読み出し動作を示すタイミングチャートである。

以下、図面を参照して、この発明の実施の形態に係る不揮発性半導体記憶装置を詳細に説明する。

[第１の実施の形態]
図１は、第１の実施の形態によるＮＡＮＤ型フラッシュメモリのメモリセルアレイ１とこれに接続されるセンスアンプ回路２の構成を示している。メモリセルアレイ１は、ロウ方向に延びる複数のワード線ＷＬと、カラム方向に延びる複数のビット線ＢＬとの交点に、電気的書き換え可能な不揮発性のメモリセルＭを配置して構成される。メモリセルＭは、複数直列接続されてＮＡＮＤセルユニットＮＵを構成する。複数のビット線ＢＬのそれぞれに対応して、センスアンプ回路２が設けられている。そして、この複数のビット線ＢＬが、同時に読み出し対象とされる。
メモリセルアレイ１には、複数のＮＡＮＤセルユニットＮＵが配列されるが、図１では２本のビット線ＢＬａ、ＢＬｂに接続される２つのＮＡＮＤセルユニットのみを代表的に示している。

ＮＡＮＤセルユニットＮＵは、複数個（図の例では６４個）直列接続されたメモリセルＭ０−Ｍ６３（メモリストリング）を有する。このメモリストリングの一端は、選択ゲートトランジスタＳ１を介してビット線ＢＬに接続され、他端は選択ゲートトランジスタＳ２を介して共通ソース線ＣＥＬＳＲＣに接続されている。

各メモリセルＭ０−Ｍ６３の制御ゲートは異なるワード線ＷＬ０−ＷＬ６３に接続されている。図１に示すように、ロウ方向に並ぶ複数（例えば６５５３６個）のメモリセルＭｉ（ｉ＝０〜６３）は、共通のワード線ＷＬｉに接続されている。
選択ゲートトランジスタＳ１、Ｓ２のゲートはそれぞれ、ワード線ＷＬと並行する選択ゲート線ＳＧＤ、ＳＧＳに接続されている。
選択ゲート線ＳＧＤは、ロウ方向に並ぶ複数（例えば６５５３６個）の選択ゲートトランジスタＳ１に共通接続されている。同様に、選択ゲート線ＳＧＳも、ロウ方向に並ぶ複数の選択ゲートトランジスタＳ２に共通接続されている。

ビット線ＢＬは、それぞれセンスアンプ回路２に接続されている。センスアンプ回路２は、データ読み出し時において、ＮＡＮＤセルユニットに対し読み出し電流を供給しつつ、ビット線ＢＬに流れる電流の大小を検出して、選択メモリセルのデータを判定する機能を有するものである。
図１では、ビット線ＢＬａに接続される１個のセンスアンプ回路２のみを代表的に示している。ビット線ＢＬｂ、及びその他の図示しないビット線ＢＬにも、同様のセンスアンプ回路２が接続されている。

センスアンプ回路２は、ビット線ＢＬに接続されたビット線電圧クランプ用のＮＭＯＳトランジスタＱＮ１(以下、クランプ用トランジスタＱＮ１という)を備えている。このクランプ用トランジスタＱＮ１のゲート信号ＢＬＣの電圧が制御されることで、ビット線ＢＬの電圧が調節される。例えば、ビット線ＢＬの電圧を０．３Ｖにしたい場合には、ゲート信号ＢＬＣの電圧を１．３Ｖ程度にすればよい。また、このクランプ用トランジスタＱＮ１とセンスノードＮＳとの間には、ＮＭＯＳトランジスタＱＮ２およびＰＭＯＳトランジスタＱＰ２からなる転送回路２０、及びＮＭＯＳトランジスタＱＮ７が設けられている。
ビット線ＢＬは、クランプ用トランジスタＱＮ１、転送回路２０、及びＮＭＯＳトランジスタＱＮ７を介してセンスノードＮＳに接続され、センスアンプ回路２によるセンス対象とされる。センスノードＮＳとセンス用クロックノードＣＬＫとの間には電荷保持用キャパシタＣが接続されている。

転送回路２０は、クランプ用トランジスタＱＮ１とセンスノードＮＳとをＮＭＯＳトランジスタＱＮ７を介して接続し、動作モードに応じてセンスノードＮＳとクランプ用トランジスタＱＮ１との間の接続／非接続を切り替える。換言すると、転送回路２０とクランプ用トランジスタＱＮ１とはノードＮ１において接続され、転送回路２０とＮＭＯＳトランジスタＱＮ７とはノードＮ２において接続される。そして、転送回路２０は、後述するデータラッチ２１のデータノードＬＡＴ及びその相補ノードであるデータノードＩＮＶの保持データに従い、導通状態と非導通状態との間で切り替わる。

データラッチ２１は、ＮＭＯＳトランジスタＱＮ３、ＱＮ１０、ＱＮ１１、およびＰＭＯＳトランジスタＱＰ４、ＱＰ１０、ＱＰ１１により構成されている。
トランジスタＱＰ４、ＱＰ１１、ＱＮ１１、及びＱＮ３は、電源電圧ノード（Ｖｄｄ）と接地端子（ＶＳＳ）との間に直列に接続されている。トランジスタＱＰ１１とトランジスタＱＮ１１との間の接続ノードが、データノードＩＮＶである。
また、トランジスタＱＰ４は、制御信号（反転信号）ＲＳＴｎをゲートに与えられている。トランジスタＱＰ１１のゲートとトランジスタＱＮ１１のゲートとは、前述のデータノードＬＡＴに接続されている。更に、トランジスタＱＮ３のゲートは、ストローブ信号ＳＴＢｎを与えられている。
また、トランジスタＱＰ１０、ＱＮ１０は、電源電圧ノード（Ｖｄｄ）と接地端子（ＶＳＳ）との間に直列に接続されている。トランジスタＱＰ１０とトランジスタＱＮ１０との間の接続ノードが、データノードＬＡＴである。トランジスタＱＰ１０のゲートとトランジスタＱＮ１０のゲートとは、前述のデータノードＩＮＶに接続されている。

ＰＭＯＳトランジスタＱＰ１は、センスノードＮＳの電位を判定するセンス用トランジスタとして機能する（以下、センス用ＰＭＯＳトランジスタＱＰ１という）。センス用ＰＭＯＳトランジスタＱＰ１のゲートは、センスノードＮＳに接続されている。また、このＰＭＯＳトランジスタＱＰ１のソースは、スイッチング用ＰＭＯＳトランジスタＱＰ３を介して電源電圧Ｖｄｄに接続される。スイッチング用ＰＭＯＳトランジスタＱＰ３は、そのゲートにストローブ信号ＳＴＢｎを与えられている。スイッチング用ＰＭＯＳトランジスタＱＰ３は、データセンス時にストローブ信号ＳＴＢｎを“Ｌ”とすることで導通状態に切り替わる。

また、センス用ＰＭＯＳトランジスタＱＰ１のドレインは、データノードＩＮＶに接続されると共に、スイッチング用ＮＭＯＳトランジスタＱＮ４を介してノードＢＵＳに接続されている。スイッチング用ＮＭＯＳトランジスタＱＮ４のゲートは、制御信号ＲＳＴを与えられている。なお、ノードＢＵＳとＮＭＯＳトランジスタＱＮ７（ノードＮ２）との間には、ＮＭＯＳトランジスタＱＮ５が接続されている。ＮＭＯＳトランジスタＱＮ５のゲートには、制御信号ＳＥＴが供給されている。この制御信号ＳＥＴは、読み出し動作開始前に一時的に”Ｈ”となってＮＭＯＳトランジスタＱＮ５を導通状態とし、接地電位としたノードＢＵＳとノードＮ２を接続することによって、ノードＮ２を接地電位Ｖｓｓにリセットするための信号である。

また、転送回路２０（ノードＮ１）とノードＳＲＣＧＮＤとの間には、ＮＭＯＳトランジスタＱＮ９が接続されている。読み出し動作時には、ノードＳＲＣＧＮＤは接地電位ＶＳＳを供給されている。また、ＮＭＯＳトランジスタＱＮ９のゲートは、データノードＩＮＶの電位を与えられている。即ちこのＮＭＯＳトランジスタＱＮ９は、読み出しデータが“１”である場合、すなわちデータラッチ２１のノードＩＮＶが“Ｈ”の場合にオンして、ビット線ＢＬの電位を接地電位Ｖｓｓにリセットする。

また、ノードＮ２と電源電圧ノード（Ｖｄｄ）との間には、ＮＭＯＳトランジスタＱＮ８が接続されている。また、電源電圧ノードとセンスノードＮＳとの間には、ＮＭＯＳトランジスタＱＮ６が接続されている。ＮＭＯＳトランジスタＱＮ６、ＱＮ７はビット線ＢＬに読み出し電流を供給する電流源負荷トランジスタである。ＮＭＯＳトランジスタＱＮ６、ＱＮ７、ＱＮ８のゲートには、それぞれ制御信号ＨＬＬ、ＸＬＬ、ＢＬＸが与えられている。

このセンスアンプ回路２の動作を簡単に説明する。読み出し動作時は、まず、ノードＢＵＳを“Ｌ”として、一時的に制御信号ＲＳＴを“Ｈ”に、その反転信号ＲＳＴｎを“Ｌ”とすることで、ＮＭＯＳトランジスタＱＮ４をオン（導通状態）、ＰＭＯＳトランジスタＱＰ４をオフ（非導通状態）させて、データラッチ２１をリセットする。すなわち、データノードＬＡＴが“Ｈ”、データノードＩＮＶが“Ｌ”となる。また、転送回路２０はオン（導通状態）となる。従って、データ読み出し時における読み出し電流は、ＮＭＯＳトランジスタＱＮ６、ＱＮ７及びＱＮ８から、転送回路２０及びクランプ用トランジスタＱＮ１を介して、ビット線ＢＬに供給される。またこの時、ストローブ信号ＳＴＢｎは“Ｈ”に保持されていてスイッチング用トランジスタＱＰ３は非導通状態に維持されている。

その後、ビット線ＢＬに流れる電流の大小を判定するセンス動作は、読み出し電流が安定するのに必要なセットアップ時間の経過後に開始される。まず、ＮＭＯＳトランジスタＱＮ６のゲートに供給される制御信号ＨＬＬを“Ｈ”から“Ｌ”に切り替え、これによりＮＭＯＳトランジスタＱＮ６を非導通状態にする。すると、センスノードＮＳはビット線ＢＬに流れ込む読み出し電流により放電され、センスノードＮＳの電位は当初の電源電圧Ｖｄｄから落ちていく。

センス動作においては、所定時間経過後、ストローブ信号ＳＴＢｎを一時的に“Ｌ”としてＰＭＯＳトランジスタＱＰ３を導通させ、センス用ＰＭＯＳトランジスタＱＰ１において判定を行う。読み出し電流が大きかった場合には、センスノードＮＳの電位が低下し、これによりセンス用トランジスタＱＰ１がオンとなり、データノードＩＮＶが“Ｈ”となる。
逆に、読み出し電流が判定レベルよりも小さかった場合には、センスノードＮＳの電位がセンス用トランジスタＱＰ１がオンする程度にまで十分低下せず、データノードＩＮＶは初期状態のまま“Ｌ”を維持する。

なお、センスノードＮＳが放電されて電位が低下すると、ＮＭＯＳトランジスタＱＮ７がオフとなる。しかし、この場合には代わりにＮＭＯＳトランジスタＱＮ８がオンして、このＮＭＯＳトランジスタＱＮ８から転送回路２０を介してビット線ＢＬに読み出し電流が供給される。そのため、ビット線ＢＬの電位は所定の範囲内に維持されるので、隣接ビット線への容量カップリングを介したノイズが検出精度に影響を与えることもない。

この実施の形態のセンスアンプ回路２は、後に説明するように、消費電力削減を目的として、選択メモリセルに対して少なくとも２回の読み出しサイクルを繰り返す。
全てのビット線ＢＬを読み出し対象とする１回目の読み出しサイクルで、あるビット線ＢＬについて“１”データ（所定の判定レベルよりも電流を流す）と判定された場合には、そのビット線ＢＬに接続されたセンスアンプ回路２中のデータラッチ２１のデータノードＬＡＴが“Ｌ”、データノードＩＮＶが“Ｈ”となり転送回路２０がオフとなる。これにより、２回目の読み出しサイクルでは無駄な消費電流をビット線に流れることが防止され、消費電力の低減が図られる。

１つのメモリセル当たり２ビット（４値）のデータ記憶を行うものとすると、メモリセルのしきい値電圧分布は図２のようになる。メモリセルのしきい値電圧が負の状態のメモリセルのデータは、 “１１”データ（消去状態）と定義される。
また、メモリセルのしきい値電圧が正の状態のメモリセルのデータは、閾値電圧が小さい順に、“０１”データ、”１０”データ、”００”データと定義される。なお、”＠、＊”データと表示するとき、”＠”は上位ページのデータを表し、”＊”は下位ページのデータを表している。”１１”、“０１”、”１０”、”００”データに対応する閾値電圧分布Ｅ，Ａ，Ｂ，Ｃは、図２に示すように所定の間隔を空けて設定させる。

メモリセルがどの閾値電圧分布（Ｅ，Ａ，Ｂ，Ｃ）にあるかを判定するため、選択メモリセルの制御ゲートには、図２に示す読み出し電圧ＶＡＲ、ＶＢＲ、ＶＣＲが印加される。これらの読み出し電圧ＶＡＲ、ＶＢＲ、ＶＣＲは、４つの閾値電圧分布Ｅ，Ａ，Ｂ，Ｃの上限値と下限値の間の値を有する電圧である。
また、メモリセルの書き込み動作後、書き込みが完了したかどうかを判定するため、ベリファイ読み出し動作が実行されるが、その際に印加される電圧が、図２に示すベリファイ電圧ＶＡＶ、ＶＢＶ、ＶＣＶである。これらベリファイ電圧は、閾値電圧分布Ｅ，Ａ，Ｂ，Ｃの下限値に対応する。
また、所謂クイックパスライト方式を用いた書き込み方式を用いる場合には、このベリファイ電圧ＶＡＶ、ＶＢＶよりも僅かに低いロウベリファイ電圧ＶＡＶＬ、ＶＢＶＬも、ベリファイ読み出し動作において利用される（以下の説明では、このロウベリファイ電圧ＶＡＶＬ、ＶＢＶＬを用いたベリファイ読み出し動作を例として説明するが、本発明がこれに限定されるものでないことは言うまでもない）。このようなロウベリファイ電圧ＶＡＶＬ、ＶＡＶ、ＶＢＶＬ、ＶＢＶを用いてベリファイ判定を用いて閾値分布ＡとＢにクイックパスライト書き込みを行うことにより、閾値電圧分布ＡとＢの幅を狭くすることが可能になる。
なお、データ読み出し時において、選択されているブロック内の非選択メモリセルの制御ゲートには、メモリセルＭＣがどの閾値電圧分布にあるかに拘わらずメモリセルＭＣがオンとなるような読み出しパス電圧Ｖｒｅａｄ（６Ｖ程度）が印加される。

なお、１つのメモリセルに何ビットのデータを記憶するかは、本発明にとって本質的なことではなく、１ビット／セルの記憶方式を採用する場合でも、Ｎビット／セル（Ｎ≧２）の記憶方式を採用する場合でも、本発明は適用可能である。以下では、主に２ビット／セルの記憶方式を採用する場合を例にとって説明する。

ＮＡＮＤ型フラッシュメモリでのデータ消去及び書き込みを簡単に説明すれば、次のようになる。データ消去は、通常ワード線を共有するＮＡＮＤセルユニットの集合として定義されるブロック単位で行われる。選択ブロックの全ワード線に０Ｖを与え、メモリセルアレイが形成されたｐ型ウェルに消去電圧Ｖｅｒａ（例えば２０Ｖ）を与えることにより、全メモリセルは、浮遊ゲートの電子がチャネルに放出されて、しきい値の低い“１”データ状態になる。

１ワード線を共有するメモリセルの集合はＮビット／セルの記憶方式の場合、Ｎページとなり、データ書き込みはページ単位で行われる。書き込み時、ビット線を介してＮＡＮＤセルチャネルにはデータに応じてＶｃｃ−Ｖｔ（“１”データの場合）、Ｖｓｓ（“０”データの場合）が与えられる。この状態で選択ページのワード線に書き込み電圧Ｖｐｇｍ（例えば２０Ｖ〜）、同一ブロック内の非選択ワード線に書き込みパス電圧Ｖｐａｓｓ（データによらずメモリセルをオンさせる電圧：８Ｖ程度）を与えると、“０”データが与えられたメモリセルでは、ＦＮトンネリングによりチャネルから浮遊ゲートに電子が注入される。“１”データが与えられたメモリセルでは、パス電圧Ｖｐａｓｓによりチャネル電位がブーストされて上昇し、電子注入は起こらない（書き込み禁止）。

次にこの実施の形態のデータ読み出し動作を、図３及び図４のタイミングチャートを参照して説明する。ここでは、２ビット／セルの記憶方式が採用された場合の読み出し方式を示しており、図３は、下位ページＬＯＷＥＲの読み出し動作を示し、図４は上位ページＵＰＰＥＲの読み出し動作を示している。なお、図３、図４では、ビット線ＢＬとセンスノードＮＳの電圧について、他のノードに比べて電圧レンジを拡大して示している。

図３及び図４に示すように、この実施の形態では、下位ページＬＯＷＥＲの読み出し動作における読み出し電圧ＶＢＲ、上位ページＵＰＰＥＲの読み出し動作におけるＶＡＲを印加して行う読み出し動作において、それぞれ２回の読み出しサイクル１、２を実行する。１回目（最初）の読み出しサイクル１でデータ“１”が読み出されたビット線ＢＬについては、２回目の読み出しサイクル２では、転送回路２０をオフにしてビット線ＢＬに読み出し電流を供給せず、ノードＳＲＣＧＮＤからＮＭＯＳトランジスタＱＮ９を介して０Ｖの電圧をビット線ＢＬに固定的に供給し、そのビット線ＢＬに対する読み出し動作は行わない。このように、１ビットのデータのデータ判定のために２度の読み出しサイクルを実行するのは、多数のビット線が同時に読み出されることにより、０Ｖであるはずの共通ソース線ＣＥＬＳＲＣの電位が変化し（電位の浮きが生じ）、正確な読み出し判定が難しくなるためである。

続いて、読み出し動作の具体的手順を、図を参照しつつ詳細に説明する。まず、図３を参照して、読み出し電圧ＶＡＲを印加して行う下位ページＬＯＷＥＲの読み出し動作を説明する。読み出し動作に入る前にデータラッチ２１は、“０”データ状態（ＬＡＴ＝“Ｈ”、ＩＮＶ＝“Ｈ”）にリセットされる。読み出し動作の間、メモリセルアレイ１の選択ブロック内の選択ワード線ＷＬには読み出し電圧ＶＡＲが印加され、選択ゲート線ＳＧＤ、ＳＧＳには読み出しパス電圧Ｖｓｇｄ、Ｖｓｇｓが与えられる。ＮＭＯＳトランジスタＱＮ６のゲートＨＬＬには電源電圧Ｖｄｄを転送するのに十分な電圧Ｖｄｄ＋Ｖｔが印加されている。

時刻ｔ０において、ＮＭＯＳトランジスタＱＮ８のゲートＢＬＸには、電源電圧Ｖｄｄより低い電圧ＶＢＬＸが与られる。同時に、ＮＭＯＳトランジスタＱＮ７のゲートＸＸＬには、電圧ＶＢＬＸよりも０．３Ｖ程度高い電圧を与える。ＮＭＯＳトランジスタＱＮ８のゲートＢＬＸには、この下位ページＬＯＷＥＲの読み出し動作の間、一定のゲート電圧ＶＢＬＸが供給される。

時刻ｔ０ではまた、クランプ用トランジスタＱＮ１のゲートに入力される制御信号ＢＬＣの電圧をＶＢＬ１＋Ｖｔとして、ビット線ＢＬの電圧をＶＢＬ１にクランプする。転送回路２０は、データラッチ２１がＬＡＴ＝“Ｈ”、ＩＮＶ＝“Ｌ”の状態に初期化（リセット）されているため導通状態にある。従って、ＮＭＯＳトランジスタＱＮ６、ＮＭＯＳトランジスタＱＮ７から供給される電流は、転送回路２０及びクランプ用トランジスタＱＮ１を介して読み出し電流としてビット線ＢＬに供給される。この時、ＮＭＯＳトランジスタＱＮ８のゲートＢＬＸに与えられている電圧ＶＢＬＸはＮＭＯＳトランジスタＱＮ７のゲートＸＸＬに与えられている電圧よりも０．３Ｖ程度低く設定されているため、非導通状態とされている。

以上の電圧印加により、ビット線ＢＬの充電（プリチャージ）が開始される。ビット線ＢＬに流れる読み出し電流が安定するためのセットアップ時間が経過した後、時刻ｔ１において、ＮＭＯＳトランジスタＱＮ６のゲートに供給される制御信号ＨＬＬを、電圧Ｖｄｄ＋Ｖｔ（ただし、ＶｔはＮＭＯＳトランジスタＱＮ６の閾値電圧）から接地電位Ｖｓｓに切り替える。これにより、センスノードＮＳからの放電が開始される。続いて、時刻ｔ２でＮＭＯＳトランジスタＱＮ７のゲートの制御信号ＸＸＬを接地電位Ｖｓｓに切り替えて、センスノードＮＳからの放電動作を止める。

その後、時刻ｔ３において、スイッチング用ＰＭＯＳトランジスタＱＰ３のストローブ信号ＳＴＢｎが、所定期間”Ｌ”となり、これにより、センス用ＰＭＯＳトランジスタＱＰ１が動作可能な状態となり、１回目の読み出しサイクル１でのセンスノードＮＳのセンス動作が開始される。
この１回目の読み出しサイクル１でのビット線ＢＬのセットアップ期間（ｔ０〜ｔ１）は、２回目の読み出しサイクル２でのビット線のセットアップ期間（ｔ４〜ｔ５）よりも短く、例えば半分（１／２）かそれ以下である。その理由は後述する。なお、セットアップ期間の当初においては、ＮＭＯＳトランジスタＱＮ６を介してセンスノードＮＳが充電される。センス動作の開始前の時刻ｔ１において、ＮＭＯＳトランジスタＱＮ６は信号ＨＬＬ＝”Ｌ”（Ｖｓｓ）に従い非導通状態とされ、その後はセンス動作中（ｔ３〜ｔ４）も含め、センスノードＮＳは充電されない。センス期間中（ｔ１〜ｔ２）には、センスノードＮＳから放電電流が、ＮＭＯＳトランジスタＱＮ７、転送回路２０、クランプ用ＮＭＯＳトランジスタＱＮ１を介してビット線ＢＬに流れる。センスノードＮＳが放電されて電位が降下し、ノードＮ２がＶＢＬＸ＋０．３Ｖ−Ｖｔまで上昇すると、ＮＭＯＳトランジスタＱＮ７は非導通状態に切り替わる。

セルデータが“０”であれば、選択ビット線に引き込み電流が流れないため、センスノードＮＳは、“Ｈ”レベルを保ち、従ってＮＭＯＳトランジスタＱＮ８はオフのままである。セルデータが“１”であれば、ノードＮ２の電圧はやがて低下する。ノードＮ２がＶＢＬＸ＋０．３Ｖ−Ｖｔ以下に低下すると、ＮＭＯＳトランジスタＱＮ７は非導通状態に切り替わるが、ＮＭＯＳトランジスタＱＮ８が導通状態に切り替わって電流を供給するため、ビット線ＢＬの電圧低下は抑えられる。

時刻ｔ３で、センス信号ＳＴＢを短時間、“Ｌ”（＝Ｖｓｓ）として、ＰＭＯＳトランジスタＱＰ３をオンにし、データセンスを行う。センス用ＰＭＯＳトランジスタＱＰ１は、そのしきい値電圧をＶｔｐがである場合、センスノードＮＳが“Ｈ”レベル（データ“０”）であればオフとなり、Ｖｄｄ−│Ｖｔｐ│より低い“Ｌ”レベル（データ“１”）であればオンになる。これにより、“１”データが検出されると、データラッチ２１のノードＬＡＴに“Ｌ”、ノードＩＮＶに“Ｈ”がラッチされる。

以後、“１”データが読み出されたセンスアンプでは、ＮＭＯＳトランジスタＱＮ９がオンとなり、ビット線ＢＬはノードＳＲＣＧＮＤの電圧、すなわち接地電位Ｖｓｓにリセットされた状態を維持する。またＬＡＴ＝“Ｌ”、ＩＮＶ＝“Ｈ”により転送回路２０がオフになり、センスノードＮＳもビット線ＢＬから切り離される。即ち、センスアンプ回路２は、１回目の読み出しサイクル１で“１”を読み出すと、次のサイクルでは、そのセルおよびビット線ＢＬには読み出し電流が流さない制御を行う。

図３のビット線ＢＬの電圧のタイミングチャートでは、“１”データのうち、１回目の読み出しサイクル１で“１”と判定されるものと、１回目の読み出しサイクル１では“１”とは判定されず”０”と誤検出され、２回目の読み出しサイクルで初めて”１”と判定されるものの電圧変化を示している。選択時のチャネルコンダクタンスＣcell(1-1)が十分に大きい“１”データセルは、１回目の読み出しサイクルで“１”データとして判定される。一方、“１”データであってもそのチャネルコンダクタンスＣcell(1-2)が十分に大きくないと、１回目の読み出しサイクルでは“０”として誤センスされる可能性がある。２回目の読み出しサイクル２でこれを確実に読み出す。

即ち時刻ｔ４で再度、ＨＬＬ＝“Ｈ”（Ｖｄｄ＋Ｖｔ）としてＮＭＯＳトランジスタＱＮ６をオン、ＸＸＬ＝“Ｈ”（ＶＢＬＸ＋０．３Ｖ）としてＮＭＯＳトランジスタＱＮ７をオンにし、２回目の読み出しサイクル２を開始する。このサイクルでは、１回目の読み出しサイクル１で”１”と判定されたメモリセルが接続されたビット線ＢＬはセンスアンプ回路２から切り離され（転送回路２０がオフとされ）、ＶＳＳ(=０Ｖ)に放電され、読み出し対象とされない。このため、”０”を保持しているメモリセル、又は”１”を保持しているが”０”と誤検出されたメモリセルに接続されたビット線のみが２回目の読み出しサイクルにおいてプリチャージ（セットアップ（リカバリ））の対象とされる。

こうして、２回目の読み出しサイクル２においても、１回目の読み出しサイクル１と同様にビット線に読み出し電流を供給し、時刻ｔ５でＮＭＯＳトランジスタＱＮ７を介しての電流供給を停止して、センスノードＮＳからの放電を行い（ｔ５〜ｔ６）、時刻ｔ７でセンス信号ＳＴＢｎ＝”Ｌ”としてデータセンスを実行する。１回目の読み出しサイクルにおいて、選択時のチャネルコンダクタンスＣcell(1-1)が十分に大きい“１”データセルが読み出し対象から外される結果、共通ソース線ＣＥＬＳＲＣの浮きの影響も少なくなる。従って、この２回目の読み出しサイクル２では、コンダクタンスが十分には大きくない“１”データも、誤検出されることなく正しく”１”として正しく検出される。

以上のようにこの実施の形態では、２回の読出しサイクル１、２でデータ読み出しを行い、最初の読み出しサイクル１で“１”読み出しされたセルについては、２回目の読み出しサイクル２では読み出し電流を流さないようにしている。これにより、電流検出型センスアンプ方式ではあるが全体として消費電流を抑制することができる。
なお、時刻ｔ８以降に、動作を完了させるために、ワード線ＷＬｉ、選択ゲート線ＳＧＤ、ＳＧＳ、トランジスタＱＮ７、ＱＮ８のゲート（信号ＸＸＬ，ＢＸＬ）、ビット線Ｂｌを接地電位まで放電させる。そのとき、ビット線ＢＬを確実に放電させるために、ゲート信号ＢＬＣのレベルを一旦電源電圧Ｖｄｄまで上げて、ＮＭＯＳトランジスタＱＮ１をしっかりと導通させる。

上述したように、本実施の形態では、１回目の読み出しサイクル１におけるビット線セットアップ期間（時刻ｔ０〜ｔ１）が、２回目の読み出しサイクル２におけるビット線セットアップ期間（時刻ｔ４〜ｔ５）よりも短く、例えば１／２以下の期間に設定されている。このため、１回目の読み出しサイクル１では、ビット線ＢＬがクランプ用トランジスタＱＮ３により規定される上限値ＶＢＬ１までは充電されない。一例として、２回目の読み出しサイクル２での充電時間が２０μＳである場合、１回目の読み出しサイクル１での充電時間は、１０μＳかそれ以下とする。その理由を以下に説明する。

メモリの微細化に伴うビット線の寄生容量の増大により、ビット線ＢＬが上限値ＶＢＬ１まで充電されて安定するためのビット線セットアップ時間が長くなっている。一方、メモリセルの微細化により、個々のビット線ＢＬを流れるセル電流は小さくなっているものの、性能向上のために、同時に読み出し動作の対象とされるビット線ＢＬの数が増大しており、全ビット線に流れる合計の電流Ｉｃｃは増大している。全ビット線が読み出し対象となる１回目の読み出しサイクル１において、このような大きな電流Ｉｃｃを流しつつ、ビット線を流れる電流が十分安定するのを待ってデータセンス動作を行う場合、大きな電流Ｉｃｃが長期間流れることになり許容できない。また、このような大電流が流れることにより、電源電圧が不安定となるなど、動作保証が困難となる場合が起こり得る。

そこで、本実施の形態では、１回目の読み出しサイクルにおけるビット線ＢＬのセットアップ時間（時刻ｔ０〜ｔ１）を、上記のように設定する。

これに対し、上述の特許文献１では、１回目の読み出しサイクル１と、２回目の読み出しサイクル２とで、ビット線ＢＬの充電時間をほぼ同じに設定し、いずれにおいてもビット線に流れる電流が十分安定してからデータセンス動作を開始している。特許文献１の構成では、１回目の読み出しサイクルにおける大きな電流Ｉｃｃによる消費電力の増大に対応することができない。本実施の形態によれば、このような大きな電流が流れる期間を半分以下にすることができ、消費電力が抑制されると共に、電源電圧の低下による動作の不具合も抑制することができる。

本実施の形態の場合、１回目の読み出しサイクル１におけるビット線ＢＬの充電時間が短いため、１回目の読み出しサイクル１でのビット線ＢＬの電圧は、クランプ用トランジスタＱＮ３で規定される上限値ＶＢＬ１までには到達せず、上限値ＶＢＬ１よりも小さい電圧ＶＢＬ１’程度までしか到達しない。

本発明者は、今般、ビット線ＢＬに流れる電流が十分に安定していなくても、またはビット線の充電レベルが通常の上限値ＶＢＬ１に達していなくても、以下の理由から１回目の読み出しサイクル１においては動作に支障がないことに着目し、本発明をするに至った。すなわち、ビット線ＢＬを上限値ＶＢＬ１に充電しきって、ビット線ＢＬを流れる電流がメモリセルを流れるセル電流とほぼ等しくなるまで待たなくても（ビット線ＢＬが上限値ＶＢＬ１よりも小さい値ＶＢＬ１’までしか充電されなくても）、選択時のチャネルコンダクタンスが十分に大きい“１”データの選択メモリセル（図３の”１”（Ｃｃｅｌｌ（１−１）））が接続されたビット線ＢＬでは十分大きな電流が流れる一方、選択時のチャネルコンダクタンスが小さい”１”データの選択メモリセル（図３の”１”Ｃｃｅｌｌ（１−２））や、”０”データの選択メモリセルが接続されたビット線ではビット線を充電する電流のみで十分大きな電流は流れず、この電流の大小がセンスアンプ２において検出され得る。この電流の差をセンスアンプ回路２にて検出することで、選択時のチャネルコンダクタンスが十分に大きい“１”データの選択メモリセルを判別することができる。

このようにして１回目の読み出しサイクル１にて”１”データと判定されたメモリセル（”１”（Ｃｃｅｌｌ（１−１）））は、２回目の読み出しサイクル２では読み出し動作の対象から除外され得る（転送回路２０がオフとされる）。これにより、２回目の読み出しサイクルでは、選択時のチャネルコンダクタンスが小さくて”１”と判定されなかったメモリセル（図３の”１”（Ｃｃｅｌｌ（１−２）））と、”０”データを保持するメモリセルのみが読み出しの対象とされる。従って、ビット線を流れる電流の総和は１回目の読み出しサイクルに比べ小さくなり、このためソース線の浮きも小さくなるため、精度よく検出動作を行うことができる。すなわち、２回目の読み出しサイクル２では、チャネルコンダクタンスが大きく、大きな電流を流すメモリセルの影響を受けることなく、”１”データと”０”データを判別することができる。上記のような短いビット線ＢＬの充電時間であっても、チャネルコンダクタンスが大きく、大きな電流を流すメモリセルを排除する１回目の読み出しサイクル１の目的は十分に達成される。また、ビット線ＢＬのセットアップ時間が半分以下に短縮される結果、大きな電流Ｉｃｃの流れる時間が短くなり、消費電力を抑制することができる。また、電源電圧が低下し、動作が不安定になる懸念もない。

同様に、図４に示すように、上位ページＵＰＰＥＲの読み出し動作において、選択ワード線ＷＬに電圧ＶＡＲを印加して読み出し動作を行う場合にも、１回目の読み出しサイクル３，２回目の読み出しサイクル４を実行する。
そして、図３の場合と同様に、１回目の読み出しサイクル３におけるビット線ＢＬのセットアップ時間（ｔ０〜ｔ１）は、２回目の読み出しサイクル４におけるビット線ＢＬのセットアップ時間（ｔ４〜ｔ５）の半分以下の時間とする。これにより、上位ページＵＰＰＥＲの読み出し動作においても、同様の効果を期待することができる。

なお、この図４の例では、選択ワード線ＷＬに電圧ＶＣＲを印加しての読み出し動作を行う場合には、２回の読み出しサイクルを実行せず、１回の読み出しサイクル５のみを実行する（時刻ｔ９、ｔ１０、ｔ１１、ｔ１２が、それぞれ時刻ｔ１、ｔ２、ｔ３、ｔ４に対応する）。電圧ＶＡＲでの読み出しの際、上位ページＵＰＰＥＲが”１”データと判定されたメモリセルについては、読み出し対象から除外され、転送回路２０がオフとされるため、電圧ＶＣＲでの読み出しの際には、大きな電流Ｉｃｃが流れる懸念もなく、また共通ソース線が浮くことにより読み出し精度が落ちる懸念もない。勿論、この電圧ＶＣＲを印加しての読み出し動作においても、同様に２回の読み出しサイクルを実行することはできる。

図５は、第１の実施の形態において、図２のような２ビット／セルのデータ書き込みを行う場合において、書き込みパルスを印加した後、所望のデータの書き込みが完了したか否かを判定するために実行されるベリファイ読み出し動作のタイミングチャートを示している。
この例に示すベリファイ読み出し動作では、前述したベリファイ電圧ＶＡＶ、ＶＢＶ、ＶＣＶ、ロウベリファイ電圧ＶＡＶＬ、ＶＢＶＬを、電圧値の低い順に選択ワード線ＷＬに印加し（ＶＡＶＬ、ＶＡＶ、ＶＢＶＬ、ＶＢＶ、ＶＣＶの順に高くなる）、それぞれの電圧、でデータセンスを行うことでベリファイ動作を実行する（非選択ワード線ＷＬには、通常の読み出し動作と同様に、読み出しパス電圧Ｖｒｅａｄが印加される）。
そして、最も低い電圧値であるロウベリファイ電圧ＶＡＶＬでのデータセンスは、図３、図４と同様に、２回の読み出しサイクルにより実行され、しかも１回目の読み出しサイクルでは、ビット線ＢＬの充電時間が半分以下と短くされている。これにより、ベリファイ読み出し動作においても、上述した効果を期待することができる。

なお、上記の実施の形態において、例えば図３の１回目の読み出しサイクル１におけるデータセンス期間、すなわちセンスノードＮＳの放電期間（ｔ１〜ｔ２）は、２回目の読み出しサイクル２に比べ短時間としてもよい。データセンス時間が短いと、センスアンプ回路２における判定閾値（閾値電流）は大きくなるが、センス時間を全体として短くすることができる。

[第２の実施の形態]
次に、本発明の第２の実施の形態を、図６〜図８を参照して説明する。この第２の実施の形態の不揮発性半導体記憶装置の基本構成は、図１に示したものと同様である。所定の読み出し動作のために、２回の読み出しサイクルを実行する点でも、第１の実施の形態と同一である。

この実施の形態において、２ビット／セルの記憶方式のメモリセルアレイにおいて、下位ページＬＯＷＥＲの読み出し動作、及び上位ページＵＰＰＥＲの読み出し動作を実行する場合のタイミングチャートを、図６及び図７に示す。この動作は、選択ワード線ＷＬに印加される電圧を除き、第１の実施の形態と同様である。第１の実施の形態では、下位ページＬＯＷＥＲの読み出し動作において、１回目の読み出しサイクル１、２回目の読み出しサイクル２の両方において、選択ワード線ＷＬに同一の電圧ＶＢＲを印加する。一方、本実施の形態では、１回目の読み出しサイクル１では、図６に示すように、電圧ＶＢＲよりも低い電圧、例えば０Ｖを選択ワード線ＷＬに印加する。また、上位ページＵＰＰＥＲの読み出し動作においても、図７に示すように、１回目の読み出しサイクル１では、電圧ＶＡＲよりも低い電圧、例えば０Ｖを選択ワード線ＷＬに印加する。

このように、選択ワード線ＷＬへの印加電圧を０Ｖとしても、選択メモリセルが消去状態（図２の分布Ｅ）である場合には、十分大きなチャネルコンダクタンスを有し、“１”データと判定することができる。第１の実施の形態のように、消去状態のメモリセルに電圧ＶＢＶを印加すると、セル電流は０Ｖを印加する場合に比べ大きくなるので、消費電流Ｉｃｃは大きくなる。この点、第２の実施の形態のような動作を行う場合には、消費電力は第１の実施の形態に比べ抑制することができる。
また、図８に示すように、ベリファイ読み出し動作においても、ロウベリファイ電圧ＶＡＶＬのよる読み出し動作における１回目の読み出しサイクルでは、ロウベリファイ電圧ＶＡＶＬよりも低い電圧例えば０Ｖを印加して読み出し動作を行うことができる。これにより、消費電力を抑制することができる。

[第３の実施の形態]
次に、本発明の第３の実施の形態を、図９を参照して説明する。この第３の実施の形態の不揮発性半導体記憶装置の基本構成は、図１に示したものと同様である。ベリファイ読み出し動作を含む所定の読み出し動作のために、２回の読み出しサイクルを実行する点でも、前述の実施の形態と同一である。また、１回目の読み出しサイクルのビット線の充電期間を、２回目の読み出しサイクルにおけるビット線の充電期間よりも短く設定したベリファイ読み出し動作が行われる点も、前述の実施の形態と同一である。

ただし、本実施の形態では、図９に示すように、最初の１回又は数回の書き込み動作の後のベリファイ読み出し動作においては、最初の電圧レベル（この例の場合電圧ＶＡＶＬ）に対して、１回目の読み出しサイクルと２回目の読み出しサイクルとでビット線のセットアップ期間の長さが異なる、２回のサイクルからなるセンス動作が行われる（Verify with Additional Short Setup Time Sense）。その後の書き込み動作以降では、各電圧レベルに対してそれぞれ1回のサイクルのセンス動作が行われる通常のベリファイ読み出し動作（Normal Verify）が実行される。この点において、前述の実施の形態と異なっている。最初の１回又は数回の書き込み動作においてある程度の数のメモリセルが閾値電圧分布Ａ以上に書き込まれると、ベリファイ読み出し動作の最初のセンス動作時に、チャネルコンダクタンスが大きく大きな電流を流す“１”状態のセルの数が減っている。従って、対象ビット線ＢＬに流れる電流Ｉｃｃも小さくなっており、必ずしも本実施の形態のベリファイ読み出し動作を実行する必要はない。従って、最初の１回又は数回の書き込み動作の後には、通常の、従来通りのベリファイ読み出し動作を行うことができる。

以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記実施の形態では、２回の読み出しサイクル１，２を実行する例を主に説明したが、本発明はこれに限定されるものではない。１つ前の読み出しサイクルで”１”のデータを有すると判定されたメモリセルを読み出し対象から除外し、次の読み出しサイクルでは、除外されたメモリセルに接続されたビット線に対する充電経路をオフとするものであれば、本発明の範囲に含まれ得る。
また、上記の実施の形態では、主に２ビット／セルの記憶方式が採用された場合の動作を説明したが、１ビット／セルの記憶方式を採用した場合でも、図３、図６に示したのと全く同様の動作を行うことで、同じ効果を得ることができる。
また、３ビット以上のデータを１メモリセルに格納する場合においても、単に読み出し電圧の種類が増えるだけであるので、同じ動作が適用可能であることは明らかである。

１…メモリセルアレイ、 ２…センスアンプ回路、 ＮＳ…センスノード、 ２０…転送回路、 ２１…データラッチ。

Claims (6)

1. 複数のメモリセルを直列接続してなるメモリストリングと、前記メモリストリングの両端に接続される選択トランジスタとを含むＮＡＮＤセルユニットを配列してなるメモリセルアレイと、
   第１方向に沿って並ぶ前記メモリセルに共通接続される複数のワード線と、
   前記ＮＡＮＤセルユニットの一端に接続される複数のビット線と、
   前記ＮＡＮＤセルユニットの他端に接続されるソース線と、
   前記ビット線に読み出し電流を供給しつつ、前記ビット線に流れる電流が安定するためのセットアップ時間後に電流の大小を検出して前記メモリセルの保持データを判定するセンスアンプ回路と
   を備え、
   前記センスアンプ回路は、選択ワード線により選択された前記メモリセルに接続される複数の前記ビット線を対象とした複数回の読み出しサイクルを実行し、
   ２回目以降の読み出しサイクルでは、それより前の読み出しサイクルにおいて所定の判定電流レベル以上の電流が流れると判定がなされた前記ビット線に対する前記読み出し電流の供給を停止し、残りの前記ビット線に対してのみ前記読み出し電流を供給し、
   １回目の読み出しサイクルでの前記ビット線のセットアップ時間は、前記２回目以降の読み出しサイクルでの前記ビット線のセットアップ時間よりも短く設定される
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記１回目の読み出しサイクルでの前記セットアップ時間は、前記２回目の読み出しサイクルでの前記セットアップ時間の半分以下の時間であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記１回目の読み出しサイクルでの前記セットアップ時間は、１０μＳ以下である請求項２記載の不揮発性半導体記憶装置。
4. 前記１回目の読み出しサイクルでの前記判定電流レベルは、前記２回目以降の読み出しサイクルでの前記判定電流レベルよりも大きいことを特徴とする請求項１記載の不揮発性半導体記憶装置。
5. 前記１回目の読み出しサイクルで選択された前記ワード線に印加される第１電圧は、前記２回目以降の読み出しサイクルで選択された前記ワード線に印加される第２電圧よりも低いことを特徴とする請求項１記載の不揮発性半導体記憶装置。
6. 前記１回目の読み出しサイクルでの前記ビット線の充電レベルは、前記２回目以降の読み出しサイクルでの前記ビット線の充電レベルよりも低いことを特徴とする請求項１記載の不揮発性半導体記憶装置。

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