JP3840193B2 - 半導体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、多値フラッシュメモリ、多値ＥＥＰＲＯＭ、多値ＥＰＲＯＭに使用される。
【０００２】
【従来の技術】
半導体基板上に浮遊ゲ−ト（電荷蓄積層）と制御ゲ−トを有するＭＯＳＦＥＴ構造は、フラッシュメモリのメモリセルの１つとしてよく知られている。
【０００３】
通常、フラッシュメモリの１つのメモリセルには、１ビットデ−タ、即ち、デ−タ“０”又は“１”が記憶される。また、メモリセルのデ−タが“０”であるか又は“１”であるかは、浮遊ゲ−トに蓄えられた電荷量によって識別可能である。
【０００４】
これに対し、近年では、大きなデ−タ容量を確保するため、１つのメモリセルに多ビットのデ−タを記憶させる多値記憶方式の開発が進められている。例えば、４値記憶方式では、１つのメモリセルに、デ−タ“０”、“１”、“２”又は“３”が記憶される。
【０００５】
多値記憶方式のフラッシュメモリにおいて、メモリセルにいずれのデ−タが記憶されているかは、浮遊ゲ−トに蓄えられた電荷量によって判断する。
【０００６】
以下、デ−タの記憶状態、即ち、デ−タと浮遊ゲ−ト中の電荷量との関係について、４値記憶方式のフラッシュメモリを例に説明する。
【０００７】
まず、デ−タ“０”は、消去状態に対応する。
【０００８】
消去状態とは、浮遊ゲ−ト中に正の電荷が蓄えられている状態のことである。即ち、消去状態においては、浮遊ゲ−トは、浮遊ゲ−ト中の電荷量が零の中性状態に対して正に帯電している。
【０００９】
消去状態は、例えば、半導体基板に高電位（約２０Ｖ）を与え、制御ゲ−トを接地電位（０Ｖ）とし、正の電荷を半導体基板から浮遊ゲ−トへ移動させることにより得られる。
【００１０】
次に、デ−タ“１”、“２”及び“３”は、書き込み状態に対応する。
【００１１】
書き込み状態とは、浮遊ゲ−ト中に負の電荷が蓄えられている状態のことである。但し、デ−タ“２”の状態の浮遊ゲ−ト中の負の電荷量は、デ−タ“１”の状態の浮遊ゲ−ト中の負の電荷量よりも多く、デ−タ“３”の状態の浮遊ゲ−ト中の負の電荷量は、デ−タ“２”の状態の浮遊ゲ−ト中の負の電荷量よりも多くなるように設定される。
【００１２】
書き込み状態においては、浮遊ゲ−トは、浮遊ゲ−ト中の電荷量が零の中性状態に対して負に帯電している。
【００１３】
書き込み状態は、例えば、半導体基板、ソ−ス、ドレインをそれぞれ接地電位（０Ｖ）に設定し、制御ゲ−トに高電位（約１６Ｖ）を与え、負の電荷を半導体基板から浮遊ゲ−トに移動させることにより得られる。
【００１４】
書き込み動作中、デ−タ“０”を維持したいメモリセルでは、ソ−ス、ドレイン及びチャネルが５Ｖに設定される。この場合、制御ゲ−トに高電位（約１６Ｖ）が与えられ、基板が接地電位（０Ｖ）に設定されても、正の電荷は浮遊ゲ−ト中に保持されるため、デ−タ“０”が維持される。
【００１５】
以上より、１つのメモリセルにより、４種類の書き込み状態（“０”，“１”，“２”，“３”）が実現できる。
【００１６】
フラッシュメモリには、ＮＡＮＤ型メモリセルユニットを有するものが知られている。
【００１７】
このメモリセルユニットは、複数（例えば、４個）のメモリセルから構成されるメモリセル列と、メモリセル列の一端とビット線の間に接続される第１選択トランジスタと、メモリセル列の他端とソ−ス線の間に接続される第２選択トランジスタとから構成される。
【００１８】
なお、ソ−ス線は、全てのメモリセルユニットに対して共通となっている。
【００１９】
ＮＡＮＤ型メモリセルユニットを有するフラッシュメモリでは、デ−タ“０”の書き込み時においては、ビット線を電源電位ＶＣＣ（例えば、３Ｖ）、第１選択トランジスタのゲ−トを電源電位ＶＣＣ、選択メモリセルの制御ゲ−トを第１高電位（例えば、１６Ｖ）、非選択メモリセルの制御ゲ−トを第２高電位（例えば、１０Ｖ）に設定し、選択メモリセルの浮遊ゲ−トに蓄えられている電荷を保持する。
【００２０】
この時、ＮＡＮＤ型メモリセルユニットの各メモリセルのチャネルは、第１選択トランジスタを経由してビット線に接続されているため、各メモリセルのチャネルの電位は、第１選択トランジスタのいわゆる閾値落ちを考慮すると、当初は、電源電位ＶＣＣ（例えば、３Ｖ）以下の所定電位となる。
【００２１】
この後、第１選択トランジスタが非導通となると、ＮＡＮＤ型メモリセルユニットの各メモリセルのチャネルの電位は、制御ゲ−トとチャネルの間に生じる静電容量によって上昇する。例えば、静電容量の結合比が５０％であれば、チャネルの電位は、約５Ｖとなる。
【００２２】
然るに、メモリセルの浮遊ゲ−トに負の電荷が蓄積されていると、メモリセルの閾値は、高くなる。これに伴い、デ−タ“０”の書き込み動作中の各メモリセルのチャネル電位は、メモリセルの閾値が高くなればなる程、低くなり、デ−タ“０”を維持するうえでの信頼性は低下する。
【００２３】
ところが、メモリセルの閾値が−１Ｖの場合には、制御ゲ−トの電位が約０Ｖのとき、チャネルの電位は、約１Ｖとなり、制御ゲ−トの電位が約１０Ｖのとき、チャネルの電位は約６Ｖとなる（結合比５０％）。
【００２４】
また、メモリセルの閾値が３Ｖの場合には、制御ゲ−トの電位が約１Ｖのとき、チャネルの電位は、約０Ｖとなり、制御ゲ−トの電位が約１０Ｖのとき、チャネルの電位は約４．５Ｖとなる（結合比５０％）。
【００２５】
ＮＡＮＤ型メモリセルユニットを有するフラッシュメモリにおいては、メモリセルのデ−タは、制御ゲ−トに所定の読み出し電位を与え、メモリセルのデ−タに応じて当該メモリセルをオン又はオフ状態にするようにし、このときにメモリセルのチャネルに流れるセル電流を検出することにより読み出せる。
【００２６】
ここで、読み出し電位を３種類用意すれば、４種類の書き込み状態（浮遊ゲ−ト中の電荷の種類及び量、即ち、閾値が異なる状態）を判別できる。
【００２７】
また、ＮＡＮＤ型メモリセルユニットは、複数のメモリセルが直列接続された構成を有しているため、読み出し動作時におけるセル電流が少ない（例えば、１μＡ程度である）点に特徴がある。
【００２８】
読み出し時間については、例えば、選択メモリセルに繋がるビット線容量を約５ｐＦとすると、ビット線の電位がセル電流によって１Ｖ変動するまでに、約５μｓｅｃの時間が必要である。
【００２９】
メモリセルのデ−タを少ないセル電流で高速に読み出すために、例えば、ビット線と読み出し回路の間にＮチャネルＭＯＳトランジスタを接続し、このＭＯＳトランジスタのゲ−トに約２Ｖの電位を与えて、ビット線をプリチャ−ジする。
【００３０】
この場合、ＮチャネルＭＯＳトランジスタの閾値を約１Ｖとすると、ビット線は、当該ＭＯＳトランジスタのいわゆる閾値落ちを考慮すると、約１Ｖにプリチャ−ジされる。
【００３１】
ビット線がプリチャ−ジされると、ＮチャネルＭＯＳトランジスタは、次第に高抵抗となり、その後、非導通状態となる。但し、ビット線のプリチャ−ジは、実効的なプリチャ−ジ時間を考慮すると、ＮチャネルＭＯＳトランジスタが完全に非導通状態になるまで継続されない。
【００３２】
読み出し動作時、選択メモリセルにセル電流が流れ、ビット線の電位が低下すると、ビット線に繋がるＮチャネルＭＯＳトランジスタのチャネル抵抗が低抵抗化するため、この状態を検出すれば、高速にビット線の電位の変化（メモリセルのデ−タ）をセンスすることが可能となる。
【００３３】
ＮチャネルＭＯＳトランジスタのチャネル抵抗の変化は、当該ＭＯＳトランジスタのチャネル抵抗の抵抗値といわゆる参照抵抗の抵抗値を比較することにより検出できる。このため、参照抵抗、ＮチャネルＭＯＳトランジスタ、メモリセルに電流パスを設ける。
【００３４】
しかしながら、このような読み出し動作では、複数の選択メモリセルのデ−タを同時に読み出す場合、各選択メモリセルの閾値に応じて、全てのセルユニットに共通となるソ−ス線に大きな電流が流れたり、逆に、全く流れなかったりする。
【００３５】
例えば、ほとんどの選択メモリセルにセル電流が流れるような場合、即ち、ほとんどの選択メモリセルのデ−タが“０”であるような場合には、ソ−ス線に大きな電流が流れ、ソ−ス線の電位が変動する。ソ−ス線の電位の変動は、選択メモリセルのデ−タを正確に読み出せない状態を作り出す。
【００３６】
【発明が解決しようとする課題】
以上のように、例えば、デ−タ“０”の書き込み時において、メモリセルユニット中のメモリセルの閾値が高いと、メモリセルのチャネル電位が十分に上昇しないため、選択メモリセルに、デ−タ“０”でなく、デ−タ“１”が書き込まれてしまうという恐れがある。
【００３７】
また、読み出し時において、セル電流の少ないメモリセルの状態を検出するのに非常に時間がかかる反面、高速にメモリセルの状態を検出しようとすると正確にメモリセルの状態を検出できないという欠点がある。
【００３８】
本発明は、このような課題のうちの一つを解決するためになされたもので、その目的は、書き込み時に、メモリセルのチャネル電位を十分確保することにある。
【００３９】
【課題を解決するための手段】
上記課題を解決すべく、本発明の半導体記憶装置は、ビット線に接続される第１選択トランジスタと、第２選択トランジスタと、前記第１及び第２選択トランジスタの間に直列接続される複数のメモリセルと、前記複数のメモリセルのうち、選択メモリセルに対して書き込みを行うための書き込み手段とを備え、前記書き込み手段は、書き込み時に、前記選択メモリセルのゲ−ト電極に書き込み電位を印加し、前記第１選択トランジスタのゲート電極に第１電位を印加し、前記選択メモリセルの前記第１選択トランジスタ側に隣接するメモリセルのゲ−ト電極に、前記書き込み電位よりも低く、前記第１電位よりも高い第２電位を印加し、前記選択メモリセルの前記第２選択トランジスタ側に隣接するメモリセルのゲ−ト電極に、前記第２電位よりも低い第３電位を印加する。
【００４０】
前記複数のメモリセルに対し、前記第２選択トランジスタに隣接するメモリセル側から前記第１選択トランジスタに隣接するメモリセル側へ順次書き込みを行う。前記第３電位は、接地電位である。
【００４１】
前記書き込み手段は、前記書き込み前に、前記第１選択トランジスタのゲート電極に前記第１電位よりも高い第４電位を印加する。
【００４２】
前記書き込み手段は、前記書き込み前に、前記選択メモリセル以外のメモリセルのうち、前記選択メモリセルに対し前記第１選択トランジスタ側に存在するメモリセルのゲート電極に第５電位を印加し、前記選択メモリセル以外のメモリセルのうち、前記選択メモリセルに対し前記第２選択トランジスタ側に存在するメモリセルのゲート電極に第６電位を印加する。
【００４３】
前記第６電位は、前記第５電位よりも高い。
【００４４】
前記書き込み手段は、前記書き込み前に、前記選択メモリセルのゲ−ト電極に前記第５電位を印加し、前記選択メモリセルの前記第２選択トランジスタ側に隣接するメモリセルのゲ−ト電極に前記第３電位を印加する。
【００４５】
前記書き込み手段は、前記書き込み前に、前記選択メモリセルのゲ−ト電極に前記第６電位を印加し、前記選択メモリセルの前記第２選択トランジスタ側に隣接するメモリセルのゲ−ト電極に前記第３電位を印加する。
【００４６】
前記第５及び第６電位は、前記第２電位よりも低い。
【００４７】
前記書き込み手段は、前記書き込み時に、前記選択メモリセル以外のメモリセルのうち、前記選択メモリセルに対し前記第２選択トランジスタ側に存在するメモリセルのゲート電極に、前記第２電位を印加する。
【００４８】
前記書き込み手段は、前記書き込み時に、前記選択メモリセル以外のメモリセルのうち、前記選択メモリセルに対し前記第２選択トランジスタ側に存在するメモリセルのゲート電極に、前記第２電位を印加した後に、前記選択メモリセル以外のメモリセルのうち、前記選択メモリセルに対し前記第１選択トランジスタ側に存在するメモリセルのゲート電極に、前記第２電位を印加する。
【００４９】
前記書き込み手段は、前記書き込み時に、前記選択メモリセル以外のメモリセルのうち、前記選択メモリセルに対し前記第２選択トランジスタ側に存在するメモリセルのゲート電極に、前記第２電位を印加した後に、前記選択メモリセルのゲート電極に前記書き込み電位を印加する。
【００５０】
前記選択メモリセルのゲ−ト電極に前記書き込み電位を印加する時期は、前記選択メモリセル以外のメモリセルのうち、前記選択メモリセルに対し前記第２選択トランジスタ側に存在するメモリセルのゲ−ト電極に、前記第２電位を印加する時期に、実質的に等しい。
【００５１】
本発明の半導体記憶装置は、ビット線に接続される第１選択トランジスタと、第２選択トランジスタと、前記第１及び第２選択トランジスタの間に直列接続される複数のメモリセルと、前記複数のメモリセルのうち、選択メモリセルに対して書き込みを行うための書き込み手段とを備え、前記書き込み手段は、書き込み時に、前記選択メモリセルのゲ−ト電極に書き込み電位を印加し、前記第１選択トランジスタのゲート電極に第１電位を印加し、前記選択メモリセルと前記第１選択トランジスタとの間の全てのメモリセルのゲ−ト電極に、前記書き込み電位よりも低く、前記第１電位よりも高い第２電位を印加し、前記選択メモリセルの前記第２選択トランジスタ側に隣接するメモリセルのゲ−ト電極に、前記第２電位よりも低い第３電位を印加する。
【００５２】
前記書き込み手段は、前記選択メモリセル及び前記選択メモリセルに対し前記第２選択トランジスタ側に隣接するメモリセル以外の全てのメモリセルのゲート電極に、前記第２電位を印加する。
【００５３】
上記構成の半導体記憶装置によれば、書き込みされたメモリセルの閾値に依存せず、“０”デ−タ書き込み時に、十分かつ安定なチャネル電位を発生させることができる。
【００５４】
【発明の実施の形態】
以下、図面を参照しながら、本発明の半導体記憶装置について詳細に説明する。
【００５５】
図１は、本発明の実施の形態に関わる多値記憶方式のＮＡＮＤ型フラッシュメモリの構成を示している。
【００５６】
メモリセルアレイ１は、複数のＮＡＮＤ型メモリセルユニット、複数のビット線、複数のワ−ド線、及びソ−ス線を含んでいる。ＮＡＮＤ型メモリセルユニットは、直列接続された複数のメモリセルからなるメモリセル列と、メモリセル列の両端にそれぞれ接続される選択トランジスタとから構成される。ソ−ス線は、全てのメモリセルユニットに共通となっている。
【００５７】
ビット線制御回路２は、メモリセルアレイ１のビット線を介してメモリセルのデ−タを読み出したり、ビット線を介してメモリセルの状態を検出したり、ビット線を介してメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。
【００５８】
ビット線制御回路２は、複数のデ−タ記憶回路を含んでいる。デ−タ記憶回路は、メモリセルアレイ１のカラムに対して設けられる。カラムデコ−ダ３により選択されたデ−タ記憶回路によって読み出されたメモリセルのデ−タは、デ−タ入出力バッファ４を経由して、デ−タ入出力端子５から外部へ読み出される。
【００５９】
また、外部からデ−タ入出力端子５に入力された書き込みデ−タは、デ−タ入出力バッファ４を経由して、カラムデコ−ダ３により選択されたデ−タ記憶回路に初期的な制御デ−タとしてラッチされる。デ−タ記憶回路の制御デ−タは、ビット線を経由してメモリセルアレイ１の選択メモリセルに印加される書き込み制御電圧を制御する。
【００６０】
ワ−ド線制御回路６は、メモリセルアレイ１の複数本のワ−ド線のうちの１本を選択し、その１本のワ−ド線に、読み出し動作、書き込み動作、又は消去動作に必要な所定電位を与える。
【００６１】
メモリセルアレイ１、ビット線制御回路２、カラムデコ−ダ３、デ−タ入出力バッファ４及びワ−ド線制御回路６の動作は、それぞれ制御信号および制御電位発生回路７によって制御される。
【００６２】
また、制御信号および制御電位発生回路７は、外部から制御信号入力端子８に印加される制御信号に基づいて動作する。
【００６３】
図２は、図１のメモリセルアレイ１及びビット線制御回路２の構成の一例を示している。
【００６４】
ＮＡＮＤ型メモリセルユニットは、互いに直列接続された４個のメモリセルＭからなるメモリセル列と、メモリセル列の一端とビット線ＢＬの間に接続される選択トランジスタＳと、メモリセル列の他端とソ−ス線ＳＲＣとの間に接続される選択トランジスタＳとから構成される。
【００６５】
メモリセルＭの制御ゲ−トは、ワ−ド線ＷＬｍ（ｍは、１〜４のいずれか１つ）に接続され、ビット線側の選択トランジスタＳは、選択ゲ−トＳＧ１に接続され、ソ−ス線側の選択トランジスタＳは、選択ゲ−トＳＧ２に接続される。
【００６６】
１本のワ−ド線ＷＬｍを共有する複数のメモリセルＭは、ペ−ジと呼ばれる単位を構成し、本例の場合、１ブロックは、４ペ−ジから構成される。また、本例では、２ブロック分のみを示しているが、実際は、メモリセルアレイ１は、任意の数のブロック（例えば、１０２４ブロック）から構成される。また、ビット線ＢＬ０，ＢＬ１，…ＢＬ４２２３の本数は、本例では、４２２４本であるが、任意の本数（例えば２１１２本）でよい。
【００６７】
ビット線制御回路２は、複数のデ−タ記憶回路１０を含んでいる。本例では、デ−タ記憶回路１０は、２本のビット線ＢＬｉ，ＢＬｉ＋１（ｉは、０又は偶数）に対して１つ設けられているが、任意の本数、例えば、１本、４本、６本、又は９本のビット線に対して１つ設けてもよい。
【００６８】
カラム選択信号ＣＳＬ０，ＣＳＬ１，…ＣＳＬ４２２３は、カラムデコ−ダの出力信号である。カラム選択信号ＣＳＬｉ，ＣＳＬｉ＋１は、ビット線ＢＬｉ，ＢＬｉ＋１に接続されるデ−タ記憶回路１０に入力される。
【００６９】
読み出し時、カラム選択信号ＣＳＬｉ，ＣＳＬｉ＋１によって選択されたデ−タ記憶回路１０にラッチされているメモリセルのデ−タは、読み出しデ−タとしてデ−タ入出力バッファに導かれる。
【００７０】
また、書き込みに先だって、カラム選択信号ＣＳＬｉ，ＣＳＬｉ＋１に基づき、ビット線ＢＬｉ，ＢＬｉ＋１のいずれか一方に、書き込み時、メモリセルに印加される書き込み制御電圧を制御するための制御デ−タが初期的に転送される。
【００７１】
書き込み状態を検出する際には、ビット線ＢＬｉ，ＢＬｉ＋１のいずれか一方に接続されるメモリセルの書き込み状態を検出する。
【００７２】
図３は、図２のメモリセルＭと選択トランジスタＳの構造を示している。
【００７３】
ｐ型の半導体基板１１の表面には、ソ−ス又はドレインとなるｎ型の拡散層１２が形成されている。
【００７４】
メモリセルＭは、半導体基板１１中のｎ型の拡散層１２、半導体基板１１上のゲ−ト絶縁膜１３、ゲ−ト絶縁膜１３上の浮遊ゲ−ト１４、浮遊ゲ−ト１４上の絶縁膜１５、絶縁膜１５上の制御ゲ−ト（ワ−ド線）１６を含んでいる。選択トランジスタＳは、半導体基板１１中のｎ型の拡散層１２、半導体基板１１上のゲ−ト絶縁膜１７、ゲ−ト絶縁膜１７上の選択ゲ−ト１８を含んでいる。
【００７５】
メモリセルＭの制御ゲ−ト１６にメモリセルＭの閾値以上の電位を与えると、浮遊ゲ−ト１４直下の半導体基板１１の表面にはチャネルが形成される。
【００７６】
例えば、制御ゲ−ト１６と浮遊ゲ−ト１４の間の容量が１ｆＦ、浮遊ゲ−ト１４とチャネルの間の容量が１ｆＦ、チャネルと半導体基板１１の間の容量が０．２５ｆＦ、ｎ型拡散層１２と半導体基板１１の間の容量が０．２５ｆＦと仮定した場合、制御ゲ−ト１６とチャネルの容量結合比及び制御ゲ−ト１６とｎ型拡散層１２の容量結合比は、それぞれ５０％である。
【００７７】
この場合、チャネルとｎ型拡散層１２が浮遊状態であると、制御ゲ−ト１６が１Ｖ上昇すると、チャネル及びｎ型拡散層１２の電位は、０．５Ｖ上昇する。
【００７８】
図４は、図２のＮＡＮＤ型メモリセルユニットの構造を示している。
【００７９】
４つのメモリセルＭによりメモリセル列が構成され、メモリセル列の一端は、選択トランジスタＳを経由してソ−ス線ＳＲＣに接続され、メモリセル列の他端は、選択トランジスタＳを経由してビット線ＢＬに接続される。
【００８０】
消去動作では、半導体基板の電位Ｖsub を約２０Ｖに設定し、選択ゲ−トＳＧ１，ＳＧ２、ソ−ス線ＳＲＣ、ビット線ＢＬの電位を約２０Ｖに設定し、ブロック消去（ブロック内の全メモリセルのデ−タを同時に消去すること）を行う選択ブロックのワ−ド線ＷＬ１〜ＷＬ４の電位を０Ｖに設定する。
【００８１】
この時、負の電荷（電子）が浮遊ゲ−トからチャネルに移動し、浮遊ゲ−トは、中性状態（電荷が存在しない状態）に対して正に帯電するため、選択ブロック内の全メモリセルＭの閾値は、負になる（デ−タ“０”の状態）。
【００８２】
なお、ブロック消去を行わない非選択ブロックでは、ワ−ド線ＷＬ１〜ＷＬ４の電位を約２０Ｖに設定しておく。これにより、各メモリセルのデ−タは、消去動作を実行する前の状態を保持することになる。
【００８３】
書き込み動作では、一括に、選択ブロックの１つの選択ワ−ド線の電位を約１６Ｖに設定し、選択ブロツクの３つの非選択ワ−ド線の電位を書き込み電位未満の電位に設定し、選択ゲ−トＳＧ１を電源電位ＶＣＣに設定し、選択ゲ−トＳＧ２を０Ｖに設定し、非選択ブロックの全ワ−ド線と全選択ゲ−トの電位を０Ｖに設定する。
【００８４】
例えば、４値記憶方式の場合について説明すると、デ−タ“１”，“２”， “３”の書き込み時には、ビット線ＢＬの電位は、０Ｖに設定される。この時、選択メモリセルでは、浮遊ゲ−トに電子が注入され、閾値が正になる。
【００８５】
デ−タ“０”の書き込み時には、ビット線ＢＬは、電源電位ＶＣＣに設定される。この時、選択ゲ−トＳＧ１の電位は、電源電位ＶＣＣであるため、ビット線側の選択ゲ−トＳは、非導通状態になり、メモリセルのチャネルとｎ型拡散層は、フロ−ティング状態となる。
【００８６】
チャネルの電位は、チャネルと制御ゲ−トの容量結合により上昇する。各制御ゲ−トに印加される書き込み電位未満の電位を約１０Ｖとすると、容量結合の結合比が５０％であれば、チャネルの電位は、約５Ｖとなる。しかし、メモリセルの閾値が高くなればなる程、デ−タ“０”の書き込み時におけるメモリセルのチャネル電位は、低くなる。
【００８７】
これは、例えば、メモリセルの閾値が約１Ｖであると、制御ゲ−トの電位が約１Ｖになるまで、チャネルが形成されないためである。
【００８８】
つまり、メモリセルの閾値が約１Ｖの場合、制御ゲ−トの電位が約１Ｖのときにチャネルの電位が約０Ｖであるため、制御ゲ−トの電位が約１０Ｖのとき、チャネルの電位は、約４．５Ｖとなる（結合比５０％）。
【００８９】
これに対し、メモリセルの閾値が約−１Ｖの場合、制御ゲ−トの電位が約０Ｖであっても、チャネルの電位は、約１Ｖに充電できる。つまり、制御ゲ−トが約１０Ｖになると、チャネル電位は、約６Ｖとなる。
【００９０】
本発明においては、デ−タ“０”の書き込み時において、選択ブロック内の選択ワ−ド線（例えば、ＷＬ２）に対してソ−ス線側に隣接する非選択ワ−ド線 （例えば、ＷＬ３）の電位を、特に約０Ｖに設定し、選択ブロック内の残りの非選択ワ−ド線（例えば、ＷＬ１，ＷＬ４）には、約１０Ｖの電位を与える。
【００９１】
また、メモリセルユニット内におけるデ−タ“０”の書き込みの順序は、最初が最もソ−ス線寄りのワ−ド線ＷＬ４に繋がるメモリセルであり、ビット線側のワ−ド線に繋がるメモリセルに順次移り変わり、最後が最もビット線寄りのワ−ド線ＷＬ１に繋がるメモリセルとなる。
【００９２】
つまり、メモリセルユニットにおいて、選択ワ−ド線に繋がるメモリセルよりもビット線側に存在するメモリセルのデ−タは、全て消去されている、即ち、デ−タ“０”が書き込まれている。言い換えれば、選択ワ−ド線に繋がるメモリセルよりもビット線側に存在するメモリセルの閾値は、負の状態となっている。
【００９３】
一方、選択ワ−ド線に繋がる選択メモリセルに対してソ−ス線側に隣接するメモリセルの制御ゲ−トは、０Ｖであるため、この隣接するメモリセルのソ−スとドレインの電位がメモリセルの制御ゲ−トとチャネルの容量結合により上昇すると、その隣接するメモリセルは、非導通となる。
【００９４】
よって、選択メモリセルのチャネル電位は、選択メモリセルと、選択メモリセルよりもビット線側に存在する消去されているメモリセルが一体となって上昇する。このため、選択メモリセルのチャネル電位は、例えば、常に、約６Ｖ以上に確保される。つまり、浮遊ゲ−トには電子が注入されず、デ−タ“０”の書き込みが行える。
【００９５】
例えば、選択ワ−ド線がＷＬ４の場合、非選択ワ−ド線ＷＬ１〜３の電位は、約１０Ｖに設定される。選択ワ−ド線がＷＬ３の場合、非選択ワ−ド線ＷＬ１，２の電位は、約１０Ｖに設定され、非選択ワ−ド線ＷＬ４の電位は、０Ｖに設定される。
【００９６】
但し、選択ワ−ド線がＷＬ３の場合、非選択ワ−ド線ＷＬ４に繋がるメモリセルは、それよりソ−ス線側にメモリセルが存在しないため、非選択ワ−ド線ＷＬ４に繋がるメモリセルを非導通にできないこともある。しかし、非選択ワ−ド線ＷＬ４に繋がるメモリセルよりビット線側のメモリセルの数が多いので問題ない。
【００９７】
なお、選択ワ−ド線がＷＬ３の場合、非選択ワ−ド線ＷＬ４の電位を約１０Ｖに設定してもよい。選択ワ−ド線がＷＬ１の場合、非選択ワ−ド線ＷＬ３，４の電位は、約１０Ｖ、非選択ワ−ド線ＷＬ２の電位は、約０Ｖである。
【００９８】
ここで注意する点は、選択ワ−ド線に対しビット線側に存在する非選択ワ−ド線を０Ｖにしてはいけないことである。例えば、ワ−ド線ＷＬ２を選択したとき、ワ−ド線ＷＬ１を０Ｖにしてはいけない。ワ−ド線ＷＬ１を０Ｖにすると、ワ−ド線ＷＬ１に繋がるメモリセルが非導通になるからである。
【００９９】
また、デ−タ“１”，“２”，“３”を書くときのビット線の電位は、０Ｖでなくてもよい。例えば、デ−タ“１”を書くときビット線の電位を１．２Ｖにして、デ−タ“２”，“３”を書くときのビット線の電位を０Ｖとしてもよい。
【０１００】
これは、デ−タ“１”を記憶させるためにメモリセルＭの浮遊ゲ−トに注入する電子量は、デ−タ“２”，“３”を記憶させるためにメモリセルＭの浮遊ゲ−トに注入する電子量よりも少なくてよいためである。
【０１０１】
また、デ−タ“１”，“２”，“３”を書き込むときのビット線の電位は、それぞれ異なっていてもよい。例えば、デ−タ“１”を書き込むときのビット線の電位は、約２．４Ｖ、デ−タ“２”を書き込むときのビット線の電位は、約１．２Ｖ、デ−タ“３”を書き込むときのビット線の電位は、０Ｖとしてもよい。
【０１０２】
４値記憶方式の場合、例えば、デ−タ“０”に対応するメモリセルの閾値を０Ｖ以下、デ−タ“１”に対応するメモリセルの閾値を０．４Ｖ〜０．８Ｖ、デ−タ“２”に対応するメモリセルの閾値を１．６Ｖ〜２．０Ｖ、デ−タ“３”に対応するメモリセルの閾値を２．８Ｖ〜３．２Ｖに設定する。
【０１０３】
読み出し時は、選択ブロックの選択ワ−ド線ＷＬ２の電位をＶreadにする。選択ブロックの非選択ワ−ド線ＷＬ１，ＷＬ３，ＷＬ４の電位は、例えば、約４Ｖに設定する。選択ブロックの選択ゲ−トＳＧ１とＳＧ２の電位も、例えば、約４Ｖに設定する。非選択ブロックの全ワ−ド線および全選択ゲ−トＳＧの電位は、０Ｖである。ソ−ス線ＳＲＣは、寄生抵抗を介して接地点に接続される。
【０１０４】
なお、ソ−ス線の電位が寄生抵抗によって上昇しなければ、
（１） 選択ワ−ド線の電位Ｖreadが０Ｖのとき、選択メモリセルがデ−タ “１”、“２”又は“３”を記憶していれば、ビット線は、１Ｖにプリチャ−ジされると共に、フロ−ティング状態になった後も、１Ｖのままである。選択メモリセルがデ−タ“０”を記憶していれば、ビット線は、１Ｖにプリチャ−ジされ、フロ−ティング状態になった後に、０．５Ｖに下がる。
【０１０５】
（２） 選択ワ−ド線の電位Ｖreadが１．２Ｖのとき、選択メモリセルがデ−タ“２”又は“３”を記憶していれば、ビット線は、１Ｖにプリチャ−ジされると共に、フロ−ティング状態になった後も、１Ｖのままである。選択メモリセルがデ−タ“０”又は“１”を記憶していれば、ビット線は、１Ｖにプリチャ−ジされ、フロ−ティング状態になった後に、０．５Ｖに下がる。
【０１０６】
（３） 選択ワ−ド線の電位Ｖreadが２．４Ｖのとき、選択メモリセルがデ−タ“３”を記憶していれば、ビット線は、１Ｖにプリチャ−ジされると共に、フロ−ティング状態になった後も、１Ｖのままである。選択メモリセルがデ−タ “０”、“１”又は“２”を記憶していれば、ビット線は、１Ｖにプリチャ−ジされ、フロ−ティング状態になった後に、０．５Ｖに下がる。
【０１０７】
以上、３種類の読み出し電位を用いて、メモリセルＭに記憶されているデ−タが読み出される。
【０１０８】
図５は、図２に示されるメモリセルアレイ１とデ−タ記憶回路１０のより具体的な構成例を示している。ここでは、例として４値記憶フラッシュメモリの構成例を示す。
【０１０９】
クロック同期式インバ−タＣＩ１とＣＩ２、及びｎチャネルＭＯＳトランジスタＱｎ４，Ｑｎ５，Ｑｎ６で第１のサブデ−タ回路を構成する。また、クロック同期式インバ−タＣＩ３とＣＩ４、及びｎチャネルＭＯＳトランジスタＱｎ１０，Ｑｎ１１，Ｑｎ１２で第２のサブデ−タ回路を構成する。
【０１１０】
第１及び第２のサブデ−タ回路は、それぞれ書き込み時に第１および第２のサブデ−タを記憶する。第１及び第２のサブデ−タ回路は、それぞれ読み出し時に第１および第２の読み出しサブデ−タを記憶する。
【０１１１】
第１のサブデ−タ回路内のノ−ドＮａi が“Ｈ”レベルである状態は第１のサブデ−タ回路が“１”の第１の読み出しサブデ−タあるいは“１”の第１のサブデ−タを記憶している状態である。
【０１１２】
また、第２のサブデ−タ回路内のノ−ドＮａi+1 が“Ｈ”レベルである状態は第２のサブデ−タ回路が“１”の第２の読み出しサブデ−タあるいは“１”の第２のサブデ−タを記憶している状態である。
【０１１３】
第１のサブデ−タ回路内のノ−ドＮａi が“Ｌ”レベルの状態は、第１のサブデ−タ回路が“０”の第１の読み出しサブデ−タあるいは“０”の第１のサブデ−タを記憶している状態である。
【０１１４】
第２のサブデ−タ回路内のノ−ドＮａi+1 が“Ｌ”レベルの状態は、第２のサブデ−タ回路が“０”の第２の読み出しサブデ−タあるいは“０”の第２のサブデ−タを記憶している状態である。
【０１１５】
ｎチャネルＭＯＳトランジスタＱｎ１およびＱｎ７は、信号ＰＲＳＴが“Ｈ”となって第１および第２のサブデ−タ回路に“０”のサブデ−タを設定するためのものである。
【０１１６】
ｎチャネルＭＯＳトランジスタＱｎ２およびＱｎ８は第１および第２のサブデ−タ回路とそれぞれデ−タ入出力線ＩＯＬ，ＩＯＵを電気的に接続するためのものである。それぞれのゲ−ト電極には、カラムデコ−ダ３からの出力ＣＳＬi およびＣＳＬi+1 がそれぞれ与えられる。
【０１１７】
例えば、ＣＳＬi が“Ｈ”になると、ビット線ＢＬi とＢＬi+1 に設けられたデ−タ記憶回路１０の第１のサブデ−タ回路とデ−タ入出力線ＩＯＬが電気的に接続される。デ−タ入出力線ＩＯＬ，ＩＯＵはデ−タ入出力バッファ４に接続されていて、この第１あるいは第２のサブデ−タ回路にサブデ−タを設定することができる。あるいは、この第１あるいは第２のサブデ−タ回路の読み出しサブデ−タをデ−タ入出力バッファ４に出力することができる。
【０１１８】
ｎチャネルＭＯＳトランジスタＱｎ３およびＱｎ９は、第１のサブデ−タ回路および第２のサブデ−タ回路のサブデ−タが全て“０”か否かを検出する。テ−タ記憶回路１０はこの例では２１１２個あるので、２１１２個の第１のサブデ−タと２１１２個の第２のサブデ−タが全て“０”であれば、共通信号線ＰＴと接地線が非導通となって検出される。
【０１１９】
キャパシタＣ１は、ｎチャネルＭＯＳトランジスタＱｎ１３およびＱｎ１４とともに、ビット線電位の変化を増幅するためのものである。後ほど詳しく述べるが、信号ＰＲＥＣが電源電位ＶＣＣ（例えば３Ｖ）で、信号ＢＩＡＳが２Ｖとされ、ビット線を充電する。
【０１２０】
ｎチャネルＭＯＳトランジスタの閾値を１Ｖとすると、ビット線は１Ｖ近くまで充電される。ｎチャネルＭＯＳトランジスタＱｎ１４が非導通になるまでビット線の充電をすると時間がかかるので所定の時間経った後、信号ＰＲＥＣとＢＩＡＳを０Ｖとする。
【０１２１】
ビット線電位を検出する際は、信号ＢＩＡＳを例えば１．８Ｖとする。ビット線電位に変化が無かったら、ｎチャネルＭＯＳトランジスタＱｎ１４が非導通となるように、この１．８Ｖという電位は設定されている。もしビット線電位に変化があって、０．８Ｖとなっていると、ｎチャネルＭＯＳトランジスタＱｎ１４は導通する。
【０１２２】
導通するとノ−ドＮsense の電位が下がる。例えば、ビット線容量を５ｐＦとすると、キャパシタＣ１をそれより小さい例えば０．５ｐＦにしておくと、ビット線電位の変化はノ−ドＮsense の変化に大きく影響を及ぼす。よって、感度よくビット線電位を増幅できる。
【０１２３】
例えば、ビット線が１Ｖから０．７Ｖになると、ノ−ドＮsense は２Ｖから約０．７３Ｖとなる。ビット線が１Ｖから０．９Ｖに変化しても、Ｎsense は２Ｖのままである。よって、ビット線の変化０．２Ｖに対して、Ｎsense の変化は約１．２７Ｖとなる。
【０１２４】
ｎチャネルＭＯＳトランジスタＱｎ１５およびＱｎ１７は、第１および第２のサブデ−タ回路とビット線ＢＬi あるいはＢＬi+1 の電気的接続を制御する。信号ＢＬＣ１が“Ｈ”でＢＬＣ２が“Ｌ”であれば、第１および第２のサブデ−タ回路とビット線ＢＬi が電気的に接続される。
【０１２５】
信号ＢＬＣ１が“Ｌ”でＢＬＣ２が“Ｈ”であれば、第１および第２のサブデ−タ回路とビット線ＢＬi+1 が電気的に接続される。ｎチャネルＭＯＳトランジスタＱｎ１６およびＱｎ１８は、ビット線ＢＬi と電位ＶＢＬ１の電気的接続、ビット線ＢＬi+1 と電位ＶＢＬ２の電気的接続を制御する。
【０１２６】
信号ＰＲＥ１が“Ｈ”であれば、ビット線ＢＬi と電位ＶＢＬ１が電気的に接続される。信号ＰＲＥ２が“Ｈ”であれば、ビット線ＢＬi+1 と電位ＶＢＬ２が電気的に接続される。
【０１２７】
ビット線ＢＬi あるいはＢＬi+1 を介してメモリセルＭのデ−タあるいは書き込み状態を示す信号が転送される。第１のサブデ−タ回路ではクロック同期式インバ−タＣＩ１が、第２のサブデ−タ回路ではクロック同期式インバ−タＣＩ３が、ビット線ＢＬの信号の論理レベルをセンスするセンスアンプとしても働く。
【０１２８】
この例では、クロック同期式インバ−タがビット線ＢＬの電位の絶対値を論理レベルとしてセンスするが、差動型（ディファレンシャル）センスアンプなどを用いてもよく、その場合は、参照（リファランス）電位との差を論理レベルとして検出する。
【０１２９】
クロック同期式インバ−タＣＩの具体的な構成は、図６に示されている。
【０１３０】
ｎチャネルＭＯＳトランジスタＱｎ１９とｐチャネルＭＯＳトランジスタＱｐ２で構成されるインバ−タ回路の入力端子がＩＮで出力端子ＯＵＴである。このインバ−タ回路を信号ＣＬＯＣＫとその反転信号ＣＬＯＣＫＢによって活性化したり非活性化するためｎチャネルＭＯＳトランジスタＱｎ２０とｐチャネルＭＯＳトランジスタＱｐ１が設けられている。信号ＣＬＯＣＫが“Ｈ”、ＣＬＯＣＫＢが“Ｌ”で活性化され、信号ＣＬＯＣＫが“Ｌ”、ＣＬＯＣＫＢが“Ｈ”で非活性化される。
【０１３１】
信号ＳＥＮ１，ＬＡＴ１，ＳＥＮ２，ＬＡＴ２，ＰＲＯ１，ＰＲＯ２，ＢＬＣ１，ＢＬＣ２，ＰＲＥ１，ＰＲＥ２，ＶＲＦＹ１，ＶＲＦＹ２，ＰＲＳＴ，電位ＶＢＬ１，ＶＢＬ２，ＶＲＥＧ，ＢＩＡＳ，ＰＲＥＣ，ＰＴは、制御信号および制御電位発生回路７の出力信号で、図２にみられるデ−タ記憶回路１０の全てに共通である。電位ＶＣＣは電源電位で例えば３Ｖである。
【０１３２】
第１及び第２サブデ−タ回路は、“０”あるいは“１”のサブデ−タを記憶し、各々、ビット線信号の“Ｈ”レベルに応答して記憶されている“１”のサブデ−タを“０”のサブデ−タに変更し、“０”のサブデ−タを保持するよう構成されている。
【０１３３】
この実施例の具体的な構成によらず、上記の機能を有する種々様々な回路を用いて同様に実施できる。この実施例のサブデ−タ回路では、信号ＰＲＯ１あるいはＰＲＯ２が“Ｈ”となってビット線ＢＬの電位レベルがクロック同期式インバ−タＣＩ１あるいはＣＩ３でセンスされる前に、第１あるいは第２のサブデ−タに応じて、ビット線ＢＬの電位レベルがｎチャネルＭＯＳトランジスタＱｎ５，６あるいはＱｎ１１，１２によって調整される。
【０１３４】
第１あるいは第２のサブデ−タが“０”の場合のみ、ビット線ＢＬの電位レベルは“Ｈ”にされる。信号ＰＲＯ１あるいはＰＲＯ２が“Ｈ”となって、このときビット線の“Ｈ”レベルがクロック同期式インバ−タＣＩ１あるいはＣＩ３の入力端子に転送されると、ノ−ドＮａi あるいはＮａi+1 が“Ｌ”レベルにされる。
【０１３５】
さらに、クロック同期式インバ−タＣＩ２あるいはＣＩ４によって、“０”のサブデ−タが記憶される。よって、もともと記憶されている“０”のサブデ−タは変更されない。もともと記憶されているサブデ−タが“１”の場合は、ビット線ＢＬのレベルが“Ｈ”の時“０”のサブデ−タに変更され記憶され、ビット線ＢＬのレベルが“Ｌ”の時“１”のサブデ−タを保持する。
【０１３６】
図７，８，９は、メモリセルに記憶されている４値デ−タの読み出し動作を示している。
【０１３７】
ここでは、ビット線ＢＬ０，ＢＬ２，…，ＢＬi ，…，ＢＬ４２２２が選択され（代表としてＢＬi を示す）、ワ−ド線ＷＬ２が選択されている場合であって、４値記憶方式の例である。
【０１３８】
記憶レベルを３レベルに限定すれば容易に３値記憶が実施できる。またここでは、電位ＶＢＬ１とＶＢＬ２は０Ｖ、ＢＬＣ２は“Ｌ”、ＰＲＥ２は“Ｈ”、ＰＲＳＴは“Ｌ”、ビット線ＢＬi+1 は０Ｖ、ＣＳＬi とＣＳＬi+1 は０Ｖ、電位ＶＲＥＧは０Ｖのままなので図７，８，９への表示を省略している。
【０１３９】
まず、信号ＰＲＥ１が“Ｌ”、ＢＬＣ１が“Ｈ”となってビット線ＢＬi が選択される。信号ＰＲＥＣがＶＣＣと、信号ＢＩＡＳが２Ｖとなってビット線ＢＬi が１Ｖに充電される（ｔ２）。ｎチャネルＭＯＳトランジスタＱｎの閾値は断らない限り１Ｖとする。
【０１４０】
信号ＢＩＡＳが０Ｖとなってビット線ＢＬi の充電は終了する（ｔ３）。ついで、信号ＰＲＥＣが０Ｖとなって、ノ−ドＮsense の充電が終了する（ｔ４）。選択されたブロックの選択ゲ−トＳＧ１とＳＧ２、および非選択ワ−ド線ＷＬ１，３，４が４Ｖにされ、選択ワ−ド線ＷＬ２が２．４Ｖにされる（ｔ４）。
【０１４１】
表１は、メモリセルＭに記憶されているデ−タと閾値との関係を示している。
【０１４２】
【表１】

【０１４３】
選択ワ−ド線ＷＬ２が２．４Ｖになると、メモリセルが“３”デ−タを記憶している場合のみビット線ＢＬi は１Ｖのままである。それ以外の場合はビット線ＢＬi は０．７Ｖ以下となる。一定期間（ｔ４〜ｔ５）経った後、信号ＢＩＡＳを１．８Ｖにする。メモリセルが“３”デ−タを記憶している場合のみノ−ドＮsense は２Ｖのままである。
【０１４４】
それ以外の場合は、Ｎsense は０．８Ｖ以下になる。再び信号ＢＩＡＳが０Ｖとなってビット線ＢＬi とＮsense が切り放された後、信号ＳＥＮ２とＬＡＴ２が“Ｌ”になってクロック同期式インバ−タＣＩ３とＣＩ４は非活性化される （ｔ６）。
【０１４５】
信号ＰＲＯ２が“Ｈ”になって（ｔ７）、信号ＳＥＮ２が“Ｈ”になる（ｔ８）とクロック同期式インバ−タＣＩ３が活性化され、ノ−ドＮsense の電位がセンスされる。信号ＬＡＴ２が“Ｈ”になる（ｔ９）とクロック同期式インバ−タＣＩ４が活性化され、センスされた信号の論理レベルがラッチされる。
【０１４６】
選択ゲ−トＳＧ１，ＳＧ２，ワ−ド線ＷＬ１〜ＷＬ４は時間ｔ５で０Ｖにリセットされる。信号ＢＬＣ１が時間ｔ６で“Ｌ”、信号ＰＲＥ１が時間ｔ７で“Ｈ”となって、ビット線ＢＬi は時間ｔ７で０Ｖにリセットされる。
【０１４７】
信号ＰＲＯ２が“Ｌ”となって（ｔ１０）メモリセルＭの閾値が２．４Ｖ以上かどうかを検出する動作が終わる。メモリセルが“３”デ−タを記憶している場合のみ、第２のサブデ−タ回路の第２の読み出しサブデ−タは“０”となる。それ以外の場合は、第２の読み出しサブデ−タは“１”である。
【０１４８】
続いて、メモリセルＭの閾値が０．０Ｖ以上かどうかを検出する動作に入る。まず、信号ＰＲＥ１が“Ｌ”、ＢＬＣ１が“Ｈ”となってビット線ＢＬi が選択される。
【０１４９】
信号ＰＲＥＣがＶＣＣと、信号ＢＩＡＳが２Ｖとなってビット線ＢＬi が１Ｖに充電される（ｔ１３）。信号ＢＩＡＳが０Ｖとなってビット線ＢＬi の充電は終了する（ｔ１４）。
【０１５０】
ついで、信号ＰＲＥＣが０Ｖとなって、ノ−ドＮsense の充電が終了する（ｔ１５）。選択されたブロックの選択ゲ−トＳＧ１とＳＧ２、および非選択ワ−ド線ＷＬ１，３，４が４Ｖにされ、選択ワ−ド線ＷＬ２は０．０Ｖのままにされる（ｔ１５）。
【０１５１】
選択ワ−ド線ＷＬ２が０．０Ｖであると、メモリセルが“１”，“２”あるいは“３”デ−タを記憶している場合はビット線ＢＬi は１Ｖのままである。メモリセルが“０”デ−タを記憶している場合はビット線ＢＬi は０．７Ｖ以下となる。
【０１５２】
一定期間（ｔ１５〜ｔ１６）経った後、信号ＢＩＡＳを１．８Ｖにする。メモリセルが“１”，“２”あるいは“３”デ−タを記憶している場合、ノ−ドＮsense は２Ｖのままである。メモリセルが“０”デ−タを記憶している場合は、Ｎsense は０．８Ｖ以下になる。
【０１５３】
再び、信号ＢＩＡＳが０Ｖとなってビット線ＢＬi とＮsense が切り放された後、信号ＳＥＮ１とＬＡＴ１が“Ｌ”になってクロック同期式インバ−タＣＩ１とＣＩ２は非活性化される（ｔ１７）。
【０１５４】
同時に、信号ＶＲＦＹ２がＶＣＣとなって、第２のサブデ−タ回路の第２の読み出しサブデ−タが“０”の場合のみ、ノ−ドＮsense は０Ｖにされる（ｔ１７）。信号ＰＲＯ１が“Ｈ”になって（ｔ１８）、信号ＳＥＮ１が“Ｈ”になる（ｔ１９）とクロック同期式インバ−タＣＩ１が活性化され、ノ−ドＮsense の電位がセンスされる。信号ＬＡＴ１が“Ｈ”になる（ｔ２０）とクロック同期式インバ−タＣＩ２が活性化され、センスされた信号の論理レベルがラッチされる。
【０１５５】
選択ゲ−トＳＧ１，ＳＧ２，ワ−ド線ＷＬ１〜ＷＬ４は時間ｔ１６で０Ｖにリセットされる。信号ＢＬＣ１が時間ｔ１７で“Ｌ”、信号ＰＲＥ１が時間ｔ１８で“Ｈ”となって、ビット線ＢＬi は時間ｔ１８で０Ｖにリセットされる。
【０１５６】
信号ＰＲＯ１が“Ｌ”となって（ｔ２１）メモリセルＭの閾値が０．０Ｖ以上かどうかを検出する動作が終わる。メモリセルが“０”あるいは“３”デ−タを記憶している場合のみ、第１のサブデ−タ回路の第１の読み出しサブデ−タは “１”となる。それ以外の場合は、第１の読み出しサブデ−タは“０”である。
【０１５７】
続いて、メモリセルＭの閾値が１．２Ｖ以上かどうかを検出する動作に入る。まず、信号ＰＲＥ１が“Ｌ”、ＢＬＣ１が“Ｈ”となってビット線ＢＬi が選択される。
【０１５８】
信号ＰＲＥＣがＶＣＣと、信号ＢＩＡＳが２Ｖとなってビット線ＢＬi が１Ｖに充電される（ｔ２４）。信号ＢＩＡＳが０Ｖとなってビット線ＢＬi の充電は終了する（ｔ２５）。
【０１５９】
ついで、信号ＰＲＥＣが０Ｖとなって、ノ−ドＮsense の充電が終了する（ｔ２６）。選択されたブロックの選択ゲ−トＳＧ１とＳＧ２、および非選択ワ−ド線ＷＬ１，３，４が４Ｖにされ、選択ワ−ド線ＷＬ２が１．２Ｖにされる（ｔ２６）。
【０１６０】
選択ワ−ド線ＷＬ２が１．２Ｖになると、メモリセルが“２”あるいは“３”デ−タを記憶している場合はビット線ＢＬi は１Ｖのままである。メモリセルが“０”あるいは“１”デ−タを記憶している場合はビット線ＢＬi は０．７Ｖ以下となる。
【０１６１】
一定期間（ｔ２６〜ｔ２７）経った後、信号ＢＩＡＳを１．８Ｖにする。メモリセルが“２”あるいは“３”デ−タを記憶している場合、ノ−ドＮsense は２Ｖのままである。メモリセルが“０”あるいは“１”デ−タを記憶している場合は、Ｎsense は０．８Ｖ以下になる。
【０１６２】
再び、信号ＢＩＡＳが０Ｖとなってビット線ＢＬi とＮsense が切り放された後、信号ＳＥＮ２とＬＡＴ２が“Ｌ”になってクロック同期式インバ−タＣＩ３とＣＩ４は非活性化される（ｔ２８）。
【０１６３】
信号ＰＲＯ２が“Ｈ”になって（ｔ２９）、信号ＳＥＮ２が“Ｈ”になる（ｔ３０）とクロック同期式インバ−タＣＩ３が活性化され、ノ−ドＮsense の電位がセンスされる。信号ＬＡＴ２が“Ｈ”になる（ｔ３１）とクロック同期式インバ−タＣＩ４が活性化され、センスされた信号の論理レベルがラッチされる。
【０１６４】
選択ゲ−トＳＧ１，ＳＧ２，ワ−ド線ＷＬ１〜ＷＬ４は時間ｔ２７で０Ｖにリセットされる。信号ＢＬＣ１が時間ｔ２８で“Ｌ”、信号ＰＲＥ１が時間ｔ２９で“Ｈ”となって、ビット線ＢＬi は時間ｔ２９で０Ｖにリセットされる。
【０１６５】
信号ＰＲＯ２が“Ｌ”となって（ｔ３２）メモリセルＭの閾値が１．２Ｖ以上かどうかを検出する動作が終わる。メモリセルが“０”あるいは“１”デ−タを記憶している場合のみ、第２のサブデ−タ回路の第２の読み出しサブデ−タは “１”となる。それ以外の場合は、第２の読み出しサブデ−タは“０”である。
【０１６６】
以上、図７〜９に示した順序で、デ−タ記憶回路１０へメモリセルＭのデ−タが読み出しデ−タとして記憶される動作が終わる。
【０１６７】
この後、信号ＣＳＬi 、ＣＳＬi+1 が“Ｈ”になると、第１の読み出しサブデ−タは、デ−タ入出力線ＩＯＬに、第２の読み出しサブデ−タは、デ−タ入出力線ＩＯＵに出力されてデ−タ出力バッファ４を介してデ−タ入出力端子５から、外部へ出力される。
【０１６８】
表２は、メモリセルの４値デ−タと第１および第２の読み出しサブデ−タの関係を示している。
【０１６９】
【表２】

【０１７０】
図１０は、書き込み動作を示している。ここでは、ビット線ＢＬ０，ＢＬ２，…，ＢＬi ，…，ＢＬ４２２２が選択され（代表としてＢＬi を示す）、ワ−ド線ＷＬ２が選択されている場合を示す。ここでは、４値記憶の例である。記憶レベルを３レベルに限定すれば容易に３値記憶が実施できる。
【０１７１】
書き込みに先だって、デ−タ記憶回路１０への制御デ−タの初期設定が行われる。ビット線ＢＬi に備えられたデ−タ記憶回路１０への制御デ−タの初期設定は次のように行われる。
【０１７２】
第１のサブデ−タ回路の初期サブデ−タがデ−タ入出力線ＩＯＬに第２のサブデ−タ回路の初期サブデ−タがデ−タ入出力線ＩＯＵに転送され、信号ＣＳＬi とＣＳＬi+1 が“Ｈ”になって、第１および第２のサブデ−タ回路に初期サブデ−タが記憶される。
【０１７３】
信号ＣＳＬの選択を変えて、任意の数のデ−タ記憶回路１０に初期制御デ−タは設定される。このとき、初期制御デ−タと初期サブデ−タの関係は、以下の表３に示される。
【０１７４】
【表３】

【０１７５】
ここで、全ての初期制御デ−タ設定以前に、信号ＰＲＳＴを“Ｈ”にして全てのデ−タ記憶回路１０の制御デ−タを“０”にプリセットしておくことが望ましい。後ほど説明するように制御デ−タ“０”によってメモリセルＭの状態は変化させられないので、２１１２個のデ−タ記憶回路１０の内、所望のデ−タ記憶回路１０のみに外部から初期制御デ−タを設定すればよい。
【０１７６】
もちろん、２１１２個全部のデ−タ記憶回路１０に初期制御デ−タを外部から設定してもよい。信号ＳＥＮ１は“Ｈ”、ＬＡＴ１は“Ｈ”、ＶＲＦＹ１は“Ｌ”、ＳＥＮ２は“Ｈ”、ＬＡＴ２は“Ｈ”、ＶＲＦＹ２は“Ｌ”、電位ＶＲＥＧは０Ｖ、ＰＲＥＣは０Ｖのままなので図１０への表示は省略してある。
【０１７７】
書き込み動作では、まず、信号ＰＲＥ１が“Ｌ”となってビット線ＢＬi と電位ＶＢＬ１が切り離される（ｔ２）。同時に信号ＢＬＣ１が６Ｖとなってビット線ＢＬi は選択される（ｔ２）。
【０１７８】
また、信号ＢＩＡＳとＰＲＥ２も６Ｖとなる（ｔ２）。電位ＶＢＬ２がＶＣＣ（ここでは３Ｖ）となって、ｎチャネルＭＯＳトランジスタＱｎ１８を介して、非選択ビット線ＢＬi+1 をＶＣＣに充電する（ｔ３〜ｔ４）。
【０１７９】
また、信号ＰＲＯ１が３Ｖとなって、第１のサブデ−タに従って選択ビット線ＢＬi は充電される（ｔ３〜ｔ４）。このときビット線ＢＬi は、制御デ−タが“０”または“３”の場合ＶＣＣに充電され、制御デ−タが“１”または“２”の場合０Ｖにされる。
【０１８０】
また、選択ゲ−トＳＧ１とワ−ド線ＷＬ４が６Ｖにされる（ｔ３〜ｔ４）、選択ゲ−トＳＧ１はビット線の電位ＶＣＣを転送したらＶＣＣにされる（ｔ４）。ワ−ド線ＷＬ３は０Ｖのままである。ワ−ド線ＷＬ１と２はＶＣＣにされる。選択ゲ−トＳＧ２は０Ｖのままである。
【０１８１】
この後、信号ＰＲＯ２が２．２Ｖとなって、第２のサブデ−タに従って選択ビット線ＢＬi の電位は変更される（ｔ５）。第２のサブデ−タが“０”の場合、予め０Ｖであったビット線ＢＬi は２．２ＶよりｎチャネルＭＯＳトランジスタＱｎ１０のしきい値（１Ｖ）分低い１．２Ｖに充電される。
【０１８２】
第２のサブデ−タが“０”の場合、予めＶＣＣであったビット線ＢＬi はｎチャネルＭＯＳトランジスタＱｎ１０が非導通なのでＶＣＣのままである。第２のサブデ−タが“１”の場合、ｎチャネルＭＯＳトランジスタＱｎ１０が導通なのでビット線ＢＬi は０Ｖである。
【０１８３】
この結果、ビット線ＢＬi は、制御デ−タが“０”の場合にＶＣＣに、制御デ−タが“１”場合１．２Ｖに、制御デ−タが“２”の場合０Ｖに、制御デ−タが“３”の場合０Ｖになる。
【０１８４】
選択ワ−ド線ＷＬ２が１．６Ｖ、非選択ワ−ド線のうちＷＬ１と４が１０Ｖにされてメモリセルの浮遊ゲ−トへの電子注入が制御デ−タに応じて始まる（ｔ６〜ｔ７）。
【０１８５】
ビット線ＢＬが０Ｖの場合、メモリセルのチャネルとワ−ド線間の電位差が１６Ｖで電子注入が起こる。ビット線ＢＬが１．２Ｖの場合、メモリセルのチャネルとワ−ド線間の電位差が１４．８Ｖで電子注入が起こるが、メモリセルのチャネルとワ−ド線間の電位差が１６Ｖの場合より少ない。
【０１８６】
ビット線ＢＬがＶＣＣの場合、ワ−ド線ＷＬ１が１０Ｖ、ＷＬ２が１６Ｖになることによって選択メモリセルのチャネルがＶＣＣ以上（例えば６Ｖ）に上昇し、メモリセルのチャネルとワ−ド線間の電位差が小さいため電子注入が実質的に起こらない。
【０１８７】
信号ＰＲＯ２が０Ｖにリセットされた後（ｔ７）、ワ−ド線ＷＬ１〜４が０Ｖ、電位ＶＢＬ２が０Ｖ、信号ＰＲＥ１が“Ｈ”、信号ＰＲＥ２が“Ｈ”、信号ＢＬＣ１が“Ｌ”、信号ＢＩＡＳが“Ｌ”にリセットされて（ｔ８）、書き込み動作が終了する。
【０１８８】
図１１に示すように、時間ｔ３〜ｔ６の間の選択ワ−ド線ＷＬ２の電位はＶＣＣでなく、非選択ワ−ド線ＷＬ４と同じ６Ｖにしてもよい。選択メモリセルのしきい値が高くても、チャネルが形成されるからである。また、選択メモリセルより共通ソ−ス側のメモリセルにビット線電位を確実に転送できるからである。
【０１８９】
図１２は、図１０に示した書き込み動作の変形例である。ここでは、選択されたワ−ド線ＷＬ２より共通ソ−ス側の隣接してないワ−ド線ＷＬ４が１０Ｖにされるタイミングがｔ５にされている。これは、選択メモリセルの隣接する共通ソ−ス側に位置するメモリセルを確実に非導通にするためである。
【０１９０】
図１３は、図１１に示した書き込み動作の変形例である。ここでは、選択されたワ−ド線ＷＬ２より共通ソ−ス側の隣接してないワ−ド線ＷＬ４が１０Ｖにされるタイミングがｔ５にされている。これは、図１２の場合と同様に、選択メモリセルの隣接する共通ソ−ス側に位置するメモリセルを確実に非導通にするためである。
【０１９１】
図１４，１５，１６は、図１０，１１，１２あるいは１３に示される書き込み動作後の、メモリセルの書き込み状態を検出する書き込みベリファイ動作を示している。
【０１９２】
ここでは、ビット線ＢＬ０，ＢＬ２，…，ＢＬi ，…，ＢＬ４２２２が選択され（代表としてＢＬi を示す）、ワ−ド線ＷＬ２が選択されている場合を示す。ここでは、４値記憶の例である。記憶レベルを３レベルに限定すれば容易に３値記憶が実施できる。
【０１９３】
また、電位ＶＢＬ１，ＶＢＬ２は０Ｖ、信号ＢＬＣ２は“Ｌ”、ＰＲＥ２は “Ｈ”のままで、ビット線ＢＬi+1 が０Ｖのままなので図１４〜１６への表示を省略している。また、信号ＰＲＳＴが“Ｌ”、ＣＳＬi が“Ｌ”、ＣＳＬi+1 が“Ｌ”のままなので、図１４〜１６への表示を省略している。
【０１９４】
まず、信号ＰＲＥ１が“Ｌ”、ＢＬＣ１が“Ｈ”となってビット線ＢＬi が選択される。信号ＰＲＥＣがＶＣＣと、信号ＢＩＡＳが２Ｖとなってビット線ＢＬi が１Ｖに充電される（ｔ２）。信号ＢＩＡＳが０Ｖとなってビット線ＢＬi の充電は終了する（ｔ３）。
【０１９５】
ついで、信号ＰＲＥＣが０Ｖとなって、ノ−ドＮsense の充電が終了する（ｔ４）。選択されたブロックの選択ゲ−トＳＧ１とＳＧ２、および非選択ワ−ド線ＷＬ１，３，４が４Ｖにされ、選択ワ−ド線ＷＬ２が２．８Ｖにされる（ｔ４）。
【０１９６】
選択ワ−ド線ＷＬ２が２．８Ｖになると、“３”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが“３”デ−タを記憶している状態に達していればビット線ＢＬi は１Ｖのままである。
【０１９７】
“３”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが “３”デ−タを記憶している状態に達していなければビット線ＢＬi は０．７Ｖ以下になる。
【０１９８】
“２”あるいは“１”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルは“３”デ−タを記憶している状態に達しないのでビット線ＢＬi は０．７Ｖ以下になる。
【０１９９】
一定期間（ｔ４〜ｔ５）経った後、信号ＢＩＡＳを１．８Ｖにする。“３”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが“３”デ−タを記憶している状態に達していれば、ノ−ドＮsense は２Ｖのままである。メモリセルが“３”デ−タを記憶している状態でなければ、Ｎsense は０．８Ｖ以下になる。
【０２００】
再び、信号ＢＩＡＳが０Ｖとなってビット線ＢＬi とＮsense が切り放された後、信号ＶＲＦＹ２がＶＣＣとなる（ｔ６）。第２のサブデ−タ回路の第２のサブデ−タが“０”の場合のみ、ｎチャネルＭＯＳトランジスタＱｎ１１とＱｎ１２によってＮsense は２Ｖとなる。このとき電位ＶＲＥＧはＶＣＣである（ｔ５〜ｔ８）。
【０２０１】
信号ＳＥＮ２とＬＡＴ２が“Ｌ”になってクロック同期式インバ−タＣＩ３とＣＩ４は非活性化される（ｔ８）。信号ＰＲＯ２が“Ｈ”になって（ｔ９）。信号ＳＥＮ２が“Ｈ”になる（ｔ１０）とクロック同期式インバ−タＣＩ３が活性化され、ノ−ドＮsense の電位がセンスされる。
【０２０２】
信号ＬＡＴ２が“Ｈ”になる（ｔ１１）とクロック同期式インバ−タＣＩ４が活性化され、センスされた信号の論理レベルがラッチされる。
【０２０３】
選択ゲ−トＳＧ１，ＳＧ２，ワ−ド線ＷＬ１〜ＷＬ４は時間ｔ５で０Ｖにリセットされる。信号ＢＬＣ１が時間ｔ６で“Ｌ”、信号ＰＲＥ１が時間ｔ７で“Ｈ”となって、ビット線ＢＬi は時間ｔ７で０Ｖにリセットされる。
【０２０４】
信号ＰＲＯ２が“Ｌ”となって（ｔ１２）、“３”の制御デ−タを記憶しているデ−タ記憶回路１０に対応するメモリセルが“３”デ−タを記憶している状態に達しているか否かの検出（デ−タ“３”のベリファイ読み出し）が終了する。
【０２０５】
この時点で、“３”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが“３”デ−タを記憶している状態に達していると検出された場合のみ、“３”の制御デ−タを記憶しているデ−タ記憶回路の制御デ−タは“０”デ−タに変更され、そのほかの場合は、制御デ−タは保持される（変更されない）。
【０２０６】
続いて、“２”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが“２”デ−タを記憶している状態に達しているか否かを検出する動作に入る。
【０２０７】
まず、信号ＰＲＥ１が“Ｌ”、ＢＬＣ１が“Ｈ”となってビット線ＢＬi が選択される。信号ＰＲＥＣがＶＣＣと、信号ＢＩＡＳが２Ｖとなってビット線ＢＬi が１Ｖに充電される（ｔ１５）。信号ＢＩＡＳが０Ｖとなってビット線ＢＬi の充電は終了する（ｔ１６）。
【０２０８】
ついで、信号ＰＲＥＣが０Ｖとなって、ノ−ドＮsense の充電が終了する（ｔ１７）。選択されたブロックの選択ゲ−トＳＧ１とＳＧ２、および非選択ワ−ド線ＷＬ１，３，４が４Ｖにされ、選択ワ−ド線ＷＬ２が１．６Ｖにされる（ｔ１７）。
【０２０９】
選択ワ−ド線ＷＬ２が１．６Ｖになると、“２”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが“２”デ−タを記憶している状態に達していればビット線ＢＬi は１Ｖのままである。“２”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが“２”デ−タを記憶している状態に達していなければビット線ＢＬi は０．７Ｖ以下になる。
【０２１０】
“１”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルは “２”デ−タを記憶している状態に達しないのでビット線ＢＬi は０．７Ｖ以下になる。一定期間（ｔ７〜ｔ１８）経った後、信号ＢＩＡＳを１．８Ｖにする。“２”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが“２”デ−タを記憶している状態に達していれば、ノ−ドＮsense は２Ｖのままである。
【０２１１】
“２”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが “２”デ−タを記憶している状態に達していなければノ−ドＮsense は０．８Ｖ以下になる。“１”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルは“２”デ−タを記憶している状態に達しないのでノ−ドＮsense は０．８Ｖ以下になる。
【０２１２】
再び、信号ＢＩＡＳが０Ｖとなってビット線ＢＬi とＮsense が切り放された後、信号ＶＲＦＹ１がＶＣＣとなる（ｔ１９）。このとき電位ＶＲＥＧは０Ｖなので、第１のサブデ−タが“０”のとき、ｎチャネルＭＯＳトランジスタＱｎ５，Ｑｎ６によってノ−ドＮsense は０Ｖにされる。
【０２１３】
この後、信号ＶＲＦＹ２がＶＣＣとなる（ｔ２１）。第２のサブデ−タ回路の第２のサブデ−タが“０”の場合のみ、ｎチャネルＭＯＳトランジスタＱｎ１１とＱｎ１２によってＮsense は２Ｖとなる。このとき電位ＶＲＥＧはＶＣＣである（ｔ２１〜ｔ２３）。
【０２１４】
信号ＳＥＮ２とＬＡＴ２が“Ｌ”になってクロック同期式インバ−タＣＩ３とＣＩ４は非活性化される（ｔ２３）。信号ＰＲＯ２が“Ｈ”になって（ｔ２４）。信号ＳＥＮ２が“Ｈ”になる（ｔ２５）とクロック同期式インバ−タＣＩ３が活性化され、ノ−ドＮsense の電位がセンスされる。信号ＬＡＴ２が“Ｈ”になる（ｔ２６）とクロック同期式インバ−タＣＩ４が活性化され、センスされた信号の論理レベルがラッチされる。
【０２１５】
選択ゲ−トＳＧ１，ＳＧ２，ワ−ド線ＷＬ１〜ＷＬ４は時間ｔ１８で０Ｖにリセットされる。信号ＢＬＣ１が時間ｔ１９で“Ｌ”、信号ＰＲＥ１が時間ｔ２０で“Ｈ”となって、ビット線ＢＬi は時間ｔ２０で０Ｖにリセットされる。
【０２１６】
信号ＰＲＯ２が“Ｌ”となって（ｔ２７）、“２”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが“２”デ−タを記憶している状態に達しているか否かの検出（デ−タ“２”のベリファイ読み出し）が終了する。 この時点で、“３”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが“３”デ−タを記憶している状態に達していると検出された場合、デ−タ記憶回路１０の制御デ−タは“０”デ−タに変更されている。
【０２１７】
“２”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが “２”デ−タを記憶している状態に達していると検出された場合のみ、デ−タ記憶回路１０の制御デ−タは“１”デ−タに変更されている。そのほかの場合は、制御デ−タは保持される（変更されない）。
【０２１８】
つづいて“１”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが“１”デ−タを記憶している状態に達しているか否かを検出する動作に入る。
【０２１９】
まず、信号ＰＲＥ１が“Ｌ”、ＢＬＣ１が“Ｈ”となってビット線ＢＬi が選択される。信号ＰＲＥＣがＶＣＣと、信号ＢＩＡＳが２Ｖとなってビット線ＢＬi が１Ｖに充電される（ｔ３０）。信号ＢＩＡＳが０Ｖとなってビット線ＢＬi の充電は終了する（ｔ３１）。
【０２２０】
ついで、信号ＰＲＥＣが０Ｖとなって、ノ−ドＮsense の充電が終了する（ｔ３２）。選択されたブロックの選択ゲ−トＳＧ１とＳＧ２、および非選択ワ−ド線ＷＬ１，３，４が４Ｖにされ、選択ワ−ド線ＷＬ２が０．４Ｖにされる（ｔ３２）。
【０２２１】
選択ワ−ド線ＷＬ２が０．４Ｖになると、“１”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが“１”デ−タを記憶している状態に達していればビット線ＢＬi は１Ｖのままである。“１”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが“１”デ−タを記憶している状態に達していなければビット線ＢＬi は０．７Ｖ以下になる。
【０２２２】
一定期間（ｔ７〜ｔ１８）経った後、信号ＢＩＡＳを１．８Ｖにする。“１”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが“１”デ−タを記憶している状態に達していればノ−ドＮsense は２Ｖのままである。
【０２２３】
“１”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが “１”デ−タを記憶している状態に達していなければノ−ドＮsense は０．８Ｖ以下になる。再び信号ＢＩＡＳが０Ｖとなってビット線ＢＬi とＮsense が切り放された後、信号ＰＲＯ２が１．３Ｖとなる（ｔ３４）。
【０２２４】
このとき、第２のサブデ−タが“１”の場合、ｎチャネルＭＯＳトランジスタＱｎ１０によってノ−ドＮsense は０Ｖにされる。このとき、第２のサブデ−タが“０”の場合、ｎチャネルＭＯＳトランジスタＱｎ１０によってノ−ドＮsense は高々０．３Ｖにされるのみである。
【０２２５】
もともと、Ｎsense が０．３Ｖ以上の場合、Ｑｎ１０が非導通なので、Ｎsense の電位は変化しない。この後、信号ＶＲＦＹ１がＶＣＣとなる（ｔ３６）。第１のサブデ−タ回路の第１のサブデ−タが“０”の場合のみ、ｎチャネルＭＯＳトランジスタＱｎ５とＱｎ６によってＮsense は２Ｖとなる。このとき電位ＶＲＥＧはＶＣＣである（ｔ３６〜ｔ３８）。
【０２２６】
信号ＳＥＮ１とＬＡＴ１が“Ｌ”になってクロック同期式インバ−タＣＩ１とＣＩ２は非活性化される（ｔ３８）。信号ＰＲＯ１が“Ｈ”になって（ｔ３９）、信号ＳＥＮ１が“Ｈ”になる（ｔ４０）とクロック同期式インバ−タＣＩ１が活性化され、ノ−ドＮsense の電位がセンスされる。
【０２２７】
信号ＬＡＴ１が“Ｈ”になる（ｔ４１）とクロック同期式インバ−タＣＩ２が活性化され、センスされた信号の論理レベルがラッチされる。
【０２２８】
選択ゲ−トＳＧ１，ＳＧ２，ワ−ド線ＷＬ１〜ＷＬ４は時間ｔ３３で０Ｖにリセットされる。信号ＢＬＣ１が時間ｔ３４で“Ｌ”、信号ＰＲＥ１が時間ｔ３５で“Ｈ”となって、ビット線ＢＬi は時間ｔ３５で０Ｖにリセットされる。
【０２２９】
信号ＰＲＯ１が“Ｌ”となって（ｔ４２）、“１”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが“１”デ−タを記憶している状態に達しているか否かを検出する動作（デ−タ“１”のベリファイ読み出し）は終わる。
【０２３０】
この時点で、“３”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが“３”デ−タを記憶している状態に達していると検出された場合と、“２”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが“２”デ−タを記憶している状態に達していると検出された場合と、“１”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが“１”デ−タを記憶している状態に達していると検出された場合のみ、デ−タ記憶回路の制御デ−タは“０”デ−タに変更され、そのほかの場合は、制御デ−タは保持される（変更されない）。
【０２３１】
図１４，１５，１６に示された順序で書き込みベリファイ動作は行われる。
【０２３２】
書き込みベリファイ動作で、メモリセルの書き込み状態からデ−タ記憶回路１０に記憶されている制御デ−タが表４のように変更される。
【０２３３】
【表４】

【０２３４】
図１０，１１，１２あるいは１３に示される書き込み動作と、図１４〜１６に示される書き込みベリファイ動作を、全ての制御デ−タが“０”になるまで繰り返し、メモリセルＭへのデ−タ書き込み（プログラム）は行われる。全ての制御デ−タが“０”になったか否かは、信号ＰＴが接地レベルと導通しているか否かを検出すればわかる。
【０２３５】
即ち、本発明における半導体記憶装置は、メモリセルＭと、メモリセルＭに接続されるビット線ＢＬと、ゲ−ト電極、ソ−ス電極およびドレイン電極を有し、ソ−ス電極においてビット線に接続されるＭＩＳトランジスタＱｎ１４と、ドレイン電極に接続されるスイッチ素子Ｑｎ１３と、を備え、ビット線ＢＬは、スイッチ素子Ｑｎ１３が導通し、ゲ−ト電極に第１電位が印加されて充電され、その後、ゲ−ト電極は、第１電位とは異なる第２電位にされてメモリセルＭのデ−タに従って変動するビット線ＢＬの電位を増幅する。
【０２３６】
さらに、本発明の望ましい実施様態としては、次のものがあげられる。
【０２３７】
スイッチ素子Ｑｎ１３は、ＭＩＳトランジスタＱｎ１４のゲ−ト電極に第２電位が印加されている間、非導通にされる。ＭＩＳトランジスタＱｎ１４は、ｎチャネルＭＩＳトランジスタであって、第１電位は、第２の電位より高い。ビット線ＢＬの静電容量は、ドレイン電極に繋がる静電容量より大きい。
【０２３８】
また、本発明における半導体記憶装置は、ＭＩＳトランジスタ構造を有する第１および第２選択トランジスタＳの間に所定個のＭＩＳトランジスタ構造を有するメモリセルＭが直列に接続されたＮＡＮＤ型メモリセルユニットにおいて、選択メモリセルＭのゲ−ト電極には第１電位を印加し、第２選択トランジスタ側で選択メモリセルに隣接するメモリセルＭのゲ−ト電極には第２電位を印加し、残りのメモリセルＭのゲ−ト電極には第３の電位を印加して、書き込みを行い、ここでの第１電位は、第３電位よりも高く、第３電位は、第２電位よりも高く設定されている。
【０２３９】
さらに、本発明の望ましい実施様態としては、次のものがあげられる。
【０２４０】
第１選択トランジスタＳは、ビット線ＢＬに接続され、第２選択トランジスタＳは、ソ−ス線ＳＲＣに接続される。書き込みは、第２選択トランジスタＳに隣接するメモリセル側から第１選択トランジスタＳに隣接するメモリセル側へ順次行われる。
【０２４１】
残りのメモリセルＭのうち、選択メモリセルＭより第２選択トランジスタＳ側のメモリセルＭのゲ−ト電極に第４の電位を印加し、残りのメモリセルＭのうち、選択メモリセルＭより第１選択トランジスタＳ側のメモリセルＭのゲ−ト電極に第５電位を印加して、メモリセルＭのチャネルを事前に充電してから書き込みを行う。
【０２４２】
残りのメモリセルＭのうち、選択メモリセルＭより第２選択トランジスタＳ側のメモリセルＭのゲ−ト電極に第４の電位を印加し、残りのメモリセルＭのうち、選択メモリセルＭより第１選択トランジスタＳ側のメモリセルＭのゲ−ト電極に第５の電位を印加し、選択メモリセルＭのゲ−ト電極に第４電位を印加して、メモリセルＭのチャネルを事前に充電してから書き込みを行う。
【０２４３】
残りのメモリセルＭのうち、選択メモリセルＭより第２選択トランジスタＳ側のメモリセルＭのゲ−ト電極に第４電位を印加し、残りのメモリセルＭのうち、選択メモリセルＭより第１選択トランジスタＳ側のメモリセルのゲ−ト電極に第５電位を印加し、選択メモリセルＭのゲ−ト電極に第５電位を印加して、メモリセルＭのチャネルを事前に充電してから書き込みを行う。
【０２４４】
メモリセルＭは、ｎチャネル型ＭＩＳトランジスタ構造を有する。第４及び第５電位は、第３電位より低く、第４電位は、第５電位より高い。
【０２４５】
残りのメモリセルＭのうち、選択メモリセルＭより第２選択トランジスタＳ側のメモリセルＭのゲ−ト電極に第３電位が印加されてから、残りのメモリセルＭのうち、選択メモリセルＭより第１選択トランジスタＳ側のメモリセルＭのゲ−ト電極に第３電位を印加する。
【０２４６】
残りのメモリセルＭのうち、選択メモリセルＭより第２選択トランジスタＳ側のメモリセルＭのゲ−ト電極に第３電位が印加されてから、残りのメモリセルＭのうち、選択メモリセルＭより第１選択トランジスタＳ側のメモリセルＭのゲ−ト電極に第３電位を印加し、選択メモリセルＭのゲ−ト電極に第１電位を印加する。
【０２４７】
以上のようにして本発明に係わる半導体記憶装置は、デ−タが書き込まれたメモリセルのしきい値に依存せず“０”デ−タ書き込み時のメモリセルのチャネル電位を発生する。これによって、“０”デ−タ書き込み時のメモリセルのチャネル電位を十分に安定して発生できる半導体記憶装置を実現することができる。
【０２４８】
また、本発明に係わる半導体記憶装置は、ＭＯＳトランジスタでビット線を充電した後、そのＭＯＳトランジスタのゲ−ト電位を変化させる。これによってビット線を充電した後に、ＭＯＳトランジスタを短時間で非導通にすることができる。よって、高速に精度よくメモリセルの書き込み状態を検出できる半導体記憶装置を実現することができる。
【０２４９】
なお、本発明は上述した実施形態に限定されるものではない。その他、本発明の要旨を逸脱しない範囲で、種々変型して実施することができる。
【０２５０】
【発明の効果】
本発明に係わる半導体記憶装置は、デ−タが書き込まれたメモリセルのしきい値に依存せず“０”デ−タ書き込み時のメモリセルのチャネル電位を発生する。これによって、“０”デ−タ書き込み時のメモリセルのチャネル電位を十分に安定して発生できる半導体記憶装置を実現することができる。
【０２５１】
また、本発明に係わる半導体記憶装置は、ＭＯＳトランジスタでビット線を充電した後、そのＭＯＳトランジスタのゲ−ト電位を変化させる。これによってビット線を充電した後に、ＭＯＳトランジスタを短時間で非導通にすることができる。よって、高速に精度よくメモリセルの書き込み状態を検出できる半導体記憶装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に関わる半導体記憶装置を示す図。
【図２】図１のメモリセルアレイとデ−タ記憶回路の構成を示す図。
【図３】図２のメモリセルと選択トランジスタの構造を示す図。
【図４】メモリセルユニットの構成を示す図。
【図５】本発明の実施の形態に関わるデ−タ記憶回路の具体的な構成例を示す図。
【図６】クロック同期式インバ−タの具体的な構成を示す図。
【図７】本発明の実施の形態の半導体記憶装置の読み出し動作を示す図。
【図８】本発明の実施の形態の半導体記憶装置の読み出し動作を示す図。
【図９】本発明の実施の形態の半導体記憶装置の読み出し動作を示す図。
【図１０】本発明の実施の形態の半導体記憶装置の第１の書き込み動作を示す図。
【図１１】本発明の実施の形態の半導体記憶装置の第２の書き込み動作を示す図。
【図１２】本発明の実施の形態の半導体記憶装置の第３の書き込み動作を示す図。
【図１３】本発明の実施の形態の半導体記憶装置の第４の書き込み動作を示す図。
【図１４】本発明の実施の形態の半導体記憶装置の書き込みベリファイ動作を示す図。
【図１５】本発明の実施の形態の半導体記憶装置の書き込みベリファイ動作を示す図。
【図１６】本発明の実施の形態の半導体記憶装置の書き込みベリファイ動作を示す図。
【符号の説明】
１ ：メモリセルアレイ、
２ ：ビット線制御回路、
３ ：カラムデコ−ダ、
４ ：デ−タ入出力バッファ、
５ ：デ−タ入出力端子、
６ ：ワ−ド線制御回路、
７ ：制御信号および制御電位発生回路、
８ ：制御信号入出力端子、
１０ ：デ−タ記憶回路、
１１ ：ｐ型半導体基板、
１２ ：ｎ型の拡散層、
１３，１７ ：ゲ−ト絶縁膜、
１４ ：浮遊ゲ−ト、
１５ ：絶縁膜、
１６ ：制御ゲ−ト、
１８ ：選択ゲ−ト、
Ｍ ：メモリセル、
Ｓ ：選択トランジスタ、
ＷＬ ：ワ−ド線、
ＢＬ ：ビット線、
ＳＧ ：選択ゲ−ト、
ＳＲＣ ：ソ−ス線、
Ｑｎ ：ｎチャネルＭＯＳトランジスタ、
Ｑｐ ：ｐチャネルＭＯＳトランジスタ、
ＶＣＣ ：電源電位、
ＣＩ ：クロック同期式インバ−タ。

Claims (15)

1. ビット線に接続される第１選択トランジスタと、第２選択トランジスタと、前記第１及び第２選択トランジスタの間に直列接続される複数のメモリセルと、前記複数のメモリセルのうち、選択メモリセルに対して書き込みを行うための書き込み手段とを具備し、
   前記書き込み手段は、書き込み時に、前記選択メモリセルのゲ−ト電極に書き込み電位を印加し、前記第１選択トランジスタのゲート電極に第１電位を印加し、前記選択メモリセルの前記第１選択トランジスタ側に隣接するメモリセルのゲ−ト電極に、前記書き込み電位よりも低く、前記第１電位よりも高い第２電位を印加し、前記選択メモリセルの前記第２選択トランジスタ側に隣接するメモリセルのゲ−ト電極に、前記第２電位よりも低い第３電位を印加する
   ことを特徴とする半導体記憶装置。
2. 前記複数のメモリセルに対し、前記第２選択トランジスタに隣接するメモリセル側から前記第１選択トランジスタに隣接するメモリセル側へ順次書き込みを行うことを特徴とする請求項１記載の半導体記憶装置。
3. 前記第３電位は、接地電位であることを特徴とする請求項１記載の半導体記憶装置。
4. 前記書き込み手段は、前記書き込み前に、前記第１選択トランジスタのゲート電極に前記第１電位よりも高い第４電位を印加することを特徴とする請求項１記載の半導体記憶装置。
5. 前記書き込み手段は、前記書き込み前に、前記選択メモリセル以外のメモリセルのうち、前記選択メモリセルに対し前記第１選択トランジスタ側に存在するメモリセルのゲート電極に第５電位を印加し、前記選択メモリセル以外のメモリセルのうち、前記選択メモリセルに対し前記第２選択トランジスタ側に存在するメモリセルのゲート電極に第６電位を印加することを特徴とする請求項１記載の半導体記憶装置。
6. 前記第６電位は、前記第５電位よりも高いことを特徴とする請求項５記載の半導体記憶装置。
7. 前記書き込み手段は、前記書き込み前に、前記選択メモリセルのゲ−ト電極に前記第５電位を印加し、前記選択メモリセルの前記第２選択トランジスタ側に隣接するメモリセルのゲ−ト電極に前記第３電位を印加することを特徴とする請求項５記載の半導体記憶装置。
8. 前記書き込み手段は、前記書き込み前に、前記選択メモリセルのゲ−ト電極に前記第６電位を印加し、前記選択メモリセルの前記第２選択トランジスタ側に隣接するメモリセルのゲ−ト電極に前記第３電位を印加することを特徴とする請求項５記載の半導体記憶装置。
9. 前記第５及び第６電位は、前記第２電位よりも低いことを特徴とする請求項５記載の半導体記憶装置。
10. 前記書き込み手段は、前記書き込み時に、前記選択メモリセル以外のメモリセルのうち、前記選択メモリセルに対し前記第２選択トランジスタ側に存在するメモリセルのゲート電極に、前記第２電位を印加することを特徴とする請求項１記載の半導体記憶装置。
11. 前記書き込み手段は、前記書き込み時に、前記選択メモリセル以外のメモリセルのうち、前記選択メモリセルに対し前記第２選択トランジスタ側に存在するメモリセルのゲート電極に、前記第２電位を印加した後に、前記選択メモリセル以外のメモリセルのうち、前記選択メモリセルに対し前記第１選択トランジスタ側に存在するメモリセルのゲート電極に、前記第２電位を印加することを特徴とする請求項１０記載の半導体記憶装置。
12. 前記書き込み手段は、前記書き込み時に、前記選択メモリセル以外のメモリセルのうち、前記選択メモリセルに対し前記第２選択トランジスタ側に存在するメモリセルのゲート電極に、前記第２電位を印加した後に、前記選択メモリセルのゲート電極に前記書き込み電位を印加することを特徴とする請求項１０記載の半導体記憶装置。
13. 前記選択メモリセルのゲ−ト電極に前記書き込み電位を印加する時期は、前記選択メモリセル以外のメモリセルのうち、前記選択メモリセルに対し前記第２選択トランジスタ側に存在するメモリセルのゲ−ト電極に、前記第２電位を印加する時期に、実質的に等しいことを特徴とする請求項１０記載の半導体記憶装置。
14. ビット線に接続される第１選択トランジスタと、第２選択トランジスタと、前記第１及び第２選択トランジスタの間に直列接続される複数のメモリセルと、前記複数のメモリセルのうち、選択メモリセルに対して書き込みを行うための書き込み手段とを具備し、
    前記書き込み手段は、書き込み時に、前記選択メモリセルのゲ−ト電極に書き込み電位を印加し、前記第１選択トランジスタのゲート電極に第１電位を印加し、前記選択メモリセルと前記第１選択トランジスタとの間の全てのメモリセルのゲ−ト電極に、前記書き込み電位よりも低く、前記第１電位よりも高い第２電位を印加し、前記選択メモリセルの前記第２選択トランジスタ側に隣接するメモリセルのゲ−ト電極に、前記第２電位よりも低い第３電位を印加する
    ことを特徴とする半導体記憶装置。
15. 前記書き込み手段は、前記選択メモリセル及び前記選択メモリセルに対し前記第２選択トランジスタ側に隣接するメモリセル以外の全てのメモリセルのゲート電極に、前記第２電位を印加することを特徴とする請求項１４記載の半導体記憶装置。

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