JP3840193B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、多値フラッシュメモリ、多値EEPROM、多値EPROMに使用される。
【0002】
【従来の技術】
半導体基板上に浮遊ゲ−ト(電荷蓄積層)と制御ゲ−トを有するMOSFET構造は、フラッシュメモリのメモリセルの1つとしてよく知られている。
【0003】
通常、フラッシュメモリの1つのメモリセルには、1ビットデ−タ、即ち、デ−タ“0”又は“1”が記憶される。また、メモリセルのデ−タが“0”であるか又は“1”であるかは、浮遊ゲ−トに蓄えられた電荷量によって識別可能である。
【0004】
これに対し、近年では、大きなデ−タ容量を確保するため、1つのメモリセルに多ビットのデ−タを記憶させる多値記憶方式の開発が進められている。例えば、4値記憶方式では、1つのメモリセルに、デ−タ“0”、“1”、“2”又は“3”が記憶される。
【0005】
多値記憶方式のフラッシュメモリにおいて、メモリセルにいずれのデ−タが記憶されているかは、浮遊ゲ−トに蓄えられた電荷量によって判断する。
【0006】
以下、デ−タの記憶状態、即ち、デ−タと浮遊ゲ−ト中の電荷量との関係について、4値記憶方式のフラッシュメモリを例に説明する。
【0007】
まず、デ−タ“0”は、消去状態に対応する。
【0008】
消去状態とは、浮遊ゲ−ト中に正の電荷が蓄えられている状態のことである。即ち、消去状態においては、浮遊ゲ−トは、浮遊ゲ−ト中の電荷量が零の中性状態に対して正に帯電している。
【0009】
消去状態は、例えば、半導体基板に高電位(約20V)を与え、制御ゲ−トを接地電位(0V)とし、正の電荷を半導体基板から浮遊ゲ−トへ移動させることにより得られる。
【0010】
次に、デ−タ“1”、“2”及び“3”は、書き込み状態に対応する。
【0011】
書き込み状態とは、浮遊ゲ−ト中に負の電荷が蓄えられている状態のことである。但し、デ−タ“2”の状態の浮遊ゲ−ト中の負の電荷量は、デ−タ“1”の状態の浮遊ゲ−ト中の負の電荷量よりも多く、デ−タ“3”の状態の浮遊ゲ−ト中の負の電荷量は、デ−タ“2”の状態の浮遊ゲ−ト中の負の電荷量よりも多くなるように設定される。
【0012】
書き込み状態においては、浮遊ゲ−トは、浮遊ゲ−ト中の電荷量が零の中性状態に対して負に帯電している。
【0013】
書き込み状態は、例えば、半導体基板、ソ−ス、ドレインをそれぞれ接地電位(0V)に設定し、制御ゲ−トに高電位(約16V)を与え、負の電荷を半導体基板から浮遊ゲ−トに移動させることにより得られる。
【0014】
書き込み動作中、デ−タ“0”を維持したいメモリセルでは、ソ−ス、ドレイン及びチャネルが5Vに設定される。この場合、制御ゲ−トに高電位(約16V)が与えられ、基板が接地電位(0V)に設定されても、正の電荷は浮遊ゲ−ト中に保持されるため、デ−タ“0”が維持される。
【0015】
以上より、1つのメモリセルにより、4種類の書き込み状態(“0”,“1”,“2”,“3”)が実現できる。
【0016】
フラッシュメモリには、NAND型メモリセルユニットを有するものが知られている。
【0017】
このメモリセルユニットは、複数(例えば、4個)のメモリセルから構成されるメモリセル列と、メモリセル列の一端とビット線の間に接続される第1選択トランジスタと、メモリセル列の他端とソ−ス線の間に接続される第2選択トランジスタとから構成される。
【0018】
なお、ソ−ス線は、全てのメモリセルユニットに対して共通となっている。
【0019】
NAND型メモリセルユニットを有するフラッシュメモリでは、デ−タ“0”の書き込み時においては、ビット線を電源電位VCC(例えば、3V)、第1選択トランジスタのゲ−トを電源電位VCC、選択メモリセルの制御ゲ−トを第1高電位(例えば、16V)、非選択メモリセルの制御ゲ−トを第2高電位(例えば、10V)に設定し、選択メモリセルの浮遊ゲ−トに蓄えられている電荷を保持する。
【0020】
この時、NAND型メモリセルユニットの各メモリセルのチャネルは、第1選択トランジスタを経由してビット線に接続されているため、各メモリセルのチャネルの電位は、第1選択トランジスタのいわゆる閾値落ちを考慮すると、当初は、電源電位VCC(例えば、3V)以下の所定電位となる。
【0021】
この後、第1選択トランジスタが非導通となると、NAND型メモリセルユニットの各メモリセルのチャネルの電位は、制御ゲ−トとチャネルの間に生じる静電容量によって上昇する。例えば、静電容量の結合比が50%であれば、チャネルの電位は、約5Vとなる。
【0022】
然るに、メモリセルの浮遊ゲ−トに負の電荷が蓄積されていると、メモリセルの閾値は、高くなる。これに伴い、デ−タ“0”の書き込み動作中の各メモリセルのチャネル電位は、メモリセルの閾値が高くなればなる程、低くなり、デ−タ“0”を維持するうえでの信頼性は低下する。
【0023】
ところが、メモリセルの閾値が−1Vの場合には、制御ゲ−トの電位が約0Vのとき、チャネルの電位は、約1Vとなり、制御ゲ−トの電位が約10Vのとき、チャネルの電位は約6Vとなる(結合比50%)。
【0024】
また、メモリセルの閾値が3Vの場合には、制御ゲ−トの電位が約1Vのとき、チャネルの電位は、約0Vとなり、制御ゲ−トの電位が約10Vのとき、チャネルの電位は約4.5Vとなる(結合比50%)。
【0025】
NAND型メモリセルユニットを有するフラッシュメモリにおいては、メモリセルのデ−タは、制御ゲ−トに所定の読み出し電位を与え、メモリセルのデ−タに応じて当該メモリセルをオン又はオフ状態にするようにし、このときにメモリセルのチャネルに流れるセル電流を検出することにより読み出せる。
【0026】
ここで、読み出し電位を3種類用意すれば、4種類の書き込み状態(浮遊ゲ−ト中の電荷の種類及び量、即ち、閾値が異なる状態)を判別できる。
【0027】
また、NAND型メモリセルユニットは、複数のメモリセルが直列接続された構成を有しているため、読み出し動作時におけるセル電流が少ない(例えば、1μA程度である)点に特徴がある。
【0028】
読み出し時間については、例えば、選択メモリセルに繋がるビット線容量を約5pFとすると、ビット線の電位がセル電流によって1V変動するまでに、約5μsecの時間が必要である。
【0029】
メモリセルのデ−タを少ないセル電流で高速に読み出すために、例えば、ビット線と読み出し回路の間にNチャネルMOSトランジスタを接続し、このMOSトランジスタのゲ−トに約2Vの電位を与えて、ビット線をプリチャ−ジする。
【0030】
この場合、NチャネルMOSトランジスタの閾値を約1Vとすると、ビット線は、当該MOSトランジスタのいわゆる閾値落ちを考慮すると、約1Vにプリチャ−ジされる。
【0031】
ビット線がプリチャ−ジされると、NチャネルMOSトランジスタは、次第に高抵抗となり、その後、非導通状態となる。但し、ビット線のプリチャ−ジは、実効的なプリチャ−ジ時間を考慮すると、NチャネルMOSトランジスタが完全に非導通状態になるまで継続されない。
【0032】
読み出し動作時、選択メモリセルにセル電流が流れ、ビット線の電位が低下すると、ビット線に繋がるNチャネルMOSトランジスタのチャネル抵抗が低抵抗化するため、この状態を検出すれば、高速にビット線の電位の変化(メモリセルのデ−タ)をセンスすることが可能となる。
【0033】
NチャネルMOSトランジスタのチャネル抵抗の変化は、当該MOSトランジスタのチャネル抵抗の抵抗値といわゆる参照抵抗の抵抗値を比較することにより検出できる。このため、参照抵抗、NチャネルMOSトランジスタ、メモリセルに電流パスを設ける。
【0034】
しかしながら、このような読み出し動作では、複数の選択メモリセルのデ−タを同時に読み出す場合、各選択メモリセルの閾値に応じて、全てのセルユニットに共通となるソ−ス線に大きな電流が流れたり、逆に、全く流れなかったりする。
【0035】
例えば、ほとんどの選択メモリセルにセル電流が流れるような場合、即ち、ほとんどの選択メモリセルのデ−タが“0”であるような場合には、ソ−ス線に大きな電流が流れ、ソ−ス線の電位が変動する。ソ−ス線の電位の変動は、選択メモリセルのデ−タを正確に読み出せない状態を作り出す。
【0036】
【発明が解決しようとする課題】
以上のように、例えば、デ−タ“0”の書き込み時において、メモリセルユニット中のメモリセルの閾値が高いと、メモリセルのチャネル電位が十分に上昇しないため、選択メモリセルに、デ−タ“0”でなく、デ−タ“1”が書き込まれてしまうという恐れがある。
【0037】
また、読み出し時において、セル電流の少ないメモリセルの状態を検出するのに非常に時間がかかる反面、高速にメモリセルの状態を検出しようとすると正確にメモリセルの状態を検出できないという欠点がある。
【0038】
本発明は、このような課題のうちの一つを解決するためになされたもので、その目的は、書き込み時に、メモリセルのチャネル電位を十分確保することにある。
【0039】
【課題を解決するための手段】
上記課題を解決すべく、本発明の半導体記憶装置は、ビット線に接続される第1選択トランジスタと、第2選択トランジスタと、前記第1及び第2選択トランジスタの間に直列接続される複数のメモリセルと、前記複数のメモリセルのうち、選択メモリセルに対して書き込みを行うための書き込み手段とを備え、前記書き込み手段は、書き込み時に、前記選択メモリセルのゲ−ト電極に書き込み電位を印加し、前記第1選択トランジスタのゲート電極に第1電位を印加し、前記選択メモリセルの前記第1選択トランジスタ側に隣接するメモリセルのゲ−ト電極に、前記書き込み電位よりも低く、前記第1電位よりも高い第2電位を印加し、前記選択メモリセルの前記第2選択トランジスタ側に隣接するメモリセルのゲ−ト電極に、前記第2電位よりも低い第3電位を印加する。
【0040】
前記複数のメモリセルに対し、前記第2選択トランジスタに隣接するメモリセル側から前記第1選択トランジスタに隣接するメモリセル側へ順次書き込みを行う。前記第3電位は、接地電位である。
【0041】
前記書き込み手段は、前記書き込み前に、前記第1選択トランジスタのゲート電極に前記第1電位よりも高い第4電位を印加する。
【0042】
前記書き込み手段は、前記書き込み前に、前記選択メモリセル以外のメモリセルのうち、前記選択メモリセルに対し前記第1選択トランジスタ側に存在するメモリセルのゲート電極に第5電位を印加し、前記選択メモリセル以外のメモリセルのうち、前記選択メモリセルに対し前記第2選択トランジスタ側に存在するメモリセルのゲート電極に第6電位を印加する。
【0043】
前記第6電位は、前記第5電位よりも高い。
【0044】
前記書き込み手段は、前記書き込み前に、前記選択メモリセルのゲ−ト電極に前記第5電位を印加し、前記選択メモリセルの前記第2選択トランジスタ側に隣接するメモリセルのゲ−ト電極に前記第3電位を印加する。
【0045】
前記書き込み手段は、前記書き込み前に、前記選択メモリセルのゲ−ト電極に前記第6電位を印加し、前記選択メモリセルの前記第2選択トランジスタ側に隣接するメモリセルのゲ−ト電極に前記第3電位を印加する。
【0046】
前記第5及び第6電位は、前記第2電位よりも低い。
【0047】
前記書き込み手段は、前記書き込み時に、前記選択メモリセル以外のメモリセルのうち、前記選択メモリセルに対し前記第2選択トランジスタ側に存在するメモリセルのゲート電極に、前記第2電位を印加する。
【0048】
前記書き込み手段は、前記書き込み時に、前記選択メモリセル以外のメモリセルのうち、前記選択メモリセルに対し前記第2選択トランジスタ側に存在するメモリセルのゲート電極に、前記第2電位を印加した後に、前記選択メモリセル以外のメモリセルのうち、前記選択メモリセルに対し前記第1選択トランジスタ側に存在するメモリセルのゲート電極に、前記第2電位を印加する。
【0049】
前記書き込み手段は、前記書き込み時に、前記選択メモリセル以外のメモリセルのうち、前記選択メモリセルに対し前記第2選択トランジスタ側に存在するメモリセルのゲート電極に、前記第2電位を印加した後に、前記選択メモリセルのゲート電極に前記書き込み電位を印加する。
【0050】
前記選択メモリセルのゲ−ト電極に前記書き込み電位を印加する時期は、前記選択メモリセル以外のメモリセルのうち、前記選択メモリセルに対し前記第2選択トランジスタ側に存在するメモリセルのゲ−ト電極に、前記第2電位を印加する時期に、実質的に等しい。
【0051】
本発明の半導体記憶装置は、ビット線に接続される第1選択トランジスタと、第2選択トランジスタと、前記第1及び第2選択トランジスタの間に直列接続される複数のメモリセルと、前記複数のメモリセルのうち、選択メモリセルに対して書き込みを行うための書き込み手段とを備え、前記書き込み手段は、書き込み時に、前記選択メモリセルのゲ−ト電極に書き込み電位を印加し、前記第1選択トランジスタのゲート電極に第1電位を印加し、前記選択メモリセルと前記第1選択トランジスタとの間の全てのメモリセルのゲ−ト電極に、前記書き込み電位よりも低く、前記第1電位よりも高い第2電位を印加し、前記選択メモリセルの前記第2選択トランジスタ側に隣接するメモリセルのゲ−ト電極に、前記第2電位よりも低い第3電位を印加する。
【0052】
前記書き込み手段は、前記選択メモリセル及び前記選択メモリセルに対し前記第2選択トランジスタ側に隣接するメモリセル以外の全てのメモリセルのゲート電極に、前記第2電位を印加する。
【0053】
上記構成の半導体記憶装置によれば、書き込みされたメモリセルの閾値に依存せず、“0”デ−タ書き込み時に、十分かつ安定なチャネル電位を発生させることができる。
【0054】
【発明の実施の形態】
以下、図面を参照しながら、本発明の半導体記憶装置について詳細に説明する。
【0055】
図1は、本発明の実施の形態に関わる多値記憶方式のNAND型フラッシュメモリの構成を示している。
【0056】
メモリセルアレイ1は、複数のNAND型メモリセルユニット、複数のビット線、複数のワ−ド線、及びソ−ス線を含んでいる。NAND型メモリセルユニットは、直列接続された複数のメモリセルからなるメモリセル列と、メモリセル列の両端にそれぞれ接続される選択トランジスタとから構成される。ソ−ス線は、全てのメモリセルユニットに共通となっている。
【0057】
ビット線制御回路2は、メモリセルアレイ1のビット線を介してメモリセルのデ−タを読み出したり、ビット線を介してメモリセルの状態を検出したり、ビット線を介してメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。
【0058】
ビット線制御回路2は、複数のデ−タ記憶回路を含んでいる。デ−タ記憶回路は、メモリセルアレイ1のカラムに対して設けられる。カラムデコ−ダ3により選択されたデ−タ記憶回路によって読み出されたメモリセルのデ−タは、デ−タ入出力バッファ4を経由して、デ−タ入出力端子5から外部へ読み出される。
【0059】
また、外部からデ−タ入出力端子5に入力された書き込みデ−タは、デ−タ入出力バッファ4を経由して、カラムデコ−ダ3により選択されたデ−タ記憶回路に初期的な制御デ−タとしてラッチされる。デ−タ記憶回路の制御デ−タは、ビット線を経由してメモリセルアレイ1の選択メモリセルに印加される書き込み制御電圧を制御する。
【0060】
ワ−ド線制御回路6は、メモリセルアレイ1の複数本のワ−ド線のうちの1本を選択し、その1本のワ−ド線に、読み出し動作、書き込み動作、又は消去動作に必要な所定電位を与える。
【0061】
メモリセルアレイ1、ビット線制御回路2、カラムデコ−ダ3、デ−タ入出力バッファ4及びワ−ド線制御回路6の動作は、それぞれ制御信号および制御電位発生回路7によって制御される。
【0062】
また、制御信号および制御電位発生回路7は、外部から制御信号入力端子8に印加される制御信号に基づいて動作する。
【0063】
図2は、図1のメモリセルアレイ1及びビット線制御回路2の構成の一例を示している。
【0064】
NAND型メモリセルユニットは、互いに直列接続された4個のメモリセルMからなるメモリセル列と、メモリセル列の一端とビット線BLの間に接続される選択トランジスタSと、メモリセル列の他端とソ−ス線SRCとの間に接続される選択トランジスタSとから構成される。
【0065】
メモリセルMの制御ゲ−トは、ワ−ド線WLm(mは、1〜4のいずれか1つ)に接続され、ビット線側の選択トランジスタSは、選択ゲ−トSG1に接続され、ソ−ス線側の選択トランジスタSは、選択ゲ−トSG2に接続される。
【0066】
1本のワ−ド線WLmを共有する複数のメモリセルMは、ペ−ジと呼ばれる単位を構成し、本例の場合、1ブロックは、4ペ−ジから構成される。また、本例では、2ブロック分のみを示しているが、実際は、メモリセルアレイ1は、任意の数のブロック(例えば、1024ブロック)から構成される。また、ビット線BL0,BL1,…BL4223の本数は、本例では、4224本であるが、任意の本数(例えば2112本)でよい。
【0067】
ビット線制御回路2は、複数のデ−タ記憶回路10を含んでいる。本例では、デ−タ記憶回路10は、2本のビット線BLi,BLi+1(iは、0又は偶数)に対して1つ設けられているが、任意の本数、例えば、1本、4本、6本、又は9本のビット線に対して1つ設けてもよい。
【0068】
カラム選択信号CSL0,CSL1,…CSL4223は、カラムデコ−ダの出力信号である。カラム選択信号CSLi,CSLi+1は、ビット線BLi,BLi+1に接続されるデ−タ記憶回路10に入力される。
【0069】
読み出し時、カラム選択信号CSLi,CSLi+1によって選択されたデ−タ記憶回路10にラッチされているメモリセルのデ−タは、読み出しデ−タとしてデ−タ入出力バッファに導かれる。
【0070】
また、書き込みに先だって、カラム選択信号CSLi,CSLi+1に基づき、ビット線BLi,BLi+1のいずれか一方に、書き込み時、メモリセルに印加される書き込み制御電圧を制御するための制御デ−タが初期的に転送される。
【0071】
書き込み状態を検出する際には、ビット線BLi,BLi+1のいずれか一方に接続されるメモリセルの書き込み状態を検出する。
【0072】
図3は、図2のメモリセルMと選択トランジスタSの構造を示している。
【0073】
p型の半導体基板11の表面には、ソ−ス又はドレインとなるn型の拡散層12が形成されている。
【0074】
メモリセルMは、半導体基板11中のn型の拡散層12、半導体基板11上のゲ−ト絶縁膜13、ゲ−ト絶縁膜13上の浮遊ゲ−ト14、浮遊ゲ−ト14上の絶縁膜15、絶縁膜15上の制御ゲ−ト(ワ−ド線)16を含んでいる。選択トランジスタSは、半導体基板11中のn型の拡散層12、半導体基板11上のゲ−ト絶縁膜17、ゲ−ト絶縁膜17上の選択ゲ−ト18を含んでいる。
【0075】
メモリセルMの制御ゲ−ト16にメモリセルMの閾値以上の電位を与えると、浮遊ゲ−ト14直下の半導体基板11の表面にはチャネルが形成される。
【0076】
例えば、制御ゲ−ト16と浮遊ゲ−ト14の間の容量が1fF、浮遊ゲ−ト14とチャネルの間の容量が1fF、チャネルと半導体基板11の間の容量が0.25fF、n型拡散層12と半導体基板11の間の容量が0.25fFと仮定した場合、制御ゲ−ト16とチャネルの容量結合比及び制御ゲ−ト16とn型拡散層12の容量結合比は、それぞれ50%である。
【0077】
この場合、チャネルとn型拡散層12が浮遊状態であると、制御ゲ−ト16が1V上昇すると、チャネル及びn型拡散層12の電位は、0.5V上昇する。
【0078】
図4は、図2のNAND型メモリセルユニットの構造を示している。
【0079】
4つのメモリセルMによりメモリセル列が構成され、メモリセル列の一端は、選択トランジスタSを経由してソ−ス線SRCに接続され、メモリセル列の他端は、選択トランジスタSを経由してビット線BLに接続される。
【0080】
消去動作では、半導体基板の電位Vsub を約20Vに設定し、選択ゲ−トSG1,SG2、ソ−ス線SRC、ビット線BLの電位を約20Vに設定し、ブロック消去(ブロック内の全メモリセルのデ−タを同時に消去すること)を行う選択ブロックのワ−ド線WL1〜WL4の電位を0Vに設定する。
【0081】
この時、負の電荷(電子)が浮遊ゲ−トからチャネルに移動し、浮遊ゲ−トは、中性状態(電荷が存在しない状態)に対して正に帯電するため、選択ブロック内の全メモリセルMの閾値は、負になる(デ−タ“0”の状態)。
【0082】
なお、ブロック消去を行わない非選択ブロックでは、ワ−ド線WL1〜WL4の電位を約20Vに設定しておく。これにより、各メモリセルのデ−タは、消去動作を実行する前の状態を保持することになる。
【0083】
書き込み動作では、一括に、選択ブロックの1つの選択ワ−ド線の電位を約16Vに設定し、選択ブロツクの3つの非選択ワ−ド線の電位を書き込み電位未満の電位に設定し、選択ゲ−トSG1を電源電位VCCに設定し、選択ゲ−トSG2を0Vに設定し、非選択ブロックの全ワ−ド線と全選択ゲ−トの電位を0Vに設定する。
【0084】
例えば、4値記憶方式の場合について説明すると、デ−タ“1”,“2”, “3”の書き込み時には、ビット線BLの電位は、0Vに設定される。この時、選択メモリセルでは、浮遊ゲ−トに電子が注入され、閾値が正になる。
【0085】
デ−タ“0”の書き込み時には、ビット線BLは、電源電位VCCに設定される。この時、選択ゲ−トSG1の電位は、電源電位VCCであるため、ビット線側の選択ゲ−トSは、非導通状態になり、メモリセルのチャネルとn型拡散層は、フロ−ティング状態となる。
【0086】
チャネルの電位は、チャネルと制御ゲ−トの容量結合により上昇する。各制御ゲ−トに印加される書き込み電位未満の電位を約10Vとすると、容量結合の結合比が50%であれば、チャネルの電位は、約5Vとなる。しかし、メモリセルの閾値が高くなればなる程、デ−タ“0”の書き込み時におけるメモリセルのチャネル電位は、低くなる。
【0087】
これは、例えば、メモリセルの閾値が約1Vであると、制御ゲ−トの電位が約1Vになるまで、チャネルが形成されないためである。
【0088】
つまり、メモリセルの閾値が約1Vの場合、制御ゲ−トの電位が約1Vのときにチャネルの電位が約0Vであるため、制御ゲ−トの電位が約10Vのとき、チャネルの電位は、約4.5Vとなる(結合比50%)。
【0089】
これに対し、メモリセルの閾値が約−1Vの場合、制御ゲ−トの電位が約0Vであっても、チャネルの電位は、約1Vに充電できる。つまり、制御ゲ−トが約10Vになると、チャネル電位は、約6Vとなる。
【0090】
本発明においては、デ−タ“0”の書き込み時において、選択ブロック内の選択ワ−ド線(例えば、WL2)に対してソ−ス線側に隣接する非選択ワ−ド線 (例えば、WL3)の電位を、特に約0Vに設定し、選択ブロック内の残りの非選択ワ−ド線(例えば、WL1,WL4)には、約10Vの電位を与える。
【0091】
また、メモリセルユニット内におけるデ−タ“0”の書き込みの順序は、最初が最もソ−ス線寄りのワ−ド線WL4に繋がるメモリセルであり、ビット線側のワ−ド線に繋がるメモリセルに順次移り変わり、最後が最もビット線寄りのワ−ド線WL1に繋がるメモリセルとなる。
【0092】
つまり、メモリセルユニットにおいて、選択ワ−ド線に繋がるメモリセルよりもビット線側に存在するメモリセルのデ−タは、全て消去されている、即ち、デ−タ“0”が書き込まれている。言い換えれば、選択ワ−ド線に繋がるメモリセルよりもビット線側に存在するメモリセルの閾値は、負の状態となっている。
【0093】
一方、選択ワ−ド線に繋がる選択メモリセルに対してソ−ス線側に隣接するメモリセルの制御ゲ−トは、0Vであるため、この隣接するメモリセルのソ−スとドレインの電位がメモリセルの制御ゲ−トとチャネルの容量結合により上昇すると、その隣接するメモリセルは、非導通となる。
【0094】
よって、選択メモリセルのチャネル電位は、選択メモリセルと、選択メモリセルよりもビット線側に存在する消去されているメモリセルが一体となって上昇する。このため、選択メモリセルのチャネル電位は、例えば、常に、約6V以上に確保される。つまり、浮遊ゲ−トには電子が注入されず、デ−タ“0”の書き込みが行える。
【0095】
例えば、選択ワ−ド線がWL4の場合、非選択ワ−ド線WL1〜3の電位は、約10Vに設定される。選択ワ−ド線がWL3の場合、非選択ワ−ド線WL1,2の電位は、約10Vに設定され、非選択ワ−ド線WL4の電位は、0Vに設定される。
【0096】
但し、選択ワ−ド線がWL3の場合、非選択ワ−ド線WL4に繋がるメモリセルは、それよりソ−ス線側にメモリセルが存在しないため、非選択ワ−ド線WL4に繋がるメモリセルを非導通にできないこともある。しかし、非選択ワ−ド線WL4に繋がるメモリセルよりビット線側のメモリセルの数が多いので問題ない。
【0097】
なお、選択ワ−ド線がWL3の場合、非選択ワ−ド線WL4の電位を約10Vに設定してもよい。選択ワ−ド線がWL1の場合、非選択ワ−ド線WL3,4の電位は、約10V、非選択ワ−ド線WL2の電位は、約0Vである。
【0098】
ここで注意する点は、選択ワ−ド線に対しビット線側に存在する非選択ワ−ド線を0Vにしてはいけないことである。例えば、ワ−ド線WL2を選択したとき、ワ−ド線WL1を0Vにしてはいけない。ワ−ド線WL1を0Vにすると、ワ−ド線WL1に繋がるメモリセルが非導通になるからである。
【0099】
また、デ−タ“1”,“2”,“3”を書くときのビット線の電位は、0Vでなくてもよい。例えば、デ−タ“1”を書くときビット線の電位を1.2Vにして、デ−タ“2”,“3”を書くときのビット線の電位を0Vとしてもよい。
【0100】
これは、デ−タ“1”を記憶させるためにメモリセルMの浮遊ゲ−トに注入する電子量は、デ−タ“2”,“3”を記憶させるためにメモリセルMの浮遊ゲ−トに注入する電子量よりも少なくてよいためである。
【0101】
また、デ−タ“1”,“2”,“3”を書き込むときのビット線の電位は、それぞれ異なっていてもよい。例えば、デ−タ“1”を書き込むときのビット線の電位は、約2.4V、デ−タ“2”を書き込むときのビット線の電位は、約1.2V、デ−タ“3”を書き込むときのビット線の電位は、0Vとしてもよい。
【0102】
4値記憶方式の場合、例えば、デ−タ“0”に対応するメモリセルの閾値を0V以下、デ−タ“1”に対応するメモリセルの閾値を0.4V〜0.8V、デ−タ“2”に対応するメモリセルの閾値を1.6V〜2.0V、デ−タ“3”に対応するメモリセルの閾値を2.8V〜3.2Vに設定する。
【0103】
読み出し時は、選択ブロックの選択ワ−ド線WL2の電位をVreadにする。選択ブロックの非選択ワ−ド線WL1,WL3,WL4の電位は、例えば、約4Vに設定する。選択ブロックの選択ゲ−トSG1とSG2の電位も、例えば、約4Vに設定する。非選択ブロックの全ワ−ド線および全選択ゲ−トSGの電位は、0Vである。ソ−ス線SRCは、寄生抵抗を介して接地点に接続される。
【0104】
なお、ソ−ス線の電位が寄生抵抗によって上昇しなければ、
(1) 選択ワ−ド線の電位Vreadが0Vのとき、選択メモリセルがデ−タ “1”、“2”又は“3”を記憶していれば、ビット線は、1Vにプリチャ−ジされると共に、フロ−ティング状態になった後も、1Vのままである。選択メモリセルがデ−タ“0”を記憶していれば、ビット線は、1Vにプリチャ−ジされ、フロ−ティング状態になった後に、0.5Vに下がる。
【0105】
(2) 選択ワ−ド線の電位Vreadが1.2Vのとき、選択メモリセルがデ−タ“2”又は“3”を記憶していれば、ビット線は、1Vにプリチャ−ジされると共に、フロ−ティング状態になった後も、1Vのままである。選択メモリセルがデ−タ“0”又は“1”を記憶していれば、ビット線は、1Vにプリチャ−ジされ、フロ−ティング状態になった後に、0.5Vに下がる。
【0106】
(3) 選択ワ−ド線の電位Vreadが2.4Vのとき、選択メモリセルがデ−タ“3”を記憶していれば、ビット線は、1Vにプリチャ−ジされると共に、フロ−ティング状態になった後も、1Vのままである。選択メモリセルがデ−タ “0”、“1”又は“2”を記憶していれば、ビット線は、1Vにプリチャ−ジされ、フロ−ティング状態になった後に、0.5Vに下がる。
【0107】
以上、3種類の読み出し電位を用いて、メモリセルMに記憶されているデ−タが読み出される。
【0108】
図5は、図2に示されるメモリセルアレイ1とデ−タ記憶回路10のより具体的な構成例を示している。ここでは、例として4値記憶フラッシュメモリの構成例を示す。
【0109】
クロック同期式インバ−タCI1とCI2、及びnチャネルMOSトランジスタQn4,Qn5,Qn6で第1のサブデ−タ回路を構成する。また、クロック同期式インバ−タCI3とCI4、及びnチャネルMOSトランジスタQn10,Qn11,Qn12で第2のサブデ−タ回路を構成する。
【0110】
第1及び第2のサブデ−タ回路は、それぞれ書き込み時に第1および第2のサブデ−タを記憶する。第1及び第2のサブデ−タ回路は、それぞれ読み出し時に第1および第2の読み出しサブデ−タを記憶する。
【0111】
第1のサブデ−タ回路内のノ−ドNai が“H”レベルである状態は第1のサブデ−タ回路が“1”の第1の読み出しサブデ−タあるいは“1”の第1のサブデ−タを記憶している状態である。
【0112】
また、第2のサブデ−タ回路内のノ−ドNai+1 が“H”レベルである状態は第2のサブデ−タ回路が“1”の第2の読み出しサブデ−タあるいは“1”の第2のサブデ−タを記憶している状態である。
【0113】
第1のサブデ−タ回路内のノ−ドNai が“L”レベルの状態は、第1のサブデ−タ回路が“0”の第1の読み出しサブデ−タあるいは“0”の第1のサブデ−タを記憶している状態である。
【0114】
第2のサブデ−タ回路内のノ−ドNai+1 が“L”レベルの状態は、第2のサブデ−タ回路が“0”の第2の読み出しサブデ−タあるいは“0”の第2のサブデ−タを記憶している状態である。
【0115】
nチャネルMOSトランジスタQn1およびQn7は、信号PRSTが“H”となって第1および第2のサブデ−タ回路に“0”のサブデ−タを設定するためのものである。
【0116】
nチャネルMOSトランジスタQn2およびQn8は第1および第2のサブデ−タ回路とそれぞれデ−タ入出力線IOL,IOUを電気的に接続するためのものである。それぞれのゲ−ト電極には、カラムデコ−ダ3からの出力CSLi およびCSLi+1 がそれぞれ与えられる。
【0117】
例えば、CSLi が“H”になると、ビット線BLi とBLi+1 に設けられたデ−タ記憶回路10の第1のサブデ−タ回路とデ−タ入出力線IOLが電気的に接続される。デ−タ入出力線IOL,IOUはデ−タ入出力バッファ4に接続されていて、この第1あるいは第2のサブデ−タ回路にサブデ−タを設定することができる。あるいは、この第1あるいは第2のサブデ−タ回路の読み出しサブデ−タをデ−タ入出力バッファ4に出力することができる。
【0118】
nチャネルMOSトランジスタQn3およびQn9は、第1のサブデ−タ回路および第2のサブデ−タ回路のサブデ−タが全て“0”か否かを検出する。テ−タ記憶回路10はこの例では2112個あるので、2112個の第1のサブデ−タと2112個の第2のサブデ−タが全て“0”であれば、共通信号線PTと接地線が非導通となって検出される。
【0119】
キャパシタC1は、nチャネルMOSトランジスタQn13およびQn14とともに、ビット線電位の変化を増幅するためのものである。後ほど詳しく述べるが、信号PRECが電源電位VCC(例えば3V)で、信号BIASが2Vとされ、ビット線を充電する。
【0120】
nチャネルMOSトランジスタの閾値を1Vとすると、ビット線は1V近くまで充電される。nチャネルMOSトランジスタQn14が非導通になるまでビット線の充電をすると時間がかかるので所定の時間経った後、信号PRECとBIASを0Vとする。
【0121】
ビット線電位を検出する際は、信号BIASを例えば1.8Vとする。ビット線電位に変化が無かったら、nチャネルMOSトランジスタQn14が非導通となるように、この1.8Vという電位は設定されている。もしビット線電位に変化があって、0.8Vとなっていると、nチャネルMOSトランジスタQn14は導通する。
【0122】
導通するとノ−ドNsense の電位が下がる。例えば、ビット線容量を5pFとすると、キャパシタC1をそれより小さい例えば0.5pFにしておくと、ビット線電位の変化はノ−ドNsense の変化に大きく影響を及ぼす。よって、感度よくビット線電位を増幅できる。
【0123】
例えば、ビット線が1Vから0.7Vになると、ノ−ドNsense は2Vから約0.73Vとなる。ビット線が1Vから0.9Vに変化しても、Nsense は2Vのままである。よって、ビット線の変化0.2Vに対して、Nsense の変化は約1.27Vとなる。
【0124】
nチャネルMOSトランジスタQn15およびQn17は、第1および第2のサブデ−タ回路とビット線BLi あるいはBLi+1 の電気的接続を制御する。信号BLC1が“H”でBLC2が“L”であれば、第1および第2のサブデ−タ回路とビット線BLi が電気的に接続される。
【0125】
信号BLC1が“L”でBLC2が“H”であれば、第1および第2のサブデ−タ回路とビット線BLi+1 が電気的に接続される。nチャネルMOSトランジスタQn16およびQn18は、ビット線BLi と電位VBL1の電気的接続、ビット線BLi+1 と電位VBL2の電気的接続を制御する。
【0126】
信号PRE1が“H”であれば、ビット線BLi と電位VBL1が電気的に接続される。信号PRE2が“H”であれば、ビット線BLi+1 と電位VBL2が電気的に接続される。
【0127】
ビット線BLi あるいはBLi+1 を介してメモリセルMのデ−タあるいは書き込み状態を示す信号が転送される。第1のサブデ−タ回路ではクロック同期式インバ−タCI1が、第2のサブデ−タ回路ではクロック同期式インバ−タCI3が、ビット線BLの信号の論理レベルをセンスするセンスアンプとしても働く。
【0128】
この例では、クロック同期式インバ−タがビット線BLの電位の絶対値を論理レベルとしてセンスするが、差動型(ディファレンシャル)センスアンプなどを用いてもよく、その場合は、参照(リファランス)電位との差を論理レベルとして検出する。
【0129】
クロック同期式インバ−タCIの具体的な構成は、図6に示されている。
【0130】
nチャネルMOSトランジスタQn19とpチャネルMOSトランジスタQp2で構成されるインバ−タ回路の入力端子がINで出力端子OUTである。このインバ−タ回路を信号CLOCKとその反転信号CLOCKBによって活性化したり非活性化するためnチャネルMOSトランジスタQn20とpチャネルMOSトランジスタQp1が設けられている。信号CLOCKが“H”、CLOCKBが“L”で活性化され、信号CLOCKが“L”、CLOCKBが“H”で非活性化される。
【0131】
信号SEN1,LAT1,SEN2,LAT2,PRO1,PRO2,BLC1,BLC2,PRE1,PRE2,VRFY1,VRFY2,PRST,電位VBL1,VBL2,VREG,BIAS,PREC,PTは、制御信号および制御電位発生回路7の出力信号で、図2にみられるデ−タ記憶回路10の全てに共通である。電位VCCは電源電位で例えば3Vである。
【0132】
第1及び第2サブデ−タ回路は、“0”あるいは“1”のサブデ−タを記憶し、各々、ビット線信号の“H”レベルに応答して記憶されている“1”のサブデ−タを“0”のサブデ−タに変更し、“0”のサブデ−タを保持するよう構成されている。
【0133】
この実施例の具体的な構成によらず、上記の機能を有する種々様々な回路を用いて同様に実施できる。この実施例のサブデ−タ回路では、信号PRO1あるいはPRO2が“H”となってビット線BLの電位レベルがクロック同期式インバ−タCI1あるいはCI3でセンスされる前に、第1あるいは第2のサブデ−タに応じて、ビット線BLの電位レベルがnチャネルMOSトランジスタQn5,6あるいはQn11,12によって調整される。
【0134】
第1あるいは第2のサブデ−タが“0”の場合のみ、ビット線BLの電位レベルは“H”にされる。信号PRO1あるいはPRO2が“H”となって、このときビット線の“H”レベルがクロック同期式インバ−タCI1あるいはCI3の入力端子に転送されると、ノ−ドNai あるいはNai+1 が“L”レベルにされる。
【0135】
さらに、クロック同期式インバ−タCI2あるいはCI4によって、“0”のサブデ−タが記憶される。よって、もともと記憶されている“0”のサブデ−タは変更されない。もともと記憶されているサブデ−タが“1”の場合は、ビット線BLのレベルが“H”の時“0”のサブデ−タに変更され記憶され、ビット線BLのレベルが“L”の時“1”のサブデ−タを保持する。
【0136】
図7,8,9は、メモリセルに記憶されている4値デ−タの読み出し動作を示している。
【0137】
ここでは、ビット線BL0,BL2,…,BLi ,…,BL4222が選択され(代表としてBLi を示す)、ワ−ド線WL2が選択されている場合であって、4値記憶方式の例である。
【0138】
記憶レベルを3レベルに限定すれば容易に3値記憶が実施できる。またここでは、電位VBL1とVBL2は0V、BLC2は“L”、PRE2は“H”、PRSTは“L”、ビット線BLi+1 は0V、CSLi とCSLi+1 は0V、電位VREGは0Vのままなので図7,8,9への表示を省略している。
【0139】
まず、信号PRE1が“L”、BLC1が“H”となってビット線BLi が選択される。信号PRECがVCCと、信号BIASが2Vとなってビット線BLi が1Vに充電される(t2)。nチャネルMOSトランジスタQnの閾値は断らない限り1Vとする。
【0140】
信号BIASが0Vとなってビット線BLi の充電は終了する(t3)。ついで、信号PRECが0Vとなって、ノ−ドNsense の充電が終了する(t4)。選択されたブロックの選択ゲ−トSG1とSG2、および非選択ワ−ド線WL1,3,4が4Vにされ、選択ワ−ド線WL2が2.4Vにされる(t4)。
【0141】
表1は、メモリセルMに記憶されているデ−タと閾値との関係を示している。
【0142】
【表1】
【0143】
選択ワ−ド線WL2が2.4Vになると、メモリセルが“3”デ−タを記憶している場合のみビット線BLi は1Vのままである。それ以外の場合はビット線BLi は0.7V以下となる。一定期間(t4〜t5)経った後、信号BIASを1.8Vにする。メモリセルが“3”デ−タを記憶している場合のみノ−ドNsense は2Vのままである。
【0144】
それ以外の場合は、Nsense は0.8V以下になる。再び信号BIASが0Vとなってビット線BLi とNsense が切り放された後、信号SEN2とLAT2が“L”になってクロック同期式インバ−タCI3とCI4は非活性化される (t6)。
【0145】
信号PRO2が“H”になって(t7)、信号SEN2が“H”になる(t8)とクロック同期式インバ−タCI3が活性化され、ノ−ドNsense の電位がセンスされる。信号LAT2が“H”になる(t9)とクロック同期式インバ−タCI4が活性化され、センスされた信号の論理レベルがラッチされる。
【0146】
選択ゲ−トSG1,SG2,ワ−ド線WL1〜WL4は時間t5で0Vにリセットされる。信号BLC1が時間t6で“L”、信号PRE1が時間t7で“H”となって、ビット線BLi は時間t7で0Vにリセットされる。
【0147】
信号PRO2が“L”となって(t10)メモリセルMの閾値が2.4V以上かどうかを検出する動作が終わる。メモリセルが“3”デ−タを記憶している場合のみ、第2のサブデ−タ回路の第2の読み出しサブデ−タは“0”となる。それ以外の場合は、第2の読み出しサブデ−タは“1”である。
【0148】
続いて、メモリセルMの閾値が0.0V以上かどうかを検出する動作に入る。まず、信号PRE1が“L”、BLC1が“H”となってビット線BLi が選択される。
【0149】
信号PRECがVCCと、信号BIASが2Vとなってビット線BLi が1Vに充電される(t13)。信号BIASが0Vとなってビット線BLi の充電は終了する(t14)。
【0150】
ついで、信号PRECが0Vとなって、ノ−ドNsense の充電が終了する(t15)。選択されたブロックの選択ゲ−トSG1とSG2、および非選択ワ−ド線WL1,3,4が4Vにされ、選択ワ−ド線WL2は0.0Vのままにされる(t15)。
【0151】
選択ワ−ド線WL2が0.0Vであると、メモリセルが“1”,“2”あるいは“3”デ−タを記憶している場合はビット線BLi は1Vのままである。メモリセルが“0”デ−タを記憶している場合はビット線BLi は0.7V以下となる。
【0152】
一定期間(t15〜t16)経った後、信号BIASを1.8Vにする。メモリセルが“1”,“2”あるいは“3”デ−タを記憶している場合、ノ−ドNsense は2Vのままである。メモリセルが“0”デ−タを記憶している場合は、Nsense は0.8V以下になる。
【0153】
再び、信号BIASが0Vとなってビット線BLi とNsense が切り放された後、信号SEN1とLAT1が“L”になってクロック同期式インバ−タCI1とCI2は非活性化される(t17)。
【0154】
同時に、信号VRFY2がVCCとなって、第2のサブデ−タ回路の第2の読み出しサブデ−タが“0”の場合のみ、ノ−ドNsense は0Vにされる(t17)。信号PRO1が“H”になって(t18)、信号SEN1が“H”になる(t19)とクロック同期式インバ−タCI1が活性化され、ノ−ドNsense の電位がセンスされる。信号LAT1が“H”になる(t20)とクロック同期式インバ−タCI2が活性化され、センスされた信号の論理レベルがラッチされる。
【0155】
選択ゲ−トSG1,SG2,ワ−ド線WL1〜WL4は時間t16で0Vにリセットされる。信号BLC1が時間t17で“L”、信号PRE1が時間t18で“H”となって、ビット線BLi は時間t18で0Vにリセットされる。
【0156】
信号PRO1が“L”となって(t21)メモリセルMの閾値が0.0V以上かどうかを検出する動作が終わる。メモリセルが“0”あるいは“3”デ−タを記憶している場合のみ、第1のサブデ−タ回路の第1の読み出しサブデ−タは “1”となる。それ以外の場合は、第1の読み出しサブデ−タは“0”である。
【0157】
続いて、メモリセルMの閾値が1.2V以上かどうかを検出する動作に入る。まず、信号PRE1が“L”、BLC1が“H”となってビット線BLi が選択される。
【0158】
信号PRECがVCCと、信号BIASが2Vとなってビット線BLi が1Vに充電される(t24)。信号BIASが0Vとなってビット線BLi の充電は終了する(t25)。
【0159】
ついで、信号PRECが0Vとなって、ノ−ドNsense の充電が終了する(t26)。選択されたブロックの選択ゲ−トSG1とSG2、および非選択ワ−ド線WL1,3,4が4Vにされ、選択ワ−ド線WL2が1.2Vにされる(t26)。
【0160】
選択ワ−ド線WL2が1.2Vになると、メモリセルが“2”あるいは“3”デ−タを記憶している場合はビット線BLi は1Vのままである。メモリセルが“0”あるいは“1”デ−タを記憶している場合はビット線BLi は0.7V以下となる。
【0161】
一定期間(t26〜t27)経った後、信号BIASを1.8Vにする。メモリセルが“2”あるいは“3”デ−タを記憶している場合、ノ−ドNsense は2Vのままである。メモリセルが“0”あるいは“1”デ−タを記憶している場合は、Nsense は0.8V以下になる。
【0162】
再び、信号BIASが0Vとなってビット線BLi とNsense が切り放された後、信号SEN2とLAT2が“L”になってクロック同期式インバ−タCI3とCI4は非活性化される(t28)。
【0163】
信号PRO2が“H”になって(t29)、信号SEN2が“H”になる(t30)とクロック同期式インバ−タCI3が活性化され、ノ−ドNsense の電位がセンスされる。信号LAT2が“H”になる(t31)とクロック同期式インバ−タCI4が活性化され、センスされた信号の論理レベルがラッチされる。
【0164】
選択ゲ−トSG1,SG2,ワ−ド線WL1〜WL4は時間t27で0Vにリセットされる。信号BLC1が時間t28で“L”、信号PRE1が時間t29で“H”となって、ビット線BLi は時間t29で0Vにリセットされる。
【0165】
信号PRO2が“L”となって(t32)メモリセルMの閾値が1.2V以上かどうかを検出する動作が終わる。メモリセルが“0”あるいは“1”デ−タを記憶している場合のみ、第2のサブデ−タ回路の第2の読み出しサブデ−タは “1”となる。それ以外の場合は、第2の読み出しサブデ−タは“0”である。
【0166】
以上、図7〜9に示した順序で、デ−タ記憶回路10へメモリセルMのデ−タが読み出しデ−タとして記憶される動作が終わる。
【0167】
この後、信号CSLi 、CSLi+1 が“H”になると、第1の読み出しサブデ−タは、デ−タ入出力線IOLに、第2の読み出しサブデ−タは、デ−タ入出力線IOUに出力されてデ−タ出力バッファ4を介してデ−タ入出力端子5から、外部へ出力される。
【0168】
表2は、メモリセルの4値デ−タと第1および第2の読み出しサブデ−タの関係を示している。
【0169】
【表2】
【0170】
図10は、書き込み動作を示している。ここでは、ビット線BL0,BL2,…,BLi ,…,BL4222が選択され(代表としてBLi を示す)、ワ−ド線WL2が選択されている場合を示す。ここでは、4値記憶の例である。記憶レベルを3レベルに限定すれば容易に3値記憶が実施できる。
【0171】
書き込みに先だって、デ−タ記憶回路10への制御デ−タの初期設定が行われる。ビット線BLi に備えられたデ−タ記憶回路10への制御デ−タの初期設定は次のように行われる。
【0172】
第1のサブデ−タ回路の初期サブデ−タがデ−タ入出力線IOLに第2のサブデ−タ回路の初期サブデ−タがデ−タ入出力線IOUに転送され、信号CSLi とCSLi+1 が“H”になって、第1および第2のサブデ−タ回路に初期サブデ−タが記憶される。
【0173】
信号CSLの選択を変えて、任意の数のデ−タ記憶回路10に初期制御デ−タは設定される。このとき、初期制御デ−タと初期サブデ−タの関係は、以下の表3に示される。
【0174】
【表3】
【0175】
ここで、全ての初期制御デ−タ設定以前に、信号PRSTを“H”にして全てのデ−タ記憶回路10の制御デ−タを“0”にプリセットしておくことが望ましい。後ほど説明するように制御デ−タ“0”によってメモリセルMの状態は変化させられないので、2112個のデ−タ記憶回路10の内、所望のデ−タ記憶回路10のみに外部から初期制御デ−タを設定すればよい。
【0176】
もちろん、2112個全部のデ−タ記憶回路10に初期制御デ−タを外部から設定してもよい。信号SEN1は“H”、LAT1は“H”、VRFY1は“L”、SEN2は“H”、LAT2は“H”、VRFY2は“L”、電位VREGは0V、PRECは0Vのままなので図10への表示は省略してある。
【0177】
書き込み動作では、まず、信号PRE1が“L”となってビット線BLi と電位VBL1が切り離される(t2)。同時に信号BLC1が6Vとなってビット線BLi は選択される(t2)。
【0178】
また、信号BIASとPRE2も6Vとなる(t2)。電位VBL2がVCC(ここでは3V)となって、nチャネルMOSトランジスタQn18を介して、非選択ビット線BLi+1 をVCCに充電する(t3〜t4)。
【0179】
また、信号PRO1が3Vとなって、第1のサブデ−タに従って選択ビット線BLi は充電される(t3〜t4)。このときビット線BLi は、制御デ−タが“0”または“3”の場合VCCに充電され、制御デ−タが“1”または“2”の場合0Vにされる。
【0180】
また、選択ゲ−トSG1とワ−ド線WL4が6Vにされる(t3〜t4)、選択ゲ−トSG1はビット線の電位VCCを転送したらVCCにされる(t4)。ワ−ド線WL3は0Vのままである。ワ−ド線WL1と2はVCCにされる。選択ゲ−トSG2は0Vのままである。
【0181】
この後、信号PRO2が2.2Vとなって、第2のサブデ−タに従って選択ビット線BLi の電位は変更される(t5)。第2のサブデ−タが“0”の場合、予め0Vであったビット線BLi は2.2VよりnチャネルMOSトランジスタQn10のしきい値(1V)分低い1.2Vに充電される。
【0182】
第2のサブデ−タが“0”の場合、予めVCCであったビット線BLi はnチャネルMOSトランジスタQn10が非導通なのでVCCのままである。第2のサブデ−タが“1”の場合、nチャネルMOSトランジスタQn10が導通なのでビット線BLi は0Vである。
【0183】
この結果、ビット線BLi は、制御デ−タが“0”の場合にVCCに、制御デ−タが“1”場合1.2Vに、制御デ−タが“2”の場合0Vに、制御デ−タが“3”の場合0Vになる。
【0184】
選択ワ−ド線WL2が1.6V、非選択ワ−ド線のうちWL1と4が10Vにされてメモリセルの浮遊ゲ−トへの電子注入が制御デ−タに応じて始まる(t6〜t7)。
【0185】
ビット線BLが0Vの場合、メモリセルのチャネルとワ−ド線間の電位差が16Vで電子注入が起こる。ビット線BLが1.2Vの場合、メモリセルのチャネルとワ−ド線間の電位差が14.8Vで電子注入が起こるが、メモリセルのチャネルとワ−ド線間の電位差が16Vの場合より少ない。
【0186】
ビット線BLがVCCの場合、ワ−ド線WL1が10V、WL2が16Vになることによって選択メモリセルのチャネルがVCC以上(例えば6V)に上昇し、メモリセルのチャネルとワ−ド線間の電位差が小さいため電子注入が実質的に起こらない。
【0187】
信号PRO2が0Vにリセットされた後(t7)、ワ−ド線WL1〜4が0V、電位VBL2が0V、信号PRE1が“H”、信号PRE2が“H”、信号BLC1が“L”、信号BIASが“L”にリセットされて(t8)、書き込み動作が終了する。
【0188】
図11に示すように、時間t3〜t6の間の選択ワ−ド線WL2の電位はVCCでなく、非選択ワ−ド線WL4と同じ6Vにしてもよい。選択メモリセルのしきい値が高くても、チャネルが形成されるからである。また、選択メモリセルより共通ソ−ス側のメモリセルにビット線電位を確実に転送できるからである。
【0189】
図12は、図10に示した書き込み動作の変形例である。ここでは、選択されたワ−ド線WL2より共通ソ−ス側の隣接してないワ−ド線WL4が10Vにされるタイミングがt5にされている。これは、選択メモリセルの隣接する共通ソ−ス側に位置するメモリセルを確実に非導通にするためである。
【0190】
図13は、図11に示した書き込み動作の変形例である。ここでは、選択されたワ−ド線WL2より共通ソ−ス側の隣接してないワ−ド線WL4が10Vにされるタイミングがt5にされている。これは、図12の場合と同様に、選択メモリセルの隣接する共通ソ−ス側に位置するメモリセルを確実に非導通にするためである。
【0191】
図14,15,16は、図10,11,12あるいは13に示される書き込み動作後の、メモリセルの書き込み状態を検出する書き込みベリファイ動作を示している。
【0192】
ここでは、ビット線BL0,BL2,…,BLi ,…,BL4222が選択され(代表としてBLi を示す)、ワ−ド線WL2が選択されている場合を示す。ここでは、4値記憶の例である。記憶レベルを3レベルに限定すれば容易に3値記憶が実施できる。
【0193】
また、電位VBL1,VBL2は0V、信号BLC2は“L”、PRE2は “H”のままで、ビット線BLi+1 が0Vのままなので図14〜16への表示を省略している。また、信号PRSTが“L”、CSLi が“L”、CSLi+1 が“L”のままなので、図14〜16への表示を省略している。
【0194】
まず、信号PRE1が“L”、BLC1が“H”となってビット線BLi が選択される。信号PRECがVCCと、信号BIASが2Vとなってビット線BLi が1Vに充電される(t2)。信号BIASが0Vとなってビット線BLi の充電は終了する(t3)。
【0195】
ついで、信号PRECが0Vとなって、ノ−ドNsense の充電が終了する(t4)。選択されたブロックの選択ゲ−トSG1とSG2、および非選択ワ−ド線WL1,3,4が4Vにされ、選択ワ−ド線WL2が2.8Vにされる(t4)。
【0196】
選択ワ−ド線WL2が2.8Vになると、“3”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが“3”デ−タを記憶している状態に達していればビット線BLi は1Vのままである。
【0197】
“3”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが “3”デ−タを記憶している状態に達していなければビット線BLi は0.7V以下になる。
【0198】
“2”あるいは“1”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルは“3”デ−タを記憶している状態に達しないのでビット線BLi は0.7V以下になる。
【0199】
一定期間(t4〜t5)経った後、信号BIASを1.8Vにする。“3”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが“3”デ−タを記憶している状態に達していれば、ノ−ドNsense は2Vのままである。メモリセルが“3”デ−タを記憶している状態でなければ、Nsense は0.8V以下になる。
【0200】
再び、信号BIASが0Vとなってビット線BLi とNsense が切り放された後、信号VRFY2がVCCとなる(t6)。第2のサブデ−タ回路の第2のサブデ−タが“0”の場合のみ、nチャネルMOSトランジスタQn11とQn12によってNsense は2Vとなる。このとき電位VREGはVCCである(t5〜t8)。
【0201】
信号SEN2とLAT2が“L”になってクロック同期式インバ−タCI3とCI4は非活性化される(t8)。信号PRO2が“H”になって(t9)。信号SEN2が“H”になる(t10)とクロック同期式インバ−タCI3が活性化され、ノ−ドNsense の電位がセンスされる。
【0202】
信号LAT2が“H”になる(t11)とクロック同期式インバ−タCI4が活性化され、センスされた信号の論理レベルがラッチされる。
【0203】
選択ゲ−トSG1,SG2,ワ−ド線WL1〜WL4は時間t5で0Vにリセットされる。信号BLC1が時間t6で“L”、信号PRE1が時間t7で“H”となって、ビット線BLi は時間t7で0Vにリセットされる。
【0204】
信号PRO2が“L”となって(t12)、“3”の制御デ−タを記憶しているデ−タ記憶回路10に対応するメモリセルが“3”デ−タを記憶している状態に達しているか否かの検出(デ−タ“3”のベリファイ読み出し)が終了する。
【0205】
この時点で、“3”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが“3”デ−タを記憶している状態に達していると検出された場合のみ、“3”の制御デ−タを記憶しているデ−タ記憶回路の制御デ−タは“0”デ−タに変更され、そのほかの場合は、制御デ−タは保持される(変更されない)。
【0206】
続いて、“2”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが“2”デ−タを記憶している状態に達しているか否かを検出する動作に入る。
【0207】
まず、信号PRE1が“L”、BLC1が“H”となってビット線BLi が選択される。信号PRECがVCCと、信号BIASが2Vとなってビット線BLi が1Vに充電される(t15)。信号BIASが0Vとなってビット線BLi の充電は終了する(t16)。
【0208】
ついで、信号PRECが0Vとなって、ノ−ドNsense の充電が終了する(t17)。選択されたブロックの選択ゲ−トSG1とSG2、および非選択ワ−ド線WL1,3,4が4Vにされ、選択ワ−ド線WL2が1.6Vにされる(t17)。
【0209】
選択ワ−ド線WL2が1.6Vになると、“2”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが“2”デ−タを記憶している状態に達していればビット線BLi は1Vのままである。“2”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが“2”デ−タを記憶している状態に達していなければビット線BLi は0.7V以下になる。
【0210】
“1”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルは “2”デ−タを記憶している状態に達しないのでビット線BLi は0.7V以下になる。一定期間(t7〜t18)経った後、信号BIASを1.8Vにする。“2”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが“2”デ−タを記憶している状態に達していれば、ノ−ドNsense は2Vのままである。
【0211】
“2”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが “2”デ−タを記憶している状態に達していなければノ−ドNsense は0.8V以下になる。“1”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルは“2”デ−タを記憶している状態に達しないのでノ−ドNsense は0.8V以下になる。
【0212】
再び、信号BIASが0Vとなってビット線BLi とNsense が切り放された後、信号VRFY1がVCCとなる(t19)。このとき電位VREGは0Vなので、第1のサブデ−タが“0”のとき、nチャネルMOSトランジスタQn5,Qn6によってノ−ドNsense は0Vにされる。
【0213】
この後、信号VRFY2がVCCとなる(t21)。第2のサブデ−タ回路の第2のサブデ−タが“0”の場合のみ、nチャネルMOSトランジスタQn11とQn12によってNsense は2Vとなる。このとき電位VREGはVCCである(t21〜t23)。
【0214】
信号SEN2とLAT2が“L”になってクロック同期式インバ−タCI3とCI4は非活性化される(t23)。信号PRO2が“H”になって(t24)。信号SEN2が“H”になる(t25)とクロック同期式インバ−タCI3が活性化され、ノ−ドNsense の電位がセンスされる。信号LAT2が“H”になる(t26)とクロック同期式インバ−タCI4が活性化され、センスされた信号の論理レベルがラッチされる。
【0215】
選択ゲ−トSG1,SG2,ワ−ド線WL1〜WL4は時間t18で0Vにリセットされる。信号BLC1が時間t19で“L”、信号PRE1が時間t20で“H”となって、ビット線BLi は時間t20で0Vにリセットされる。
【0216】
信号PRO2が“L”となって(t27)、“2”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが“2”デ−タを記憶している状態に達しているか否かの検出(デ−タ“2”のベリファイ読み出し)が終了する。 この時点で、“3”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが“3”デ−タを記憶している状態に達していると検出された場合、デ−タ記憶回路10の制御デ−タは“0”デ−タに変更されている。
【0217】
“2”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが “2”デ−タを記憶している状態に達していると検出された場合のみ、デ−タ記憶回路10の制御デ−タは“1”デ−タに変更されている。そのほかの場合は、制御デ−タは保持される(変更されない)。
【0218】
つづいて“1”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが“1”デ−タを記憶している状態に達しているか否かを検出する動作に入る。
【0219】
まず、信号PRE1が“L”、BLC1が“H”となってビット線BLi が選択される。信号PRECがVCCと、信号BIASが2Vとなってビット線BLi が1Vに充電される(t30)。信号BIASが0Vとなってビット線BLi の充電は終了する(t31)。
【0220】
ついで、信号PRECが0Vとなって、ノ−ドNsense の充電が終了する(t32)。選択されたブロックの選択ゲ−トSG1とSG2、および非選択ワ−ド線WL1,3,4が4Vにされ、選択ワ−ド線WL2が0.4Vにされる(t32)。
【0221】
選択ワ−ド線WL2が0.4Vになると、“1”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが“1”デ−タを記憶している状態に達していればビット線BLi は1Vのままである。“1”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが“1”デ−タを記憶している状態に達していなければビット線BLi は0.7V以下になる。
【0222】
一定期間(t7〜t18)経った後、信号BIASを1.8Vにする。“1”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが“1”デ−タを記憶している状態に達していればノ−ドNsense は2Vのままである。
【0223】
“1”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが “1”デ−タを記憶している状態に達していなければノ−ドNsense は0.8V以下になる。再び信号BIASが0Vとなってビット線BLi とNsense が切り放された後、信号PRO2が1.3Vとなる(t34)。
【0224】
このとき、第2のサブデ−タが“1”の場合、nチャネルMOSトランジスタQn10によってノ−ドNsense は0Vにされる。このとき、第2のサブデ−タが“0”の場合、nチャネルMOSトランジスタQn10によってノ−ドNsense は高々0.3Vにされるのみである。
【0225】
もともと、Nsense が0.3V以上の場合、Qn10が非導通なので、Nsense の電位は変化しない。この後、信号VRFY1がVCCとなる(t36)。第1のサブデ−タ回路の第1のサブデ−タが“0”の場合のみ、nチャネルMOSトランジスタQn5とQn6によってNsense は2Vとなる。このとき電位VREGはVCCである(t36〜t38)。
【0226】
信号SEN1とLAT1が“L”になってクロック同期式インバ−タCI1とCI2は非活性化される(t38)。信号PRO1が“H”になって(t39)、信号SEN1が“H”になる(t40)とクロック同期式インバ−タCI1が活性化され、ノ−ドNsense の電位がセンスされる。
【0227】
信号LAT1が“H”になる(t41)とクロック同期式インバ−タCI2が活性化され、センスされた信号の論理レベルがラッチされる。
【0228】
選択ゲ−トSG1,SG2,ワ−ド線WL1〜WL4は時間t33で0Vにリセットされる。信号BLC1が時間t34で“L”、信号PRE1が時間t35で“H”となって、ビット線BLi は時間t35で0Vにリセットされる。
【0229】
信号PRO1が“L”となって(t42)、“1”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが“1”デ−タを記憶している状態に達しているか否かを検出する動作(デ−タ“1”のベリファイ読み出し)は終わる。
【0230】
この時点で、“3”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが“3”デ−タを記憶している状態に達していると検出された場合と、“2”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが“2”デ−タを記憶している状態に達していると検出された場合と、“1”の制御デ−タを記憶しているデ−タ記憶回路に対応するメモリセルが“1”デ−タを記憶している状態に達していると検出された場合のみ、デ−タ記憶回路の制御デ−タは“0”デ−タに変更され、そのほかの場合は、制御デ−タは保持される(変更されない)。
【0231】
図14,15,16に示された順序で書き込みベリファイ動作は行われる。
【0232】
書き込みベリファイ動作で、メモリセルの書き込み状態からデ−タ記憶回路10に記憶されている制御デ−タが表4のように変更される。
【0233】
【表4】
【0234】
図10,11,12あるいは13に示される書き込み動作と、図14〜16に示される書き込みベリファイ動作を、全ての制御デ−タが“0”になるまで繰り返し、メモリセルMへのデ−タ書き込み(プログラム)は行われる。全ての制御デ−タが“0”になったか否かは、信号PTが接地レベルと導通しているか否かを検出すればわかる。
【0235】
即ち、本発明における半導体記憶装置は、メモリセルMと、メモリセルMに接続されるビット線BLと、ゲ−ト電極、ソ−ス電極およびドレイン電極を有し、ソ−ス電極においてビット線に接続されるMISトランジスタQn14と、ドレイン電極に接続されるスイッチ素子Qn13と、を備え、ビット線BLは、スイッチ素子Qn13が導通し、ゲ−ト電極に第1電位が印加されて充電され、その後、ゲ−ト電極は、第1電位とは異なる第2電位にされてメモリセルMのデ−タに従って変動するビット線BLの電位を増幅する。
【0236】
さらに、本発明の望ましい実施様態としては、次のものがあげられる。
【0237】
スイッチ素子Qn13は、MISトランジスタQn14のゲ−ト電極に第2電位が印加されている間、非導通にされる。MISトランジスタQn14は、nチャネルMISトランジスタであって、第1電位は、第2の電位より高い。ビット線BLの静電容量は、ドレイン電極に繋がる静電容量より大きい。
【0238】
また、本発明における半導体記憶装置は、MISトランジスタ構造を有する第1および第2選択トランジスタSの間に所定個のMISトランジスタ構造を有するメモリセルMが直列に接続されたNAND型メモリセルユニットにおいて、選択メモリセルMのゲ−ト電極には第1電位を印加し、第2選択トランジスタ側で選択メモリセルに隣接するメモリセルMのゲ−ト電極には第2電位を印加し、残りのメモリセルMのゲ−ト電極には第3の電位を印加して、書き込みを行い、ここでの第1電位は、第3電位よりも高く、第3電位は、第2電位よりも高く設定されている。
【0239】
さらに、本発明の望ましい実施様態としては、次のものがあげられる。
【0240】
第1選択トランジスタSは、ビット線BLに接続され、第2選択トランジスタSは、ソ−ス線SRCに接続される。書き込みは、第2選択トランジスタSに隣接するメモリセル側から第1選択トランジスタSに隣接するメモリセル側へ順次行われる。
【0241】
残りのメモリセルMのうち、選択メモリセルMより第2選択トランジスタS側のメモリセルMのゲ−ト電極に第4の電位を印加し、残りのメモリセルMのうち、選択メモリセルMより第1選択トランジスタS側のメモリセルMのゲ−ト電極に第5電位を印加して、メモリセルMのチャネルを事前に充電してから書き込みを行う。
【0242】
残りのメモリセルMのうち、選択メモリセルMより第2選択トランジスタS側のメモリセルMのゲ−ト電極に第4の電位を印加し、残りのメモリセルMのうち、選択メモリセルMより第1選択トランジスタS側のメモリセルMのゲ−ト電極に第5の電位を印加し、選択メモリセルMのゲ−ト電極に第4電位を印加して、メモリセルMのチャネルを事前に充電してから書き込みを行う。
【0243】
残りのメモリセルMのうち、選択メモリセルMより第2選択トランジスタS側のメモリセルMのゲ−ト電極に第4電位を印加し、残りのメモリセルMのうち、選択メモリセルMより第1選択トランジスタS側のメモリセルのゲ−ト電極に第5電位を印加し、選択メモリセルMのゲ−ト電極に第5電位を印加して、メモリセルMのチャネルを事前に充電してから書き込みを行う。
【0244】
メモリセルMは、nチャネル型MISトランジスタ構造を有する。第4及び第5電位は、第3電位より低く、第4電位は、第5電位より高い。
【0245】
残りのメモリセルMのうち、選択メモリセルMより第2選択トランジスタS側のメモリセルMのゲ−ト電極に第3電位が印加されてから、残りのメモリセルMのうち、選択メモリセルMより第1選択トランジスタS側のメモリセルMのゲ−ト電極に第3電位を印加する。
【0246】
残りのメモリセルMのうち、選択メモリセルMより第2選択トランジスタS側のメモリセルMのゲ−ト電極に第3電位が印加されてから、残りのメモリセルMのうち、選択メモリセルMより第1選択トランジスタS側のメモリセルMのゲ−ト電極に第3電位を印加し、選択メモリセルMのゲ−ト電極に第1電位を印加する。
【0247】
以上のようにして本発明に係わる半導体記憶装置は、デ−タが書き込まれたメモリセルのしきい値に依存せず“0”デ−タ書き込み時のメモリセルのチャネル電位を発生する。これによって、“0”デ−タ書き込み時のメモリセルのチャネル電位を十分に安定して発生できる半導体記憶装置を実現することができる。
【0248】
また、本発明に係わる半導体記憶装置は、MOSトランジスタでビット線を充電した後、そのMOSトランジスタのゲ−ト電位を変化させる。これによってビット線を充電した後に、MOSトランジスタを短時間で非導通にすることができる。よって、高速に精度よくメモリセルの書き込み状態を検出できる半導体記憶装置を実現することができる。
【0249】
なお、本発明は上述した実施形態に限定されるものではない。その他、本発明の要旨を逸脱しない範囲で、種々変型して実施することができる。
【0250】
【発明の効果】
本発明に係わる半導体記憶装置は、デ−タが書き込まれたメモリセルのしきい値に依存せず“0”デ−タ書き込み時のメモリセルのチャネル電位を発生する。これによって、“0”デ−タ書き込み時のメモリセルのチャネル電位を十分に安定して発生できる半導体記憶装置を実現することができる。
【0251】
また、本発明に係わる半導体記憶装置は、MOSトランジスタでビット線を充電した後、そのMOSトランジスタのゲ−ト電位を変化させる。これによってビット線を充電した後に、MOSトランジスタを短時間で非導通にすることができる。よって、高速に精度よくメモリセルの書き込み状態を検出できる半導体記憶装置を実現することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態に関わる半導体記憶装置を示す図。
【図2】図1のメモリセルアレイとデ−タ記憶回路の構成を示す図。
【図3】図2のメモリセルと選択トランジスタの構造を示す図。
【図4】メモリセルユニットの構成を示す図。
【図5】本発明の実施の形態に関わるデ−タ記憶回路の具体的な構成例を示す図。
【図6】クロック同期式インバ−タの具体的な構成を示す図。
【図7】本発明の実施の形態の半導体記憶装置の読み出し動作を示す図。
【図8】本発明の実施の形態の半導体記憶装置の読み出し動作を示す図。
【図9】本発明の実施の形態の半導体記憶装置の読み出し動作を示す図。
【図10】本発明の実施の形態の半導体記憶装置の第1の書き込み動作を示す図。
【図11】本発明の実施の形態の半導体記憶装置の第2の書き込み動作を示す図。
【図12】本発明の実施の形態の半導体記憶装置の第3の書き込み動作を示す図。
【図13】本発明の実施の形態の半導体記憶装置の第4の書き込み動作を示す図。
【図14】本発明の実施の形態の半導体記憶装置の書き込みベリファイ動作を示す図。
【図15】本発明の実施の形態の半導体記憶装置の書き込みベリファイ動作を示す図。
【図16】本発明の実施の形態の半導体記憶装置の書き込みベリファイ動作を示す図。
【符号の説明】
1 :メモリセルアレイ、
2 :ビット線制御回路、
3 :カラムデコ−ダ、
4 :デ−タ入出力バッファ、
5 :デ−タ入出力端子、
6 :ワ−ド線制御回路、
7 :制御信号および制御電位発生回路、
8 :制御信号入出力端子、
10 :デ−タ記憶回路、
11 :p型半導体基板、
12 :n型の拡散層、
13,17 :ゲ−ト絶縁膜、
14 :浮遊ゲ−ト、
15 :絶縁膜、
16 :制御ゲ−ト、
18 :選択ゲ−ト、
M :メモリセル、
S :選択トランジスタ、
WL :ワ−ド線、
BL :ビット線、
SG :選択ゲ−ト、
SRC :ソ−ス線、
Qn :nチャネルMOSトランジスタ、
Qp :pチャネルMOSトランジスタ、
VCC :電源電位、
CI :クロック同期式インバ−タ。
Claims (15)
- ビット線に接続される第1選択トランジスタと、第2選択トランジスタと、前記第1及び第2選択トランジスタの間に直列接続される複数のメモリセルと、前記複数のメモリセルのうち、選択メモリセルに対して書き込みを行うための書き込み手段とを具備し、
前記書き込み手段は、書き込み時に、前記選択メモリセルのゲ−ト電極に書き込み電位を印加し、前記第1選択トランジスタのゲート電極に第1電位を印加し、前記選択メモリセルの前記第1選択トランジスタ側に隣接するメモリセルのゲ−ト電極に、前記書き込み電位よりも低く、前記第1電位よりも高い第2電位を印加し、前記選択メモリセルの前記第2選択トランジスタ側に隣接するメモリセルのゲ−ト電極に、前記第2電位よりも低い第3電位を印加する
ことを特徴とする半導体記憶装置。 - 前記複数のメモリセルに対し、前記第2選択トランジスタに隣接するメモリセル側から前記第1選択トランジスタに隣接するメモリセル側へ順次書き込みを行うことを特徴とする請求項1記載の半導体記憶装置。
- 前記第3電位は、接地電位であることを特徴とする請求項1記載の半導体記憶装置。
- 前記書き込み手段は、前記書き込み前に、前記第1選択トランジスタのゲート電極に前記第1電位よりも高い第4電位を印加することを特徴とする請求項1記載の半導体記憶装置。
- 前記書き込み手段は、前記書き込み前に、前記選択メモリセル以外のメモリセルのうち、前記選択メモリセルに対し前記第1選択トランジスタ側に存在するメモリセルのゲート電極に第5電位を印加し、前記選択メモリセル以外のメモリセルのうち、前記選択メモリセルに対し前記第2選択トランジスタ側に存在するメモリセルのゲート電極に第6電位を印加することを特徴とする請求項1記載の半導体記憶装置。
- 前記第6電位は、前記第5電位よりも高いことを特徴とする請求項5記載の半導体記憶装置。
- 前記書き込み手段は、前記書き込み前に、前記選択メモリセルのゲ−ト電極に前記第5電位を印加し、前記選択メモリセルの前記第2選択トランジスタ側に隣接するメモリセルのゲ−ト電極に前記第3電位を印加することを特徴とする請求項5記載の半導体記憶装置。
- 前記書き込み手段は、前記書き込み前に、前記選択メモリセルのゲ−ト電極に前記第6電位を印加し、前記選択メモリセルの前記第2選択トランジスタ側に隣接するメモリセルのゲ−ト電極に前記第3電位を印加することを特徴とする請求項5記載の半導体記憶装置。
- 前記第5及び第6電位は、前記第2電位よりも低いことを特徴とする請求項5記載の半導体記憶装置。
- 前記書き込み手段は、前記書き込み時に、前記選択メモリセル以外のメモリセルのうち、前記選択メモリセルに対し前記第2選択トランジスタ側に存在するメモリセルのゲート電極に、前記第2電位を印加することを特徴とする請求項1記載の半導体記憶装置。
- 前記書き込み手段は、前記書き込み時に、前記選択メモリセル以外のメモリセルのうち、前記選択メモリセルに対し前記第2選択トランジスタ側に存在するメモリセルのゲート電極に、前記第2電位を印加した後に、前記選択メモリセル以外のメモリセルのうち、前記選択メモリセルに対し前記第1選択トランジスタ側に存在するメモリセルのゲート電極に、前記第2電位を印加することを特徴とする請求項10記載の半導体記憶装置。
- 前記書き込み手段は、前記書き込み時に、前記選択メモリセル以外のメモリセルのうち、前記選択メモリセルに対し前記第2選択トランジスタ側に存在するメモリセルのゲート電極に、前記第2電位を印加した後に、前記選択メモリセルのゲート電極に前記書き込み電位を印加することを特徴とする請求項10記載の半導体記憶装置。
- 前記選択メモリセルのゲ−ト電極に前記書き込み電位を印加する時期は、前記選択メモリセル以外のメモリセルのうち、前記選択メモリセルに対し前記第2選択トランジスタ側に存在するメモリセルのゲ−ト電極に、前記第2電位を印加する時期に、実質的に等しいことを特徴とする請求項10記載の半導体記憶装置。
- ビット線に接続される第1選択トランジスタと、第2選択トランジスタと、前記第1及び第2選択トランジスタの間に直列接続される複数のメモリセルと、前記複数のメモリセルのうち、選択メモリセルに対して書き込みを行うための書き込み手段とを具備し、
前記書き込み手段は、書き込み時に、前記選択メモリセルのゲ−ト電極に書き込み電位を印加し、前記第1選択トランジスタのゲート電極に第1電位を印加し、前記選択メモリセルと前記第1選択トランジスタとの間の全てのメモリセルのゲ−ト電極に、前記書き込み電位よりも低く、前記第1電位よりも高い第2電位を印加し、前記選択メモリセルの前記第2選択トランジスタ側に隣接するメモリセルのゲ−ト電極に、前記第2電位よりも低い第3電位を印加する
ことを特徴とする半導体記憶装置。 - 前記書き込み手段は、前記選択メモリセル及び前記選択メモリセルに対し前記第2選択トランジスタ側に隣接するメモリセル以外の全てのメモリセルのゲート電極に、前記第2電位を印加することを特徴とする請求項14記載の半導体記憶装置。
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