JP3825739B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、電気的に書き換え可能な不揮発性半導体記憶装置(EEPROM)に係わり、特に1つのメモリセルに1ビットより多い情報を記憶させる多値記憶を行うEEPROMに関する。
【0002】
【従来の技術】
EEPROMのメモリセルの1つとして、半導体基板上に電荷蓄積層(浮遊ゲート)と制御ゲートが積層形成されたMOSFET構造を有するものが知られている。通常、浮遊ゲートに蓄えられた電荷量によって、データ“0”または“1”を記憶し、1つのセルに1ビットのデータを記憶する。これに対して、より高密度なEEPROMを実現させるため、1つのセルに多ビット分のデータを記憶させる多値記憶方式も知られている。例えば4値記憶方式では、データ“0”、“1”、“2”、“3”を1つのセルに記憶させるため、データに対応した4つの電荷量を浮遊ゲートに蓄える。
【0003】
次に、4値記憶方式を例にとってデータの記憶状態の一例を説明する。浮遊ゲートの電荷量が0の状態を中性状態とし、中性状態より正の電荷を蓄えた状態を消去状態とする。また、消去状態をデータ“0”に対応させる。例えば、消去は基板に高電圧(〜20V)を印加し、制御ゲートを0Vに設定して行われる。一方、中性状態より負の電荷を蓄えた状態をデータ“1”の状態とする。データ“2”の状態も中性状態より負の電荷を蓄えた状態であるが、負の電荷量がデータ“1”の状態の負の電荷量より多くされる。データ“3”の状態はさらに負の電荷量が多くされる。例えば、書き込み動作中、基板、ソース及びドレインをそれぞれ0V、制御ゲートを高電圧(〜20V)に設定して、負の電荷を浮遊ゲートに蓄え、データ“1”、“2”、“3”を書き込む。また、書き込み動作中、基板を0V、ソース及びドレインをそれぞれ10V、制御ゲートを高電圧(〜20V)に設定して、浮遊ゲート中の電荷を保持し、データ“0”をメモリセルに記憶する。これによって、4つの書き込み状態(“0”、“1”、“2”及び“3”)がメモリセル中に実現される。
【0004】
ところで、多値記憶EEPROMの1つとして、複数のバイト分のデータを一括してメモリセルに多値レベルデータとして書き込むものが知られている(例えば、本出願人による特開平7−93979号公報参照)。このように一括して書き込みを行うのは、書き込み時間を短縮するためである。この公報に記載されている多値記憶EEPROMは、個々のメモリセルに多値データを書き込むための制御データを記憶する複数のデータ記憶回路を備えている。また、書き込み状態を精度よく制御するために、書き込み動作後にメモリセルの書き込み状態を検出し、書き込みが不十分なメモリセルがあれば、そのメモリセルのみに書き込みを促進するような書き込み電圧を印加するように、データ記憶回路の制御データが変更されるようになっている。変更された制御データを用いて、再度書き込み動作が行われ、全ての選択されたメモリセルが十分書き込まれるまで、書き込み動作と書き込み状態検出動作が続けられる。
【0005】
書き込み動作後にメモリセルの書き込み状態を検出する際には、例えば、メモリセルのドレインに読み出し信号を与え、メモリセルの書き込み状態によって変調された読み出し信号を検出する。メモリセルの書き込み状態を検出する場合、そのメモリセルが最終的にどの状態(例えば、“1”または“2”または“3”)になるべきメモリセルであるかを考慮して、書き込みが十分か否かを判断する。
【0006】
しかしながら、このようなデータ記憶回路の制御データを変更しながら多値データの書き込みを行うEEPROMでは、データ記憶回路やその制御回路が複雑になるという問題があった。
【0007】
また、個々のデータ記憶回路は多値レベルの制御データを記憶しなければならないので、例えば、多値記憶EEPROMを2値記憶EEPROMとして用いる場合に、多値レベルの制御データを記憶できるデータ記憶回路が冗長になるという問題があった。
【0008】
【発明が解決しようとする課題】
上記のように、多値記憶方式は高密度化のための有効な手段であるが、メモリセル以外の制御回路が複雑になるという問題があった。また、多値記憶EEPROMを2値記憶EEPROMとして用いる場合に、制御回路が冗長になるという問題があった。
【0009】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、メモリセル以外の制御回路を簡素にすることができる多値記憶方式のEEPROMを提供することにある。
【0010】
また、本発明の他の目的は、多値記憶EEPROMを2値記憶EEPROMとして用いる場合にも、制御回路を有効に利用できる多値記憶方式のEEPROMを提供することにある。
【0011】
【課題を解決するための手段】
この発明の一態様に係る不揮発性半導体記憶装置は、複数の不揮発性メモリセルを含んで構成されるメモリセルアレイと、前記メモリセルアレイに対して設けられ、前記メモリセルの書き込み状態を示す読み出し信号を転送するための転送線と、前記メモリセルアレイ中の選択されたメモリセルに書き込み動作中に印加される書き込み制御電圧を決める制御データを記憶するデータ記憶回路とを具備し、前記データ記憶回路は、第1のサブデータ回路と第2のサブデータ回路を含み、前記制御データは前記第1のサブデータ回路に記憶されている第1のサブデータと前記第2のサブデータ回路に記憶されている第2のサブデータで構成され、前記データ記憶回路は、前記データ記憶回路に記憶されている前記制御データに基づいて選択されたメモリセルに前記書き込み制御電圧を印加し、前記第1のサブデータ回路は、電流通路の一端が転送線上のノードに接続され、電流通路の他端が第1のクロック同期式インバータの入力端に接続され、ゲートに第1の信号が供給される第1MOSトランジスタと、電流通路の一端が前記ノードに接続され、ゲートに第2の信号が供給される第2MOSトランジスタと、電流通路の一端が前記第2MOSトランジスタの電流通路の他端に接続され、電流通路の他端が第3の信号が供給される端子に接続され、ゲートが前記第1のクロック同期式インバータの入力端に接続される第3MOSトランジスタと、入力端が前記第1のクロック同期式インバータの出力端に接続され、出力端が前記第1のクロック同期式インバータの入力端に接続される第2のクロック同期式インバータとを備え、選択されたメモリセルの書き込み状態と前記第2のサブデータから決まる前記転送線上の前記読み出し信号の論理レベルを検出し、選択されたメモリセルが書き込み十分であると検出した場合に書き込みを抑制するように前記第1のサブデータを変更し、前記第2のサブデータ回路は、電流通路の一端が前記ノードに接続され、電流通路の他端が第3のクロック同期式インバータの入力端に接続され、ゲートに第4の信号が供給される第4MOSトランジスタと、電流通路の一端が前記ノードに接続され、ゲートに第5の信号が供給される第5MOSトランジスタと、電流通路の一端が前記第5MOSトランジスタの電流通路の他端に接続され、電流通路の他端が前記端子に接続され、ゲートが前記第3のクロック同期式インバータの入力端に接続される第6MOSトランジスタと、入力端が前記第3のクロック同期式インバータの出力端に接続され、出力端が前記第3のクロック同期式インバータの入力端に接続される第4のクロック同期式インバータとを備え、選択されたメモリセルの書き込み状態と前記第1のサブデータから決まる前記転送線上の前記読み出し信号の論理レベルを、前記第2のサブデータ回路に記憶されている前記第2のサブデータに応じて選択的に検出し、選択されたメモリセルが書き込み十分であると検出した場合に書き込みを抑制するように前記第2のサブデータを変更し、4値の書き込みベリファイにおいて、前記第3の信号を電源電圧に設定し、前記第1または第4の信号によって前記第1または第4MOSトランジスタがオンし、前記ノードの電圧レベルが前記第1あるいは第3のクロック同期式インバータでセンスされる前に、前記第2の信号により前記第2MOSトランジスタをオン、または前記第5の信号により前記第5MOSトランジスタをオンさせ、前記第1あるいは第2のサブデータに応じて、前記ノードの電圧レベルを前記第3のMOSトランジスタまたは前記第6のMOSトランジスタをオンさせて調整し、4値のデータに対応してワード線電圧を前記電源電圧よりも低い第1の電圧レベル、前記第1の電圧よりも低い第2の電圧レベル、前記第1,第2の電圧レベルよりも低く且つ接地レベルよりも高い第3の電圧レベルに変更させた3回の読み出し動作を行い、ワード線が前記第1の電圧レベルの読み出しでは、“3”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“3”データを記憶している状態に達していると検出された場合のみ、“3”の制御データを記憶しているデータ記憶回路の制御データは“0”データに変更され、そのほかの場合は、制御データは保持され、ワード線が前記第2の電圧レベルの読み出しでは、“3”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“3”データを記憶している状態に達していると検出された場合と、“2”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“2”データ を記憶している状態に達していると検出された場合のみ、記憶回路の制御データは“0”データに変更され、そのほかの場合は、制御データは保持され、ワード線が前記第3の電圧レベルの読み出しでは、“3”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“3”データを記憶している状態に達していると検出された場合と、“2”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“2”データを記憶している状態に達していると検出された場合と、“1”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“1”データを記憶している状態に達していると検出された場合のみ、記憶回路の制御データは“0”データに変更され、そのほかの場合は、制御データは保持される。
【0012】
また、この発明の一態様に係る不揮発性半導体記憶装置は、複数の不揮発性メモリセルを含んで構成されるメモリセルアレイと、前記メモリセルアレイに対して設けられ、前記メモリセルの書き込み状態を示す読み出し信号を転送するための転送線と、前記メモリセルアレイ中の選択されたメモリセルに書き込み動作中に印加される書き込み制御電圧を決める制御データを記憶するデータ記憶回路とを具備し、前記データ記憶回路は、第1のサブデータ回路と第2のサブデータ回路を含み、前記制御データは前記第1のサブデータ回路に記憶されている第1のサブデータと前記第2のサブデータ回路に記憶されている第2のサブデータで構成され、前記データ記憶回路は、前記データ記憶回路に記憶されている前記制御データに基づいて選択されたメモリセルに前記書き込み制御電圧を印加し、前記第1のサブデータ回路は、電流通路の一端が転送線上のノードに接続され、電流通路の他端が第1のクロック同期式インバータの入力端に接続され、ゲートに第1の信号が供給される第1MOSトランジスタと、電流通路の一端が前記ノードに接続され、ゲートに第2の信号が供給される第2MOSトランジスタと、電流通路の一端が前記第2MOSトランジスタの電流通路の他端に接続され、電流通路の他端が第3の信号が供給される端子に接続され、ゲートが前記第1のクロック同期式インバータの入力端に接続される第3MOSトランジスタと、入力端が前記第1のクロック同期式インバータの出力端に接続され、出力端が前記第1のクロック同期式インバータの入力端に接続される第2のクロック同期式インバータとを備え、選択されたメモリセルの書き込み状態と前記第2のサブデータから決まる前記転送線上の前記読み出し信号の論理レベルを、前記第1のサブデータ回路に記憶されている前記第1のサブデータに応じて選択的に検出し、選択されたメモリセルが書き込み十分であると検出した場合に書き込みを抑制するように前記第1のサブデータを変更し、前記第2のサブデータ回路は、電流通路の一端が前記ノードに接続され、電流通路の他端が第3のクロック同期式インバータの入力端に接続され、ゲートに第4の信号が供給される第4MOSトランジスタと、電流通路の一端が前記ノードに接続され、ゲートに第5の信号が供給される第5MOSトランジスタと、電流通路の一端が前記第5MOSトランジスタの電流通路の他端に接続され、電流通路の他端が前記端子に接続され、ゲートが前記第3のクロック同期式インバータの入力端に接続される第6MOSトランジスタと、入力端が前記第3のクロック同期式インバータの出力端に接続され、出力端が前記第3のクロック同期式インバータの入力端に接続される第4のクロック同期式インバータとを備え、選択されたメモリセルの書き込み状態と前記第1のサブデータから決まる前記転送線上の前記読み出し信号の論理レベルを検出し、選択されたメモリセルが書き込み十分であると検出した場合に書き込みを抑制するように前記第2のサブデータを変更し、4値の書き込みベリファイにおいて、前記第3の信号を電源電圧に設定し、前記第1または第4の信号によって前記第1または第4MOSトランジスタがオンし、前記ノードの電圧レベルが前記第1あるいは第3のクロック同期式インバータでセンスされる前に、前記第2の信号により前記第2MOSトランジスタをオン、または前記第5の信号により前記第5MOSトランジスタをオンさせ、前記第1あるいは第2のサブデータに応じて、前記ノードの電圧レベルを前記第3のMOSトランジスタまたは前記第6のMOSトランジスタをオンさせて調整し、4値のデータに対応してワード線電圧を前記電源電圧よりも低い第1の電圧レベル、前記第1の電圧よりも低い第2の電圧レベル、前記第1,第2の電圧レベルよりも低く且つ接地レベルよりも高い第3の電圧レベルに変更させた3回の読み出し動作を行い、ワード線が前記第1の電圧レベルの読み出しでは、“3”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“3”データを記憶している状態に達していると検出された場合のみ、“3”の制御データを記憶しているデータ記憶回路の制御データは“0”データに変更され、そのほかの場合は、制御データは保持され、ワード線が前記第2の電圧レベルの読み出しでは、“3”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“3”データを記憶している状態に達していると検出された場合と、“2”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“2”データを記憶している状態に達していると検出された場合のみ、記憶回路の制御データは “0”データに変更され、そのほかの場合は、制御データは保持され、ワード線が前記第3の電圧レベルの読み出しでは、“3”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“3”データを記憶している状態に達していると検出された場合と、“2”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“2”データを記憶している状態に達していると検出された場合と、“1”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“1”データを記憶している状態に達していると検出された場合のみ、記憶回路の制御データは“0”データに変更され、そのほかの場合は、制御データは保持される。
【0016】
本発明の一態様に係わるEEPROMでは、第1のサブデータ回路と第2のサブデータ回路を含むデータ記憶回路内で、選択されたメモリセルの書き込み状態と第1のサブデータから決まる転送線上の読み出し信号の論理レベルを第2のサブデータ回路が検出する。場合によってはさらに、選択されたメモリセルの書き込み状態と第2のサブデータから決まる転送線上の読み出し信号の論理レベルを第1のサブデータ回路が検出する。これによって、データ記憶回路に記憶されている制御データの変換が簡単に行えるようになり、回路を簡素化できる。また、選択されたメモリセルのデータと第2の読み出しサブデータから決まる転送線上の読み出し信号の論理レベルを第1のサブデータ回路が検出する。これによって、メモリセルのデータの読み出しが簡単に行えるようになり、回路を簡素化できる。よって、安価なEEPROMを実現することができる。
【0017】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
【0018】
図1は、本発明の実施の形態に係る不揮発性半導体記憶装置(EEPROM)の概略構成を示している。
【0019】
メモリセルアレイ1は、電気的にデータの書き換えが可能な複数のメモリセルがマトリクス状に配置されて形成される。このメモリセルアレイ1には、上記各メモリセルが行毎に接続される複数のビット線と、上記各メモリセルが列毎に接続される複数のワード線とが含まれている。上記メモリセルアレイ1に対して、ビット線を制御するためのビット線制御回路2とワード線を制御するためのワード線制御回路6が設けられる。
【0020】
上記ビット線制御回路2は、ビット線を介してメモリセルアレイ1中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ1中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ1中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。このビット線制御回路2は、複数のデータ記憶回路を含み、カラムデコーダ3によって選択されたデータ記憶回路から読み出されたメモリセルのデータは、データ入出力バッファ4を介してデータ入出力端子5から外部へ出力される。また、外部からデータ入出力端子5に入力された書き込みデータは、データ入出力バッファ4を介して、カラムデコーダ3によって選択されたデータ記憶回路に初期的な制御データとして入力される。
【0021】
上記ワード線制御回路6は、メモリセルアレイ1中のワード線を選択して読み出しあるいは書き込みあるいは消去に必要な電圧を与える。
【0022】
メモリセルアレイ1、ビット線制御回路2、カラムデコーダ3、データ入出力バッファ4、およびワード線制御回路6は、制御信号および制御電圧発生回路7によって制御される。制御信号および制御電圧発生回路7は、外部から制御信号入力端子8に入力される制御信号によって制御される。
【0023】
図2は、上記図1に示したEEPROMにおけるメモリセルアレイ1及びビット線制御回路2の構成例を示している。
【0024】
メモリセルMが4個直列接続されたNAND型セルユニットの一端が選択トランジスタS1の電流通路を介してビット線BLに接続され、他端が選択トランジスタS2の電流通路を介して共通ソース線SRCに接続される。メモリセルMの制御ゲート電極はワード線WLに接続され、選択トランジスタS1、S2のゲート電極はそれぞれ、選択ゲート線SG1、SG2に接続される。1本のワード線WLを共有するメモリセルMはページと言う単位を形成し、4ページで1ブロックを構成する。ここでは、2ブロック分が示されているが、任意の整数、例えば1024ブロックなどでもよい。また、ビット線BLはBL0〜BL4223の4224本が示されているが、任意の整数、例えば2112本などでもよい。
【0025】
ビット線制御回路2は、複数のデータ記憶回路9を含んでいる。ここでは、2本のビット線BLに対して1つのデータ記憶回路9が設けられているが、任意の整数本、例えば1本や4本や6本や9本などでもよい。信号CSLはカラムデコーダ3の出力信号で、例えば、ビット線BL0とBL1に接続されるデータ記憶回路9に記憶されているメモリセルのデータは、信号CSL0とCSL1に応答してデータ入出力バッファ4に出力される。また、例えばビット線BL2とBL3に接続されるデータ記憶回路9に、信号CSL2とCSL3に応答してデータ入出力バッファ4から制御データが初期値として転送される。データ記憶回路9は、読み出しの際には、どちらか一方のビット線に接続されるメモリセルのデータを読み出す。これに対し、書き込みの際には、どちらか一方のビット線に接続されるメモリセルに、記憶されている制御データに従って書き込み制御電圧を印加する。また、書き込み状態検出の際には、どちらか一方のビット線に接続されるメモリセルの書き込み状態を検出する。
【0026】
図3(a)、(b)はそれぞれ、上記図2に示されたメモリセルMと選択トランジスタS1(S2も同様)の断面構造を示している。図3(a)に示す如く、メモリセルMは浮遊ゲート13と制御ゲート15が積層形成されたMOSFET構造を有している。p型の半導体基板10の表面にソース、ドレイン領域として働くn型の不純物拡散層11、11が形成され、これら不純物拡散層11、11間の半導体基板10上に絶縁膜12、浮遊ゲート13、絶縁膜14及びワード線WLとなる制御ゲート15が順次積層形成される。図3(b)に示す如く、選択トランジスタS1は通常のMOSFET構造であり、p型の半導体基板10の表面にソース、ドレイン領域として働くn型の不純物拡散層11、11が形成され、これら不純物拡散層11、11間の半導体基板10上に絶縁膜16及び選択ゲートSGとなるゲート電極17が積層形成される。
【0027】
図4は、上記図2に示されたNAND型セルユニットと2つの選択トランジスタの断面構造を1つに着目して示している。4つのメモリセルMの電流通路が直列接続され、この直列接続された電流通路の一端は、選択トランジスタS2の電流通路を介してソース線SRCに接続される。また、上記直列接続された電流通路の他端は、選択トランジスタS1の電流通路を介してビット線BLに接続される。選択されたワード線を例えばWL2とすると、書き込み時にはこの選択されたワード線WL2に20Vが印加される。これに対し、非選択ワード線WL1、WL3及びWL4には10Vが与えられる。また、選択ゲートSG1には電源電圧VCCが与えられる。選択ゲートSG2は0Vである。
【0028】
例えば4値記憶の場合、データ“1”、“2”、“3”を書くときは、ビット線BLを0Vにする。これによって、選択メモリセルでは浮遊ゲートに電子が注入され、しきい値電圧が正になる。データ“0”を書き込む場合は、ビット線BLを電源電圧VCCにする。この場合、浮遊ゲートには電子が注入されない。データ“1”、“2”、“3”を書くときのビット線BLの電圧は0Vでなくてもよい。例えば、データ“1”を書くときビット線BLの電圧を0.8Vにして、データ“2”、“3”を書くときのビット線BLの電圧を0Vとしてもよい。これは、データ“1”を記憶させるためにメモリセルMの浮遊ゲートに注入する電子の量は、データ“2”、“3”を記憶させるために注入する電子より少なくてよいからである。また、データ“1”、“2”、“3”を書くときのビット線BLの電圧はそれぞれ異なっていてもよい。例えば、それぞれ1.6V、0.8V、0Vとしてもよい。
【0029】
消去時は、基板の電圧Vsubを20Vにする。また、選択ゲートSG1とSG2、ソース線SRC、ビット線BLも20Vにする。消去するブロックのワード線WL1〜WL4を0Vにすると、電子が浮遊ゲートから放出され、しきい値電圧が負になる(データ“0”の状態)。消去しないブロックのワード線WL1〜WL4を20Vにすると、電子は浮遊ゲートから放出されない。
【0030】
上記4値記憶の場合、例えばデータ“0”に対応するメモリセルのしきい値電圧が0V以下、データ“1”に対応するメモリセルのしきい値電圧が0.4V〜0.8V、データ“2”に対応するメモリセルのしきい値電圧が1.2V〜1.6V、データ“3”に対応するメモリセルのしきい値電圧が2.0V〜2.4Vとする。読み出し時は、選択ワード線WL2を電圧Vreadにする。非選択ワード線WL1、WL3及びWL4は電源電圧VCC(例えば3.3V)にする。選択ゲートSG1とSG2も電源電圧VCCにする。ソース線SRCは0Vである。
【0031】
(1)電圧Vreadを0Vにすると、選択メモリセルがデータ“1”か“2”か“3”を記憶していれば、電源電圧VCCに充電されて浮遊状態にされたビット線の電圧はVCCレベルのままである。一方、選択メモリセルがデータ“0”を記憶していれば、電源電圧VCCに充電されて浮遊状態にされたビット線の電圧は0Vに下がる。
【0032】
(2)電圧Vreadを1Vにすると、選択メモリセルがデータ“2”か“3”を記憶していれば、電源電圧VCCに充電されて浮遊状態にされたビット線の電圧はVCCレベルのままである。これに対し、選択メモリセルがデータ“0”か“1”を記憶していれば、電源電圧VCCに充電されて浮遊状態にされたビット線の電圧は0Vに下がる。
【0033】
(3)電圧Vreadを1.8Vにすると、選択メモリセルがデータ“3”を記憶していれば、電源電圧VCCに充電されて浮遊状態にされたビット線の電圧はVCCレベルのままである。一方、選択メモリセルがデータ“0”か“1”か“2”を記憶していれば、電源電圧VCCに充電されて浮遊状態にされたビット線の電圧は0Vに下がる。
【0034】
上述した(1)〜(3)のように、電圧Vreadを変化させた時のビット線の電圧を検出することにより、メモリセルMに記憶されているデータが判定される。
【0035】
図5は、上記図2に示されたメモリセルアレイ1とデータ記憶回路9のより具体的な構成例について説明するためのもので、ビット線BLiとBLi+1に着目して一部の回路構成を抽出して示している。ここでは、4値記憶EEPROMの構成例を示す。
【0036】
データ記憶回路9中には、第1及び第2のサブデータ回路20、21が設けられている。これら第1及び第2のサブデータ回路20、21はそれぞれ、書き込み時に“0”あるいは“1”のサブデータを記憶し、各々ビット線信号の“H”レベルに応答して記憶されている“1”のサブデータを“0”のサブデータに変更し、“0”のサブデータを保持するよう構成されている。また、第1及び第2のサブデータ回路20、21はそれぞれ、読み出し時に“0”あるいは“1”の読み出しサブデータを記憶し、各々ビット線信号の“H”レベルに応答して記憶されている“1”の読み出しサブデータを“0”の読み出しサブデータに変更し、“0”の読み出しサブデータを保持するよう構成されている。
【0037】
すなわち、pチャネルMOSトランジスタQp1とQp2、及びnチャネルMOSトランジスタQn1、Qn2、Qn3、Qn4、Qn6で第1のサブデータ回路20を構成する。また、pチャネルMOSトランジスタQp4とQp5、及びnチャネルMOSトランジスタQn10、Qn11、Qn12、Qn13、Qn15、Qn16で第2のサブデータ回路21を構成する。pチャネルMOSトランジスタQp3とQp6はそれぞれ、上記第1および第2のサブデータ回路20、21をリセットするためのものである。第1のサブデータ回路20がリセットされると、このサブデータ回路20のノードNiは“H”レベルとなる。この状態は第1のサブデータ回路20が“1”の第1の読み出しサブデータあるいは“1”の第1のサブデータを記憶している状態である。また、第2のサブデータ回路21がリセットされると、このサブデータ回路21のノードNi+1は“H”レベルとなる。この状態は第2のサブデータ回路21が“1”の第2の読み出しサブデータあるいは“1”の第2のサブデータを記憶している状態である。第1のサブデータ回路20内のノードNiが“L”レベルの状態は、この第1のサブデータ回路20が“0”の第1の読み出しサブデータあるいは“0”の第1のサブデータを記憶している状態である。第2のサブデータ回路21内のノードNi+1が“L”レベルの状態は、この第2のサブデータ回路21が“0”の第2の読み出しサブデータあるいは“0”の第2のサブデータを記憶している状態である。
【0038】
nチャネルMOSトランジスタQn5およびQn14は、第1および第2のサブデータ回路20、21とデータ入出力線IOとを電気的に接続するためのものである。それぞれのゲート電極には、カラムデコーダ3の出力信号CSLiおよびCSLi+1が与えられる。例えば、信号CSLiが“H”になると、ビット線BLiとBLi+1に設けられたデータ記憶回路9中の第1のサブデータ回路20とデータ入出力線IOとが電気的に接続される。データ入出力線IOは図1に示されたデータ入出力バッファ4に接続されており、この第1のサブデータ回路20にサブデータを設定することができる。あるいは、この第1のサブデータ回路20の読み出しサブデータをデータ入出力バッファ4に出力することができる。なお、データ入出力線IOは、図2に示したデータ記憶回路9の全てに共通である。
【0039】
nチャネルMOSトランジスタQn7およびQn17は、第1および第2のサブデータ回路20、21とビット線BLiあるいはBLi+1の電気的接続を制御する。信号BLC1が“H”でBLC2が“L”であれば、第1および第2のサブデータ回路20、21とビット線BLiとが電気的に接続される。信号BLC1が“L”でBLC2が“H”であれば、第1および第2のサブデータ回路20、21とビット線BLi+1とが電気的に接続される。
【0040】
nチャネルMOSトランジスタQn8およびQn18は、ビット線BLiと電圧VBL1との電気的接続、ビット線BLi+1と電圧VBL2との電気的接続をそれぞれ制御する。信号PRE1が“H”であればビット線BLiと電圧VBL1とが電気的に接続され、信号PRE2が“H”であればビット線BLi+1と電圧VBL2とが電気的に接続される。
【0041】
nチャネルMOSトランジスタQn9は、信号CMODが“H”の時に、第1および第2のサブデータ回路20、21を電気的に接続する。これによって、データ記憶回路9は4値記憶の制御状態となり、ビット線BLiかBLi+1のいずれか一方を制御する。これに対し、信号CMODが“L”の時には、第1および第2のサブデータ回路20、21が分離されてそれぞれ独立のデータ記憶回路として働き、2値記憶の制御を行う。すなわち、第1のサブデータ回路20は1つのデータ記憶回路としてビット線BLiを、第2のサブデータ回路21も1つのデータ記憶回路としてビット線BLi+1を制御する。
【0042】
信号RST、SEN1、SEN2、PRO1、PRO2、REG、CMOD、BLC1、BLC2、PRE1、PRE2、及び電圧VBL1、VBL2はそれぞれ、制御信号および制御電圧発生回路7の出力信号で、図2に示したデータ記憶回路9の全てに共通である。電圧VCCは電源電圧で例えば3.3Vである。信号CMODは、制御信号入力端子8に入力される制御信号に応答して切り替えても良いし、制御信号および制御電圧発生回路7の内部に信号CMODを“H”にするか“L”にするかを記憶させておいても良い。
【0043】
上記のような構成のサブデータ回路20、21において、信号SEN1あるいはSEN2が“H”となった状態で、ビット線BLiあるいはBLi+1の“H”レベルがnチャネルMOSトランジスタQn4あるいはQn13のゲート電極に転送されると、nチャネルMOSトランジスタQn4あるいはQn13が導通し、ノードNiあるいはNi+1が“L”レベルにされる。これによって、“1”のサブデータあるいは読み出しサブデータは“0”のサブデータあるいは読み出しサブデータに変更される。“0”のサブデータあるいは読み出しサブデータは、もともとノードNiあるいはNi+1が“L”レベルであるので変更されない。また、ビット線BLiあるいはBLi+1が“L”レベルのときには、nチャネルMOSトランジスタQn4あるいはQn13が非導通になるので、サブデータあるいは読み出しサブデータは変更されない。
【0044】
なお、第1及び第2のサブデータ回路20、21は、上記実施例の構成によらず、上述した機能を有する種々様々な回路を用いて同様に実現できる。
【0045】
図6は、上記データ記憶回路9における図5に示した回路の周辺の回路構成を示している。上記第1のサブデータ回路20のノードNiにnチャネルMOSトランジスタQn19のゲート電極とnチャネルMOSトランジスタQn21の電流通路の一端が接続され、第2のサブデータ回路21のノードNi+1にnチャネルMOSトランジスタQn20のゲート電極とnチャネルMOSトランジスタQn22の電流通路の一端がそれぞれ接続される。nチャネルMOSトランジスタQn19、Qn20は、全てのサブデータ回路が“0”のサブデータを記憶しているか否かを検出するための回路を構成するものである。全てのサブデータ回路が“0”のサブデータを記憶している場合、信号線PTと接地レベルが非導通となり、4224個のサブデータ回路の内1つでも“1”のサブデータを記憶していると、信号線PTと接地レベルが導通となる。nチャネルMOSトランジスタQn21、Qn22は、全てのサブデータ回路に“0”のサブデータを記憶させるための回路を構成するものである。信号PRSTが“H”になると、4224個のサブデータ回路に“0”のサブデータがセットされる。
【0046】
図7は、メモリセルに記憶されている4値データの読み出し動作を示している。ここでは、ビット線BL0、BL2、…、BLi、…、BL4222が選択され(代表としてBLiを示す)、ワード線WL2が選択されている場合を示し、信号CMODは“H”で4値記憶の例である。記憶レベルを3レベルに限定すれば容易に3値記憶が実施できる。
【0047】
まず、信号PRE1が“L”となってビット線BLiと電圧VBL1が切り離される(t1)。同時に、信号BLC1が“H”となってビット線BLiが選択される(t1)。信号RSTによって第1および第2のサブデータ回路20、21には“1”のそれぞれ第1および第2の読み出しサブデータが設定される(t1〜t2)。
【0048】
信号REGが“H”となって(t2)、ビット線BLiは第2のサブデータ回路21によって“H”レベルに充電される(t2〜t3)。次いで、選択されたブロックの選択ゲート線SG1とSG2、および非選択ワード線WL1、WL3、WL4が電源電圧VCCにされ、選択ワード線WL2が1.8Vにされる(t3)。
【0049】
ここで、メモリセルMに記憶されているデータとしきい値電圧との関係を表1に示す。
【0050】
【表1】
【0051】
選択ワード線WL2が1.8Vになると、メモリセルが“3”データを記憶している場合のみビット線BLiは“H”のままである(図7に(1)で示す)。それ以外の場合はビット線BLiは“L”となる(図7に(2)で示す)。続いて、信号SEN1とSEN2を“H”にして変調されたビット線BLiの電圧を読み出す(t4〜t5)。メモリセルが“3”データを記憶している場合のみ、第1および第2のサブデータ回路20、21の第1および第2の読み出しサブデータはともに“0”となる。それ以外の場合は、第1および第2の読み出しサブデータは“1”のままである。
【0052】
信号REGが“H”となって(t5)、ビット線BLiは第2のサブデータ回路21によって、第2の読み出しサブデータが“1”の場合のみ、“H”レベルに充電される(t5〜t6)。ビット線BLiは第2のサブデータ回路21によって、第2の読み出しサブデータが“0”の場合は、“L”レベルに充電される(t5〜t6、図7の(5)参照)。次いで、選択されたブロックの選択ゲート線SG1とSG2、および非選択ワード線WL1、WL3、WL4が電源電圧VCCにされ、選択ワード線WL2が1.0Vにされる(t6)。
【0053】
選択ワード線WL2が1.0Vになると、メモリセルが“2”データを記憶している場合のみビット線BLiは“H”のままである(図7に(3)で示す)。メモリセルが“1”あるいは“0”データを記憶している場合はビット線BLiは“L”となる(図7に(4)で示す)。続いて、信号SEN2を“H”にして変調されたビット線BLiの電圧を読み出す(t7〜t8)。メモリセルが“2”データを記憶している場合のみ、第2の読み出しサブデータは“1”から“0”となる。メモリセルが“1”あるいは“0”データを記憶している場合は、第2の読み出しサブデータは“1”のままである。メモリセルが“3”データを記憶している場合は、すでに第2の読み出しサブデータは“0”である。
【0054】
信号REGが“H”となって(t8)、ビット線BLiは第2のサブデータ回路21によって、第2の読み出しサブデータが“1”の場合のみ、“H”レベルに充電される(t8〜t9)。ビット線BLiは第2のサブデータ回路21によって、第2の読み出しサブデータが“0”の場合は、“L”レベルに充電される(t8〜t9、図7の(8)参照)。次いで、選択されたブロックの選択ゲートSG1とSG2、および非選択ワード線WL1、WL3、WL4が電源電圧VCCにされ、選択ワード線WL2が0Vにされる(t9)。
【0055】
選択ワード線WL2が0Vになると、メモリセルが“1”データを記憶している場合のみビット線BLiは“H”のままである(図7に(6)で示す)。メモリセルが“0”データを記憶している場合は、ビット線BLiは“L”となる(図7の(7)参照)。続いて、信号SEN1を“H”にして変調されたビット線BLiの電圧を読み出す(t10〜t11)。メモリセルが“1”データを記憶している場合のみ、第1の読み出しサブデータは“1”から“0”となる。メモリセルが“0”データを記憶している場合は、第1の読み出しサブデータは“1”のままである。メモリセルが“3”データを記憶している場合は、すでに第1の読み出しサブデータは“0”である。メモリセルが“2”データを記憶している場合は、ビット線BLiの電圧がメモリセルによらず“L”であるので第1の読み出しサブデータは“1”のままである。
【0056】
信号CSLiが“H”になると、第1の読み出しサブデータは、データ入出力線IOに出力されてデータ出力バッファ4を介してデータ入出力端子5から、外部へ出力される。信号CSLi+1が“H”になると、第2の読み出しサブデータは、データ入出力線IOに出力されてデータ出力バッファ4を介してデータ入出力端子5から、外部へ出力される。
【0057】
読み出し動作中、非選択ビット線BLi+1は、電圧VBL2によって固定される。ここでは例えば0Vにしておく。
【0058】
表2に、メモリセルの4値データと第1および第2の読み出しサブデータの関係を示す。
【0059】
【表2】
【0060】
図8は、データ記憶回路9への制御データの初期設定と書き込み動作を示している。ここでは、ビット線BL0、BL2、…、BLi、…、BL4222が選択され(代表としてBLiを示す)、ワード線WL2が選択されている場合を示しており、信号CMODは“H”で4値記憶の例である。記憶レベルを3レベルに限定すれば容易に3値記憶が実施できる。
【0061】
ビット線BLiに備えられたデータ記憶回路9への制御データの初期設定は次のように行われる。第1のサブデータ回路20の初期サブデータがデータ入出力線IOに転送され、信号CSLiが“H”になって、まず第1のサブデータ回路20に初期サブデータが記憶される。次に、第2のサブデータ回路21の初期サブデータがデータ入出力線IOに転送され、信号CSLi+1が“H”になって、第2のサブデータ回路21に初期サブデータが記憶される。このとき、初期制御データと初期サブデータの関係は、下記の表3に示される。
【0062】
【表3】
【0063】
ここで、全ての初期制御データ設定以前に、信号PRSTを“H”にして全てのデータ記憶回路9の制御データを“0”にリセットしておくことが望ましい。後ほど説明するように制御データ“0”によってメモリセルMの状態は変化させられないので、2112個のデータ記憶回路9の内、所望のデータ記憶回路のみに外部から初期制御データを設定すればよい。もちろん2112個全部のデータ記憶回路9に初期制御データを外部から設定してもよい。
【0064】
書き込み動作では、まず信号PRE1が“L”となってビット線BLiと電圧VBL1が切り離される(t1)。同時に、信号BLC1が“H”となってビット線BLiは選択される(t1)。電圧VBL2がVCCとなって、nチャネルMOSトランジスタQn18を介して、非選択ビット線BLi+1をVCCに充電する(t2〜t3)。また、信号PRO1が“H”となって、第1のサブデータに従って選択ビット線BLiは充電される(t2〜t3)。このときビット線BLiは、制御データが“0”または“2”の場合VCCに充電され、制御データが“1”または“3”の場合0Vにされる。また、選択ゲートSG1とワード線WL1〜4がVCCにされる(t2〜t3)。この後、信号PRO2が1.8Vとなって、第2のサブデータに従って選択ビット線BLiの電圧は変更される(t3)。第2のサブデータが“0”の場合、予め0Vであったビット線BLiは1.8VよりnチャネルMOSトランジスタQn16のしきい値電圧(例えば1V)分低い0.8Vに充電される。第2のサブデータが“0”の場合、予めVCCであったビット線BLiはnチャネルMOSトランジスタQn16が非導通なのでVCCのままである。第2のサブデータが“1”の場合、nチャネルMOSトランジスタQn16が導通なので0Vである。
【0065】
この結果、ビット線BLiは、制御データが“0”の場合VCCに、制御データが“1”の場合0.8Vに、制御データが“2”の場合0Vに、制御データが“3”の場合0Vになる。選択ワード線WL2が20V、非選択ワード線が10Vにされてメモリセルの浮遊ゲートへの電子注入が制御データに応じて始まる(t3〜t4)。ビット線BLが0Vの場合、メモリセルのチャネルとワード線間の電位差が20Vで電子注入が起こる。ビット線BLが0.8Vの場合、メモリセルのチャネルとワード線間の電位差が19.2Vで電子注入が起こるが、メモリセルのチャネルとワード線間の電位差が20Vの場合より少ない。ビット線BLがVCCの場合、メモリセルのチャネルとワード線間の電位差が小さいため電子注入が実質的に起こらない。ワード線WL1〜4がVCCに低下された(t4〜t5)後、電圧VBL2が0V、信号PRE1が“H”となってビット線BLiとBLi+1は0Vにリセットされる(t5〜t6)。電圧VBL1は0Vである。またワード線WL1〜4も0Vにリセットされる(t5〜t6)。
【0066】
図9は、図8に示された時間t1〜t6で行われる書き込み動作後の、メモリセルの書き込み状態を検出する書き込みベリファイ動作を示している。ここでは、ビット線BL0、BL2、…、BLi、…、BL4222が選択され(代表としてBLiを示す)、ワード線WL2が選択されている場合を示す。ここでは、信号CMODは“H”で4値記憶の例である。記憶レベルを3レベルに限定すれば容易に3値記憶が実施できる。
【0067】
まず、信号PRE1が“L”となってビット線BLiと電圧VBL1が切り離される(t1)。同時に、信号BLC1が“H”となってビット線BLiは選択される(t1)。
【0068】
信号REGが“H”となって(t2)、“3”および“2”の制御データを記憶しているデータ記憶回路に対応するビット線BLiは、第2のサブデータ回路21によって、“H”レベルに充電される(t2〜t3)。“1”および“0”の制御データを記憶しているデータ記憶回路9に対応するビット線BLiは、第2のサブデータ回路21によって、“L”レベルにされる(t2〜t3)。次いで、選択されたブロックの選択ゲートSG1とSG2、および非選択ワード線WL1、WL3、WL4が電源電圧VCCにされ、選択ワード線WL2が2Vにされる(t3)。
【0069】
選択ワード線WL2が2.0Vになると、“3”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“3”データを記憶している状態に達していればビット線BLiは“H”のままである(図9の(1)参照)。“3”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“3”データを記憶している状態に達していなければビット線BLiは“L”になる(図9の(2)参照)。“2”の制御データを記憶しているデータ記憶回路に対応するメモリセルは“3”データを記憶している状態に達しないのでビット線BLiは“L”になる(図9の(2))。“1”および“0”の制御データを記憶しているデータ記憶回路に対応するビット線BLiは“L”のままである(図9の(3)参照)。続いて、信号SEN1とSEN2を“H”にして変調されたビット線BLiの電圧を読み出す(t4〜t5)。“3”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“3”データを記憶している状態に達している場合のみ、第1および第2のサブデータ回路20、21の第1及び第2のサブデータはともに“0”となって、制御データは“0”に変更される。それ以外の場合は、第1および第2のサブデータは保持される。
【0070】
信号PRO1が“H”となって(t5)、“2”および“0”の制御データを記憶しているデータ記憶回路に対応するビット線BLiは、第1のサブデータ回路20によって、“H”レベルに充電される(t5〜t6)。“3”および“1”の制御データを記憶しているデータ記憶回路に対応するビット線BLiは、第1のサブデータ回路20によって、“L”レベルにされる(t5〜t6)。次いで、選択されたブロックの選択ゲートSG1とSG2、および非選択ワード線WL1、WL3、WL4が電源電圧VCCにされ、選択ワード線WL2が1.2Vにされる(t6)。
【0071】
選択ワード線WL2が1.2Vになると、“2”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“2”データを記憶している状態に達していればビット線BLiは“H”のままである(図9の(4))。“2”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“2”データを記憶している状態に達していなければビット線BLiは“L”になる(図9の(5))。“0”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“2”または“3”データを記憶している状態に達していればビット線BLiは“H”のままである(図9の(4))。“0”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“2”データを記憶している状態に達していなければビット線BLiは“L”になる(図9の(5))。“3”および“1”の制御データを記憶しているデータ記憶回路に対応するビット線BLiは“L”のままである(図9の(6))。続いて、信号SEN2を“H”にして変調されたビット線BLiの電圧を読み出す(t7〜t8)。“2”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“2”データを記憶している状態に達している場合のみ、第2のサブデータ回路21の第2のサブデータは“0”となって、制御データは“0”に変更される。それ以外の場合は、第2のサブデータは保持される。
【0072】
信号PRO2が“H”となると(t8)、“1”および“0”の制御データを記憶しているデータ記憶回路に対応するビット線BLiは、第2のサブデータ回路21によって、“H”レベルに充電される(t8〜t9)。“3”および“2”の制御データを記憶しているデータ記憶回路に対応するビット線BLiは、第2のサブデータ回路21によって、“L”レベルにされる(t8〜t9)。次いで、選択されたブロックの選択ゲートSG1とSG2、および非選択ワード線WL1、WL3、WL4が電源電圧VCCにされ、選択ワード線WL2が0.4Vにされる(t9)。
【0073】
選択ワード線WL2が0.4Vになると、“1”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“1”データを記憶している状態に達していればビット線BLiは“H”のままである(図9の(7))。“1”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“1”データを記憶している状態に達していなければビット線BLiは“L”になる(図9の(8))。“0”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“1”または“2”または“3”データを記憶している状態に達していればビット線BLiは“H”のままである(図9の(7))。“0”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“1”データを記憶している状態に達していなければビット線BLiは“L”になる(図9の(8))。“3”および“2”の制御データを記憶しているデータ記憶回路に対応するビット線BLiは“L”のままである(図9の(9))。続いて、信号SEN1を“H”にして変調されたビット線BLiの電圧を読み出す(t10〜t11)。“1”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“1”データを記憶している状態に達している場合のみ、第1のサブデータ回路20の第1のサブデータは“0”となって、制御データは“0”に変更される。それ以外の場合は、第1のサブデータは保持される。
【0074】
上述した書き込みベリファイ動作で、メモリセルの書き込み状態からデータ記憶回路9に記憶されている制御データが表4のように変更される。
【0075】
【表4】
【0076】
即ち、データ記憶回路に記憶されている制御データに応じて、ビット線BLを選択的に充電して書き込みベリファイを行う。これによって、データ記憶回路に記憶されている制御データの変換が簡単に行えるようになり、回路を簡素化できる。よって、EEPROMの低コスト化を図れる。
【0077】
メモリセルMへのデータ書き込みは、図8のt1〜t6に示される書き込み動作と、図9に示される書き込みベリファイ動作を、全ての制御データが“0”になるまで繰り返して行われる。初期制御データが“0”であれば、メモリセルMの状態は変わらない。初期制御データが“1”であれば、メモリセルMには“1”の書き込み状態が設定される。初期制御データが“2”であれば、メモリセルMには“2”の書き込み状態が設定される。初期制御データが“3”であれば、メモリセルMには“3”の書き込み状態が設定される。全ての制御データが“0”であるかどうかは、図6に示した回路における信号線PTと接地レベルが導通か非導通かを検出すればわかる。全ての制御データが“0”であれば、信号線PTと接地レベルは非導通である。また、書き込み動作毎に選択されたワード線WLの電圧を徐々に増加させても良い。
【0078】
図10は、メモリセルに記憶されている2値データの読み出し動作を示している。ここでは、全てのビット線BL0、BL1、…、BLi、BLi+1、…、BL4222、BL4223が選択され(代表としてBLiとBLi+1を示す)、ワード線WL2が選択されている場合を示す。信号CMODは“L”で2値記憶の例である。
【0079】
まず、信号BLC1とBLC2が“H”となってビット線BLiとBLi+1が選択される(t1)。信号RSTによって第1および第2のサブデータ回路20、21には“1”のそれぞれ第1および第2の読み出しサブデータが設定される(t1〜t2)。
【0080】
電圧VBL1とVBL2がVCCとなって(t2)、ビット線BLiとBLi+1は“H”レベルに充電される(t2〜t3)。信号PRE1とPRE2が“L”となってビット線BLiと電圧VBL1、ビット線BLi+1と電圧VBL2が切り離され、次いで、選択されたブロックの選択ゲート線SG1とSG2、および非選択ワード線WL1、WL3、WL4が電源電圧VCCにされ、選択ワード線WL2が0Vにされる(t3)。
【0081】
ここで、メモリセルMに記憶されているデータとしきい値電圧との関係を表5に示す。
【0082】
【表5】
【0083】
メモリセルが“1”データを記憶している場合は、ビット線BLiあるいはBLi+1は“H”のままである(t3〜t4)。メモリセルが“0”データを記憶している場合はビット線BLiあるいはBLi+1は“L”となる(t3〜t4)。続いて、信号SEN1とSEN2を“H”にしてそれぞれ変調されたビット線BLiとBLi+1の電圧を読み出す(t4〜t5)。メモリセルが“1”データを記憶している場合は、第1あるいは第2の読み出しサブデータは“0”となる。メモリセルが“0”データを記憶している場合は、第1あるいは第2の読み出しサブデータは“1”のままである。
【0084】
信号CSLiが“H”になると、第1の読み出しサブデータは、データ入出力線IOに出力され、データ出力バッファ4を介してデータ入出力端子5から外部へ出力される。信号CSLi+1が“H”になると、第2の読み出しサブデータは、データ入出力線IOに出力され、データ出力バッファ4を介してデータ入出力端子5から外部へ出力される。
【0085】
図10に示された2値記憶の場合、第1と第2のサブデータ回路20、21がそれぞれ独立のデータ記憶回路として動作し、第1と第2の読み出しサブデータはそれぞれ対応するメモリセルのデータとなっている。
【0086】
図11は、サブデータ回路へのサブデータの初期設定と書き込み動作を示している。ここでは、全てのビット線BL0、BL1、…、BLi、BLi+1、…、BL4222、BL4223が選択され(代表としてBLiとBLi+1を示す)、ワード線WL2が選択されている場合を示す。ここでは、信号CMODは“L”で2値記憶の例である。図11に示された2値記憶の場合、第1と第2のサブデータ回路20、21がそれぞれ独立のデータ記憶回路として動作し、第1と第2のサブデータはそれぞれ対応するメモリセルにデータを書き込むための制御データとなっている。
【0087】
サブデータの初期設定は次のように行われる。第1のサブデータ回路20の初期サブデータがデータ入出力線IOに転送され、信号CSLiが“H”になって、まず第1のサブデータ回路20に初期サブデータが記憶される。次に、第2のサブデータ回路21の初期サブデータがデータ入出力線IOに転送され、信号CSLi+1が“H”になって、第2のサブデータ回路21に初期サブデータが記憶される。
【0088】
ここで、全ての初期サブデータの設定以前に、信号PRSTを“H”にして全てのサブデータを“0”にリセットしておくことが望ましい。後ほど説明するようにサブデータ“0”によってメモリセルMの状態は変化させられないので、4224個のサブデータ回路の内、所望のデータ記憶回路のみに外部から初期サブデータを設定すればよい。もちろん4224個全部のサブデータ回路に初期サブデータを外部から設定してもよい。
【0089】
書き込み動作では、まず信号PRE1とPRE2が“L”となってビット線BLiと電圧VBL1、ビット線BLi+1と電圧VBL2が切り離される(t1)。同時に、信号BLC1とBLC2が“H”となってビット線BLiとBLi+1は選択される(t1)。また、信号PRO1とPRO2が“H”となって、第1のサブデータに従って選択ビット線BLiは充電され、第2のサブデータに従って選択ビット線BLi+1は充電される(t2〜t3)。このときビット線BLは、サブデータが“0”の場合VCCに充電され、サブデータが“1”の場合0Vにされる。また、選択ゲートSG1とワード線WL1〜WL4がVCCにされる(t2〜t3)。次に、選択ワード線WL2が20V、非選択ワード線が10Vにされてメモリセルの浮遊ゲートへの電子注入がサブデータに応じて始まる(t3〜t4)。ビット線BLが0Vの場合、メモリセルのチャネルとワード線間の電位差が20Vで電子注入が起こる。ビット線BLがVCCの場合、メモリセルのチャネルとワード線間の電位差が小さいため電子注入が実質的に起こらない。ワード線WL1〜WL4がVCCに落とされた(t4〜t5)後、信号PRE1とPRE2が“H”となってビット線BLiとBLi+1は0Vにリセットされる(t5〜t6)。また、ワード線WL1〜WL4も0Vにリセットされる(t5〜t6)。
【0090】
図12は、上記図11に示された時間t1〜t6で行われる書き込み動作後の、メモリセルの書き込み状態を検出する書き込みベリファイ動作を示している。ここでは、全てのビット線BL0、BL1、…、BLi、BLi+1、…、BL4222、BL4223が選択され(代表としてBLiとBLi+1を示す)、ワード線WL2が選択されている場合を示しており、信号CMODは“L”で2値記憶の例である。
【0091】
まず、信号BLC1とBLC2が“H”となってビット線BLiとBLi+1が選択される(t1)。電圧VBL1とVBL2がVCCとなって(t2)、ビット線BLiとBLi+1は“H”レベルに充電される(t2〜t3)。信号PRE1とPRE2が“L”となってビット線BLiと電圧VBL1、ビット線BLi+1と電圧VBL2が切り離され、次いで選択されたブロックの選択ゲート線SG1とSG2、および非選択ワード線WL1、WL3、WL4が電源電圧VCCにされ、選択ワード線WL2が0.4Vにされる(t3)。
【0092】
選択ワード線WL2が0.4Vになると、“1”のサブデータを記憶しているデータ記憶回路に対応するメモリセルが“1”データを記憶している状態に達していればビット線BLは“H”のままである(図12の(1))。“1”のサブデータを記憶しているデータ記憶回路に対応するメモリセルが“1”データを記憶している状態に達していなければビット線BLは“L”になる(図12の(2))。“0”のサブデータを記憶しているデータ記憶回路に対応するメモリセルが“1”データを記憶している状態に達していればビット線BLは“H”のままである(図12の(1))。“0”のサブデータを記憶しているデータ記憶回路に対応するメモリセルが“1”データを記憶している状態に達していなければビット線BLは“L”になる(図12の(2))。
【0093】
続いて、信号SEN1とSEN2を“H”にして変調されたビット線BLの電圧を読み出す(t5〜t6)。“1”のサブデータを記憶しているデータ記憶回路に対応するメモリセルが“1”データを記憶している状態に達している場合のみ、サブデータは“0”に変更される。それ以外の場合は、サブデータは保持される。
【0094】
上述した書き込みベリファイ動作で、メモリセルの書き込み状態からサブデータ回路に記憶されているサブデータは表6のように変更される。ここではもちろんサブデータは制御データのことである。
【0095】
【表6】
【0096】
メモリセルMへのデータ書き込みは、図11のt1〜t6に示された書き込み動作と、図12に示された書き込みベリファイ動作を、全てのサブデータ(制御データ)が“0”になるまで繰り返して行われる。初期制御データが“0”であれば、メモリセルMの状態は変わらない。初期制御データが“1”であれば、メモリセルMには“1”の書き込み状態が設定される。全てのサブデータが“0”であるかどうかは、図6に示された回路における信号線PTと接地レベルが導通か非導通かを検出すればわかる。全てのサブデータが“0”であれば、信号線PTと接地レベルは非導通である。また、書き込み動作毎に選択されたワード線WLの電圧を徐々に増加させても良い。
【0097】
即ち、本発明における不揮発性半導体記憶装置(EEPROM)は、各々がn値(n≧3)のデータを記憶可能な複数の不揮発性メモリセルM、複数のビット線BL、及び複数のワード線WLを含んで構成されるメモリセルアレイ1と、各々が前記複数のビット線BLのうちのそれぞれのある1本に対して接続され、各々が前記それぞれのある1本のビット線BLに書き込み動作中に印加する書き込み制御電圧を決める制御データを記憶する複数のデータ記憶回路9とを具備し、さらに前記各データ記憶回路9は、前記制御データに基づいてそれぞれ対応するビット線BLに書き込み制御電圧を印加し、前記制御データに基づいて選択的に読み出しビット線信号を印加し、メモリセルMの書き込み状態によって変調された前記それぞれ対応するビット線BL上の前記読み出しビット線信号の値を検出し、メモリセルMの書き込み状態に応じて前記制御データが変更されることを特徴とする。
【0098】
さらに、本発明の望ましい実施態様としては、次のものがあげられる。
【0099】
(1)各々の前記データ記憶回路9は、第1あるいは第2の信号レベルのサブデータを記憶するサブデータ回路20(Qp1、Qp2、Qn1、Qn2、Qn3、Qn4とQn6)および21(Qp4、Qp5、Qn10、Qn11、Qn12、Qn13、Qn15とQn16)を含み、各々の前記サブデータ回路20、21は前記ビット線信号の所定の信号レベルに応答して、記憶されている前記第1の信号レベルのサブデータを前記第2の信号レベルのサブデータに変更し、記憶されている前記第2の信号レベルのサブデータを保持する。
【0100】
(2)前記メモリセルMは4値記憶可能であって、前記データ記憶回路は2つの前記サブデータ回路20と21を含む。
【0101】
(3)前記メモリセルMは3値記憶可能であって、前記データ記憶回路は2つの前記サブデータ回路20と21を含む。
【0102】
また、本発明における不揮発性半導体記憶装置は、n個(第1,第2,…第n)(n≧3)の記憶レベルのうちの1つの書き込み状態を有する複数の不揮発性メモリセルM、複数のビット線BL、及び複数のワード線WLを含んで構成されるメモリセルアレイ1と、各々が前記複数のビット線BLのうちのそれぞれのある1本に対して接続され、各々が前記それぞれのある1本のビット線BLに書き込み動作中に印加される書き込み制御電圧を決めるn個(第1,第2,…第n)(n≧3)の論理レベルのうちの1つの論理レベルの制御データを記憶する複数のデータ記憶回路9とを具備し、さらに前記複数のデータ記憶回路9は、前記制御データに基づいてそれぞれ対応するビット線BLに前記書き込み制御電圧を印加し、第i(i=2〜n)の論理レベルの制御データを記憶しているデータ記憶回路9に対応するメモリセルの書き込み状態が、前記第iの論理レベルに対応する第i(i=2〜n)の記憶レベルであるか否かを検出する場合に、制御データが第iの論理レベルあるいは第1の論理レベルであるデータ記憶回路9に対応するビット線に選択的に読み出しビット線信号を印加し、メモリセルMの書き込み状態によって変調された前記それぞれ対応するビット線BL上の前記読み出しビット線信号の値を検出し、メモリセルMの書き込み状態に応じてデータ記憶回路9の制御データが変更されることを特徴とする。
【0103】
さらに、本発明の望ましい実施態様としては、次のものがあげられる。
【0104】
(1)各々の前記データ記憶回路9は、第1あるいは第2の信号レベルのサブデータを記憶するサブデータ回路20(Qp1、Qp2、Qn1、Qn2、Qn3、Qn4とQn6)および21(Qp4、Qp5、Qn10、Qn11、Qn12、Qn13、Qn15とQn16)を含み、各々の前記サブデータ回路20、21は前記ビット線信号の所定の信号レベルに応答して、記憶されている前記第1の信号レベルのサブデータを前記第2の信号レベルのサブデータに変更し、記憶されている前記第2の信号レベルのサブデータを保持する。
【0105】
(2)前記メモリセルMは4値記憶可能であって、前記データ記憶回路9は2つの前記サブデータ回路20と21を含む。
【0106】
(3)前記メモリセルMは3値記憶可能であって、前記データ記憶回路9は2つの前記サブデータ回路20と21を含む。
【0107】
また、本発明における不揮発性半導体記憶装置は、複数の不揮発性メモリセルM、複数のビット線BL、及び複数のワード線WLを含んで構成されるメモリセルアレイ1と、前記メモリセルMに記憶させる書き込み状態の数を2か4かに設定する第1あるいは第2の状態を有する切り替え手段7と、各々がサブデータを記憶する複数のデータ回路20(Qp1、Qp2、Qn1、Qn2、Qn3、Qn4とQn6)および21(Qp4、Qp5、Qn10、Qn11、Qn12、Qn13、Qn15とQn16)とを具備し、前記切り替え手段7が前記第1の状態の場合、各々2つの前記データ回路20と21が1つのデータ記憶回路9として働き、各々の前記データ記憶回路9が前記複数のビット線BLのうちのそれぞれのある1本に対して電気的に接続され、各々の前記データ記憶回路9が前記それぞれのある1本のビット線BLに書き込み動作中に印加される書き込み制御電圧を決める制御データを記憶し、前記切り替え手段7が前記第2の状態の場合、各々1つの前記データ回路20、21が1つのデータ記憶回路9として働き、各々の前記データ記憶回路9が前記複数のビット線BLのうちのそれぞれのある1本に対して電気的に接続され、各々の前記データ記憶回路9が前記それぞれのある1本のビット線BLに書き込み動作中に印加される書き込み制御電圧を決める制御データを記憶することを特徴とする。
【0108】
さらに、本発明の望ましい実施態様としては、次のものがあげられる。
【0109】
各々の前記データ回路20、21は、第1あるいは第2の信号レベルのサブデータを記憶し、前記ビット線信号の所定の信号レベルに応答して、記憶されている前記第1の信号レベルのサブデータを前記第2の信号レベルのサブデータに変更し、記憶されている前記第2の信号レベルのサブデータを保持する。
【0110】
また、本発明における不揮発性半導体記憶装置は、複数の不揮発性メモリセルM、複数のビット線BL、及び複数のワード線WLを含んで構成されるメモリセルアレイ1と、前記メモリセル1に記憶させる書き込み状態の数を2か3かに設定する第1あるいは第2の状態を有する切り替え手段7と、各々がサブデータを記憶する複数のデータ回路20(Qp1、Qp2、Qn1、Qn2、Qn3、Qn4とQn6)および21(Qp4、Qp5、Qn10、Qn11、Qn12、Qn13、Qn15とQn16)とを具備し、前記切り替え手段7が前記第1の状態の場合、各々2つの前記データ回路20と21が1つのデータ記憶回路9として働き、各々の前記データ記憶回路9が前記複数のビット線BLのうちのそれぞれのある1本に対して電気的に接続され、各々の前記データ記憶回路9が前記それぞれのある1本のビット線BLに書き込み動作中に印加される書き込み制御電圧を決める制御データを記憶し、前記切り替え手段7が前記第2の状態の場合、各々1つの前記データ回路20、21が1つのデータ記憶回路9として働き、各々の前記データ記憶回路9が前記複数のビット線BLのうちのそれぞれのある1本に対して電気的に接続され、各々の前記データ記憶回路9が前記それぞれのある1本のビット線BLに書き込み動作中に印加される書き込み制御電圧を決める制御データを記憶することを特徴とする。
【0111】
さらに、本発明の望ましい実施態様としては、次のものがあげられる。
【0112】
各々の前記データ回路20、21は、第1あるいは第2の信号レベルのサブデータを記憶し、前記ビット線信号の所定の信号レベルに応答して、記憶されている前記第1の信号レベルのサブデータを前記第2の信号レベルのサブデータに変更し、記憶されている前記第2の信号レベルのサブデータを保持する。
【0113】
また、本発明における不揮発性半導体記憶装置は、各々がn値(n≧3)のデータを記憶可能な複数の不揮発性メモリセルM、複数のビット線BL、及び複数のワード線WLを含んで構成されるメモリセルアレイ1と、各々が前記複数のビット線BLのうちのそれぞれのある1本に対して設けられた複数のデータ記憶回路9とを具備し、前記複数のデータ記憶回路9は、前記それぞれ対応するビット線BLに前記複数のデータ記憶回路9に記憶されているデータに基づいて選択的に読み出しビット線信号を印加し、メモリセルMのデータによって変調された前記それぞれ対応するビット線BL上の前記読み出しビット線信号の値を検出して記憶することを特徴とする。
【0114】
さらに、本発明の望ましい実施態様としては、次のものがあげられる。
【0115】
(1)各々の前記データ記憶回路9は、第1あるいは第2の信号レベルのサブデータを記憶するサブデータ回路20(Qp1、Qp2、Qn1、Qn2、Qn3、Qn4とQn6)を含み、各々の前記サブデータ回路20は前記ビット線信号の所定の信号レベルに応答して、記憶されている前記第1の信号レベルのサブデータを前記第2の信号レベルのサブデータに変更し、記憶されている前記第2の信号レベルのサブデータを保持する。
【0116】
(2)前記メモリセルMは4値記憶可能であって、前記データ記憶回路9は2つの前記サブデータ回路20と21を含む。
【0117】
(3)前記メモリセルMは3値記憶可能であって、前記データ記憶回路9は2つの前記サブデータ回路20と21を含む。
【0118】
以上のようにして、本発明の第1の実施の形態に係わる多値(n(≧3)値)データ記憶可能なEEPROMは、データ記憶回路に記憶されている制御データに応じて、読み出し信号をメモリセルに選択的に印加する。これによって、データ記憶回路に記憶されている制御データの変換が簡単に行えるようになり、回路を簡素化できる。また、データ記憶回路に記憶されているデータに応じて、読み出し信号をメモリセルに選択的に印加するため、データ読み出しも簡単に行えるようになり、回路を簡素化できる。よって、安価なEEPROMを実現することができる。
【0119】
また、4値の書き込みするための多値レベルの制御データを記憶するための4値記憶データ記憶回路を、2値記憶する場合には、2つに分けて用いることにより、無駄のない安価なEEPROMを提供することができる。
【0120】
また、3値の書き込みするための多値レベルの制御データを記憶するための3値記憶データ記憶回路を、2値記憶する場合には、2つに分けて用いることにより、無駄のない安価なEEPROMを提供することができる。
【0121】
図13は、本発明の第2の実施の形態に係る不揮発性半導体記憶装置(EEPROM)の構成について説明するためのもので、上記図2に示されたメモリセルアレイ1とデータ記憶回路9のより具体的な他の構成例を示している。図13では、ビット線BLiとBLi+1に着目して一部の回路構成を抽出して示しており、図5に示された回路に対応する。ここでは、第1の実施の形態と同様に、4値記憶EEPROMの構成例を示す。
【0122】
データ記憶回路9中には、第1及び第2のサブデータ回路22、23が設けられている。これら第1及び第2のサブデータ回路22、23は、前述した第1の実施の形態における第1及び第2のサブデータ回路20、21と同様な機能を有している。第1及び第2のサブデータ回路22、23はそれぞれ、書き込み時に“0”あるいは“1”のサブデータを記憶し、各々ノードN(i,i+1)の“H”レベルに応答して記憶されている“1”のサブデータを“0”のサブデータに変更し、“0”のサブデータを保持するよう構成されている。また、第1のサブデータ回路22は、読み出し時に“0”あるいは“1”の読み出しサブデータを記憶し、各々ノードN(i,i+1)の“H”レベルに応答して記憶されている“1”の読み出しサブデータを“0”の読み出しサブデータに変更し、“0”の読み出しサブデータを保持するよう構成されている。
【0123】
即ち、クロック同期式インバータCI1とCI2、及びnチャネルMOSトランジスタQn32、Qn33、Qn34で第1のサブデータ回路22を構成する。また、クロック同期式インバータCI3とCI4、及びnチャネルMOSトランジスタQn38、Qn39、Qn40で第2のサブデータ回路23を構成する。第1のサブデータ回路22のノードNiが“H”レベルである状態は、このサブデータ回路22が“1”の第1の読み出しサブデータあるいは“1”の第1のサブデータを記憶している状態である。また、第2のサブデータ回路23のノードNi+1が“H”レベルである状態は、このサブデータ回路23が“1”の第2の読み出しサブデータあるいは“1”の第2のサブデータを記憶している状態である。第1のサブデータ回路22内のノードNiが“L”レベルの状態は、第1のサブデータ回路22が“0”の第1の読み出しサブデータあるいは“0”の第1のサブデータを記憶している状態である。第2のサブデータ回路23内のノードNi+1が“L”レベルの状態は、第2のサブデータ回路23が“0”の第2の読み出しサブデータあるいは“0”の第2のサブデータを記憶している状態である。
【0124】
nチャネルMOSトランジスタQn31およびQn37は、第1および第2のサブデータ回路22、23とデータ入出力線IOを電気的に接続するためのものである。それぞれのゲート電極には、カラムデコーダ3の出力信号CSLiおよびCSLi+1がそれぞれ与えられる。例えば、信号CSLiが“H”になると、
ビット線BLiとBLi+1に設けられたデータ記憶回路9中の第1のサブデータ回路22とデータ入出力線IOとが電気的に接続される。データ入出力線IOはデータ入出力バッファ4に接続されており、この第1のサブデータ回路22にサブデータを設定することができる。あるいは、この第1のサブデータ回路22の読み出しサブデータをデータ入出力バッファ4に出力することができる。なお、データ入出力線IOは、図2に示されたデータ記憶回路9の全てに共通である。
【0125】
nチャネルMOSトランジスタQn35およびQn41は、第1および第2のサブデータ回路22、23とビット線BLiあるいはBLi+1の電気的接続を制御する。信号BLC1が“H”でBLC2が“L”であれば、第1および第2のサブデータ回路22、23とビット線BLiが電気的に接続される。信号BLC1が“L”でBLC2が“H”であれば、第1および第2のサブデータ回路22、23とビット線BLi+1が電気的に接続される。
【0126】
nチャネルMOSトランジスタQn36およびQn42は、ビット線BLiと電圧VBL1の電気的接続、ビット線BLi+1と電圧VBL2の電気的接続をそれぞれ制御する。信号PRE1が“H”であればビット線BLiと電圧VBL1が電気的に接続され、信号PRE2が“H”であればビット線BLi+1と電圧VBL2が電気的に接続される。
【0127】
キャパシタCAP1の一方の電極が接続されるノードN(i、i+1)には、ビット線BLiあるいはBLi+1を介してメモリセルMのデータあるいは書き込み状態を示す信号が転送される。ノードN(i、i+1)はデータの転送線24上にある。第1のサブデータ回路22ではクロック同期式インバータCI1が、第2のサブデータ回路23ではクロック同期式インバータCI3がそれぞれ、ノードN(i、i+1)の信号の論理レベルをセンスする。この例では、クロック同期式インバータがノードN(i、i+1)の電圧の絶対値を論理レベルとしてセンスするが、差動型(ディファレンシャル)センスアンプなどを用いてもよく、その場合は、ノードN(i、i+1)の電圧の絶対値と参照(リファランス)電圧との差を論理レベルとして検出する。キャパシタCAP1の他方の電極は接地される。このキャパシタCAP1は、例えば2つの配線層間の容量を用いて形成してもよいし、ある配線層と半導体基板間の容量を用いて形成してもよい。また、しきい値電圧が十分低いnチャネルMOSトランジスタを用いて、そのゲート電極をノードN(i、i+1)に接続し、ソースとドレインを共に接地して形成してもよい。
【0128】
上記図13に示された回路におけるクロック同期式インバータCIの具体的な構成は、図14(a)、(b)に示されている。図14(a)はシンボル図であり、図14(b)はその詳細な回路図である。nチャネルMOSトランジスタQn43とpチャネルMOSトランジスタQp12で構成されるインバータ回路の入力端子INに信号が入力され、出力端子OUTから反転信号が出力される。このインバータ回路を信号CLOCKとその反転信号CLOCKBによって活性化したり非活性化するためにnチャネルMOSトランジスタQn44とpチャネルMOSトランジスタQp11が設けられている。クロック同期式インバータCIは、信号CLOCKが“H”、CLOCKBが“L”で活性化され、信号CLOCKが“L”、CLOCKBが“H”で非活性化される。
【0129】
信号SEN1、LAT1、SEN2、LAT2、PRO1、PRO2、BLC1、BLC2、PRE1、PRE2、VRFY1、VRFY2、及び電圧VBL1、VBL2、VREGは、図1に示された回路における制御信号および制御電圧発生回路7の出力信号で、図2に示されたデータ記憶回路9の全てに共通である。電圧VCCは電源電圧で例えば3.3Vである。
【0130】
この第2の実施の形態によるサブデータ回路では、信号PRO1あるいはPRO2が“H”となってノードN(i、i+1)の電圧レベルがクロック同期式インバータCI1あるいはCI3でセンスされる前に、第1あるいは第2のサブデータに応じて、ノードN(i、i+1)の電圧レベルがnチャネルMOSトランジスタQn33、Qn34あるいはQn39、Qn40によって調整される。第1あるいは第2のサブデータが“0”の場合のみ、ノードN(i、i+1)の電圧レベルは“H”にされる。信号PRO1あるいはPRO2が“H”となった状態で、ノードN(i、i+1)の“H”レベルがクロック同期式インバータCI1あるいはCI3の入力端子に転送されると、ノードNiあるいはNi+1が “L”レベルにされる。更に、クロック同期式インバータCI2あるいはCI4によって、“0”のサブデータが記憶される。よって、もともと記憶されている“0”のサブデータは変更されない。もともと記憶されているサブデータが“1”の場合は、ノードN(i、i+1)のレベルが“H”の時に“0”のサブデータに変更されて記憶され、ノードN(i、i+1)のレベルが“L”の時には“1”のサブデータを保持する。
【0131】
なお、第1及び第2のサブデータ回路22、23は、上記実施例の構成によらず、上述した機能を有する種々様々な回路を用いて同様に実現できる。
【0132】
図15は、上記データ記憶回路9における図13に示された回路の周辺の回路構成を示している。第1のサブデータ回路22内のノードNiにnチャネルMOSトランジスタQn45のゲート電極とnチャネルMOSトランジスタQn47の電流通路の一端が接続され、第2のサブデータ回路23内のノードNi+1にnチャネルMOSトランジスタQn46のゲート電極とnチャネルMOSトランジスタQn48の電流通路の一端がそれぞれ接続される。nチャネルMOSトランジスタQn45、Qn46は、全てのサブデータ回路が“0”のサブデータを記憶しているか否かを検出するための回路である。全てのサブデータ回路が“0”のサブデータを記憶している場合、信号線PTと接地レベルが非導通となり、4224個のサブデータ回路の内1つでも“1”のサブデータを記憶していると、信号線PTと接地レベルが導通となる。nチャネルMOSトランジスタQn47、Qn48は、全てのサブデータ回路に“0”のサブデータを記憶させるための回路である。信号PRSTが“H”になると、4224個のサブデータ回路に“0”のサブデータがセットされる。
【0133】
図16及び図17はそれぞれ、メモリセルに記憶されている4値データの読み出し動作を示している。ここでは、ビット線BL0、BL2、…、BLi、…、BL4222が選択され(代表としてBLiを示す)、ワード線WL2が選択されている場合を示す。ここでは、4値記憶の例である。記憶レベルを3レベルに限定すれば容易に3値記憶が実施できる。またここでは、電圧VBL2は0V、信号BLC2は“L”、PRE2は“H”の状態を維持するので図16及び図17図への表示を省略している。
【0134】
まず、電圧VBL1がVCCとなってビット線BLiが“H”に充電される(t1)。続いて信号PRE1が“L”となってビット線BLiと電圧VBL1が切り離される。次いで、選択されたブロックの選択ゲート線SG1とSG2、および非選択ワード線WL1、WL3、WL4が電源電圧VCCにされ、選択ワード線WL2が1.8Vにされる(t2)。
【0135】
ここで、メモリセルMに記憶されているデータとしきい値電圧の関係を表7に示す。
【0136】
【表7】
【0137】
選択ワード線WL2が1.8Vになると、メモリセルが“3”データを記憶している場合のみビット線BLiは“H”のままである。それ以外の場合はビット線BLiは“L”となる。この後、信号BLC1を“H”にして、変調されたビット線BLiの電圧をノードN(i、i+1)に転送する(t3)。信号BLC1が“L”に戻ると信号PRE1が“H”になって、ビット線BLiは0Vの電圧VBL1にされリセットされる(t4)。信号SEN1とLAT1が“L”になってクロック同期式インバータCI1とCI2は非活性化される(t5)。信号PRO1が“H”になって(t6)、信号SEN1が“H”になる(t7)とクロック同期式インバータCI1が活性化され、ノードN(i、i+1)の電圧がセンスされる。信号LAT1が“H”になる(t8)とクロック同期式インバータCI2が活性化され、センスされたノードN(i、i+1)の信号の論理レベルがラッチされる。信号PRO1が“L”となって(t9)メモリセルMのしきい値電圧が1.8V以上か否かを検出する動作が終わる。メモリセルが“3”データを記憶している場合のみ、第1のサブデータ回路22の第1の読み出しサブデータは“0”となる。それ以外の場合は、第1の読み出しサブデータは“1”である。
【0138】
続いてメモリセルMのしきい値電圧が1.0V以上か否かを検出する動作に入る。電圧VBL1がVCCとなってビット線BLiが“H”に充電される(t10)。続いて信号PRE1が“L”となってビット線BLiと電圧VBL1が切り離される。次いで、選択されたブロックの選択ゲート線SG1とSG2、および非選択ワード線WL1、WL3、WL4が電源電圧VCCにされ、選択ワード線WL2が1.0Vにされる(t11)。
【0139】
選択ワード線WL2が1.0Vになると、メモリセルが“3”あるいは“2”データを記憶している場合のみビット線BLiは“H”のままである。それ以外の場合はビット線BLiは“L”となる。この後、信号BLC1を“H”にして、変調されたビット線BLiの電圧を転送線24を介してノードN(i、i+1)に転送する(t12)。信号BLC1が“L”に戻ると信号PRE1が“H”になってビット線BLiは0Vの電圧VBL1にされリセットされる(t13)。信号SEN2とLAT2が“L”になってクロック同期式インバータCI3とCI4は非活性化される(t14)。信号PRO2が“H”になって(t15)、信号SEN2が“H”になる(t16)とクロック同期式インバータCI3が活性化され、ノードN(i、i+1)の電圧がセンスされる。信号LAT2が“H”になる(t17)とクロック同期式インバータCI4が活性化され、センスされたノードN(i、i+1)の信号の論理レベルがラッチされる。信号PRO2が“L”となって(t18)メモリセルMのしきい値電圧が1.0V以上か否かを検出する動作が終わる。メモリセルが“3”あるいは“2”データを記憶している場合のみ、第2のサブデータ回路23の第2の読み出しサブデータは“0”となる。それ以外の場合は、第2の読み出しサブデータは“1”である。
【0140】
続いてメモリセルMのしきい値電圧が0.0V以上か否かを検出する動作に入る。電圧VBL1がVCCとなってビット線BLiが“H”に充電される(t19)。続いて信号PRE1が“L”となってビット線BLiと電圧VBL1が切り離される。次いで、選択されたブロックの選択ゲート線SG1とSG2、および非選択ワード線WL1、WL3、WL4が電源電圧VCCにされ、選択ワード線WL2は0.0Vである(t20)。
【0141】
選択ワード線WL2が0.0Vであると、メモリセルが“3”あるいは“2”あるいは“1”データを記憶している場合のみビット線BLiは“H”のままである。それ以外の場合はビット線BLiは“L”となる。この後、信号BLC1を“H”にして、変調されたビット線BLiの電圧を転送線24を介してノードN(i、i+1)に転送する(t21)。信号BLC1が“L”に戻ると信号PRE1が“H”になってビット線BLiは0Vの電圧VBL1にされリセットされる(t22)。同時に、電圧VREGが0V、信号VRFY2が“H”となって、第2の読み出しサブデータが“0”の場合のみノードN(i、i+1)は“L”にされる。その後、電圧VREGがVCC、信号VRFY1が“H”となって、第1の読み出しサブデータが“0”の場合のみノードN(i、i+1)は“H”にされる(t23)。信号SEN1とLAT1が“L”になってクロック同期式インバータCI1とCI2は非活性化される(t24)。信号PRO1が“H”になって(t25)、信号SEN1が“H”になる(t26)とクロック同期式インバータCI1が活性化され、ノードN(i、i+1)の電圧がセンスされる。信号LAT1が“H”になる(t27)とクロック同期式インバータCI2が活性化され、センスされたノードN(i、i+1)の信号の論理レベルがラッチされる。信号PRO1が“L”となって(t28)メモリセルMのしきい値電圧が0.0V以上かどうかを検出する動作が終わる。メモリセルが“3”あるいは“1”データを記憶している場合のみ、第1のサブデータ回路22の第1の読み出しサブデータは“0”となる。それ以外の場合は、第1の読み出しサブデータは“1”である。
【0142】
信号CSLiが“H”になる(t30)と、第1の読み出しサブデータは、データ入出力線IOに出力されてデータ出力バッファ4を介してデータ入出力端子5から、外部へ出力される。信号CSLi+1が“H”になる(t31)と、第2の読み出しサブデータは、データ入出力線IOに出力され、データ出力バッファ4を介してデータ入出力端子5から外部へ出力される。
【0143】
読み出し動作中、非選択ビット線BLi+1は、電圧VBL2によって固定される。ここでは例えば0Vにしておく。
【0144】
表8に、メモリセルの4値データと第1および第2の読み出しサブデータの関係を示す。
【0145】
【表8】
【0146】
図18は、データ記憶回路9への制御データの初期設定と書き込み動作を示している。ここでは、ビット線BL0、BL2、…、BLi、…、BL4222が選択され(代表としてBLiを示す)、ワード線WL2が選択されている場合を示す。ここでは、4値記憶の例である。記憶レベルを3レベルに限定すれば容易に3値記憶が実施できる。
【0147】
ビット線BLiに備えられたデータ記憶回路9への制御データの初期設定は次のように行われる。第1のサブデータ回路22の初期サブデータがデータ入出力線IOに転送され、信号CSLiが“H”になって、まず第1のサブデータ回路22に初期サブデータが記憶される。次に、第2のサブデータ回路23の初期サブデータがデータ入出力線IOに転送され、信号CSLi+1が“H”になって、第2のサブデータ回路23に初期サブデータが記憶される。このとき、初期制御データと初期サブデータの関係は、以下の表9に示される。
【0148】
【表9】
【0149】
ここで、全ての初期制御データの設定以前に、信号PRSTを“H”にして全てのデータ記憶回路9の制御データを“0”にリセットしておくことが望ましい。後ほど説明するように制御データ“0”によってメモリセルMの状態は変化させられないので、2112個のデータ記憶回路9の内、所望のデータ記憶回路のみに外部から初期制御データを設定すればよい。もちろん2112個全部のデータ記憶回路9に初期制御データを外部から設定してもよい。信号SEN1は“H”、LAT1は“H”、VRFY1は“L”、SEN2は“H”、LAT2は“H”、VRFY2は“L”、電圧VREGはVCCのままなので図18への表示は省略している。
【0150】
書き込み動作では、まず信号PRE1が“L”となってビット線BLiと電圧VBL1が切り離される(t1)。同時に、信号BLC1が“H”となってビット線BLiは選択される(t1)。電圧VBL2がVCCとなって、nチャネルMOSトランジスタQn32を介して、非選択ビット線BLi+1をVCCに充電する(t2〜t3)。また、信号PRO1が“H”となって、第1のサブデータに従って選択ビット線BLiは充電される(t2〜t3)。このときビット線BLiは、制御データが“0”または“2”の場合VCCに充電され、制御データが“1”または“3”の場合0Vにされる。また、選択ゲート線SG1とワード線WL1〜WL4がVCCにされる(t2〜t3)。選択ゲート線SG2は0Vのままである。この後、信号PRO2が1.8Vとなって、第2のサブデータに従って選択ビット線BLiの電圧は変更される(t3)。第2のサブデータが“0”の場合、予め0Vであったビット線BLiは1.8VよりnチャネルMOSトランジスタQn38のしきい値電圧(例えば1V)分低い0.8Vに充電される。第2のサブデータが“0”の場合、予めVCCであったビット線BLiはnチャネルMOSトランジスタQn38が非導通なのでVCCのままである。第2のサブデータが“1”の場合、nチャネルMOSトランジスタQn38が導通なのでビット線BLiは0Vである。
【0151】
この結果、ビット線BLiは、制御データが“0”の場合VCCに、制御データが“1”の場合0.8Vに、制御データが“2”の場合0Vに、制御データが“3”の場合0Vになる。選択ワード線WL2が20V、非選択ワード線が10Vにされてメモリセルの浮遊ゲートへの電子注入が制御データに応じて始まる(t3〜t4)。ビット線BLが0Vの場合、メモリセルのチャネルとワード線間の電位差が20Vで電子注入が起こる。ビット線BLが0.8Vの場合、メモリセルのチャネルとワード線間の電位差が19.2Vで電子注入が起こるが、メモリセルのチャネルとワード線間の電位差が20Vの場合より少ない。ビット線BLがVCCの場合、メモリセルのチャネルとワード線間の電位差が小さいため電子注入が実質的に起こらない。ワード線WL1〜WL4がVCCに低下された(t4〜t5)後、電圧VBL2が0V、信号PRE1が“H”となってビット線BLiとBLi+1は0Vにリセットされる(t5〜t6)。電圧VBL1は0Vである。またワード線WL1〜WL4も0Vにリセットされる(t5〜t6)。
【0152】
図19,図20,図21はそれぞれ、図18に示された時間t1〜t6で行われる書き込み動作後の、メモリセルの書き込み状態を検出する書き込みベリファイ動作を示している。ここでは、ビット線BL0、BL2、…、BLi、…、BL4222が選択され(代表としてBLiを示す)、ワード線WL2が選択されている場合を示しており、4値記憶の例である。記憶レベルを3レベルに限定すれば容易に3値記憶が実施できる。またここでは、電圧VBL2は0V、信号BLC2は“L”、PRE2は“H”のままなので図19,図20,図21への表示を省略している。
【0153】
まず、電圧VBL1がVCCとなってビット線BLiが“H”に充電される(t1)。続いて信号PRE1が“L”となってビット線BLiと電圧VBL1が切り離される。次いで、選択されたブロックの選択ゲート線SG1とSG2、および非選択ワード線WL1、WL3、WL4が電源電圧VCCにされ、選択ワード線WL2が2.0Vにされる(t2)。
【0154】
選択ワード線WL2が2.0Vになると、“3”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“3”データを記憶している状態に達していればビット線BLiは“H”のままである。“3”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“3”データを記憶している状態に達していなければビット線BLiは“L”になる。“2”あるいは“1”の制御データを記憶しているデータ記憶回路に対応するメモリセルは“3”データを記憶している状態に達しないのでビット線BLiは“L”になる。この後、信号BLC1を“H”にして、変調されたビット線BLiの電圧を転送線24を介してノードN(i、i+1)に転送する(t3)。信号BLC1が“L”に戻った後、信号VRFY1が“H”となり、第1のサブデータが“0”の場合のみ、ノードN(i、i+1)は“H”にされる。ここで電圧VREGはVCCである。信号SEN1とLAT1が“L”になってクロック同期式インバータCI1とCI2は非活性化される(t6)。信号PRO1が“H”になって(t7)、信号SEN1が“H”になる(t8)とクロック同期式インバータCI1が活性化され、ノードN(i、i+1)の電圧がセンスされる。信号LAT1が“H”になる(t9)とクロック同期式インバータCI2が活性化され、センスされたノードN(i、i+1)の信号の論理レベルがラッチされる。信号PRO1が“L”となった(t10)後、信号BLC1を“H”にして、変調されたビット線BLiの電圧をノードN(i、i+1)に再度転送する(t11)。信号VRFY2が“H”となり(t12)、第2のサブデータが“0”の場合のみ、ノードN(i、i+1)は“H”にされる。ここで電圧VREGはVCCである。同時に、信号PRE1が“H”となってビット線BLiは0Vにリセットされる(t12)。信号SEN2とLAT2が“L”になってクロック同期式インバータCI3とCI4は非活性化される(t14)。信号PRO2が“H”になって(t15)、信号SEN2が“H”になる(t16)とクロック同期式インバータCI3が活性化され、ノードN(i、i+1)の電圧がセンスされる。信号LAT2が“H”になる(t17)とクロック同期式インバータCI4が活性化され、センスされたノードN(i、i+1)の信号の論理レベルがラッチされる。この後、信号PRO2が“L”となり(t18)、“3”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“3”データを記憶している状態に達しているか否かの検出が終了する。この時点で、“3”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“3”データを記憶している状態に達していると検出された場合のみ、“3”の制御データを記憶しているデータ記憶回路の制御データは“0”データに変更され、そのほかの場合は、制御データは保持される(変更されない)。
【0155】
続いて“2”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“2”データを記憶している状態に達しているか否かを検出する動作に入る。電圧VBL1がVCCとなってビット線BLiが“H”に充電される(t19)。続いて信号PRE1が“L”となってビット線BLiと電圧VBL1が切り離される。次いで、選択されたブロックの選択ゲート線SG1とSG2、および非選択ワード線WL1、WL3、WL4が電源電圧VCCにされ、選択ワード線WL2が1.2Vにされる(t20)。
【0156】
選択ワード線WL2が1.2Vになると、“2”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“2”データを記憶している状態に達していればビット線BLiは“H”のままである。“2”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“2”データを記憶している状態に達していなければビット線BLiは“L”になる。“1”の制御データを記憶しているデータ記憶回路に対応するメモリセルは“2”データを記憶している状態に達しないのでビット線BLiは“L”になる。この後、信号BLC1を“H”にして、変調されたビット線BLiの電圧を転送線24を介してノードN(i、i+1)に転送する(t21)。信号BLC1が“L”に戻ると信号PRE1が“H”になってビット線BLiは0Vの電圧VBL1にされリセットされる(t22)。同時に、信号PRO1が1.2Vとなり、第1のサブデータが“1”の場合、ノードN(i、i+1)は“L”にされる。第1のサブデータが“0”の場合でノードN(i、i+1)がもともと“H”の場合は、ノードN(i、i+1)は“H”のままである。第1のサブデータが“0”の場合でノードN(i、i+1)がもともと“L”の場合は、nチャネルMOSトランジスタQn32のしきい値電圧を1Vとすると、1.2Vの信号PRO1によってノードN(i、i+1)は高々0.2Vにしかならない。0.2VのノードN(i、i+1)の電圧が“L”と検出されるようにクロック同期式インバータCI3を設定しておけば、ノードN(i、i+1)は“L”のままである。続いて、信号VRFY2が“H”となって、第2のサブデータが“0”の場合のみ、ノードN(i、i+1)は“H”に変更される(t23)。信号SEN2とLAT2が“L”になってクロック同期式インバータCI3とCI4は非活性化される(t24)。信号PRO2が“H”になって(t25)、信号SEN2が“H”になる(t26)とクロック同期式インバータCI3が活性化され、ノードN(i、i+1)の電圧がセンスされる。信号LAT2が“H”になる(t27)とクロック同期式インバータCI4が活性化され、センスされたノードN(i、i+1)の信号の論理レベルがラッチされる。信号PRO2が“L”となって(t28)、“2”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“2”データを記憶している状態に達しているか否かを検出する動作は終わる。この時点で、“3”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“3”データを記憶している状態に達していると検出された場合と、“2”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“2”データを記憶している状態に達していると検出された場合のみ、記憶回路の制御データは“0”データに変更され、そのほかの場合は、制御データは保持される(変更されない)。
【0157】
続いて“1”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“1”データを記憶している状態に達しているか否かを検出する動作に入る。電圧VBL1がVCCとなってビット線BLiが“H”に充電される(t30)。続いて信号PRE1が“L”となってビット線BLiと電圧VBL1が切り離される。次いで、選択されたブロックの選択ゲート線SG1とSG2、および非選択ワード線WL1、WL3、WL4が電源電圧VCCにされ、選択ワード線WL2が0.4Vにされる(t31)。
【0158】
選択ワード線WL2が0.4Vになると、“1”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“1”データを記憶している状態に達していればビット線BLiは“H”のままである。“1”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“1”データを記憶している状態に達していなければビット線BLiは“L”になる。この後、信号BLC1を“H”にして、変調されたビット線BLiの電圧を転送線24を介してノードN(i、i+1)に転送する(t32)。信号BLC1が“L”に戻ると信号PRE1が“H”になってビット線BLiは0Vの電圧VBL1にされリセットされる(t33)。同時に、信号PRO2が1.2Vとなり、第2のサブデータが“1”の場合、ノードN(i、i+1)は“L”にされる。第2のサブデータが“0”の場合でノードN(i、i+1)がもともと“H”の場合は、ノードN(i、i+1)は“H”のままである。第2のサブデータが“0”の場合でノードN(i、i+1)がもともと“L”の場合は、nチャネルMOSトランジスタQn38のしきい値電圧を1Vとすると、1.2Vの信号PRO2によってノードN(i、i+1)は高々0.2Vにしかならない。0.2VのノードN(i、i+1)の電圧が“L”と検出されるようにクロック同期式インバータCI1を設定しておけば、ノードN(i、i+1)は“L”のままである。続いて、信号VRFY1が“H”となって、第1のサブデータが“0”の場合のみ、ノードN(i、i+1)は“H”に変更される(t34)。信号SEN1とLAT1が“L”になってクロック同期式インバータCI1とCI2は非活性化される(t35)。信号PRO1が“H”になって(t36)、信号SEN1が“H”になる(t37)とクロック同期式インバータCI1が活性化され、ノードN(i、i+1)の電圧がセンスされる。信号LAT1が“H”になる(t38)とクロック同期式インバータCI2が活性化され、センスされたノードN(i、i+1)の信号の論理レベルがラッチされる。信号PRO1が“L”となって(t39)、“1”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“1”データを記憶している状態に達しているか否かを検出する動作は終わる。この時点で、“3”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“3”データを記憶している状態に達していると検出された場合と、“2”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“2”データを記憶している状態に達していると検出された場合と、“1”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“1”データを記憶している状態に達していると検出された場合のみ、記憶回路の制御データは“0”データに変更され、そのほかの場合は、制御データは保持される(変更されない)。
【0159】
書き込みベリファイ動作で、メモリセルの書き込み状態からデータ記憶回路9に記憶されている制御データが表10のように変更される。
【0160】
【表10】
【0161】
即ち、第1のサブデータ回路22と第2のサブデータ回路23を含むデータ記憶回路9内で、選択されたメモリセルの書き込み状態と第1のサブデータから決まる転送線24のノードN(i、i+1)上の信号の論理レベルを第2のサブデータ回路23が検出する。更に、選択されたメモリセルの書き込み状態と第2のサブデータから決まる転送線24のノードN(i、i+1)上の信号の論理レベルを第1のサブデータ回路22が検出する。これによって、データ記憶回路に記憶されている制御データの変換が簡単に行えるようになり、回路を簡素化できる。よって、安価なEEPROMを実現することができる。
【0162】
図18のt1〜t6に示される書き込み動作と、図19,図20,図21に示された書き込みベリファイ動作を、全ての制御データが“0”になるまで繰り返し、メモリセルMへのデータ書き込みは行われる。初期制御データが“0”であれば、メモリセルMの状態は変わらない。初期制御データが“1”であれば、メモリセルMには“1”の書き込み状態が設定される。初期制御データが“2”であれば、メモリセルMには“2”の書き込み状態が設定される。初期制御データが“3”であれば、メモリセルMには“3”の書き込み状態が設定される。全ての制御データが“0”であるかどうかは、信号線PTと接地レベルが導通か非導通かを検出すればわかる。全ての制御データが“0”であれば、信号線PTと接地レベルは非導通である。また、書き込み動作毎に選択されたワード線WLの電圧を徐々に増加させても良い。
【0163】
即ち、本発明における不揮発性半導体記憶装置は、複数の不揮発性メモリセルMを含んで構成されるメモリセルアレイ1と、前記メモリセルアレイ1に対して設けられ、前記メモリセルMの書き込み状態を示す読み出し信号を転送するための転送線24と、前記メモリセルアレイ1中の選択されたメモリセルMに書き込み動作中に印加される書き込み制御電圧を決める制御データを記憶するデータ記憶回路9とを具備し、前記データ記憶回路9は、第1のサブデータ回路22(CI1、CI2、Qn32、Qn33、Qn34)と第2のサブデータ回路23(CI3、CI4、Qn38、Qn39、Qn40)を含み、前記制御データは前記第1のサブデータ回路22に記憶されている第1のサブデータと前記第2のサブデータ回路23に記憶されている第2のサブデータで構成され、前記データ記憶回路9は、前記データ記憶回路9に記憶されている前記制御データに基づいて選択されたメモリセルMに前記書き込み制御電圧を印加し、前記第2のサブデータ回路23は、選択されたメモリセルMの書き込み状態と前記第1のサブデータから決まる前記転送線24上の前記読み出し信号の論理レベルを検出し、選択されたメモリセルMが書き込み十分であると検出した場合に書き込みを抑制するように前記第2のサブデータを変更することを特徴とする。
【0164】
さらに、本発明の望ましい実施態様としては、次のものがあげられる。
【0165】
(1)前記第2のサブデータ回路23は、選択されたメモリセルMの書き込み状態と前記第1のサブデータから決まる前記転送線24上の前記読み出し信号の論理レベルを、前記第2のサブデータ回路23に記憶されている前記第2のサブデータに応じて選択的に検出する。
【0166】
(2)前記第1のサブデータ回路22は、選択されたメモリセルMの書き込み状態と前記第2のサブデータから決まる前記転送線24上の前記読み出し信号の論理レベルを検出し、選択されたメモリセルMが書き込み十分であると検出した場合に書き込みを抑制するように前記第1のサブデータを変更する。
【0167】
(3)前記第1のサブデータ回路22は、選択されたメモリセルMの書き込み状態と前記第2のサブデータから決まる前記転送線24上の前記読み出し信号の論理レベルを、前記第1のサブデータ回路23に記憶されている前記第1のサブデータに応じて選択的に検出する。
【0168】
(4)さらに、前記第1のサブデータ回路22は、選択されたメモリセルMの書き込み状態と前記第2のサブデータから決まる前記転送線24上の前記読み出し信号の論理レベルを、前記第1のサブデータ回路22に記憶されている前記第1のサブデータに応じて選択的に検出し、選択されたメモリセルが書き込み十分であると検出した場合に書き込みを抑制するように前記第1のサブデータを変更する。
【0169】
(5)前記メモリセルMは4値記憶可能であって、前記第1および第2のサブデータ回路22、23はそれぞれ1つのフリップフロップ回路(クロック同期式インバータCI1とCI2のフリップフロップ回路、およびクロック同期式インバータCI3とCI4のフリップフロップ回路)を含む。
【0170】
(6)前記メモリセルMは3値記憶可能であって、前記第1および第2のサブデータ回路22、23はそれぞれ1つのフリップフロップ回路(クロック同期式インバータCI1とCI2のフリップフロップ回路、およびクロック同期式インバータCI3とCI4のフリップフロップ回路)を含む。
【0171】
また、本発明における不揮発性半導体記憶装置は、複数の不揮発性メモリセルMを含んで構成されるメモリセルアレイ1と、前記メモリセルアレイ1に対して設けられ、メモリセルMのデータを示す読み出し信号を転送するための転送線24と、前記メモリセルアレイ1中の選択されたメモリセルMのデータを示す読み出しデータを記憶するデータ記憶回路9とを具備し、前記データ記憶回路9は、第1のサブデータ回路22(CI1、CI2、Qn32、Qn33、Qn34)と第2のサブデータ回路23(CI3、CI4、Qn38、Qn39、Qn40)を含み、前記読み出しデータは前記第1のサブデータ回路22に記憶されている第1の読み出しサブデータと前記第2のサブデータ回路23に記憶されている第2の読み出しサブデータで構成され、前記第1のサブデータ回路22は、選択されたメモリセルのデータと前記第2の読み出しサブデータから決まる前記転送線24上の前記読み出し信号の論理レベルを検出して記憶することを特徴とする。
【0172】
さらに、本発明の望ましい実施態様としては、次のものがあげられる。
【0173】
(1)前記第1のサブデータ回路22は、選択されたメモリセルMのデータと前記第2の読み出しサブデータから決まる前記転送線24上の前記読み出し信号の論理レベルを、前記第1のサブデータ回路22に記憶されている前記第1の読み出しサブデータに応じて選択的に検出する。
【0174】
(2)前記メモリセルMは4値記憶可能であって、前記第1および第2のサブデータ回路22、23はそれぞれ1つのフリップフロップ回路(クロック同期式インバータCI1とCI2のフリップフロップ回路、およびクロック同期式インバータCI3とCI4のフリップフロップ回路)を含む。
【0175】
(3)前記メモリセルMは3値記憶可能であって、前記第1および第2のサブデータ回路22、23はそれぞれ1つのフリップフロップ回路(クロック同期式インバータCI1とCI2のフリップフロップ回路、およびクロック同期式インバータCI3とCI4のフリップフロップ回路)を含む。
【0176】
以上のようにして、本発明の第2の実施の形態に係わるEEPROMは、第1のサブデータ回路22と第2のサブデータ回路23を含むデータ記憶回路9内で、選択されたメモリセルMの書き込み状態と第1のサブデータから決まる転送線24のノードN(i、i+1)上の信号の論理レベルを第2のサブデータ回路23が検出する。場合によってはさらに、選択されたメモリセルMの書き込み状態と第2のサブデータから決まる転送線24のノードN(i、i+1)上の信号の論理レベルを第1のサブデータ回路22が検出する。これによって、データ記憶回路に記憶されている制御データの変換が簡単に行えるようになり、回路を簡素化できる。また、選択されたメモリセルMのデータと第2の読み出しサブデータから決まる転送線24のノードN(i、i+1)上の読み出し信号の論理レベルを第1のサブデータ回路22が検出する。これによって、メモリセルのデータの読み出しが簡単に行えるようになり、回路を簡素化できる。よって、安価なEEPROMを実現することができる。
【0177】
なお、本発明は上述した第1、第2の実施の形態に限定されるものではない。NOR型のメモリセルアレイを有する多値記憶不揮発性半導体記憶装置であっても同様に実施できる。また、ホットエレクトロン注入書き込み式多値記憶不揮発性半導体記憶装置であっても同様に実施できる。
【0178】
その他、本発明の要旨を逸脱しない範囲で、種々変型して実施することができる。
【0179】
【発明の効果】
本願の発明に係わるEEPROMは、第1のサブデータ回路と第2のサブデータ回路を含むデータ記憶回路内で、選択されたメモリセルの書き込み状態と第1のサブデータから決まる転送線上の読み出し信号の論理レベルを第2のサブデータ回路が検出する。場合によってはさらに、選択されたメモリセルの書き込み状態と第2のサブデータから決まる転送線上の読み出し信号の論理レベルを第1のサブデータ回路が検出する。これによって、データ記憶回路に記憶されている制御データの変換が簡単に行えるようになり、回路を簡素化できる。
【0180】
また、選択されたメモリセルのデータと第2の読み出しサブデータから決まる転送線上の読み出し信号の論理レベルを第1のサブデータ回路が検出する。これによって、メモリセルのデータの読み出しが簡単に行えるようになり、回路を簡素化できる。よって、安価なEEPROMを実現することができる。
【0181】
従って、本発明によれば、メモリセル以外の制御回路を簡素にすることのできる多値記憶方式のEEPROMが得られる。また、多値記憶EEPROMを2値記憶EEPROMとして用いる場合にも、制御回路を有効に利用できる多値記憶方式のEEPROMを提供することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図。
【図2】図1に示した不揮発性半導体記憶装置におけるメモリセルアレイ及びビット線制御回路の構成例を示す回路図。
【図3】図2に示されたメモリセルと選択トランジスタの断面構成図。
【図4】図2に示されたNAND型セルユニットと2つの選択トランジスタの断面構成図。
【図5】図2に示されたメモリセルアレイとデータ記憶回路のより具体的な構成例について説明するためのもので、2本のビット線に着目して一部の回路構成を抽出して示す回路図。
【図6】データ記憶回路における図5に示した回路の周辺の回路構成を示す回路図。
【図7】第1の実施の形態に係る不揮発性半導体記憶装置のメモリセルに記憶されている4値データの読み出し動作を示すタイミングチャート。
【図8】本発明の第1の実施の形態に係る不揮発性半導体記憶装置のデータ記憶回路への制御データの初期設定と書き込み動作を示すタイミングチャート。
【図9】本発明の第1の実施の形態に係わる不揮発性半導体記憶装置の書き込みベリファイ動作を示すタイミングチャート。
【図10】本発明の第1の実施の形態に係わる不揮発性半導体記憶装置のメモリセルに記憶されている2値データの読み出し動作を示すタイミングチャート。
【図11】本発明の第1の実施の形態に係わる不揮発性半導体記憶装置のサブデータ回路へのサブデータの初期設定と書き込み動作を示すタイミングチャート。
【図12】本発明の第1の実施の形態に係わる不揮発性半導体記憶装置のベリファイ動作を示すタイミングチャート。
【図13】本発明の第2の実施の形態に係わる不揮発性半導体記憶装置の構成について説明するためのもので、上記図2に示されたメモリセルアレイとデータ記憶回路のより具体的な他の構成例を示す回路図。
【図14】図13に示された回路におけるクロック同期式インバータのシンボル図及びその詳細な回路図。
【図15】データ記憶回路における図13に示された回路の周辺の回路構成を示す回路図。
【図16】本発明の第2の実施の形態に係わる不揮発性半導体記憶装置のメモリセルに記憶されている4値データの第1の読み出し動作を示すタイミングチャート。
【図17】本発明の第2の実施の形態に係わる不揮発性半導体記憶装置のメモリセルに記憶されている4値データの第2の読み出し動作を示すタイミングチャート。
【図18】本発明の第2の実施の形態に係わる不揮発性半導体記憶装置のデータ記憶回路への制御データの初期設定と書き込み動作を示すタイミングチャート。
【図19】本発明の第2の実施の形態に係わる不揮発性半導体記憶装置の第1の書き込みベリファイ動作を示すタイミングチャート。
【図20】本発明の第2の実施の形態に係わる不揮発性半導体記憶装置の第2の書き込みベリファイ動作を示すタイミングチャート。
【図21】本発明の第2の実施の形態に係わる不揮発性半導体記憶装置の第3の書き込みベリファイ動作を示すタイミングチャート。
【符号の説明】
1…メモリセルアレイ、2…ビット線制御回路、3…カラムデコーダ、4…データ入出力バッファ、5…データ入出力端子、6…ワード線制御回路、7…制御信号および制御電圧発生回路、8…制御信号入出力端子、9…データ記憶回路、10…p型半導体基板、11…n型の拡散層、12…絶縁膜、13…浮遊ゲート、14…絶縁膜、15…制御ゲート、16…絶縁膜、17…選択ゲート、24…転送線、M…メモリセル、S1、S2…選択トランジスタ、WL…ワード線、BL…ビット線、SG…選択ゲート線、SRC…ソース線、Qn…nチャネルMOSトランジスタ、Qp…pチャネルMOSトランジスタ、CAP1…キャパシタ、CI…クロック同期式インバータ、VCC…電源電圧。
Claims (2)
- 複数の不揮発性メモリセルを含んで構成されるメモリセルアレイと、
前記メモリセルアレイに対して設けられ、前記メモリセルの書き込み状態を示す読み出し信号を転送するための転送線と、
前記メモリセルアレイ中の選択されたメモリセルに書き込み動作中に印加される書き込み制御電圧を決める制御データを記憶するデータ記憶回路と
を具備し、
前記データ記憶回路は、第1のサブデータ回路と第2のサブデータ回路を含み、前記制御データは前記第1のサブデータ回路に記憶されている第1のサブデータと前記第2のサブデータ回路に記憶されている第2のサブデータで構成され、
前記データ記憶回路は、前記データ記憶回路に記憶されている前記制御データに基づいて選択されたメモリセルに前記書き込み制御電圧を印加し、
前記第1のサブデータ回路は、電流通路の一端が転送線上のノードに接続され、電流通路の他端が第1のクロック同期式インバータの入力端に接続され、ゲートに第1の信号が供給される第1MOSトランジスタと、電流通路の一端が前記ノードに接続され、ゲートに第2の信号が供給される第2MOSトランジスタと、電流通路の一端が前記第2MOSトランジスタの電流通路の他端に接続され、電流通路の他端が第3の信号が供給される端子に接続され、ゲートが前記第1のクロック同期式インバータの入力端に接続される第3MOSトランジスタと、入力端が前記第1のクロック同期式インバータの出力端に接続され、出力端が前記第1のクロック同期式インバータの入力端に接続される第2のクロック同期式インバータとを備え、選択されたメモリセルの書き込み状態と前記第2のサブデータから決まる前記転送線上の前記読み出し信号の論理レベルを検出し、選択されたメモリセルが書き込み十分であると検出した場合に書き込みを抑制するように前記第1のサブデータを変更し、
前記第2のサブデータ回路は、電流通路の一端が前記ノードに接続され、電流通路の他端が第3のクロック同期式インバータの入力端に接続され、ゲートに第4の信号が供給される第4MOSトランジスタと、電流通路の一端が前記ノードに接続され、ゲートに第5の信号が供給される第5MOSトランジスタと、電流通路の一端が前記第5MOSトランジスタの電流通路の他端に接続され、電流通路の他端が前記端子に接続され、ゲートが前記第3のクロック同期式インバータの入力端に接続される第6MOSトランジスタと、入力端が前記第3のクロック同期式インバータの出力端に接続され、出力端が前記第3のクロック同期式インバータの入力端に接続される第4のクロック同期式インバータとを備え、選択されたメモリセルの書き込み状態と前記第1のサブデータから決まる前記転送線上の前記読み出し信号の論理レベルを、前記第2のサブデータ回路に記憶されている前記第2のサブデータに応じて選択的に検出し、選択されたメモリセルが書き込み十分であると検出した場合に書き込みを抑制するように前記第2のサブデータを変更し、
4値の書き込みベリファイにおいて、前記第3の信号を電源電圧に設定し、前記第1または第4の信号によって前記第1または第4MOSトランジスタがオンし、前記ノードの電圧レベルが前記第1あるいは第3のクロック同期式インバータでセンスされる前に、前記第2の信号により前記第2MOSトランジスタをオン、または前記第5の信号により前記第5MOSトランジスタをオンさせ、前記第1あるいは第2のサブデータに応じて、前記ノードの電圧レベルを前記第3のMOSトランジスタまたは前記第6のMOSトランジスタをオンさせて調整し、
4値のデータに対応してワード線電圧を前記電源電圧よりも低い第1の電圧レベル、前記第1の電圧よりも低い第2の電圧レベル、前記第1,第2の電圧レベルよりも低く且つ接地レベルよりも高い第3の電圧レベルに変更させた3回の読み出し動作を行い、
ワード線が前記第1の電圧レベルの読み出しでは、“3”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“3”データを記憶している状態に達していると検出された場合のみ、“3”の制御データを記憶しているデータ記憶回路の制御データは“0”データに変更され、そのほかの場合は、制御データは保持され、
ワード線が前記第2の電圧レベルの読み出しでは、“3”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“3”データを記憶している状態に達していると検出された場合と、“2”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“2”データを記憶している状態に達していると検出された場合のみ、記憶回路の制御データは“0”データに変更され、そのほかの場合は、制御データは保持され、
ワード線が前記第3の電圧レベルの読み出しでは、“3”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“3”データを記憶している状態に達していると検出された場合と、“2”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“2”データを記憶している状態に達していると検出された場合と、“1”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“1”データを記憶している状態に達していると検出された場合のみ、記憶回路の制御データは“0”データに変更され、そのほかの場合は、制御データは保持される
ことを特徴とする不揮発性半導体記憶装置。 - 複数の不揮発性メモリセルを含んで構成されるメモリセルアレイと、
前記メモリセルアレイに対して設けられ、前記メモリセルの書き込み状態を示す読み出し信号を転送するための転送線と、
前記メモリセルアレイ中の選択されたメモリセルに書き込み動作中に印加される書き込み制御電圧を決める制御データを記憶するデータ記憶回路と
を具備し、
前記データ記憶回路は、第1のサブデータ回路と第2のサブデータ回路を含み、前記制御データは前記第1のサブデータ回路に記憶されている第1のサブデータと前記第2のサブデータ回路に記憶されている第2のサブデータで構成され、
前記データ記憶回路は、前記データ記憶回路に記憶されている前記制御データに基づいて選択されたメモリセルに前記書き込み制御電圧を印加し、
前記第1のサブデータ回路は、電流通路の一端が転送線上のノードに接続され、電流通路の他端が第1のクロック同期式インバータの入力端に接続され、ゲートに第1の信号が供給される第1MOSトランジスタと、電流通路の一端が前記ノードに接続され、ゲートに第2の信号が供給される第2MOSトランジスタと、電流通路の一端が前記第2MOSトランジスタの電流通路の他端に接続され、電流通路の他端が第3の信号が供給される端子に接続され、ゲートが前記第1のクロック同期式インバータの入力端に接続される第3MOSトランジスタと、入力端が前記第1のクロック同期式インバータの出力端に接続され、出力端が前記第1のクロック同期式インバータの入力端に接続される第2のクロック同期式インバータとを備え、選択されたメモリセルの書き込み状態と前記第2のサブデータから決まる前記転送線上の前記読み出し信号の論理レベルを、前記第1のサブデータ回路に記憶されている前記第1のサブデータに応じて選択的に検出し、選択されたメモリセルが書き込み十分であると検出した場合に書き込みを抑制するように前記第1のサブデータを変更し、
前記第2のサブデータ回路は、電流通路の一端が前記ノードに接続され、電流通路の他端が第3のクロック同期式インバータの入力端に接続され、ゲートに第4の信号が供給される第4MOSトランジスタと、電流通路の一端が前記ノードに接続され、ゲートに第5の信号が供給される第5MOSトランジスタと、電流通路の一端が前記第5MOSトランジスタの電流通路の他端に接続され、電流通路の他端が前記端子に接続され、ゲートが前記第3のクロック同期式インバータの入力端に接続される第6MOSトランジスタと、入力端が前記第3のクロック同期式インバータの出力端に接続され、出力端が前記第3のクロック同期式インバータの入力端に接続される第4のクロック同期式インバータとを備え、選択されたメモリセルの書き込み状態と前記第1のサブデータから決まる前記転送線上の前記読み出し信号の論理レベルを検出し、選択されたメモリセルが書き込み十分であると検出した場合に書き込みを抑制するように前記第2のサブデータを変更し、
4値の書き込みベリファイにおいて、前記第3の信号を電源電圧に設定し、前記第1または第4の信号によって前記第1または第4MOSトランジスタがオンし、前記ノードの電圧レベルが前記第1あるいは第3のクロック同期式インバータでセンスされる前に、前記第2の信号により前記第2MOSトランジスタをオン、または前記第5の信号により前記第5MOSトランジスタをオンさせ、前記第1あるいは第2のサブデータに応じて、前記ノードの電圧レベルを前記第3のMOSトランジスタまたは前記第6のMOSトランジスタをオンさせて調整し、
4値のデータに対応してワード線電圧を前記電源電圧よりも低い第1の電圧レベル、前記第1の電圧よりも低い第2の電圧レベル、前記第1,第2の電圧レベルよりも低く且つ接地レベルよりも高い第3の電圧レベルに変更させた3回の読み出し動作を行い、
ワード線が前記第1の電圧レベルの読み出しでは、“3”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“3”データを記憶している状態に達していると検出された場合のみ、“3”の制御データを記憶しているデータ記憶回路の制御データは“0”データに変更され、そのほかの場合は、制御データは保持され、
ワード線が前記第2の電圧レベルの読み出しでは、“3”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“3”データを記憶している状態に達していると検出された場合と、“2”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“2”データを記憶している状態に達していると検出された場合のみ、記憶回路の制御データは“0”データに変更され、そのほかの場合は、制御データは保持され、
ワード線が前記第3の電圧レベルの読み出しでは、“3”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“3”データを記憶している状態に達していると検出された場合と、“2”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“2”データを記憶している状態に達していると検出された場合と、“1”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“1”データを記憶している状態に達していると検出された場合のみ、記憶回路の制御データは“0”データに変更され、そのほかの場合は、制御データは保持される
ことを特徴とする不揮発性半導体記憶装置。
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