JP4273558B2 - 不揮発性半導体記憶装置およびその消去ベリファイ方法 - Google Patents
不揮発性半導体記憶装置およびその消去ベリファイ方法 Download PDFInfo
- Publication number
- JP4273558B2 JP4273558B2 JP07218599A JP7218599A JP4273558B2 JP 4273558 B2 JP4273558 B2 JP 4273558B2 JP 07218599 A JP07218599 A JP 07218599A JP 7218599 A JP7218599 A JP 7218599A JP 4273558 B2 JP4273558 B2 JP 4273558B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- threshold voltage
- voltage
- data
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置およびその消去ベリファイ方法に関し、特に、ローカルセルフブースト法を用いて多値並列書き込みを行うようにした多値型のＮＡＮＤ型フラッシュメモリに適用して好適なものである。
【０００２】
【従来の技術】
近年、各種記録装置やハードディスク装置に比べて電気的特性に優れたフラッシュメモリが映像・音声機器や携帯用情報機器等における記録媒体として普及しつつある。フラッシュメモリは、電気的書き換え可能な不揮発性半導体記憶装置であり、大別してそのメモリセルの接続関係および構造からＮＯＲ型とＮＡＮＤ型とに分けられる。
【０００３】
ＮＯＲ型フラッシュメモリは、各々のメモリセルがビット線に接続されており、サイズおよびコスト面で不利であるがランダムアクセスが可能とされている。一方、ＮＡＮＤ型フラッシュメモリは、ＮＡＮＤストリングと称される直列接続された所定メモリセル毎に選択トランジスタを介してビット線と接続されている。
【０００４】
図１３に、ＮＡＮＤ型フラッシュメモリのメモリセルアレイの等価回路を示す。図１３に示すように、ＮＡＮＤストリングは、例えば、選択トランジスタＤＳと、１６個のメモリセルＭ1 〜Ｍ16と、選択トランジスタＳＳとにより構成されている。このＮＡＮＤストリングにおいては、メモリセルＭ1 〜Ｍ16が直列に接続されている。そして、メモリセルＭ1 のドレインが選択トランジスタＤＳを介してビット線ＢＬと接続されていると共に、メモリセルＭ16のソースが選択トランジスタＳＳを介してソース線ＳＬと接続されている。メモリセルＭ1 〜Ｍ16は、スタックゲート型のｎチャネルＭＯＳトランジスタからなり、選択トランジスタＤＳおよび選択トランジスタＳＳはｎチャネルＭＯＳトランジスタからなる。これらのメモリセルＭ1 〜Ｍ16、選択トランジスタＤＳおよび選択トランジスタＳＳのうち、チャネル長方向に互いに隣接するもの同士は、ソース領域またはドレイン領域となるｎ+ 型拡散層を共有している。また、選択トランジスタＳＳのソース領域となるｎ+ 型拡散層はチャネル幅方向に延在しており、ソース線ＳＬを構成している。これらのメモリセルＭ1 〜Ｍ16、選択トランジスタＤＳおよび選択トランジスタＳＳは、例えば、Ｓｉ基板に設けられたｐウェル１０１中に形成される。
【０００５】
ＮＡＮＤストリングを構成するメモリセルＭ1 〜Ｍ16のコントロールゲートは、それぞれワード線ＷＬ１〜ＷＬ１６と接続されている。また、選択トランジスタＤＳのゲートは選択ゲート線ＤＳＧと接続され、選択トランジスタＳＳのゲートは選択ゲート線ＳＳＧと接続されている。
【０００６】
ＮＡＮＤ型フラッシュメモリのメモリセルアレイは、上述のように構成されたＮＡＮＤストリングが行方向および列方向にマトリクス状に配列されて構成されている。このメモリセルアレイは、複数の行ブロック（以下、単にブロックと称する）に分割されている。各ブロック内においては、行方向に、ワード線および選択ゲート線を共有する所定数のＮＡＮＤストリングが並列に配列されている。このブロックは、メモリセルに記憶されたデータを消去する際の消去単位となっている。
【０００７】
このように、ＮＡＮＤ型フラッシュメモリにおいては、直列接続された所定数のメモリセルからなるＮＡＮＤストリング毎にビット線と接続されていることにより、ＮＯＲ型フラッシュメモリに比べてビット当たりの占有面積が小さく、記憶容量の大容量化に適しているという特徴がある。さらに、近年では、フラッシュメモリチップの集積度の向上に加えて、記憶方式に関しても１つのメモリセルに複数ビットの情報を蓄えるようにした、いわゆる多値記憶方式が開発されており、ＮＡＮＤ型フラッシュメモリの記憶容量は益々大容量化されている。
【０００８】
図１４は、１つのメモリセルに２ビットからなり４値をとるデータを記憶することが可能な４値型のＮＡＮＤ型フラッシュメモリにおける、メモリセルのしきい値電圧の分布と記憶データ内容との対応関係を示す。
【０００９】
この場合、図１４に示すように、メモリセルのしきい値電圧Ｖthは、データ”００”、”０１”、”１０”、”１１”に対応した４状態をとる。すなわち、図１４において、分布Ａはデータ”００”が書き込まれて第３の正のしきい値電圧のプログラム状態とされるメモリセルの分布であり、分布Ｂはデータ”０１”が書き込まれて第２の正のしきい値電圧のプログラム状態とされるメモリセルの分布であり、分布Ｃはデータ”１０”が書き込まれて第１の正のしきい値電圧のプログラム状態とされるメモリセルの分布である。また、分布Ｄはデータ”１１”が書き込まれて負のしきい値電圧の消去状態とされるメモリセルの分布である。なお、図１４においては、書き込みベリファイ動作時の各プログラム状態に対応する選択ワード線電圧がＶVF1,ＶVF2,ＶVF3 で示され、読み出し動作時の各プログラム状態に対応する選択ワード線電圧がＶRD1,ＶRD2,ＶRD3 で示されている。その大小関係は、ＶVF3 ＞ＶRD3 ＞ＶVF2 ＞ＶRD2 ＞ＶVF1 ＞ＶRD1 である。
【００１０】
また、図１５は、１つのメモリセルに３ビットからなり８値をとるデータを記憶することが可能な８値型のＮＡＮＤ型フラッシュメモリにおける、メモリセルのしきい値電圧の分布と記憶データ内容との対応関係を示す。
【００１１】
この場合、図１５に示すように、メモリセルのしきい値電圧Ｖthは、データ”０００”、”００１”、”０１０”、”０１１”、”１００”、”１０１”、”１１０”、”１１１”に対応した８状態をとる。すなわち、図１５において、分布Ａはデータ”０００”が書き込まれて第７の正のしきい値電圧のプログラム状態とされるメモリセルの分布であり、分布Ｂはデータ”００１”が書き込まれて第６の正のしきい値電圧のプログラム状態とされるメモリセルの分布であり、分布Ｃはデータ”０１０”が書き込まれて第５の正のしきい値電圧のプログラム状態とされるメモリセルの分布であり、分布Ｄはデータ”０１１”が書き込まれて第４の正のしきい値電圧のプログラム状態とされるメモリセルの分布であり、分布Ｅはデータ”１００”が書き込まれて第３の正のしきい値電圧のプログラム状態とされるメモリセルの分布であり、分布Ｆはデータ”１０１”が書き込まれて第２の正のしきい値電圧のプログラム状態とされるメモリセルの分布であり、分布Ｇはデータ”１１０”が書き込まれて第１の正のしきい値電圧のプログラム状態とされるメモリセルの分布である。また、分布Ｈはデータ”１１１”が書き込まれて負のしきい値電圧の消去状態とされるメモリセルの分布である。なお、図１５においては、書き込みベリファイ動作時の各プログラム状態に対応する選択ワード線電圧がＶVF1,ＶVF2,ＶVF3,ＶVF4,ＶVF5,ＶVF6,ＶVF7 で示され、読み出し動作時の各プログラム状態に対応する選択ワード線電圧がＶRD1,ＶRD2,ＶRD3,ＶRD4,ＶRD5,ＶRD6,ＶRD7 で示されている。その大小関係は、ＶVF7 ＞ＶRD7 ＞ＶVF6 ＞ＶRD6 ＞ＶVF5 ＞ＶRD5 ＞ＶVF4 ＞ＶRD4 ＞ＶVF3 ＞ＶRD3 ＞ＶVF2 ＞ＶRD2 ＞ＶVF1 ＞ＶRD1 である。
【００１２】
多値型のＮＡＮＤ型フラッシュメモリにおいては、上述のようなメモリセルのしきい値電圧と記憶データとの対応関係に基づいて、データの書き込みおよび読み出しがなされる。
【００１３】
このような多値型のＮＡＮＤ型フラッシュメモリにおいては、メモリセルにデータを書き込む際に、その書き込み速度向上のため、ビット線に書き込みデータに応じた複数レベルの電圧を与えて多値データを同時に書き込む、いわゆる多値並列書き込み方式が用いられる。
【００１４】
また、１つのメモリセルが複数のプログラム状態を有する多値型のＮＡＮＤ型フラッシュメモリでは、書き込み時のディスターブによる誤動作を防ぐ必要がある。これを実現する手法として、例えば、セルフブースト（Self Boost）法やローカルセルフブースト（Local Self Boost）法が知られている。これらのセルフブースト法やローカルセルフブースト法は、書き込み対象のワード線（選択ワード線）上に存在する非書き込みセルのフローティングゲートへの電子注入を防ぐために、その非書き込みセルが含まれるＮＡＮＤストリングを選択トランジスタの働きによりビット線から切り離し、非書き込みセルのチャネル電位をワード線との容量結合によって所定の書き込み禁止電位に昇圧させ、これによって、非書き込みセルへの書き込みを行わないようにする方法である。
【００１５】
このとき、セルフブースト法やローカルセルフブースト法では、ビット線側の選択ゲート線（図１３における選択ゲート線ＤＳＧ）はＶccレベルに設定されるため、ビット線を介してＮＡＮＤストリング中のメモリセルのチャネルに供給できる電圧は、ビット線側の選択トランジスタ（図１３における選択トランジスタＤＳ）によってＶcc−ＶthDSに制限される（ただし、ＶthDSはビット線側の選択トランジスタのしきい値電圧）。このため、書き込み時にビット線に印加できる電圧の上限は、Ｖcc−ＶthDSからマージンを見た電圧、例えば１．５Ｖ程度となる。
【００１６】
多値並列書き込みを行う場合は、上述の点を考慮して、書き込みデータに応じたビット線電圧が設定される。具体的には、４値型のＮＡＮＤ型フラッシュメモリにおいては、例えば、書き込みデータが”００”の場合のビット線電圧は０Ｖ、書き込みデータが”０１”の場合のビット線電圧は１．２Ｖ、書き込みデータが”１０”の場合のビット線電圧は１．４Ｖ、書き込みデータが”１１”の場合のビット線電圧はＶccレベル（Ｖccは電源電圧）といった具合に、書き込みデータに応じてビット線電圧が設定される。また、８値型のＮＡＮＤ型フラッシュメモリにおいては、例えば、書き込みデータが”００ｘ”（ｘ：０または１）の場合のビット線電圧は０Ｖ、書き込みデータが”０１ｘ”（ｘ：０または１）の場合のビット線電圧は１．２Ｖ、書き込みデータが”１０ｘ”（ｘ：０または１）の場合のビット線電圧は１．４Ｖ、書き込みデータが”１１０”の場合のビット線電圧は１．４Ｖ、書き込みデータが”１１１”（データ非書き込み）の場合のビット線電圧はＶccといった具合に、書き込みデータに応じてビット線電圧が設定される。
【００１７】
以下に、特開平８−２７９２９７号公報に開示されているローカルセルフブースト法の動作原理について具体的に説明する。図１６は、このローカルセルフブースト法の動作原理の説明に用いるＮＡＮＤ型フラッシュメモリのメモリセルアレイの等価回路図である。なお、図１６において、ＮＡＮＤストリングＡ１，Ａ２は、メモリセルアレイの同一ブロック内に配列されたものであり、それぞれ図１３に示すＮＡＮＤストリングと同様に構成されている。ここでは、ワード線ＷＬ１〜ＷＬ１６のうちワード線ＷＬ６を選択ワード線とし、このワード線ＷＬ６上のメモリセルにページ単位で多値データを同時に書き込み、この際、ワード線ＷＬ６上の選択メモリセルのうち、ビット線ＢＬ１と接続されるＮＡＮＤストリングＡ１中の選択メモリセルＭ6-1 に所定のデータを書き込むようにし、ビット線ＢＬ２と接続されるＮＡＮＤストリングＡ２中の選択メモリセルＭ6-2 にはデータの書き込みを行わないものとして説明する。
【００１８】
図１６に示すように、ローカルセルフブースト法を用いて選択されたメモリセルにデータを書き込む場合は、ビット線ＢＬ１，ＢＬ２に書き込みデータに応じたビット線電圧が印加される。このとき、データ書き込み側のビット線ＢＬ１には０〜１．４Ｖが印加され、データ非書き込み側のビット線ＢＬ２にはＶccが印加される。そして、選択ワード線であるワード線ＷＬ６に所定のプログラム電圧ＶPGM （例えば１８Ｖ程度）が印加される。このとき、セルフブースト法においては、全ての非選択ワード線に書き込みパス電圧Ｖpass（＜ＶPGM 、例えば１０Ｖ程度）が印加されるのに対して、このローカルセルフブースト法においては、選択ワード線に隣接する非選択ワード線、すなわちワード線ＷＬ５，ＷＬ７に書き込みパス電圧Ｖpassより低い電圧（例えば０Ｖ）が印加され、残りの非選択ワード線、すなわちワード線ＷＬ１〜ＷＬ４，ＷＬ８〜ＷＬ１６に書き込みパス電圧Ｖpassが印加される。また、選択トランジスタＤＳ１，ＤＳ２のゲートと接続される選択ゲート線ＤＳＧにＶccが印加され、選択トランジスタＳＳ１，ＳＳ２のゲートと接続される選択ゲート線ＳＳＧ、ソース線ＳＬおよびＮＡＮＤストリングＡ１，Ａ２が設けられるｐウェル１０１には０Ｖが印加される。
【００１９】
これにより、選択ワード線であるワード線ＷＬ６上の選択メモリセルＭ6-1 、Ｍ6-2 のうち、データ書き込みとされる選択メモリセルＭ6-1 においては、そのコントロールゲートに印加されるプログラム電圧ＶPGM とチャネル電位との電界によってＦＮトンネリング現象が起こり、データの書き込みがなされる。一方、データ非書き込みとされる選択メモリセルＭ6-2 においては、チャネルがワード線との容量結合によって書き込み禁止電位に昇圧され、データの書き込みが行われない。
【００２０】
この際、このローカルセルフブースト法においては、データ非書き込みとされる選択メモリセルＭ6-2 が含まれるＮＡＮＤストリングＡ２のチャネル全体の電位が、ビット線ＢＬ２側からの充電によってＶcc−ＶthDSレベルに達すると、そのＮＡＮＤストリングＡ２中の選択トランジスタＤＳ２がカットオフする。これにより、そのＮＡＮＤストリングＡ２中のメモリセルのチャネルはビット線ＢＬ２から切り離され、選択ワード線および非選択ワード線との容量結合によって昇圧される。このとき、選択ワード線（ＷＬ６）に隣接する非選択ワード線（ＷＬ５，ＷＬ７）の印加電圧が０Ｖであることにより、その昇圧の途中で、選択メモリセルＭ6-2 の両側に隣接するメモリセルＭ5-2 、Ｍ7-2 がカットオフし、その後、選択メモリセルＭ6-2 のチャネルは選択ワード線（ＷＬ６）との容量結合によって昇圧される。その結果、この選択メモリセルＭ6-2 のチャネルは、セルフブースト法を用いた場合よりも高い書き込み禁止電位に昇圧される。
【００２１】
このように、ローカルセルフブースト法は、セルフブースト法に比べて、データ非書き込みとされる選択メモリセルが書き込み時にディスターブ（ＶPGM ディスターブ）を受けにくいという利点がある。
【００２２】
【発明が解決しようとする課題】
ところで、従来の２値型のＮＡＮＤ型フラッシュメモリにおいては、特に消去ベリファイを行わず、消去動作時に十分に消去パルスを与えてメモリセルのデータ消去を行っていた。これは、消去状態のメモリセルのしきい値電圧分布が、動作に対して特に問題となることが無かったためである。
【００２３】
しかしながら、多値型のＮＡＮＤ型フラッシュメモリにおいては、上述のローカルセルフブースト法を用いて多値並列書き込みを行う場合、その動作上の制限として、消去状態のメモリセルのしきい値電圧分布を所定の範囲内にする必要がある。この理由について具体的に説明する。
【００２４】
すなわち、図１６に示すように、多値並列書き込みを行う場合、ビット線ＢＬ１，ＢＬ２に書き込みデータに応じたビット線電圧が印加される。このとき、ローカルセルフブースト法を用いた場合は、選択ワード線（ＷＬ６）にプログラム電圧ＶPGM が印加され、選択ワード線に隣接する非選択ワード線（ＷＬ５，ＷＬ７）に０Ｖが印加され、残りの非選択ワード線（ＷＬ１〜ＷＬ４，ＷＬ８〜ＷＬ１６）に書き込みパス電圧Ｖpassが印加される。
【００２５】
ここで、ＮＡＮＤ型フラッシュメモリにおいては、選択メモリセルＭ6-1 ，Ｍ6-2 よりもビット線ＢＬ１，ＢＬ２とのコンタクト部に近い側に存在するメモリセルＭ1-1 〜Ｍ5-1 、Ｍ1-2 〜Ｍ5-2 は、この時点では、通常、未書き込み状態で消去状態とされている。この場合、データ書き込み側のＮＡＮＤストリングＡ１においては、選択メモリセルＭ6-1 よりもビット線ＢＬ１とのコンタクト部に近い側に存在する消去状態のメモリセルＭ5-1 のコントロールゲートに０Ｖが印加されることになる。このとき、メモリセルＭ5-1 のしきい値電圧がある値、例えば−１．５Ｖ以下になっていないと、ＮＡＮＤストリングＡ１のチャネル全体がある程度充電された時点でこのメモリセルＭ5-1 がカットオフ状態となるため、データの書き込みを行うべき選択メモリセルＭ6-1 のチャネルにビット線ＢＬ１からの電圧を伝えることができなくなり、多値データの書き込みを行うことができなくなるという問題が生じる。
【００２６】
また、データ書き込み側のＮＡＮＤストリングＡ１においては、ビット線ＢＬ１側の選択トランジスタＤＳがオン状態であることにより、このＮＡＮＤストリングＡ１のチャネルはビット線ＢＬ１と同電位（０〜１．４Ｖ）となっている。この場合、コントロールゲートに書き込みパス電圧Ｖpassが印加されるメモリセルＭ1-1 〜Ｍ4-1 、Ｍ8-1 〜Ｍ16-1においては、Ｖpassとチャネル電位との電界により弱いＦＮトンネリング現象が起こり、ディスターブ（Ｖpassディスターブ）を受ける。このとき、書き込み開始前（消去状態）の選択メモリセルＭ6-1 のしきい値電圧が極端に低く、例えば−８Ｖ以下であると、この選択メモリセルＭ6-1 が所望のプログラム状態とされるまでに必要な書き込み回数（書き込み時間）が増加するため、メモリセルＭ1-1 〜Ｍ4-1 、Ｍ8-1 〜Ｍ16-1のディスターブ耐性が低下するという問題が生じる。
【００２７】
このように、多値型のＮＡＮＤ型フラッシュメモリにおいて、ローカルセルフブースト法を用いて多値並列書き込みを行う場合は、多値並列書き込みを実現する観点から消去状態のメモリセルのしきい値電圧分布の上限を例えば−１．５Ｖとする必要があり、書き込み時のディスターブ耐性の向上を図る観点から消去状態のメモリセルのしきい値電圧分布の下限を例えば−８Ｖ程度とする必要がある。したがって、多値型のＮＡＮＤ型フラッシュメモリメモリにおいては、信頼性の向上を図るために、書き込み時に書き込みベリファイを行うようにしているのと同様に、消去時にも消去ベリファイを行う必要がある。この際、回路規模の増大を抑制する観点から、書き込みベリファイ時のしきい値電圧の判定と、消去ベリファイ時のしきい値電圧の判定とを同一のセンスアンプ回路を用いて行うのが現実的である。
【００２８】
しかしながら、現状のＮＡＮＤ型フラッシュメモリでは、書き込みベリファイ時に使用しているセンスアンプ回路を用いて消去ベリファイを行おうとすると、必要とされるしきい値電圧の判定ができないという問題がある。
【００２９】
すなわち、書き込みベリファイ時のしきい値電圧の判定は、ビット線側の選択ゲート線、ソース線側の選択ゲート線および非選択ワード線に所定のハイレベルの電圧、Ｐ５Ｖ（読み出し時のパス電圧で例えば６Ｖ程度）を印加した状態で、選択ワード線に所定の電圧を印加してＮＡＮＤストリング中の選択メモリセルに対して読み出しを実行し、セル電流の有無をセンスアンプ回路で検出することにより行われる。このとき、ソース線およびＮＡＮＤストリングが設けられるｐウェルには、それぞれ０Ｖが印加される。
【００３０】
この書き込みベリファイの場合、セル電流が所定の判定電流以下であれば、選択メモリセルのしきい値電圧が所望のプログラム状態に達している（書き込み十分）と判定され、セル電流が所定の判定電流以上であれば、選択メモリセルのしきい値電圧が所望のプログラム状態に達していない（書き込み不十分）と判定される。ここで、この書き込みベリファイ時の判定電流は、読み出しを行う際に誤動作を引き起こすＡＧＬ（Array Ground Line ）ノイズの影響を無くすために、通常、１μＡ程度とされている。
【００３１】
一方、消去ベイリファ時のしきい値電圧の判定は、ビット線側の選択ゲート線およびソース線側の選択ゲート線にＰ５Ｖを印加した状態で、全ワード線に０Ｖを印加してＮＡＮＤストリング中の全メモリセルに対して読み出しを実行し、セル電流の有無をセンスアンプ回路で検出することにより行うことが可能である。このとき、書き込みベリファイ時と同様に、ソース線およびＮＡＮＤストリングが設けられるｐウェルには、それぞれ０Ｖが印加される。
【００３２】
この消去ベリファイの場合、セル電流が所定の判定電流以上であれば、そのＮＡＮＤストリング中の全メモリセルのしきい値電圧が所望の消去状態に達している（消去十分）と判定され、セル電流が所定の判定電流以下であれば、そのＮＡＮＤストリング中にしきい値電圧が所望の消去状態に達していないメモリセルが含まれる（消去不十分）と判定される。ここで、図１７に、消去状態のメモリセルに対してワード線に０Ｖを印加して読み出しを実行した時の、メモリセルのしきい値電圧とセル電流との関係を示す。図１７より、しきい値電圧が−１．５Ｖのメモリセルに対してワード線に０Ｖを印加して読み出しを実行した場合、２．８μＡのセル電流が流れることがわかる。言い換えれば、消去ベリファイ時に、メモリセルのしきい値電圧が−１．５Ｖ以下であるかを判定するためには、２．８μＡの判定電流が必要であり、書き込みベリファイ時と同じ１μＡの判定電流では、本来必要とされるしきい値電圧の判定を行うことができないことがわかる。
【００３３】
このように、現状のＮＡＮＤ型フラッシュメモリにおいては、書き込みベリファイ時と消去ベリファイ時とで必要とされる判定電流に大きな開きがあるため、何らかの改善が必要となっている。
【００３４】
したがって、この発明の目的は、消去ベリファイ動作時に、データ消去後のメモリセルを所望のしきい値電圧にするために必要なメモリセルのしきい値電圧の判定を、書き込みベリファイ動作時にメモリセルのしきい値電圧を判定する際に用いる判定電流と同一の判定電流で行うことができる不揮発性半導体記憶装置およびその消去ベリファイ方法を提供することにある。
【００３５】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１の発明は、
第１導電型の半導体領域中に、第２導電型チャネルの電界効果トランジスタからなるメモリセルが設けられ、直列接続された所定数のメモリセルによってストリングが構成されていると共に、ストリングの一端および他端が、それぞれビット線および第１導電型の半導体領域中に設けられた第２導電型の拡散層からなるソース線と接続され、
メモリセルは、ワード線およびビット線への印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化し、その変化に応じてしきい値電圧が変化することによってしきい値電圧に応じた値のデータを記憶する不揮発性半導体記憶装置であって、
メモリセルの記憶データを消去する消去動作後に、ワード線に所定の読み出し用電圧を印加してメモリセルのしきい値電圧を判定するようにした消去ベリファイ動作時に、ソース線に所定の逆方向電圧を印加するようにしたソース線電圧制御手段と、
セル電流および判定電流に基づきメモリセルのしきい値電圧を判定するセンスアンプ回路と
を有し、
ソース線に逆方向電圧を印加することにより消去ベリファイ動作時に流れるセル電流が低減され、
センスアンプ回路は、メモリセルにデータを書き込む書き込み動作後に、ワード線に所定の電圧を印加してメモリセルのしきい値電圧を判定するようにした書き込みベリファイ動作時のメモリセルのしきい値電圧の判定に用いる判定電流と同一の判定電流を用いて、消去ベリファイ動作時のメモリセルのしきい値電圧を判定するようにしたことを特徴とするものである。
【００３６】
この発明の第２の発明は、
第１導電型の半導体領域中に、第２導電型チャネルの電界効果トランジスタからなるメモリセルが設けられ、直列接続された所定数のメモリセルによってストリングが構成されていると共に、ストリングの一端および他端が、それぞれビット線および第１導電型の半導体領域中に設けられた第２導電型の拡散層からなるソース線と接続され、
メモリセルは、ワード線およびビット線への印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化し、その変化に応じてしきい値電圧が変化することによってしきい値電圧に応じた値のデータを記憶する不揮発性半導体記憶装置であって、
メモリセルの記憶データを消去する消去動作後に、ワード線に所定の読み出し用電圧を印加してメモリセルのしきい値電圧を判定するようにした消去ベリファイ動作時に、第１導電型の半導体領域に所定の逆方向電圧を印加するようにした基板電圧制御手段と、
セル電流および判定電流に基づきメモリセルのしきい値電圧を判定するセンスアンプ回路と
を有し、
第１導電型の半導体領域に逆方向電圧を印加することにより消去ベリファイ動作時に流れるセル電流が低減され、
センスアンプ回路は、メモリセルにデータを書き込む書き込み動作後に、ワード線に所定の電圧を印加してメモリセルのしきい値電圧を判定するようにした書き込みベリファイ動作時のメモリセルのしきい値電圧の判定に用いる判定電流と同一の判定電流を用いて、消去ベリファイ動作時のメモリセルのしきい値電圧を判定するようにしたことを特徴とするものである。
【００３７】
この発明の第３の発明は、
第１導電型の半導体領域中に、第２導電型チャネルの電界効果トランジスタからなるメモリセルが設けられ、直列接続された所定数のメモリセルによってストリングが構成されていると共に、ストリングの一端および他端が、それぞれビット線および第１導電型の半導体領域中に設けられた第２導電型の拡散層からなるソース線と接続され、
メモリセルは、ワード線およびビット線への印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化し、その変化に応じてしきい値電圧が変化することによってしきい値電圧に応じた値のデータを記憶する不揮発性半導体記憶装置の消去ベリファイ方法であって、
メモリセルの記憶データを消去する消去動作後に、ワード線に所定の読み出し用電圧を印加してメモリセルのしきい値電圧を判定するようにした消去ベリファイ動作時に、ソース線に所定の逆方向電圧を印加し、
ソース線に逆方向電圧を印加することにより消去ベリファイ動作時に流れるセル電流が低減され、
セル電流および判定電流に基づきメモリセルのしきい値電圧を判定するセンスアンプ回路により、メモリセルにデータを書き込む書き込み動作後に、ワード線に所定の電圧を印加してメモリセルのしきい値電圧を判定するようにした書き込みベリファイ動作時のメモリセルのしきい値電圧の判定に用いる判定電流と同一の判定電流を用いて、消去ベリファイ動作時のメモリセルのしきい値電圧を判定するようにしたことを特徴とするものである。
【００３８】
この発明の第４の発明は、
第１導電型の半導体領域中に、第２導電型チャネルの電界効果トランジスタからなるメモリセルが設けられ、直列接続された所定数のメモリセルによってストリングが構成されていると共に、ストリングの一端および他端が、それぞれビット線および第１導電型の半導体領域中に設けられた第２導電型の拡散層からなるソース線と接続され、
メモリセルは、ワード線およびビット線への印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化し、その変化に応じてしきい値電圧が変化することによってしきい値電圧に応じた値のデータを記憶する不揮発性半導体記憶装置の消去ベリファイ方法あって、
メモリセルの記憶データを消去する消去動作後に、ワード線に所定の読み出し電圧を与えてメモリセルのしきい値電圧を判定するようにした消去ベリファイ動作時に、第１導電型の半導体領域に所定の逆方向電圧を印加し、
第１導電型の半導体領域に逆方向電圧を印加することにより消去ベリファイ動作時に流れるセル電流が低減され、
セル電流および判定電流に基づきメモリセルのしきい値電圧を判定するセンスアンプ回路により、メモリセルにデータを書き込む書き込み動作後に、ワード線に所定の電圧を印加してメモリセルのしきい値電圧を判定するようにした書き込みベリファイ動作時のメモリセルのしきい値電圧の判定に用いる判定電流と同一の判定電流を用いて、消去ベリファイ動作時のメモリセルのしきい値電圧を判定するようにしたことを特徴とするものである。
【００３９】
この発明において、消去ベリファイ動作時のしきい値電圧の判定は、書き込みベリファイ動作時のしきい値電圧の判定に用いるセンスアンプ回路と同一のものを用いて行われる。また、メモリセルは、ｎビット（ただしｎは自然数）のデータを記憶するために、２n −１個のプログラム状態と、消去状態とを有する。
【００４０】
この発明において、典型的には、第１導電型の半導体領域はｐ型半導体領域であり、メモリセルを構成する第２導電型チャネルの電界効果トランジスタはｎチャネル電界効果トランジスタであり、ソース線を構成する第２導電型の拡散層はｎ型拡散層である。この場合、消去状態とは、メモリセルが所定の負のしきい値電圧とされる状態に対応し、プログラム状態とは、メモリセルが所定の正のしきい値電圧とされる状態に対応する。また、消去ベリファイ動作時には、例えば、ワード線に０Ｖを印加した状態でメモリセルに対して読み出しを実行し、セル電流の有無を検出することにより、メモリセルのしきい値電圧の判定を行う。
【００４１】
この発明において、ストリングおよびソース線が設けられる第１導電型の半導体領域は、好適には、第１導電型の半導体基板に設けられた第２導電型の半導体領域中に設けられる。
【００４２】
この発明の第１の発明および第３の発明において、第１導電型の半導体領域がｐ型半導体領域であり、メモリセルを構成する第２導電型チャネルの電界効果トランジスタがｎチャネル電界効果トランジスタであり、ソース線を構成する第２導電型の拡散層がｎ型拡散層である場合、消去ベリファイ動作時にソース線に正の電圧を印加し、メモリセルの見かけ上のしきい値電圧を上昇させることで、セル電流を低減させるようにして、メモリセルのしきい値電圧を判定する。
【００４３】
この発明の第２の発明および第４の発明において、第１導電型の半導体領域がｐ型半導体領域であり、メモリセルを構成する第２導電型チャネルの電界効果トランジスタがｎチャネル電界効果トランジスタであり、ソース線を構成する第２導電型の拡散層がｎ型拡散層である場合、消去ベリファイ動作時に第１導電型の半導体領域に負の電圧を印加し、メモリセルの見かけ上のしきい値電圧を上昇させることで、セル電流を低減させるようにして、メモリセルのしきい値電圧を判定する。
【００４４】
この発明において、消去ベリファイ動作時には、好適には、データ消去後のメモリセルのしきい値電圧分布の上限および／または下限に対応するしきい値電圧の判定を行う。
【００４５】
この発明の第１の発明および第３の発明においては、データ消去後のメモリセルのしきい値電圧分布の上限に対応するしきい値電圧の判定を行う場合と、データ消去後のメモリセルのしきい値電圧の下限に対応するしきい値電圧の判定を行うを場合とでソース線に印加する逆方向電圧を変化させる。具体的には、第１導電型の半導体領域がｐ型半導体領域であり、メモリセルを構成する第２導電型チャネルの電界効果トランジスタがｎチャネル電界効果トランジスタであり、ソース線を構成する第２導電型の拡散層がｎ型拡散層である場合、データ消去後のメモリセルのしきい値電圧の上限に対応するしきい値電圧を判定するときにはソース線に第１の正の電圧を印加し、データ消去後のメモリセルのしきい値電圧の下限に対応するしきい値電圧を判定するときにはソース線に第１の正の電圧より高い第２の正の電圧を印加する。
【００４６】
この発明の第２の発明および第４の発明においては、データ消去後のメモリセルのしきい値電圧の上限に対応するしきい値電圧の判定を行う場合と、データ消去後のメモリセルのしきい値電圧の下限に対応するしきい値電圧の判定を行う場合とで第１導電型の半導体領域に印加する逆方向電圧を変化させる。具体的には、第１導電型の半導体領域がｐ型半導体領域であり、メモリセルを構成する第２導電型チャネルの電界効果トランジスタがｎチャネル電界効果トランジスタであり、ソース線を構成する第２導電型の拡散層がｎ型拡散層である場合、データ消去後のメモリセルのしきい値電圧の上限に対応するしきい値電圧を判定するときには第１導電型の半導体領域に第１の負の電圧を印加し、データ消去後のメモリセルのしきい値電圧の下限に対応するしきい値電圧を判定するときには第１導電型の半導体領域に第１の負の電圧より低い第２の負の電圧を印加する。
【００４７】
この発明において、不揮発性半導体記憶装置は、典型的には、メモリセルに２ビット以上の多値データを記憶するようにしたものである。この場合、書き込み速度の向上を図る観点から、書き込み動作時には、書き込みデータに応じてビット線電圧を変化させることにより、メモリセルに多値データを同時に書き込む。また、この発明において、不揮発性半導体記憶装置は、書き込み時のディスターブ耐性の向上を図る観点から、書き込み動作時には、ローカルセルフブースト法を用いてメモリセルにデータを書き込む。
【００４８】
上述のように構成されたこの発明によれば、メモリセルの記憶データを消去する消去動作後にメモリセルのしきい値電圧を判定する消去ベリファイ動作時に、ソース線または第１導電型の半導体領域に所定の逆方向電圧を印加するようにしていることにより、セル電流を減らすようにしてメモリセルのしきい値電圧を判定することができる。これにより、消去ベリファイ動作時に、データ消去後のメモリセルを所望のしきい値電圧にするために必要なメモリセルのしきい値電圧の判定を、書き込みベリファイ動作時にメモリセルのしきい値電圧を判定する際に用いる判定電流と同一の判定電流で行うことができる。
【００４９】
【発明の実施の形態】
以下、この発明の一実施形態について図面を参照しながら説明する。ここでは、この発明を、１つのメモリセルに２ビットからなり４値をとるデータを記憶することが可能な４値型のＮＡＮＤ型フラッシュメモリに適用した場合について説明する。
【００５０】
図１は、この発明の一実施形態によるＮＡＮＤ型フラッシュメモリの構成例を示す略線図である。図１に示すように、このＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１、ロウデコーダ２、データラッチ／センスアンプ回路３、ソース線ドライバ４、基板電位設定回路５、制御回路６などを有する。
【００５１】
メモリセルアレイ１は、行方向および列方向にマトリクス状に配列された複数のＮＡＮＤストリングと、これらのＮＡＮＤストリングと接続されたワード線、ビット線、選択ゲート線、ソース線などにより構成されている。このメモリセルアレイ１は、列方向に複数のブロック（ブロック（１）〜（Ｋ））に分割されている。各ブロック内においては、行方向に、ワード線および選択ゲート線を共有する所定数のＮＡＮＤストリングが並列に配列されている。このブロックは、メモリセルの記憶データを消去する際の消去単位となっている。
【００５２】
図２および図３は、この一実施形態によるＮＡＮＤ型フラッシュメモリのメモリセルアレイ１の１つのＮＡＮＤストリングを示す平面図および断面図である。なお、図３においては、図２のＩＩＩ−ＩＩＩ線に沿った断面が示されている。
【００５３】
図２および図３に示すように、このＮＡＮＤ型フラッシュメモリにおいては、基板として例えばｐ型シリコン（Ｓｉ）基板１１が用いられる。ｐ型Ｓｉ基板１１の一主面にはｎウェル１２が設けられ、さらに、このｎウェル１２中にｐウェル１３が設けられている。ｐウェル１３およびｎウェル１２は電気的に接続されている。メモリセルアレイ１は、このｐウェル１３中に設けられている。
【００５４】
ｐウェル１３におけるｐ型Ｓｉ基板１１の表面には、例えばＳｉＯ2 からなるフィールド絶縁膜１４が選択的に設けられ、これにより素子間分離が行われている。また、フィールド絶縁膜１４で囲まれた活性領域の表面には、例えばＳｉＯ2 からなるトンネル絶縁膜１５が設けられている。
【００５５】
ＮＡＮＤストリングを構成するメモリセルＭ1 〜Ｍ16のチャネル領域上にはトンネル絶縁膜１５を介して、例えばリン（Ｐ）のようなｎ型不純物が高濃度にドープされた多結晶ＳｉからなるフローティングゲートＦＧが設けられている。フローティングゲートＦＧは、メモリセルＭ1 〜Ｍ16のチャネル幅方向における両側のフィールド絶縁膜１４上に延在するように所定形状にパターニングされている。選択トランジスタＤＳおよび選択トランジスタＳＳのチャネル領域上には、トンネル絶縁膜１５を介してフローティングゲートＦＧと同一層の材料からなる第１ゲート電極１６がチャネル幅方向に延在して設けられている。
【００５６】
フィールド絶縁膜１４で囲まれた活性領域中には、フローティングゲートＦＧおよび第１ゲート電極１６に対して自己整合的に、ｎ+ 型領域１７、１８、１９が設けられている。ｎ+ 型領域１７は、メモリセルＭ1 〜Ｍ16のソース領域およびドレイン領域、選択トランジスタＤＳのソース領域、選択トランジスタＳＳのドレイン領域となる拡散層である。これらのｎ+ 型領域１７は、チャネル長方向に互いに隣接するトランジスタによって共有される。ｎ+ 型領域１８は、選択トランジスタＤＳのドレイン領域となる拡散層である。このｎ+ 型領域１８は、ＮＡＮＤストリングとビット線ＢＬとの接続点に対応する。ｎ+ 型領域１９は、選択トランジスタＳＳのソース領域となる拡散層である。このｎ+ 型領域１９は、チャネル長方向に延在し、ソース線ＳＬを構成している。
【００５７】
フローティングゲートＦＧ上には、層間絶縁膜（カップリング絶縁膜）２０を介してコントロールゲートＣＧが、フローティングゲートＦＧの真上を通るようにチャネル幅方向に延在して設けられている。これらのコントロールゲートＣＧは、例えばＰのようなｎ型不純物が高濃度にドープされた多結晶Ｓｉからなる。これらのコントロールゲートＣＧはワード線ＷＬ１〜ＷＬ１６を構成する。第１ゲート電極１６上には、コントロールゲートＣＧと同一層の材料からなる第２ゲート電極２１が、第１ゲート電極１５の真上を通るようにチャネル幅方向に延在して設けられている。第２ゲート電極２１は、層間絶縁膜２０に設けられた開口部を通じて第１ゲート電極１６と接続されている。これらの第１ゲート電極１６および第２ゲート電極２０は、選択ゲート線ＤＳＧおよび選択ゲート線ＳＳＧを構成する。
【００５８】
コントロールゲートＣＧおよび第２ゲート電極２１上には、層間絶縁膜２２を介してビット線ＢＬがチャネル長方向に延在して設けられている。ビット線ＢＬは、層間絶縁膜２２に設けられたコンタクトホールＣを通じてｎ+ 型領域１８と接続されている。また、図示は省略するが、ソース線ＳＬを構成するｎ+ 型領域１９は、ソース線ドライバ４から導出されるソース線電圧供給線と接続され、メモリセルアレイ１が設けられるｐウェル１３は基板電位設定回路５から導出されるウェル電圧供給線と接続されている。
【００５９】
図４に、上述のように構成されたメモリセルアレイ１の等価回路を示す。図４に示すように、メモリセルアレイ１においては、ビット線ＢＬ１〜ＢＬｎが並列に配列されている。なお、図４においては、ビット線ＢＬ５以降が図示省略されている。
【００６０】
ビット線ＢＬ１〜ＢＬｎは、それぞれＮＡＮＤストリングＡ１〜Ａｎと接続されている。ＮＡＮＤストリングＡ１は、選択トランジスタＤＳ１、メモリセルＭ1-1 〜Ｍ16-1および選択トランジスタＳＳ１により構成されている。ＮＡＮＤストリングＡ２は、選択トランジスタＤＳ２、メモリセルＭ1-2 〜Ｍ16-2および選択トランジスタＳＳ２により構成されている。ＮＡＮＤストリングＡ３は、選択トランジスタＤＳ３、メモリセルＭ1-3 〜Ｍ16-3および選択トランジスタＳＳ３により構成されている。ＮＡＮＤストリングＡ４は、選択トランジスタＤＳ４、メモリセルＭ1-4 〜Ｍ16-4および選択トランジスタＳＳ４により構成されている。図示省略したＮＡＮＤストリングＡ５以降のＮＡＮＤストリングも、同様に構成されている。
【００６１】
これらのＮＡＮＤストリングＡ１〜Ａｎは、メモリセルアレイ１の同一ブロック内に配列されたＮＡＮＤストリングであり、ワード線および選択ゲート線を共有している。すなわち、ＮＡＮＤストリングＡｋ（ｋ＝１〜ｎ）においては、メモリセルＭ1-k のドレインが選択トランジスタＤＳｋを介してビット線ＢＬｋと接続され、メモリセルＭ15-kのソースが選択トランジスタＳＳｋを介してソース線ＳＬと接続されている。メモリセルＭ1-k 〜Ｍ16-kは、スタックゲート型のｎチャネルＭＯＳトランジスタからなり、各々２ビットのメモリセルとして機能する。これらのメモリセルＭ1-k 〜Ｍ16-kのコントロールゲートは、それぞれワード線ＷＬ１〜ＷＬ１６と接続されている。選択トランジスタＧＳｋのゲートは選択ゲート線ＤＳＧと接続され、選択トランジスタＳＳｋのゲートは選択ゲート線ＳＳＧと接続されている。
【００６２】
上述のように構成されたメモリセルアレイ１の各メモリセルには、それぞれ、２ビットからなり４値をとるデータを記憶することが可能である。ここで、図５に、メモリセルのしきい値電圧と記憶データ内容との対応関係を示す。図５において、グラフの縦軸はメモリセルのしきい値電圧Ｖthを示し、グラフの横軸はメモリセルの分布頻度を示す。
【００６３】
この場合、図５に示すように、メモリセルのしきい値電圧Ｖthは、データ”００”、”０１”、”１０”、”１１”に対応した４状態をとる。すなわち、図５において、分布Ａはデータ”００”が書き込まれて第３の正のしきい値電圧のプログラム状態とされるメモリセルの分布であり、分布Ｂはデータ”０１”が書き込まれて第２の正のしきい値電圧のプログラム状態とされるメモリセルの分布であり、分布Ｃはデータ”１０”が書き込まれて第１の正のしきい値電圧のプログラム状態とされるメモリセルの分布である。また、分布Ｄはデータ”１１”が書き込まれて負のしきい値電圧の消去状態とされるメモリセルの分布である。なお、図５においては、書き込みベリファイ動作時に選択ワード線に印加する読み出し用電圧がＶVF1,ＶVF2,ＶVF3 で示され、読み出し動作時に選択ワード線に印加する読み出し用電圧がＶRD1,ＶRD2,ＶRD3 で示され、さらに、消去ベリファイ動作時にワード線に印加する読み出し用電圧がＶERSVF で示されている。その大小関係は、ＶVF3 ＞ＶRD3 ＞ＶVF2 ＞ＶRD2 ＞ＶVF1 ＞ＶRD1 ＝ＶERSVF である。これらの各電圧の一例を挙げると、ＶVF3 ＝３．５Ｖ、ＶRD3 ＝３．０Ｖ、ＶVF2 ＝２．０Ｖ、ＶRD2 ＝１．５Ｖ、ＶVF1 ＝０．５Ｖ、ＶRD1 ＝ＶERSVF ＝０Ｖである。
【００６４】
ロウデコーダ２は、メモリセルアレイ１のワード線および選択ゲート線に対して接続され、アドレスデコーダ、レベル変換回路、ワード線および選択ゲート線のトランスファゲートを含んでいる。このロウデコーダ２は、アドレスデコード信号に従って、メモリセルアレイ１の選択ブロック内のトランスファゲートのみをオンさせワード線および選択ゲート線をドライブする。
【００６５】
データラッチ／センスアンプ回路３は、メモリセルアレイ１のビット線に対して接続される。ここで、この一実施形態によるＮＡＮＤ型フラッシュメモリにおいては、データラッチ／センスアンプ回路３をビット線数本分のピッチに配置する必要があることから、例えば、１つのデータラッチ／センスアンプ回路３に対して２本のビット線が接続された構成とされる。図６に、このデータラッチ／センスアンプ回路３の構成例を示す。
【００６６】
図６に示すように、データラッチ／センスアンプ回路３は、例えば、ビット線選択回路３ａ、ビット線電圧設定回路３ｂ、ラッチ回路３ｃ、ベリファイ／リード制御回路３ｄ、ベリファイ判定回路３ｅにより構成されている。なお、図６において、ビット線ＢＬm ，ＢＬm+1 は、共通のデータラッチ／センスアンプ回路３に接続される２つのビット線を示す。ビット線ＢＬm は図４中のＢＬ１，ＢＬ３，・・・に対応するビット線であり、ビット線ＢＬm+1 は図４中のＢＬ２，ＢＬ４，・・・に対応するビット線である。
【００６７】
データラッチ／センスアンプ回路３のビット線選択回路３ａは、例えば、高耐圧のｎチャネルＭＯＳトランジスタからなるトランジスタＨ１〜Ｈ４と、ｐチャネルＭＯＳトランジスタからなるトランジスタＰ１と、ｎチャネルＭＯＳトランジスタからなるトランジスタＮ１とにより構成されている。
【００６８】
このビット線選択回路３ａにおいては、ビット線ＢＬm とノードＳＡとの間に、トランジスタＨ１およびＨ３が直列に接続されている。また、ビット線ＢＬm+1 とノードＳＡとの間に、トランジスタＨ２およびＨ４が直列に接続されている。トランジスタＨ１，Ｈ２のゲートに共通の制御信号ＴＲＮが供給される。トランジスタＨ３のゲートに制御信号ＡｎＢが供給され、トランジスタＨ４のゲートに制御信号ＡｎＮが供給される。
【００６９】
また、ノードＳＡと電源電圧Ｖcc（Ｖccは例えば３．３Ｖ）の供給ラインとの間にトランジスタＰ１が接続され、ノードＳＡと接地ラインとの間にトランジスタＮ１が接続されている。トランジスタＰ１のゲートには制御信号Ｖref が供給され、トランジスタＮ１のゲートには制御信号ＤＩＳが供給される。
【００７０】
データラッチ／センスアンプ回路３のビット線電圧設定回路３ｂは、例えばｎチャネルＭＯＳトランジスタからなるトランジスタＮ２〜Ｎ９により構成されている。
【００７１】
このビット線電圧設定回路３ｂにおいては、トランジスタＮ２のドレインがノードＳＡと接続されている。トランジスタＮ２のゲートには制御信号ＰＧＭが供給される。そして、トランジスタＮ２のソースがトランジスタＮ３，Ｎ５、Ｎ７のドレインと接続されている。
【００７２】
トランジスタＮ２のソースと接地ライン（０Ｖのビット線電圧ＶＢ０の供給ライン）との間に、直列接続されたトランジスタＮ３，Ｎ４が挿入されている。トランジスタＮ２のソースとビット線電圧供給ラインＶＢＬ１との間に、直列接続されたトランジスタＮ５，Ｎ６が挿入されている。トランジスタＮ２のソースとビット線電圧供給ラインＶＢＬ２との間に、直列接続されたトランジスタＮ７，Ｎ８が挿入されている。ここで、ビット線電圧供給ラインＶＢＬ１，ＶＢＬ２は、それぞれビット線電圧ＶＢ１（例えば１．２Ｖ），ＶＢ２（例えば１．４Ｖ）を供給するためのものであり、図示省略したビット線電圧発生回路から導出されている。
【００７３】
データラッチ／センスアンプ回路３のラッチ回路３ｃは、例えば、インバータＵ１およびインバータＵ２からなるラッチ回路ＬＱ１と、インバータＵ３およびインバータＵ４からなるラッチ回路ＬＱ０とにより構成されている。
【００７４】
このラッチ回路３ｃにおいて、ラッチ回路ＬＱ１は、２ビットデータのうちの上位ビットのデータを格納するためのものであり、この場合、インバータＵ１の出力端子とインバータＵ２の入力端子との共通接続点が記憶ノードＱ１とされ、インバータＵ１の入力端子とインバータＵ２の出力端子との共通接続点が反転記憶ノード／Ｑ１とされている。ラッチ回路ＬＱ０は、２ビットデータのうちの下位ビットのデータを格納するためのものであり、この場合、インバータＵ３の出力端子とインバータＵ４の入力端子との共通接続点が記憶ノードＱ０とされ、インバータＵ３の入力端子とインバータＵ４の出力端子との共通接続点が反転記憶ノード／Ｑ０とされている。ラッチ回路ＬＱ１の記憶ノードＱ１および反転記憶ノード／Ｑ１ならびにラッチ回路ＬＱ０の記憶ノードＱ０および反転記憶ノード／Ｑ０は、それぞれデータバス線と接続される。
【００７５】
ラッチ回路ＬＱ１の反転記憶ノード／Ｑ１がトランジスタＮ４，Ｎ６のゲートと接続され、記憶ノードＱ１がトランジスタＮ８のゲートと接続されている。ラッチ回路ＬＱ０の反転記憶ノード／Ｑ０がトランジスタＮ３，Ｎ７のゲートと接続され、記憶ノードＱ０がトランジスタＮ５のゲートと接続されている。
【００７６】
データラッチ／センスアンプ回路３のベリファイ／リード制御回路３ｄは、例えば、ｎチャネルＭＯＳトランジスタからなるトランジスタＮ９〜Ｎ１９により構成されている。
【００７７】
このベリファイ／リード制御回路３ｄにおいては、トランジスタＮ９，Ｎ１０のゲートがノードＳＡと接続されている。トランジスタＮ９のドレインがラッチ回路ＬＱ１の反転記憶ノード／Ｑ１と接続され、トランジスタＮ１０のドレインがラッチ回路ＬＱ０の反転記憶ノード／Ｑ０と接続されている。また、ラッチ回路ＬＱ１の記憶ノードＱ１と接地ラインとの間にトランジスタＮ１１が接続され、ラッチ回路ＬＱ０の記憶ノードＱ０と接地ラインとの間にトランジスタＮ１２が接続されている。トランジスタＮ１１，Ｎ１２のゲートには制御信号ＲＳＴが供給される。
【００７８】
トランジスタＮ９のソースと接地ラインとの間に、直列接続されたトランジスタＮ１３，Ｎ１４が挿入されている。トランジスタＮ９のソースとトランジスタＮ１４のドレインとの間に、トランジスタＮ１５がトランジスタＮ１３と並列に接続されている。トランジスタＮ１０のソースと接地ラインとの間に、直列接続されたトランジスタＮ１６，Ｎ１７が挿入されていると共に、これらと並列的に、直列接続されたトランジスタＮ１８，Ｎ１９が挿入されている。
【００７９】
トランジスタＮ１５のゲートがラッチ回路ＬＱ０の記憶ノードＱ０と接続されている。トランジスタＮ１６のゲートがラッチ回路ＬＱ１の反転記憶ノード／Ｑ１と接続されている。トランジスタＮ１８のゲートがラッチ回路ＬＱ１の記憶ノードＱ１と接続されている。トランジスタＮ１９のゲートに制御信号φＬＡＴ１が供給され、トランジスタＮ１７のゲートに制御信号φＬＡＴ２が供給され、トランジスタＮ１４のゲートに制御信号φＬＡＴ３が供給され、トランジスタＮ１３のゲートに制御信号φＬＡＴ４が供給される。
【００８０】
ベリファイ判定回路３ｅは、例えば、ｎチャネルＭＯＳトランジスタからなるトランジスタＮ２０，Ｎ２１により構成されている。この書き込みベリファイ判定回路３ｅにおいては、信号線ＣＨＫと接地ラインとの間にトランジスタＮ２０，Ｎ２１が並列に挿入されており、トランジスタＮ２０のゲートがラッチ回路ＬＱ１の反転記憶ノード／Ｑ１と接続され、トランジスタＮ２１のゲートがラッチ回路ＬＱ０の反転記憶ノード／Ｑ０と接続されている。信号線ＣＨＫの一端は、その入力端子が接地されたインバータＵ５の出力端子と接続され、他端は判定回路３１と接続されている。判定回路３１は、書き込み時に、選択ページ内のメモリセルへの書き込みが完了したかどうかを信号線ＣＨＫの電位で判定する。
【００８１】
具体的には、メモリセルに書き込みが十分になされている場合は、ラッチ回路ＬＱ１，ＬＱ０のラッチ回路ＬＱ１，ＬＱ０の記憶ノードＱ１，Ｑ０が共にハイレベル（Ｖccレベル）となり、ベリファイ判定回路３ｅにおいては、トランジスタＮ２０，Ｎ２１のゲートがローレベルとなるため、これらのトランジスタＮ２０，Ｎ２１がオフ状態となる。したがって、選択ページ内の全メモリセルに書き込みが十分になされている場合は、信号線ＣＨＫの電位がハイレベルとなる。このことにより、選択ページ内のメモリセルへの書き込みが完了したと判定される。一方、メモリセルに書き込みが十分になされていない場合は、ラッチ回路ＬＱ１，ＬＱ０の記憶ノードＱ１，Ｑ０の少なくとも一方がローレベルとなり、ベリファイ判定回路３ｅにおいては、トランジスタＮ２０，Ｎ２１の少なくとも一方がオン状態となる。したがって、選択ページ内に書き込みが十分になされていないメモリセルが１つでも含まれる場合は、信号線ＣＨＫの電位がローレベルとなる。このことにより、選択ページ内のメモリセルへの書き込みが完了していないと判定される。
【００８２】
ソース線ドライバ４は、メモリセルアレイ１のソース線ＳＬに対して所定のソース線電圧を供給し、動作モードに応じてそのソース線電圧を制御する。具体的には、このソース線ドライバ４は、書き込み動作時、書き込みベリファイ動作時および読み出し動作時にはソース線ＳＬに０Ｖを印加し、消去動作時にはソース線ＳＬをフローティング状態にし、消去ベリファイ動作時にはソース線ＳＬに所定の正の電圧を印加する。また、このソース線ドライバ４は、消去ベリファイ動作時にソース線ＳＬに印加する正の電圧を、必要に応じて変化させることが可能である。
【００８３】
基板電位設定回路５は、メモリセルアレイ１が設けられるｐウェル１３、ｎウェル１２およびｐ型Ｓｉ基板１１に所定のウェル電圧（基板電圧）を供給し、動作モードに応じてその電圧を制御する。具体的には、この基板電位設定回路１３は、書き込み動作時、書き込みベリファイ動作時、読み出し動作時および消去ベリファイ動作時にはｐウェル１３に０Ｖの電圧を印加し、消去動作時にはｐウェル１３に所定の高電圧、例えば２０Ｖ程度を印加する。
【００８４】
制御回路６は、このＮＡＮＤ型フラッシュメモリの各回路ブロックの動作を制御するためのものである。この制御回路６からは、ロウデコーダ２、データラッチ／センスアンプ回路３、ソース線ドライバ４、基板電位制御回路５などに対して制御信号を供給するための信号線が導出されている。
【００８５】
上述のように構成されたこの一実施形態によるＮＡＮＤ型フラッシュメモリは、消去ベリファイ動作時にソース線ＳＬに所定の正の電圧を印加するようにしたソース線ドライバ４を有するのが特徴的である。
【００８６】
すなわち、この一実施形態によるＮＡＮＤ型フラッシュメモリにおいては、書き込み動作時に、ローカルセルフブースト法を用いて多値並列書き込みを行うようにしているため、多値並列書き込みを実現する観点から、消去状態のメモリセルのしきい値電圧を例えば−１．５Ｖ以下にする必要があり、さらに、書き込み時のディスターブ（Ｖpassディスターブ）耐性を向上させる観点から、消去状態のメモリセルのしきい値電圧を例えば−８Ｖ以上とすることが望ましい。したがって、この一実施形態によるＮＡＮＤ型フラッシュメモリにおいては、メモリセルの記憶データを消去する消去動作後に、消去状態のメモリセルのしきい値電圧分布の上限および下限を決めるために、消去ベリファイを行う必要がある。
【００８７】
しかしながら、ソース線およびｐウェルに０Ｖを印加した状態でワード線に０Ｖを印加して消去ベリファイを行う従来技術の場合、メモリセルのしきい値電圧が−１．５Ｖのとき２．８μＡのセル電流が流れるため、書き込みベリファイ時に用いる１μＡの判定電流では、必要とされるしきい値電圧の判定ができない。そこで、この一実施形態においては、消去ベリファイ動作時に、ソース線ＳＬに正の電圧を印加することにより、メモリセルのソース−基板間に逆方向電圧が印加された状態とし、ＭＯＳＦＥＴの基板バイアス効果を利用してメモリセルの見かけ上のしきい値電圧を上昇させることでセル電流を低減し、このことによって、消去ベリファイ動作時に必要とされるしきい値電圧の判定、すなわち消去状態のメモリセルのしきい値電圧分布の上限を−１．５Ｖに決めるためのしきい値電圧の判定を、書き込みベリファイ動作時と同一の判定電流で行うことを可能にしているのである。
【００８８】
図７に、ソース線に正の電圧を印加した状態で、消去状態のメモリセルに対してワード線に０Ｖを印加して読み出しを実行したときの、メモリセルのしきい値電圧とセル電流との関係を示す。図７より、ソース線に印加する正の電圧を大きくするほどセル電流が減少し、判定可能なしきい値電圧が低くなることがわかるしたがって、この一実施形態によるＮＡＮＤ型フラッシュメモリにおいては、消去ベリファイ動作時に、ソース線ドライバ４からソース線ＳＬに供給する正の電圧を変化させることにより、書き込みベリファイ動作時と同一の１μＡの判定電流で、消去状態のメモリセルのしきい値電圧分布の上限に対応するしきい値電圧の判定を行うことも、消去状態のメモリセルのしきい値電圧分布の下限に対応するしきい値電圧の判定を行うことも可能である。具体的には、図７より、消去ベリファイ動作時に、メモリセルのしきい値電圧が−０．５Ｖ（消去状態のメモリセルのしきい値電圧分布の上限に対応する電圧）以下であるかを判定するためには、ソース線に例えば０．５Ｖ程度の正の電圧を印加すればよいことがわかり、消去ベリファイ動作時に、メモリセルのしきい値電圧が−８Ｖ（消去状態のメモリセルのしきい値電圧分布の下限に対応する電圧）以上であるかを判定するためには、ソース線に例えば１．１Ｖ程度の正の電圧を印加すればよいことがわかる。
【００８９】
次に、上述のように構成されたこの一実施形態によるＮＡＮＤ型フラッシュメモリの書き込み動作、書き込みベリファイ動作、読み出し動作、消去動作および消去ベリファイ動作について説明する。
【００９０】
まず、この一実施形態によるＮＡＮＤ型フラッシュメモリの書き込み動作および書き込みベリファイ動作について説明する。図８は、書き込み動作を説明するための略線図であり、図９は、書き込みベリファイ動作を説明するための略線図である。
【００９１】
このＮＡＮＤ型フラッシュメモリにおいては、ワード線電圧を所定の初期電圧から所定のステップ幅で段階的に増加させるＩＳＰＰ方式により、選択されたメモリセルにページ単位でデータの書き込みがなされ、ページ単位の書き込みが完了するまで、書き込み動作と書き込みベリファイ動作とが繰り返し行われる。このとき、１回目の書き込み動作は、選択ページ内の全メモリセルが消去状態とされている状態から開始される。また、このＮＡＮＤ型フラッシュメモリにおいては、書き込み動作時に、ローカルセルフブースト法を用いて多値並列書き込みが行われる。
【００９２】
図８に示すように、書き込み動作が起動される前、制御信号ＰＧＭがローレベル（ＧＮＤレベル）に設定され、トランジスタＮ２がオフ状態とされている。これにより、ビット線ＢＬm ，ＢＬm+1 はデータラッチ／センスアンプ回路３のビット線電圧設定回路３ｂから切り離されている。また、制御信号ＴＲＮおよび制御信号ＡｎＢ，ＡｎＮが（Ｖcc−Ｖth）レベルに設定され、トランジスタＨ１〜Ｈ４およびトランジスタＮ１がオン状態とされていると共に、制御信号ＤＩＳおよび制御信号Ｖref がハイレベル（Ｖccレベル）に設定され、トランジスタＮ１がオン状態に、トランジスタＰ１がオフ状態にされている。これにより、ビット線ＢＬm ，ＢＬm+1 は、いずれも接地ラインと接続されている。
【００９３】
また、１回目の書き込み動作に先立って、書き込みデータがデータバスを介してデータラッチ／センスアンプ回路３のラッチ回路３ｃに供給される。これにより、メモリセルに書き込むべき２ビットデータのうち、上位ビットのデータがラッチ回路ＬＤ１の記憶ノードＤ１にセットされ、下位ビットのデータがラッチ回路ＬＤ０の記憶ノードＤ０にセットされる。
【００９４】
この状態で書き込みが起動されると、制御信号ＤＩＳがローレベル（ＧＮＤレベル）に切り換えられ、ビット線ＢＬm ，ＢＬm+1 が接地ラインから切り離される。そして、制御信号ＴＲＮおよび制御信号ＡｎＢ，ＡｎＮがＶcc以上の所定のハイレベル、例えばＰ５Ｖ（６Ｖ程度）に設定されると共に、制御信号Ｖref がローレベル（ＧＮＤレベル）に設定される。これにより、ビット線ＢＬm ，ＢＬm+1 はＶccレベルに充電される。このとき、制御信号ＰＧＭおよび制御信号φＬＡＴ１〜φＬＡＴ４は、ラッチデータに影響がないようにローレベルとされ、トランジスタＮ１，Ｎ１３，Ｎ１４，Ｎ１７，Ｎ１９はオフ状態とされている。また、選択ゲート線ＤＳＧにＶccが印加され、選択ゲート線ＳＳＧ、ソース線ＳＬおよびｐウェル１３に０Ｖが印加される。これにより、ＮＡＮＤストリングＡm ，Ａm+1 中のメモリセルのチャネルは、Ｖcc−ＶthDSに充電される。ただし、ＶthDSは選択トランジスタＤＳ１，ＤＳ２のしきい値電圧である。
【００９５】
その後、制御信号ＡｎＢ，ＡｎＮで書き込み対象とされるＮＡＮＤストリングが選択される。ここでは、例えば、ビット線ＢＬm と接続されるＮＡＮＤストリングＡm が書き込み対象として選択される場合について説明する。この場合、制御信号ＡｎＮがローレベル（ＧＮＤレベル）に設定され、非選択側のビット線ＢＬm+1 はＶccレベルに充電された状態でフローティング状態に保持され、このビット線ＢＬm+1 と接続されるＮＡＮＤストリングＡm+1 のメモリセルのチャネルはＶcc−ＶthDSレベルに保持される。また、制御信号ＡｎＢがＰ５Ｖレベルに保持され、制御信号Ｖref がビット線ＢＬm などのリーク電流を補償するだけの電流をトランジスタＰ１が流すことが可能な所定レベルの電圧（例えば２Ｖ）に設定される。これにより、選択側のビット線ＢＬm は、書き込みデータ（ラッチデータ）に応じて、次のような接続状態とされる。
【００９６】
すなわち、書き込みデータが”００”の場合には、トランジスタＮ３，Ｎ４がオン状態となり、ビット線ＢＬm は接地ラインと接続される。したがって、ビット線ＢＬm およびＮＡＮＤストリングＡm 中のメモリセルのチャネルはＧＮＤレベル（＝０Ｖ）に設定される。
【００９７】
書き込みデータが”０１”の場合には、トランジスタＮ５，Ｎ６がオン状態となり、ビット線ＢＬm はビット線電圧供給ラインＶＢＬ１と接続される。したがって、ビット線ＢＬm およびＮＡＮＤストリングＡm 中のメモリセルのチャネルは電圧ＶＢ１（＝１．２Ｖ）に設定される。
【００９８】
書き込みデータが”１０”の場合には、トランジスタＮ７，Ｎ８がオン状態となり、ビット線ＢＬm はビット線電圧供給ラインＶＢＬ２と接続される。したがって、ビット線ＢＬm およびＮＡＮＤストリングＡm 中のメモリセルのチャネルは電圧ＶＢ２（＝１．４Ｖ）に設定される。
【００９９】
なお、書き込みデータが”１１”の場合には、ビット線ＢＬm は、接地ラインおよびビット線供給ラインＶＢＬ１，ＶＢＬ２のいずれにも接続されない。したがって、ビット線ＢＬm はＶccレベルに充電された状態でフローティング状態にされ、ＮＡＮＤストリングＡm 中のメモリセルのチャネルはＶcc−ＶthDSレベルに保持される。
【０１００】
上述したように選択側のビット線ＢＬm が書き込みデータに応じた電圧に設定され、非選択側のビット線ＢＬm+1 がＶccレベルに充電された状態でフローティング状態に設定された後、ワード線ＷＬ１〜ＷＬ１６のうち、書き込み対象ページとされる選択ワード線に書き込み電圧ＶPGM （例えば１６Ｖ程度）が印加される。これと共に、選択ワード線に隣接する非選択ワード線に０Ｖの電圧が印加され、残りの非選択ワード線が書き込みパス電圧Ｖpass（＜ＶPGM 、例えば１０Ｖ程度）が印加される。
【０１０１】
このとき、選択側のＮＡＮＤストリングＡm に着目すると、書き込みデータが”１１”以外の場合は、プログラム電圧ＶPGM とチャネル電位との電界によりＦＮ（Fowler-Nordheim ）トンネリング現象が起こり、選択メモリセルに対してデータの書き込みがなされる。また、書き込みデータが”１１”の場合は、選択トランジスタＤＳ１がカットオフ状態となり、ＮＡＮＤストリングＡm 中のメモリセルのチャネルは、ビット線ＢＬm から切り離されワード線との容量結合によって昇圧される。そして、選択メモリセルに隣接するメモリセルがカットオフすると、その後、選択メモリセルのチャネルは選択ワード線との容量結合により所定の書き込み禁止電位にブーストされ、選択メモリセルに対するデータの書き込みが禁止される。また、非選択側のＮＡＮＤストリングＡm+1 のチャネルも同様に書き込み禁止電位にブーストされ、書き込み禁止とされる。
【０１０２】
このようにして選択ワード線に所定のパルス幅（例えば数１０μｓ程度）のプログラム電圧ＶPGM を与えて選択メモリセルにデータの書き込みがなされた後、全ワード線の電圧がＧＮＤレベルに設定されると共に、選択ゲート線ＤＳＧの電圧が０Ｖに切り換えられ、書き込み動作が終了する。
【０１０３】
書き込み動作が終了すると、制御信号ＰＧＭがＶccレベルからＧＮＤレベルに切り換えられ、ビット線ＢＬm がビット線電圧設定回路３ｂから切り離される。そして、制御信号Ｖref がＶccレベルに設定されると共に、制御信号ＤＩＳがＶccレベルに設定され、さらに、制御信号ＡｎＮがＰ５Ｖレベルに設定されると共に、制御信号ＡｎＢおよび制御信号ＴＲＮが書き込み時のままＰ５Ｖレベルに保持され、この間に、ビット線ＢＬm ，ＢＬm+1 が接地される。そして、一定時間経過後、制御信号ＴＲＮがＧＮＤレベルに設定され、さらに、一定時間経過した後、制御信号ＤＩＳがＧＮＤレベルに切り換えられ、ビット線ＢＬm ，ＢＬm+1 が接地ラインから切り離される。その後、書き込みベリファイ動作が実行される。
【０１０４】
書き込みベリファイ動作が起動されると、制御信号ＡｎＢ，ＡｎＮで書き込みベリファイ対象とされるＮＡＮＤストリングが選択される。ここでは、上述の書き込み動作に引き続いて、ビット線ＢＬm と接続されたＮＡＮＤストリングＡm が書き込みベリファイ対象として選択される。この場合、制御信号ＴＲＮがＶcc−Ｖthレベルに設定されると共に、制御信号ＡｎＢがＰ５Ｖレベルに保持され、制御信号ＡｎＮがＧＮＤレベルに設定される。これにより、選択側のビット線ＢＬm がノードＳＡと接続され、非選択側のビット線ＢＬm+1 がフローティング状態とされる。
【０１０５】
この書き込みベリファイ動作では、１回の書き込み動作が終了する毎に、データ”００”，”０１”，”１０”の各プログラム状態に対応するしきい値電圧の判定が行われる。この判定は、制御信号ＤＩＳがＧＮＤレベルに切り換えられた後、選択ゲート線ＤＳＧ、選択ゲート線ＳＳＧおよび非選択ワード線に所定のハイレベルの電圧、例えばＰ５Ｖ（例えば６Ｖ程度）が印加された状態で、選択ワード線に印加する電圧を例えばＶVF3 →ＶVF2 →ＶVF1 の順序で段階的に下げながらなされる。このとき、ソース線ＳＬおよびｐウェル１３には０Ｖが印加される。
【０１０６】
また、ＶVF3 〜ＶVF1 の各電圧での実際のしきい値電圧の判定の前処理として、一定時間、制御信号Ｖref がＧＮＤレベルに設定されてトランジスタＰ１がオン状態とされ、選択側のビット線ＢＬm に対して電源電圧Ｖccでの充電がなされる。ある程度時間が経過すると、ビット線ＢＬm の電圧が上昇し、トランジスタＨ１のゲート−ソース間の電位差がＶth´（Ｖth´はトランジスタＨ１のしきい値電圧）以下となるとき自動的にトランジスタＨ１，Ｈ３がオフする。したがって、ビット線ＢＬm は（Ｖcc−Ｖth−Ｖth´）レベル（例えば１．５Ｖ程度）に充電され、ノードＳＡはＶccレベルとなる。
【０１０７】
この状態で選択ワード線に印加する電圧を所定値とすると共に、ラッチ回路ＬＱ１，ＬＱ０の記憶ノードＱ１，Ｑ０が所定データに設定された状態で、セル電流の有無をビット線ＢＬm およびノードＳＡの電圧に反映させてしきい値電圧の判定がなされる。つまり、選択メモリセルのしきい値電圧以上の電圧がそのコントロールゲートに供給されて、所定の判定電流（例えば１μＡ）以上のセル電流が流れる場合には、ビット線ＢＬm の電圧が降下し、トランジスタＨ１，Ｈ３がオン状態となる。したがって、ノードＳＡは、ビット線ＢＬm の電圧（Ｖcc−Ｖth−Ｖth´）とほぼ等しい電圧まで降下する。また、選択メモリセルのしきい値電圧未満の電圧がそのコントロールゲートに供給される場合には、セル電流が流れず、ビット線ＢＬm の電圧が降下することがないため、ノードＳＡの電圧はそのままＶccレベルに保持される。この関係に基づいてメモリセルのしきい値電圧の判定がなされる。
【０１０８】
すなわち、図９に示すように、制御信号ＤＩＳがＧＮＤレベルに切り換えられた後、制御信号Ｖref がＧＮＤレベルに設定されてトランジスタＰ１がオン状態とされ、ビット線ＢＬm に対して電源電圧Ｖccでの充電がなされる。ビット線ＢＬm の充電が完了すると、制御信号Ｖref が所定レベルの電圧（例えば、２Ｖ）に設定される。
【０１０９】
まず、選択ワード線にＶVF3 が印加された状態で選択メモリセルに対して読み出しが実行され、データ”００”のプログラム状態に対応したしきい値電圧の判定がなされる。ここで、選択メモリセルのしきい値電圧ＶthがＶVF3 より大きい場合には、セル電流が流れないことにより、ビット線ＢＬm の電圧は変化せず、ノードＳＡはＶccレベルに保持される。このとき、トランジスタＮ９、Ｎ１０がオン状態となる。
【０１１０】
そして、一定時間経過後、パルス状の信号である制御信号φＬＡＴ３，φＬＡＴ４がハイレベルに設定される。
【０１１１】
制御信号φＬＡＴ３およびφＬＡＴ４がハイレベルに設定されると、トランジスタＮ１４，Ｎ１３がオン状態となる。このときトランジスタＮ９がオン状態であることにより、ラッチ回路ＬＱ１の反転記憶ノード／Ｑ１がローレベルに設定されて記憶ノードＱ１がローレベルからハイレベルに反転する。このとき、ラッチ回路ＬＱ１の記憶ノードＱ１と接続されたトランジスタＮ１８のゲートがハイレベルになり、トランジスタＮ１８がオン状態となる。
【０１１２】
さらに、一定時間経過後、パルス状の信号である制御信号φＬＡＴ１がハイレベルに設定される。
【０１１３】
制御信号φＬＡＴ１がハイレベルに設定されると、トランジスタＮ１９がオン状態となる。このときトランジスタＮ１８およびトランジスタＮ１０がオン状態であることにより、ラッチ回路ＬＱ０の反転記憶ノード／Ｑ０がローレベルに設定されて記憶ノードＱ０がローレベルからハイレベルに反転する。
【０１１４】
以上により、書き込みデータが”００”の選択メモリセルで、そのしきい値電圧ＶthがＶVF3 より大きい場合、ラッチ回路ＬＱ１、ＬＱ０のラッチデータが”１１”に反転し、書き込み禁止状態とされる。
【０１１５】
一方、選択メモリセルのしきい値電圧ＶthがＶVF3 より小さく、判定電流以上のセル電流が流れる場合、ノードＳＡの電圧が降下してトランジスタＨ１，Ｈ３がオンし、ビット線ＢＬm の容量ＣBLとノードＳＡの容量ＣSA（＜＜ＣBL）との間で電荷の再分配が起こり、ノードＳＡの電圧がビット線ＢＬm の電圧（Ｖcc−Ｖth−Ｖth´）とほぼ同程度のローレベルとなる。このため、制御信号φＬＡＴ３，φＬＡＴ４およびφＬＡＴ６によりトランジスタＮ１４，Ｎ１３およびＮ１９がオン状態となっても、トランジスタＮ９，Ｎ１０のゲートがローレベルとなっているため、トランジスタＮ９，Ｎ１０のドレイン−ソース間が高抵抗な状態とされ、ラッチ回路ＬＱ１，ＬＱ０の記憶ノードＱ１，Ｑ０を反転させるのに必要な電流を流すことができず、結果として設定状態が保持される。
【０１１６】
選択ワード線にＶVF3 が印加された状態でのしきい値電圧の判定が完了すると、再度、制御信号Ｖref がＧＮＤレベルに設定されてトランジスタＰ１がオン状態とされ、ビット線ＢＬm に対して電源電圧Ｖccでの充電がなされる。ビット線ＢＬm の充電が完了すると、制御信号Ｖref が所定レベルの電圧（例えば、２Ｖ）に設定される。
【０１１７】
次に、選択ワード線にＶVF2 が印加された状態で選択メモリセルに対して読み出しが実行され、データ”０１”のプログラム状態に対応したしきい値電圧の判定がなされる。ここで、選択メモリセルのしきい値電圧ＶthがＶVF2 より大きい場合には、セル電流が流れないことにより、ビット線ＢＬm の電圧は変化せず、ノードＳＡはＶccレベルに保持される。このとき、トランジスタＮ９，Ｎ１０がオン状態となる。
【０１１８】
そして、一定時間経過後、パルス状の信号である制御信号φＬＡＴ３がハイレベルに設定される。
【０１１９】
制御信号φＬＡＴ３がハイレベルに設定されると、トランジスタＮ１４がオン状態となる。このとき、書き込みデータが”０１”である場合は、トランジスタＮ１５がオン状態であり（ラッチ回路ＬＱ０の記憶ノードＱ０がハイレベルであるため）、さらに、トランジスタＮ９がオン状態であることにより、ラッチ回路ＬＱ１の反転記憶ノード／Ｑ１がローレベルに設定されて記憶ノードＱ１がローレベルからハイレベルに反転する。なお、選択メモリセルのしきい値電圧ＶthがＶth＞ＶVF3 ＞ＶVF2 である場合には、選択ワード線にＶVF3 が印加された状態でのしきい値電圧の判定において、すでにラッチ回路ＬＱ１の反転記憶ノード／Ｑ１がローレベルからハイレベルに反転されているため、ここでは変化しない。また、書き込みデータが”００”で、選択メモリセルのしきい値電圧ＶthがＶVF3 ＞Ｖth＞ＶVF2 である場合には、ラッチ回路ＬＱ０の記憶ノードＱ０がローレベルであることによりトランジスタＮ１５がオフ状態とされているため、ラッチ回路ＬＱ１の記憶ノードＱ１は変化しない。
【０１２０】
以上により、書き込みデータが”０１”の選択メモリセルで、そのしきい値電圧ＶthがＶVF2 より大きい場合、ラッチ回路ＬＱ１，ＬＱ０のラッチデータが”１１”に反転し、書き込み禁止状態とされる。
【０１２１】
一方、選択メモリセルのしきい値電圧ＶthがＶVF2 より小さく、判定電流以上のセル電流が流れる場合、ノードＳＡの電圧が降下してトランジスタＨ１，Ｈ３がオンし、ビット線ＢＬm の容量ＣBLとノードＳＡの容量ＣSA（＜＜ＣBL）との間で電荷の再分配が起こり、ノードＳＡの電圧がビット線ＢＬm の電圧（Ｖcc−Ｖth−Ｖth´）とほぼ同程度のローレベルとなる。このため、制御信号φＬＡＴ３によりトランジスタＮ１４がオン状態となっても、トランジスタＮ９のゲートがローレベルとなっているため、トランジスタＮ９のドレイン−ソース間が高抵抗な状態とされ、ラッチ回路ＬＱ１の記憶ノードＱ１を反転させるのに必要な電流を流すことができず、結果として設定状態が保持される。
【０１２２】
選択ワード線にＶVF2 が印加された状態でのしきい値電圧の判定が完了すると、再度、制御信号Ｖref がＧＮＤレベルに設定されてトランジスタＰ１がオンされ、ビット線ＢＬm に対して電源電圧Ｖccでの充電がなされる。ビット線ＢＬm の充電が完了すると、制御信号Ｖref が所定レベルの電圧（例えば、２Ｖ）に設定される。
【０１２３】
次に、選択ワード線にＶVF1 が印加された状態で選択メモリセルに対して読み出しが実行され、データ”１０”のプログラム状態に対応したしきい値電圧の判定がなされる。ここで、選択メモリセルのしきい値電圧ＶthがＶVF1 より大きい場合には、セル電流が流れないことにより、ビット線ＢＬm の電圧は変化せず、ノードＳＡはＶccレベルに保持される。このとき、トランジスタＮ９，Ｎ１０がオン状態となる。
【０１２４】
そして、一定時間経過後、パルス状の信号である制御信号φＬＡＴ１がハイレベルに設定される。
【０１２５】
制御信号φＬＡＴ１がハイレベルに設定されると、トランジスタＮ１９がオン状態となる。このとき、書き込みデータが”１０”である場合は、トランジスタＮ１８がオン状態であり（ラッチ回路ＬＱ１の記憶ノードＱ１がハイレベルであるため）、さらに、トランジスタＮ１０がオン状態であることにより、ラッチ回路ＬＱ０の反転記憶ノード／Ｑ０がローレベルに設定されて記憶ノードＱ０がローレベルからハイレベルに反転する。なお、選択メモリセルのしきい値電圧ＶthがＶth＞ＶVF3 ＞ＶVF1 である場合には、選択ワード線にＶVF3 が印加された状態でのしきい値電圧の判定において、すでにラッチ回路ＬＱ０の反転記憶ノード／Ｑ０がローレベルからハイレベルに反転されているため、ここでは変化しない。また、書き込みデータが”００”または”０１”で、選択メモリセルのしきい値電圧ＶthがＶVF2 ＞Ｖth＞ＶVF1 である場合には、ラッチ回路ＬＱ１の記憶ノードＱ１がローレベルであることによりトランジスタＮ１８がオフ状態であるため、ラッチ回路ＬＱ０の記憶ノードＱ０は変化しない。
【０１２６】
以上により、書き込みデータが”１０”の選択メモリセルで、そのしきい値電圧ＶthがＶVF1 より大きい場合、ラッチ回路ＬＱ１，ＬＱ０のラッチデータは”１１”に反転し、書き込み禁止状態とされる。
【０１２７】
一方、選択メモリセルのしきい値電圧ＶthがＶVF1 より小さく、判定電流以上のセル電流が流れる場合、ノードＳＡの電圧が降下してトランジスタＨ１，Ｈ３がオンし、ビット線ＢＬm の容量ＣBLとノードＳＡの容量ＣSA（＜＜ＣBL）との間で電荷の再分配が起こり、ノードＳＡの電圧がビット線ＢＬm の電圧（Ｖcc−Ｖth−Ｖth´）とほぼ同程度のローレベルとなる。このため、制御信号φＬＡＴ１によりトランジスタＮ１８がオンしても、トランジスタＮ１０のゲートがローレベルとなっているため、トランジスタＮ１０のドレイン−ソース間が高抵抗な状態とされ、ラッチ回路ＬＱ０の記憶ノードＱ０を反転させるのに必要な電流を流すことができず、結果として設定状態が保持される。
【０１２８】
このようにして書き込みベリファイ動作がなされ、ラッチ回路ＬＱ１，ＬＱ０にメモリセルのしきい値電圧の確認結果に応じたデータが保持される。このとき、書き込み十分である場合には、ラッチ回路ＬＱ１，ＬＱ０のラッチデータが”１１”となり、書き込み不十分である場合には、ラッチ回路ＬＱ１，ＬＱ０のラッチデータの少なくとも一方が”０”となる。したがって、ベリファイ判定回路３ｅの信号線ＣＨＫの電位を監視することで、全てのメモリセルに対して書き込みが十分になされて完了したかどうかの判定がなされ、書き込みが十分でないと判定される場合には、再度書き込み動作と書き込みベリファイ動作とが繰り返しなされる。そして、選択ページ内の全てのメモリセルが書き込み十分と判定された段階で一連の動作が終了する。
【０１２９】
次に、この一実施形態によるＮＡＮＤ型フラッシュメモリの読み出し動作について説明する。図１０は、読み出し動作を説明するための略線図である。
【０１３０】
このＮＡＮＤ型フラッシュメモリにおいては、選択されたメモリセルからページ単位でデータの読み出しがなされる。また、メモリセルには、しきい値電圧の分布と記憶データ内容とが図５に示すような対応関係となるように、データの書き込みがなされているものとする。
【０１３１】
読み出し動作が起動される前、制御信号ＰＧＭがＧＮＤレベルに設定され、トランジスタＮ２がオフ状態とされている。これにより、ビット線ＢＬm ，ＢＬm+1 は、データラッチ／センスアンプ回路３のビット線電圧設定回路３ｂから切り離されている。また、また、制御信号ＴＲＮおよび制御信号ＡｎＢ，ＡｎＮがＶcc−Ｖthレベルに設定され、トランジスタＨ１〜Ｈ４がオン状態とされていると共に、制御信号ＤＩＳおよび制御信号Ｖref がＶccレベルに設定され、トランジスタＮ１がオン状態、トランジスタＰ１がオフ状態とされている。これにより、ビット線ＢＬm ，ＢＬm+1 は、いずれも接地ラインと接続されている。
【０１３２】
この状態で読み出し動作が起動されると、図１０に示すように、その動作に先立ってリセット信号ＲＳＴが一定期間ハイレベル（Ｖccレベル）に設定され、ラッチ回路ＬＱ１，ＬＱ０に保持されているラッチデータが全てローレベルにリセットされる。
【０１３３】
そして、制御信号ＡｎＢ，ＡｎＮで読み出し対象とされるＮＡＮＤストリングが選択される。ここでは、例えば、ビット線ＢＬm と接続されるＮＡＮＤストリングＡm が読み出し対象として選択されている場合について説明する。この場合、制御信号ＡｎＢが所定のハイレベルの電圧、例えばＰ５Ｖ（例えば６Ｖ程度）に設定され、制御信号ＡｎＮがローレベル（ＧＮＤレベル）に設定される。これにより、選択側のビット線ＢＬm がノードＳＡと接続され、非選択側のビット線ＢＬm+1 がフローティング状態とされる。
【０１３４】
読み出し動作は、ラッチ回路ＬＱ１，ＬＱ０のリセット完了後、すなわち、制御信号ＤＩＳおよびリセット信号ＲＳＴが共にＧＮＤレベルに切り換えられた後、選択ゲート線ＤＳＧ、選択ゲート線ＳＳＧおよび非選択ワード線に所定のハイレベルの電圧、例えばＰ５Ｖ（例えば６Ｖ程度）が印加された状態で、選択ワード線に印加する電圧を例えばＶRD3 →ＶRD2 →ＶRD1 の順序で段階的に下げながらなされる。なお、このとき、ソース線ＳＬおよびｐウェル１３には０Ｖが印加される。
【０１３５】
また、ＶRD3 〜ＶRD1 の各電圧での実際のしきい値電圧の判定の前処理として制御信号Ｖref がＧＮＤレベルに設定されてトランジスタＰ１がオン状態とされ、ビット線ＢＬm に対して電源電圧Ｖccでの充電がなされる。ある程度時間が経過すると、ビット線ＢＬm の電圧が上昇し、トランジスタＨ１のゲート−ソース間の電位差がＶth´（Ｖth´はトランジスタＨ１のしきい値電圧）以下となるとき自動的にトランジスタＨ１，Ｈ３がカットオフ状態となる。したがって、ビット線ＢＬm は（Ｖcc−Ｖth−Ｖth´）レベル（例えば１．５Ｖ程度）に充電され、ノードＳＡはＶccレベルとなる。
【０１３６】
この状態で選択ワード線に印加する電圧を所定値とし、セル電流の有無をビット線ＢＬm およびノードＳＡの電圧に反映させてしきい値電圧の判定がなされる。つまり、選択メモリセルのしきい値電圧以上の電圧がそのゲートに供給されてセル電流が流れる場合には、ビット線ＢＬm の電圧が降下し、トランジスタＨ１，Ｈ３がオン状態となる。したがって、ノードＳＡの電圧は、ほぼビット線ＢＬm の電圧（Ｖcc−Ｖth−Ｖth´）とほぼ同程度のローレベルまで降下する。また、選択メモリセルのしきい値電圧未満の電圧がそのゲートに供給される場合には、セル電流が流れず、ビット線ＢＬm の電圧が降下することがないため、ノードＳＡの電圧はそのままＶccレベルに保持される。この関係に基づいてしきい値電圧の判定がなされる。
【０１３７】
すなわち、図９に示すように、リセット信号ＲＳＴおよび制御信号ＤＩＳがＧＮＤレベルに切り換えられた後、制御信号Ｖref がＧＮＤレベルに設定されてトランジスタＰ１がオン状態とされ、ビット線ＢＬm に対して電源電圧Ｖccでの充電がなされる。ビット線ＢＬm の充電が完了すると、制御信号Ｖref が所定レベルの電圧（例えば、２Ｖ）に設定される。
【０１３８】
まず、選択ワード線にＶRD3 が印加された状態で選択メモリセルに対して読み出しが実行され、データ”００”のプログラム状態に対応したしきい値電圧の判定がなされる。ここで、選択メモリセルのしきい値電圧ＶthがＶRD3 より大きい場合、セル電流が流れないことにより、ノードＳＡはＶccレベルに保持される。このとき、トランジスタＮ９，Ｎ１０がオン状態となる。
【０１３９】
そして、一定時間経過後、パルス状の信号である制御信号φＬＡＴ３，φＬＡＴ４がハイレベルに設定される。
【０１４０】
制御信号φＬＡＴ３，φＬＡＴ４がハイレベルに設定されると、トランジスタＮ１４，Ｎ１３がオン状態となる。このときトランジスタＮ９がオン状態であることにより、ラッチ回路ＬＱ１の反転記憶ノード／Ｑ１がローレベルに設定されて記憶ノードＱ１がローレベルからハイレベルに反転する。このとき、ラッチ回路ＬＱ１の記憶ノードＱ１と接続されたトランジスタＮ１８のゲートがハイレベルになり、トランジスタＮ１８がオン状態となる。
【０１４１】
さらに一定時間経過後、パルス状の信号である制御信号φＬＡＴ１がハイレベルに設定される。
【０１４２】
制御信号φＬＡＴ１がハイレベルに設定されると、トランジスタＮ１９がオン状態となる。このときトランジスタＮ１８およびトランジスタＮ１０がオン状態であることにより、ラッチ回路ＬＱ０の反転記憶ノード／Ｑ０がローレベルに設定されて記憶ノードＱ０がローレベルからハイレベルに反転する。
【０１４３】
以上により、選択メモリセルのしきい値電圧ＶthがＶRD3 より大きい場合、ラッチ回路ＬＱ１，ＬＱ０のラッチデータが”１１”に反転する。
【０１４４】
一方、選択メモリセルのしきい値電圧ＶthがＶRD3 より小さい場合、リーク補償電流より大きいセル電流が流れ、ノードＳＡの電圧が降下してトランジスタＨＮ１，ＨＮ３がオンし、ビット線ＢＬm の容量ＣBLとノードＳＡの容量ＣSA（＜＜ＣBL）との間で電荷の再分配が起こり、ノードＳＡの電圧がビット線ＢＬm の電圧（Ｖcc−Ｖth−Ｖth´）とほぼ同程度のローレベルとなる。このため、制御信号φＬＡＴ３，φＬＡＴ４，およびφＬＡＴ１によりトランジスタＮ１４，Ｎ１３，Ｎ１９がオン状態となっても、トランジスタＮ９，Ｎ１０のゲートがローレベルとなっているため、トランジスタＮ９，Ｎ１０のドレイン−ソース間が高抵抗な状態とされ、ラッチ回路ＬＱ１，ＬＱ０の記憶ノードＱ１，Ｑ０を反転させるのに必要な電流を流すことができず、結果としてリセットのままのローレベルな状態が保持される。
【０１４５】
選択ワード線にＶRD3 が印加された状態でのしきい値電圧の判定が完了すると、再度、制御信号Ｖref がＧＮＤレベルに設定されてトランジスタＰ１がオン状態され、ビット線ＢＬm に対して電源電圧Ｖccでの充電がなされる。ビット線ＢＬm の充電が完了すると、制御信号Ｖref が所定レベルの電圧（例えば、２Ｖ）に設定される。
【０１４６】
次に、選択ワード線にＶRD2 が印加された状態で選択メモリセルに対して読み出しが実行され、データ”０１”のプログラム状態に対応したしきい値電圧の判定がなされる。ここで、選択メモリセルのしきい値電圧ＶthがＶRD2 より大きい場合、セル電流が流れないことにより、ノードＳＡはＶccレベルに保持される。このとき、トランジスタＮ９，Ｎ１０がオン状態となる。
【０１４７】
そして、一定時間経過後、パルス状の信号である制御信号φＬＡＴ３，φＬＡＴ４がハイレベルに設定される。
【０１４８】
制御信号φＬＡＴ３，φＬＡＴ４がハイレベルに設定されると、トランジスタＮ１４，Ｎ１３がオン状態となる。このときトランジスタＮ９がオン状態であることにより、ラッチ回路ＬＱ１の反転記憶ノード／Ｑ１がローレベルに設定されて記憶ノードＱ１がローレベルからハイレベルに反転する。なお、選択メモリセルのしきい値電圧ＶthがＶth＞ＶRD3 ＞ＶRD2 の場合は、選択ワード線にＶRD3 が印加された状態でのしきい値電圧の判定において、すでにラッチ回路ＬＱ１の記憶ノードＱ１がハイレベルに反転されているため、ここでは変化しない。
【０１４９】
以上により、選択メモリセルのしきい値電圧ＶthがＶRD2 より大きくＶRD3 より小さい場合、ラッチ回路ＬＱ１、ＬＱ０のラッチデータが”１０”に変化する。
【０１５０】
一方、選択メモリセルのしきい値電圧ＶthがＶRD2 より小さい場合、リーク補償電流より大きいセル電流が流れ、ノードＳＡの電圧が（Ｖcc−Ｖth−Ｖth´）とほぼ同程度のローレベルとなる。このため、制御信号φＬＡＴ３，φＬＡＴ４によりトランジスタＮ１４，Ｎ１３がオン状態となっても、トランジスタＮ９のゲートがローレベルとなっているため、トランジスタＮ９のそれぞれのドレイン−ソース間が高抵抗な状態とされ、ラッチ回路ＬＱ１の記憶ノードＱ１を反転させるのに必要な電流を流すことができず、結果としてリセットのままのローレベルな状態が保持される。
【０１５１】
選択ワード線にＶRD2 が印加された状態でのしきい値電圧の判定が完了すると、再度、制御信号Ｖref がＧＮＤレベルに設定されてトランジスタＰ１がオン状態とされ、ビット線ＢＬm に対して電源電圧Ｖccでの充電がなされる。ビット線ＢＬm の充電が完了すると、制御信号Ｖref が所定レベルの電圧（例えば、２Ｖ）に設定される。
【０１５２】
次に、選択ワード線にＶRD1 が印加された状態で選択メモリセルに対して読み出しが実行され、データ”１０”のプログラム状態に対応したしきい値電圧の判定がなされる。ここで、選択メモリセルのしきい値電圧ＶthがＶRD1 より大きい場合、セル電流が流れないことにより、ノードＳＡはＶccレベルに保持される。このとき、トランジスタＮ９，Ｎ１０がオン状態となる。
【０１５３】
そして、一定時間経過後、パルス状の信号である制御信号φＬＡＴ２がハイレベルに設定される。
【０１５４】
制御信号φＬＡＴ２がハイレベルに設定されると、トランジスタＮ１７がオン状態となる。このとき、選択メモリセルのしきい値電圧ＶthがＶRD2 ＞Ｖth＞ＶRD1 である場合は、ラッチ回路ＬＱ１の記憶ノードＱ１がリセット状態のままのローレベルであり、反転記憶ノード／Ｑ１がハイレベルであることにより、トランジスタＮ１６がオン状態であり、さらに、トランジスタＮ１０がオン状態であることにより、ラッチ回路ＬＱ０の反転記憶ノード／Ｑ０がローレベルに設定されて記憶ノードＱ０がローレベルからハイレベルに反転する。なお、選択メモリセルのしきい値電圧ＶthがＶth＞ＶRD2 ＞ＶRD1 である場合は、選択ワード線にＶRD3 またはＶRD2 が印加された状態でのしきい値電圧の判定において、すでにラッチ回路ＬＱ１の記憶ノードＱ１がハイレベルに反転され、反転記憶ノード／Ｑ１がローレベルに設定されていることによりトランジスタＮ１６がオン状態とならない。このため、選択メモリセルのしきい値電圧ＶthがＶth＞ＶRD2 ＞ＶRD1 である場合は、ラッチ回路ＬＱ０の記憶ノードＱ０は変化しない。
【０１５５】
以上により、メモリセルのしきい値電圧ＶthがＶRD1 より大きくＶRD2 より小さい場合、ラッチ回路ＬＱ１、ＬＱ０のラッチデータが”０１”に変化する。
【０１５６】
一方、メモリセルのしきい値電圧ＶthがＶRD1 より小さい場合、リーク補償電流より大きいセル電流が流れ、ノードＳＡの電圧（Ｖcc−Ｖth−Ｖth´）とほぼ同程度のローレベルとなる。このため、制御信号φＬＡＴ２によりトランジスタＮ１６がオン状態となっても、トランジスタＮ１０のゲートがローレベルとなっているため、トランジスタＮ１０のそれぞれのドレイン−ソース間が高抵抗な状態とされ、ラッチ回路ＬＱ０の記憶ノードＱ０を反転させるのに必要な電流を流すことができず、結果としてリセットのままのローレベルな状態が保持される。
【０１５７】
このようにして読み出し動作がなされ、読み出し動作完了時には、ラッチ回路ＬＱ１，ＬＱ０の記憶ノードＱ１，Ｑ０のそれぞれにメモリセルのしきい値電圧Ｖthに応じた出力が保持される。つまり、選択メモリセルのしきい値電圧Ｖthがデータ”００”に対応するプログラム状態（分布Ａ）にある場合は（Ｑ１，Ｑ０）＝（１，１）となり、データ”０１”に対応するプログラム状態（分布Ｂ）にある場合は（Ｑ１，Ｑ０）＝（１，０）となり、データ”１０”に対応するプログラム状態（分布Ｃ）にある場合は（Ｑ１，Ｑ０）＝（０，１）となり、データ”１１”に対応する消去状態（分布Ｄ）にある場合は（Ｑ１，Ｑ０）＝（０，０）となる。そして、これらの反転出力が読み出しデータとして取り出される。
【０１５８】
ここで、表１に、この一実施形態によるＮＡＮＤ型フラッシュメモリの書き込み動作、書き込みベリファイ動作および読み出し動作時の各部の電圧の設定例を示す。なお、表１においては、書き込み対象および読み出し対象として、ワード線ＷＬ６上のメモリセルが選択されているものとする。
【０１５９】
【表１】
【０１６０】
次に、この一実施形態によるＮＡＮＤ型フラッシュメモリの消去動作および消去ベリファイ動作について説明する。図１１は、消去動作を説明するための略線図、図１２は、消去ベリファイ動作を説明するための略線図である。
【０１６１】
このＮＡＮＤ型フラッシュメモリにおいては、メモリセルアレイ１が設けられるｐウェル１３（およびｎウェル１２）に所定の高電圧（例えば２０Ｖ程度）の消去電圧ＶERS を印加すると共にｐ型Ｓｉ基板１１に０Ｖを印加し、メモリセルのフローティングゲートからＦＮトンネリング現象を用いて電子を引き抜くことにより、メモリセルに記憶されている記憶データが消去される。これにより、メモリセルは、負のしきい値電圧の消去状態とされる。消去ベリファイ動作は、消去動作完了後に、メモリセルの記憶データが十分に消去されたかを確認するために行われる。
【０１６２】
図１１に示すように、消去動作が起動される前、制御信号ＰＧＭがＧＮＤレベルに設定され、トランジスタＮ２がオフ状態とされている。これにより、ビット線ＢＬm ，ＢＬm+1 は、データラッチ／センスアンプ回路３のビット線電圧設定回路３ｂから切り離されている。また、制御信号ＴＲＮおよび制御信号ＡｎＢ，ＡｎＮがＶcc−Ｖthレベルに設定され、トランジスタＨ１〜Ｈ４がオン状態にされていると共に、制御信号ＤＩＳおよび制御信号Ｖref がＶccレベルに設定され、トランジスタＮ１がオン状態、トランジスタＰ１がオフ状態にされている。これにより、ビット線ＢＬm ，ＢＬm+1 はいずれも接地ラインと接続されている。
【０１６３】
この状態で消去動作が起動されると、制御信号ＤＩＳがＧＮＤレベルに切り換えられ、ビット線ＢＬm ，ＢＬm+1 は接地ラインから切り離されてフローティング状態とされる。このとき、選択ゲート線ＤＳＧおよび選択ゲート線ＳＳＧはロウデコーダ２から切り離されてフローティング状態とされ、ソース線ＳＬはソース線ドライバ４から切り離されてフローティング状態とされる。また、メモリセルアレイ１が設けられるｐウェル１３に所定の高電圧、例えば２０Ｖ程度の消去電圧ＶERS が印加される。このとき、ＮＡＮＤストリングＡm ，Ａm+1 においては、メモリセルのソース領域またはドレイン領域となるｎ+ 型拡散層１７がフローティング状態とされ、また、ｐウェル１３がハイレベルであることにより、ｎ+ 型拡散層１７がｐウェル１３とほぼ同電位までブーストされる。ビット線ＢＬm ，ＢＬm+1 、ソース線ＳＬ、選択ゲート線ＤＳＧおよび選択ゲート線ＳＳＧもまたフローティング状態であることにより、ｐウェル１３とほぼ同電位までブーストされる。そして、この状態で、消去対象とされる選択ブロック内の全ワード線に０Ｖが印加され、非選択ブロック内の全ワード線がフローティング状態とされる。
【０１６４】
このとき、選択ブロック内のＮＡＮＤストリングＡm ，Ａm+1 においては、ワード線（コントロールゲートＣＧ）の電圧が０Ｖに設定されていることにより、フローティングゲートＦＧの電位がワード線とのカップリングによってチャネル電位より低くなり、チャネルとフローティングゲートＦＧとの間に１０Ｖ以上の電位差が生じる。この電界によりＦＮトンネリング現象が起こり、フローティングゲートＦＧの電子がチャネル（基板）に引き抜かれ、フローティングゲートＦＧが正電荷で満たされる。これにより、ＮＡＮＤストリングＡm ，Ａm+1 中の全メモリセルの記憶データが消去され、これらのメモリセルのしきい値電圧が負電圧となる。一方、非選択ブロック内のＮＡＮＤストリングにおいては、ワード線（コントロールゲートＣＧ）がフローティング状態であることにより、これらのワード線がｐウェル１３との容量結合によりｐウェル１３とほぼ同電位までブーストされ、消去禁止とされる。
【０１６５】
このようにしてメモリセルに記憶されている記憶データを消去した後、ｐウェル１３（およびｎウェル１２，ｐ型Ｓｉ基板１１）に印加されるウェル電圧が０Ｖに切り換えられる。また、選択ゲート線ＤＳＧおよび選択ゲート線ＳＳＧがロウデコーダ２と接続され、これらの選択ゲート線ＤＳＧおよび選択ゲート線ＳＳＧに０Ｖが印加されると共に、ソース線ＳＬがソース線ドライバ４と接続され、このソース線ＳＬに０Ｖが印加される。これにより、消去動作が完了する。
【０１６６】
消去動作が完了すると、制御信号ＤＩＳがＶccレベルに設定され、この間に、ビット線ＢＬm ，ＢＬm+1 が接地される。一定時間経過した後、制御信号ＤＩＳがＧＮＤレベルに切り換えられ、ビット線ＢＬm ，ＢＬm+1 が接地ラインから切り離される。その後、消去ベリファイ動作が実行される。
【０１６７】
消去ベリファイ動作が起動されると、図１２に示すように、その動作に先立ってリセット信号ＲＳＴが一定期間ハイレベル（Ｖccレベル）に設定され、ラッチ回路ＬＱ１，ＬＱ０に保持されているラッチデータが全てローレベルにリセットされる。
【０１６８】
そして、制御信号ＡｎＢ，ＡｎＮで消去ベリファイ対象とされるＮＡＮＤストリングが選択される。ここでは、まず、ビット線ＢＬm と接続されるＮＡＮＤストリングＡm が消去ベリファイ対象として選択される。この場合、制御信号ＡｎＢがＰ５Ｖレベルに設定され、制御信号ＡｎＮがＧＮＤレベルに設定される。これにより、選択側のビット線ＢＬm がノードＳＡと接続され、非選択側のビット線ＢＬm+1 がフローティング状態とされる。
【０１６９】
このＮＡＮＤストリングＡm に対する消去ベリファイ動作では、メモリセルのしきい値電圧が−１．５Ｖ以下であるかが判定される。ここで、−１．５Ｖのしきい値電圧は、ローカルセルフブースト法を用いて多値並列書き込みを行う場合に、多値並列書き込みを実現する上で必要な消去状態のメモリセルのしきい値電圧の上限に対応する。この判定は、ラッチ回路ＬＱ１，ＬＱ０のリセット完了後、すなわち、制御信号ＤＩＳおよびリセット信号ＲＳＴが共にＧＮＤレベルに切り換えられた後、選択ゲート線ＤＳＧ、選択ゲート線ＳＳＧに所定のハイレベルの電圧、例えばＰ５Ｖ（例えば６Ｖ程度）が印加された状態で、全ワード線にＶERSVF ＝０Ｖを印加してＮＡＮＤストリングＡm 中の全メモリセルに対して読み出しを実行することによりなされる。なお、このとき、ソース線ＳＬには０．５Ｖが印加され、ｐウェル１３には０Ｖが印加される。
【０１７０】
また、実際のしきい値電圧の判定の前処理として制御信号Ｖref がＧＮＤレベルに設定されてトランジスタＰ１がオン状態とされ、ビット線ＢＬm に対して電源電圧Ｖccでの充電がなされる。ある程度時間が経過すると、ビット線ＢＬm の電圧が上昇し、トランジスタＨ１のゲート−ソース間の電位差がＶth´（Ｖth´はトランジスタＨ１のしきい値電圧）以下となるとき自動的にトランジスタＨ１，Ｈ３がオフする。したがって、ビット線ＢＬm は（Ｖcc−Ｖth−Ｖth´）レベル（例えば１．５Ｖ程度）に充電され、ノードＳＡはＶccレベルとなる。
【０１７１】
この状態で、全ワード線にＶERSVF が印加され、セル電流の有無をビット線ＢＬm およびノードＳＡの電圧に反映させてしきい値電圧の判定がなされる。つまり、ＮＡＮＤストリングＡm 中にしきい値電圧が−１．５Ｖ以上のメモリセルが存在し、１μＡ以上のセル電流が流れる場合には、ビット線ＢＬm の電圧が降下し、トランジスタＨ１，Ｈ３がオン状態となる。したがって、ノードＳＡは、ビット線ＢＬm の電圧（Ｖcc−Ｖth−Ｖth´）とほぼ等しい電圧まで降下する。また、ＮＡＮＤストリングＡm 中の全メモリセルのしきい値電圧が−１．５Ｖ以下の場合には、セル電流が１μＡ以下となり、ビット線ＢＬm の電圧が降下することがないため、ノードＳＡの電圧はそのままＶccレベルに保持される。この関係に基づいてしきい値電圧の判定がなされる。
【０１７２】
すなわち、図１２に示すように、リセット信号ＲＳＴおよび制御信号ＤＩＳがＧＮＤレベルに切り換えられ、ＮＡＮＤストリングＡm に対する消去ベリファイ動作が起動されると、制御信号Ｖref がＧＮＤレベルに設定されてトランジスタＰ１がオン状態とされ、ビット線ＢＬm に対して電源電圧Ｖccでの充電がなされる。ビット線ＢＬm の充電が完了すると、制御信号Ｖref が所定レベルの電圧（例えば、２Ｖ）に設定される。
【０１７３】
そして、全ワード線にＶERSVF が印加された状態でＮＡＮＤストリングＡm の全メモリセルに対して読み出しが実行され、消去状態のしきい値電圧分布の上限の判定がなされる。ここで、ＮＡＮＤストリングＡm 中にしきい値電圧Ｖthが−１．５Ｖより大きいメモリセルが１つでも含まれる場合、セル電流が１μＡ以下となることにより、ノードＳＡはＶccレベルに保持される。このとき、トランジスタＮ９，Ｎ１０がオン状態となる。
【０１７４】
そして、一定時間経過後、パルス状の信号である制御信号φＬＡＴ３，φＬＡＴ４がハイレベルに設定される。
【０１７５】
制御信号φＬＡＴ３，φＬＡＴ４がハイレベルに設定されると、トランジスタＮ１４，Ｎ１３がオン状態となる。このときトランジスタＮ９がオン状態であることにより、ラッチ回路ＬＱ１の反転記憶ノード／Ｑ１がローレベルに設定されて記憶ノードＱ１がローレベルからハイレベルに反転する。このとき、ラッチ回路ＬＱ１の記憶ノードＱ１と接続されたトランジスタＮ１８のゲートがハイレベルになり、トランジスタＮ１８がオン状態となる。
【０１７６】
さらに一定時間経過後、パルス状の信号である制御信号φＬＡＴ１がハイレベルに設定される。
【０１７７】
制御信号φＬＡＴ１がハイレベルに設定されると、トランジスタＮ１９がオン状態となる。このときトランジスタＮ１８およびトランジスタＮ１０がオン状態であることにより、ラッチ回路ＬＱ０の反転記憶ノード／Ｑ０がローレベルに設定されて記憶ノードＱ０がローレベルからハイレベルに反転する。
【０１７８】
以上により、ＮＡＮＤストリングＡm 中にしきい値電圧Ｖthが−１．５Ｖより大きいメモリセルが一つでも含まれる場合、ラッチ回路ＬＱ１，ＬＱ０のラッチデータが”１１”に反転する。
【０１７９】
一方、ＮＡＮＤストリングＡm 中の全メモリセルのしきい値電圧Ｖthが−１．５Ｖ以下の場合、１μＡ以上のセル電流が流れ、ノードＳＡの電圧が降下してトランジスタＨ１，Ｈ３がオンし、ビット線ＢＬm の容量ＣBLとノードＳＡの容量ＣSA（＜＜ＣBL）との間で電荷の再分配が起こり、ノードＳＡの電圧がビット線ＢＬm の電圧（Ｖcc−Ｖth−Ｖth´）とほぼ同程度のローレベルとなる。このため、制御信号φＬＡＴ３，φＬＡＴ４，およびφＬＡＴ１によりトランジスタＮ１４，Ｎ１３，Ｎ１９がオン状態となっても、トランジスタＮ９，Ｎ１０のゲートがローレベルとなっているため、トランジスタＮ９，Ｎ１０のドレイン−ソース間が高抵抗な状態とされ、ラッチ回路ＬＱ１，ＬＱ０の記憶ノードＱ１，Ｑ０を反転させるのに必要な電流を流すことができず、結果としてリセットのままのローレベルな状態が保持される。
【０１８０】
このようにしてＮＡＮＤストリングＡm に対する消去ベリファイ動作がなされると、ラッチ回路ＬＱ１，ＬＱ０にメモリセルのしきい値電圧の確認結果に応じたデータが保持される。その後、ラッチ回路ＬＱ１，ＬＱ０のラッチデータが、各データラッチ／センスアンプ回路３毎に順次読み出され、その結果、ラッチデータが全て”００”となっていれば消去十分と判定され、ラッチデータに１つでも”１”があれば消去不十分と判定される。この１回目の消去ベリファイ動作後の消去状態の確認結果は他の制御回路に供給され、記憶される。
【０１８１】
ＮＡＮＤストリングＡm に対する消去ベリファイ動作が終了すると、選択ゲート線ＤＳＧおよび選択ゲート線ＳＳＧの電圧がＰ５Ｖレベルから０Ｖに切り換えられ、ソース線ＳＬの電圧が０．５Ｖから０Ｖに切り換えられる。そして、制御信号ＡｎＢがＧＮＤレベルに設定される。一定時間経過後、制御信号ＡｎＢおよび制御信号ＡｎＮがＶcc−Ｖthに設定されると共に、制御信号ＤＩＳがＶccレベルに設定され、この間にビット線ＢＬm ，ＢＬm+1 が接地される。その後、ＮＡＮＤストリングＡm+1 に対する消去ベリファイ動作が起動される。
【０１８２】
ＮＡＮＤストリングＡm+1 に対する消去ベリファイが起動されると、その動作に先立ってリセット信号ＲＳＴが一定期間ハイレベルに設定され、ラッチ回路ＬＱ１，ＬＱ０に保持されているラッチデータが全てローレベルにリセットされる。そして、制御信号ＡｎＢがＧＮＤレベルに設定され、制御信号ＡｎＮがＰ５Ｖに設定される。これにより、選択側のビット線ＢＬm+1 がノードＳＡと接続され、非選択側のビット線ＢＬm がフローティング状態とされる。以降は、ＮＡＮＤストリングＡm に対する消去ベリファイの場合と同様であるので、説明を省略する。
【０１８３】
ＮＡＮＤストリングＡm に対する消去ベリファイ動作終了後、同様に、ラッチ回路ＬＱ１，ＬＱ０のラッチデータが、各データラッチ／センスアンプ回路３毎に順次読み出され、その結果、ラッチデータが全て”００”となっていれば消去十分と判定され、ラッチデータに１つでも”１”があれば消去不十分と判定される。そして、１回目の消去ベリファイ動作後の消去状態の確認結果と、２回目の消去ベリファイ動作後の消去状態の確認結果とが参照され、少なくとも一方において消去不十分と判定されていれば、再度、消去動作および消去ベリファイ動作が実行される。そして、選択ブロック内の全てのメモリセルが消去十分と判定された段階で一連の動作が終了する。
【０１８４】
ここで、表２に、この一実施形態によるＮＡＮＤ型フラッシュメモリの消去動作時および消去ベリファイ動作時の各部の電圧の設定例を示す。なお、表２においては、比較のために、この発明が適用される以前の消去ベリファイ動作時の電圧の設定例が併記されている。
【０１８５】
【表２】
【０１８６】
以上、この一実施形態によれば、消去ベリファイ動作時に、ソース線ＳＬに所定の正の電圧を印加するようにしていることにより、見かけ上、メモリセルのしきい値電圧を上昇させるようにして、言い換えれば、セル電流を減らすようにしてメモリセルのしきい値電圧を判定することができるので、消去ベリファイ動作時に、データ消去後のメモリセルのしきい値電圧をローカルセルフブースト法を用いた多値並列書き込みを実現する上で必要な−１．５Ｖ以下にするために行うメモリセルのしきい値電圧の判定を、書き込みベリファイ動作時にメモリセルのしきい値電圧を判定する際に用いる判定電流、具体的には１μＡの判定電流で行うことができる。この際、消去ベリファイ動作時におけるメモリセルのしきい値電圧の判定とは、書き込みベリファイ動作時におけるメモリセルのしきい値電圧の判定とは、同一のデータラッチ／センスアンプ回路３を用いて、しかも、その設計を特に変更することなく行うことができる。
【０１８７】
また、この一実施形態によれば、上述のような消去ベリファイを行うことにより、データ消去後のメモリセルのしきい値電圧を−１．５Ｖ以下にすることができるので、書き込み時のディスターブの影響の少ないローカルセルフブースト法を用いて、信頼性の高い多値並列書き込みを行うことができる。
【０１８８】
以上この発明の実施形態について具体的に説明したが、この発明は、上述の実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。例えば、上述の一実施形態において挙げた構成、数値、動作タイミングなどは一例にすぎず、必要に応じてこれらと異なる構成、数値、動作タイミングとしてもよい。具体的には、上述の一実施形態において挙げたＮＡＮＤ型フラッシュメモリの全体構成、メモリセルアレイ１、データラッチ／センスアンプ回路３などの構成は一例に過ぎず、例示したものと異なる構成であってもよい。また、上述の一実施形態においては、メモリセルアレイ１を、いわゆるウェル・イン・ウェル（Well In Well）構造の同一ｐウェル１３内に形成するようにしているが、これは、ｎ型Ｓｉ基板に設けられたｐウェル内に形成するようにしてもよい。
【０１８９】
また、上述の一実施形態においては、選択ブロック内の全てのメモリセルが消去十分と判定された後に、ソース線ＳＬに例えば１．１Ｖ程度の正の電圧を印加して、消去ベリファイ動作を実行することにより、消去状態のメモリセルのしきい値電圧が−８Ｖ以上であるかを判定するようにしてもよい。ここで、−８Ｖのしきい値電圧は、消去状態のメモリセルのしきい値電圧分布の下限に対応する電圧である。この判定は、選択ゲート線ＤＳＧ、選択ゲート線ＳＳＧおよび非選択ワード線にＰ５Ｖが印加された状態で、選択ワード線にＶERSVF を印加して選択メモリセルに対して読み出しを実行することによりなされる。このとき、選択メモリセルのしきい値電圧が−８Ｖ以上である場合、セル電流が１μＡ以下となり、ラッチ回路ＬＱ１，ＬＱ０のラッチデータが”１１”に反転し、選択メモリセルのしきい値電圧が−８Ｖ以下の場合、１μＡ以上のセル電流が流れ、ラッチ回路ＬＱ１，ＬＱ０のラッチデータがリセット状態のままのローレベルな状態に保持される。
【０１９０】
また、上述の一実施形態においては、ブロック単位で消去動作を行った後、ブロック単位で消去ベリファイ動作を行うようにしているが、これは、チップ一括で消去動作を行った後、ブロック単位で消去ベリファイを行うようにしてもよい。また、上述の一実施形態においては、消去ベリファイ動作時にラッチ回路ＬＱ１，ＬＱ０のラッチデータを反転させるようにしているが、これは、ラッチ回路ＬＱ１，ＬＱ０の何れか一方を反転させるようにしてもよい。
【０１９１】
また、上述の一実施形態においては、消去ベリファイ動作時にソース線ＳＬに正の電圧を印加してセル電流を低減するようにしているが、これは、ｐウェル１３に負の電圧を印加してセル電流を低減するようにしてもよい。
【０１９２】
また、上述の一実施形態においては、この発明を１つのメモリセルに２ビットのデータを記憶することが可能な４値型のＮＡＮＤ型フラッシュメモリに適用した場合について説明したが、この発明は、１つのメモリセルに３ビットのデータを記憶することが可能な８値型のＮＡＮＤ型フラッシュメモリは勿論のこと、１つのメモリセルに４ビット以上のデータを記憶することが可能な多値型のＮＡＮＤ型フラッシュメモリに適用することも可能である。また、この発明は、多値型のＮＡＮＤ型フラッシュメモリに適用した場合に特に顕著な効果を奏するものであるが、この発明は、２値型のＮＡＮＤ型フラッシュメモリに適用することも可能である。
【０１９３】
【発明の効果】
以上説明したように、この発明によれば、メモリセルの記憶データを消去する消去動作後にメモリセルのしきい値電圧を判定する消去ベリファイ動作時に、ソース線または第１導電型の半導体領域に所定の逆方向電圧を印加するようにしていることにより、セル電流を減らすようにしてメモリセルのしきい値電圧を判定することができるので、消去ベリファイ動作時に、データ消去後のメモリセルを所望のしきい値電圧にするために必要なメモリセルのしきい値電圧の判定を、書き込みベリファイ動作時にメモリセルのしきい値電圧を判定する際に用いる判定電流と同一の判定電流で行うことができるという効果がある。
【０１９４】
また、この発明によれば、消去ベリファイ動作を行うことによって、データ消去後のメモリセルにおいて所望のしきい値電圧状態を実現することができ、具体的には、データ消去後のメモリセルのしきい値電圧を、例えば、ローカルセルフブースト法を用いて多値並列書き込みを行う上で必要な条件を満たすように設定することができる。これにより、多値型の不揮発性半導体記憶装置において、書き込み時に、ディスターブの影響の少ないローカルセルフブースト法を用いることができ、信頼性の高い多値並列書き込みを実現することが可能となる。
【図面の簡単な説明】
【図１】 この発明の一実施形態によるＮＡＮＤ型フラッシュメモリの構成例を示す略線図である。
【図２】 この発明の一実施形態によるＮＡＮＤ型フラッシュメモリのメモリセルアレイにおける１つのＮＡＮＤストリングの平面図である。
【図３】 この発明の一実施形態によるＮＡＮＤ型フラッシュメモリのメモリセルアレイにおける１つのＮＡＮＤストリングの断面図である。
【図４】 この発明の一実施形態によるＮＡＮＤ型フラッシュメモリのメモリセルアレイの等価回路図である。
【図５】 この発明の一実施形態によるＮＡＮＤ型フラッシュメモリにおけるいメモリセルのしきい値電圧分布と記憶データ内容との対応関係を示す略線図である。
【図６】 この発明の一実施形態によるＮＡＮＤ型フラッシュメモリのメモリセルアレイのデータラッチ／センスアンプ回路の構成例を示す略線図である。
【図７】 ソース線に正の電圧を印加した状態で、消去状態のメモリセルに対してワード線に０Ｖを印加して読み出しを実行したときの、メモリセルのしきい値電圧とセル電流との関係を示すグラフである。
【図８】 この発明の一実施形態によるＮＡＮＤ型フラッシュメモリの書き込み動作を説明するための略線図である。
【図９】 この発明の一実施形態によるＮＡＮＤ型フラッシュメモリの書き込みベリファイ動作を説明するための略線図である。
【図１０】 この発明の一実施形態によるＮＡＮＤ型フラッシュメモリの読み出し動作を説明するための略線図である。
【図１１】 この発明の一実施形態によるＮＡＮＤ型フラッシュメモリの消去動作を説明するための略線図である。
【図１２】 この発明の一実施形態によるＮＡＮＤ型フラッシュメモリの消去ベリファイ動作を説明するための略線図である。
【図１３】 ＮＡＮＤ型フラッシュメモリのメモリセルアレイ構造を説明するための等価回路図である。
【図１４】 １つのメモリセルに２ビットからなり４値をとるデータを記憶することが可能な４値型のＮＡＮＤ型フラッシュメモリにおけるメモリセルのしきい値電圧分布と記憶データ内容との対応関係を示す略線図である。
【図１５】 １つのメモリセルに３ビットからなり８値をとるデータを記憶することが可能な８値型のＮＡＮＤ型フラッシュメモリにおけるメモリセルのしきい値電圧分布と記憶データ内容との対応関係を示す略線図である。
【図１６】 ローカルセルフブースト法の動作原理を説明するために用いるＮＡＮＤ型フラッシュメモリのメモリセルアレイの等価回路図である。
【図１７】 消去状態のメモリセルに対してワード線に０Ｖを印加して読み出しを実行したときの、メモリセルのしきい値電圧とセル電流との関係を示すグラフである。
【符号の説明】
１・・・メモリセルアレイ、２・・・カラム回路、３・・・データラッチ／センスアンプ回路、３ａ・・・ビット線選択回路、３ｂ・・・ビット線電圧設定回路、３ｃ・・・ラッチ回路、３ｄ・・・ラッチ制御回路、３ｅ・・・ベリファイ判定回路、４・・・ソース線ドライバ、５・・・基板電圧設定回路、６・・・制御回路、１１・・・ｐ型Ｓｉ基板、１２・・・ｎウェル、１３・・・ｐウェル、１７〜１９・・・ｎ+ 型拡散層、ＦＧ・・・フローティングゲート、ＣＧ・・・コントロールゲート、ＢＬm 〜ＢＬ４・・・ビット線、ＷＬ１〜ＷＬ１６・・・ワード線、ＳＬ・・・ソース線、Ａm 〜Ａ４・・・ＮＡＮＤストリング、Ｍ1-1 〜Ｍ16-1，Ｍ1-2 〜Ｍ16-2，Ｍ1-3 〜Ｍ16-3，Ｍ1-4 〜Ｍ16-4・・・メモリセル
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置およびその消去ベリファイ方法に関し、特に、ローカルセルフブースト法を用いて多値並列書き込みを行うようにした多値型のＮＡＮＤ型フラッシュメモリに適用して好適なものである。
【０００２】
【従来の技術】
近年、各種記録装置やハードディスク装置に比べて電気的特性に優れたフラッシュメモリが映像・音声機器や携帯用情報機器等における記録媒体として普及しつつある。フラッシュメモリは、電気的書き換え可能な不揮発性半導体記憶装置であり、大別してそのメモリセルの接続関係および構造からＮＯＲ型とＮＡＮＤ型とに分けられる。
【０００３】
ＮＯＲ型フラッシュメモリは、各々のメモリセルがビット線に接続されており、サイズおよびコスト面で不利であるがランダムアクセスが可能とされている。一方、ＮＡＮＤ型フラッシュメモリは、ＮＡＮＤストリングと称される直列接続された所定メモリセル毎に選択トランジスタを介してビット線と接続されている。
【０００４】
図１３に、ＮＡＮＤ型フラッシュメモリのメモリセルアレイの等価回路を示す。図１３に示すように、ＮＡＮＤストリングは、例えば、選択トランジスタＤＳと、１６個のメモリセルＭ1 〜Ｍ16と、選択トランジスタＳＳとにより構成されている。このＮＡＮＤストリングにおいては、メモリセルＭ1 〜Ｍ16が直列に接続されている。そして、メモリセルＭ1 のドレインが選択トランジスタＤＳを介してビット線ＢＬと接続されていると共に、メモリセルＭ16のソースが選択トランジスタＳＳを介してソース線ＳＬと接続されている。メモリセルＭ1 〜Ｍ16は、スタックゲート型のｎチャネルＭＯＳトランジスタからなり、選択トランジスタＤＳおよび選択トランジスタＳＳはｎチャネルＭＯＳトランジスタからなる。これらのメモリセルＭ1 〜Ｍ16、選択トランジスタＤＳおよび選択トランジスタＳＳのうち、チャネル長方向に互いに隣接するもの同士は、ソース領域またはドレイン領域となるｎ+ 型拡散層を共有している。また、選択トランジスタＳＳのソース領域となるｎ+ 型拡散層はチャネル幅方向に延在しており、ソース線ＳＬを構成している。これらのメモリセルＭ1 〜Ｍ16、選択トランジスタＤＳおよび選択トランジスタＳＳは、例えば、Ｓｉ基板に設けられたｐウェル１０１中に形成される。
【０００５】
ＮＡＮＤストリングを構成するメモリセルＭ1 〜Ｍ16のコントロールゲートは、それぞれワード線ＷＬ１〜ＷＬ１６と接続されている。また、選択トランジスタＤＳのゲートは選択ゲート線ＤＳＧと接続され、選択トランジスタＳＳのゲートは選択ゲート線ＳＳＧと接続されている。
【０００６】
ＮＡＮＤ型フラッシュメモリのメモリセルアレイは、上述のように構成されたＮＡＮＤストリングが行方向および列方向にマトリクス状に配列されて構成されている。このメモリセルアレイは、複数の行ブロック（以下、単にブロックと称する）に分割されている。各ブロック内においては、行方向に、ワード線および選択ゲート線を共有する所定数のＮＡＮＤストリングが並列に配列されている。このブロックは、メモリセルに記憶されたデータを消去する際の消去単位となっている。
【０００７】
このように、ＮＡＮＤ型フラッシュメモリにおいては、直列接続された所定数のメモリセルからなるＮＡＮＤストリング毎にビット線と接続されていることにより、ＮＯＲ型フラッシュメモリに比べてビット当たりの占有面積が小さく、記憶容量の大容量化に適しているという特徴がある。さらに、近年では、フラッシュメモリチップの集積度の向上に加えて、記憶方式に関しても１つのメモリセルに複数ビットの情報を蓄えるようにした、いわゆる多値記憶方式が開発されており、ＮＡＮＤ型フラッシュメモリの記憶容量は益々大容量化されている。
【０００８】
図１４は、１つのメモリセルに２ビットからなり４値をとるデータを記憶することが可能な４値型のＮＡＮＤ型フラッシュメモリにおける、メモリセルのしきい値電圧の分布と記憶データ内容との対応関係を示す。
【０００９】
この場合、図１４に示すように、メモリセルのしきい値電圧Ｖthは、データ”００”、”０１”、”１０”、”１１”に対応した４状態をとる。すなわち、図１４において、分布Ａはデータ”００”が書き込まれて第３の正のしきい値電圧のプログラム状態とされるメモリセルの分布であり、分布Ｂはデータ”０１”が書き込まれて第２の正のしきい値電圧のプログラム状態とされるメモリセルの分布であり、分布Ｃはデータ”１０”が書き込まれて第１の正のしきい値電圧のプログラム状態とされるメモリセルの分布である。また、分布Ｄはデータ”１１”が書き込まれて負のしきい値電圧の消去状態とされるメモリセルの分布である。なお、図１４においては、書き込みベリファイ動作時の各プログラム状態に対応する選択ワード線電圧がＶVF1,ＶVF2,ＶVF3 で示され、読み出し動作時の各プログラム状態に対応する選択ワード線電圧がＶRD1,ＶRD2,ＶRD3 で示されている。その大小関係は、ＶVF3 ＞ＶRD3 ＞ＶVF2 ＞ＶRD2 ＞ＶVF1 ＞ＶRD1 である。
【００１０】
また、図１５は、１つのメモリセルに３ビットからなり８値をとるデータを記憶することが可能な８値型のＮＡＮＤ型フラッシュメモリにおける、メモリセルのしきい値電圧の分布と記憶データ内容との対応関係を示す。
【００１１】
この場合、図１５に示すように、メモリセルのしきい値電圧Ｖthは、データ”０００”、”００１”、”０１０”、”０１１”、”１００”、”１０１”、”１１０”、”１１１”に対応した８状態をとる。すなわち、図１５において、分布Ａはデータ”０００”が書き込まれて第７の正のしきい値電圧のプログラム状態とされるメモリセルの分布であり、分布Ｂはデータ”００１”が書き込まれて第６の正のしきい値電圧のプログラム状態とされるメモリセルの分布であり、分布Ｃはデータ”０１０”が書き込まれて第５の正のしきい値電圧のプログラム状態とされるメモリセルの分布であり、分布Ｄはデータ”０１１”が書き込まれて第４の正のしきい値電圧のプログラム状態とされるメモリセルの分布であり、分布Ｅはデータ”１００”が書き込まれて第３の正のしきい値電圧のプログラム状態とされるメモリセルの分布であり、分布Ｆはデータ”１０１”が書き込まれて第２の正のしきい値電圧のプログラム状態とされるメモリセルの分布であり、分布Ｇはデータ”１１０”が書き込まれて第１の正のしきい値電圧のプログラム状態とされるメモリセルの分布である。また、分布Ｈはデータ”１１１”が書き込まれて負のしきい値電圧の消去状態とされるメモリセルの分布である。なお、図１５においては、書き込みベリファイ動作時の各プログラム状態に対応する選択ワード線電圧がＶVF1,ＶVF2,ＶVF3,ＶVF4,ＶVF5,ＶVF6,ＶVF7 で示され、読み出し動作時の各プログラム状態に対応する選択ワード線電圧がＶRD1,ＶRD2,ＶRD3,ＶRD4,ＶRD5,ＶRD6,ＶRD7 で示されている。その大小関係は、ＶVF7 ＞ＶRD7 ＞ＶVF6 ＞ＶRD6 ＞ＶVF5 ＞ＶRD5 ＞ＶVF4 ＞ＶRD4 ＞ＶVF3 ＞ＶRD3 ＞ＶVF2 ＞ＶRD2 ＞ＶVF1 ＞ＶRD1 である。
【００１２】
多値型のＮＡＮＤ型フラッシュメモリにおいては、上述のようなメモリセルのしきい値電圧と記憶データとの対応関係に基づいて、データの書き込みおよび読み出しがなされる。
【００１３】
このような多値型のＮＡＮＤ型フラッシュメモリにおいては、メモリセルにデータを書き込む際に、その書き込み速度向上のため、ビット線に書き込みデータに応じた複数レベルの電圧を与えて多値データを同時に書き込む、いわゆる多値並列書き込み方式が用いられる。
【００１４】
また、１つのメモリセルが複数のプログラム状態を有する多値型のＮＡＮＤ型フラッシュメモリでは、書き込み時のディスターブによる誤動作を防ぐ必要がある。これを実現する手法として、例えば、セルフブースト（Self Boost）法やローカルセルフブースト（Local Self Boost）法が知られている。これらのセルフブースト法やローカルセルフブースト法は、書き込み対象のワード線（選択ワード線）上に存在する非書き込みセルのフローティングゲートへの電子注入を防ぐために、その非書き込みセルが含まれるＮＡＮＤストリングを選択トランジスタの働きによりビット線から切り離し、非書き込みセルのチャネル電位をワード線との容量結合によって所定の書き込み禁止電位に昇圧させ、これによって、非書き込みセルへの書き込みを行わないようにする方法である。
【００１５】
このとき、セルフブースト法やローカルセルフブースト法では、ビット線側の選択ゲート線（図１３における選択ゲート線ＤＳＧ）はＶccレベルに設定されるため、ビット線を介してＮＡＮＤストリング中のメモリセルのチャネルに供給できる電圧は、ビット線側の選択トランジスタ（図１３における選択トランジスタＤＳ）によってＶcc−ＶthDSに制限される（ただし、ＶthDSはビット線側の選択トランジスタのしきい値電圧）。このため、書き込み時にビット線に印加できる電圧の上限は、Ｖcc−ＶthDSからマージンを見た電圧、例えば１．５Ｖ程度となる。
【００１６】
多値並列書き込みを行う場合は、上述の点を考慮して、書き込みデータに応じたビット線電圧が設定される。具体的には、４値型のＮＡＮＤ型フラッシュメモリにおいては、例えば、書き込みデータが”００”の場合のビット線電圧は０Ｖ、書き込みデータが”０１”の場合のビット線電圧は１．２Ｖ、書き込みデータが”１０”の場合のビット線電圧は１．４Ｖ、書き込みデータが”１１”の場合のビット線電圧はＶccレベル（Ｖccは電源電圧）といった具合に、書き込みデータに応じてビット線電圧が設定される。また、８値型のＮＡＮＤ型フラッシュメモリにおいては、例えば、書き込みデータが”００ｘ”（ｘ：０または１）の場合のビット線電圧は０Ｖ、書き込みデータが”０１ｘ”（ｘ：０または１）の場合のビット線電圧は１．２Ｖ、書き込みデータが”１０ｘ”（ｘ：０または１）の場合のビット線電圧は１．４Ｖ、書き込みデータが”１１０”の場合のビット線電圧は１．４Ｖ、書き込みデータが”１１１”（データ非書き込み）の場合のビット線電圧はＶccといった具合に、書き込みデータに応じてビット線電圧が設定される。
【００１７】
以下に、特開平８−２７９２９７号公報に開示されているローカルセルフブースト法の動作原理について具体的に説明する。図１６は、このローカルセルフブースト法の動作原理の説明に用いるＮＡＮＤ型フラッシュメモリのメモリセルアレイの等価回路図である。なお、図１６において、ＮＡＮＤストリングＡ１，Ａ２は、メモリセルアレイの同一ブロック内に配列されたものであり、それぞれ図１３に示すＮＡＮＤストリングと同様に構成されている。ここでは、ワード線ＷＬ１〜ＷＬ１６のうちワード線ＷＬ６を選択ワード線とし、このワード線ＷＬ６上のメモリセルにページ単位で多値データを同時に書き込み、この際、ワード線ＷＬ６上の選択メモリセルのうち、ビット線ＢＬ１と接続されるＮＡＮＤストリングＡ１中の選択メモリセルＭ6-1 に所定のデータを書き込むようにし、ビット線ＢＬ２と接続されるＮＡＮＤストリングＡ２中の選択メモリセルＭ6-2 にはデータの書き込みを行わないものとして説明する。
【００１８】
図１６に示すように、ローカルセルフブースト法を用いて選択されたメモリセルにデータを書き込む場合は、ビット線ＢＬ１，ＢＬ２に書き込みデータに応じたビット線電圧が印加される。このとき、データ書き込み側のビット線ＢＬ１には０〜１．４Ｖが印加され、データ非書き込み側のビット線ＢＬ２にはＶccが印加される。そして、選択ワード線であるワード線ＷＬ６に所定のプログラム電圧ＶPGM （例えば１８Ｖ程度）が印加される。このとき、セルフブースト法においては、全ての非選択ワード線に書き込みパス電圧Ｖpass（＜ＶPGM 、例えば１０Ｖ程度）が印加されるのに対して、このローカルセルフブースト法においては、選択ワード線に隣接する非選択ワード線、すなわちワード線ＷＬ５，ＷＬ７に書き込みパス電圧Ｖpassより低い電圧（例えば０Ｖ）が印加され、残りの非選択ワード線、すなわちワード線ＷＬ１〜ＷＬ４，ＷＬ８〜ＷＬ１６に書き込みパス電圧Ｖpassが印加される。また、選択トランジスタＤＳ１，ＤＳ２のゲートと接続される選択ゲート線ＤＳＧにＶccが印加され、選択トランジスタＳＳ１，ＳＳ２のゲートと接続される選択ゲート線ＳＳＧ、ソース線ＳＬおよびＮＡＮＤストリングＡ１，Ａ２が設けられるｐウェル１０１には０Ｖが印加される。
【００１９】
これにより、選択ワード線であるワード線ＷＬ６上の選択メモリセルＭ6-1 、Ｍ6-2 のうち、データ書き込みとされる選択メモリセルＭ6-1 においては、そのコントロールゲートに印加されるプログラム電圧ＶPGM とチャネル電位との電界によってＦＮトンネリング現象が起こり、データの書き込みがなされる。一方、データ非書き込みとされる選択メモリセルＭ6-2 においては、チャネルがワード線との容量結合によって書き込み禁止電位に昇圧され、データの書き込みが行われない。
【００２０】
この際、このローカルセルフブースト法においては、データ非書き込みとされる選択メモリセルＭ6-2 が含まれるＮＡＮＤストリングＡ２のチャネル全体の電位が、ビット線ＢＬ２側からの充電によってＶcc−ＶthDSレベルに達すると、そのＮＡＮＤストリングＡ２中の選択トランジスタＤＳ２がカットオフする。これにより、そのＮＡＮＤストリングＡ２中のメモリセルのチャネルはビット線ＢＬ２から切り離され、選択ワード線および非選択ワード線との容量結合によって昇圧される。このとき、選択ワード線（ＷＬ６）に隣接する非選択ワード線（ＷＬ５，ＷＬ７）の印加電圧が０Ｖであることにより、その昇圧の途中で、選択メモリセルＭ6-2 の両側に隣接するメモリセルＭ5-2 、Ｍ7-2 がカットオフし、その後、選択メモリセルＭ6-2 のチャネルは選択ワード線（ＷＬ６）との容量結合によって昇圧される。その結果、この選択メモリセルＭ6-2 のチャネルは、セルフブースト法を用いた場合よりも高い書き込み禁止電位に昇圧される。
【００２１】
このように、ローカルセルフブースト法は、セルフブースト法に比べて、データ非書き込みとされる選択メモリセルが書き込み時にディスターブ（ＶPGM ディスターブ）を受けにくいという利点がある。
【００２２】
【発明が解決しようとする課題】
ところで、従来の２値型のＮＡＮＤ型フラッシュメモリにおいては、特に消去ベリファイを行わず、消去動作時に十分に消去パルスを与えてメモリセルのデータ消去を行っていた。これは、消去状態のメモリセルのしきい値電圧分布が、動作に対して特に問題となることが無かったためである。
【００２３】
しかしながら、多値型のＮＡＮＤ型フラッシュメモリにおいては、上述のローカルセルフブースト法を用いて多値並列書き込みを行う場合、その動作上の制限として、消去状態のメモリセルのしきい値電圧分布を所定の範囲内にする必要がある。この理由について具体的に説明する。
【００２４】
すなわち、図１６に示すように、多値並列書き込みを行う場合、ビット線ＢＬ１，ＢＬ２に書き込みデータに応じたビット線電圧が印加される。このとき、ローカルセルフブースト法を用いた場合は、選択ワード線（ＷＬ６）にプログラム電圧ＶPGM が印加され、選択ワード線に隣接する非選択ワード線（ＷＬ５，ＷＬ７）に０Ｖが印加され、残りの非選択ワード線（ＷＬ１〜ＷＬ４，ＷＬ８〜ＷＬ１６）に書き込みパス電圧Ｖpassが印加される。
【００２５】
ここで、ＮＡＮＤ型フラッシュメモリにおいては、選択メモリセルＭ6-1 ，Ｍ6-2 よりもビット線ＢＬ１，ＢＬ２とのコンタクト部に近い側に存在するメモリセルＭ1-1 〜Ｍ5-1 、Ｍ1-2 〜Ｍ5-2 は、この時点では、通常、未書き込み状態で消去状態とされている。この場合、データ書き込み側のＮＡＮＤストリングＡ１においては、選択メモリセルＭ6-1 よりもビット線ＢＬ１とのコンタクト部に近い側に存在する消去状態のメモリセルＭ5-1 のコントロールゲートに０Ｖが印加されることになる。このとき、メモリセルＭ5-1 のしきい値電圧がある値、例えば−１．５Ｖ以下になっていないと、ＮＡＮＤストリングＡ１のチャネル全体がある程度充電された時点でこのメモリセルＭ5-1 がカットオフ状態となるため、データの書き込みを行うべき選択メモリセルＭ6-1 のチャネルにビット線ＢＬ１からの電圧を伝えることができなくなり、多値データの書き込みを行うことができなくなるという問題が生じる。
【００２６】
また、データ書き込み側のＮＡＮＤストリングＡ１においては、ビット線ＢＬ１側の選択トランジスタＤＳがオン状態であることにより、このＮＡＮＤストリングＡ１のチャネルはビット線ＢＬ１と同電位（０〜１．４Ｖ）となっている。この場合、コントロールゲートに書き込みパス電圧Ｖpassが印加されるメモリセルＭ1-1 〜Ｍ4-1 、Ｍ8-1 〜Ｍ16-1においては、Ｖpassとチャネル電位との電界により弱いＦＮトンネリング現象が起こり、ディスターブ（Ｖpassディスターブ）を受ける。このとき、書き込み開始前（消去状態）の選択メモリセルＭ6-1 のしきい値電圧が極端に低く、例えば−８Ｖ以下であると、この選択メモリセルＭ6-1 が所望のプログラム状態とされるまでに必要な書き込み回数（書き込み時間）が増加するため、メモリセルＭ1-1 〜Ｍ4-1 、Ｍ8-1 〜Ｍ16-1のディスターブ耐性が低下するという問題が生じる。
【００２７】
このように、多値型のＮＡＮＤ型フラッシュメモリにおいて、ローカルセルフブースト法を用いて多値並列書き込みを行う場合は、多値並列書き込みを実現する観点から消去状態のメモリセルのしきい値電圧分布の上限を例えば−１．５Ｖとする必要があり、書き込み時のディスターブ耐性の向上を図る観点から消去状態のメモリセルのしきい値電圧分布の下限を例えば−８Ｖ程度とする必要がある。したがって、多値型のＮＡＮＤ型フラッシュメモリメモリにおいては、信頼性の向上を図るために、書き込み時に書き込みベリファイを行うようにしているのと同様に、消去時にも消去ベリファイを行う必要がある。この際、回路規模の増大を抑制する観点から、書き込みベリファイ時のしきい値電圧の判定と、消去ベリファイ時のしきい値電圧の判定とを同一のセンスアンプ回路を用いて行うのが現実的である。
【００２８】
しかしながら、現状のＮＡＮＤ型フラッシュメモリでは、書き込みベリファイ時に使用しているセンスアンプ回路を用いて消去ベリファイを行おうとすると、必要とされるしきい値電圧の判定ができないという問題がある。
【００２９】
すなわち、書き込みベリファイ時のしきい値電圧の判定は、ビット線側の選択ゲート線、ソース線側の選択ゲート線および非選択ワード線に所定のハイレベルの電圧、Ｐ５Ｖ（読み出し時のパス電圧で例えば６Ｖ程度）を印加した状態で、選択ワード線に所定の電圧を印加してＮＡＮＤストリング中の選択メモリセルに対して読み出しを実行し、セル電流の有無をセンスアンプ回路で検出することにより行われる。このとき、ソース線およびＮＡＮＤストリングが設けられるｐウェルには、それぞれ０Ｖが印加される。
【００３０】
この書き込みベリファイの場合、セル電流が所定の判定電流以下であれば、選択メモリセルのしきい値電圧が所望のプログラム状態に達している（書き込み十分）と判定され、セル電流が所定の判定電流以上であれば、選択メモリセルのしきい値電圧が所望のプログラム状態に達していない（書き込み不十分）と判定される。ここで、この書き込みベリファイ時の判定電流は、読み出しを行う際に誤動作を引き起こすＡＧＬ（Array Ground Line ）ノイズの影響を無くすために、通常、１μＡ程度とされている。
【００３１】
一方、消去ベイリファ時のしきい値電圧の判定は、ビット線側の選択ゲート線およびソース線側の選択ゲート線にＰ５Ｖを印加した状態で、全ワード線に０Ｖを印加してＮＡＮＤストリング中の全メモリセルに対して読み出しを実行し、セル電流の有無をセンスアンプ回路で検出することにより行うことが可能である。このとき、書き込みベリファイ時と同様に、ソース線およびＮＡＮＤストリングが設けられるｐウェルには、それぞれ０Ｖが印加される。
【００３２】
この消去ベリファイの場合、セル電流が所定の判定電流以上であれば、そのＮＡＮＤストリング中の全メモリセルのしきい値電圧が所望の消去状態に達している（消去十分）と判定され、セル電流が所定の判定電流以下であれば、そのＮＡＮＤストリング中にしきい値電圧が所望の消去状態に達していないメモリセルが含まれる（消去不十分）と判定される。ここで、図１７に、消去状態のメモリセルに対してワード線に０Ｖを印加して読み出しを実行した時の、メモリセルのしきい値電圧とセル電流との関係を示す。図１７より、しきい値電圧が−１．５Ｖのメモリセルに対してワード線に０Ｖを印加して読み出しを実行した場合、２．８μＡのセル電流が流れることがわかる。言い換えれば、消去ベリファイ時に、メモリセルのしきい値電圧が−１．５Ｖ以下であるかを判定するためには、２．８μＡの判定電流が必要であり、書き込みベリファイ時と同じ１μＡの判定電流では、本来必要とされるしきい値電圧の判定を行うことができないことがわかる。
【００３３】
このように、現状のＮＡＮＤ型フラッシュメモリにおいては、書き込みベリファイ時と消去ベリファイ時とで必要とされる判定電流に大きな開きがあるため、何らかの改善が必要となっている。
【００３４】
したがって、この発明の目的は、消去ベリファイ動作時に、データ消去後のメモリセルを所望のしきい値電圧にするために必要なメモリセルのしきい値電圧の判定を、書き込みベリファイ動作時にメモリセルのしきい値電圧を判定する際に用いる判定電流と同一の判定電流で行うことができる不揮発性半導体記憶装置およびその消去ベリファイ方法を提供することにある。
【００３５】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１の発明は、
第１導電型の半導体領域中に、第２導電型チャネルの電界効果トランジスタからなるメモリセルが設けられ、直列接続された所定数のメモリセルによってストリングが構成されていると共に、ストリングの一端および他端が、それぞれビット線および第１導電型の半導体領域中に設けられた第２導電型の拡散層からなるソース線と接続され、
メモリセルは、ワード線およびビット線への印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化し、その変化に応じてしきい値電圧が変化することによってしきい値電圧に応じた値のデータを記憶する不揮発性半導体記憶装置であって、
メモリセルの記憶データを消去する消去動作後に、ワード線に所定の読み出し用電圧を印加してメモリセルのしきい値電圧を判定するようにした消去ベリファイ動作時に、ソース線に所定の逆方向電圧を印加するようにしたソース線電圧制御手段と、
セル電流および判定電流に基づきメモリセルのしきい値電圧を判定するセンスアンプ回路と
を有し、
ソース線に逆方向電圧を印加することにより消去ベリファイ動作時に流れるセル電流が低減され、
センスアンプ回路は、メモリセルにデータを書き込む書き込み動作後に、ワード線に所定の電圧を印加してメモリセルのしきい値電圧を判定するようにした書き込みベリファイ動作時のメモリセルのしきい値電圧の判定に用いる判定電流と同一の判定電流を用いて、消去ベリファイ動作時のメモリセルのしきい値電圧を判定するようにしたことを特徴とするものである。
【００３６】
この発明の第２の発明は、
第１導電型の半導体領域中に、第２導電型チャネルの電界効果トランジスタからなるメモリセルが設けられ、直列接続された所定数のメモリセルによってストリングが構成されていると共に、ストリングの一端および他端が、それぞれビット線および第１導電型の半導体領域中に設けられた第２導電型の拡散層からなるソース線と接続され、
メモリセルは、ワード線およびビット線への印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化し、その変化に応じてしきい値電圧が変化することによってしきい値電圧に応じた値のデータを記憶する不揮発性半導体記憶装置であって、
メモリセルの記憶データを消去する消去動作後に、ワード線に所定の読み出し用電圧を印加してメモリセルのしきい値電圧を判定するようにした消去ベリファイ動作時に、第１導電型の半導体領域に所定の逆方向電圧を印加するようにした基板電圧制御手段と、
セル電流および判定電流に基づきメモリセルのしきい値電圧を判定するセンスアンプ回路と
を有し、
第１導電型の半導体領域に逆方向電圧を印加することにより消去ベリファイ動作時に流れるセル電流が低減され、
センスアンプ回路は、メモリセルにデータを書き込む書き込み動作後に、ワード線に所定の電圧を印加してメモリセルのしきい値電圧を判定するようにした書き込みベリファイ動作時のメモリセルのしきい値電圧の判定に用いる判定電流と同一の判定電流を用いて、消去ベリファイ動作時のメモリセルのしきい値電圧を判定するようにしたことを特徴とするものである。
【００３７】
この発明の第３の発明は、
第１導電型の半導体領域中に、第２導電型チャネルの電界効果トランジスタからなるメモリセルが設けられ、直列接続された所定数のメモリセルによってストリングが構成されていると共に、ストリングの一端および他端が、それぞれビット線および第１導電型の半導体領域中に設けられた第２導電型の拡散層からなるソース線と接続され、
メモリセルは、ワード線およびビット線への印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化し、その変化に応じてしきい値電圧が変化することによってしきい値電圧に応じた値のデータを記憶する不揮発性半導体記憶装置の消去ベリファイ方法であって、
メモリセルの記憶データを消去する消去動作後に、ワード線に所定の読み出し用電圧を印加してメモリセルのしきい値電圧を判定するようにした消去ベリファイ動作時に、ソース線に所定の逆方向電圧を印加し、
ソース線に逆方向電圧を印加することにより消去ベリファイ動作時に流れるセル電流が低減され、
セル電流および判定電流に基づきメモリセルのしきい値電圧を判定するセンスアンプ回路により、メモリセルにデータを書き込む書き込み動作後に、ワード線に所定の電圧を印加してメモリセルのしきい値電圧を判定するようにした書き込みベリファイ動作時のメモリセルのしきい値電圧の判定に用いる判定電流と同一の判定電流を用いて、消去ベリファイ動作時のメモリセルのしきい値電圧を判定するようにしたことを特徴とするものである。
【００３８】
この発明の第４の発明は、
第１導電型の半導体領域中に、第２導電型チャネルの電界効果トランジスタからなるメモリセルが設けられ、直列接続された所定数のメモリセルによってストリングが構成されていると共に、ストリングの一端および他端が、それぞれビット線および第１導電型の半導体領域中に設けられた第２導電型の拡散層からなるソース線と接続され、
メモリセルは、ワード線およびビット線への印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化し、その変化に応じてしきい値電圧が変化することによってしきい値電圧に応じた値のデータを記憶する不揮発性半導体記憶装置の消去ベリファイ方法あって、
メモリセルの記憶データを消去する消去動作後に、ワード線に所定の読み出し電圧を与えてメモリセルのしきい値電圧を判定するようにした消去ベリファイ動作時に、第１導電型の半導体領域に所定の逆方向電圧を印加し、
第１導電型の半導体領域に逆方向電圧を印加することにより消去ベリファイ動作時に流れるセル電流が低減され、
セル電流および判定電流に基づきメモリセルのしきい値電圧を判定するセンスアンプ回路により、メモリセルにデータを書き込む書き込み動作後に、ワード線に所定の電圧を印加してメモリセルのしきい値電圧を判定するようにした書き込みベリファイ動作時のメモリセルのしきい値電圧の判定に用いる判定電流と同一の判定電流を用いて、消去ベリファイ動作時のメモリセルのしきい値電圧を判定するようにしたことを特徴とするものである。
【００３９】
この発明において、消去ベリファイ動作時のしきい値電圧の判定は、書き込みベリファイ動作時のしきい値電圧の判定に用いるセンスアンプ回路と同一のものを用いて行われる。また、メモリセルは、ｎビット（ただしｎは自然数）のデータを記憶するために、２n −１個のプログラム状態と、消去状態とを有する。
【００４０】
この発明において、典型的には、第１導電型の半導体領域はｐ型半導体領域であり、メモリセルを構成する第２導電型チャネルの電界効果トランジスタはｎチャネル電界効果トランジスタであり、ソース線を構成する第２導電型の拡散層はｎ型拡散層である。この場合、消去状態とは、メモリセルが所定の負のしきい値電圧とされる状態に対応し、プログラム状態とは、メモリセルが所定の正のしきい値電圧とされる状態に対応する。また、消去ベリファイ動作時には、例えば、ワード線に０Ｖを印加した状態でメモリセルに対して読み出しを実行し、セル電流の有無を検出することにより、メモリセルのしきい値電圧の判定を行う。
【００４１】
この発明において、ストリングおよびソース線が設けられる第１導電型の半導体領域は、好適には、第１導電型の半導体基板に設けられた第２導電型の半導体領域中に設けられる。
【００４２】
この発明の第１の発明および第３の発明において、第１導電型の半導体領域がｐ型半導体領域であり、メモリセルを構成する第２導電型チャネルの電界効果トランジスタがｎチャネル電界効果トランジスタであり、ソース線を構成する第２導電型の拡散層がｎ型拡散層である場合、消去ベリファイ動作時にソース線に正の電圧を印加し、メモリセルの見かけ上のしきい値電圧を上昇させることで、セル電流を低減させるようにして、メモリセルのしきい値電圧を判定する。
【００４３】
この発明の第２の発明および第４の発明において、第１導電型の半導体領域がｐ型半導体領域であり、メモリセルを構成する第２導電型チャネルの電界効果トランジスタがｎチャネル電界効果トランジスタであり、ソース線を構成する第２導電型の拡散層がｎ型拡散層である場合、消去ベリファイ動作時に第１導電型の半導体領域に負の電圧を印加し、メモリセルの見かけ上のしきい値電圧を上昇させることで、セル電流を低減させるようにして、メモリセルのしきい値電圧を判定する。
【００４４】
この発明において、消去ベリファイ動作時には、好適には、データ消去後のメモリセルのしきい値電圧分布の上限および／または下限に対応するしきい値電圧の判定を行う。
【００４５】
この発明の第１の発明および第３の発明においては、データ消去後のメモリセルのしきい値電圧分布の上限に対応するしきい値電圧の判定を行う場合と、データ消去後のメモリセルのしきい値電圧の下限に対応するしきい値電圧の判定を行うを場合とでソース線に印加する逆方向電圧を変化させる。具体的には、第１導電型の半導体領域がｐ型半導体領域であり、メモリセルを構成する第２導電型チャネルの電界効果トランジスタがｎチャネル電界効果トランジスタであり、ソース線を構成する第２導電型の拡散層がｎ型拡散層である場合、データ消去後のメモリセルのしきい値電圧の上限に対応するしきい値電圧を判定するときにはソース線に第１の正の電圧を印加し、データ消去後のメモリセルのしきい値電圧の下限に対応するしきい値電圧を判定するときにはソース線に第１の正の電圧より高い第２の正の電圧を印加する。
【００４６】
この発明の第２の発明および第４の発明においては、データ消去後のメモリセルのしきい値電圧の上限に対応するしきい値電圧の判定を行う場合と、データ消去後のメモリセルのしきい値電圧の下限に対応するしきい値電圧の判定を行う場合とで第１導電型の半導体領域に印加する逆方向電圧を変化させる。具体的には、第１導電型の半導体領域がｐ型半導体領域であり、メモリセルを構成する第２導電型チャネルの電界効果トランジスタがｎチャネル電界効果トランジスタであり、ソース線を構成する第２導電型の拡散層がｎ型拡散層である場合、データ消去後のメモリセルのしきい値電圧の上限に対応するしきい値電圧を判定するときには第１導電型の半導体領域に第１の負の電圧を印加し、データ消去後のメモリセルのしきい値電圧の下限に対応するしきい値電圧を判定するときには第１導電型の半導体領域に第１の負の電圧より低い第２の負の電圧を印加する。
【００４７】
この発明において、不揮発性半導体記憶装置は、典型的には、メモリセルに２ビット以上の多値データを記憶するようにしたものである。この場合、書き込み速度の向上を図る観点から、書き込み動作時には、書き込みデータに応じてビット線電圧を変化させることにより、メモリセルに多値データを同時に書き込む。また、この発明において、不揮発性半導体記憶装置は、書き込み時のディスターブ耐性の向上を図る観点から、書き込み動作時には、ローカルセルフブースト法を用いてメモリセルにデータを書き込む。
【００４８】
上述のように構成されたこの発明によれば、メモリセルの記憶データを消去する消去動作後にメモリセルのしきい値電圧を判定する消去ベリファイ動作時に、ソース線または第１導電型の半導体領域に所定の逆方向電圧を印加するようにしていることにより、セル電流を減らすようにしてメモリセルのしきい値電圧を判定することができる。これにより、消去ベリファイ動作時に、データ消去後のメモリセルを所望のしきい値電圧にするために必要なメモリセルのしきい値電圧の判定を、書き込みベリファイ動作時にメモリセルのしきい値電圧を判定する際に用いる判定電流と同一の判定電流で行うことができる。
【００４９】
【発明の実施の形態】
以下、この発明の一実施形態について図面を参照しながら説明する。ここでは、この発明を、１つのメモリセルに２ビットからなり４値をとるデータを記憶することが可能な４値型のＮＡＮＤ型フラッシュメモリに適用した場合について説明する。
【００５０】
図１は、この発明の一実施形態によるＮＡＮＤ型フラッシュメモリの構成例を示す略線図である。図１に示すように、このＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１、ロウデコーダ２、データラッチ／センスアンプ回路３、ソース線ドライバ４、基板電位設定回路５、制御回路６などを有する。
【００５１】
メモリセルアレイ１は、行方向および列方向にマトリクス状に配列された複数のＮＡＮＤストリングと、これらのＮＡＮＤストリングと接続されたワード線、ビット線、選択ゲート線、ソース線などにより構成されている。このメモリセルアレイ１は、列方向に複数のブロック（ブロック（１）〜（Ｋ））に分割されている。各ブロック内においては、行方向に、ワード線および選択ゲート線を共有する所定数のＮＡＮＤストリングが並列に配列されている。このブロックは、メモリセルの記憶データを消去する際の消去単位となっている。
【００５２】
図２および図３は、この一実施形態によるＮＡＮＤ型フラッシュメモリのメモリセルアレイ１の１つのＮＡＮＤストリングを示す平面図および断面図である。なお、図３においては、図２のＩＩＩ−ＩＩＩ線に沿った断面が示されている。
【００５３】
図２および図３に示すように、このＮＡＮＤ型フラッシュメモリにおいては、基板として例えばｐ型シリコン（Ｓｉ）基板１１が用いられる。ｐ型Ｓｉ基板１１の一主面にはｎウェル１２が設けられ、さらに、このｎウェル１２中にｐウェル１３が設けられている。ｐウェル１３およびｎウェル１２は電気的に接続されている。メモリセルアレイ１は、このｐウェル１３中に設けられている。
【００５４】
ｐウェル１３におけるｐ型Ｓｉ基板１１の表面には、例えばＳｉＯ2 からなるフィールド絶縁膜１４が選択的に設けられ、これにより素子間分離が行われている。また、フィールド絶縁膜１４で囲まれた活性領域の表面には、例えばＳｉＯ2 からなるトンネル絶縁膜１５が設けられている。
【００５５】
ＮＡＮＤストリングを構成するメモリセルＭ1 〜Ｍ16のチャネル領域上にはトンネル絶縁膜１５を介して、例えばリン（Ｐ）のようなｎ型不純物が高濃度にドープされた多結晶ＳｉからなるフローティングゲートＦＧが設けられている。フローティングゲートＦＧは、メモリセルＭ1 〜Ｍ16のチャネル幅方向における両側のフィールド絶縁膜１４上に延在するように所定形状にパターニングされている。選択トランジスタＤＳおよび選択トランジスタＳＳのチャネル領域上には、トンネル絶縁膜１５を介してフローティングゲートＦＧと同一層の材料からなる第１ゲート電極１６がチャネル幅方向に延在して設けられている。
【００５６】
フィールド絶縁膜１４で囲まれた活性領域中には、フローティングゲートＦＧおよび第１ゲート電極１６に対して自己整合的に、ｎ+ 型領域１７、１８、１９が設けられている。ｎ+ 型領域１７は、メモリセルＭ1 〜Ｍ16のソース領域およびドレイン領域、選択トランジスタＤＳのソース領域、選択トランジスタＳＳのドレイン領域となる拡散層である。これらのｎ+ 型領域１７は、チャネル長方向に互いに隣接するトランジスタによって共有される。ｎ+ 型領域１８は、選択トランジスタＤＳのドレイン領域となる拡散層である。このｎ+ 型領域１８は、ＮＡＮＤストリングとビット線ＢＬとの接続点に対応する。ｎ+ 型領域１９は、選択トランジスタＳＳのソース領域となる拡散層である。このｎ+ 型領域１９は、チャネル長方向に延在し、ソース線ＳＬを構成している。
【００５７】
フローティングゲートＦＧ上には、層間絶縁膜（カップリング絶縁膜）２０を介してコントロールゲートＣＧが、フローティングゲートＦＧの真上を通るようにチャネル幅方向に延在して設けられている。これらのコントロールゲートＣＧは、例えばＰのようなｎ型不純物が高濃度にドープされた多結晶Ｓｉからなる。これらのコントロールゲートＣＧはワード線ＷＬ１〜ＷＬ１６を構成する。第１ゲート電極１６上には、コントロールゲートＣＧと同一層の材料からなる第２ゲート電極２１が、第１ゲート電極１５の真上を通るようにチャネル幅方向に延在して設けられている。第２ゲート電極２１は、層間絶縁膜２０に設けられた開口部を通じて第１ゲート電極１６と接続されている。これらの第１ゲート電極１６および第２ゲート電極２０は、選択ゲート線ＤＳＧおよび選択ゲート線ＳＳＧを構成する。
【００５８】
コントロールゲートＣＧおよび第２ゲート電極２１上には、層間絶縁膜２２を介してビット線ＢＬがチャネル長方向に延在して設けられている。ビット線ＢＬは、層間絶縁膜２２に設けられたコンタクトホールＣを通じてｎ+ 型領域１８と接続されている。また、図示は省略するが、ソース線ＳＬを構成するｎ+ 型領域１９は、ソース線ドライバ４から導出されるソース線電圧供給線と接続され、メモリセルアレイ１が設けられるｐウェル１３は基板電位設定回路５から導出されるウェル電圧供給線と接続されている。
【００５９】
図４に、上述のように構成されたメモリセルアレイ１の等価回路を示す。図４に示すように、メモリセルアレイ１においては、ビット線ＢＬ１〜ＢＬｎが並列に配列されている。なお、図４においては、ビット線ＢＬ５以降が図示省略されている。
【００６０】
ビット線ＢＬ１〜ＢＬｎは、それぞれＮＡＮＤストリングＡ１〜Ａｎと接続されている。ＮＡＮＤストリングＡ１は、選択トランジスタＤＳ１、メモリセルＭ1-1 〜Ｍ16-1および選択トランジスタＳＳ１により構成されている。ＮＡＮＤストリングＡ２は、選択トランジスタＤＳ２、メモリセルＭ1-2 〜Ｍ16-2および選択トランジスタＳＳ２により構成されている。ＮＡＮＤストリングＡ３は、選択トランジスタＤＳ３、メモリセルＭ1-3 〜Ｍ16-3および選択トランジスタＳＳ３により構成されている。ＮＡＮＤストリングＡ４は、選択トランジスタＤＳ４、メモリセルＭ1-4 〜Ｍ16-4および選択トランジスタＳＳ４により構成されている。図示省略したＮＡＮＤストリングＡ５以降のＮＡＮＤストリングも、同様に構成されている。
【００６１】
これらのＮＡＮＤストリングＡ１〜Ａｎは、メモリセルアレイ１の同一ブロック内に配列されたＮＡＮＤストリングであり、ワード線および選択ゲート線を共有している。すなわち、ＮＡＮＤストリングＡｋ（ｋ＝１〜ｎ）においては、メモリセルＭ1-k のドレインが選択トランジスタＤＳｋを介してビット線ＢＬｋと接続され、メモリセルＭ15-kのソースが選択トランジスタＳＳｋを介してソース線ＳＬと接続されている。メモリセルＭ1-k 〜Ｍ16-kは、スタックゲート型のｎチャネルＭＯＳトランジスタからなり、各々２ビットのメモリセルとして機能する。これらのメモリセルＭ1-k 〜Ｍ16-kのコントロールゲートは、それぞれワード線ＷＬ１〜ＷＬ１６と接続されている。選択トランジスタＧＳｋのゲートは選択ゲート線ＤＳＧと接続され、選択トランジスタＳＳｋのゲートは選択ゲート線ＳＳＧと接続されている。
【００６２】
上述のように構成されたメモリセルアレイ１の各メモリセルには、それぞれ、２ビットからなり４値をとるデータを記憶することが可能である。ここで、図５に、メモリセルのしきい値電圧と記憶データ内容との対応関係を示す。図５において、グラフの縦軸はメモリセルのしきい値電圧Ｖthを示し、グラフの横軸はメモリセルの分布頻度を示す。
【００６３】
この場合、図５に示すように、メモリセルのしきい値電圧Ｖthは、データ”００”、”０１”、”１０”、”１１”に対応した４状態をとる。すなわち、図５において、分布Ａはデータ”００”が書き込まれて第３の正のしきい値電圧のプログラム状態とされるメモリセルの分布であり、分布Ｂはデータ”０１”が書き込まれて第２の正のしきい値電圧のプログラム状態とされるメモリセルの分布であり、分布Ｃはデータ”１０”が書き込まれて第１の正のしきい値電圧のプログラム状態とされるメモリセルの分布である。また、分布Ｄはデータ”１１”が書き込まれて負のしきい値電圧の消去状態とされるメモリセルの分布である。なお、図５においては、書き込みベリファイ動作時に選択ワード線に印加する読み出し用電圧がＶVF1,ＶVF2,ＶVF3 で示され、読み出し動作時に選択ワード線に印加する読み出し用電圧がＶRD1,ＶRD2,ＶRD3 で示され、さらに、消去ベリファイ動作時にワード線に印加する読み出し用電圧がＶERSVF で示されている。その大小関係は、ＶVF3 ＞ＶRD3 ＞ＶVF2 ＞ＶRD2 ＞ＶVF1 ＞ＶRD1 ＝ＶERSVF である。これらの各電圧の一例を挙げると、ＶVF3 ＝３．５Ｖ、ＶRD3 ＝３．０Ｖ、ＶVF2 ＝２．０Ｖ、ＶRD2 ＝１．５Ｖ、ＶVF1 ＝０．５Ｖ、ＶRD1 ＝ＶERSVF ＝０Ｖである。
【００６４】
ロウデコーダ２は、メモリセルアレイ１のワード線および選択ゲート線に対して接続され、アドレスデコーダ、レベル変換回路、ワード線および選択ゲート線のトランスファゲートを含んでいる。このロウデコーダ２は、アドレスデコード信号に従って、メモリセルアレイ１の選択ブロック内のトランスファゲートのみをオンさせワード線および選択ゲート線をドライブする。
【００６５】
データラッチ／センスアンプ回路３は、メモリセルアレイ１のビット線に対して接続される。ここで、この一実施形態によるＮＡＮＤ型フラッシュメモリにおいては、データラッチ／センスアンプ回路３をビット線数本分のピッチに配置する必要があることから、例えば、１つのデータラッチ／センスアンプ回路３に対して２本のビット線が接続された構成とされる。図６に、このデータラッチ／センスアンプ回路３の構成例を示す。
【００６６】
図６に示すように、データラッチ／センスアンプ回路３は、例えば、ビット線選択回路３ａ、ビット線電圧設定回路３ｂ、ラッチ回路３ｃ、ベリファイ／リード制御回路３ｄ、ベリファイ判定回路３ｅにより構成されている。なお、図６において、ビット線ＢＬm ，ＢＬm+1 は、共通のデータラッチ／センスアンプ回路３に接続される２つのビット線を示す。ビット線ＢＬm は図４中のＢＬ１，ＢＬ３，・・・に対応するビット線であり、ビット線ＢＬm+1 は図４中のＢＬ２，ＢＬ４，・・・に対応するビット線である。
【００６７】
データラッチ／センスアンプ回路３のビット線選択回路３ａは、例えば、高耐圧のｎチャネルＭＯＳトランジスタからなるトランジスタＨ１〜Ｈ４と、ｐチャネルＭＯＳトランジスタからなるトランジスタＰ１と、ｎチャネルＭＯＳトランジスタからなるトランジスタＮ１とにより構成されている。
【００６８】
このビット線選択回路３ａにおいては、ビット線ＢＬm とノードＳＡとの間に、トランジスタＨ１およびＨ３が直列に接続されている。また、ビット線ＢＬm+1 とノードＳＡとの間に、トランジスタＨ２およびＨ４が直列に接続されている。トランジスタＨ１，Ｈ２のゲートに共通の制御信号ＴＲＮが供給される。トランジスタＨ３のゲートに制御信号ＡｎＢが供給され、トランジスタＨ４のゲートに制御信号ＡｎＮが供給される。
【００６９】
また、ノードＳＡと電源電圧Ｖcc（Ｖccは例えば３．３Ｖ）の供給ラインとの間にトランジスタＰ１が接続され、ノードＳＡと接地ラインとの間にトランジスタＮ１が接続されている。トランジスタＰ１のゲートには制御信号Ｖref が供給され、トランジスタＮ１のゲートには制御信号ＤＩＳが供給される。
【００７０】
データラッチ／センスアンプ回路３のビット線電圧設定回路３ｂは、例えばｎチャネルＭＯＳトランジスタからなるトランジスタＮ２〜Ｎ９により構成されている。
【００７１】
このビット線電圧設定回路３ｂにおいては、トランジスタＮ２のドレインがノードＳＡと接続されている。トランジスタＮ２のゲートには制御信号ＰＧＭが供給される。そして、トランジスタＮ２のソースがトランジスタＮ３，Ｎ５、Ｎ７のドレインと接続されている。
【００７２】
トランジスタＮ２のソースと接地ライン（０Ｖのビット線電圧ＶＢ０の供給ライン）との間に、直列接続されたトランジスタＮ３，Ｎ４が挿入されている。トランジスタＮ２のソースとビット線電圧供給ラインＶＢＬ１との間に、直列接続されたトランジスタＮ５，Ｎ６が挿入されている。トランジスタＮ２のソースとビット線電圧供給ラインＶＢＬ２との間に、直列接続されたトランジスタＮ７，Ｎ８が挿入されている。ここで、ビット線電圧供給ラインＶＢＬ１，ＶＢＬ２は、それぞれビット線電圧ＶＢ１（例えば１．２Ｖ），ＶＢ２（例えば１．４Ｖ）を供給するためのものであり、図示省略したビット線電圧発生回路から導出されている。
【００７３】
データラッチ／センスアンプ回路３のラッチ回路３ｃは、例えば、インバータＵ１およびインバータＵ２からなるラッチ回路ＬＱ１と、インバータＵ３およびインバータＵ４からなるラッチ回路ＬＱ０とにより構成されている。
【００７４】
このラッチ回路３ｃにおいて、ラッチ回路ＬＱ１は、２ビットデータのうちの上位ビットのデータを格納するためのものであり、この場合、インバータＵ１の出力端子とインバータＵ２の入力端子との共通接続点が記憶ノードＱ１とされ、インバータＵ１の入力端子とインバータＵ２の出力端子との共通接続点が反転記憶ノード／Ｑ１とされている。ラッチ回路ＬＱ０は、２ビットデータのうちの下位ビットのデータを格納するためのものであり、この場合、インバータＵ３の出力端子とインバータＵ４の入力端子との共通接続点が記憶ノードＱ０とされ、インバータＵ３の入力端子とインバータＵ４の出力端子との共通接続点が反転記憶ノード／Ｑ０とされている。ラッチ回路ＬＱ１の記憶ノードＱ１および反転記憶ノード／Ｑ１ならびにラッチ回路ＬＱ０の記憶ノードＱ０および反転記憶ノード／Ｑ０は、それぞれデータバス線と接続される。
【００７５】
ラッチ回路ＬＱ１の反転記憶ノード／Ｑ１がトランジスタＮ４，Ｎ６のゲートと接続され、記憶ノードＱ１がトランジスタＮ８のゲートと接続されている。ラッチ回路ＬＱ０の反転記憶ノード／Ｑ０がトランジスタＮ３，Ｎ７のゲートと接続され、記憶ノードＱ０がトランジスタＮ５のゲートと接続されている。
【００７６】
データラッチ／センスアンプ回路３のベリファイ／リード制御回路３ｄは、例えば、ｎチャネルＭＯＳトランジスタからなるトランジスタＮ９〜Ｎ１９により構成されている。
【００７７】
このベリファイ／リード制御回路３ｄにおいては、トランジスタＮ９，Ｎ１０のゲートがノードＳＡと接続されている。トランジスタＮ９のドレインがラッチ回路ＬＱ１の反転記憶ノード／Ｑ１と接続され、トランジスタＮ１０のドレインがラッチ回路ＬＱ０の反転記憶ノード／Ｑ０と接続されている。また、ラッチ回路ＬＱ１の記憶ノードＱ１と接地ラインとの間にトランジスタＮ１１が接続され、ラッチ回路ＬＱ０の記憶ノードＱ０と接地ラインとの間にトランジスタＮ１２が接続されている。トランジスタＮ１１，Ｎ１２のゲートには制御信号ＲＳＴが供給される。
【００７８】
トランジスタＮ９のソースと接地ラインとの間に、直列接続されたトランジスタＮ１３，Ｎ１４が挿入されている。トランジスタＮ９のソースとトランジスタＮ１４のドレインとの間に、トランジスタＮ１５がトランジスタＮ１３と並列に接続されている。トランジスタＮ１０のソースと接地ラインとの間に、直列接続されたトランジスタＮ１６，Ｎ１７が挿入されていると共に、これらと並列的に、直列接続されたトランジスタＮ１８，Ｎ１９が挿入されている。
【００７９】
トランジスタＮ１５のゲートがラッチ回路ＬＱ０の記憶ノードＱ０と接続されている。トランジスタＮ１６のゲートがラッチ回路ＬＱ１の反転記憶ノード／Ｑ１と接続されている。トランジスタＮ１８のゲートがラッチ回路ＬＱ１の記憶ノードＱ１と接続されている。トランジスタＮ１９のゲートに制御信号φＬＡＴ１が供給され、トランジスタＮ１７のゲートに制御信号φＬＡＴ２が供給され、トランジスタＮ１４のゲートに制御信号φＬＡＴ３が供給され、トランジスタＮ１３のゲートに制御信号φＬＡＴ４が供給される。
【００８０】
ベリファイ判定回路３ｅは、例えば、ｎチャネルＭＯＳトランジスタからなるトランジスタＮ２０，Ｎ２１により構成されている。この書き込みベリファイ判定回路３ｅにおいては、信号線ＣＨＫと接地ラインとの間にトランジスタＮ２０，Ｎ２１が並列に挿入されており、トランジスタＮ２０のゲートがラッチ回路ＬＱ１の反転記憶ノード／Ｑ１と接続され、トランジスタＮ２１のゲートがラッチ回路ＬＱ０の反転記憶ノード／Ｑ０と接続されている。信号線ＣＨＫの一端は、その入力端子が接地されたインバータＵ５の出力端子と接続され、他端は判定回路３１と接続されている。判定回路３１は、書き込み時に、選択ページ内のメモリセルへの書き込みが完了したかどうかを信号線ＣＨＫの電位で判定する。
【００８１】
具体的には、メモリセルに書き込みが十分になされている場合は、ラッチ回路ＬＱ１，ＬＱ０のラッチ回路ＬＱ１，ＬＱ０の記憶ノードＱ１，Ｑ０が共にハイレベル（Ｖccレベル）となり、ベリファイ判定回路３ｅにおいては、トランジスタＮ２０，Ｎ２１のゲートがローレベルとなるため、これらのトランジスタＮ２０，Ｎ２１がオフ状態となる。したがって、選択ページ内の全メモリセルに書き込みが十分になされている場合は、信号線ＣＨＫの電位がハイレベルとなる。このことにより、選択ページ内のメモリセルへの書き込みが完了したと判定される。一方、メモリセルに書き込みが十分になされていない場合は、ラッチ回路ＬＱ１，ＬＱ０の記憶ノードＱ１，Ｑ０の少なくとも一方がローレベルとなり、ベリファイ判定回路３ｅにおいては、トランジスタＮ２０，Ｎ２１の少なくとも一方がオン状態となる。したがって、選択ページ内に書き込みが十分になされていないメモリセルが１つでも含まれる場合は、信号線ＣＨＫの電位がローレベルとなる。このことにより、選択ページ内のメモリセルへの書き込みが完了していないと判定される。
【００８２】
ソース線ドライバ４は、メモリセルアレイ１のソース線ＳＬに対して所定のソース線電圧を供給し、動作モードに応じてそのソース線電圧を制御する。具体的には、このソース線ドライバ４は、書き込み動作時、書き込みベリファイ動作時および読み出し動作時にはソース線ＳＬに０Ｖを印加し、消去動作時にはソース線ＳＬをフローティング状態にし、消去ベリファイ動作時にはソース線ＳＬに所定の正の電圧を印加する。また、このソース線ドライバ４は、消去ベリファイ動作時にソース線ＳＬに印加する正の電圧を、必要に応じて変化させることが可能である。
【００８３】
基板電位設定回路５は、メモリセルアレイ１が設けられるｐウェル１３、ｎウェル１２およびｐ型Ｓｉ基板１１に所定のウェル電圧（基板電圧）を供給し、動作モードに応じてその電圧を制御する。具体的には、この基板電位設定回路１３は、書き込み動作時、書き込みベリファイ動作時、読み出し動作時および消去ベリファイ動作時にはｐウェル１３に０Ｖの電圧を印加し、消去動作時にはｐウェル１３に所定の高電圧、例えば２０Ｖ程度を印加する。
【００８４】
制御回路６は、このＮＡＮＤ型フラッシュメモリの各回路ブロックの動作を制御するためのものである。この制御回路６からは、ロウデコーダ２、データラッチ／センスアンプ回路３、ソース線ドライバ４、基板電位制御回路５などに対して制御信号を供給するための信号線が導出されている。
【００８５】
上述のように構成されたこの一実施形態によるＮＡＮＤ型フラッシュメモリは、消去ベリファイ動作時にソース線ＳＬに所定の正の電圧を印加するようにしたソース線ドライバ４を有するのが特徴的である。
【００８６】
すなわち、この一実施形態によるＮＡＮＤ型フラッシュメモリにおいては、書き込み動作時に、ローカルセルフブースト法を用いて多値並列書き込みを行うようにしているため、多値並列書き込みを実現する観点から、消去状態のメモリセルのしきい値電圧を例えば−１．５Ｖ以下にする必要があり、さらに、書き込み時のディスターブ（Ｖpassディスターブ）耐性を向上させる観点から、消去状態のメモリセルのしきい値電圧を例えば−８Ｖ以上とすることが望ましい。したがって、この一実施形態によるＮＡＮＤ型フラッシュメモリにおいては、メモリセルの記憶データを消去する消去動作後に、消去状態のメモリセルのしきい値電圧分布の上限および下限を決めるために、消去ベリファイを行う必要がある。
【００８７】
しかしながら、ソース線およびｐウェルに０Ｖを印加した状態でワード線に０Ｖを印加して消去ベリファイを行う従来技術の場合、メモリセルのしきい値電圧が−１．５Ｖのとき２．８μＡのセル電流が流れるため、書き込みベリファイ時に用いる１μＡの判定電流では、必要とされるしきい値電圧の判定ができない。そこで、この一実施形態においては、消去ベリファイ動作時に、ソース線ＳＬに正の電圧を印加することにより、メモリセルのソース−基板間に逆方向電圧が印加された状態とし、ＭＯＳＦＥＴの基板バイアス効果を利用してメモリセルの見かけ上のしきい値電圧を上昇させることでセル電流を低減し、このことによって、消去ベリファイ動作時に必要とされるしきい値電圧の判定、すなわち消去状態のメモリセルのしきい値電圧分布の上限を−１．５Ｖに決めるためのしきい値電圧の判定を、書き込みベリファイ動作時と同一の判定電流で行うことを可能にしているのである。
【００８８】
図７に、ソース線に正の電圧を印加した状態で、消去状態のメモリセルに対してワード線に０Ｖを印加して読み出しを実行したときの、メモリセルのしきい値電圧とセル電流との関係を示す。図７より、ソース線に印加する正の電圧を大きくするほどセル電流が減少し、判定可能なしきい値電圧が低くなることがわかるしたがって、この一実施形態によるＮＡＮＤ型フラッシュメモリにおいては、消去ベリファイ動作時に、ソース線ドライバ４からソース線ＳＬに供給する正の電圧を変化させることにより、書き込みベリファイ動作時と同一の１μＡの判定電流で、消去状態のメモリセルのしきい値電圧分布の上限に対応するしきい値電圧の判定を行うことも、消去状態のメモリセルのしきい値電圧分布の下限に対応するしきい値電圧の判定を行うことも可能である。具体的には、図７より、消去ベリファイ動作時に、メモリセルのしきい値電圧が−０．５Ｖ（消去状態のメモリセルのしきい値電圧分布の上限に対応する電圧）以下であるかを判定するためには、ソース線に例えば０．５Ｖ程度の正の電圧を印加すればよいことがわかり、消去ベリファイ動作時に、メモリセルのしきい値電圧が−８Ｖ（消去状態のメモリセルのしきい値電圧分布の下限に対応する電圧）以上であるかを判定するためには、ソース線に例えば１．１Ｖ程度の正の電圧を印加すればよいことがわかる。
【００８９】
次に、上述のように構成されたこの一実施形態によるＮＡＮＤ型フラッシュメモリの書き込み動作、書き込みベリファイ動作、読み出し動作、消去動作および消去ベリファイ動作について説明する。
【００９０】
まず、この一実施形態によるＮＡＮＤ型フラッシュメモリの書き込み動作および書き込みベリファイ動作について説明する。図８は、書き込み動作を説明するための略線図であり、図９は、書き込みベリファイ動作を説明するための略線図である。
【００９１】
このＮＡＮＤ型フラッシュメモリにおいては、ワード線電圧を所定の初期電圧から所定のステップ幅で段階的に増加させるＩＳＰＰ方式により、選択されたメモリセルにページ単位でデータの書き込みがなされ、ページ単位の書き込みが完了するまで、書き込み動作と書き込みベリファイ動作とが繰り返し行われる。このとき、１回目の書き込み動作は、選択ページ内の全メモリセルが消去状態とされている状態から開始される。また、このＮＡＮＤ型フラッシュメモリにおいては、書き込み動作時に、ローカルセルフブースト法を用いて多値並列書き込みが行われる。
【００９２】
図８に示すように、書き込み動作が起動される前、制御信号ＰＧＭがローレベル（ＧＮＤレベル）に設定され、トランジスタＮ２がオフ状態とされている。これにより、ビット線ＢＬm ，ＢＬm+1 はデータラッチ／センスアンプ回路３のビット線電圧設定回路３ｂから切り離されている。また、制御信号ＴＲＮおよび制御信号ＡｎＢ，ＡｎＮが（Ｖcc−Ｖth）レベルに設定され、トランジスタＨ１〜Ｈ４およびトランジスタＮ１がオン状態とされていると共に、制御信号ＤＩＳおよび制御信号Ｖref がハイレベル（Ｖccレベル）に設定され、トランジスタＮ１がオン状態に、トランジスタＰ１がオフ状態にされている。これにより、ビット線ＢＬm ，ＢＬm+1 は、いずれも接地ラインと接続されている。
【００９３】
また、１回目の書き込み動作に先立って、書き込みデータがデータバスを介してデータラッチ／センスアンプ回路３のラッチ回路３ｃに供給される。これにより、メモリセルに書き込むべき２ビットデータのうち、上位ビットのデータがラッチ回路ＬＤ１の記憶ノードＤ１にセットされ、下位ビットのデータがラッチ回路ＬＤ０の記憶ノードＤ０にセットされる。
【００９４】
この状態で書き込みが起動されると、制御信号ＤＩＳがローレベル（ＧＮＤレベル）に切り換えられ、ビット線ＢＬm ，ＢＬm+1 が接地ラインから切り離される。そして、制御信号ＴＲＮおよび制御信号ＡｎＢ，ＡｎＮがＶcc以上の所定のハイレベル、例えばＰ５Ｖ（６Ｖ程度）に設定されると共に、制御信号Ｖref がローレベル（ＧＮＤレベル）に設定される。これにより、ビット線ＢＬm ，ＢＬm+1 はＶccレベルに充電される。このとき、制御信号ＰＧＭおよび制御信号φＬＡＴ１〜φＬＡＴ４は、ラッチデータに影響がないようにローレベルとされ、トランジスタＮ１，Ｎ１３，Ｎ１４，Ｎ１７，Ｎ１９はオフ状態とされている。また、選択ゲート線ＤＳＧにＶccが印加され、選択ゲート線ＳＳＧ、ソース線ＳＬおよびｐウェル１３に０Ｖが印加される。これにより、ＮＡＮＤストリングＡm ，Ａm+1 中のメモリセルのチャネルは、Ｖcc−ＶthDSに充電される。ただし、ＶthDSは選択トランジスタＤＳ１，ＤＳ２のしきい値電圧である。
【００９５】
その後、制御信号ＡｎＢ，ＡｎＮで書き込み対象とされるＮＡＮＤストリングが選択される。ここでは、例えば、ビット線ＢＬm と接続されるＮＡＮＤストリングＡm が書き込み対象として選択される場合について説明する。この場合、制御信号ＡｎＮがローレベル（ＧＮＤレベル）に設定され、非選択側のビット線ＢＬm+1 はＶccレベルに充電された状態でフローティング状態に保持され、このビット線ＢＬm+1 と接続されるＮＡＮＤストリングＡm+1 のメモリセルのチャネルはＶcc−ＶthDSレベルに保持される。また、制御信号ＡｎＢがＰ５Ｖレベルに保持され、制御信号Ｖref がビット線ＢＬm などのリーク電流を補償するだけの電流をトランジスタＰ１が流すことが可能な所定レベルの電圧（例えば２Ｖ）に設定される。これにより、選択側のビット線ＢＬm は、書き込みデータ（ラッチデータ）に応じて、次のような接続状態とされる。
【００９６】
すなわち、書き込みデータが”００”の場合には、トランジスタＮ３，Ｎ４がオン状態となり、ビット線ＢＬm は接地ラインと接続される。したがって、ビット線ＢＬm およびＮＡＮＤストリングＡm 中のメモリセルのチャネルはＧＮＤレベル（＝０Ｖ）に設定される。
【００９７】
書き込みデータが”０１”の場合には、トランジスタＮ５，Ｎ６がオン状態となり、ビット線ＢＬm はビット線電圧供給ラインＶＢＬ１と接続される。したがって、ビット線ＢＬm およびＮＡＮＤストリングＡm 中のメモリセルのチャネルは電圧ＶＢ１（＝１．２Ｖ）に設定される。
【００９８】
書き込みデータが”１０”の場合には、トランジスタＮ７，Ｎ８がオン状態となり、ビット線ＢＬm はビット線電圧供給ラインＶＢＬ２と接続される。したがって、ビット線ＢＬm およびＮＡＮＤストリングＡm 中のメモリセルのチャネルは電圧ＶＢ２（＝１．４Ｖ）に設定される。
【００９９】
なお、書き込みデータが”１１”の場合には、ビット線ＢＬm は、接地ラインおよびビット線供給ラインＶＢＬ１，ＶＢＬ２のいずれにも接続されない。したがって、ビット線ＢＬm はＶccレベルに充電された状態でフローティング状態にされ、ＮＡＮＤストリングＡm 中のメモリセルのチャネルはＶcc−ＶthDSレベルに保持される。
【０１００】
上述したように選択側のビット線ＢＬm が書き込みデータに応じた電圧に設定され、非選択側のビット線ＢＬm+1 がＶccレベルに充電された状態でフローティング状態に設定された後、ワード線ＷＬ１〜ＷＬ１６のうち、書き込み対象ページとされる選択ワード線に書き込み電圧ＶPGM （例えば１６Ｖ程度）が印加される。これと共に、選択ワード線に隣接する非選択ワード線に０Ｖの電圧が印加され、残りの非選択ワード線が書き込みパス電圧Ｖpass（＜ＶPGM 、例えば１０Ｖ程度）が印加される。
【０１０１】
このとき、選択側のＮＡＮＤストリングＡm に着目すると、書き込みデータが”１１”以外の場合は、プログラム電圧ＶPGM とチャネル電位との電界によりＦＮ（Fowler-Nordheim ）トンネリング現象が起こり、選択メモリセルに対してデータの書き込みがなされる。また、書き込みデータが”１１”の場合は、選択トランジスタＤＳ１がカットオフ状態となり、ＮＡＮＤストリングＡm 中のメモリセルのチャネルは、ビット線ＢＬm から切り離されワード線との容量結合によって昇圧される。そして、選択メモリセルに隣接するメモリセルがカットオフすると、その後、選択メモリセルのチャネルは選択ワード線との容量結合により所定の書き込み禁止電位にブーストされ、選択メモリセルに対するデータの書き込みが禁止される。また、非選択側のＮＡＮＤストリングＡm+1 のチャネルも同様に書き込み禁止電位にブーストされ、書き込み禁止とされる。
【０１０２】
このようにして選択ワード線に所定のパルス幅（例えば数１０μｓ程度）のプログラム電圧ＶPGM を与えて選択メモリセルにデータの書き込みがなされた後、全ワード線の電圧がＧＮＤレベルに設定されると共に、選択ゲート線ＤＳＧの電圧が０Ｖに切り換えられ、書き込み動作が終了する。
【０１０３】
書き込み動作が終了すると、制御信号ＰＧＭがＶccレベルからＧＮＤレベルに切り換えられ、ビット線ＢＬm がビット線電圧設定回路３ｂから切り離される。そして、制御信号Ｖref がＶccレベルに設定されると共に、制御信号ＤＩＳがＶccレベルに設定され、さらに、制御信号ＡｎＮがＰ５Ｖレベルに設定されると共に、制御信号ＡｎＢおよび制御信号ＴＲＮが書き込み時のままＰ５Ｖレベルに保持され、この間に、ビット線ＢＬm ，ＢＬm+1 が接地される。そして、一定時間経過後、制御信号ＴＲＮがＧＮＤレベルに設定され、さらに、一定時間経過した後、制御信号ＤＩＳがＧＮＤレベルに切り換えられ、ビット線ＢＬm ，ＢＬm+1 が接地ラインから切り離される。その後、書き込みベリファイ動作が実行される。
【０１０４】
書き込みベリファイ動作が起動されると、制御信号ＡｎＢ，ＡｎＮで書き込みベリファイ対象とされるＮＡＮＤストリングが選択される。ここでは、上述の書き込み動作に引き続いて、ビット線ＢＬm と接続されたＮＡＮＤストリングＡm が書き込みベリファイ対象として選択される。この場合、制御信号ＴＲＮがＶcc−Ｖthレベルに設定されると共に、制御信号ＡｎＢがＰ５Ｖレベルに保持され、制御信号ＡｎＮがＧＮＤレベルに設定される。これにより、選択側のビット線ＢＬm がノードＳＡと接続され、非選択側のビット線ＢＬm+1 がフローティング状態とされる。
【０１０５】
この書き込みベリファイ動作では、１回の書き込み動作が終了する毎に、データ”００”，”０１”，”１０”の各プログラム状態に対応するしきい値電圧の判定が行われる。この判定は、制御信号ＤＩＳがＧＮＤレベルに切り換えられた後、選択ゲート線ＤＳＧ、選択ゲート線ＳＳＧおよび非選択ワード線に所定のハイレベルの電圧、例えばＰ５Ｖ（例えば６Ｖ程度）が印加された状態で、選択ワード線に印加する電圧を例えばＶVF3 →ＶVF2 →ＶVF1 の順序で段階的に下げながらなされる。このとき、ソース線ＳＬおよびｐウェル１３には０Ｖが印加される。
【０１０６】
また、ＶVF3 〜ＶVF1 の各電圧での実際のしきい値電圧の判定の前処理として、一定時間、制御信号Ｖref がＧＮＤレベルに設定されてトランジスタＰ１がオン状態とされ、選択側のビット線ＢＬm に対して電源電圧Ｖccでの充電がなされる。ある程度時間が経過すると、ビット線ＢＬm の電圧が上昇し、トランジスタＨ１のゲート−ソース間の電位差がＶth´（Ｖth´はトランジスタＨ１のしきい値電圧）以下となるとき自動的にトランジスタＨ１，Ｈ３がオフする。したがって、ビット線ＢＬm は（Ｖcc−Ｖth−Ｖth´）レベル（例えば１．５Ｖ程度）に充電され、ノードＳＡはＶccレベルとなる。
【０１０７】
この状態で選択ワード線に印加する電圧を所定値とすると共に、ラッチ回路ＬＱ１，ＬＱ０の記憶ノードＱ１，Ｑ０が所定データに設定された状態で、セル電流の有無をビット線ＢＬm およびノードＳＡの電圧に反映させてしきい値電圧の判定がなされる。つまり、選択メモリセルのしきい値電圧以上の電圧がそのコントロールゲートに供給されて、所定の判定電流（例えば１μＡ）以上のセル電流が流れる場合には、ビット線ＢＬm の電圧が降下し、トランジスタＨ１，Ｈ３がオン状態となる。したがって、ノードＳＡは、ビット線ＢＬm の電圧（Ｖcc−Ｖth−Ｖth´）とほぼ等しい電圧まで降下する。また、選択メモリセルのしきい値電圧未満の電圧がそのコントロールゲートに供給される場合には、セル電流が流れず、ビット線ＢＬm の電圧が降下することがないため、ノードＳＡの電圧はそのままＶccレベルに保持される。この関係に基づいてメモリセルのしきい値電圧の判定がなされる。
【０１０８】
すなわち、図９に示すように、制御信号ＤＩＳがＧＮＤレベルに切り換えられた後、制御信号Ｖref がＧＮＤレベルに設定されてトランジスタＰ１がオン状態とされ、ビット線ＢＬm に対して電源電圧Ｖccでの充電がなされる。ビット線ＢＬm の充電が完了すると、制御信号Ｖref が所定レベルの電圧（例えば、２Ｖ）に設定される。
【０１０９】
まず、選択ワード線にＶVF3 が印加された状態で選択メモリセルに対して読み出しが実行され、データ”００”のプログラム状態に対応したしきい値電圧の判定がなされる。ここで、選択メモリセルのしきい値電圧ＶthがＶVF3 より大きい場合には、セル電流が流れないことにより、ビット線ＢＬm の電圧は変化せず、ノードＳＡはＶccレベルに保持される。このとき、トランジスタＮ９、Ｎ１０がオン状態となる。
【０１１０】
そして、一定時間経過後、パルス状の信号である制御信号φＬＡＴ３，φＬＡＴ４がハイレベルに設定される。
【０１１１】
制御信号φＬＡＴ３およびφＬＡＴ４がハイレベルに設定されると、トランジスタＮ１４，Ｎ１３がオン状態となる。このときトランジスタＮ９がオン状態であることにより、ラッチ回路ＬＱ１の反転記憶ノード／Ｑ１がローレベルに設定されて記憶ノードＱ１がローレベルからハイレベルに反転する。このとき、ラッチ回路ＬＱ１の記憶ノードＱ１と接続されたトランジスタＮ１８のゲートがハイレベルになり、トランジスタＮ１８がオン状態となる。
【０１１２】
さらに、一定時間経過後、パルス状の信号である制御信号φＬＡＴ１がハイレベルに設定される。
【０１１３】
制御信号φＬＡＴ１がハイレベルに設定されると、トランジスタＮ１９がオン状態となる。このときトランジスタＮ１８およびトランジスタＮ１０がオン状態であることにより、ラッチ回路ＬＱ０の反転記憶ノード／Ｑ０がローレベルに設定されて記憶ノードＱ０がローレベルからハイレベルに反転する。
【０１１４】
以上により、書き込みデータが”００”の選択メモリセルで、そのしきい値電圧ＶthがＶVF3 より大きい場合、ラッチ回路ＬＱ１、ＬＱ０のラッチデータが”１１”に反転し、書き込み禁止状態とされる。
【０１１５】
一方、選択メモリセルのしきい値電圧ＶthがＶVF3 より小さく、判定電流以上のセル電流が流れる場合、ノードＳＡの電圧が降下してトランジスタＨ１，Ｈ３がオンし、ビット線ＢＬm の容量ＣBLとノードＳＡの容量ＣSA（＜＜ＣBL）との間で電荷の再分配が起こり、ノードＳＡの電圧がビット線ＢＬm の電圧（Ｖcc−Ｖth−Ｖth´）とほぼ同程度のローレベルとなる。このため、制御信号φＬＡＴ３，φＬＡＴ４およびφＬＡＴ６によりトランジスタＮ１４，Ｎ１３およびＮ１９がオン状態となっても、トランジスタＮ９，Ｎ１０のゲートがローレベルとなっているため、トランジスタＮ９，Ｎ１０のドレイン−ソース間が高抵抗な状態とされ、ラッチ回路ＬＱ１，ＬＱ０の記憶ノードＱ１，Ｑ０を反転させるのに必要な電流を流すことができず、結果として設定状態が保持される。
【０１１６】
選択ワード線にＶVF3 が印加された状態でのしきい値電圧の判定が完了すると、再度、制御信号Ｖref がＧＮＤレベルに設定されてトランジスタＰ１がオン状態とされ、ビット線ＢＬm に対して電源電圧Ｖccでの充電がなされる。ビット線ＢＬm の充電が完了すると、制御信号Ｖref が所定レベルの電圧（例えば、２Ｖ）に設定される。
【０１１７】
次に、選択ワード線にＶVF2 が印加された状態で選択メモリセルに対して読み出しが実行され、データ”０１”のプログラム状態に対応したしきい値電圧の判定がなされる。ここで、選択メモリセルのしきい値電圧ＶthがＶVF2 より大きい場合には、セル電流が流れないことにより、ビット線ＢＬm の電圧は変化せず、ノードＳＡはＶccレベルに保持される。このとき、トランジスタＮ９，Ｎ１０がオン状態となる。
【０１１８】
そして、一定時間経過後、パルス状の信号である制御信号φＬＡＴ３がハイレベルに設定される。
【０１１９】
制御信号φＬＡＴ３がハイレベルに設定されると、トランジスタＮ１４がオン状態となる。このとき、書き込みデータが”０１”である場合は、トランジスタＮ１５がオン状態であり（ラッチ回路ＬＱ０の記憶ノードＱ０がハイレベルであるため）、さらに、トランジスタＮ９がオン状態であることにより、ラッチ回路ＬＱ１の反転記憶ノード／Ｑ１がローレベルに設定されて記憶ノードＱ１がローレベルからハイレベルに反転する。なお、選択メモリセルのしきい値電圧ＶthがＶth＞ＶVF3 ＞ＶVF2 である場合には、選択ワード線にＶVF3 が印加された状態でのしきい値電圧の判定において、すでにラッチ回路ＬＱ１の反転記憶ノード／Ｑ１がローレベルからハイレベルに反転されているため、ここでは変化しない。また、書き込みデータが”００”で、選択メモリセルのしきい値電圧ＶthがＶVF3 ＞Ｖth＞ＶVF2 である場合には、ラッチ回路ＬＱ０の記憶ノードＱ０がローレベルであることによりトランジスタＮ１５がオフ状態とされているため、ラッチ回路ＬＱ１の記憶ノードＱ１は変化しない。
【０１２０】
以上により、書き込みデータが”０１”の選択メモリセルで、そのしきい値電圧ＶthがＶVF2 より大きい場合、ラッチ回路ＬＱ１，ＬＱ０のラッチデータが”１１”に反転し、書き込み禁止状態とされる。
【０１２１】
一方、選択メモリセルのしきい値電圧ＶthがＶVF2 より小さく、判定電流以上のセル電流が流れる場合、ノードＳＡの電圧が降下してトランジスタＨ１，Ｈ３がオンし、ビット線ＢＬm の容量ＣBLとノードＳＡの容量ＣSA（＜＜ＣBL）との間で電荷の再分配が起こり、ノードＳＡの電圧がビット線ＢＬm の電圧（Ｖcc−Ｖth−Ｖth´）とほぼ同程度のローレベルとなる。このため、制御信号φＬＡＴ３によりトランジスタＮ１４がオン状態となっても、トランジスタＮ９のゲートがローレベルとなっているため、トランジスタＮ９のドレイン−ソース間が高抵抗な状態とされ、ラッチ回路ＬＱ１の記憶ノードＱ１を反転させるのに必要な電流を流すことができず、結果として設定状態が保持される。
【０１２２】
選択ワード線にＶVF2 が印加された状態でのしきい値電圧の判定が完了すると、再度、制御信号Ｖref がＧＮＤレベルに設定されてトランジスタＰ１がオンされ、ビット線ＢＬm に対して電源電圧Ｖccでの充電がなされる。ビット線ＢＬm の充電が完了すると、制御信号Ｖref が所定レベルの電圧（例えば、２Ｖ）に設定される。
【０１２３】
次に、選択ワード線にＶVF1 が印加された状態で選択メモリセルに対して読み出しが実行され、データ”１０”のプログラム状態に対応したしきい値電圧の判定がなされる。ここで、選択メモリセルのしきい値電圧ＶthがＶVF1 より大きい場合には、セル電流が流れないことにより、ビット線ＢＬm の電圧は変化せず、ノードＳＡはＶccレベルに保持される。このとき、トランジスタＮ９，Ｎ１０がオン状態となる。
【０１２４】
そして、一定時間経過後、パルス状の信号である制御信号φＬＡＴ１がハイレベルに設定される。
【０１２５】
制御信号φＬＡＴ１がハイレベルに設定されると、トランジスタＮ１９がオン状態となる。このとき、書き込みデータが”１０”である場合は、トランジスタＮ１８がオン状態であり（ラッチ回路ＬＱ１の記憶ノードＱ１がハイレベルであるため）、さらに、トランジスタＮ１０がオン状態であることにより、ラッチ回路ＬＱ０の反転記憶ノード／Ｑ０がローレベルに設定されて記憶ノードＱ０がローレベルからハイレベルに反転する。なお、選択メモリセルのしきい値電圧ＶthがＶth＞ＶVF3 ＞ＶVF1 である場合には、選択ワード線にＶVF3 が印加された状態でのしきい値電圧の判定において、すでにラッチ回路ＬＱ０の反転記憶ノード／Ｑ０がローレベルからハイレベルに反転されているため、ここでは変化しない。また、書き込みデータが”００”または”０１”で、選択メモリセルのしきい値電圧ＶthがＶVF2 ＞Ｖth＞ＶVF1 である場合には、ラッチ回路ＬＱ１の記憶ノードＱ１がローレベルであることによりトランジスタＮ１８がオフ状態であるため、ラッチ回路ＬＱ０の記憶ノードＱ０は変化しない。
【０１２６】
以上により、書き込みデータが”１０”の選択メモリセルで、そのしきい値電圧ＶthがＶVF1 より大きい場合、ラッチ回路ＬＱ１，ＬＱ０のラッチデータは”１１”に反転し、書き込み禁止状態とされる。
【０１２７】
一方、選択メモリセルのしきい値電圧ＶthがＶVF1 より小さく、判定電流以上のセル電流が流れる場合、ノードＳＡの電圧が降下してトランジスタＨ１，Ｈ３がオンし、ビット線ＢＬm の容量ＣBLとノードＳＡの容量ＣSA（＜＜ＣBL）との間で電荷の再分配が起こり、ノードＳＡの電圧がビット線ＢＬm の電圧（Ｖcc−Ｖth−Ｖth´）とほぼ同程度のローレベルとなる。このため、制御信号φＬＡＴ１によりトランジスタＮ１８がオンしても、トランジスタＮ１０のゲートがローレベルとなっているため、トランジスタＮ１０のドレイン−ソース間が高抵抗な状態とされ、ラッチ回路ＬＱ０の記憶ノードＱ０を反転させるのに必要な電流を流すことができず、結果として設定状態が保持される。
【０１２８】
このようにして書き込みベリファイ動作がなされ、ラッチ回路ＬＱ１，ＬＱ０にメモリセルのしきい値電圧の確認結果に応じたデータが保持される。このとき、書き込み十分である場合には、ラッチ回路ＬＱ１，ＬＱ０のラッチデータが”１１”となり、書き込み不十分である場合には、ラッチ回路ＬＱ１，ＬＱ０のラッチデータの少なくとも一方が”０”となる。したがって、ベリファイ判定回路３ｅの信号線ＣＨＫの電位を監視することで、全てのメモリセルに対して書き込みが十分になされて完了したかどうかの判定がなされ、書き込みが十分でないと判定される場合には、再度書き込み動作と書き込みベリファイ動作とが繰り返しなされる。そして、選択ページ内の全てのメモリセルが書き込み十分と判定された段階で一連の動作が終了する。
【０１２９】
次に、この一実施形態によるＮＡＮＤ型フラッシュメモリの読み出し動作について説明する。図１０は、読み出し動作を説明するための略線図である。
【０１３０】
このＮＡＮＤ型フラッシュメモリにおいては、選択されたメモリセルからページ単位でデータの読み出しがなされる。また、メモリセルには、しきい値電圧の分布と記憶データ内容とが図５に示すような対応関係となるように、データの書き込みがなされているものとする。
【０１３１】
読み出し動作が起動される前、制御信号ＰＧＭがＧＮＤレベルに設定され、トランジスタＮ２がオフ状態とされている。これにより、ビット線ＢＬm ，ＢＬm+1 は、データラッチ／センスアンプ回路３のビット線電圧設定回路３ｂから切り離されている。また、また、制御信号ＴＲＮおよび制御信号ＡｎＢ，ＡｎＮがＶcc−Ｖthレベルに設定され、トランジスタＨ１〜Ｈ４がオン状態とされていると共に、制御信号ＤＩＳおよび制御信号Ｖref がＶccレベルに設定され、トランジスタＮ１がオン状態、トランジスタＰ１がオフ状態とされている。これにより、ビット線ＢＬm ，ＢＬm+1 は、いずれも接地ラインと接続されている。
【０１３２】
この状態で読み出し動作が起動されると、図１０に示すように、その動作に先立ってリセット信号ＲＳＴが一定期間ハイレベル（Ｖccレベル）に設定され、ラッチ回路ＬＱ１，ＬＱ０に保持されているラッチデータが全てローレベルにリセットされる。
【０１３３】
そして、制御信号ＡｎＢ，ＡｎＮで読み出し対象とされるＮＡＮＤストリングが選択される。ここでは、例えば、ビット線ＢＬm と接続されるＮＡＮＤストリングＡm が読み出し対象として選択されている場合について説明する。この場合、制御信号ＡｎＢが所定のハイレベルの電圧、例えばＰ５Ｖ（例えば６Ｖ程度）に設定され、制御信号ＡｎＮがローレベル（ＧＮＤレベル）に設定される。これにより、選択側のビット線ＢＬm がノードＳＡと接続され、非選択側のビット線ＢＬm+1 がフローティング状態とされる。
【０１３４】
読み出し動作は、ラッチ回路ＬＱ１，ＬＱ０のリセット完了後、すなわち、制御信号ＤＩＳおよびリセット信号ＲＳＴが共にＧＮＤレベルに切り換えられた後、選択ゲート線ＤＳＧ、選択ゲート線ＳＳＧおよび非選択ワード線に所定のハイレベルの電圧、例えばＰ５Ｖ（例えば６Ｖ程度）が印加された状態で、選択ワード線に印加する電圧を例えばＶRD3 →ＶRD2 →ＶRD1 の順序で段階的に下げながらなされる。なお、このとき、ソース線ＳＬおよびｐウェル１３には０Ｖが印加される。
【０１３５】
また、ＶRD3 〜ＶRD1 の各電圧での実際のしきい値電圧の判定の前処理として制御信号Ｖref がＧＮＤレベルに設定されてトランジスタＰ１がオン状態とされ、ビット線ＢＬm に対して電源電圧Ｖccでの充電がなされる。ある程度時間が経過すると、ビット線ＢＬm の電圧が上昇し、トランジスタＨ１のゲート−ソース間の電位差がＶth´（Ｖth´はトランジスタＨ１のしきい値電圧）以下となるとき自動的にトランジスタＨ１，Ｈ３がカットオフ状態となる。したがって、ビット線ＢＬm は（Ｖcc−Ｖth−Ｖth´）レベル（例えば１．５Ｖ程度）に充電され、ノードＳＡはＶccレベルとなる。
【０１３６】
この状態で選択ワード線に印加する電圧を所定値とし、セル電流の有無をビット線ＢＬm およびノードＳＡの電圧に反映させてしきい値電圧の判定がなされる。つまり、選択メモリセルのしきい値電圧以上の電圧がそのゲートに供給されてセル電流が流れる場合には、ビット線ＢＬm の電圧が降下し、トランジスタＨ１，Ｈ３がオン状態となる。したがって、ノードＳＡの電圧は、ほぼビット線ＢＬm の電圧（Ｖcc−Ｖth−Ｖth´）とほぼ同程度のローレベルまで降下する。また、選択メモリセルのしきい値電圧未満の電圧がそのゲートに供給される場合には、セル電流が流れず、ビット線ＢＬm の電圧が降下することがないため、ノードＳＡの電圧はそのままＶccレベルに保持される。この関係に基づいてしきい値電圧の判定がなされる。
【０１３７】
すなわち、図９に示すように、リセット信号ＲＳＴおよび制御信号ＤＩＳがＧＮＤレベルに切り換えられた後、制御信号Ｖref がＧＮＤレベルに設定されてトランジスタＰ１がオン状態とされ、ビット線ＢＬm に対して電源電圧Ｖccでの充電がなされる。ビット線ＢＬm の充電が完了すると、制御信号Ｖref が所定レベルの電圧（例えば、２Ｖ）に設定される。
【０１３８】
まず、選択ワード線にＶRD3 が印加された状態で選択メモリセルに対して読み出しが実行され、データ”００”のプログラム状態に対応したしきい値電圧の判定がなされる。ここで、選択メモリセルのしきい値電圧ＶthがＶRD3 より大きい場合、セル電流が流れないことにより、ノードＳＡはＶccレベルに保持される。このとき、トランジスタＮ９，Ｎ１０がオン状態となる。
【０１３９】
そして、一定時間経過後、パルス状の信号である制御信号φＬＡＴ３，φＬＡＴ４がハイレベルに設定される。
【０１４０】
制御信号φＬＡＴ３，φＬＡＴ４がハイレベルに設定されると、トランジスタＮ１４，Ｎ１３がオン状態となる。このときトランジスタＮ９がオン状態であることにより、ラッチ回路ＬＱ１の反転記憶ノード／Ｑ１がローレベルに設定されて記憶ノードＱ１がローレベルからハイレベルに反転する。このとき、ラッチ回路ＬＱ１の記憶ノードＱ１と接続されたトランジスタＮ１８のゲートがハイレベルになり、トランジスタＮ１８がオン状態となる。
【０１４１】
さらに一定時間経過後、パルス状の信号である制御信号φＬＡＴ１がハイレベルに設定される。
【０１４２】
制御信号φＬＡＴ１がハイレベルに設定されると、トランジスタＮ１９がオン状態となる。このときトランジスタＮ１８およびトランジスタＮ１０がオン状態であることにより、ラッチ回路ＬＱ０の反転記憶ノード／Ｑ０がローレベルに設定されて記憶ノードＱ０がローレベルからハイレベルに反転する。
【０１４３】
以上により、選択メモリセルのしきい値電圧ＶthがＶRD3 より大きい場合、ラッチ回路ＬＱ１，ＬＱ０のラッチデータが”１１”に反転する。
【０１４４】
一方、選択メモリセルのしきい値電圧ＶthがＶRD3 より小さい場合、リーク補償電流より大きいセル電流が流れ、ノードＳＡの電圧が降下してトランジスタＨＮ１，ＨＮ３がオンし、ビット線ＢＬm の容量ＣBLとノードＳＡの容量ＣSA（＜＜ＣBL）との間で電荷の再分配が起こり、ノードＳＡの電圧がビット線ＢＬm の電圧（Ｖcc−Ｖth−Ｖth´）とほぼ同程度のローレベルとなる。このため、制御信号φＬＡＴ３，φＬＡＴ４，およびφＬＡＴ１によりトランジスタＮ１４，Ｎ１３，Ｎ１９がオン状態となっても、トランジスタＮ９，Ｎ１０のゲートがローレベルとなっているため、トランジスタＮ９，Ｎ１０のドレイン−ソース間が高抵抗な状態とされ、ラッチ回路ＬＱ１，ＬＱ０の記憶ノードＱ１，Ｑ０を反転させるのに必要な電流を流すことができず、結果としてリセットのままのローレベルな状態が保持される。
【０１４５】
選択ワード線にＶRD3 が印加された状態でのしきい値電圧の判定が完了すると、再度、制御信号Ｖref がＧＮＤレベルに設定されてトランジスタＰ１がオン状態され、ビット線ＢＬm に対して電源電圧Ｖccでの充電がなされる。ビット線ＢＬm の充電が完了すると、制御信号Ｖref が所定レベルの電圧（例えば、２Ｖ）に設定される。
【０１４６】
次に、選択ワード線にＶRD2 が印加された状態で選択メモリセルに対して読み出しが実行され、データ”０１”のプログラム状態に対応したしきい値電圧の判定がなされる。ここで、選択メモリセルのしきい値電圧ＶthがＶRD2 より大きい場合、セル電流が流れないことにより、ノードＳＡはＶccレベルに保持される。このとき、トランジスタＮ９，Ｎ１０がオン状態となる。
【０１４７】
そして、一定時間経過後、パルス状の信号である制御信号φＬＡＴ３，φＬＡＴ４がハイレベルに設定される。
【０１４８】
制御信号φＬＡＴ３，φＬＡＴ４がハイレベルに設定されると、トランジスタＮ１４，Ｎ１３がオン状態となる。このときトランジスタＮ９がオン状態であることにより、ラッチ回路ＬＱ１の反転記憶ノード／Ｑ１がローレベルに設定されて記憶ノードＱ１がローレベルからハイレベルに反転する。なお、選択メモリセルのしきい値電圧ＶthがＶth＞ＶRD3 ＞ＶRD2 の場合は、選択ワード線にＶRD3 が印加された状態でのしきい値電圧の判定において、すでにラッチ回路ＬＱ１の記憶ノードＱ１がハイレベルに反転されているため、ここでは変化しない。
【０１４９】
以上により、選択メモリセルのしきい値電圧ＶthがＶRD2 より大きくＶRD3 より小さい場合、ラッチ回路ＬＱ１、ＬＱ０のラッチデータが”１０”に変化する。
【０１５０】
一方、選択メモリセルのしきい値電圧ＶthがＶRD2 より小さい場合、リーク補償電流より大きいセル電流が流れ、ノードＳＡの電圧が（Ｖcc−Ｖth−Ｖth´）とほぼ同程度のローレベルとなる。このため、制御信号φＬＡＴ３，φＬＡＴ４によりトランジスタＮ１４，Ｎ１３がオン状態となっても、トランジスタＮ９のゲートがローレベルとなっているため、トランジスタＮ９のそれぞれのドレイン−ソース間が高抵抗な状態とされ、ラッチ回路ＬＱ１の記憶ノードＱ１を反転させるのに必要な電流を流すことができず、結果としてリセットのままのローレベルな状態が保持される。
【０１５１】
選択ワード線にＶRD2 が印加された状態でのしきい値電圧の判定が完了すると、再度、制御信号Ｖref がＧＮＤレベルに設定されてトランジスタＰ１がオン状態とされ、ビット線ＢＬm に対して電源電圧Ｖccでの充電がなされる。ビット線ＢＬm の充電が完了すると、制御信号Ｖref が所定レベルの電圧（例えば、２Ｖ）に設定される。
【０１５２】
次に、選択ワード線にＶRD1 が印加された状態で選択メモリセルに対して読み出しが実行され、データ”１０”のプログラム状態に対応したしきい値電圧の判定がなされる。ここで、選択メモリセルのしきい値電圧ＶthがＶRD1 より大きい場合、セル電流が流れないことにより、ノードＳＡはＶccレベルに保持される。このとき、トランジスタＮ９，Ｎ１０がオン状態となる。
【０１５３】
そして、一定時間経過後、パルス状の信号である制御信号φＬＡＴ２がハイレベルに設定される。
【０１５４】
制御信号φＬＡＴ２がハイレベルに設定されると、トランジスタＮ１７がオン状態となる。このとき、選択メモリセルのしきい値電圧ＶthがＶRD2 ＞Ｖth＞ＶRD1 である場合は、ラッチ回路ＬＱ１の記憶ノードＱ１がリセット状態のままのローレベルであり、反転記憶ノード／Ｑ１がハイレベルであることにより、トランジスタＮ１６がオン状態であり、さらに、トランジスタＮ１０がオン状態であることにより、ラッチ回路ＬＱ０の反転記憶ノード／Ｑ０がローレベルに設定されて記憶ノードＱ０がローレベルからハイレベルに反転する。なお、選択メモリセルのしきい値電圧ＶthがＶth＞ＶRD2 ＞ＶRD1 である場合は、選択ワード線にＶRD3 またはＶRD2 が印加された状態でのしきい値電圧の判定において、すでにラッチ回路ＬＱ１の記憶ノードＱ１がハイレベルに反転され、反転記憶ノード／Ｑ１がローレベルに設定されていることによりトランジスタＮ１６がオン状態とならない。このため、選択メモリセルのしきい値電圧ＶthがＶth＞ＶRD2 ＞ＶRD1 である場合は、ラッチ回路ＬＱ０の記憶ノードＱ０は変化しない。
【０１５５】
以上により、メモリセルのしきい値電圧ＶthがＶRD1 より大きくＶRD2 より小さい場合、ラッチ回路ＬＱ１、ＬＱ０のラッチデータが”０１”に変化する。
【０１５６】
一方、メモリセルのしきい値電圧ＶthがＶRD1 より小さい場合、リーク補償電流より大きいセル電流が流れ、ノードＳＡの電圧（Ｖcc−Ｖth−Ｖth´）とほぼ同程度のローレベルとなる。このため、制御信号φＬＡＴ２によりトランジスタＮ１６がオン状態となっても、トランジスタＮ１０のゲートがローレベルとなっているため、トランジスタＮ１０のそれぞれのドレイン−ソース間が高抵抗な状態とされ、ラッチ回路ＬＱ０の記憶ノードＱ０を反転させるのに必要な電流を流すことができず、結果としてリセットのままのローレベルな状態が保持される。
【０１５７】
このようにして読み出し動作がなされ、読み出し動作完了時には、ラッチ回路ＬＱ１，ＬＱ０の記憶ノードＱ１，Ｑ０のそれぞれにメモリセルのしきい値電圧Ｖthに応じた出力が保持される。つまり、選択メモリセルのしきい値電圧Ｖthがデータ”００”に対応するプログラム状態（分布Ａ）にある場合は（Ｑ１，Ｑ０）＝（１，１）となり、データ”０１”に対応するプログラム状態（分布Ｂ）にある場合は（Ｑ１，Ｑ０）＝（１，０）となり、データ”１０”に対応するプログラム状態（分布Ｃ）にある場合は（Ｑ１，Ｑ０）＝（０，１）となり、データ”１１”に対応する消去状態（分布Ｄ）にある場合は（Ｑ１，Ｑ０）＝（０，０）となる。そして、これらの反転出力が読み出しデータとして取り出される。
【０１５８】
ここで、表１に、この一実施形態によるＮＡＮＤ型フラッシュメモリの書き込み動作、書き込みベリファイ動作および読み出し動作時の各部の電圧の設定例を示す。なお、表１においては、書き込み対象および読み出し対象として、ワード線ＷＬ６上のメモリセルが選択されているものとする。
【０１５９】
【表１】
次に、この一実施形態によるＮＡＮＤ型フラッシュメモリの消去動作および消去ベリファイ動作について説明する。図１１は、消去動作を説明するための略線図、図１２は、消去ベリファイ動作を説明するための略線図である。
【０１６１】
このＮＡＮＤ型フラッシュメモリにおいては、メモリセルアレイ１が設けられるｐウェル１３（およびｎウェル１２）に所定の高電圧（例えば２０Ｖ程度）の消去電圧ＶERS を印加すると共にｐ型Ｓｉ基板１１に０Ｖを印加し、メモリセルのフローティングゲートからＦＮトンネリング現象を用いて電子を引き抜くことにより、メモリセルに記憶されている記憶データが消去される。これにより、メモリセルは、負のしきい値電圧の消去状態とされる。消去ベリファイ動作は、消去動作完了後に、メモリセルの記憶データが十分に消去されたかを確認するために行われる。
【０１６２】
図１１に示すように、消去動作が起動される前、制御信号ＰＧＭがＧＮＤレベルに設定され、トランジスタＮ２がオフ状態とされている。これにより、ビット線ＢＬm ，ＢＬm+1 は、データラッチ／センスアンプ回路３のビット線電圧設定回路３ｂから切り離されている。また、制御信号ＴＲＮおよび制御信号ＡｎＢ，ＡｎＮがＶcc−Ｖthレベルに設定され、トランジスタＨ１〜Ｈ４がオン状態にされていると共に、制御信号ＤＩＳおよび制御信号Ｖref がＶccレベルに設定され、トランジスタＮ１がオン状態、トランジスタＰ１がオフ状態にされている。これにより、ビット線ＢＬm ，ＢＬm+1 はいずれも接地ラインと接続されている。
【０１６３】
この状態で消去動作が起動されると、制御信号ＤＩＳがＧＮＤレベルに切り換えられ、ビット線ＢＬm ，ＢＬm+1 は接地ラインから切り離されてフローティング状態とされる。このとき、選択ゲート線ＤＳＧおよび選択ゲート線ＳＳＧはロウデコーダ２から切り離されてフローティング状態とされ、ソース線ＳＬはソース線ドライバ４から切り離されてフローティング状態とされる。また、メモリセルアレイ１が設けられるｐウェル１３に所定の高電圧、例えば２０Ｖ程度の消去電圧ＶERS が印加される。このとき、ＮＡＮＤストリングＡm ，Ａm+1 においては、メモリセルのソース領域またはドレイン領域となるｎ+ 型拡散層１７がフローティング状態とされ、また、ｐウェル１３がハイレベルであることにより、ｎ+ 型拡散層１７がｐウェル１３とほぼ同電位までブーストされる。ビット線ＢＬm ，ＢＬm+1 、ソース線ＳＬ、選択ゲート線ＤＳＧおよび選択ゲート線ＳＳＧもまたフローティング状態であることにより、ｐウェル１３とほぼ同電位までブーストされる。そして、この状態で、消去対象とされる選択ブロック内の全ワード線に０Ｖが印加され、非選択ブロック内の全ワード線がフローティング状態とされる。
【０１６４】
このとき、選択ブロック内のＮＡＮＤストリングＡm ，Ａm+1 においては、ワード線（コントロールゲートＣＧ）の電圧が０Ｖに設定されていることにより、フローティングゲートＦＧの電位がワード線とのカップリングによってチャネル電位より低くなり、チャネルとフローティングゲートＦＧとの間に１０Ｖ以上の電位差が生じる。この電界によりＦＮトンネリング現象が起こり、フローティングゲートＦＧの電子がチャネル（基板）に引き抜かれ、フローティングゲートＦＧが正電荷で満たされる。これにより、ＮＡＮＤストリングＡm ，Ａm+1 中の全メモリセルの記憶データが消去され、これらのメモリセルのしきい値電圧が負電圧となる。一方、非選択ブロック内のＮＡＮＤストリングにおいては、ワード線（コントロールゲートＣＧ）がフローティング状態であることにより、これらのワード線がｐウェル１３との容量結合によりｐウェル１３とほぼ同電位までブーストされ、消去禁止とされる。
【０１６５】
このようにしてメモリセルに記憶されている記憶データを消去した後、ｐウェル１３（およびｎウェル１２，ｐ型Ｓｉ基板１１）に印加されるウェル電圧が０Ｖに切り換えられる。また、選択ゲート線ＤＳＧおよび選択ゲート線ＳＳＧがロウデコーダ２と接続され、これらの選択ゲート線ＤＳＧおよび選択ゲート線ＳＳＧに０Ｖが印加されると共に、ソース線ＳＬがソース線ドライバ４と接続され、このソース線ＳＬに０Ｖが印加される。これにより、消去動作が完了する。
【０１６６】
消去動作が完了すると、制御信号ＤＩＳがＶccレベルに設定され、この間に、ビット線ＢＬm ，ＢＬm+1 が接地される。一定時間経過した後、制御信号ＤＩＳがＧＮＤレベルに切り換えられ、ビット線ＢＬm ，ＢＬm+1 が接地ラインから切り離される。その後、消去ベリファイ動作が実行される。
【０１６７】
消去ベリファイ動作が起動されると、図１２に示すように、その動作に先立ってリセット信号ＲＳＴが一定期間ハイレベル（Ｖccレベル）に設定され、ラッチ回路ＬＱ１，ＬＱ０に保持されているラッチデータが全てローレベルにリセットされる。
【０１６８】
そして、制御信号ＡｎＢ，ＡｎＮで消去ベリファイ対象とされるＮＡＮＤストリングが選択される。ここでは、まず、ビット線ＢＬm と接続されるＮＡＮＤストリングＡm が消去ベリファイ対象として選択される。この場合、制御信号ＡｎＢがＰ５Ｖレベルに設定され、制御信号ＡｎＮがＧＮＤレベルに設定される。これにより、選択側のビット線ＢＬm がノードＳＡと接続され、非選択側のビット線ＢＬm+1 がフローティング状態とされる。
【０１６９】
このＮＡＮＤストリングＡm に対する消去ベリファイ動作では、メモリセルのしきい値電圧が−１．５Ｖ以下であるかが判定される。ここで、−１．５Ｖのしきい値電圧は、ローカルセルフブースト法を用いて多値並列書き込みを行う場合に、多値並列書き込みを実現する上で必要な消去状態のメモリセルのしきい値電圧の上限に対応する。この判定は、ラッチ回路ＬＱ１，ＬＱ０のリセット完了後、すなわち、制御信号ＤＩＳおよびリセット信号ＲＳＴが共にＧＮＤレベルに切り換えられた後、選択ゲート線ＤＳＧ、選択ゲート線ＳＳＧに所定のハイレベルの電圧、例えばＰ５Ｖ（例えば６Ｖ程度）が印加された状態で、全ワード線にＶERSVF ＝０Ｖを印加してＮＡＮＤストリングＡm 中の全メモリセルに対して読み出しを実行することによりなされる。なお、このとき、ソース線ＳＬには０．５Ｖが印加され、ｐウェル１３には０Ｖが印加される。
【０１７０】
また、実際のしきい値電圧の判定の前処理として制御信号Ｖref がＧＮＤレベルに設定されてトランジスタＰ１がオン状態とされ、ビット線ＢＬm に対して電源電圧Ｖccでの充電がなされる。ある程度時間が経過すると、ビット線ＢＬm の電圧が上昇し、トランジスタＨ１のゲート−ソース間の電位差がＶth´（Ｖth´はトランジスタＨ１のしきい値電圧）以下となるとき自動的にトランジスタＨ１，Ｈ３がオフする。したがって、ビット線ＢＬm は（Ｖcc−Ｖth−Ｖth´）レベル（例えば１．５Ｖ程度）に充電され、ノードＳＡはＶccレベルとなる。
【０１７１】
この状態で、全ワード線にＶERSVF が印加され、セル電流の有無をビット線ＢＬm およびノードＳＡの電圧に反映させてしきい値電圧の判定がなされる。つまり、ＮＡＮＤストリングＡm 中にしきい値電圧が−１．５Ｖ以上のメモリセルが存在し、１μＡ以上のセル電流が流れる場合には、ビット線ＢＬm の電圧が降下し、トランジスタＨ１，Ｈ３がオン状態となる。したがって、ノードＳＡは、ビット線ＢＬm の電圧（Ｖcc−Ｖth−Ｖth´）とほぼ等しい電圧まで降下する。また、ＮＡＮＤストリングＡm 中の全メモリセルのしきい値電圧が−１．５Ｖ以下の場合には、セル電流が１μＡ以下となり、ビット線ＢＬm の電圧が降下することがないため、ノードＳＡの電圧はそのままＶccレベルに保持される。この関係に基づいてしきい値電圧の判定がなされる。
【０１７２】
すなわち、図１２に示すように、リセット信号ＲＳＴおよび制御信号ＤＩＳがＧＮＤレベルに切り換えられ、ＮＡＮＤストリングＡm に対する消去ベリファイ動作が起動されると、制御信号Ｖref がＧＮＤレベルに設定されてトランジスタＰ１がオン状態とされ、ビット線ＢＬm に対して電源電圧Ｖccでの充電がなされる。ビット線ＢＬm の充電が完了すると、制御信号Ｖref が所定レベルの電圧（例えば、２Ｖ）に設定される。
【０１７３】
そして、全ワード線にＶERSVF が印加された状態でＮＡＮＤストリングＡm の全メモリセルに対して読み出しが実行され、消去状態のしきい値電圧分布の上限の判定がなされる。ここで、ＮＡＮＤストリングＡm 中にしきい値電圧Ｖthが−１．５Ｖより大きいメモリセルが１つでも含まれる場合、セル電流が１μＡ以下となることにより、ノードＳＡはＶccレベルに保持される。このとき、トランジスタＮ９，Ｎ１０がオン状態となる。
【０１７４】
そして、一定時間経過後、パルス状の信号である制御信号φＬＡＴ３，φＬＡＴ４がハイレベルに設定される。
【０１７５】
制御信号φＬＡＴ３，φＬＡＴ４がハイレベルに設定されると、トランジスタＮ１４，Ｎ１３がオン状態となる。このときトランジスタＮ９がオン状態であることにより、ラッチ回路ＬＱ１の反転記憶ノード／Ｑ１がローレベルに設定されて記憶ノードＱ１がローレベルからハイレベルに反転する。このとき、ラッチ回路ＬＱ１の記憶ノードＱ１と接続されたトランジスタＮ１８のゲートがハイレベルになり、トランジスタＮ１８がオン状態となる。
【０１７６】
さらに一定時間経過後、パルス状の信号である制御信号φＬＡＴ１がハイレベルに設定される。
【０１７７】
制御信号φＬＡＴ１がハイレベルに設定されると、トランジスタＮ１９がオン状態となる。このときトランジスタＮ１８およびトランジスタＮ１０がオン状態であることにより、ラッチ回路ＬＱ０の反転記憶ノード／Ｑ０がローレベルに設定されて記憶ノードＱ０がローレベルからハイレベルに反転する。
【０１７８】
以上により、ＮＡＮＤストリングＡm 中にしきい値電圧Ｖthが−１．５Ｖより大きいメモリセルが一つでも含まれる場合、ラッチ回路ＬＱ１，ＬＱ０のラッチデータが”１１”に反転する。
【０１７９】
一方、ＮＡＮＤストリングＡm 中の全メモリセルのしきい値電圧Ｖthが−１．５Ｖ以下の場合、１μＡ以上のセル電流が流れ、ノードＳＡの電圧が降下してトランジスタＨ１，Ｈ３がオンし、ビット線ＢＬm の容量ＣBLとノードＳＡの容量ＣSA（＜＜ＣBL）との間で電荷の再分配が起こり、ノードＳＡの電圧がビット線ＢＬm の電圧（Ｖcc−Ｖth−Ｖth´）とほぼ同程度のローレベルとなる。このため、制御信号φＬＡＴ３，φＬＡＴ４，およびφＬＡＴ１によりトランジスタＮ１４，Ｎ１３，Ｎ１９がオン状態となっても、トランジスタＮ９，Ｎ１０のゲートがローレベルとなっているため、トランジスタＮ９，Ｎ１０のドレイン−ソース間が高抵抗な状態とされ、ラッチ回路ＬＱ１，ＬＱ０の記憶ノードＱ１，Ｑ０を反転させるのに必要な電流を流すことができず、結果としてリセットのままのローレベルな状態が保持される。
【０１８０】
このようにしてＮＡＮＤストリングＡm に対する消去ベリファイ動作がなされると、ラッチ回路ＬＱ１，ＬＱ０にメモリセルのしきい値電圧の確認結果に応じたデータが保持される。その後、ラッチ回路ＬＱ１，ＬＱ０のラッチデータが、各データラッチ／センスアンプ回路３毎に順次読み出され、その結果、ラッチデータが全て”００”となっていれば消去十分と判定され、ラッチデータに１つでも”１”があれば消去不十分と判定される。この１回目の消去ベリファイ動作後の消去状態の確認結果は他の制御回路に供給され、記憶される。
【０１８１】
ＮＡＮＤストリングＡm に対する消去ベリファイ動作が終了すると、選択ゲート線ＤＳＧおよび選択ゲート線ＳＳＧの電圧がＰ５Ｖレベルから０Ｖに切り換えられ、ソース線ＳＬの電圧が０．５Ｖから０Ｖに切り換えられる。そして、制御信号ＡｎＢがＧＮＤレベルに設定される。一定時間経過後、制御信号ＡｎＢおよび制御信号ＡｎＮがＶcc−Ｖthに設定されると共に、制御信号ＤＩＳがＶccレベルに設定され、この間にビット線ＢＬm ，ＢＬm+1 が接地される。その後、ＮＡＮＤストリングＡm+1 に対する消去ベリファイ動作が起動される。
【０１８２】
ＮＡＮＤストリングＡm+1 に対する消去ベリファイが起動されると、その動作に先立ってリセット信号ＲＳＴが一定期間ハイレベルに設定され、ラッチ回路ＬＱ１，ＬＱ０に保持されているラッチデータが全てローレベルにリセットされる。そして、制御信号ＡｎＢがＧＮＤレベルに設定され、制御信号ＡｎＮがＰ５Ｖに設定される。これにより、選択側のビット線ＢＬm+1 がノードＳＡと接続され、非選択側のビット線ＢＬm がフローティング状態とされる。以降は、ＮＡＮＤストリングＡm に対する消去ベリファイの場合と同様であるので、説明を省略する。
【０１８３】
ＮＡＮＤストリングＡm に対する消去ベリファイ動作終了後、同様に、ラッチ回路ＬＱ１，ＬＱ０のラッチデータが、各データラッチ／センスアンプ回路３毎に順次読み出され、その結果、ラッチデータが全て”００”となっていれば消去十分と判定され、ラッチデータに１つでも”１”があれば消去不十分と判定される。そして、１回目の消去ベリファイ動作後の消去状態の確認結果と、２回目の消去ベリファイ動作後の消去状態の確認結果とが参照され、少なくとも一方において消去不十分と判定されていれば、再度、消去動作および消去ベリファイ動作が実行される。そして、選択ブロック内の全てのメモリセルが消去十分と判定された段階で一連の動作が終了する。
【０１８４】
ここで、表２に、この一実施形態によるＮＡＮＤ型フラッシュメモリの消去動作時および消去ベリファイ動作時の各部の電圧の設定例を示す。なお、表２においては、比較のために、この発明が適用される以前の消去ベリファイ動作時の電圧の設定例が併記されている。
【０１８５】
【表２】
以上、この一実施形態によれば、消去ベリファイ動作時に、ソース線ＳＬに所定の正の電圧を印加するようにしていることにより、見かけ上、メモリセルのしきい値電圧を上昇させるようにして、言い換えれば、セル電流を減らすようにしてメモリセルのしきい値電圧を判定することができるので、消去ベリファイ動作時に、データ消去後のメモリセルのしきい値電圧をローカルセルフブースト法を用いた多値並列書き込みを実現する上で必要な−１．５Ｖ以下にするために行うメモリセルのしきい値電圧の判定を、書き込みベリファイ動作時にメモリセルのしきい値電圧を判定する際に用いる判定電流、具体的には１μＡの判定電流で行うことができる。この際、消去ベリファイ動作時におけるメモリセルのしきい値電圧の判定とは、書き込みベリファイ動作時におけるメモリセルのしきい値電圧の判定とは、同一のデータラッチ／センスアンプ回路３を用いて、しかも、その設計を特に変更することなく行うことができる。
【０１８７】
また、この一実施形態によれば、上述のような消去ベリファイを行うことにより、データ消去後のメモリセルのしきい値電圧を−１．５Ｖ以下にすることができるので、書き込み時のディスターブの影響の少ないローカルセルフブースト法を用いて、信頼性の高い多値並列書き込みを行うことができる。
【０１８８】
以上この発明の実施形態について具体的に説明したが、この発明は、上述の実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。例えば、上述の一実施形態において挙げた構成、数値、動作タイミングなどは一例にすぎず、必要に応じてこれらと異なる構成、数値、動作タイミングとしてもよい。具体的には、上述の一実施形態において挙げたＮＡＮＤ型フラッシュメモリの全体構成、メモリセルアレイ１、データラッチ／センスアンプ回路３などの構成は一例に過ぎず、例示したものと異なる構成であってもよい。また、上述の一実施形態においては、メモリセルアレイ１を、いわゆるウェル・イン・ウェル（Well In Well）構造の同一ｐウェル１３内に形成するようにしているが、これは、ｎ型Ｓｉ基板に設けられたｐウェル内に形成するようにしてもよい。
【０１８９】
また、上述の一実施形態においては、選択ブロック内の全てのメモリセルが消去十分と判定された後に、ソース線ＳＬに例えば１．１Ｖ程度の正の電圧を印加して、消去ベリファイ動作を実行することにより、消去状態のメモリセルのしきい値電圧が−８Ｖ以上であるかを判定するようにしてもよい。ここで、−８Ｖのしきい値電圧は、消去状態のメモリセルのしきい値電圧分布の下限に対応する電圧である。この判定は、選択ゲート線ＤＳＧ、選択ゲート線ＳＳＧおよび非選択ワード線にＰ５Ｖが印加された状態で、選択ワード線にＶERSVF を印加して選択メモリセルに対して読み出しを実行することによりなされる。このとき、選択メモリセルのしきい値電圧が−８Ｖ以上である場合、セル電流が１μＡ以下となり、ラッチ回路ＬＱ１，ＬＱ０のラッチデータが”１１”に反転し、選択メモリセルのしきい値電圧が−８Ｖ以下の場合、１μＡ以上のセル電流が流れ、ラッチ回路ＬＱ１，ＬＱ０のラッチデータがリセット状態のままのローレベルな状態に保持される。
【０１９０】
また、上述の一実施形態においては、ブロック単位で消去動作を行った後、ブロック単位で消去ベリファイ動作を行うようにしているが、これは、チップ一括で消去動作を行った後、ブロック単位で消去ベリファイを行うようにしてもよい。また、上述の一実施形態においては、消去ベリファイ動作時にラッチ回路ＬＱ１，ＬＱ０のラッチデータを反転させるようにしているが、これは、ラッチ回路ＬＱ１，ＬＱ０の何れか一方を反転させるようにしてもよい。
【０１９１】
また、上述の一実施形態においては、消去ベリファイ動作時にソース線ＳＬに正の電圧を印加してセル電流を低減するようにしているが、これは、ｐウェル１３に負の電圧を印加してセル電流を低減するようにしてもよい。
【０１９２】
また、上述の一実施形態においては、この発明を１つのメモリセルに２ビットのデータを記憶することが可能な４値型のＮＡＮＤ型フラッシュメモリに適用した場合について説明したが、この発明は、１つのメモリセルに３ビットのデータを記憶することが可能な８値型のＮＡＮＤ型フラッシュメモリは勿論のこと、１つのメモリセルに４ビット以上のデータを記憶することが可能な多値型のＮＡＮＤ型フラッシュメモリに適用することも可能である。また、この発明は、多値型のＮＡＮＤ型フラッシュメモリに適用した場合に特に顕著な効果を奏するものであるが、この発明は、２値型のＮＡＮＤ型フラッシュメモリに適用することも可能である。
【０１９３】
【発明の効果】
以上説明したように、この発明によれば、メモリセルの記憶データを消去する消去動作後にメモリセルのしきい値電圧を判定する消去ベリファイ動作時に、ソース線または第１導電型の半導体領域に所定の逆方向電圧を印加するようにしていることにより、セル電流を減らすようにしてメモリセルのしきい値電圧を判定することができるので、消去ベリファイ動作時に、データ消去後のメモリセルを所望のしきい値電圧にするために必要なメモリセルのしきい値電圧の判定を、書き込みベリファイ動作時にメモリセルのしきい値電圧を判定する際に用いる判定電流と同一の判定電流で行うことができるという効果がある。
【０１９４】
また、この発明によれば、消去ベリファイ動作を行うことによって、データ消去後のメモリセルにおいて所望のしきい値電圧状態を実現することができ、具体的には、データ消去後のメモリセルのしきい値電圧を、例えば、ローカルセルフブースト法を用いて多値並列書き込みを行う上で必要な条件を満たすように設定することができる。これにより、多値型の不揮発性半導体記憶装置において、書き込み時に、ディスターブの影響の少ないローカルセルフブースト法を用いることができ、信頼性の高い多値並列書き込みを実現することが可能となる。
【図面の簡単な説明】
【図１】 この発明の一実施形態によるＮＡＮＤ型フラッシュメモリの構成例を示す略線図である。
【図２】 この発明の一実施形態によるＮＡＮＤ型フラッシュメモリのメモリセルアレイにおける１つのＮＡＮＤストリングの平面図である。
【図３】 この発明の一実施形態によるＮＡＮＤ型フラッシュメモリのメモリセルアレイにおける１つのＮＡＮＤストリングの断面図である。
【図４】 この発明の一実施形態によるＮＡＮＤ型フラッシュメモリのメモリセルアレイの等価回路図である。
【図５】 この発明の一実施形態によるＮＡＮＤ型フラッシュメモリにおけるいメモリセルのしきい値電圧分布と記憶データ内容との対応関係を示す略線図である。
【図６】 この発明の一実施形態によるＮＡＮＤ型フラッシュメモリのメモリセルアレイのデータラッチ／センスアンプ回路の構成例を示す略線図である。
【図７】 ソース線に正の電圧を印加した状態で、消去状態のメモリセルに対してワード線に０Ｖを印加して読み出しを実行したときの、メモリセルのしきい値電圧とセル電流との関係を示すグラフである。
【図８】 この発明の一実施形態によるＮＡＮＤ型フラッシュメモリの書き込み動作を説明するための略線図である。
【図９】 この発明の一実施形態によるＮＡＮＤ型フラッシュメモリの書き込みベリファイ動作を説明するための略線図である。
【図１０】 この発明の一実施形態によるＮＡＮＤ型フラッシュメモリの読み出し動作を説明するための略線図である。
【図１１】 この発明の一実施形態によるＮＡＮＤ型フラッシュメモリの消去動作を説明するための略線図である。
【図１２】 この発明の一実施形態によるＮＡＮＤ型フラッシュメモリの消去ベリファイ動作を説明するための略線図である。
【図１３】 ＮＡＮＤ型フラッシュメモリのメモリセルアレイ構造を説明するための等価回路図である。
【図１４】 １つのメモリセルに２ビットからなり４値をとるデータを記憶することが可能な４値型のＮＡＮＤ型フラッシュメモリにおけるメモリセルのしきい値電圧分布と記憶データ内容との対応関係を示す略線図である。
【図１５】 １つのメモリセルに３ビットからなり８値をとるデータを記憶することが可能な８値型のＮＡＮＤ型フラッシュメモリにおけるメモリセルのしきい値電圧分布と記憶データ内容との対応関係を示す略線図である。
【図１６】 ローカルセルフブースト法の動作原理を説明するために用いるＮＡＮＤ型フラッシュメモリのメモリセルアレイの等価回路図である。
【図１７】 消去状態のメモリセルに対してワード線に０Ｖを印加して読み出しを実行したときの、メモリセルのしきい値電圧とセル電流との関係を示すグラフである。
【符号の説明】
１・・・メモリセルアレイ、２・・・カラム回路、３・・・データラッチ／センスアンプ回路、３ａ・・・ビット線選択回路、３ｂ・・・ビット線電圧設定回路、３ｃ・・・ラッチ回路、３ｄ・・・ラッチ制御回路、３ｅ・・・ベリファイ判定回路、４・・・ソース線ドライバ、５・・・基板電圧設定回路、６・・・制御回路、１１・・・ｐ型Ｓｉ基板、１２・・・ｎウェル、１３・・・ｐウェル、１７〜１９・・・ｎ+ 型拡散層、ＦＧ・・・フローティングゲート、ＣＧ・・・コントロールゲート、ＢＬm 〜ＢＬ４・・・ビット線、ＷＬ１〜ＷＬ１６・・・ワード線、ＳＬ・・・ソース線、Ａm 〜Ａ４・・・ＮＡＮＤストリング、Ｍ1-1 〜Ｍ16-1，Ｍ1-2 〜Ｍ16-2，Ｍ1-3 〜Ｍ16-3，Ｍ1-4 〜Ｍ16-4・・・メモリセル
Claims (24)
- 第１導電型の半導体領域中に、第２導電型チャネルの電界効果トランジスタからなるメモリセルが設けられ、直列接続された所定数の上記メモリセルによってストリングが構成されていると共に、上記ストリングの一端および他端が、それぞれビット線および上記第１導電型の半導体領域中に設けられた第２導電型の拡散層からなるソース線と接続され、
上記メモリセルは、ワード線およびビット線への印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化し、その変化に応じてしきい値電圧が変化することによって上記しきい値電圧に応じた値のデータを記憶する不揮発性半導体記憶装置であって、
上記メモリセルの記憶データを消去する消去動作後に、ワード線に所定の読み出し用電圧を印加して上記メモリセルのしきい値電圧を判定するようにした消去ベリファイ動作時に、上記ソース線に所定の逆方向電圧を印加するようにしたソース線電圧制御手段と、
セル電流および判定電流に基づき上記メモリセルのしきい値電圧を判定するセンスアンプ回路と
を有し、
上記ソース線に上記逆方向電圧を印加することにより上記消去ベリファイ動作時に流れるセル電流が低減され、
上記センスアンプ回路は、上記メモリセルにデータを書き込む書き込み動作後に、ワード線に所定の電圧を印加して上記メモリセルのしきい値電圧を判定するようにした書き込みベリファイ動作時の上記メモリセルのしきい値電圧の判定に用いる判定電流と同一の判定電流を用いて、上記消去ベリファイ動作時の上記メモリセルのしきい値電圧を判定するようにした不揮発性半導体記憶装置。 - 上記第１導電型の半導体領域はｐ型半導体領域であり、上記メモリセルを構成する上記第２導電型チャネルの電界効果トランジスタはｎチャネル電界効果トランジスタであり、上記ソース線を構成する上記第２導電型の拡散層はｎ型拡散層であり、かつ、上記消去ベリファイ動作時に上記ソース線に印加する上記逆方向電圧は正の電圧であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
- 上記消去ベリファイ動作時に、データ消去後のメモリセルのしきい値電圧分布の上限および／または下限に対応するしきい値電の判定を行うことを特徴とする請求項１記載の不揮発性半導体記憶装置。
- 上記ソース線電圧制御手段は、データ消去後のメモリセルのしきい値電圧分布の上限に対応するしきい値電圧の判定を行う場合と、データ消去後のメモリセルのしきい値電圧分布の下限に対応するしきい値電圧の判定を行う場合とで、上記ソース線に印加する上記逆方向電圧を変化させることを特徴とする請求項３記載の不揮発性半導体記憶装置。
- 上記不揮発性半導体記憶装置は、上記メモリセルに２ビット以上の多値データを記憶するようにしたものであり、書き込み動作時に、書き込みデータに応じてビット線電圧を変化させることにより、上記メモリセルに上記多値データを同時に書き込むことを特徴とする請求項１記載の不揮発性半導体記憶装置。
- 上記不揮発性半導体記憶装置は、書き込み動作時に、ローカルセルフブースト法を用いて上記メモリセルにデータを書き込むことを特徴とする請求項１記載の不揮発性半導体記憶装置。
- 第１導電型の半導体領域中に、第２導電型チャネルの電界効果トランジスタからなるメモリセルが設けられ、直列接続された所定数の上記メモリセルによってストリングが構成されていると共に、上記ストリングの一端および他端が、それぞれビット線および上記第１導電型の半導体領域中に設けられた第２導電型の拡散層からなるソース線と接続され、
上記メモリセルは、ワード線およびビット線への印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化し、その変化に応じてしきい値電圧が変化することによって上記しきい値電圧に応じた値のデータを記憶する不揮発性半導体記憶装置であって、
上記メモリセルの記憶データを消去する消去動作後に、ワード線に所定の読み出し用電圧を印加して上記メモリセルのしきい値電圧を判定するようにした消去ベリファイ動作時に、上記第１導電型の半導体領域に所定の逆方向電圧を印加するようにした基板電圧制御手段と、
セル電流および判定電流に基づき上記メモリセルのしきい値電圧を判定するセンスアンプ回路と
を有し、
上記第１導電型の半導体領域に上記逆方向電圧を印加することにより上記消去ベリファイ動作時に流れるセル電流が低減され、
上記センスアンプ回路は、上記メモリセルにデータを書き込む書き込み動作後に、ワード線に所定の電圧を印加して上記メモリセルのしきい値電圧を判定するようにした書き込みベリファイ動作時の上記メモリセルのしきい値電圧の判定に用いる判定電流と同一の判定電流を用いて、上記消去ベリファイ動作時の上記メモリセルのしきい値電圧を判定するようにした不揮発性半導体記憶装置。 - 上記第１導電型の半導体領域はｐ型半導体領域であり、上記メモリセルを構成する上記第２導電型チャネルの電界効果トランジスタはｎチャネル電界効果トランジスタであり、上記ソース線を構成する上記第２導電型の拡散層はｎ型拡散層であり、かつ、上記消去ベリファイ動作時に上記第１導電型の半導体領域に印加する上記逆方向電圧は負の電圧であることを特徴とする請求項７記載の不揮発性半導体記憶装置。
- 上記消去ベリファイ動作時に、データ消去後のメモリセルのしきい値電圧分布の上限および／または下限に対応するしきい値電の判定を行うことを特徴とする請求項７記載の不揮発性半導体記憶装置。
- 上記ソース線電圧制御手段は、データ消去後のメモリセルのしきい値電圧分布の上限に対応するしきい値電圧の判定を行う場合と、データ消去後のメモリセルのしきい値電圧分布の下限に対応するしきい値電圧の判定を行う場合とで、上記第１導電型の半導体領域に印加する上記逆方向電圧を変化させることを特徴とする請求項９記載の不揮発性半導体記憶装置。
- 上記不揮発性半導体記憶装置は、上記メモリセルに２ビット以上の多値データを記憶するようにしたものであり、書き込み動作時に、書き込みデータに応じてビット線電圧を変化させることにより、上記メモリセルに上記多値データを同時に書き込むことを特徴とする請求項７記載の不揮発性半導体記憶装置。
- 上記不揮発性半導体記憶装置は、書き込み動作時に、ローカルセルフブースト法を用いて上記メモリセルにデータを書き込むことを特徴とする請求項７記載の不揮発性半導体記憶装置。
- 第１導電型の半導体領域中に、第２導電型チャネルの電界効果トランジスタからなるメモリセルが設けられ、直列接続された所定数の上記メモリセルによってストリングが構成されていると共に、上記ストリングの一端および他端が、それぞれビット線および上記第１導電型の半導体領域中に設けられた第２導電型の拡散層からなるソース線と接続され、
上記メモリセルは、ワード線およびビット線への印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化し、その変化に応じてしきい値電圧が変化することによって上記しきい値電圧に応じた値のデータを記憶する不揮発性半導体記憶装置の消去ベリファイ方法であって、
上記メモリセルの記憶データを消去する消去動作後に、ワード線に所定の読み出し用電圧を印加して上記メモリセルのしきい値電圧を判定するようにした消去ベリファイ動作時に、上記ソース線に所定の逆方向電圧を印加し、
上記ソース線に上記逆方向電圧を印加することにより上記消去ベリファイ動作時に流れるセル電流が低減され、
セル電流および判定電流に基づき上記メモリセルのしきい値電圧を判定するセンスアンプ回路により、上記メモリセルにデータを書き込む書き込み動作後に、ワード線に所定の 電圧を印加して上記メモリセルのしきい値電圧を判定するようにした書き込みベリファイ動作時の上記メモリセルのしきい値電圧の判定に用いる判定電流と同一の判定電流を用いて、上記消去ベリファイ動作時の上記メモリセルのしきい値電圧を判定するようにした不揮発性半導体記憶装置の消去ベリファイ方法。 - 上記第１導電型の半導体領域はｐ型半導体領域であり、上記メモリセルを構成する上記第２導電型チャネルの電界効果トランジスタはｎチャネル電界効果トランジスタであり、上記ソース線を構成する上記第２導電型の拡散層はｎ型拡散層であり、かつ、上記消去ベリファイ動作時に上記ソース線に印加する上記逆方向電圧は正の電圧であることを特徴とする請求項１３記載の不揮発性半導体記憶装置の消去ベリファイ方法。
- 上記消去ベリファイ動作時に、データ消去後のメモリセルのしきい値電圧分布の上限および／または下限に対応するしきい値電の判定を行うことを特徴とする請求項１３記載の不揮発性半導体記憶装置の消去ベリファイ方法。
- 上記ソース線電圧制御手段は、データ消去後のメモリセルのしきい値電圧分布の上限に対応するしきい値電圧の判定を行う場合と、データ消去後のメモリセルのしきい値電圧分布の下限に対応するしきい値電圧の判定を行う場合とで、上記ソース線に印加する上記逆方向電圧を変化させることを特徴とする請求項１５記載の不揮発性半導体記憶装置の消去ベリファイ方法。
- 上記不揮発性半導体記憶装置は、上記メモリセルに２ビット以上の多値データを記憶するようにしたものであり、書き込み動作時に、書き込みデータに応じてビット線電圧を変化させることにより、上記メモリセルに上記多値データを同時に書き込むことを特徴とする請求項１３記載の不揮発性半導体記憶装置の消去ベリファイ方法。
- 上記不揮発性半導体記憶装置は、書き込み動作時に、ローカルセルフブースト法を用いて上記メモリセルにデータを書き込むことを特徴とする請求項１３記載の不揮発性半導体記憶装置の消去ベリファイ方法。
- 第１導電型の半導体領域中に、第２導電型チャネルの電界効果トランジスタからなるメモリセルが設けられ、直列接続された所定数の上記メモリセルによってストリングが構成されていると共に、上記ストリングの一端および他端が、それぞれビット線および上記第１導電型の半導体領域中に設けられた第２導電型の拡散層からなるソース線と接続され、
上記メモリセルは、ワード線およびビット線への印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化し、その変化に応じてしきい値電圧が変化することによって上記しきい値電圧に応じた値のデータを記憶する不揮発性半導体記憶装置の消去ベリファイ方法あって、
上記メモリセルの記憶データを消去する消去動作後に、ワード線に所定の読み出し電圧を与えて上記メモリセルのしきい値電圧を判定するようにした消去ベリファイ動作時に、上記第１導電型の半導体領域に所定の逆方向電圧を印加し、
上記第１導電型の半導体領域に上記逆方向電圧を印加することにより上記消去ベリファイ動作時に流れるセル電流が低減され、
セル電流および判定電流に基づき上記メモリセルのしきい値電圧を判定するセンスアンプ回路により、上記メモリセルにデータを書き込む書き込み動作後に、ワード線に所定の電圧を印加して上記メモリセルのしきい値電圧を判定するようにした書き込みベリファイ動作時の上記メモリセルのしきい値電圧の判定に用いる判定電流と同一の判定電流を用いて、上記消去ベリファイ動作時の上記メモリセルのしきい値電圧を判定するようにした不揮発性半導体記憶装置の消去ベリファイ方法。 - 上記第１導電型の半導体領域はｐ型半導体領域であり、上記メモリセルを構成する上記第２導電型チャネルの電界効果トランジスタはｎチャネル電界効果トランジスタであり、上記ソース線を構成する上記第２導電型の拡散層はｎ型拡散層であり、かつ、上記消去ベリファイ動作時に上記第１導電型の半導体領域に印加する上記逆方向電圧は負の電圧であることを特徴とする請求項１９記載の不揮発性半導体記憶装置の消去ベリファイ方法。
- 上記消去ベリファイ動作時に、データ消去後のメモリセルのしきい値電圧分布の上限および／または下限に対応するしきい値電の判定を行うことを特徴とする請求項１９記載の不揮発性半導体記憶装置の消去ベリファイ方法。
- 上記ソース線電圧制御手段は、データ消去後のメモリセルのしきい値電圧分布の上限に対応するしきい値電圧の判定を行う場合と、データ消去後のメモリセルのしきい値電圧分布の下限に対応するしきい値電圧の判定を行う場合とで、上記第１導電型の半導体領域に印加する上記逆方向電圧を変化させることを特徴とする請求項２１記載の不揮発性半導体記憶装置の消去ベリファイ方法。
- 上記不揮発性半導体記憶装置は、上記メモリセルに２ビット以上の多値データを記憶するようにしたものであり、書き込み動作時に、書き込みデータに応じてビット線電圧を変化させることにより、上記メモリセルに上記多値データを同時に書き込むことを特徴とする請求項１９記載の不揮発性半導体記憶装置の消去ベリファイ方法。
- 上記不揮発性半導体記憶装置は、書き込み動作時に、ローカルセルフブースト法を用いて上記メモリセルにデータを書き込むことを特徴とする請求項１９記載の不揮発性半導体記憶装置の消去ベリファイ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07218599A JP4273558B2 (ja) | 1999-03-17 | 1999-03-17 | 不揮発性半導体記憶装置およびその消去ベリファイ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07218599A JP4273558B2 (ja) | 1999-03-17 | 1999-03-17 | 不揮発性半導体記憶装置およびその消去ベリファイ方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000268585A JP2000268585A (ja) | 2000-09-29 |
| JP4273558B2 true JP4273558B2 (ja) | 2009-06-03 |
Family
ID=13481914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07218599A Expired - Fee Related JP4273558B2 (ja) | 1999-03-17 | 1999-03-17 | 不揮発性半導体記憶装置およびその消去ベリファイ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4273558B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6894930B2 (en) | 2002-06-19 | 2005-05-17 | Sandisk Corporation | Deep wordline trench to shield cross coupling between adjacent cells for scaled NAND |
| JP4331053B2 (ja) | 2004-05-27 | 2009-09-16 | 株式会社東芝 | 半導体記憶装置 |
| KR100632637B1 (ko) * | 2004-11-11 | 2006-10-11 | 주식회사 하이닉스반도체 | 낸드 플래시 메모리 소자의 소거 검증방법 및 그 낸드플래시 메모리 소자 |
| US7551492B2 (en) * | 2006-03-29 | 2009-06-23 | Mosaid Technologies, Inc. | Non-volatile semiconductor memory with page erase |
| JP5159477B2 (ja) * | 2008-07-08 | 2013-03-06 | 株式会社東芝 | 不揮発性半導体記憶装置およびその消去検証方法 |
-
1999
- 1999-03-17 JP JP07218599A patent/JP4273558B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000268585A (ja) | 2000-09-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10672487B2 (en) | Semiconductor memory device | |
| JP3810985B2 (ja) | 不揮発性半導体メモリ | |
| JP3805867B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3886673B2 (ja) | 不揮発性半導体記憶装置 | |
| JP4856138B2 (ja) | 不揮発性半導体記憶装置 | |
| US6266270B1 (en) | Non-volatile semiconductor memory and programming method of the same | |
| JP4154771B2 (ja) | 不揮発性半導体記憶装置およびそのデータ書き込み方法 | |
| KR100826653B1 (ko) | 낸드 플래시 메모리소자의 소거검증 방법 | |
| EP1235230A2 (en) | Bit line precharge and discharge circuit for programming non-volatile memory | |
| US5966332A (en) | Floating gate memory cell array allowing cell-by-cell erasure | |
| JP3977799B2 (ja) | 不揮発性半導体記憶装置 | |
| TWI426518B (zh) | 非揮發性半導體記憶裝置及其讀取方法 | |
| JP3694422B2 (ja) | ロウデコーダ回路 | |
| JP2009245556A (ja) | 半導体記憶装置 | |
| JP2010211899A (ja) | 半導体記憶装置 | |
| JP2007305204A (ja) | 不揮発性半導体記憶装置 | |
| JP4519612B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2011181157A (ja) | 不揮発性半導体記憶装置 | |
| JP4698605B2 (ja) | 半導体装置および半導体装置の制御方法 | |
| JP3576763B2 (ja) | 半導体記憶装置 | |
| JP2007102848A (ja) | 半導体集積回路装置 | |
| JP2001093287A (ja) | 不揮発性半導体記憶装置 | |
| JP5242603B2 (ja) | 半導体記憶装置 | |
| JP4273558B2 (ja) | 不揮発性半導体記憶装置およびその消去ベリファイ方法 | |
| JP2008300019A (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051122 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081027 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081111 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090113 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090210 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090223 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120313 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |