TWI426518B - 非揮發性半導體記憶裝置及其讀取方法 - Google Patents

非揮發性半導體記憶裝置及其讀取方法 Download PDF

Info

Publication number
TWI426518B
TWI426518B TW098141669A TW98141669A TWI426518B TW I426518 B TWI426518 B TW I426518B TW 098141669 A TW098141669 A TW 098141669A TW 98141669 A TW98141669 A TW 98141669A TW I426518 B TWI426518 B TW I426518B
Authority
TW
Taiwan
Prior art keywords
voltage
word line
msb
reading
data
Prior art date
Application number
TW098141669A
Other languages
English (en)
Other versions
TW201023195A (en
Inventor
Tsuyoshi Ota
Original Assignee
Powerchip Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Powerchip Technology Corp filed Critical Powerchip Technology Corp
Publication of TW201023195A publication Critical patent/TW201023195A/zh
Application granted granted Critical
Publication of TWI426518B publication Critical patent/TWI426518B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Description

非揮發性半導體記憶裝置及其讀取方法
本發明係有關於一種例如快閃記憶體等之電性可抹除及重寫非揮發性(non-volatile)的半導體記憶裝置(Electrically-Erasable Programmable Read-Only Memory，EEPROM)，以及其讀取方法。
目前已知的NAND型非揮發性半導體，是由位元線和源極線之間的複數個記憶體單元電晶體(以下稱為記憶體單元)串聯組成之NAND閘串(NAND string)所構成，以便實現高積集化(例如參考專利文獻1-4)。
在一般NAND型非揮發性半導體記憶裝置中，抹除動作是在半導體基板上施加例如20V的高電壓，在字元線上則施加0V。藉此，可以從例如複晶矽等所構成並且做為電荷蓄積層的浮動閘極引導出電子，使其啟始電壓(threshold voltage)低於抹除啟始電壓(例如-3V)。另一方面，在寫入(program)動作中，則是在半導體基板上施加0V，在控制閘極上施加例如20V的高電壓。藉此，利用從半導體基板注入電子到浮動閘極，可以使得其啟始電壓高於寫入啟始電壓(例如1V)。採用這些啟始電壓的記憶體單元則可以透過將一介於寫入啟始電壓和抹除啟始電壓之間的讀取電壓(例如0V)施加於控制閘極上的方式，根據電流是否流過此記憶體單元來判斷其狀態。
舉例來說，在專利文獻5所揭露的非揮發性半導體記憶裝置中，針對非揮發性記憶體單元間的電容耦合效應(亦 即，浮動閘極間(亦即記憶節點間)的電容耦合效應，以下稱為FG-FG耦合)所造成的啟始電壓是在數值上變動而無法檢測出寫入失敗的情況，則揭露以下之方法。換言之，在所謂進行多值儲存可抹除及改寫的非揮發性記憶體單元(MC)中，包括以儲存資料之寫入單位、對應於應寫入資訊而設為選擇寫入的非揮發性記憶體單元以及設為未選擇寫入的非揮發性記憶體單元。在對於寫入單位進行寫入處理中，對於選擇寫入的非揮發性記憶體單元而言，是利用寫入檢查(verify)電壓以設定使得其啟始電壓在一方向上維持於所需之分佈內，而對應寫入處理的結果則是利用例如上側判斷電壓，以寫入單位來從選擇寫入和非選擇寫入的非揮發性記憶體單元讀取儲存資訊。所讀取的儲存資訊中，則是將非選擇寫入的非揮發性記憶體單元所讀取的資訊，排除做為上述寫入處理中是否成功的判斷對象。藉此，便能夠解決FG-FG耦合效應所導致之啟始電壓是在數值上變動而無法檢測出寫入失敗的情況。
第3圖表示在習知技術中頁面緩衝器(page buffer)14以及記憶體單元陣列10(僅表示出一對位元線BLE、BLO)之結構的電路圖。在第3圖中，記憶體單元陣列10包括由分別串聯複數個記憶體單元的一對位元線BLE、BLO所構成。YBLE、YBLO則是以一對位元線BLE、BLO中任一方連接到接地電位VIRPWR的方式，來控制位元線BLE、BLO上電壓的控制電壓。另外，BLCD、BLCLAMP、BLCN、BLSE、BLSO亦為控制位元線的控制電壓，頁面緩衝器14的拴鎖(latch)L1則經由場效電晶體(以下稱電晶體)Q1、 Q2、接點S2以及電晶體Q3，連接到接點S1，此接點S1則透過電晶體Q4連接到位元線BLE，另外此接點S1透過電晶體Q5連接到位元線BLO。
其次在頁面緩衝器14中，預充電電壓V1是經由其閘極上施加預充電控制電壓BLPRE的電晶體Q10，連接到接點S2。另外，程式化控制電壓V2則經由電晶體Q8、Q9連接到接點S2。其中電晶體Q9是由控制電壓REG所控制，而電晶體Q8則是由來自拴鎖L1並且經由電晶體Q6、Q7所控制的電壓進行控制。其中，電晶體Q6是由程式化控制電壓DTG1所控制，電晶體Q7則是由程式化控制電壓DTG2所控制。
【專利文獻1】日本特開平9-147582號公報
【專利文獻2】日本特開2000-285692號公報
【專利文獻3】日本特開2003-346485號公報
【專利文獻4】日本特開2001-028575號公報
【專利文獻5】日本特開2007-028575號公報
第5圖表示習知技術之NAND型快閃EEPROM之讀取動作序列的時序圖。此記憶體在讀取動作中，被選擇的字元線(以下稱選擇字元線)WLn是VREAD(隨著各值之讀出位準而變化)，而對於在32條字元線所構成並且設置於控制電壓SGD之電晶體與控制電壓SGS之電晶體間的一個區塊(block)內其他的字元線而言，未被選擇到的字元線(以下稱非選擇字元線)則設定成一電壓(=6.5V)。在此，將位元線BLE或BLO預充電至例如1.2V，並且將控制電壓 SGD的電晶體與控制電壓SGS的電晶體設為導通狀態，則開始來自記憶體單元的放電動作(以下稱記憶體放電)，根據做為對象之選擇記憶體單元的啟始電壓Vth，記憶體放電結束後的位元線電位會產生變化。此位元線電位則在頁面緩衝器14內進行比較，以區分由拴鎖L1所鎖存而讀出的資料為高位準或者低位準。從第5圖可以清楚看出，能夠判斷出對應於拴鎖L1的電壓為高位準(實線)或者是低位準(虛線)的情況。
然而，隨著製程尺寸的縮小，在浮動閘NAND型快閃記憶體中觀察一個記憶體單元的情況中，由於在此記憶體單元相鄰字元線或相鄰位元線上的記憶體單元進行資料寫入，而先進行寫入的記憶體單元之啟始電壓Vth會因為FG-FG耦合效應而上昇，造成誤讀取的問題。
本發明之目的即在於提供一種非揮發性半導體記憶裝置及其讀取方法，能夠在發生FG-FG耦合效應的情況下防止誤讀取，以便解決上述問題。
在第一發明的非揮發性半導體記憶裝置中，具有一非揮發性之記憶體單元陣列，利用在其各記憶體單元中設定複數個不同啟始電壓的方式來記錄至少LSB(least significant bit，最低有效位元)和MSB(most significant bit，最高有效位元)兩位元；以及一控制電路，用以控制對於上述記憶體單元陣列進行資料讀取的動作。其特徵在於尚包括一降壓裝置，當第一字元線所連接的記憶體單元進行資料讀取時，判斷上述第一字元線下一個相鄰之第二字元線所連接的記憶體單元是否完成MSB的寫入動作；當判斷出 完成MSB的寫入動作時，則將上述第一字元線所連接之記憶體單元中進行資料讀取之位元線的預充電電壓，降低一既定電壓，用以抵消相鄰兩條字元線所連接之記憶體單元中各儲存節點間之耦合效應所導致的啟始電壓上昇電壓部分。
在上述非揮發性半導體記憶裝置中，上述降壓裝置是在開始時將全部位元線以低於上述預充電電壓之一既定低電壓進行預充電動作，接著當判斷出上述第一字元線下一個相鄰的第二字元線所連接之記憶體單元完成MSB的寫入動作時，藉由控制設置於提供預充電電壓之第一電路與上述進行資料讀取之位元線間的電晶體之閘極電壓，將上述進行資料讀取之位元線以外的位元線昇壓至上述預充電電壓。
另外，在上述非揮發性半導體記憶裝置中，上述降壓裝置當判斷出上述第一字元線下一個相鄰的第二字元線所連接之記憶體單元完成MSB的寫入動作時，經由一第二電路，其中上述第二電路係提供一程式化電壓連接到上述進行資料讀取之位元線，使其連接到低於上述預充電電壓之一電壓源，使得上述預充電電壓下降上述既定電壓。
其次，在上述非揮發性半導體記憶裝置中，上述降壓電路係與提供預充電電壓之第一電路不同而另行設置之第三電路，上述第三電路之一端連接到上述第一電路和位元線間的接點，另一端則連接到比上述預充電電壓低既定電壓的電壓源，當判斷出上述第一字元線下一個相鄰的第二字元線所連接之記憶體單元完成MSB的寫入動作時，將連 接於上述第一字元線之上述讀取資料之位元線上的預充電電壓，經由上述第三電路連接到上述電壓源，使得上述預充電電壓下降上述既定電壓。
再其次，上述非揮發性半導體記憶裝置中，上述完成MSB寫入的動作係指上述MSB中至少一個特定位準完成寫入的動作。
第二發明之非揮發性半導體記憶裝置的讀取方法中，上述非揮發性半導體記憶裝置具有一非揮發性之記憶體單元陣列，利用在其各記憶體單元中設定複數個不同啟始電壓的方式來記錄至少LSB和MSB兩位元；以及一控制電路，用以控制對於上述記憶體單元陣列進行資料讀取的動作。其特徵在於：當第一字元線所連接的記憶體單元進行資料讀取時，判斷上述第一字元線下一個相鄰之第二字元線所連接的記憶體單元是否完成MSB的寫入動作；當判斷出完成MSB的寫入動作時，則將上述第一字元線所連接之記憶體單元中進行資料讀取之位元線的預充電電壓，降低一既定電壓，用以抵消相鄰兩條字元線所連接之記憶體單元中各儲存節點間之耦合效應所導致的啟始電壓上昇電壓部分。
在上述非揮發性半導體記憶裝置之讀取方法中，上述降壓步驟是在開始時將全部位元線以低於上述預充電電壓之一既定低電壓進行預充電動作，接著當判斷出上述第一字元線下一個相鄰的第二字元線所連接之記憶體單元完成MSB的寫入動作時，藉由控制設置於提供預充電電壓之第一電路與上述進行資料讀取之位元線間的電晶體之閘極電 壓，將上述進行資料讀取之位元線以外的位元線昇壓至上述預充電電壓。
另外，在上述非揮發性半導體記憶裝置之讀取方法中，在上述降壓步驟中，當判斷出上述第一字元線下一個相鄰的第二字元線所連接之記憶體單元完成MSB的寫入動作時，經由一第二電路，其中上述第二電路係提供一程式化電壓連接到上述進行資料讀取之位元線，使其連接到低於上述預充電電壓之一電壓源，使得上述預充電電壓下降上述既定電壓。
其次，在上述非揮發性半導體記憶裝置之讀取方法中，上述非揮發性半導體記憶裝置更包括一與提供預充電電壓之第一電路不同而另行設置之第三電路，上述第三電路之一端連接到上述第一電路和位元線間的接點，另一端則連接到比上述預充電電壓低既定電壓的電壓源。在上述降壓步驟中，當判斷出上述第一字元線下一個相鄰的第二字元線所連接之記憶體單元完成MSB的寫入動作時，將連接於上述第一字元線之上述讀取資料之位元線上的預充電電壓，經由上述第三電路連接到上述電壓源，使得上述預充電電壓下降上述既定電壓。
再其次，上述非揮發性半導體記憶裝置之讀取方法中，上述完成MSB寫入的動作係指上述MSB中至少一個特定位準完成寫入的動作。
因此，在本發明之非揮發性半導體記憶裝置及其讀取方法中，當第一字元線所連接的記憶體單元進行資料讀取時，判斷第一字元線下一個相鄰的第二字元線所連接的記 憶體單元是否完成MSB的寫入動作，當判斷出完成MSB的寫入動作時，則將第一字元線所連接之記憶體單元中進行資料讀取之位元線的預充電電壓，降低一既定電壓，用以抵消相鄰兩條字元線所連接之記憶體單元中各儲存節點間之耦合效應所導致的啟始電壓上昇電壓部分。因此，當第一字元線所連接的記憶體單元完成進行MSB讀取動作時，由第二字元線所連接之記憶體單元進行MSB寫入動作所產生之FG-FG耦合效應所導致的啟始電壓Vth上昇部分，便能夠予以抵消，即使出現FG-FG耦合效應亦能夠防止誤讀取動作的發生。
以下參考圖式說明本發明之實施例。另外，在以下各實施例中，相同構成元件係標示相同的符號。
第1圖表示本發明實施例之NAND型快閃EEPROM整體結構的方塊圖。另外，第2圖表示第1圖之記憶體單元陣列(memory cell array)10及其週邊電路結構的電路圖。以下首先就本實施例之NAND型快閃EEPROM結構加以說明。
在第1圖中，本實施例之NAND型快閃EEPROM包括記憶體單元陣列10、用以控制其動作的控制電路11、列(row)解碼器12、高電壓產生電路13、資料寫入和讀取電路14、行(column)解碼器15、指令暫存器17、位址暫存器18、動作邏輯控制器19、資料輸出入緩衝器50以及資料輸出入端51。
記憶體單元陣列10則如第2圖所示，是由例如16個堆 疊閘極(stacked gate)結構的電性可抹除及重寫非揮發性記憶體單元MC0~MC15串聯而成的NAND單元組(cell unit)NU(NU0、NU1、…)所構成。各NAND單元組NU中，其汲極側係經由選擇閘電晶體SG1連接到位元線BL，其源極側係經由選擇閘電晶體SG2連接到共通源極線CELSRC。在列方向上並排之記憶體單元MC，其控制閘極則共同連接到字元線WL，選擇閘電晶體SG1、SG2的閘極電極則連接到與字元線WL平行設置的選擇閘極線SGD、SGS。由1條字元線WL所選擇的記憶體單元範圍即是做為進行寫入和讀出時之單位的1個頁面(page)。1個頁面或者其整數倍範圍的複數個NAND單元組NU範圍則是做為資料抹除時之單位的1個區塊(block)。寫入和讀取電路14則包含設置於各位元線的感測放大電路(SA)以及拴鎖電路(DL)，用以進行頁面為單位的資料寫入以及讀取動作，以下稱為頁面緩衝器。
第2圖的記憶體單元陣列10中也可以複數條位元線共用頁面緩衝器，其具有較簡化的結構。在此情況下，資料寫入和讀出動作時選擇性連接到頁面緩衝器的位元線數則做為1個頁面的單位。另外，第2圖是表示與1個輸出入端51之間進行資料輸出入動作的單元陣列範圍。為了執行記憶體單元陣列10中字元線WL以及位元線BL的選擇動作，會分別設置列解碼器12以及行解碼器15。控制電路11則執行資料寫入、抹除以及讀取的序列控制。由控制電路11所控制的高電壓產生電路13則產生資料寫入、抹除、讀取時所使用的升壓後高電壓和中間電壓。 輸出入緩衝器50用於資料的輸出入以及位址信號的輸入。換言之，經由輸出入緩衝器50以及資料線52，在輸出入端51以及頁面緩衝器14之間進行資料的傳送。從輸出入端51所輸入的位址信號則保存於位址暫存器18，再送到列解碼器12和行解碼器15進行解碼。從輸出入端51也會輸入動作控制用的指令。輸入的指令則在解碼後保存於指令暫存器17，藉此對於控制電路11進行控制。晶片致能信號(chip enable signal)CEB、指令拴鎖致能信號(command latch enable signal)CLE、位址拴鎖致能信號(address latch enable signal)ALE、寫入致能信號WEB、讀出致能信號REB等外部控制信號則被擷取到動作邏輯控制器19，對應於動作模式產生內部控制信號。內部控制信號則用於輸出入緩衝器50的資料鎖存、傳送等的控制上，更可以傳送到控制電路11進行動作控制。
頁面緩衝器14則具有兩個拴鎖電路14a、14b，以能夠實施切換多值操作功能以及快取(cache)功能的方式所構成。換言之，在一個記憶體單元儲存1位元的2值資料時，其具有快取功能；在一個記憶體單元儲存2位元的4值資料時，則能夠有效地做為快取功能或者是利用位址來限制的快取功能。
以下接著說明本發明中用來對於FG-FG耦合效應所導致記憶體單元之啟始電壓Vth上昇部分加以抵消的方法。在此第3圖的電路圖在第一實施例和第二實施例中是相同的。另外，在本實施例中是採用多值儲存的NAND型快閃EEPROM，而其啟始電壓Vth的分布則如第4圖所示。從 第4圖可以清楚看出，未寫入資料時的狀態是資料「11」的狀態，首先在執行寫入LSB(資料「11」→「10L」)之後，再寫入MSB(資料「11」→資料「01」或者資料「10L」→資料「00」，另外資料「10L」則變化成「10U」)。在此，R1、R2、R3表示資料的讀出電壓。
第6圖表示其中具有由於FG-FG耦合效應而導致啟始電壓Vth上昇之記憶體單元的記憶體單元陣列平面圖。FG-FG耦合效應使得啟始電壓Vth上昇的現象造成問題的情況，是在現有MSB(最高有效位元)寫入完成的記憶體單元，以及在LSB(最低有效位元)寫入完成並且在相鄰字元線上進行MSB寫入動作的記憶體單元。NAND型快閃記憶體中的寫入動作是既定的順序，在第6圖中進行MSB寫入的順序即為字元線的排列順序。考慮字元線WLn+1進行MSB寫入的情況，在字元線WLn和字元線WLn+2上會因為FG-FG耦合效應而導致其啟始電壓Vth上昇，但是由於字元線WLn+2在寫入下次位址時是進行MSB的寫入動作，所以相較於字元線WLn，比較不需要注意到耦合效應所導致的電壓上昇現象。以上有關於第6圖的說明，可以適用於第一、二、三實施例。
在以下第一和第二實施例中所揭示的方法中，是使用第3圖所示原來的頁面緩衝器14來改變位元線的預充電電壓，而在第三實施例所揭示的方法中，則採用第11圖的電路取代第3圖的電路，用以改變位元線的預充電電壓。
在本案實施例之非揮發性半導體記憶裝置中，具有一非揮發性記憶體單元陣列10，在其各記憶體單元中是利用 設定複數個不同啟始電壓的方式來記錄至少LSB和MSB兩位元；以及用來控制從記憶體單元陣列10讀取資料的控制電路11。其特徵在於：當字元線WLn所連接的記憶體單元進行資料讀取時，判斷字元線WLn下一個相鄰的字元線WLn+1所連接的記憶體單元是否完成MSB的寫入動作，當判斷出完成MSB的寫入動作時，則將字元線WLn所連接之記憶體單元中進行資料讀取之位元線的預充電電壓，降低一既定電壓，用以抵消相鄰兩條字元線WLn、WLn+1所連接之記憶體單元中各閘極間之FG-FG耦合效應所導致的啟始電壓上昇電壓部分。
第一實施例
第7圖和第8圖表示第一實施例中NAND型快閃EEPROM之讀取動作序列的時序圖。第一實施例的特徵是利用相鄰字元線所連接之記憶體單元的資料，改變位元線的預充電電壓。具體來說，開始時是利用低於上述預充電電壓之一既定低電壓，對全部位元線進行預充電，接著當判斷出字元線WLn下一個相鄰的字元線WLn+1所連接的記憶體單元完成MSB的寫入動作時，則藉由控制位於提供預充電電壓之電路(電壓V1、Q10)與進行資料讀取之位元線間的電晶體Q2上之閘極電壓BLCLAMP，將上述進行資料讀取之位元線以外的位元線昇壓至預充電電壓，藉此，相較於其他位元線，只有上述進行資料讀取之位元線會降低FG-FG耦合效應所導致之啟始電壓上昇電壓部分。
以下參考第7圖和第8圖，說明第一實施例的讀取序列。
讀取對象為字元線WLn所連接的記憶體單元時，首先進行的是從字元線WLn+1所連接的記憶體單元資料讀取的動作。此時字元線WLn+1的電位則是讀取電壓VREAD=R1。當字元線WLn+1所連接之記憶體單元的資料是「11」時，讀取的結果使得資料拴鎖L1中所儲存的資料為低位準，其他情況下則會是高位準。利用程式化控制電壓V1、V2，將資料反相後維持在節點A。此時，當字元線WLn+1所連接之記憶體單元的資料是「11」時，節點A的電位是2.4V，而在其他資料的情況下則是0V。
接著，重置資料拴鎖L1的資料，改變字元線WL的電位，繼續進行以字元線WLn所連接之記憶體單元為讀取對象的資料讀取動作。此時位元線的預充電電壓，只有在WLn+1所連接之記憶體單元的資料是「11」的情況下是1.2V，其他情況下則是1.1V。預充電電壓可以藉由改變控制電壓BLCLAMP的方式加以控制(參考第8圖中符號101)。開始時，全部位元線是設定成一既定低電壓(例如1.1V)，隨後信號REG的電晶體Q9呈導通狀態而節點A是高位準時，亦即在其相鄰字元線WLn+1中未完成MSB寫入動作的位元線會連接到電壓V2，再藉由將電晶體Q2的閘極電壓BLCLAMP控制在1.2V+Vth，使得其相鄰字元線WLn+1中未完成MSB寫入動作的位元線上電壓，昇壓至既定高電壓(例如1.2V)。利用此操作，可以對於其相鄰字元線WLn+1上完成MSB寫入動作的位元線，其預充電電壓設定成較低的電壓。當預充電電壓較低時，記憶體放電後的位元線電壓也會降低，所以字元線WLn+1所連接之記 憶體單元中進行MSB寫入動作時之FG-FG耦合效應所導致的啟始電壓Vth上昇部分，便能夠予以抵消。在上述範例中，兩種位元線預充電電壓分別是1.2V和1.1V，此為耦合效應所導致的上昇部分是0.1V情況下的設定值，當上昇部分是0.05V時，也可以分別設定成1.2V和1.15V。
如上所述，在第一實施例中，開始時是將全部位元線以低於上述預充電電壓之一既定低電壓進行預充電，隨後當判斷出字元線WLn下一個相鄰字元線WLn+1所連接之記憶體單元中完成MSB的寫入動作時，則藉由控制位於供給預充電電壓之電路(電壓V1、Q10)以及進行資料讀取之位元線間的電晶體Q2閘極電壓BLCLAMP，將進行資料讀取之位元線以外的位元線昇壓至預充電電壓，藉此，相較於其他位元線，便能夠使得上述進行資料讀取之位元線電壓，降低FG-FG耦合效應所導致啟始電壓上昇電壓部分。因此，字元線WLn+1所連接記憶體單元上完成MSB寫入動作時之FG-FG耦合效應所導致的啟始電壓Vth上昇部分，便能夠予以抵消，即使出現FG-FG耦合效應亦能夠防止誤讀取動作的發生。
第二實施例
第9圖和第10圖表示第二實施例之NAND型快閃EEPROM之讀取動作序列的時序圖。第二實施例的特徵是透過與第一實施例不同的方式，利用字元線WLn+1的資料，將位元線的預充電電壓設定在1.1V。具體來說，當判斷出字元線WLn下一個相鄰的字元線WLn+1所連接的記憶體單元完成MSB的寫入動作時，經由用來提供一連接到 進行資料讀取位元線之程式化電壓的供給電路(V2、Q8、Q9)，使其連接到低於上述預充電電壓的低電壓源V2，使得此預充電電壓下降FG-FG耦合效應所導致的啟始電壓上昇電壓部分。
以下參考第9圖和第10圖，說明第二實施例的讀取序列。
讀取對象為字元線WLn所連接的記憶體單元時，首先進行的是從字元線WLn+1所連接的記憶體單元讀取資料的動作。此時字元線WLn+1的電位則是讀取電壓VREAD=R1。當字元線WLn+1所連接之記憶體單元的資料是「11」時，讀取的結果使得資料拴鎖L1中所儲存的資料為低位準，其他情況下則會是高位準。資料拴鎖L1的資料則利用控制電壓DTG1和DTG2導通電晶體Q6、Q7的方式，將此資料維持於節點A。此時，當字元線WLn+1所連接之記憶體單元的資料是「11」時，節點A的電位是0V，而在其他資料的情況下則是2.4V。
接著，重置資料拴鎖L1的資料，改變字元線WL的電位，繼續進行以字元線WLn所連接之記憶體單元為讀取對象的資料讀取動作。雖然位元線的預充電電壓開始時全部都是1.2V，但是藉由將控制電壓V2設定在1.1V(參考第9圖的符號102)並且使得閘極電壓REG的電晶體Q9為導通狀態的方式，只會在節點A的電壓為高位準時(字元線WLn+1所連接之記憶體單元的資料為「11」以外的情況)，預充電電壓會從1.2V拉低至1.1V(參考第10圖的符號103)。藉由將預充電電壓設定成較低的電壓，所以字元線 WLn+1所連接之記憶體單元中進行MSB寫入動作時之FG-FG耦合效應所導致的啟始電壓Vth上昇部分，便能夠予以抵消。
如上所述，在第二實施例中，當判斷出字元線WLn下一個相鄰字元線WLn+1所連接之記憶體單元中完成MSB的寫入動作時，用來提供一連接到進行資料讀取位元線之程式化電壓的供給電路(V2、Q8、Q9)，使其連接到低於上述預充電電壓的低電壓源V2，使得此預充電電壓下降FG-FG耦合效應所導致的啟始電壓上昇電壓部分。因此，字元線WLn+1所連接之記憶體單元中進行MSB寫入動作時之FG-FG耦合效應所導致的啟始電壓Vth上昇部分，便能夠予以抵消，即使出現FG-FG耦合效應亦能夠防止誤讀取動作的發生。
第三實施例
第11圖表示在第三實施例中頁面緩衝器14A以及記憶體單元陣列10之結構的電路圖。相較於第3圖的頁面緩衝器14，第11圖的頁面緩衝器14A中主要是增加一降壓電路，用來將位元線的預充電電壓降壓到比放電動作低一既定電壓。此降壓電路是與提供預充電電壓之電路(V1、Q10)不同而另行設置的電路(VS3、Q11、Q12)，其一端連接到上述提供預充電電壓之電路(V1、Q10)和位元線間的接點S3，另一端則連接到低於上述預充電電壓之既定電壓的電壓源VS3，當判斷出字元線WLn下一個相鄰的字元線WLn+1所連接之記憶體單元完成MSB的寫入動作時，上述連接於字元線WLn並且進行資料讀取之位元線上的預 充電電壓則經由上述另行設置的電路(VS3、Q11、Q12)連接到電壓源VS3，使得此預充電電壓則被降低FG-FG耦合效應所導致的啟始電壓上昇電壓部分。
以下參考第11圖說明第三實施例的降壓電路及其動作
在第11圖中，此降壓電路是由電晶體Q11、Q12所構成，電晶體Q2、Q3間的接點S3，則是經由其閘極上施加第二位元線箝制(clamp)電壓BLCLAMP2的電晶體Q12，以及其閘極上施加電晶體Q7、Q8間節點A上電壓的電晶體Q11，連接到電壓源VS3。
習知技術在執行讀取時之位元線進行預充電的動作中，控制電壓V1是控制在1.2V再加上由閘極電壓BLPRE所控制之電晶體Q10的啟始電壓Vth，即1.2V+Vth，而以1.2V對位元線進行預充電。相對地，在第三實施例的第11圖中，由於增加另一個閘極電壓BLCLAMP2的電晶體Q12，所以會形成位元線上1.2V的放電路徑。以1.2V+Vth的電壓從電壓V2進行預充電的電壓要降低到何種程序，則可以藉由調整控制電壓BLCLAMP2以及電壓源VS3的電壓加以改變。舉例來說，設定VS3=1.1V，BLCLAMP2=1.2V+Vth。在此，與閘極電壓BLCLAMP2的電晶體Q12相連接的切換用電晶體Q11，則是根據維持於節點A上的資料，控制其為導通狀態或不導通狀態。
從字元線WLn的記憶體單元讀取資料的場合中，首先進行的是對於字元線WLn+1，以用來檢查MSB寫入動作的既定讀取電壓R1(參考第4圖)來讀取資料，檢查字元線 WLn+1的記憶體單元是否完成MSB的寫入動作，再將此資料傳送至第11圖中的節點A。在字元線WLn+1所連接之記憶體單元內，對應於完成MSB寫入動作之位址的頁面緩衝器中節點A則為高位準資料。接著，雖然從連接字元線WLn之記憶體單元讀取資料場合下的位元線預充電電壓通常是1.2V，但是在連接字元線WLn+1之記憶體單元中完成MSB寫入動作的情況下，則會因為閘極電壓BLCLAMP2的電晶體Q12而發生放電(參考第4圖的符號104)，預充電電壓則有可能低於1.2V，所以便能夠抵消FG-FG耦合效應所導致啟始電壓Vth的上昇偏移量。另外，BLCLAMP2的電壓則可以利用習知技術中內部電壓調整(trimming)方法加以改變。
在第三實施例的讀取序列中，雖然也可以如第一和第二實施例的時序圖進行，但是為了縮短讀取時間，可以在類似習知技術對於全部位元線一起進行預充電動作的步驟中，單獨將對應的位元線拉低至電壓VS3的1.1V。
如以上所述，在第三實施例中增加了上述降壓電路(VS3、Q11、Q12)，當判斷出字元線WLn下一個相鄰字元線WLn+1所連接之記憶體單元中完成MSB的寫入動作時，則可以將字元線WLn所連接之記憶體單元中進行資料讀取之位元線上的預充電電壓，經由上述另行設置的電路(VS3、Q11、Q12)，連接到電壓源VS3，因此能夠使得此對應預充電電壓下降FG-FG耦合效應所導致的啟始電壓上昇電壓部分。因此，字元線WLn+1所連接之記憶體單元中進行MSB寫入動作時之FG-FG耦合效應所導致的啟始電 壓Vth上昇部分，便能夠予以抵消，即使出現FG-FG耦合效應亦能夠防止誤讀取動作的發生。
以上實施例的說明中雖然是假設全部字元線WL上寫入MSB的情況，但是實際上也可以跳過寫入MSB的動作，在此情況下，FG-FG耦合效應所導致相鄰字元線WL上記憶體單元的啟始電壓Vth偏移就不會發生。所以為了清楚標示出是否有MSB寫入動作，通常是以一頁面為單位設置旗標位元(flag bit)，因此，普通序列一開始是檢查MSB的寫入動作，當完成MSB寫入動作時則移到上述實施例的序列，而如果是跳過MSB寫入動作的話就如習知技術般進行讀取動作。雖然旗標位元的記憶體單元與資料位元的記憶體單元在狀態上相同，但是兩者在MSB寫入動作時寫入資料10U或資料00這點上則不同。
另外，在上述實施例中，對於字元線WLn+1的記憶體單元中資料為01、10U、00的情況，字元線WLn的記憶體單元中會設定成低於既定預充電電壓的位元線預充電電壓，但是從第4圖可以看出，由於10L→10U的情況中啟始電壓Vth的偏移量較小，會使得對於字元線WLn的記憶體單元所施加的FG-FG耦合效應也變小，所以設定的執行序列中也可以不將10U資料的情況視為對應較低預充電電壓的對象。換言之，只有在字元線WLn+1的資料是資料01和資料00時(第4圖的設定場合)，會將字元線WLn在讀取時的位元線預充電電壓設定成較低的值。此一方案在實施上，可以只有在資料01和資料00的情況下將節點A設為高準位或低準位，再依據實施例的方式執行。設定節 點A的方法則可以藉由以讀取電壓R1、R2、R3讀取字元線WLn+1後再由頁面緩衝器14內部進行演算的方式來實現。
就字元線WLn+1中完成MSB寫入動作時、字元線WLn在讀取時的位元線電壓下降量而言，如果利用代表操作點中記憶體單元電流之字元線WL電壓相依性的gm(A/V)、位元線電容CBL 以及放電時間T來表示，理論上可以計算成gm×△Vth×T/CBL 。舉例來說，假設FG-FG耦合效應所導致的啟始電壓Vth偏移是0.2V，則300nA/V×0.2V×5μsec/3pF=0.1V。gm×△Vth表示FG-FG耦合效應所減少的記憶體單元電流，再將其換算成以放電時間進行放電的電壓部分。
變形例
在上述實施例中，雖然是以NAND型快閃EEPROM進行說明，但是並非用以限定本發明，本發明也可以廣泛運用於例如NOR型快閃EEPROM等等可以將資料寫入浮動閘的非揮發性半導體記憶裝置。
如上所述，在本發明之非揮發性半導體記憶裝置及其讀取方法中，當進行第一字元線所連接之記憶體單元的資料讀取動作時，則先判斷上述第一字元線下一個相鄰第二字元線所連接之記憶體單元中是否完成MSB的寫入動作。當判斷出正在完成MSB的寫入動作時，則將上述第一字元線所連接之記憶體單元中進行資料讀取之位元線的預充電電壓，降低一既定電壓，用以抵消相鄰兩條字元線所連接之記憶體單元中各儲存節點間之耦合效應所導致的啟 始電壓上昇電壓部分。藉此，當第一字元線所連接之記憶體單元進行資料讀取時，便能夠抵消第二字元線所連接記憶體單元上進行MSB寫入動作時之FG-FG耦合效應所導致的啟始電壓Vth上昇部分，即使出現FG-FG耦合效應亦能夠防止誤讀取動作的發生。
10‧‧‧記憶體單元陣列
11‧‧‧控制電路
12‧‧‧列解碼器
13‧‧‧高電壓產生電路
14、14A‧‧‧資料寫入和讀取電路(頁面緩衝器)
14a、14b‧‧‧拴鎖電路
15‧‧‧行解碼器
17‧‧‧指令暫存器
18‧‧‧位址暫存器
19‧‧‧動作邏輯控制器
50‧‧‧資料輸出入緩衝器
51‧‧‧資料輸出入端
52‧‧‧資料線
L1、L2‧‧‧拴鎖
MC0-MC15‧‧‧記憶體單元
NU0-NU2‧‧‧NAND單元組
WL0-WL15‧‧‧字元線
BL、BLE、BLO‧‧‧位元線
SG1、SG2‧‧‧選擇閘電晶體
CELSRC‧‧‧共通源極線
SGD、SGS‧‧‧選擇閘極線
V1、V2、VIRPWR‧‧‧電壓
BLPRE、REG、BLCD、
DTG1、DTG2、BLCLAMP、BLCLAMP2、BLCN、BLSE、
BLSO、YBLE、YBLO‧‧‧控制電壓
A、S1-S3‧‧‧節點
Q1-Q12‧‧‧電晶體
104‧‧‧放電路徑
第1圖表示本發明實施例之NAND型快閃EEPROM整體結構的方塊圖。
第2圖表示第1圖之記憶體單元陣列10及其週邊電路結構的電路圖。
第3圖表示在習知技術和第一、二實施例中，頁面緩衝器14以及記憶體單元陣列10之結構的電路圖。
第4圖表示在習知技術以及實施例(包含第一、二、三實施例)之寫入方法中啟始電壓分布之示意圖。
第5圖表示習知技術之NAND型快閃EEPROM之讀取動作序列的時序圖。
第6圖表示其中具有FG-FG耦合效應而導致啟始電壓Vth上昇之記憶體單元的記憶體單元陣列平面圖，用以說明習知技術之問題。
第7圖表示第一實施例中NAND型快閃EEPROM之讀取動作序列第一部分的時序圖。
第8圖表示第一實施例中NAND型快閃EEPROM之讀取動作序列第二部分的時序圖。
第9圖表示第二實施例中NAND型快閃EEPROM之讀取動作序列第一部分的時序圖。
第10圖表示第二實施例中NAND型快閃EEPROM之讀取動作序列第二部分的時序圖。
第11圖表示在第三實施例中頁面緩衝器14A以及記憶體單元陣列10之結構的電路圖。
10‧‧‧記憶體單元陣列
14A‧‧‧資料寫入和讀取電路(頁面緩衝器)
L1‧‧‧拴鎖
WLn、WLn+1‧‧‧字元線
SGD、SGS‧‧‧選擇閘極線
BLE、BLO‧‧‧位元線
V1、V2、VIRPWR‧‧‧電壓
BLPRE、REG、BLCD、DTG1、DTG2、BLCLAMP、
BLCLAMP2、BLCN、BLSE、BLSO、YBLE、YBLO‧‧‧控制電壓
A、S1-S3‧‧‧節點
Q1-Q12‧‧‧電晶體
104‧‧‧放電路徑

Claims (10)

  1. 一種非揮發性半導體記憶裝置，具有一非揮發性之記憶體單元陣列，利用在其各記憶體單元中設定複數個不同啟始電壓的方式來記錄至少LSB(least significant bit，最低有效位元)和MSB(most significant bit，最高有效位元)兩位元；以及一控制電路，用以控制對於上述記憶體單元陣列進行資料讀取的動作，其特徵在於：包括一降壓裝置，當第一字元線所連接的記憶體單元進行資料讀取時，判斷上述第一字元線下一個相鄰之第二字元線所連接的記憶體單元是否完成MSB的寫入動作；當判斷出完成MSB的寫入動作時，則將上述第一字元線所連接之記憶體單元中進行資料讀取之位元線的預充電電壓，降低一既定電壓，用以抵消相鄰兩條字元線所連接之記憶體單元中各儲存節點間之耦合效應所導致的啟始電壓上昇電壓部分。
  2. 如申請專利範圍第1項所述之非揮發性半導體記憶裝置，其中上述降壓裝置是在開始時將全部位元線以低於上述預充電電壓之一既定低電壓進行預充電動作，接著當判斷出上述第一字元線下一個相鄰的第二字元線所連接之記憶體單元完成MSB的寫入動作時，藉由控制設置於提供預充電電壓之第一電路與上述進行資料讀取之位元線間的電晶體之閘極電壓，將上述進行資料讀取之位元線以外的位元線昇壓至上述預充電電壓。
  3. 如申請專利範圍第1項所述之非揮發性半導體記憶裝置，其中在上述降壓裝置中，當判斷出上述第一字元線 下一個相鄰的第二字元線所連接之記憶體單元完成MSB的寫入動作時，經由一第二電路，其中上述第二電路係提供一程式化電壓連接到上述進行資料讀取之位元線，使其連接到低於上述預充電電壓之一電壓源，使得上述預充電電壓下降上述既定電壓。
  4. 如申請專利範圍第1項所述之非揮發性半導體記憶裝置，其中上述降壓電路係與提供預充電電壓之第一電路不同而另行設置之第三電路，上述第三電路之一端連接到上述第一電路和位元線間的接點，另一端則連接到比上述預充電電壓低既定電壓的電壓源，當判斷出上述第一字元線下一個相鄰的第二字元線所連接之記憶體單元完成MSB的寫入動作時，將連接於上述第一字元線之上述讀取資料之位元線上的預充電電壓，經由上述第三電路連接到上述電壓源，使得上述預充電電壓下降上述既定電壓。
  5. 如申請專利範圍第1項至第4項中任一項所述之非揮發性半導體記憶裝置，其中上述完成MSB寫入的動作係指上述MSB中至少一個特定位準完成寫入的動作。
  6. 一種非揮發性半導體記憶裝置之讀取方法，上述非揮發性半導體記憶裝置具有一非揮發性之記憶體單元陣列，利用在其各記憶體單元中設定複數個不同啟始電壓的方式來記錄至少LSB(least significant bit，最低有效位元)和MSB(most significant bit，最高有效位元)兩位元；以及一控制電路，用以控制對於上述記憶體單元陣列進行資料讀取的動作，其特徵在於：當第一字元線所連接的記憶體單元進行資料讀取時， 判斷上述第一字元線下一個相鄰之第二字元線所連接的記憶體單元是否完成MSB的寫入動作；當判斷出完成MSB的寫入動作時，則將上述第一字元線所連接之記憶體單元中進行資料讀取之位元線的預充電電壓，降低一既定電壓，用以抵消相鄰兩條字元線所連接之記憶體單元中各儲存節點間之耦合效應所導致的啟始電壓上昇電壓部分。
  7. 如申請專利範圍第6項所述之非揮發性半導體記憶裝置之讀取方法，其中上述降壓步驟中，是在開始時將全部位元線以低於上述預充電電壓之一既定低電壓進行預充電動作，接著當判斷出上述第一字元線下一個相鄰的第二字元線所連接之記憶體單元完成MSB的寫入動作時，藉由控制設置於提供預充電電壓之第一電路與上述進行資料讀取之位元線間的電晶體之閘極電壓，將上述進行資料讀取之位元線以外的位元線昇壓至上述預充電電壓。
  8. 如申請專利範圍第6項所述之非揮發性半導體記憶裝置之讀取方法，其中在上述降壓步驟中，當判斷出上述第一字元線下一個相鄰的第二字元線所連接之記憶體單元完成MSB的寫入動作時，經由一第二電路，其中上述第二電路係提供一程式化電壓連接到上述進行資料讀取之位元線，使其連接到低於上述預充電電壓之一電壓源，使得上述預充電電壓下降上述既定電壓。
  9. 如申請專利範圍第6項所述之非揮發性半導體記憶裝置之讀取方法，其中上述非揮發性半導體記憶裝置更包括一與提供預充電電壓之第一電路不同而另行設置之第三電路，上述第三電路之一端連接到上述第一電路和位元線 間的接點，另一端則連接到比上述預充電電壓低既定電壓的電壓源；在上述降壓步驟中，當判斷出上述第一字元線下一個相鄰的第二字元線所連接之記憶體單元完成MSB的寫入動作時，將連接於上述第一字元線之上述讀取資料之位元線上的預充電電壓，經由上述第三電路連接到上述電壓源，使得上述預充電電壓下降上述既定電壓。
  10. 如申請專利範圍第6項至第9項中任一項所述之非揮發性半導體記憶裝置之讀取方法，其中上述完成MSB寫入的動作係指上述MSB中至少一個特定位準完成寫入的動作。
TW098141669A 2008-12-09 2009-12-07 非揮發性半導體記憶裝置及其讀取方法 TWI426518B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008313309A JP2010140521A (ja) 2008-12-09 2008-12-09 不揮発性半導体記憶装置とその読み出し方法

Publications (2)

Publication Number Publication Date
TW201023195A TW201023195A (en) 2010-06-16
TWI426518B true TWI426518B (zh) 2014-02-11

Family

ID=42265820

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098141669A TWI426518B (zh) 2008-12-09 2009-12-07 非揮發性半導體記憶裝置及其讀取方法

Country Status (4)

Country Link
US (1) US8068362B2 (zh)
JP (1) JP2010140521A (zh)
CN (1) CN101847440A (zh)
TW (1) TWI426518B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI622060B (zh) * 2015-09-11 2018-04-21 Toshiba Memory Corp 記憶體系統及執行讀出動作與寫入動作之方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101293225B1 (ko) * 2011-04-01 2013-08-05 (주)아토솔루션 메모리 및 메모리 읽기 방법
US9136006B2 (en) * 2013-03-11 2015-09-15 Macronix International Co., Ltd. Method and device for reducing coupling noise during read operation
JP2014225310A (ja) * 2013-05-16 2014-12-04 株式会社東芝 不揮発性半導体記憶装置
JPWO2015037159A1 (ja) 2013-09-13 2017-03-02 株式会社東芝 半導体記憶装置及びメモリシステム
CN106653086B (zh) * 2015-10-28 2019-10-22 上海复旦微电子集团股份有限公司 非易失性存储器的页缓存器电路及控制方法、存储器
KR102672106B1 (ko) * 2015-11-12 2024-06-05 에스케이하이닉스 주식회사 전류 감지 페이지 버퍼를 포함하는 메모리 장치
US9805808B2 (en) 2016-02-17 2017-10-31 Toshiba Memory Corporation Semiconductor device and method for operating the same
JP6164713B1 (ja) * 2016-08-24 2017-07-19 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US11221911B2 (en) * 2019-10-11 2022-01-11 International Business Machines Corporation Data recovery due to transient effects in NAND flash memories
JP6895002B1 (ja) * 2020-05-27 2021-06-30 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および読出し方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040174741A1 (en) * 2002-09-26 2004-09-09 Tomoharu Tanaka Nonvolatile semiconductor memory
US20050185468A1 (en) * 2001-12-20 2005-08-25 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US20060083071A1 (en) * 2004-10-05 2006-04-20 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and an operation method thereof
US20060104117A1 (en) * 2004-11-16 2006-05-18 Yasushi Kameda Electrically rewritable nonvolatile semiconductor memory device
US20070237015A1 (en) * 2006-04-10 2007-10-11 Hiroshi Maejima Semiconductor memory device and dynamic latch refresh method thereof
US20080304319A1 (en) * 2002-11-29 2008-12-11 Kabushiki Kaisha Toshiba Semiconductor Memory Device for Storing Multivalued Data
US20090268521A1 (en) * 2008-04-28 2009-10-29 Koki Ueno Non-volatile semiconductor memory device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950000273B1 (ko) 1992-02-21 1995-01-12 삼성전자 주식회사 불휘발성 반도체 메모리장치 및 그 최적화 기입방법
JP2000285692A (ja) 1999-04-01 2000-10-13 Sony Corp 不揮発性半導体記憶装置、並びにデータ書き込み方法およびデータ読み出し方法
JP2001028575A (ja) 1999-07-13 2001-01-30 Victor Co Of Japan Ltd デジタル放送受信装置
JP2003346485A (ja) 2002-05-23 2003-12-05 Fujitsu Ltd 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の書き込み方法
KR100512181B1 (ko) * 2003-07-11 2005-09-05 삼성전자주식회사 멀티 레벨 셀을 갖는 플래시 메모리 장치와 그것의 독출방법 및 프로그램 방법
US7372730B2 (en) * 2004-01-26 2008-05-13 Sandisk Corporation Method of reading NAND memory to compensate for coupling between storage elements
US7193898B2 (en) * 2005-06-20 2007-03-20 Sandisk Corporation Compensation currents in non-volatile memory read operations
CN100379190C (zh) 2005-07-19 2008-04-02 北京中星微电子有限公司 基于二维码视像传输的速率控制方法
KR100919156B1 (ko) * 2006-08-24 2009-09-28 삼성전자주식회사 멀티-비트 플래시 메모리 장치 및 그것의 프로그램 방법
KR101391881B1 (ko) * 2007-10-23 2014-05-07 삼성전자주식회사 멀티-비트 플래시 메모리 장치 및 그것의 프로그램 및 읽기방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050185468A1 (en) * 2001-12-20 2005-08-25 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US20040174741A1 (en) * 2002-09-26 2004-09-09 Tomoharu Tanaka Nonvolatile semiconductor memory
US20080304319A1 (en) * 2002-11-29 2008-12-11 Kabushiki Kaisha Toshiba Semiconductor Memory Device for Storing Multivalued Data
US20060083071A1 (en) * 2004-10-05 2006-04-20 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and an operation method thereof
US20060104117A1 (en) * 2004-11-16 2006-05-18 Yasushi Kameda Electrically rewritable nonvolatile semiconductor memory device
US20070237015A1 (en) * 2006-04-10 2007-10-11 Hiroshi Maejima Semiconductor memory device and dynamic latch refresh method thereof
US20090268521A1 (en) * 2008-04-28 2009-10-29 Koki Ueno Non-volatile semiconductor memory device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI622060B (zh) * 2015-09-11 2018-04-21 Toshiba Memory Corp 記憶體系統及執行讀出動作與寫入動作之方法

Also Published As

Publication number Publication date
JP2010140521A (ja) 2010-06-24
CN101847440A (zh) 2010-09-29
US20100157673A1 (en) 2010-06-24
US8068362B2 (en) 2011-11-29
TW201023195A (en) 2010-06-16

Similar Documents

Publication Publication Date Title
TWI426518B (zh) 非揮發性半導體記憶裝置及其讀取方法
US10297326B2 (en) Sense amplifier and latch circuit for a semiconductor memory device and method of operation thereof
JP3810985B2 (ja) 不揮発性半導体メモリ
JP4856138B2 (ja) 不揮発性半導体記憶装置
JP5106083B2 (ja) 不揮発性メモリ装置におけるプログラム方法及びこのプログラムを適用する不揮発性メモリ装置
JP4510060B2 (ja) 不揮発性半導体記憶装置の読み出し／書き込み制御方法
US6657891B1 (en) Semiconductor memory device for storing multivalued data
KR101191479B1 (ko) 반도체 기억 장치
JP4976764B2 (ja) 半導体記憶装置
JP5295708B2 (ja) 不揮発性半導体記憶装置
JP4510072B2 (ja) 不揮発性半導体記憶装置とその書き込み方法
KR100826653B1 (ko) 낸드 플래시 메모리소자의 소거검증 방법
US8605512B2 (en) Nonvolatile semiconductor memory device and method of operating a nonvolatile memory device
JP2008084471A (ja) 半導体記憶装置
JP2009266349A (ja) 不揮発性半導体記憶装置
US8085600B2 (en) Program and verify method of nonvolatile memory device
JP2009158061A (ja) 半導体記憶装置
TWI521520B (zh) Nonvolatile semiconductor memory device and its reading method
KR20160051530A (ko) Nand형 플래시 메모리 및 그의 프로그래밍 방법
JP3961759B2 (ja) 不揮発性半導体記憶装置
WO2006059375A1 (ja) 半導体装置および半導体装置の制御方法
JP2009048750A (ja) 不揮発性半導体記憶装置
JP5242603B2 (ja) 半導体記憶装置
JP5467938B2 (ja) 半導体メモリ
JP2013069363A (ja) 不揮発性半導体記憶装置