TWI622060B - 記憶體系統及執行讀出動作與寫入動作之方法 - Google Patents

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Abstract

本發明之實施形態提供一種能夠提高可靠性之記憶體系統。
實施形態之記憶體系統包括：記憶體裝置，其包含記憶胞陣列；及控制器，其對記憶體裝置之動作進行控制，於記憶胞陣列中指定第1區域101及第2區域102。第1區域101包含積層於基板190之第1記憶胞MCA。第2區域102包含積層於基板190之上方之複數個第2記憶胞MCB。控制器能夠將第1記憶胞MCA連接於第1字元線WL。又，控制器能夠將第2記憶胞MCB連接於複數個第2字元線WLk、WLk+1。

Description

記憶體系統及執行讀出動作與寫入動作之方法
[相關申請]
本案係享有以日本專利申請案2015-179872號(申請日：2015年9月11日)為基礎申請案之優先權。本案藉由參照該基礎申請案而包含基礎申請案之全部內容。
本發明之實施形態係關於一種記憶體系統。
已知有以三維之方式排列記憶胞而成之NAND型快閃記憶體。
本發明之實施形態提供一種能夠提高可靠性之記憶體系統。
實施形態之記憶體系統包括：記憶體裝置，其包含記憶胞陣列；及控制器，其對上述記憶體裝置之動作進行控制，於上述記憶胞陣列中指定第1區域及第2區域；上述第1區域包含積層於基板上之複數個第1記憶胞，上述第2區域包含積層於上述基板上之複數個第2記憶胞，上述控制器能夠將上述第1記憶胞連接於第1字元線，且能夠將上述第2記憶胞連接於複數個第2字元線。
1‧‧‧儲存裝置
2‧‧‧記憶體晶片
9‧‧‧記憶體系統
10‧‧‧記憶胞陣列
12‧‧‧列解碼器
13‧‧‧感測電路
14‧‧‧源極線驅動器
15‧‧‧井驅動器
16‧‧‧驅動器
17‧‧‧電荷泵(電壓產生電路)
18‧‧‧暫存器
19‧‧‧定序器
40‧‧‧智慧型手機
41‧‧‧PC
43‧‧‧伺服器
49‧‧‧網路
51‧‧‧資訊記錄再生裝置(記錄器)
70‧‧‧導電層
71‧‧‧導電層
72‧‧‧導電層
79‧‧‧記憶體膜
89‧‧‧層間絕緣膜
99‧‧‧主機裝置
101‧‧‧正常資料區域
102‧‧‧冷資料區域
111‧‧‧NAND串(記憶體串)
131‧‧‧頁面緩衝器
190‧‧‧基板
191‧‧‧n型井區域
192‧‧‧p型井區域
194‧‧‧n+型擴散層
200‧‧‧記憶體控制器
201‧‧‧快閃記憶體
201‧‧‧NAND型快閃記憶體
210‧‧‧主機介面電路
220‧‧‧工作記憶體(RAM)
230‧‧‧處理器(CPU)
231‧‧‧資料狀態判定部
232‧‧‧位址轉換部
233‧‧‧指令產生部
240‧‧‧緩衝記憶體
250‧‧‧記憶體介面電路
260‧‧‧ECC電路
401‧‧‧CPU
402‧‧‧觸控面板
404‧‧‧收發部
409‧‧‧數位相機
411‧‧‧CPU
412‧‧‧顯示裝置(顯示部)
413‧‧‧鍵盤(輸入部)
414‧‧‧收發部(通信功能)
419‧‧‧殼體
431‧‧‧CPU
432‧‧‧顯示裝置
433‧‧‧鍵盤
434‧‧‧收發部
439‧‧‧殼體
502‧‧‧顯示裝置
509‧‧‧遙控器(操作裝置)
511‧‧‧CPU
512‧‧‧HDD
513‧‧‧光碟驅動器
519‧‧‧收發部
529‧‧‧收發部
590‧‧‧天線
791‧‧‧區塊絕緣膜
792‧‧‧電荷累積層
793‧‧‧閘極絕緣膜
ADR‧‧‧位址(選擇位址)
ADR-R‧‧‧讀出位址
ADR-W‧‧‧寫入位址
BL‧‧‧位元線
BL0~BL(n-1)‧‧‧位元線
BLK‧‧‧區塊
BL-sel‧‧‧位元線
CELSRC‧‧‧源極線接觸點
CMD-E‧‧‧刪除指令
CMD-IT‧‧‧指令
CMD-R‧‧‧讀出指令
CMD-W‧‧‧寫入指令
CPWELL‧‧‧井接觸點
CZ‧‧‧模式信號
D1‧‧‧方向
D2‧‧‧方向
D3‧‧‧方向
DT‧‧‧資料
ER1、ER2‧‧‧第1及第2刪除指令信號
H‧‧‧位準
I/O‧‧‧輸入輸出線
L‧‧‧位準
MCA‧‧‧第1記憶胞
MCB‧‧‧第2記憶胞
MCB‧‧‧選擇單元
MCZ‧‧‧最位於半導體基板側之記憶胞
MT‧‧‧記憶胞電晶體
MT0‧‧‧記憶體電晶體
MT1~MT(m-2)‧‧‧記憶體電晶體
otherWLs‧‧‧非選擇字元線
RBn‧‧‧就緒/忙碌信號
RD1‧‧‧第1讀出指令信號
RD2‧‧‧第2讀出指令信號
SGD‧‧‧汲極側選擇閘極線
SGD0~SGD3‧‧‧汲極側選擇閘極線
SGD-sel‧‧‧汲極側選擇閘極線
SGD-unsel‧‧‧汲極側選擇閘極線
SGS‧‧‧源極側選擇閘極線
SL‧‧‧源極線
SP‧‧‧半導體柱
SRC‧‧‧源極線
ST1‧‧‧汲極側選擇電晶體
ST2‧‧‧源極側選擇電晶體
ST1~ST103‧‧‧步驟
ST2A~ST203‧‧‧步驟
ST3~ST303‧‧‧步驟
ST40~ST400‧‧‧步驟
ST50~ST54‧‧‧步驟
SU‧‧‧串單元
SU0~SU3‧‧‧串單元
T0A‧‧‧時刻
T0B‧‧‧時刻
T0C‧‧‧時刻
T1A‧‧‧時刻
T1B‧‧‧時刻
T1C‧‧‧時刻
T2A‧‧‧時刻
T2B‧‧‧時刻
T2C‧‧‧時刻
T3A‧‧‧時刻
T3B‧‧‧時刻
T3C‧‧‧時刻
T4A‧‧‧時刻
T4C‧‧‧時刻
T5A‧‧‧時刻
T5C‧‧‧時刻
T6A‧‧‧時刻
TBL‧‧‧管理表
TBL1‧‧‧管理表
VBL‧‧‧電壓
Vcgr‧‧‧讀出電壓
Vera‧‧‧刪除電壓
Vevf‧‧‧驗證電壓
VHSA‧‧‧電壓
VHSA‧‧‧電位
VHSA‧‧‧閘極電壓
Vpgm‧‧‧編程電壓
Vpass‧‧‧非選擇電壓(寫入通過電壓)
VP‧‧‧介電層插塞
Vread‧‧‧非選擇電壓(讀出通過電壓)
Vss‧‧‧電壓
VSG‧‧‧電壓
VSGD‧‧‧電壓
VSGS‧‧‧電壓
VSRC‧‧‧電壓
WL‧‧‧第1字元線
WL‧‧‧字元線
WL‧‧‧非選擇字元線
WL0~WL(m-1)‧‧‧字元線
WLk‧‧‧第2字元線
WLk‧‧‧字元線
WLk‧‧‧選擇字元線
WLk+1‧‧‧字元線
WLk+1‧‧‧選擇字元線
WL-sel‧‧‧選擇字元線
WL-sel‧‧‧字元線
WT1‧‧‧第1寫入指令信號
WT2‧‧‧第2寫入指令信號
圖1係表示實施形態之記憶體系統之方塊圖。
圖2係表示半導體記憶體之內部構成之一例之方塊圖。
圖3係表示記憶胞陣列之內部構成之一例之圖。
圖4係表示記憶胞陣列之構造之一例之剖視圖。
圖5係表示記憶胞陣列之構造之一例之剖視圖。
圖6係表示實施形態之記憶體系統之寫入動作例之流程圖。
圖7係表示實施形態之記憶體系統之寫入動作例之時序圖。
圖8係表示實施形態之記憶體系統之讀出動作例之流程圖。
圖9係表示實施形態之記憶體系統之讀出動作例之時序圖。
圖10係表示實施形態之記憶體系統之刪除動作例之流程圖。
圖11係表示實施形態之記憶體系統之刪除動作例之時序圖。
圖12係用以說明實施形態之記憶體系統之內部動作例之圖。
圖13係用以說明實施形態之記憶體系統之內部動作例之圖。
圖14係表示實施形態之記憶體系統之內部動作例之流程圖。
圖15係用以說明實施形態之記憶體系統之內部動作例之圖。
圖16係用以說明實施形態之記憶體系統之應用例之圖。
圖17係表示實施形態之記憶體系統之應用例之流程圖。
圖18係用以說明實施形態之記憶體系統之應用例之圖。
圖19係用以說明實施形態之記憶體系統之應用例之圖。
以下，一面參照圖式，一面詳細地對本實施形態進行說明。於以下之說明中，對具有相同之功能及構成之要素標註相同之符號。
又，於以下之各實施形態中，在不相互區分於末尾伴隨有用以區分化之數字/英文之參照符號(例如，字元線WL或位元線BL、各種電壓及信號等)之情形時，使用省略末尾之數字/英文之記載(參照符號)。
[實施形態]
參照圖1至圖21，對實施形態之記憶體系統進行說明。
(1)實施例
(a)構成
使用圖1至圖8，對實施形態之記憶體系統之構成例進行說明。
如圖1所示，記憶體系統9包含儲存裝置1、及主機裝置99。
主機裝置99係例如藉由連接器、無線通信、網際網路等而結合至儲存裝置1。
主機裝置99對儲存裝置1要求資料之寫入/刪除、資料之讀出。
儲存裝置1包含記憶體控制器200、及半導體記憶體(記憶體裝置)201。
記憶體控制器200係使半導體記憶體201執行與主機裝置99之要求對應之動作。
記憶體控制器200係例如包含工作記憶體(RAM(Random Access Memory，隨機存取記憶體))220、處理器(CPU(Central Processing Unit，中央處理單元))230、緩衝記憶體240、記憶體介面電路250、及ECC(Error Checking and Correcting，錯誤檢查與校正)電路260。
主機介面電路210將記憶體控制器200結合至主機裝置99。主機介面電路210控制對主機裝置99之通信。主機介面電路210係進行對來自主機裝置99之要求及資料之處理。
工作記憶體220及緩衝記憶體240暫時保持記憶體系統9中所使用之各種資料、程式(軟體/韌體)及管理資訊(管理表)。
例如，工作記憶體220係DRAM(Dynamic RandomAccess Memory，動態隨機存取記憶體)，用作CPU230之作業區域。工作記憶體220暫時保持用以控制半導體記憶體201之動作之軟體/韌體、及用以對半導體記憶體201進行管理之1個以上之管理表TBL。例如，緩衝記憶體240係SRAM(Static Random Access Memory，靜態隨機存取記憶體)。緩衝記憶體240暫時保持於主機裝置99與半導體記憶體201之間傳輸之資料。
CPU230係對記憶體控制器200整體之動作進行控制。例如， CPU230係根據來自主機裝置99之要求而發送基於介面標準之指令。CPU230係參照管理表TBL內之資訊，對半導體記憶體201之動作進行控制。CPU230係執行如耗損平均之用以對半導體記憶體201進行管理之各種處理。CPU230係例如執行資料之加密處理或隨機化處理等各種運算。
記憶體介面電路250經由匯流排而連接於半導體記憶體201。記憶體介面電路250控制對半導體記憶體201之通信。記憶體介面電路250將來自CPU230之指令傳輸至半導體記憶體201。記憶體介面電路250係於對半導體記憶體201寫入資料時，向半導體記憶體201傳輸緩衝記憶體240內之資料。記憶體介面電路250係於自半導體記憶體201讀出資料時，向緩衝記憶體240傳輸來自半導體記憶體201之資料。
ECC電路260執行資料之錯誤校正(ECC：Error Checking and Correcting)處理。ECC電路260係於寫入資料時，基於應寫入之資料產生同位。ECC電路260係於讀出資料時，自同位產生校正子，檢測資料內之錯誤。ECC電路260係對所檢測到之錯誤進行校正。再者，CPU230亦可具有ECC電路260之功能。
半導體記憶體201記憶資料。半導體記憶體201係基於來自記憶體控制器200之指示(主機裝置99之要求)，執行資料之寫入及資料之讀出。
半導體記憶體201包含設置於封裝體內之1個以上之記憶體晶片2。半導體記憶體201係例如為NAND型快閃記憶體。例如，包含快閃記憶體之儲存裝置1(或記憶體系統)為記憶卡(例如，SDTM卡)、USB(Universal Serial Bus，通用串列匯流排)記憶體、或SSD(Solid State Drive，固態驅動器)等。
如圖2所示，NAND型快閃記憶體201包含記憶胞陣列10、列解碼器12、感測電路13、源極線驅動器14、井驅動器15、驅動器16、電荷 泵(電壓產生電路)17、暫存器18及定序器19等。
記憶胞陣列10包含第1區域101及第2區域102。
第1及第2區域101、102包含1個以上之區塊BLK。區塊BLK係資料之刪除單位。區塊BLK之各者包含複數個(例如，4個)串單元SU(SU0、SU1、SU2…)。複數個串單元SU係NAND串(記憶體串)111之集合。NAND串111包含串聯連接之複數個記憶胞。記憶胞陣列10內之區塊數量、1個區塊BLK內之串單元之數量、NAND串111內之記憶胞之數量為任意。
對記憶胞陣列10之內部構成於後文進行敍述。
列解碼器12係對區塊位址或頁面位址進行解碼，選擇與位址對應之區塊BLK內之字元線。列解碼器12係對字元線施加用以使記憶胞陣列10動作之電壓。
感測電路13係於讀出資料時，感測及放大輸出於記憶胞陣列10內之位元線之信號。藉此，感測電路13讀出保持於記憶胞之資料。又，感測電路13係於寫入資料時，根據與寫入資料對應之信號對位元線之電壓進行控制。例如，感測電路13包含頁面緩衝器131。頁面緩衝器131暫時保持自記憶胞陣列10輸出之資料、輸入至記憶胞陣列10之資料。對任一串單元SU之連接於所選擇之字元線WL之記憶胞電晶體MT一次進行對記憶胞陣列10的資料之輸入輸出(資料之寫入及資料之讀出)。該單位被稱為「頁面」。頁面緩衝器131可保持1個頁面之資料。
源極線驅動器14對記憶胞陣列10內之源極線之電位進行控制。
井驅動器15對設置NAND串111之井區域施加電壓。
驅動器16係伴隨定序器19之控制，將用於資料之寫入、讀出、及刪除之電壓供給至列解碼器12、感測電路130、源極線驅動器14及井驅動器15。
電荷泵17產生施加至記憶胞陣列10內之各配線之各種電壓。
暫存器18可保持各種信號。暫存器18係例如保持資料之寫入及刪除動作之狀態。藉此，快閃記憶體201可向記憶體控制器200通知是否已正常地完成動作。暫存器18係保持自記憶體控制器200接收到之指令或位址等。暫存器18可保持各種表(管理資訊)。
定序器19對快閃記憶體201整體之動作進行控制。定序器19係基於在記憶體控制器200與快閃記憶體201之間收發之控制信號及指令，對快閃記憶體201內部之動作進行控制。
<三維構造之記憶胞陣列之構成>
參照圖3至圖5，對本實施形態之三維構造之記憶胞陣列之內部構成的一例進行說明。
如圖3所示，NAND串111包含複數個記憶體電晶體(亦稱為記憶體部或記憶體元件)MT(MT0、MT1、…、MTm-2、MTm-1)、及2個選擇電晶體ST1、ST2。再者、“m-1”為1以上之自然數。
記憶體電晶體MT包含控制閘極及電荷累積層(記憶體膜)。於NAND串111內，在選擇電晶體ST1、ST2間串聯連接複數個記憶體電晶體MT。串聯連接之複數個記憶體電晶體MT中之汲極側之記憶體電晶體MTm-1的一端(源極/汲極)連接於汲極側選擇電晶體ST1之一端。串聯連接之複數個記憶體電晶體中之源極側之記憶體電晶體MT0的一端連接於源極側選擇電晶體ST2之一端。
複數個汲極側選擇閘極線SGD0~SGD3分別連接於汲極側選擇電晶體ST1之閘極。
1個源極側選擇閘極線SGS共通連接於源極側選擇電晶體ST2之閘極。再者，複數個源極側選擇閘極線SGS亦能夠以與區塊BLK內之某個控制單位對應之方式設置於1個區塊BLK內。
字元線WL0~WLm-1係於相同之區塊BK內，連接於與標註於 字元線之編號相同之編號之記憶體電晶體MT0~MCm-1的控制閘極。
汲極側選擇電晶體ST1之一端係連接於複數個位元線中之任一位元線BL(BL0~BL(n-1))。再者，“n-1”為1以上之自然數。
源極側選擇電晶體ST2之另一端係連接於源極線SL。
如圖4之模式性之剖視構造圖所示，於記憶胞陣列內，NAND串111設置於基板(例如，Si基板)190內之p型井區域192上。
p型井區域192係經由井接觸點CPWELL而連接於井驅動器15。p型井區域192係界定區塊BLK。例如，區塊BLK內之NAND串111係設置於由井接觸點CPWELL包圍之區域內。井接觸點CPWELL係設置於p型井區域192內之p+型擴散層193上。
源極線接觸點CELSRC係於串單元SU間設置於p型井區域192內之n+型擴散層194上。源極線接觸點CELSRC係連接於源極線SL。
NAND串111包含半導體柱SP。半導體柱SP連接於p型井區域192。半導體柱SP係於相對於p型井區域192(基板)之表面大致垂直之方向(D3方向)上延伸。
半導體柱SP係沿D1方向及D2方向於基板100內之n型井區域191上排列成陣列狀。
於半導體柱SP之上端之上方，設置有位元線(未圖示)。
複數個導電層70、71、72積層於p型井區域192上。各導電層70、71、72係介隔記憶體膜(未圖示)而設置於半導體柱SP之側面上。
選擇電晶體ST1係配置於包含半導體柱SP及導電層70之區域。積層之複數個(於本例中為4個)導電層70成為選擇電晶體ST1之閘極電極。積層之導電層70係連接於相同之汲極側選擇閘極線SGD。
選擇電晶體ST2係配置於包含半導體柱SP及導電層72之區域。積層之複數個(於本例中為4個)導電層72成為選擇電晶體ST2之閘極電 極。積層之導電層72連接於源極側選擇閘極線SGS。
記憶體電晶體MT係配置於包含半導體柱SP及導電層71之區域。導電層71係作為字元線WL而發揮功能。
如圖5所示，記憶體電晶體MT係於半導體柱SP與導電層(字元線)71之間包含記憶體膜79。記憶體膜79覆蓋半導體柱SP之側面。記憶體膜79係於半導體柱SP之上端至下端之間連續。
記憶體膜79具有積層構造。記憶體膜79包含閘極絕緣膜793、電荷累積層792、及區塊絕緣膜791。
閘極絕緣膜(隧道絕緣膜)793係設置於半導體柱SP之側面上。電荷累積層792係設置於閘極絕緣膜793與區塊絕緣膜791之間。區塊絕緣膜791係設置於電荷累積層792與導電層71之間。
導電層71係作為字元線WL而發揮功能，並且作為記憶體電晶體MT之控制閘極電極而發揮功能。1個記憶體電晶體MT包含1個控制閘極電極(導電層)71。
於D3方向(相對於半導體基板表面為垂直方向)上，層間絕緣膜89設置於導電層70、71、72間。
於半導體柱SP之上端上，設置有介電層插塞VP。位元線BL係經由介電層插塞VP而連接於半導體柱SP。
再者，存在半導體柱SP之上端側(位元線側)之尺寸變得大於半導體柱SP之下端側(基板側)的尺寸之情形。於該情形時，存在如下可能性：於設置於共通之半導體柱SP上之複數個記憶體電晶體中，半導體柱SP之上端側之記憶體電晶體之尺寸與半導體柱SP的下端側之記憶體電晶體之尺寸不同。然而，於第1及第2區域101、102內，以基板190之表面為基準而位於相同之高度(層)之記憶體電晶體MT實質上具有相同之尺寸。
於本實施形態中，三維構造之記憶胞陣列之構造、動作及製造 方法係例如以參照之形式引用稱為“三維積層非揮發性半導體記憶體”之2009年3月19日申請之美國專利申請案12/407,403號、稱為“三維積層非揮發性半導體記憶體”之2009年3月18日申請之美國專利申請案12/406,524號、稱為“非揮發性半導體記憶裝置及其製造方法”之2010年3月25日申請之美國專利申請案12/679,991號、稱為“半導體記憶體及其製造方法”之2009年3月23日申請之美國專利申請案12/532,030號中所記載之構成。
於本實施形態中，第1及第2區域101、102內之第1及第2記憶胞MCA、MCB係藉由將應記憶之資料與記憶胞之閾值電壓建立關聯而保持資料。
於本實施形態之快閃記憶體201中，第2區域102之第2記憶胞MCB之構成與第1區域101之第1記憶胞MCA的構成不同。
第1記憶胞MCA包含1個記憶體電晶體MT。
第1記憶胞MCA可藉由1個記憶體電晶體MT記憶1位元以上之資料。
第2記憶胞MCB包含沿D3方向排列之2個以上之記憶體電晶體MT。第2記憶胞MCB內之記憶體電晶體MT係設置於相同之半導體柱SP上。
第2記憶胞MCB可藉由2個以上之記憶體電晶體MT記憶1位元以上之資料。以下，為了簡化說明，對第2記憶胞MCB包含2個記憶體電晶體MT之情形進行說明。於該情形時，第2記憶胞MCB包含2個控制閘極電極，於Z方向上相鄰之2個字元線(以下，記述為字元線WLk、WLk+1)連接於記憶胞MCB。此處，“k”為0以上之整數。
於第2記憶胞MCB中，除與控制閘極電極71對向之部分之記憶體膜79以外，與層間絕緣膜89對向之部分之記憶體膜79亦有助於記憶胞MCB之資料之保留特性。
藉此，於第1及第2記憶胞MCA、MCB保持相同之位元數之資料之情形時，第2記憶胞MCB之保留特性變得高於第1記憶胞MCA之保留特性。
關於記憶胞陣列內之位址，於第1區域101中，對1個字元線WL分配1個以上之頁面位址。於第2區域102中，對2個字元線WLk、WLk+1之組分配1個以上之頁面位址。以下，亦存在連接於第2區域102內之1個記憶胞MCB之複數個字元線WLk、WLk+1被稱為字元線組之情形。
於本實施形態中，記憶體系統9係使第2區域102之頁面位址與字元線組內之複數個字元線中之1個字元線對應而對第2區域102內之位址進行管理。再者，藉由指令(或指令中所包含之信號)及表示第2區域為動作對象之旗標(1位元以上之信號)中之至少一者判定記憶胞陣列內之動作的對象區域是否為第2區域102。例如，旗標可儲存至快閃記憶體201之記憶胞陣列或ROM區域，亦可儲存至記憶體控制器200內之記憶區域。
例如，第2記憶胞MCB用於記憶與記憶至第1記憶胞MCA之資料相比讀出頻度(存取頻度)較低之資料及保存期間較長之資料中之具有至少一性質之資料。
例如，冷資料記憶至第2區域102內。冷資料係讀出頻度(存取頻度)較低，跨及長期間而保存於記憶區域內之資料。例如，冷資料為圖像資料、影像資料、客戶資料、實驗之原始資料、及統計之原始資料等。與此相對，存取頻度較高之資料被稱為熱資料。
以下，包含第2記憶胞MCB之第2區域102被稱為冷資料區域(或長期保存區域或高保留區域)102。為了將說明區分化，包含第1記憶胞MCA之第1區域101被稱為正常資料區域101。
再者，正常資料區域101及冷資料區域102亦可包含1個記憶胞保 持l位元之資料之SLC(Single level cell，單階記憶胞)區域、及1個記憶胞保持2位元以上之資料之MLC(Multi level cell，多階記憶胞)區域。
與冷資料區域102內之NAND串(記憶胞)之控制相關之資訊(以下，稱為冷資訊)亦可儲存至冷資料區域102內。例如，複數個記憶胞MCB中之最下層之記憶胞(最位於半導體基板側之記憶胞)MCB(MCZ)所屬之記憶區域(頁面)保持冷資訊。
以下，將記憶冷資訊之頁面稱為冷索引頁面。
基於冷資訊，定序器19可控制對冷資料區域102之動作。冷資訊係於讀出或寫入資料時使用之電壓等資訊。例如，本實施形態之記憶體系統之冷資訊係用於偏移讀取之電壓之修正量。
又，冷資訊亦可包含用以判定是否需要對冷資料區域102之更新動作、或冷資料區域102內之資料之可靠性(有無資料之破壞)之資訊(以下，稱為判定資訊)。
例如，於冷索引頁面內之一部分之區域(1個以上之記憶胞)內，寫入“0”資料作為判定資訊。於該情形時，被寫入“0”資料之記憶胞之閾值電壓具有高於與刪除狀態對應之值之閾值電壓。
被寫入“0”資料之記憶胞之閾值電壓具有隨著時間經過而逐漸朝向下位之位準(與刪除狀態對應之閾值電壓)變化之傾向。若因時間之經過而記憶胞之閾值電壓成為用以判定“0”資料之位準(讀出電壓)以下，則自記憶胞讀出之資料成為“1”資料。
因此，於對冷索引頁面讀出資訊時，計數儲存有判定資訊之區域內之“1”資料之個數，藉此定序器19或記憶體控制器200可預測冷資料區域102內之資料之劣化程度。作為其結果，定序器19或記憶體控制器200可獲得是否需要對冷資料區域102之更新動作及冷資料區域102內之資料之可靠度等資訊。
再者，冷資訊亦可儲存於NAND串111之最上層之記憶胞(最位於位元線側之記憶胞MCB)內。又，冷資訊亦可儲存於記憶體控制器200內。
於本實施形態中，在快閃記憶體201如圖1所示般包含複數個記憶體晶片2之情形時，亦可於冷資料區域102設定某個記憶體晶片內之記憶胞陣列10之整體。
於本實施形態中，正常資料區域101及冷資料區域102之物理構造實質上相同。因此，根據來自主機裝置99或記憶體控制器200之控制，正常資料區域101之一部分亦可用作冷資料區域102。又，根據來自主機裝置99或記憶體控制器200之控制，冷資料區域102亦可用作正常資料區域101。如上所述，本實施形態之快閃記憶體201可靈活地執行自正常資料區域101向冷資料區域102之轉換、及自冷資料區域102向正常資料區域101之轉換。
再者，於冷資料區域102內，1個記憶胞MCB亦可包含3個以上之記憶體電晶體。於該情形時，對包含3個以上之字元線WLk、WLk+1、WLk+2、…之字元線組分配1個以上之頁面位址。
如上所述，於本實施形態之快閃記憶體中，記憶胞陣列10之第2區域(冷資料區域)102內之第2記憶胞MCB包含2個以上之記憶體電晶體MT。
第2記憶胞MCB內之記憶體膜79之有效面積大於第1記憶胞MCA內之記憶體膜79的有效面積。因此，第2記憶胞MCB之記憶體膜79可儲存之電子量變得多於第1記憶胞MCA之記憶體膜79可儲存的電子量。
於第2記憶胞MCB中，與複數個控制閘極電極(字元線)間之層間絕緣膜對向之記憶體膜之部分亦有助於記憶胞MCB保持資料。
因此，關於第2區域102內之記憶胞MCB，可使來自記憶體膜79 之電子相對於記憶胞MCB中儲存之電子總量的相對洩漏量變小。
進而，於記憶胞MCB內，複數個記憶體電晶體MT為大致相同之閾值電壓(電荷保持狀態)，故而對與層間絕緣膜對向之記憶體膜之部分之電荷移動減少。
藉此，可抑制與記憶胞MCB之閾值電壓有關聯之資料發生變化。
作為其結果，第2記憶胞MCB之保留特性變得高於第1記憶胞MCA之保留特性。
如上所述，本實施形態之記憶體系統能夠提高三維構造之快閃記憶體之資料的保留特性。
(b)動作例
參照圖6至圖15，對實施形態之記憶體系統之動作例(控制方法)進行說明。
以下，關於快閃記憶體201之冷資料區域102之記憶胞MCB為SLC之情形，對本實施形態之記憶體系統之動作進行說明。
(b-1)寫入動作
參照圖6及圖7，對本實施形態之記憶體系統之寫入動作進行說明。此處，說明對快閃記憶體之冷資料區域寫入資料。
如圖6之流程圖所示，主機裝置99對儲存裝置1要求對快閃記憶體201之冷資料區域102進行寫入(步驟ST1)。例如，主機裝置99係基於應寫入之資料之種類(例如，應寫入之資料之擴展名)、使用者之指示等，將冷資料區域102指定為資料之寫入區域。
又，主機裝置99將應寫入之資料發送至記憶體控制器200。
如圖7之時序圖所示，於時刻T0A，記憶體控制器200係經由輸入輸出線I/O而將寫入指令CMD-W作為用以執行來自主機裝置99之要求之指令發送至本實施形態之快閃記憶體201(步驟ST10)。
快閃記憶體之寫入指令CMD-W至少包含第1寫入指令信號(80h)WT1、及第2寫入指令信號(10h)WT2。
於本實施形態中，如圖7之時序圖所示，於對冷資料區域102寫入資料時，記憶體控制器200發出更包含第1信號(A3h)CZ之寫入指令CMD-W。以下，為了將構成要素區分化，將第1信號CZ稱為模式信號CZ。
模式信號(A3h)CZ表示成為動作對象之記憶胞陣列10內之區域為冷資料區域102。藉由收發該信號，向快閃記憶體201通知應藉由指令而執行之動作模式為對冷資料區域102之動作模式。
例如，記憶體控制器200係於第1寫入指令信號WT1前，將模式信號CZ發送至快閃記憶體201。
記憶體控制器200係於發送模式信號CZ及第1寫入指令信號WT1後，發送應寫入資料之頁面之位址(選擇位址)ADR。
記憶體控制器200係繼位址ADR之後將資料DT發送至快閃記憶體201。例如，記憶體控制器200係藉由ECC電路260而對應寫入至快閃記憶體之資料附加同位。
於發送資料DT後，記憶體控制器200將第2寫入指令信號WT2發送至快閃記憶體201。
快閃記憶體201接收寫入指令CMD-W而開始動作(步驟ST100)。於時刻T1A，定序器19將就緒/忙碌信號RBn之信號位準自H位準過度至L位準，向記憶體控制器200通知動作開始。
定序器19對模式信號CZ及指令信號WT1、WT2進行解讀。藉此，定序器19辨識到來自記憶體控制器200之指示為對冷資料區域102寫入資料。
定序器19係於快閃記憶體201之資料之寫入順序中，執行1個以上之寫入循環(步驟ST101)。寫入循環包含1個以上之編程步驟(編程 動作)及1個以上之驗證步驟(驗證動作)。
定序器19以對冷資料區域102執行編程步驟之方式對快閃記憶體201內之各電路進行控制。
電荷泵17產生用於寫入資料之各種電壓。
井驅動器15對p型井區域192之電位進行控制。
源極線驅動器14對源極線SRC施加電壓VSRC。
感測電路13係根據應寫入之資料而對位元線BL之電位進行控制。
此處，於選擇字元線WLk、WLk+1連接有寫入單元及寫入禁止單元。寫入單元係使閾值電壓偏移之記憶胞。寫入禁止單元係不使閾值電壓偏移之記憶胞。
感測電路13對連接於寫入單元之位元線BL施加電壓Vss。感測電路13對連接於寫入禁止單元之位元線BL施加大於0V之電壓VHSA。
列解碼器12係於選擇之串單元SU內，對選擇之汲極側選擇閘極線SGD-sel施加電壓VSGD。
藉此，關於寫入單元，位元線BL經由接通狀態之汲極側選擇電晶體ST1而與半導體柱SP導通。
另一方面，關於寫入禁止單元，藉由位元線BL之電位VHSA及汲極側選擇電晶體ST1之閘極電壓VHSA而電晶體ST1斷開。
列解碼器12對非選擇之汲極側選擇閘極線SGD-unsel施加電壓Vss。
列解碼器12對選擇之串單元SU之源極側選擇閘極線SGS施加電壓Vss。
於時刻T2A，列解碼器12對非選擇字元線WL施加非選擇電壓(寫入通過電壓)Vpass。
列解碼器12選擇由選擇位址ADR表示之冷資料區域102內之頁 面。例如，選擇位址ADR表示連接於記憶胞MCB之字元線組中之1個字元線之位址。於定序器19接收到模式信號CZ之情形時，定序器19以如下方式對列解碼器12進行控制：基於選擇位址ADR，選擇出選擇位址ADR所示之字元線WLk及與該字元線WLk相鄰之字元線WLk+1。
藉此，如圖7所示，於本實施形態中，列解碼器12係藉由定序器19之控制而將與選擇位址ADR對應之2個字元線WLk、WLk+1活化。
列解碼器12對非選擇字元線otherWLs施加寫入通過電壓Vpass，同時將寫入通過電壓Vpass施加至選擇字元線WLk、WLk+1。此後，於時刻T3A，列解碼器12使選擇字元線WLk、WLk+1之電位自寫入通過電壓Vpass上升至編程電壓Vpgm為止。
藉此，關於冷資料區域102之連接於選擇字元線WLk、WLk+1之記憶胞MCB，電子注入至寫入單元(記憶體電晶體MT)之記憶體膜79。寫入單元之閾值電壓向正方向偏移。另一方面，於寫入禁止單元中，因汲極側選擇電晶體ST1之斷開而記憶體電晶體MT之通道升壓。因此，抑制對寫入禁止單元注入電子。
於本實施形態中，在施加編程電壓時，除與選擇字元線對向之記憶體膜79之部分以外，藉由施加於2個選擇字元線WLk、WLk+1之編程電壓Vpgm之合成電場而亦對與夾入於選擇字元線WLk、WLk+1之層間絕緣膜89對向的記憶體膜79之部分注入電荷。
於施加編程電壓Vpgm後，在時刻T4A，定序器19以結束編程步驟之方式對各電路之動作進行控制。藉此，各配線WL、BL、SGD、SGS之電位設定為電壓Vss。
定序器19係於編程步驟後，執行驗證步驟(編程驗證)。藉由驗證步驟，定序器19判定選擇單元MCB之閾值電壓是否屬於與應記憶之資料對應之閾值分佈(閾值狀態)。
於時刻T5A，感測電路13將某種程度之電壓VBL施加至位元線BL。
列解碼器12向選擇閘極線SGS、SGD傳輸電壓VSGD、VSGS，使選擇電晶體ST1、ST2接通。
列解碼器12對非選擇字元線otherWLs施加非選擇電壓(讀出通過電壓)Vread。
列解碼器12對2個選擇字元線WLk、WLk+1施加驗證電壓Vvf。
於藉由施加驗證電壓Vvf而選擇單元MCB接通之情形時，在連接於接通狀態之選擇單元之位元線BL產生電流，連接於位元線BL之節點之電位下降。感測電路13偵測位元線BL之電流之產生(節點之電位之下降)。作為其結果，連接於產生電流之位元線BL之選擇單元MCB被判定為驗證失敗。
於在施加驗證電壓VVF時選擇單元斷開之情形時，不會於連接於斷開狀態之選擇單元之位元線BL產生電流而維持連接於位元線之節點的電位。感測電路13偵測位元線BL之非產生(節點之電位之維持)。作為其結果，連接於未產生電流之位元線BL之選擇單元MCB被判定為驗證通過。
於進行對位元線BL之感測動作後，在時刻T6A以後，定序器19將各配線之電位依序設定為電壓Vss。
定序器19係基於驗證結果，判定是否已完成資料之寫入(步驟ST102)。
於在選擇頁面內存在驗證失敗之選擇單元MCB之情形時，再次執行編程步驟。於驗證步驟後之編程步驟中，例如使編程電壓Vpgm之電壓值變大。
反覆執行寫入循環直至選擇頁面內之所有記憶胞MCB成為驗證通過。
藉由選擇頁面之記憶胞全部成為驗證通過而資料之寫入完成。
定序器19係於資料之寫入完成時，將就緒/忙碌信號RBn之信號位準自L位準轉移至H位準。
藉此，快閃記憶體201(定序器19)向記憶體控制器200通知對冷資料區域102之資料之寫入完成(步驟ST103)。
記憶體控制器200係基於來自快閃記憶體201之通知，偵測對快閃記憶體201之資料之寫入完成(步驟ST11)。
如上所述，對快閃記憶體201之冷資料區域102之資料之寫入結束。
再者，亦可不對寫入指令CMD-W附加模式信號CZ而由定序器19基於來自記憶體控制器200之選擇位址ADR或旗標判別是否為對冷資料區域102進行之資料之寫入。
如上所述，本實施形態之記憶體系統(儲存裝置)可對冷資料區域102內之記憶胞MCB執行資料之寫入。
(b-2)讀出動作
參照圖8及圖9，對本實施形態之記憶體系統之讀出動作進行說明。此處，說明自快閃記憶體之冷資料區域讀出資料。
如圖8之流程圖所示，快閃記憶體201係例如於投入電源時(接收讀出指令前之時序)，自冷資料區域102內之冷索引頁面讀出冷資訊(步驟ST0)。冷資訊保持於暫存器18內。再者，冷資訊之讀出亦可於執行讀出動作(指令之接收)時執行。
主機裝置99要求讀出某個資料(步驟ST2A)。
於自主機裝置99要求讀出資料之情形時，記憶體控制器200係參照管理表(例如，邏輯-物理表)TBL。搜尋自主機裝置99要求之資料之記憶區域。
藉此，記憶體控制器200偵測資料存在於快閃記憶體201之冷資 料區域102內。
如圖9之時序圖所示，於時刻T0B，記憶體控制器200係基於管理表TBL之參照結果，將讀出指令CMD-R及選擇位址(讀出位址)ADR發送至快閃記憶體201(步驟ST20)。
讀出指令CMD-R包含第1讀出指令信號(00h)RD1、第2讀出指令信號(30h)RD2。
於自主機裝置99要求之資料存在於冷資料區域102內之情形時，記憶體控制器200係為了表示讀出動作之對象為冷資料區域102而將模式信號CZ發送至快閃記憶體201。
記憶體控制器200係將模式信號CZ、第1讀出指令信號RD1、選擇位址ADR及第2讀出指令信號RD2依序發送至快閃記憶體201。
快閃記憶體201接收讀出指令CMD-R及位址ADR(步驟ST200)。於時刻T1B，定序器19將就緒/忙碌信號RBn之信號位準設定為L位準，向記憶體控制器200通知讀出動作開始。
定序器19對讀出指令CMD-R進行解讀。定序器19係藉由模式信號CZ及指令信號RD1、RD2而辨識到自記憶體控制器200要求之動作為自冷資料區域102讀出資料。
定序器19係對冷資料區域102執行資料之讀出(步驟ST201)。
定序器19係基於模式信號CZ(或旗標)，自選擇位址ADR轉換成2個選擇字元線WLk、WLk+1之位址。
定序器19係基於冷資訊而確定讀出電壓Vcgr。讀出電壓Vcgr具有對預設之電壓值(初始設定電壓V1)相加或相減基於冷資訊之某個電壓值(修正電壓值V2)所得之大小。
電荷泵17係藉由基於冷資訊之定序器19之控制而產生用於讀出資料之各種電壓。
於時刻T2B，感測電路13對位元線BL施加電壓VBL。井驅動器15 對井區域施加某種程度之電壓。
列解碼器12對選擇之汲極側選擇閘極線SGD-sel施加電壓VSGD，對非選擇之汲極側選擇閘極線SGD-unsel施加電壓Vss。
列解碼器12對選擇之源極側選擇閘極線SGS施加電壓VSGS。列解碼器12對非選擇字元線otherWLs施加讀出通過電壓Vread。
列解碼器12選擇與選擇位址ADR對應之冷資料區域102內之頁面。
列解碼器12對2個字元線WLk、WLk+1施加冷資訊所反映之讀出電壓Vcgr。例如，於對SLC讀出資料時，讀出電壓Vcgr包含某個判定電壓值(例如，V1+V2)。
再者，關於自冷資料區域102讀出資料，亦可對2個選擇字元線WLk、WLk+1中之一選擇字元線WLk施加讀出電壓Vcgr，對另一選擇字元線WLk+1施加讀出通過電壓Vread。於該情形時，亦可無藉由定序器19實現之選擇位址ADR之轉換而藉由模式信號CZ選擇冷資料區域102，且藉由選擇位址ADR選擇1個字元線WLk。
藉由施加讀出電壓Vcgr，連接於選擇字元線WLk、WLk+1之複數個選擇單元中之具有判定電壓值以下之閾值電壓的記憶胞MCB接通。另一方面，複數個選擇單元中之具有大於判定電壓值之閾值電壓之記憶胞MCB斷開。
於進行讀出動作時，感測電路13係與編程驗證相同地偵測位元線BL有無產生電流(或節點之電位之下降)。
由感測電路13產生之關於位元線BL之偵測結果(H位準或L位準之信號)係輸出至頁面緩衝器131。頁面緩衝器131係將基於該偵測結果之信號作為自選擇頁面讀出之資料而暫時保持。
於時刻T3B以後，選擇字元線WLk、WLk+1及位元線BL等各配線之電位藉由定序器19而被設定為電壓Vss。
定序器19將頁面緩衝器131內之資料傳輸至記憶體控制器200(步驟ST202)。
例如，記憶體控制器200係藉由ECC電路260而對來自快閃記憶體201之資料執行錯誤之檢查(步驟ST21)。
ECC電路260係基於自同位產生之校正子而判定於來自快閃記憶體201之資料中是否有錯誤(步驟ST22)。
於ECC電路260判定出於資料內不存在錯誤之情形時，記憶體控制器200將資料發送至主機裝置99(步驟ST26)。
於ECC電路260判定出於資料內存在錯誤之情形時，ECC電路260判定是否可校正該錯誤(步驟ST23)。
於ECC電路260判定出無法校正錯誤之情形時，記憶體控制器200將指示執行偏移讀取處理之指令或控制信號發送至快閃記憶體201(步驟ST24)。
定序器19係基於來自記憶體控制器200之指示而執行偏移讀取處理(步驟ST203)。
定序器19係基於設定資訊及冷資訊而確定用於偏移讀取處理之讀出電壓(以下，稱為偏移讀出電壓Vcgrz)。偏移讀出電壓Vcgrz具有對上次之讀出電壓之電壓值V2相加或相減某個電壓值V3所得之大小。
定序器19係執行使用偏移讀出電壓Vcgrz之資料之讀出。
再者，偏移讀取處理係施加至選擇字元線WLk、WLk+1之電壓之電壓值與圖9之動作不同，偏移讀取處理時之其他配線之控制與圖9所示之動作實質上相同。
藉由偏移讀取處理而讀出之資料係傳輸至記憶體控制器200。記憶體控制器200係對藉由偏移讀取處理而讀出之資料進行步驟ST21~步驟ST23之處理。
於ECC電路260判定出可校正資料內之錯誤之情形時，記憶體控制器200係藉由ECC電路260而校正資料內之錯誤(步驟ST25)。記憶體控制器200將錯誤得到校正之資料發送至主機裝置99(步驟ST26)。
主機裝置99接收來自記憶體控制器200之資料(步驟ST2B)。
再者，於即便進行複數次偏移讀取處理亦無法校正資料之錯誤之情形時，記憶體控制器200向主機裝置99通知所要求之資料包含無法校正之錯誤。
藉由以上之動作，本實施形態之記憶體系統之資料之讀出結束。
於本實施形態之記憶體系統中，基於冷資料區域102內之資訊而控制對冷資料區域102之讀出電壓Vcgr之大小。藉此，本實施形態之記憶體系統可削減偏移讀取之次數。作為其結果，本實施形態之記憶體系統可縮短資料之讀出時間，能夠將讀出動作效率化。
再者，有無偏移讀取處理及偏移讀取處理之結果亦可於讀出資料後反映至冷資訊、快閃記憶體之狀態、及讀出動作之設定條件。藉此，用於讀出動作及偏移讀取處理之各種電壓(例如，讀出電壓)得到調整。
如上所述，本實施形態之記憶體系統(儲存裝置1)可執行自冷資料區域102內之記憶胞MCB讀出資料。
(b-3)刪除動作
參照圖10及圖11，對本實施形態之記憶體系統之刪除動作進行說明。此處，主要說明對快閃記憶體之冷資料區域刪除資料。
如圖10之流程圖所示，主機裝置99要求刪除資料(步驟ST3)。
記憶體控制器200係基於管理表TBL而偵測儲存有應刪除之資料之區域存在於冷資料區域102內。
如圖11之時序圖所示，於時刻T0C，記憶體控制器200向快閃記 憶體201發送用以執行對冷資料區域102之刪除動作之刪除指令CMD-E(步驟ST30)。
刪除指令CMD-E包含第1及第2刪除指令信號ER1、ER2，並且包含表示刪除動作之對象為冷資料區域102之模式信號CZ。
記憶體控制器200係例如按照模式信號CZ、第1刪除指令信號(60h)CE1、選擇位址ADR及第2刪除指令信號(D0h)CE2之順序向快閃記憶體201發送信號。
快閃記憶體201接收刪除指令CMD-E(步驟ST300)。定序器19係於時刻T1C將就緒/忙碌信號RBn之信號位準轉移至L位準，向記憶體控制器200通知動作開始。
定序器19對刪除指令CMD-E進行解讀。定序器19係藉由模式信號CZ而辨識到刪除資料之對象為冷資料區域102。
定序器19以對冷資料區域102執行刪除動作之方式，對快閃記憶體201內之各電路進行控制(步驟ST301)。
電荷泵17產生用於刪除資料之各種電壓。
於時刻T2C，列解碼器12對冷資料區域102內之選擇閘極線(例如，區塊內之所有選擇閘極線)SGD-sel、SGS施加電壓VSG。
列解碼器12對冷資料區域102內之選擇字元線(例如，區塊內之所有字元線)WL-sel施加電壓Vss。
感測電路13對冷資料區域102之刪除之對象區域內之所有位元線BL-sel施加電壓Vss。源極線驅動器14對源極線SRC施加電壓Vss。
井驅動器15對井接觸點CPWELL施加刪除電壓Vera。藉此，刪除電壓Vera係經由p型井區域192而施加至半導體柱SP。
因產生於字元線WL-sel與半導體柱SP之間之電位差而記憶體膜79內之電子釋放至半導體柱SP或電洞注入至記憶體膜79內。藉此，記憶胞MCB之閾值電壓向負方向偏移。
於時刻T3C，選擇字元線WLk、WLk+1等各配線之電位設定為電壓Vss。
於施加刪除電壓Vera後，執行刪除驗證。
於時刻T4C，感測電路13對位元線BL-sel施加電壓VBL。列解碼器12係於冷資料區域102內，對字元線WL-sel施加電壓Vss，對選擇閘極線SGD-sel、SGS施加電壓VSG。井驅動器15對井接觸點CPWELL施加驗證電壓Vevf。
藉此，於進行冷資料區域102之刪除驗證時，根據記憶胞MCB之閾值電壓而記憶胞MCB接通或斷開。作為記憶胞MCB之接通/斷開之結果，於區塊內之位元線BL-cel中存在產生電流之位元線及不產生電流之位元線(電位變動之節點及維持電位之節點)。
感測電路13偵測位元線BL-sel之電流。於刪除驗證時，在驗證通過之情形時，於位元線BL-sel產生電流，於驗證失敗之情形時，不會於位元線BL-sel產生電流。
此後，於時刻T5C以後，選擇字元線WLk、WLk+1等各配線之電位設定為電壓Vss。
定序器19係基於刪除驗證之結果而判定是否已完成資料之刪除(步驟ST302)。
於偵測到表示驗證失敗之位元線之情形時，反覆執行刪除電壓之施加及刪除驗證直至所有位元線BL表示驗證通過。
於所有位元線BL表示驗證通過之情形時，對冷資料區域102之資料之刪除完成。
例如，快閃記憶體201係藉由H位準之就緒/忙碌信號RBn而向記憶體控制器200通知對冷資料區域102之資料之刪除完成(步驟ST303)。
藉此，記憶體控制器200偵測對冷資料區域102之資料之刪除完 成(步驟ST31)。
如上所述，本實施形態之記憶體系統之對快閃記憶體之冷資料區域的刪除動作結束。
再者，亦可對小於區塊之單位(記憶區域)執行對冷資料區域102(及正常資料區域101)之刪除動作。關於快閃記憶體之刪除動作，於本實施形態中以參照之形式引用稱為“非揮發性半導體記憶裝置及其製造方法”之2010年3月25日申請之美國專利申請案12/679,991號、稱為“半導體記憶體及其製造方法”之2009年3月23日申請之美國專利申請案12/532,030號中所記載之構成。
如上所述，本實施形態之記憶體系統(及儲存裝置)可執行冷資料區域102內之記憶胞MCB之資料的刪除。
(b-4)資料之內部傳輸
使用圖12至圖15，對本實施形態之記憶體系統之快閃記憶體內之資料的內部傳輸處理進行說明。
亦存在如下情形：即便快閃記憶體201內之資料為儲存於正常資料區域101內之資料，根據使用者之使用狀況而亦成為冷資料。
本實施形態之記憶體系統能夠將正常資料區域101內之存取頻度較低之資料傳輸(再配置)至冷資料區域102。
本實施形態之記憶體系統係例如計數對正常資料區域101之存取次數。於記憶體控制器200中，CPU230計數對各位址之存取次數並將計數結果儲存至RAM220內或CPU內之記憶區域。
例如，本實施形態之記憶體系統係使用如圖12所示之管理表TBL1對正常資料區域101內之頁面(資料)進行管理。
於圖12之管理表(以下，稱為存取頻度管理表)TBL1，記錄正常資料區域101內之位址(例如，頁面位址)及對該位址之存取次數(例如，資料之讀出次數)x0、x1、…、xa、xb、…。
例如，於表TBL1中記錄有資料寫入至頁面之日期時間tw0、tw1、…、twa、twb、…、及對頁面之最終存取日期時間(例如，最近之資料之讀出日期時間)tr0、tr0、…、tra、trb…。
記憶體控制器200可基於對正常資料區域101內之頁面位址之存取次數、自最終存取日期時間至當前之日期時間為止之間隔等而判定儲存於該位址之資料是否為冷資料。
例如，存取頻度管理表TBL1係於未對儲存裝置1投入電源之情形時(儲存裝置斷開之情形)，儲存於快閃記憶體201內。於對儲存裝置1投入電源時，表TBL1係自快閃記憶體201讀出至記憶體控制器200。表TBL1係於電源投入於儲存裝置1之情形時(儲存裝置接通之情形)，儲存於記憶體控制器200之工作記憶體220內。管理表TBL1亦可自主機裝置99提供至記憶體控制器200。
如圖13之方塊圖所示，記憶體控制器200包含資料狀態判定部231、位址轉換部232及指令產生部233。藉此，記憶體控制器200係使用表TBL1指示快閃記憶體201內部之資料傳輸。
例如，資料狀態判定部231、位址轉換部232及指令產生部233係設置於CPU230內。該等構成231、232、233可作為電路區塊提供，亦可作為韌體/軟體提供。
資料狀態判定部231係參照RAM220內之表TBL1而判定正常資料區域101內之資料是否已成為冷狀態。
位址轉換部232係使用管理表(例如，檔案配置表)TBL將正常資料區域101之位址轉換成冷資料區域102之位址。
指令產生部233係基於資料狀態判定部231之判定結果，以於快閃記憶體之內部執行正常資料區域101與冷資料區域102之間之資料傳輸之方式產生指令(或控制信號)。
再者，資料狀態判定部231可參照關於冷資料區域102之存取頻 度管理表而偵測冷資料區域102內之資料之存取頻度。又，位址轉換部232能夠將冷資料區域102之位址轉換成正常資料區域101之位址。
快閃記憶體201之內部之正常資料區域101與冷資料區域102之間的資料之傳輸係藉由如下方式執行。
例如，於快閃記憶體201處於不執行自主機裝置99要求之動作之狀態(例如，待機狀態)之期間內執行正常-冷資料區域101、102間的資料傳輸。
如圖14之流程圖所示，記憶體控制器200係於快閃記憶體之待機狀態(步驟ST400)時，參照表TBL1(步驟ST40)。
記憶體控制器200係判定是否於正常資料區域101內存在被視為冷資料之資料(步驟ST41)。
例如，資料狀態判定部231係參照表TBL1檢查對正常資料區域101內之頁面之存取頻度。資料狀態判定部231搜尋正常資料區域101內之冷狀態之資料。
於記憶體控制器200基於表TBL1之參照結果而檢測到被視為冷資料之資料之情形時，記憶體控制器200對快閃記憶體201指示資料之內部傳輸(步驟ST42)。例如，記憶體控制器200係為了指示資料之內部傳輸，於與快閃記憶體201之內部動作同步之時序依序發送對正常資料區域101之讀出指令及讀出位址、及對冷資料區域102之寫入指令及寫入位址。
例如，於冷狀態之資料存在於正常資料區域101內之情形時，資料狀態判定部231向位址轉換部232通知冷狀態之資料之位址。又，資料狀態判定部231除被視為冷狀態之資料位址以外，向位址轉換部232通知資料之大小等被視為冷狀態之資料之資訊。
位址轉換部232係基於來自資料狀態判定部231之各種資訊(位址等)及管理表(例如，位址管理表)TBL等而將來自資料狀態判定部231 之位址轉換成冷資料區域102內之資料的傳輸目的地之位址。藉此，產生用於資料之內部傳輸之寫入位址。
例如，位址轉換部232係於與快閃記憶體201之內部動作對應之時序，將正常資料區域101內之資料之讀出位址(資料之傳輸源之位址)ADR-R及冷資料區域102內之資料的寫入位址ADR-W依序發送至快閃記憶體201。
又，指令產生部233係基於資料狀態判定部231之偵測結果，以藉由快閃記憶體201內之內部處理而自正常資料區域101讀出之資料寫入至冷資料區域102內之方式發出指令CMD-IT，並發送至快閃記憶體201。
再者，執行快閃記憶體201內之資料之內部傳輸之指令亦可藉由上述寫入指令與讀出指令的組合而產生。
快閃記憶體201接收指令CMD-IT(步驟ST401)。
如圖15之模式圖，定序器19係藉由指令CMD-IT而於快閃記憶體201之內部，自正常資料區域101之讀出位址ADR-R向頁面緩衝器131讀出資料(冷資料)(步驟ST402)。
定序器19係基於圖6及圖7所示之寫入動作而向冷資料區域102內之寫入位址ADR-W寫入頁面緩衝器131內之資料(步驟ST403)。
例如，定序器19係藉由H位準之就緒/忙碌信號RBn而向記憶體控制器200通知快閃記憶體201內部之資料傳輸已完成(步驟ST404)。
記憶體控制器200接收動作完成之通知(步驟ST43)。
記憶體控制器200係為了變更資料之保存目的地之位址，於執行內部資料傳輸前或執行後之時序，修正管理表TBL、TBL1內之資訊。
藉由以上之動作，本實施形態之記憶體系統之快閃記憶體內之資料的內部傳輸完成。
再者，根據使用者之使用狀況，亦可向正常資料區域101內傳輸存取頻度較高之冷資料區域102內之資料。
如上所述，本實施形態之記憶體系統可根據資料之存取頻度而於快閃記憶體201之內部，在正常資料區域101與冷資料區域102之間傳輸資料。
因此，本實施形態之記憶體系統可防止資料之劣化(可靠性之下降)。
(b-5)對正常資料區域進行之動作
對快閃記憶體201之正常資料區域101進行之各動作係藉由如下方式執行。
對正常資料區域101寫入資料、讀出資料及刪除資料係對正常資料區域101指示的各指令不包含模式信號CZ之情形與對冷資料區域102進行之各動作不同。
對正常資料區域101寫入資料及讀出資料係基於選擇位址ADR而選擇1個字元線(例如，字元線WLk)。
對正常資料區域101之非選擇字元線WLk+1、otherWLs、汲極側及源極側選擇閘極線SGD(SGD-sel、SGD-unsel)、SGS、位元線BL、源極線SRC及井接觸點CPWELL進行之控制係與對冷資料區域102寫入資料及讀出資料時之對各種配線進行之控制實質上相同。
再者，對正常資料區域101進行之偏移讀取處理係藉由基於預先設定之設定資訊調整讀出電壓Vcgr之電壓值而執行。
於本實施形態中，對正常資料區域101進行之刪除動作與對冷資料區域102進行之刪除動作實質上相同。
於對正常資料區域101寫入資料及讀出資料表示寫入及讀出(對SLC區域寫入/讀出資料)2值(1位元)之情形時，對正常資料區域101指示之指令係無模式信號CZ1之附加而包含表示寫入2值之信號(SLC模 式信號)A2h。
例如，於各模式信號A2h、A3h之兩者未被附加至指令之情形時，自記憶體控制器200發送之指令表示以多值模式(MLC模式)對正常資料區域101(例如，MLC區域)進行之動作。
再者，於本實施形態之快閃記憶體中，記憶體控制器200可藉由發送表示對冷資料區域102進行之MLC模式之動作之指令及信號而對冷資料區域102之記憶胞MCB(MLC區域)執行多值資料之寫入及讀出。
(c)總結
本實施形態之快閃記憶體包含第1區域101及第2區域102。
第2區域102之第2記憶胞MCB之記憶體電晶體之個數大於第1區域101的第1記憶胞MCA之記憶體電晶體之個數。
因此，第2記憶胞MCB之記憶體膜之有效尺寸(面積)大於第1記憶胞MCA之記憶體膜的有效尺寸(面積)。又，於第2區域102，與記憶胞MCB之複數個控制閘極電極71間之層間絕緣膜89對向之記憶體膜79亦作為記憶胞MCB的記憶體膜之一部分而有助於記憶胞MCB之資料之保持特性。
藉此，於本實施形態之快閃記憶體中，第2記憶胞MCB可抑制因記憶體膜內之電荷之洩漏而記憶胞之閾值電壓自應記憶的資料(應所屬之閾值分佈)偏移。
因此，本實施形態之記憶體系統能夠提高記憶體之可靠性。
(2)應用例
參照圖16至圖19，對實施形態之記憶體系統之應用例進行說明。
(2-1)第1應用例
使用圖16至圖18，對實施形態之記憶體系統(儲存裝置)之第1應 用例進行說明。
本實施形態之記憶體系統可使用於記憶卡、USB記憶體等儲存裝置。
例如，如圖16所示，作為本實施形態之應用例之記憶卡9之記憶體系統9搭載至智慧型手機40。
智慧型手機40具有觸控面板402。觸控面板402係作為智慧型手機40之顯示裝置及輸入部而發揮功能。
智慧型手機40包含CPU(應用程式處理器)401。CPU401係對智慧型手機40之動作進行控制。智慧型手機40包含用以與其他裝置實現通信之收發部(通信功能)404。例如，智慧型手機40包含數位相機409。例如，數位相機409搭載於智慧型手機40內。智慧型手機40包含應用程式軟體。應用程式軟體係例如記憶至記憶卡9內。
又，本實施形態之記憶體系統可使用於SSD(Solid State Drive)。
作為SSD9之記憶體系統9搭載至PC(Personal Computer，個人電腦)41及伺服器43。
PC41包含CPU411、顯示裝置(顯示部)412、鍵盤(輸入部)413、收發部(通信功能)414及SSD9。CPU411、收發部414及SSD9係設置於殼體419內。CPU411係對PC41整體之動作進行控制。
伺服器43包含CPU431、顯示裝置432、鍵盤433、收發部434及SSD9。CPU431、收發部434及SSD9係設置於殼體439內。CPU411係對伺服器43整體之動作進行控制。
再者，PC41及伺服器43亦可包含除SSD9以外之儲存裝置(例如，HDD(Hard Disk Drive，硬碟驅動器))。
智慧型手機40、PC41及伺服器43可藉由收發部404、414、434，經由網路49而彼此通信。網路49係例如包含基地台(存取點)。
<動作例>
搭載至智慧型手機40之本應用例之記憶卡9係按照以下方式使用。
如圖17之流程圖，智慧型手機40係藉由使用者之利用而進行如下等處理：例如，利用應用程式軟體進行之資料之作成、利用數位相機409進行之被攝體之拍攝(靜態圖像或動態圖像之拍攝)、自網路(例如，網頁)49之資料之下載、電子郵件之收發。作為其結果，產生應保存至記憶卡9內之資料(步驟ST50)。
例如，智慧型手機40係藉由CPU401之控制而向使用者確認以哪種保存模式將所產生之資料(例如，拍攝到之圖像資料)記憶至記憶卡9內(步驟ST51、ST52)。
例如，CPU401係於對記憶卡9保存資料時(步驟ST51)，將如圖18所示之確認圖像IMG1顯示於觸控面板(顯示裝置)402上。藉此，CPU401係基於確認圖像IMG1之顯示而向使用者確認以第1模式(以下，稱為正常模式)將資料保存至記憶卡9內或是以第2模式(以下，稱為長期保存模式)保存至記憶卡9內。
正常模式係將資料保存(寫入)至記憶卡9內之快閃記憶體201之正常資料區域101內之模式。
長期保存模式(亦稱為高保留模式)係將資料保存至記憶卡9內之快閃記憶體201之冷資料區域102內之模式。
使用者係基於所顯示之確認圖像IMG1，藉由操作觸控面板402而選擇以正常模式保存資料或是以長期保存模式保存。
於步驟ST52中，於由使用者選擇長期保存模式之情形時(步驟ST53A)，CPU401係向記憶卡9(記憶體控制器200)要求對快閃記憶體201之冷資料區域102寫入資料。記憶卡9係藉由圖6及圖7所示之寫入動作而將資料寫入至快閃記憶體201內之冷資料區域(高保留區域)102內(步驟ST53B)。
於步驟ST52中，在由使用者選擇正常模式之情形時，CPU401係向記憶卡9要求對快閃記憶體201之正常資料區域101寫入資料。記憶卡9係基於來自CPU401之要求而將資料寫入至正常資料區域101(步驟ST54)。
如上所述，藉由智慧型手機40而獲取之資料儲存至記憶卡9內。
自記憶卡9讀出資料係藉由圖8及圖9所示之讀出動作而執行。
於由使用者管理智慧型手機40(記憶卡9)內之資料時，亦可於觸控面板402上顯示圖18所示之確認圖像IMG1。藉此，智慧型手機40可於對記憶卡9保存資料後，向使用者提供圖12至圖15所示之記憶卡9內之資料之內部傳輸(資料之再配置)的執行。
藉此，於管理資料時，正常資料區域101內之被選擇之資料藉由來自使用者之指示而再配置至冷資料區域102內，或冷資料區域102內之被選擇之資料藉由來自使用者之指示而再配置至正常資料區域101內。
智慧型手機40亦可無來自使用者之要求而執行記憶卡9內之資料之再配置。
例如，於以正常模式保持於記憶卡9內之圖像資料於自保存開始至某個時間點為止之期間內、或自由使用者進行之上次之存取至某個時間點為止的期間內未由使用者存取之情形時，CPU401亦可無使用者之操作而藉由圖12至圖15所示之處理將未被存取之圖像資料的保存區域自正常資料區域101變更為冷資料區域102。
再者，PC41係藉由SSD9而將與上述記憶卡9實質上相同之功能提供給使用者。
本實施形態之應用例之記憶卡9可搭載至行動電話、平板終端、數位相機、PC、印表機等裝置。
如上所述，本應用例之記憶卡能夠將資料記憶至高保留特性之 快閃記憶體201內。
如上所述，本實施形態之記憶體系統(及儲存裝置)可應用至記憶卡。
(2-2)應用例2
此處，對本實施形態之記憶體系統之第2應用例進行說明。
包含圖16所示之本應用例之SSD9之伺服器43係將由使用者上傳的圖像資料、客戶資料(個人資訊)、實驗之原始資料、及統計之原始資料等保持至SSD9。又，伺服器43係將電子郵件等保持至伺服器43內之記憶區域內。
伺服器43及使用者(智慧型手機40及PC41)係藉由如下之例，經由網路49而收發資料。
例如，智慧型手機40係藉由使用者利用SNS(Social networking service，社交網路服務)而經由網路49將圖像資料及文本資料上傳至伺服器43。
PC41係為了共享資料或為了確保高於PC41之安全，藉由使用者之操作而將實驗結果之原始資料等上傳至伺服器43。
例如，伺服器43係經由網路49向智慧型手機40及PC41等終端提供問卷調查表而進行市場調查。使用終端40、41之使用者將問卷調查表之回答結果發送至伺服器43。藉此，伺服器43收集客戶資料或統計資料等。
由使用者上傳之資料、及藉由伺服器43而收集到之資料係保存至伺服器43內之SSD9。
例如，CPU431係自動地將資料儲存至SSD9內之快閃記憶體201之冷資料區域102內。
伺服器43亦可於保存資料時，藉由CPU431之處理而於顯示裝置432顯示確認圖像IMG1。藉此，管理者(伺服器43之使用者)可基於圖 17之處理，選擇以正常模式將提供於伺服器43之資料保存至SSD9內或是以長期保存模式保存至SSD9內。
於選擇長期保存模式之情形時，伺服器43係藉由基於圖6及圖7之寫入動作而將資料寫入至SSD9內之冷資料區域102。於選擇正常模式之情形時，伺服器43係將資料寫入至SSD9內之正常資料區域101。
再者，伺服器43亦可基於資料之檔案擴展名而自動地判別將伺服器所接收到之資料保存至冷資料區域/正常資料區域中之哪一者。
作為使用者存取至例如網頁之結果，自使用者之終端40、41對伺服器43要求自SSD9內讀出資料。
如上所述，於自某個終端40、41對某個網頁有存取之情形時，伺服器43係藉由圖8及圖9之動作而自SSD9之冷資料區域102讀出網頁之內容中所包含的圖像資料等。伺服器43係經由網路49而將所讀出之資料作為網頁提供至使用者之終端40、41。
又，PC41係對伺服器43要求讀出實驗或統計之原始資料。伺服器43係基於來自PC41之要求，自SSD9之冷資料區域102讀出原始資料。伺服器43係經由網路49而將所讀出之資料提供至PC41。
伺服器43可藉由基於圖12至圖15之動作而執行正常資料區域101與冷資料區域102之間之資料之傳輸(資料之再配置)。
例如，伺服器43可基於對網頁之存取數及網頁之最終更新日期時間而將正常資料區域101內之與網頁有關聯的資料再配置至冷資料區域102內。伺服器43可基於某個使用者對網頁之存取數而將冷資料區域102內之網頁之資料再配置至正常資料區域101內。
如上所述，本應用例之伺服器43能夠將資料記憶至包含高保留特性之快閃記憶體201之SSD9。因此，本應用例之伺服器43係即便資料長期間未被存取而記憶於SSD9內，亦能夠將較高之可靠性之資料(幾乎無劣化之資料)提供給使用者(管理者或終端之使用者)。
如上所述，本實施形態之記憶體系統(及儲存裝置)可應用至伺服器之記憶裝置。
(2-3)第3應用例
使用圖19，對本實施形態之記憶體系統之第3應用例進行說明。
本實施形態之記憶體系統可應用至資訊記錄再生裝置(記錄器)51。
記錄器51記錄藉由電視播放或網際網路傳送而提供之影像資料。記錄器51包含SSD9、CPU511、HDD512、光碟驅動器513及收發部519。
如圖19所示，本應用例之記錄器51連接於顯示裝置(例如，液晶顯示裝置)502。
顯示裝置502具有收發部529。顯示裝置502顯示與經由天線590而由收發部529接收到之信號(影像信號)對應之影像。例如，影像信號亦供給至記錄器51。影像信號(影像資料)亦可經由電纜、光纖及無線通信等而自網際網路供給至顯示裝置502及記錄器51。
記錄器51可再生SSD9、HDD512及光碟內之資料。顯示裝置502可顯示藉由記錄器51而再生之影像資料。
遙控器(操作裝置)509發送用以控制顯示裝置502及記錄器51之動作之控制信號。顯示裝置502及記錄器51係藉由收發部519、529而接收控制信號。藉此，由操作遙控器509之使用者控制顯示裝置502及記錄器51之動作。
記錄器51係根據來自使用者之要求，例如基於圖17之處理而將所接收到之影像資料記錄至SSD9內。
記錄器51係為了於錄影之預約畫面或資料之管理畫面中向使用者確認以正常模式保存影像資料或是以長期保存模式保存，將圖18之確認圖像IMG1顯示至顯示裝置502上。
藉由來自遙控器509之控制信號而選擇正常模式及長期保存模式中之任一者。基於保存模式之選擇結果，CPU511將影像資料保存至SSD9之快閃記憶體201之正常資料區域101及冷資料區域102中之任一者。
記錄器51可與使用者觀看影像同時地保存節目之影像資料。於該情形時，由於使用者正在觀看影像，因此存在所記錄之影像資料自資料之記錄至下次存取(再生)為止之期間變長的可能性。因此，於使用者觀看中之影像資料保存至記錄器51之情形時，記錄器51亦可無使用者之指示而將資料自動地記錄至冷資料區域102內。
再者，於如使用圖12至圖15進行說明之動作般CPU511基於管理表TBL1偵測到對於所保存之影像資料而於自錄影完成後之某個期間或自最終觀看日期時間(最終存取日期時間)後的某個期間內無來自使用者之存取之情形時，CPU511亦可無來自使用者之要求而將SSD9內之未被存取之影像資料自正常資料區域101再配置至冷資料區域102。HDD512內之資料亦可藉由CPU511或使用者而再配置至冷資料區域102。
再者，本應用例之記錄器51及SSD9之功能亦可應用至可接收電視播放或網際網路傳送之PC41或移動終端40內之記憶體系統9。
如上所述，於本應用例中，記錄器51能夠將資料記憶至包含高保留特性之快閃記憶體之SSD9內。因此，本應用例之記錄器係即便資料長期間未被存取而記憶於儲存裝置內，亦能夠將較高之可靠性之資料提供給使用者。
如上所述，本實施形態之記憶體系統可應用至記錄器。
(3)其他
使用於本實施形態之記憶體系統之快閃記憶體亦可為多值快閃記憶體。
多值快閃記憶體之讀出動作包含如下之判定電壓。
施加至被選擇為A位準之讀出動作之字元線之判定電壓係例如為0V~0.55V之間。然而，A位準之判定電壓並不限定於該值，亦可為0.1V~0.24V、0.21V~0.31V、0.31V~0.4V、0.4V~0.5V、及0.5V~0.55V中之任一範圍。
施加至被選擇為B位準之讀出動作之字元線之判定電壓係例如為1.5V~2.3V之間。然而，B位準之判定電壓並不限定於該值，亦可為1.65V~1.8V、1.8V~1.95V、1.95V~2.1V、及2.1V~2.3V中之任一範圍。
施加至被選擇為C位準之讀出動作之字元線之判定電壓係例如為3.0V~4.0V之間。C位準之判定電壓並不限定於此，亦可為3.0V~3.2V、3.2V~3.4V、3.4V~3.5V、3.5V~3.6V、及3.6V~4.0V中之任一範圍。
再者，讀出動作之期間(tR)係例如可為25μs~38μs、38μs~70μs、70μs~80μs中之任一期間。
多值快閃記憶體之寫入動作包含編程動作及驗證動作。
於進行多值快閃記憶體之寫入動作時，最初施加至在編程動作時選擇之字元線之電壓係例如為13.7V~14.3V之間。該電壓並不限定於該值，例如亦可為13.7V~14.0V及14.0V~14.6V中之任一範圍。
於編程動作為ISPP(incremental step pulse Program，增量步脈衝編程)方式之情形時，上升之電壓係例如為0.5V左右。
施加至非選擇之字元線之非選擇電壓(通過電壓)係例如為6.0V~7.3V之範圍之值。然而，非選擇電壓並不限定於該值，例如亦可為7.3V~8.4V之範圍之值，且亦可為6.0V以下。
亦可根據非選擇之字元線為第奇數號之字元線或是第偶數號之 字元線而改變施加的通過電壓。
寫入動作之時間(tProg)係例如可為1700μs~1800μs、1800μs~1900μs、及1900μs~2000μs中之任一個期間。
多值快閃記憶體之刪除動作中，最初施加至形成於半導體基板之上部上且於上方配置有記憶胞之井區域之電壓係例如為12V~13.6V的範圍之值。該電壓並不限定於該值，例如可為13.6V~14.8V、14.8V~19.0V、19.0V~19.8V或者19.8V~21V中之任一範圍之值。
刪除動作之時間(tErase)係例如可為3000μs~4000μs、4000μs~5000μs、及4000μs~9000μs中之任一期間。
對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提示者，並不欲意限定發明之範圍。該等新穎之實施形態可藉由其他各種形態而實施，可於不脫離發明之主旨之範圍內進行各種省略、置換、變更。該等實施形態及其變化包含於發明之範圍或主旨內，並且包含於申請專利範圍中所記載之發明及其均等之範圍內。

Claims (20)

  1. 一種記憶體系統，其包括：記憶體裝置，該記憶體裝置包含：記憶胞陣列，其包含複數個記憶體串單元；該複數個記憶體串單元包括第1記憶體串單元及第2記憶體串單元；上述記憶體串單元之各個包含複數個記憶體串，各記憶體串包含：第1電晶體、第2電晶體、及連接於上述第1電晶體與上述第2電晶體之間的複數個記憶胞；該複數個記憶胞包括第1記憶胞及第2記憶胞，第1字元線，其連接至上述第1及第2記憶體串單元之上述第1記憶胞之閘極，第2字元線，其連接至上述第1及第2記憶體串單元之上述第2記憶胞之閘極，第1選擇閘極線，其連接至上述第1記憶體串單元之上述第1電晶體，及第2選擇閘極線，其連接至上述第2記憶體串單元之上述第1電晶體；及控制器，其構成為對上述記憶體裝置之動作進行控制；且於對上述第1記憶體串單元進行讀取或寫入之期間，上述記憶體裝置選擇上述第1選擇閘極線且不選擇上述第2選擇閘極線，且於上述第1選擇閘極線被選擇並且上述第2選擇閘極線未被選擇時，對上述第1記憶體串單元之上述記憶體串的上述第1及第2記憶胞同時(simultaneously)進行讀取或寫入。
  2. 如請求項1之記憶體系統，其中於對上述第1記憶體串單元進行上述讀取或寫入之期間，上述記憶體裝置選擇上述第1及第2字元線。
  3. 如請求項2之記憶體系統，其中上述第1及第2字元線係相鄰之字元線。
  4. 如請求項1之記憶體系統，其中上述第1記憶胞和上述第2記憶胞係單階記憶胞(single-level cells)，且藉由上述第1及第2字元線之選擇而讀取或寫入一頁面(one page)之資料。
  5. 如請求項1之記憶體系統，其中當上述記憶體裝置對上述第1記憶體串單元之上述第1及第2記憶胞進行讀取或寫入時，上述記憶體裝置對上述第2記憶體串單元之上述第1及第2記憶胞不進行讀取或寫入。
  6. 如請求項1之記憶體系統，其中上述記憶體裝置進一步包含：位元線，其連接於第1記憶體串及第2記憶體串，該第1記憶體串係上述第1記憶體串單元之上述記憶體串中之一者，該第2記憶體串係上述第2記憶體串單元之上述記憶體串中之一者。
  7. 如請求項1之記憶體系統，其中上述記憶體裝置係構成為將上述記憶胞陣列劃分為第1區域及第2區域，上述第1記憶體串單元及上述第2記憶體串單元係屬於上述第1區域；且上述複數個記憶體串單元進一步包括第3記憶體串單元，該第3記憶體串單元係屬於上述第2區域，其中當對該第3記憶體串單元之上述記憶胞進行讀取或寫入時，上述記憶體裝置一次選擇一條字元線。
  8. 如請求項7之記憶體系統，其中上述控制器係：發送讀取或寫入指令，其具有第1控制信號，表示(indicating)讀取或寫入對象係在上述第1區域中，且若上述讀取或寫入對象係在上述第2區域中，發送不具有上述第1控制信號之上述讀取或寫入指令。
  9. 如請求項7之記憶體系統，其中上述第1區域儲存：讀出電壓與偏移讀出電壓，以供對在上述第1區域中之讀取或寫入對象進行讀取時所用；及編程電壓(programming voltage)，以供對在上述第1區域中之上述讀取或寫入對象進行寫入時所用。
  10. 如請求項7之記憶體系統，其中上述控制器係構成為維護儲存於上述第2區域中之頁面之資料的存取頻度資訊(access frequency information)，且基於該存取頻度將儲存於上述第2區域中之上述頁面之資料傳送(transfer)至上述第1區域。
  11. 如請求項10之記憶體系統，其中當上述控制器判定上述頁面之資料的上述存取頻度低於閾值時，上述控制器指示上述記憶體裝置將儲存於上述第2區域中之上述頁面之資料傳送至上述第1區域。
  12. 如請求項11之記憶體系統，其中於自上述記憶體裝置接收到上述傳送已完成之確認時，上述控制器將上述頁面之資料映射(map)至上述第1區域內之位址。
  13. 一種於記憶體裝置執行讀取動作之方法，該記憶體裝置包含：記憶胞陣列，其包含複數個記憶體串單元；該複數個記憶體串單元包括第1記憶體串單元及第2記憶體串單元；上述記憶體串單元之各個包含複數個記憶體串，各記憶體串包含：第1電晶體、第2電晶體、及連接於上述第1電晶體與上述第2電晶體之間的複數個記憶胞；且該複數個記憶胞包括第1記憶胞及第2記憶胞；第1字元線，其連接至上述第1及第2記憶體串單元之上述第1記憶胞之閘極；第2字元線，其連接至於上述第1及第2記憶體串單元之上述第2記憶胞之閘極；第1選擇閘極線，其連接至於上述第1記憶體串單元之上述第1電晶體；及第2選擇閘極線，其連接至於上述第2記憶體串單元之上述第1電晶體；上述方法包括：於接收到對上述第1記憶體串單元進行讀取之指令時，選擇上述第1選擇閘極線且不選擇上述第2選擇閘極線，且於上述第1選擇閘極線被選擇並且上述第2選擇閘極線未被選擇時，於同時間施加第1讀出電壓至上述第1及第2字元線。
  14. 如請求項13之方法，其中上述第1及第2字元線係相鄰之字元線。
  15. 如請求項13之方法，其中上述第1記憶胞及上述第2記憶胞係單階記憶胞，且藉由上述第1及第2字元線之上述選擇而讀取一頁面之資料。
  16. 如請求項13之方法，其中上述記憶體裝置係構成為將上述記憶胞陣列劃分為第1區域及第2區域，且自上述第1區域讀取上述第1讀出電壓；上述第1記憶體串單元與上述第2記憶體串單元係屬於上述第1區域；且上述複數個記憶體串單元進一步包括第3記憶體串單元，該第3記憶體串單元係屬於上述第2區域；其中當對上述第3記憶體串單元之上述記憶胞進行讀取時，上述記憶體裝置一次選擇一條字元線。
  17. 一種於記憶體裝置執行寫入動作之方法，該記憶體裝置包含：記憶胞陣列，其包含複數個記憶體串單元；該複數個記憶體串單元包括第1記憶體串單元及第2記憶體串單元；上述記憶體串單元之各個包含複數個記憶體串，各記憶體串包含：第1電晶體、第2電晶體、及連接於上述第1電晶體與上述第2電晶體之間的複數個記憶胞；該複數個記憶胞包括第1記憶胞及第2記憶胞；第1字元線，其連接至上述第1及第2記憶體串單元之上述第1記憶胞之閘極；第2字元線，其連接至上述第1及第2記憶體串單元之上述第2記憶胞之閘極；第1選擇閘極線，其連接至上述第1記憶體串單元之上述第1電晶體；及第2選擇閘極線，其連接至上述第2記憶體串單元之上述第1電晶體；且上述方法包括：於接收到對上述第1記憶體串單元進行寫入之指令時，選擇上述第1選擇閘極線且不選擇上述第2選擇閘極線，且於上述第1選擇閘極線被選擇並且上述第2選擇閘極線未被選擇時，於同時間施加第1編程電壓至上述第1及第2字元線。
  18. 如請求項17之方法，其中上述第1及第2字元線係相鄰之字元線。
  19. 如請求項17之方法，其中上述第1記憶胞及上述第2記憶胞係單階記憶胞，且藉由上述第1及第2字元線之上述選擇而寫入一頁面之資料。
  20. 如請求項17之方法，其中上述記憶體裝置係構成為將上述記憶胞陣列劃分為第1區域及第2區域，且自上述第1區域讀取上述第1編程電壓；上述第1記憶體串單元與上述第2記憶體串單元係屬於上述第1區域；且上述複數個記憶體串單元進一步包括第3記憶體串單元，該第3記憶體串單元係屬於上述第2區域；其中當對上述第3記憶體串單元之上述記憶胞進行寫入時，上述記憶體裝置一次選擇一條字元線。
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