KR102245822B1 - 불휘발성 메모리 장치를 포함하는 저장 장치 및 그것의 프로그램 방법 - Google Patents

불휘발성 메모리 장치를 포함하는 저장 장치 및 그것의 프로그램 방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 저장 장치는, 버퍼 영역과 메인 영역으로 구분되는 불휘발성 메모리 블록들을 포함하는 불휘발성 메모리 장치; 그리고 외부로부터 제공되는 데이터를 상기 버퍼 영역에 저장하는 버퍼 프로그램 동작과, 외부로부터 제공되는 데이터를 상기 메인 영역에 저장하는 메인 프로그램 동작과, 상기 버퍼 영역에 저장된 데이터를 상기 메인 영역에 기입하는 클로징 프로그램 동작을 수행하도록 상기 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하되, 상기 클로징 프로그램 동작은 상기 메인 프로그램 동작시 마지막으로 프로그램된 페이지를 포함하는 메모리 블록의 오픈 페이지들에 대해 수행된다.

Description

불휘발성 메모리 장치를 포함하는 저장 장치 및 그것의 프로그램 방법{STORAGE DEVICE COMPRISING NON-VOLATILE MEMORY DEVICE AND PROGRAMING METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불휘발성 메모리 장치를 포함하는 저장 장치 및 그것의 프로그램 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불휘발성 반도체 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로 불휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다.
불휘발성 반도체 메모리 장치로는 마스크 롬(Mask read-only memory, MROM), 프로그램 가능한 롬(Programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(Erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(Electrically erasable programmable read-only memory, EEPROM) 등이 있다.
불휘발성 메모리 장치의 대표적인 예로 플래시 메모리 장치가 있다. 플래시 메모리 장치는 컴퓨터, 휴대폰, PDA, 디지털카메라, 캠코더, 보이스 리코더, MP3 플레이어, 개인용 휴대 단말기(PDA), 휴대용 컴퓨터(Handheld PC), 게임기, 팩스, 스캐너, 프린터 등(이하, '호스트'라 함)과 같은 정보기기들의 음성 및 영상 데이터 저장 매체로서 널리 사용되고 있다.
최근 들어 메모리 장치에 대한 고용량화 요구의 증가에 따라, 하나의 메모리 셀에 멀티 비트를 저장하는 멀티 레벨 셀(Multi-Level Cell: MLC) 또는 멀티-비트 메모리 장치들이 보편화되고 있다.
본 발명의 목적은 불휘발성 메모리 장치에 대한 EPI 제약을 극복할 수 있는 프로그램 방법을 제공하는데 있다.
상술한 목적을 달성하기 위한 본 발명의 실시 예에 따른 저장 장치는, 버퍼 영역과 메인 영역으로 구분되는 불휘발성 메모리 블록들을 포함하는 불휘발성 메모리 장치; 그리고 외부로부터 제공되는 데이터를 상기 버퍼 영역에 저장하는 버퍼 프로그램 동작과, 외부로부터 제공되는 데이터를 상기 메인 영역에 저장하는 메인 프로그램 동작과, 상기 버퍼 영역에 저장된 데이터를 상기 메인 영역에 기입하는 클로징 프로그램 동작을 수행하도록 상기 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하되, 상기 클로징 프로그램 동작은 상기 메인 프로그램 동작시 마지막으로 프로그램된 페이지를 포함하는 메모리 블록의 오픈 페이지들에 대해 수행된다.
상술한 목적을 달성하기 위한 소거 단위와 프로그램 단위가 서로 다른 불휘발성 메모리 장치의 프로그램 방법은, 외부로부터 입력되는 데이터를 설정된 크기만큼 제 1 메모리 영역에 저장하는 제 1 프로그램 단계; 상기 제 1 프로그램 단계 후 외부로부터 입력되는 데이터를 제 2 메모리 영역에 저장하는 제 2 프로그램 단계; 그리고 상기 제 2 프로그램 단계의 종료 후 마지막으로 프로그램된 페이지를 포함하는 제 2 메모리 영역의 메모리 블록의 오픈 페이지들에 대해 상기 제 1 메모리 영역에 저장된 데이터를 기입하는 제 3 프로그램 단계를 포함한다.
상술한 목적을 달성하기 위한 싱글 레벨 셀 방식으로 관리되는 제 1 및 제 2 버퍼 영역과 멀티 레벨 셀 방식으로 관리되는 메인 영역을 포함하는 불휘발성 메모리 장치의 프로그램 방법은, 외부로부터 입력되는 데이터를 설정된 크기만큼 상기 제 1 버퍼 영역에 저장하는 제 1 프로그램 단계; 외부로부터 입력되는 데이터를 상기 제 2 버퍼 영역에 저장하는 제 2 프로그램 단계; 상기 제 2 버퍼 영역에 기입된 데이터를 상기 메인 영역에 저장하는 제 3 프로그램 단계; 그리고 상기 메인 영역에 마지막으로 프로그램된 페이지를 포함하는 메모리 블록의 오픈 페이지들에 대해 상기 제 1 버퍼 영역에 프로그램된 데이터를 기입하는 제 4 프로그램 단계를 포함한다.
본 발명의 실시 예에 따른 저장 장치에 따르면, 메모리 블록이 소거되고 모든 페이지들이 프로그램되는 시간을 매우 짧게 관리할 수 있으므로, EPI 제약 사항을 근본적으로 해결할 수 있는 효과가 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 불휘발성 메모리 장치의 프로그램 순서를 간략히 보여주는 블록도이다.
도 3은 본 발명에 따른 저장 장치를 보여주는 블록도이다.
도 4는 본 발명에 따른 프로그램 동작을 보다 구체적으로 보여주는 도면이다.
도 5a 내지 도 5d는 본 발명의 예시적인 실시예에 따른 저장 장치의 버퍼 영역 및 메인 영역들에 대한 다양한 조합들을 설명하기 위한 도면들이다.
도 6은 본 발명의 다른 실시 예에 따른 프로그램 동작을 간략히 보여주는 블록도이다.
도 7은 본 발명에 따른 불휘발성 메모리 장치의 프로그램 방법을 보여주는 순서도이다.
도 8은 도 1의 셀 어레이를 구성하는 메모리 블록의 구조를 보여주는 사시도이다.
도 9는 본 발명의 실시 예에 따른 솔리드 스테이트 디스크를 포함하는 사용자 장치를 보여주는 블록도이다.
도 10은 본 발명의 다른 실시 예에 따른 메모리 시스템을 예시적으로 보여주는 블록도이다.
도 11은 본 발명의 다른 실시 예에 따른 데이터 저장 장치를 예시적으로 보여주는 블록도이다.
도 12는 본 발명에 따른 저장 장치 및 그것을 포함하는 컴퓨팅 시스템의 개략적인 구성을 보여주는 도면이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다. 동일한 구성 요소들은 동일한 참조번호를 이용하여 인용될 것이다. 유사한 구성 요소들은 유사한 참조번호들을 이용하여 인용될 것이다. 아래에서 설명될 본 발명에 따른 플래시 메모리 장치의 회로 구성과, 그것에 의해 수행되는 읽기 동작은 예를 들어 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능하다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)의 셀 어레이(110)는 버퍼 영역(112)과 메인 영역(114)을 포함한다.
셀 어레이(110)는 워드 라인들(WLs) 또는 선택 라인들(SSL, GSL)을 통해 행 디코더(120)에 연결된다. 셀 어레이(110)는 비트 라인(BL)을 통해서 페이지 버퍼(130)에 연결된다. 셀 어레이(110)는 복수의 낸드형 셀 스트링들(NAND Cell Strings)을 포함한다. 특히, 셀 어레이(110)를 구성하는 메모리 영역은 버퍼 영역(112)과 메인 영역(114)으로 크게 분류될 수 있다. 버퍼 영역(112)과 메인 영역(114) 각각은 복수의 메모리 블록들을 포함한다.
프로그램 동작시, 외부로부터 연속적으로 입력되는 데이터는 먼저 버퍼 영역(112)에 설정된 크기만큼 프로그램된다. 여기에서 설정된 크기는 메인 영역(114)의 소거 단위에 대응하는 크기일 수 있다. 그 후, 데이터가 계속 입력되는 경우 입력되는 데이터는 메인 영역(114)에 프로그램 된다. 즉, 입력되는 데이터가 설정된 크기만큼 버퍼 영역(112)에 먼저 프로그램된 후, 버퍼 영역을 거치지 않고(bypass) 메인 영역(114)으로 바로 프로그램 된다. 메인 영역(114)으로의 프로그램이 종료된 경우, 버퍼 영역(112)에 프로그램된 데이터의 일부는 메인 영역(114)에 프로그램 된다. 일반적으로, 프로그램 동작시 마지막으로 프로그램된 페이지를 포함하는 메모리 블록의 일부 페이지들은 오픈 상태(프로그램 되지 않은 상태)일 확률이 높다. 즉, 메인 프로그램 동작(MP)이 끝난 후 특정 메모리 블럭의 일부 페이지들은 오픈 상태로 존재할 가능성이 크다. 본 발명에 따른 불휘발성 메모리 장치(100)는 메모리 블록의 페이지들 중 오픈 상태의 페이지들을 버퍼 영역(112)에 프로그램된 데이터로 프로그램 한다. 따라서, 프로그램 동작이 끝난 후 마지막으로 프로그램된 메인 영역(114)의 메모리 블록의 모든 페이지들은 클로즈 상태(즉, 프로그램된 상태)가 된다.
이하에서, 버퍼 영역(112)에 데이터를 프로그램 하는 동작을 버퍼 프로그램 동작(BP), 버퍼 프로그램 동작(Buffer program operation, BP) 후 메인 영역(114)에 데이터를 프로그램 하는 동작을 메인 프로그램 동작(Main program operation, MP), 그리고 버퍼 영역(112)에 프로그램된 데이터를 메인 영역(114)으로 옮겨 프로그램 하는 동작을 클로징 프로그램 동작(Closing program operation, CP)이라 칭하기로 한다.
메인 프로그램 동작(MP)은 입력되는 데이터와 관련된 어드레스 정보에 따라 수행될 것이다. 예시적으로, 버퍼 영역(112)에 대한 최소 프로그램 단위와 메인 영역(114)에 대한 최소 프로그램 단위는 프로그램 방식, 셀 당 저장되는 데이터 비트 수 등에 따라 다양하게 결정될 수 있다. 본 발명의 실시 예에 따르면, 버퍼 영역(112)에 대한 최소 프로그램 단위와 메인 영역(114)에 대한 최소 프로그램 단위는 서로 다를 것이다.
본 발명의 실시 예에 따르면, 셀 어레이(110)의 메모리 블록들은 적어도 버퍼 영역(112)과 메인 영역(114)으로 구분될 것이다. 여기에서, 메모리 영역들(112 및 114)은 물리적인 것이 아니라 논리적으로 구분될 수 있음은 잘 이해될 것이다. 즉, 메모리 영역들(112 및 114)은 논리적으로 가변 가능할 것이다. 버퍼 영역(112)에 속한 메모리 블록들은 메인 영역(114)에 속한 메모리 블록들과 다른 방식으로 프로그램 될 것이다. 예를 들면, 버퍼 영역(112)에 속한 메모리 블록들은 싱글 레벨 셀(SLC) 프로그램 방식(이하, SLC 프로그램 방식이라 칭함)에 따라 프로그램될 수 있다. 반면, 메인 영역(114)에 속한 메모리 블록들은 멀티 레벨 셀(MLC) 프로그램 방식(이하, MLC 프로그램 방식이라 칭함)에 따라 프로그램될 수 있을 것이다.
다른 예로써, 버퍼 영역(112)에 속한 메모리 블록들과 메인 영역(114)에 속한 메모리 블록들은 MLC 프로그램 방식에 따라 프로그램될 것이다. 예를 들면, 버퍼 영역(112)에 속한 메모리 셀들 각각은 2-비트 데이터를 저장하고, 메인 영역(114)에 속한 메모리 셀들 각각은 N-비트 데이터들(N은 3 또는 그보다 큰 정수)을 저장할 것이다. 또한, 버퍼 영역(112)에 속한 메모리 셀들 각각은 메인 영역(114)에 속한 메모리 셀들 각각에 저장되는 N-비트(N은 3 또는 그보다 큰 정수)보다 작은 수의 데이터 비트들을 저장할 것이다.
행 디코더(120)는 어드레스(ADD)에 응답하여 셀 어레이(110)의 메모리 블록들 중 어느 하나를 선택할 수 있다. 행 디코더(120)는 선택된 메모리 블록의 워드 라인들 중 어느 하나를 선택할 수 있다. 행 디코더(120)는 선택된 메모리 블록의 워드 라인들에 워드 라인 전압(VWL)을 전달한다. 행 디코더(120)는 선택된 메모리 블록의 선택 라인들(예를 들면, SSL이나 GSL)에 선택 신호들을 전달한다. 행 디코더(120)는 선택 워드 라인(Selected WL)에 프로그램 전압(Vpgm)과 검증 전압(Vvfy)을, 비선택 워드 라인(Unselected WL)에는 패스 전압(Vpass)을 전달할 수 있다.
페이지 버퍼(130)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작한다. 프로그램 동작시, 페이지 버퍼(130)는 셀 어레이(110)의 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 전달한다. 읽기 동작시, 페이지 버퍼(130)는 선택된 메모리 셀에 저장된 데이터를 비트 라인을 통해서 감지한다. 페이지 버퍼(130)는 감지된 데이터를 래치하여 외부로 출력할 수 있다.
입출력 버퍼(140)는 프로그램 동작시에 입력 받는 쓰기 데이터를 페이지 버퍼(130)에 전달한다. 입출력 버퍼(140)는 읽기 동작시에 페이지 버퍼(130)로부터 제공되는 읽기 데이터를 외부로 출력한다. 입출력 버퍼(140)는 입력되는 어드레스 또는 명령어를 제어 로직(150)이나 행 디코더(120)에 전달한다.
제어 로직(150)은 입출력 버퍼(140)로부터 전달되는 명령어(CMD) 및 어드레스(ADD)에 응답하여 페이지 버퍼(130)를 제어한다. 제어 로직(150)은 입출력 버퍼(1450)를 통해서 제공되는 쓰기 명령, 읽기 명령, 소거 명령에 응답하여 선택된 메모리 영역을 액세스하기 위한 제어 동작을 수행한다.
불휘발성 메모리 장치를 구성하는 메모리 셀당 저장되는 데이터의 비트 수가 증가함에 따라, 소거 프로그램 인터벌(Erase Program Interval, 이하 EPI) 문제가 대두되고 있다. EPI란 특정 메모리 블록을 소거한 후 첫 번째 워드 라인에서부터 마지막 워드 라인까지 프로그램이 모두 완료되기까지의 시간을 특정 시간 이내로 관리하여야 하는 것을 의미한다. 이러한 EPI 가 특정 시간 이내를 벗어나는 경우 메모리 셀이 특성이 열화 되어 데이터 신뢰성이 저하되게 된다. 일반적으로 블록 단위로 소거되고 페이지 단위로 프로그램 되는 불휘발성 메모리 장치에서의 프로그램 동작시 이러한 EPI 문제가 발생할 수 있다. 즉, 프로그램 동작의 완료 후 마지막으로 프로그램 동작이 수행된 메모리 블록의 일부 페이지들을 프로그램이 되지 않은 상태, 즉 오픈 상태일 확률이 높기 때문이다. 이와 같은 오픈 상태의 페이지들을 계속 방치하는 경우, 해당 메모리 블록의 특성이 열화 되어 결국 불휘발성 메모리 장치의 데이터 신뢰성을 저하시킬 수 있다.
이상과 같은 본 발명의 실시 예에 따르면, 불휘발성 메모리 장치(100)는 입력되는 데이터를 먼저 버퍼 영역(112)에 설정된 크기만큼 저장한다. 그 후에도 데이터가 지속적으로 입력되는 경우 입력되는 데이터를 메인 영역(114)에 바로 저장한다. 즉, 버퍼 영역(112)을 거치지 않고 메인 영역(114)에 바로 저장한다. 메인 프로그램 동작(MP)이 끝난 직후 버퍼 영역(112)에 프로그램된 데이터를 메인 영역(114)에 프로그램 하여 메인 영역(114)의 메모리 블록의 모든 페이지들이 프로그램된 상태로 유지되도록 한다. 따라서, 본 발명에 따른 불휘발성 메모리 장치(100)는 메모리 블록의 소거된 후 모든 페이지가 프로그램 되는 시간을 매우 짧은 시간 이내로 관리할 수 있기 때문에, 상술한 EPI에 따른 문제점을 근본적으로 해결할 수 있다.
도 2는 도 1의 불휘발성 메모리 장치의 프로그램 순서를 간략히 보여주는 블록도이다. 도 2를 참조하면, 불휘발성 메모리 장치(100)는 외부에서 제공되는 쓰기 데이터(Write data)를 버퍼 영역(112)에 설정된 크기만큼 먼저 프로그램 한다(①). 그 후에도 쓰기 데이터가 계속 입력되는 경우, 불휘발성 메모리 장치(100)는 입력되는 쓰기 데이터를 메인 영역(114)에 프로그램 한다(②). 프로그램 동작(②)이 종료된 것으로 판단되면, 불휘발성 메모리 장치(100)는 마지막으로 프로그램된 페이지가 속하는 메모리 블록의 비어 있는 영역(프로그램 되지 않은 영역)을 버퍼 영역(112)에 프로그램된 데이터로 프로그램 한다(③). 여기서, 버퍼 영역(112)에 대한 프로그램 동작을 버퍼 프로그램 동작(Buffer program operation, BP)이라 칭하고, 메인 영역(114)에 대한 프로그램 동작을 메인 프로그램 동작(Main program operation, MP)이라 칭하고, 그리고 버퍼 영역(112)에 프로그램된 데이터로 메인 영역(114)을 대상으로 프로그램 수행하는 것을 클로징 프로그램 동작(Closing program operation, CP)이라 칭하기로 한다.
버퍼 영역(112)에 대응하는 메모리 셀들은 싱글 레벨 셀(SLC)로 사용될 수 있다. 따라서, 버퍼 영역(112)에 대응하는 메모리 셀들 각각에는 1-비트의 데이터가 저장된다. 싱글 레벨 셀(SLC)로 사용되는 버퍼 영역(112)에 대한 쓰기 속도나 데이터 신뢰성(Data integrity)은 멀티 레벨 셀(MLC)로 관리되는 메인 영역(114)보다 높은 편이다. 싱글 레벨 셀(SLC)로 사용되는 버퍼 영역(112)의 메모리 블록들은 EPI 문제점이 거의 없다.
버퍼 영역(112)에 버퍼 프로그램 동작을 위해서 외부로부터 쓰기 데이터(Write data)가 입력된다. 쓰기 데이터(Write data)는 페이지 버퍼(130)에 로드될 것이다. 버퍼 프로그램 동작시, 페이지 버퍼(130)에 저장된 쓰기 데이터는 버퍼 영역(112)에 프로그램 된다. 예시적으로, 페이지 단위(예를 들면, 2K Byte)의 데이터가 페이지 버퍼(130)에 로드 되면, 페이지 버퍼(130)는 버퍼 영역(112)에 로드된 데이터를 프로그램 할 수 있다. 이때, 버퍼 영역(112)에 프로그램 되는 데이터는 싱글 레벨 셀(SLC) 방식에 의거하여 기입될 수 있다. 이러한 방식으로 복수의 페이지 단위의 데이터가 버퍼 영역(112)에 프로그램 될 수 있다. 이러한 프로그램 절차는 데이터 경로(②)로 표시되어 있다.
본 발명에 따른 버퍼 프로그램 동작(BP)은 입력되는 쓰기 데이터를 설정된 크기만큼 버퍼 영역(112)에 프로그램 한다. 여기에서 설정된 크기는 메인 영역(114)의 저장 방식에 따라 다르게 설정될 수 있다. 일반적으로 싱글 레벨 셀(SLC)로 사용되는 메모리 블록 3개는 트리플 레벨 셀(TLC)로 사용되는 메모리 블록 1개의 크기에 대응한다. 만약, 메인 영역(114)이 트리플 레벨 셀(TLC) 방식으로 데이터를 저장한다면, 본 발명에 따른 버퍼 프로그램 동작(BP)은 버퍼 영역(112)의 메모리 블록 3개에 대응하는 크기만큼의 쓰기 데이터를 프로그램 할 것이다.
설정된 크기만큼의 쓰기 데이터가 버퍼 영역(112)에 프로그램 되고 난 후에도 외부로부터 쓰기 데이터가 계속 입력되는 경우, 본 발명에 따른 불휘발성 메모리 장치(100)는 입력되는 쓰기 데이터를 메인 영역(114)에 프로그램 할 것이다. 즉, 페이지 버퍼(130)는 입력되는 쓰기 데이터를 메인 영역(114)에 프로그램 할 수 있다. 이때, 메인 영역(114)에 프로그램 되는 데이터는 멀티 레벨 셀(MLC) 방식에 의거하여 기입될 수 있다.
메인 프로그램 동작(MP)이 종료하는 경우, 본 발명에 따른 불휘발성 메모리 장치(100)는 버퍼 영역(112)에 프로그램된 데이터를 메인 영역(114)에 프로그램(CP)한다. 여기에서, 일정 시간 동안 외부로부터 쓰기 데이터가 더 이상 입력되지 않은 경우 메인 프로그램 동작(MP)이 종료되었다고 판단할 수 있다. 마지막으로 프로그램된 페이지를 포함하는 메인 영역(114)의 메모리 블록은 비어 있을 가능성이 크다. 본 발명에 따른 불휘발성 메모리 장치(100)는 메인 프로그램 동작(MP)의 종료 후 메모리 블록의 프로그램 되지 않은 영역을 버퍼 영역(112)에 프로그램된 데이터로 프로그램 한다. 따라서, 프로그램 동작이 완료된 경우, 메모리 블록의 페이지들 모두는 클로즈 상태, 즉 프로그램된 상태가 된다.
이상에서는 버퍼 영역(112)이 싱글 레벨 셀(SLC) 방식으로 관리되는 것으로 설명되었으나, 본 발명은 여기에 국한되지 않는다. 즉, 버퍼 영역(112)의 셀당 저장되는 비트 수가 메인 영역(114)의 셀당 저장되는 비트 수보다 적은 불휘발성 메모리 장치들에 본 발명이 적용될 수 있을 것이다.
본 발명에 따른 버퍼 프로그램 동작(BP)은 메인 영역(114)의 소거 단위 즉, 메인 영역의 블록 크기에 대응하는 크기의 데이터를 버퍼 영역(112)에 프로그램 한다. 본 발명에 따른 메인 프로그램(MP)은 버퍼 영역(112)에 설정된 크기만큼의 데이터가 프로그램된 경우, 입력되는 데이터를 버퍼 영역(112)을 거치지 않고 메인 영역(114)에 바로 프로그램 한다. 본 발명에 따른 클로징 프로그램 동작(CP)은 메인 영역(114)의 프로그램이 종료된 후, 프로그램 되지 않고 비어 있는 메모리 블록의 페이지들을 버퍼 영역에 프로그램된 데이터로 프로그램 한다. 이상과 같은 본 발명에 따른 불휘발성 메모리 장치(100)는 프로그램 동작이 끝날 때마다 메모리 블록의 모든 페이지들의 프로그램된 상태로 존재하여 EPI에 따른 데이터 신뢰성의 저하 문제를 방지할 수 있다.
도 3은 본 발명에 따른 저장 장치를 보여주는 블록도이다. 도 3을 참조하면, 저장 장치(200)는 메모리 컨트롤러(210) 및 불휘발성 메모리 장치(220)를 포함할 수 있다.
메모리 컨트롤러(210)는 외부(예를 들면, 호스트)로부터의 요청(예를 들면, 쓰기 요청, 읽기 요청, 등)에 응답하여 불휘발성 메모리 장치(220)를 제어할 수 있다. 메모리 컨트롤러(210)는 외부의 요청 없이 내부적인 요청(예를 들면, 서든 파워-오프와 관련된 동작, 웨어-레벨링 동작, 읽기 교정 (read reclaim) 동작, 등)에 따라 불휘발성 메모리 장치(220)를 제어할 수 있다. 메모리 컨트롤러(210)의 내부적인 요청에 대응하는 동작은 호스트의 요청이 처리된 후 호스트의 타임아웃 구간 내에서 행해질 수 있다. 또는, 메모리 컨트롤러(210)의 내부적인 요청에 대응하는 동작은 메모리 컨트롤러(210)의 유휴 시간에 행해질 수 있다. 불휘발성 메모리 장치(220)는 메모리 컨트롤러(210)의 제어에 응답하여 동작하며, 데이터를 저장하는 일종의 저장 매체로서 사용될 수 있다. 저장 매체는 하나 이상의 메모리 칩들로 구성될 수 있다. 불휘발성 메모리 장치(220)와 메모리 컨트롤러(210)는 하나 이상의 채널들을 통해 통신할 수 있다. 불휘발성 메모리 장치(220)는, 예를 들면, 낸드 플래시 메모리 장치를 포함할 수 있다.
저장 장치(200)는 앞서 설명된 프로그램 방법 즉, 버퍼 프로그램 동작(BP), 메인 프로그램 동작(MP) 및 클로징 프로그램 동작(CP)을 이용하여 데이터를 불휘발성 메모리 장치(220)에 프로그램 한다. 불휘발성 메모리 장치(220)는 버퍼 영역(222)과 메인 영역(224)을 갖는 메모리 셀 어레이를 포함할 수 있다. 예시적으로, 버퍼 영역(222)은 셀 당 1-비트 데이터를 저장하는 메모리 블록들로 구성될 수 있고, 메인 영역(224)은 셀 당 3-비트 데이터를 저장하는 메모리 블록들로 구성될 수 있다.
메모리 컨트롤러(210)는 프로그램 동작이 수행되는 경우, 쓰기 데이터가 버퍼 영역(222)에 먼저 프로그램(①)되도록 불휘발성 메모리 장치(220)를 제어한다. 메모리 컨트롤러(210)는 버퍼 영역(222)에 메인 영역(224)의 소거 단위에 대응하는 크기만큼의 데이터를 프로그램 하도록 불휘발성 메모리 장치(220)를 제어할 수 있다.
버퍼 영역(222)에 설정된 크기만큼의 데이터가 프로그램된 이 후에도 쓰기 데이터가 계속 입력되는 경우, 메모리 컨트롤러(210)는 입력되는 쓰기 데이터를 메인 영역(224)에 프로그램(②)하도록 불휘발성 메모리 장치(220)를 제어한다. 메모리 컨트롤러(210)는 메인 영역(224)에 대한 프로그램 동작의 종료 여부를 판단한다. 메인 영역(224)에 대한 프로그램 동작이 종료되었다고 판단되는 경우, 메모리 컨트롤러(210)는 버퍼 영역(222)에 프로그램된 데이터를 메인 영역(224)으로 프로그램 하도록 불휘발성 메모리 장치(220)를 제어한다. 여기에서, 메모리 컨트롤러(210)는 마지막으로 프로그램된 메인 영역(224)의 메모리 블록에 포함된 페이지들 중 프로그램 되지 않은 페이지들을 버퍼 영역에 프로그램된 데이터로 프로그램(③)하도록 불휘발성 메모리 장치(220)를 제어한다. 즉, 메모리 컨트롤러(210)는 프로그램 동작에 따라 발생할 수 있는 메모리 블록의 프로그램 되지 않은 페이지들 모두를 버퍼 영역에 프로그램된 데이터를 이용하여 프로그램 한다. 따라서, 프로그램 동작에 따라 발생할 수 있는 프로그램 되지 않은 페이지들을 포함하는 메모리 블록이 생성되는 것을 방지할 수 있다.
도 4는 본 발명에 따른 프로그램 동작을 보다 구체적으로 보여주는 도면이다. 도 4를 참조하면, 버퍼 영역을 구성하는 싱글 레벨 셀(SLC) 블록들과 메인 영역을 구성하는 트리플 레벨 셀(TLC) 블록들이 예시적으로 도시되어 있다. 여기서, 버퍼 영역은 메모리 셀당 1-비트 데이터가 프로그램 되고, 메인 영역은 메모리 셀당 3-비트 데이터가 프로그램 되는 방식을 예로 들어 설명할 것이다.
먼저, 쓰기 데이터(Write Data)가 버퍼 영역의 메모리 블록들에 프로그램 된다. 일반적으로, TLC 방식의 메모리 블록 하나에 프로그램 될 수 있는 데이터의 양은 SLC 블록 3개에 프로그램 할 수 있다. 따라서, 입력되는 쓰기 데이터가 버퍼 영역의 3개의 메모리 블록들(BLK1, BLK2 및 BLK3)을 모두 채울 때까지 버퍼 프로그램 동작(①)이 수행된다.
버퍼 영역의 3개의 메모리 블록들(BLK1, BLK2 및 BLK3)이 쓰기 데이터로 모두 채워진 경우, 입력되는 쓰기 데이터는 메인 영역의 메모리 블록들(BLK1, BLK2,···,BLKi)에 프로그램(②)된다. 프로그램은 페이지 단위로 수행되므로, 프로그램 동작이 끝난 후 메모리 블록의 페이지들 중 일부는 일반적으로 프로그램 되지 않은 상태로 존재하게 된다. 프로그램 되지 않은 상태로 일정 시간이 경과 하는 경우 메모리 셀의 셀 특성이 악화 되어 데이터 신뢰성을 담보할 수 없게 된다. 따라서, 프로그램 동작에 따라 발생할 수 있는 오픈 상태의 페이지들을 프로그램 하여 메모리 셀의 열화를 방지할 필요성이 있다.
본 발명에 따른 프로그램 방법은 메인 영역에 대한 프로그램 동작이 종료된 직후, 버퍼 영역에 프로그램된 데이터를 메인 영역에 프로그램(③)하여 오픈 상태로 페이지들이 존재하는 것을 방지할 수 있다. 도 4를 참조하면, TLC 블록들 중 블록(BLK5)에서 메인 영역에 대한 프로그램 동작이 종료되었고, 일부 영역이 프로그램 되지 않은 상태로 존재한다. 본 발명은 이와 같이 오픈 상태의 페이지들을 프로그램 하기 위해 SLC 블록들에 프로그램된 데이터를 사용한다. SLC 블록들에 프로그램된 데이터 중 TLC 블록의 프로그램 되지 않은 상태로 존재하는 영역에 대응하는 크기의 데이터만큼의 데이터를 TLC 블록으로 프로그램 한다. 개념적으로 설명하면, TLC 블록들 중 비어 있는 영역들(프로그램 되지 않은 영역들)을 SLC 블록들에 저장된 데이터를 이용하여 채우는 것(프로그램 하는 것)이다. 상술한 본 발명에 따르면 저장 장치의 프로그램 동작시 메인 영역의 특정 메모리 블록이 일부는 프로그램된 상태이고 일부는 프로그램 되지 않은 상태로 존재하는 것을 방지할 수 있다.
도 5a 내지 도 5d는 본 발명의 예시적인 실시 예에 따른 저장 장치의 버퍼 영역 및 메인 영역들에 대한 다양한 조합들을 설명하기 위한 도면들이다. 도면에서, "BP"는 버퍼 영역에(222)에 대한 버퍼 프로그램 동작을 나타내며, "MP"는 메인 영역(224)에 대한 메인 프로그램 동작을 나타내고, "CP"는 메인 영역(224)에 대한 클로징 프로그램 동작을 나타낸다.
상술한 바와 같이, 저장 장치는 메모리 컨트롤러(210)와 불휘발성 메모리 장치(220)를 포함한다. 불휘발성 메모리 장치(220)는 데이터를 버퍼링하는 버퍼 영역(222) 및 데이터를 저장하는 메인 영역(224)을 포함할 수 있다. 여기서, 버퍼 영역(222)과 메인 영역(224)은 불휘발성 메모리 장치(220)의 메모리 셀 어레이를 구성할 것이다. 비록 도면에는 도시되지 않았지만, 메모리 셀 어레이는 더 많은 영역들(예를 들면, 메타 영역, 예비 영역, 등)을 포함할 것이다. 메모리 셀 어레이의 메모리 영역들이 물리적으로 구분되는 것이 아니라 논리적으로 구분된다는 것은 잘 이해될 것이다. 이는 메모리 컨트롤러(210)의 어드레스 맵핑에 따라 메모리 영역들이 정의됨을 의미한다.
도 5a를 참조하면, 메모리 셀 당 3-비트 데이터를 저장하는 저장 장치의 경우, 버퍼 영역(222)은 1-비트 데이터를 각각 저장하는 메모리 셀들의 메모리 블록들로 구성되고, 메인 영역(224)은 3-비트 데이터를 각각 저장하는 메모리 셀들의 메모리 블록들로 구성될 수 있다. 이 경우, 버퍼 프로그램 동작(BP)은 SLC 프로그램 방식에 따라 수행될 것이다. 또한, 메인 프로그램 동작(MP) 및 클로징 프로그램 동작(CP)은 TLC 프로그램 방식에 따라 수행될 것이다.
도 5b를 참조하면, 메모리 셀 당 4-비트 데이터를 저장하는 저장 장치의 경우, 버퍼 영역(222)은 1-비트 데이터를 각각 저장하는 메모리 셀들의 메모리 블록들로 구성되고, 메인 영역(224)은 4-비트 데이터를 각각 저장하는 메모리 셀들의 메모리 블록들로 구성될 수 있다. 이 경우, 버퍼 프로그램 동작(BP)은 SLC 프로그램 방식에 따라 수행될 것이다. 또한, 메인 프로그램 동작(MP) 및 클로징 프로그램 동작(CP)은 QLC 프로그램 방식에 따라 수행될 것이다.
도 5c를 참조하면, 메모리 셀 당 3-비트 데이터를 저장하는 저장 장치의 경우, 버퍼 영역(222)은 2-비트 데이터를 각각 저장하는 메모리 셀들의 메모리 블록들로 구성되고, 메인 영역(224)은 3-비트 데이터를 각각 저장하는 메모리 셀들의 메모리 블록들로 구성될 수 있다. 이 경우, 버퍼 프로그램 동작(BP)은 MLC 프로그램 방식에 따라 수행될 것이다. 또한, 메인 프로그램 동작(MP) 및 클로징 프로그램 동작(CP)은 TLC 프로그램 방식에 따라 수행될 것이다.
도 5d를 참조하면, 메모리 셀 당 4-비트 데이터를 저장하는 저장 장치의 경우, 버퍼 영역(222)은 2-비트 데이터를 각각 저장하는 메모리 셀들의 메모리 블록들로 구성되고, 메인 영역(224)은 4-비트 데이터를 각각 저장하는 메모리 셀들의 메모리 블록들로 구성될 수 있다. 이 경우, 버퍼 프로그램 동작(BP)은 MLC 프로그램 방식에 따라 수행될 것이다. 또한, 메인 프로그램 동작(MP) 및 클로징 프로그램 동작(CP)은 QLC 프로그램 방식에 따라 수행될 것이다.
예시적인 실시 예에 있어서, 도 5a 내지 도 5d에 도시된 버퍼 영역(222) 및 메인 영역(224)의 정의가 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 저장 장치에 포함되는 저장 매체가 복수의 불휘발성 메모리 장치들로 구성되는 경우, 각 불휘발성 메모리 장치는 메모리 셀 어레이가 버퍼 영역(222) 및 메인 영역(224)으로 구분되도록 구성될 수 있다.
도 6은 본 발명의 다른 실시 예에 따른 프로그램 동작을 간략히 보여주는 블록도이다. 도 6을 참조하면, 불휘발성 메모리 장치(300)는 외부에서 제공되는 쓰기 데이터(Write Data)를 버퍼 영역(310)에 프로그램하고, 버퍼 영역(310)에 프로그램된 데이터를 다시 메인 영역(320)에 프로그램 한다. 이하, 도 6을 참조하며 본 발명의 다른 실시 예에 따른 프로그램 동작을 보다 자세히 설명한다.
먼저 외부로부터 쓰기 요청이 발생하는 경우, 페이지 버퍼(330)에 쓰기 데이터(Write Data)가 저장된다. 이러한 절차는 데이터 경로(①)로 표시되어 있다. 그 후, 불휘발성 메모리 장치(300)는 페이지 버퍼(330)에 저장된 쓰기 데이터를 버퍼 영역(310)의 제 1 버퍼 영역(312)에 설정된 크기만큼 프로그램 한다. 이러한 절차는 데이터 경로(②)로 표시되어 있다. 이때, 제 1 버퍼 영역(312)에 프로그램 되는 데이터의 크기는 메인 영역의 소거 단위에 대응하는 크기일 수 있다. 그 후에도 쓰기 데이터가 계속 입력되는 경우, 불휘발성 메모리 장치(300)는 입력되는 쓰기 데이터를 제 2 버퍼 영역(314)에 프로그램 한다. 이러한 절차는 데이터 경로(③)로 표시되어 있다.
버퍼 영역(310)에 대응하는 메모리 셀들은 싱글 레벨 셀(SLC)로 사용될 수 있다. 따라서, 버퍼 영역(310)에 대응하는 메모리 셀들 각각에는 1-비트의 데이터가 저장된다. 싱글 레벨 셀(SLC)로 사용되는 버퍼 영역(310)에 대한 쓰기 속도나 데이터 신뢰성(Data integrity)은 멀티 레벨 셀(MLC)로 관리되는 메인 영역(320)보다 높은 편이다. 따라서, 버퍼 영역(310)에 데이터가 기입되는 버퍼 영역으로의 프로그램 동작(② 및 ③)의 속도는 상대적으로 높다. 버퍼 영역으로의 프로그램 동작(② 및 ③)을 위해서 외부로부터 쓰기 데이터(Write Data)가 입력된다. 입력된 쓰기 데이터는 페이지 버퍼(330)에 로드될 것이다.
버퍼 영역으로의 프로그램 동작시, 페이지 버퍼(330)에 저장된 쓰기 데이터는 제 1 버퍼 영역(312)에 먼저 프로그램 된다. 그 후, 제 1 버퍼 영역(312)에 설정된 크기의 데이터가 모두 프로그램된 후 제 2 버퍼 영역(312)에 대한 프로그램 동작이 수행된다. 먼저, 페이지 단위(예를 들면, 2K Byte)의 데이터가 페이지 버퍼(330)에 로드되면, 페이지 버퍼(330)는 버퍼 영역(310)에 로드된 데이터를 프로그램 한다. 이때, 버퍼 영역(310)에 프로그램 되는 데이터는 싱글 레벨 셀(SLC) 방식에 의거하여 기입될 수 있다. 이러한 방식으로 복수의 페이지 단위의 데이터가 제 1 및 제 2 버퍼 영역(312, 314)에 프로그램 될 수 있다. 이러한 프로그램 절차는 데이터 경로(② 및 ③)로 표시되어 있다.
제 2 버퍼 영역(314)에 저장된 복수의 페이지 단위의 데이터를 메인 영역(320)의 타깃 영역으로 프로그램 하기 위해서는 제 2 버퍼 영역(314)에 대한 읽기 동작이 우선되어야 한다. 따라서, 제 2 버퍼 영역(314)에 저장된 복수의 페이지들이 페이지 버퍼(330)에 의해서 센싱된다. 이러한 동작은 데이터 경로(④)로 도시되어 있다. 센싱된 복수의 페이지 데이터는 페이지 버퍼(330)의 내부에 구비되는 복수의 래치들(미도시됨)에 저장되어 유지될 것이다. 버퍼 영역(310)에 대한 읽기 동작은 불휘발성 메모리 장치(300)의 외부 명령에 의해서 제어될 것이다.
제 2 버퍼 영역(314)에 대한 읽기가 완료되면, 불휘발성 메모리 장치(300)는 읽혀진 복수의 페이지들을 메인 영역(320)에 프로그램 하기 위한 쓰기 명령을 제공받는다. 쓰기 명령에는 타깃 영역(Target Area)에 대응하는 타깃 어드레스(Target address)가 포함될 수 있다. 이때, 페이지 버퍼(330)는 멀티 레벨 셀(MLC) 방식에 따라 타깃 영역(Target Area)에 복수의 페이지를 프로그램 할 수 있다. 예를 들면, 제 2 버퍼 영역(314)으로부터 읽어낸 복수의 페이지를 한꺼번에 프로그램 할 수 있다. 그리고 페이지 버퍼(330)는 이러한 프로그램 절차를 복수의 스텝 동안 반복할 수 있다. 이러한 절차는 데이터 경로(⑤)로 표시되어 있다.
상술한 데이터 경로(⑤)에 대한 프로그램 동작이 모두 종료된 경우, 불휘발성 메모리 장치(300)는 제 1 버퍼 영역(312)에 프로그램된 데이터를 이용하여 메인 영역(320)에 대한 프로그램 동작을 수행한다. 메인 영역(320)을 구성하는 메모리 셀들 중 마지막으로 프로그램된 페이지를 포함하는 메모리 블록의 일부 페이지들은 프로그램 되지 않은 상태인 오픈 상태로 존재할 가능성이 크다. 불휘발성 메모리 장치(300)는 이와 같은 오픈 상태로 존재하는 페이지들에 대한 프로그램을 수행하여 해당 메모리 블록의 모든 페이지들을 프로그램된 상태, 즉 클로즈 상태로 만든다. 이러한 절차는 데이터 경로(⑥ 및 ⑦)로 표시되어 있다.
상술한 바와 같이 본 발명의 다른 실시 예에 따른 프로그램 방법의 경우, 외부로부터 입력되는 쓰기 데이터를 페이지 버퍼(330)에서 바로 메인 영역(320)으로 프로그램 하지 않는다. 즉, 싱글 레벨 셀 방식의 제 2 버퍼 영역(314)에 먼저 프로그램 한 후, 메인 영역(320)으로 재프로그램 동작을 수행하므로, 불휘발성 메모리 장치(300)의 쓰기 속도가 향상될 수 있다. 여기에서, 데이터 경로(③ 및 ④)로 표시된 프로그램 방법은 OBP(on chip buffered program) 방식으로 불릴 수 있다. OBP 방식의 프로그램 방법은 쓰기 속도가 빠른 싱글 레벨 셀 방식의 메모리 셀들에 데이터를 먼저 기입을 하였다가 멀티 레벨 방식의 메모리 셀들로 데이터를 옮겨 기입한다. 따라서, 페이지 버퍼(330)에서 멀티 레벨 방식의 메모리 셀들로 바로 데이터를 기입하는 것보다 쓰기 속도가 향상될 수 있다.
도 7은 본 발명에 따른 불휘발성 메모리 장치의 프로그램 방법을 보여주는 순서도이다. 도 7을 참조하면, 외부로부터 입력되는 데이터의 프로그램 동작 시 마지막으로 프로그램된 메모리 블록의 오픈 페이지들 모두 프로그램 하는 방법이 도시되어 있다. 이는 싱글 레벨 셀 방식으로 관리되는 제 1 메모리 블록들에 멀티 레벨 셀 방식으로 관리되는 제 2 메모리 블록들의 소거 단위 크기로 프로그램한 데이터를 이용하여 수행된다.
S110 단계에서, 메모리 컨트롤러(210)는 외부로부터 입력되는 쓰기 데이터를 버퍼 영역(222)을 구성하는 제 1 메모리 블록들에 프로그램 하도록 불휘발성 메모리 장치(220)를 제어할 것이다. 이때, 제 1 메모리 블록들에 프로그램 되는 쓰기 데이터의 크기는 메인 영역(224)의 소거 단위의 크기에 따라 설정될 수 있다. 예를 들어, 메인 영역(224)을 구성하는 메모리 블록들이 트리플 레벨 셀 방식으로 관리되는 메모리 블록들이고, 소거 단위가 블록 단위라면 싱글 레벨 셀 방식으로 관리되는 3개의 제 1 메모리 블록들을 대상으로 프로그램 동작이 수행될 것이다.
S120 단계에서, 메모리 컨트롤러(210)는 제 1 메모리 블록들에 설정된 크기만큼의 데이터가 프로그램 되었는지를 확인한다. 만약, 입력되는 쓰기 데이터가 설정된 크기보다 작다면, 메모리 컨트롤러(210)는 제 1 메모리 블록들에 대한 프로그램 동작이 추가로 수행되도록 불휘발성 메모리 장치(220)를 제어할 것이다. 즉, 메모리 컨트롤러(210)는 제 1 메모리 블록들에 이미 기입된 쓰기 데이터를 유지한 상태에서 새롭게 입력되는 쓰기 데이터를 제 1 메모리 블록들에 이어서 프로그램 하도록 불휘발성 메모리 장치(220)를 제어할 것이다. 설정된 크기만큼의 데이터가 프로그램된 후에도 쓰기 데이터가 계속 입력되는 경우 S130 단계로 진행한다.
S130 단계에서, 메모리 컨트롤러(210)는 입력되는 쓰기 데이터를 메인 영역(224)을 구성하는 제 2 메모리 블록들에 프로그램 하도록 불휘발성 메모리 장치(220)를 제어한다. S130 단계에서 상술한 바와 같이 페이지 버퍼(130)가 제어 로직(150)의 제어에 따라 쓰기 데이터를 제 2 메모리 블록들에 기입할 것이다.
S140 단계에서, 컨트롤러(210)는 제 2 메모리 블록들에 대한 프로그램 동작이 종료되었는지를 판단한다. 예를 들어, 프로그램 동작이 일정 시간 동안 수행되지 않은 경우, 컨트롤러(210)는 제 2 메모리 블록들에 대한 프로그램이 종료되었다고 판단할 수 있다. 제 2 메모리 블록들에 대한 프로그램이 종료되었다고 판단되는 경우 S150 단계로 진행한다.
S150 단계에서, 컨트롤러(210)는 제 1 메모리 블록들에 프로그램 되어 있는 데이터를 제 2 메모리 블록들 중 특정 메모리 블록의 오픈 페이지들에 프로그램 한다. 여기에서, 특정 메모리 블록이란 마지막으로 프로그램된 페이지를 포함하는 메모리 블록이다. 이러한 메모리 블록의 페이지들 중 일부 페이지들을 프로그램된 상태이고 일부 페이지들은 프로그램 되지 않은 오픈 상태일 확률이 높을 것이다. 따라서, 컨트롤러(210)는 이러한 오픈 상태의 모든 페이지들을 대상으로 제 1 메모리 블록들에 프로그램된 데이터를 이용하여 프로그램 동작을 수행하도록 불휘발성 메모리 장치(220)를 제어한다. 이러한 프로그램 동작은 제 2 메모리 블록들에 대한 프로그램이 종료되었다고 판단된 직후 수행되므로, 오픈 상태로 존재하는 페이지들을 빠른 시간 안에 프로그램된 상태인 클로즈 상태로 변경할 수 있다.
이상에서, 순서도를 통해 설명된 본 발명의 프로그램 방법에 따르면, 불휘발성 메모리 장치(220)에 대한 프로그램 동작시 일부 페이지들이 오픈 상태로 존재하는 메모리 블록을 빠른 시간 내에 클로즈 상태로 변경할 수 있어, EPI 제약을 해소할 수 있다. 즉, 오픈 상태로 오랜 시간 존재하는 메모리 셀의 열화를 방지할 수 있어 불휘발성 메모리 장치(220)의 데이터 신뢰성 및 성능이 향상될 수 있다.
도 8은 도 1의 셀 어레이(110)를 구성하는 메모리 블록(BLKi)의 구조를 보여주는 사시도이다. 도 8을 참조하면, 메모리 블록(BLKi)은 제 1 내지 제 3 방향들(x, y, z)을 따라 신장된 구조물들을 포함한다.
먼저, 메모리 블록을 형성하기 위한 기판(511)이 제공된다. 예시적으로, 기판(511)은 제 1 도전형(Conductive type)을 갖는 웰(Well) 일 수 있다. 예를 들면, 기판(511)은 붕소(B, Boron)와 같은 3족 원소가 주입되어 형성된 P 웰 일 수 있다. 예를 들면, 기판(511)은 N 웰 내에 제공되는 포켓 P 웰 일 수 있다. 이하에서, 기판(511)은 P 웰(또는 포켓 P 웰)인 것으로 가정한다. 그러나 기판(511)은 P 도전형을 갖는 것으로 한정되지 않는다.
기판(511) 상에, 제 1 방향(y)을 따라 신장된 복수의 도핑 영역들(511~513)이 제공된다. 복수의 도핑 영역들(511~513)은 기판(511) 상에서 제 3 방향(x)을 따라 특정 거리만큼 이격되어 제공된다. 제 1 내지 제 3 도핑 영역들(511~513)은 기판(511)과 상이한 제 2 도전형을 갖는다. 예를 들면, 제 1 내지 제 3 도핑 영역들(511~513)은 N 도전형을 가질 수 있다. 이하에서, 제 1 내지 제 3 도핑 영역들(511~513)은 N 도전형을 갖는 것으로 가정한다. 그러나, 제 1 내지 제 3 도핑 영역들(511~513)은 N 도전형을 갖는 것으로 한정되지 않는다.
제 1 내지 제 3 도핑 영역들(511~513) 중 인접한 두 개의 도핑 영역들 사이에서, 복수의 절연 물질들(512)이 제 2 방향(z 방향)을 따라 기판(511) 상에 순차적으로 제공된다. 복수의 절연 물질들(512)은 제 2 방향(z)을 따라 특정 거리만큼 이격되어 제공된다. 복수의 절연 물질들(512)은 제 1 방향(y)을 따라 신장된다. 예시적으로, 복수의 절연 물질들(512)은 실리콘 산화막과 같은 절연 물질을 포함할 수 있다.
제 1 내지 제 3 도핑 영역들(511~513) 중 인접한 두 개의 도핑 영역들 사이에서, 제 1 방향(y)을 따라 순차적으로 배치되며 제 2 방향(z)을 따라 복수의 절연 물질들(512)을 관통하는 복수의 필라들이 제공된다. 예시적으로, 복수의 필라들은 절연 물질들(112)을 관통하여 기판(511)과 접촉할 수 있다.
채널막들(514)은 제 1 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예를 들면, 채널막들(514)은 기판(511)과 동일한 도전형 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 이하에서, 채널막들(514)은 P 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 채널막들(514)은 P 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예를 들면, 채널막들(514)은 도전형을 갖지 않는 진성 반도체(Intrinsic Semiconductor)를 포함할 수 있다.
절연 물질들(512) 중 최상부에 위치한 절연 물질의 상부면에 제공되는 정보 저장막은 제거될 수 있다. 예시적으로, 절연 물질들(512)의 측면들 중 필라들과 대향하는 측면에 제공되는 정보 저장막은 제거될 수 있다.
복수의 필라들 상에 복수의 드레인들(720)이 제공된다. 예시적으로, 드레인들(720)은 제 2 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예를 들면, 드레인들(720)은 N 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 이하에서, 드레인들(720)은 N 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 드레인들(720)은 N 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 드레인들(720)은 필라들의 채널막들(514)의 상부로 확장될 수 있다.
드레인들(720) 상에, 제 3 방향(x)으로 신장되며, 제 1 방향(y)을 따라 특정 거리만큼 이격된 비트 라인들(731, 732, 733)이 제공된다. 비트 라인들(731, 732, 733)은 드레인들(720)과 연결된다. 예시적으로, 드레인들(720) 및 비트 라인들(731, 732, 733)은 콘택 플러그들(미도시)을 통해 연결될 수 있다. 예시적으로, 비트 라인들(731, 732, 733)은 금속성 도전 물질들을 포함할 수 있다. 예시적으로, 비트 라인들(731, 732, 733)은 폴리 실리콘 등과 같은 비금속성 도전 물질들을 포함할 수 있다.
필라들(515) 각각은 인접한 정보 저장막들(516), 그리고 인접한 도전 물질들과 함께 하나의 셀 스트링을 구성한다. 즉, 필라들(515)은 정보 저장막들(516) 및 복수의 도전 물질들과 함께 복수의 셀 스트링들을 형성한다.
도 9는 본 발명의 실시 예에 따른 솔리드 스테이트 디스크(이하, SSD)를 포함하는 사용자 장치를 보여주는 블록도이다. 도 9를 참조하면, 사용자 장치(1000)는 호스트(1100)와 SSD(1200)를 포함한다. SSD(1200)는 SSD 컨트롤러(1210), 버퍼 메모리(1220), 그리고 불휘발성 메모리 장치(1230)를 포함한다.
SSD 컨트롤러(1210)는 호스트(1100)와 SSD(1200)와의 물리적 연결을 제공한다. 즉, SSD 컨트롤러(1210)는 호스트(1100)의 버스 포맷(Bus format)에 대응하여 SSD(1200)와의 인터페이싱을 제공한다. 특히, SSD 컨트롤러(1210)는 호스트(1100)로부터 제공되는 명령어를 디코딩한다. 디코딩된 결과에 따라, SSD 컨트롤러(1210)는 불휘발성 메모리 장치(1230)를 액세스한다. 호스트(1100)의 버스 포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다.
버퍼 메모리(1220)에는 호스트(1100)로부터 제공되는 쓰기 데이터 또는 불휘발성 메모리 장치(1230)로부터 읽혀진 데이터가 일시 저장된다. 호스트(1100)의 읽기 요청시에 불휘발성 메모리 장치(1230)에 존재하는 데이터가 캐시되어 있는 경우에는, 버퍼 메모리(1220)는 캐시된 데이터를 직접 호스트(1100)로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트(1100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(1200)의 메모리 채널의 전송 속도보다 월등히 빠르다. 즉, 호스트(1100)의 인터페이스 속도가 월등히 높은 경우, 대용량의 버퍼 메모리(1220)를 제공함으로써 속도 차이로 발생하는 퍼포먼스 저하를 최소화할 수 있다.
버퍼 메모리(1220)는 대용량의 보조 기억 장치로 사용되는 SSD(1200)에서 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)으로 제공될 수 있다. 하지만, 버퍼 메모리(1220)가 여기의 개시에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
불휘발성 메모리 장치(1230)는 SSD(1200)의 저장 매체로서 제공된다. 예를 들면, 불휘발성 메모리 장치(1230)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)로 제공될 수 있다. 불휘발성 메모리 장치(1230)는 복수의 메모리 장치로 구성될 수 있다. 이 경우, 각각의 메모리 장치들은 채널 단위로 SSD 컨트롤러(1210)와 연결된다. 저장 매체로서 불휘발성 메모리 장치(1230)가 낸드 플래시 메모리를 예로 들어 설명되었으나, 또 다른 불휘발성 메모리 장치들로 구성될 수 있다. 예를 들면, 저장 매체로서 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템도 적용될 수 있다. 불휘발성 메모리 장치(1230)는 버퍼 프로그램 동작을 위한 버퍼 영역과 메인 프로그램 동작을 위한 메인 영역을 포함한다.
SSD 컨트롤러(1210)는 쓰기 동작시 복수의 메모리 장치들 단위로 도 4에 설명된 방식의 프로그램을 수행할 수 있다. SSD(1200)는 호스트(1100)에 의한 접근 가능 시간을 충분히 제공할 수 있다. 본 발명의 쓰기 방식을 사용하는 경우, 쓰기 동작 후 메모리 블록에 오픈 상태로 남아있을 수 있는 페이지들을 매우 짧은 시간 안에 모두 프로그램된 상태인 클로즈 상태로 만들 수 있다. 따라서, EPI 특성을 관리할 필요가 없어 높은 성능의 SSD(1200)를 제공할 수 있다. 특히, 본 발명의 실시 예에 따른 SSD(1200)는 연속 데이터의 쓰기 동작시 성능이 향상될 수 있다.
도 10은 본 발명의 다른 실시 예에 따른 메모리 시스템(2000)을 예시적으로 보여주는 블록도이다. 도 10을 참조하면, 본 발명에 따른 메모리 시스템(2000)은 메모리 컨트롤러(2100)와 불휘발성 메모리 장치(2200)를 포함할 수 있다.
불휘발성 메모리 장치(2200)는 도 3 또는 도 5a 내지 5d의 불휘발성 메모리 장치들(220) 중 어느 하나와 실질적으로 동일하게 구성될 수 있다. 따라서, 불휘발성 메모리 장치(2200)에 대한 구체적인 설명은 생략하기로 한다.
메모리 컨트롤러(2100)는 불휘발성 메모리 장치(2200)를 제어하도록 구성될 수 있다. SRAM(2110)은 CPU(2120)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(2130)는 메모리 시스템(2000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 컨트롤러(2100)에 구비된 에러 정정 회로(2140)는 불휘발성 메모리 장치(2200)로부터 읽어 온 읽기 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(2150)는 본 발명의 불휘발성 메모리 장치(2200)와 인터페이싱 할 수 있다. CPU(2120)는 메모리 컨트롤러(2100)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(2000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.
메모리 컨트롤러(2100)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
본 발명에 따른 메모리 시스템(2000)은, 컴퓨터, 휴대용 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 사용자 장치들 중 하나에 적용될 수 있다.
메모리 컨트롤러(2100)는 쓰기 동작시 복수의 메모리 장치들 단위로 도 4에 설명된 방식의 프로그램을 수행한다. 본 발명의 쓰기 방식을 사용하는 경우, 쓰기 동작 후 메모리 블록에 오픈 상태로 남아있을 수 있는 페이지들을 매우 짧은 시간 안에 모두 프로그램된 상태인 클로즈 상태로 만들 수 있다. 따라서, EPI 특성을 관리할 필요가 없어 높은 성능의 메모리 시스템(2000)을 제공할 수 있다. 특히, 본 발명의 실시 예에 따른 메모리 시스템(2000)은 연속 데이터의 쓰기 동작시 성능이 향상될 수 있다.
도 11은 본 발명의 다른 실시 예에 따른 데이터 저장 장치(3000)를 예시적으로 보여주는 블록도이다. 도 11을 참조하면, 본 발명에 따른 데이터 저장 장치(3000)는 플래시 메모리 칩들(3100)과 플래시 컨트롤러(3200)를 포함할 수 있다. 플래시 컨트롤러(3200)는 데이터 저장 장치(3000) 외부로부터 수신된 제어 신호들에 기초하여 플래시 메모리 칩들(3100)을 제어할 수 있다.
또한, 플래시 메모리 칩들(3100)의 구성은 도 3 또는 도 5a 내지 5d의 불휘발성 메모리 장치들(220)과 실질적으로 동일하며, 멀티 칩으로 구성된다. 본 발명의 플래시 메모리 칩들(3100) 각각은 어레이들이 다층으로 적층된 스택 플래시 구조, 소스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 및 3차원 플래시 구조 중 어느 하나로 구성될 수 있다.
본 발명의 데이터 저장 장치(3000)는 메모리 카드 장치, SSD 장치, 멀티미디어 카드 장치, SD 장치, 메모리 스틱 장치, 하드 디스크 드라이브 장치, 하이브리드 드라이브 장치, 또는 범용 직렬 버스 플래시 장치를 구성할 수 있다. 예를 들면, 본 발명의 데이터 저장 장치(3000)는 디지털, 카메라, 개인 컴퓨터 등과 같은 사용자 장치를 사용하기 위한 산업 표준을 만족하는 카드를 구성할 수 있다.
플래시 컨트롤러(3200)는 쓰기 동작시 복수의 메모리 장치들 단위로 도 4에 설명된 방식의 프로그램을 수행한다. 본 발명의 쓰기 방식을 사용하는 경우, 쓰기 동작 후 메모리 블록에 오픈 상태로 남아있을 수 있는 페이지들을 매우 짧은 시간 안에 모두 프로그램된 상태인 클로즈 상태로 만들 수 있다. 따라서, EPI 특성을 관리할 필요가 없어 높은 성능의 데이터 저장 장치(3000)를 제공할 수 있다. 특히, 본 발명의 실시 예에 따른 데이터 저장 장치(3000)는 연속 데이터의 쓰기 동작시 성능이 향상될 수 있다.
도 12는 본 발명에 따른 저장 장치(4100) 및 그것을 포함하는 컴퓨팅 시스템(4000)의 개략적인 구성을 보여주는 도면이다. 도 12를 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 버스(4600)에 전기적으로 연결된 저장 장치(4100), 마이크로프로세서(4200), 램(4300), 유저 인터페이스(4400), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(4500)를 포함할 수 있다.
저장 장치(4100)의 구성은 도 3 또는 도 5a 내지 5d의 불휘발성 메모리 장치들(220)과 실질적으로 동일하며, 본 발명의 플래시 메모리는 어레이들이 다층으로 적층된 스택 플래시 구조, 소스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 및 3차원 플래시 구조 중 어느 하나로 구성될 수 있다.
본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리가 추가적으로 제공될 수 있다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있다. 메모리 컨트롤러(4110)와 플래시 메모리 장치(4120)는, 예를 들면, 데이터를 저장하는 데 불 휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
110: 셀 어레이 112, 222, 310: 버퍼 영역
124, 224, 320: 메인 영역 120: 행 디코더
130, 330: 페이지 버퍼 140: 입출력 버퍼
150: 제어 로직 210: 메모리 컨트롤러
220, 300: 불휘발성 메모리 장치 100: 저장 장치
1100 : 호스트 1200 : SSD
1210 : SSD 컨트롤러 1220 : 버퍼 메모리
1230 : 불휘발성 메모리 장치 2100 : 플래시 메모리
2200 : 메모리 컨트롤러 2210 : CPU
2220 : 호스트 인터페이스 2230 : SRAM
2240 : ECC 2260 : 메모리 인터페이스
3100 : 플래시 메모리 칩들 3200 : 플래시 인터페이스
4100 : 저장 장치 4200 : 마이크로프로세서
4300 : 램 4400 : 유저 인터페이스
4500 : 모뎀 4600 : 시스템 버스

Claims (10)

  1. 불휘발성 메모리 장치를 포함하는 저장 장치의 동작 방법에 있어서,
    상기 저장 장치의 외부로부터 연속적으로 입력되는 쓰기 데이터 중 설정된 크기의 제1 데이터를, 상기 불휘발성 메모리 장치의 버퍼 영역에 저장하는 버퍼 프로그램 동작을 수행하는 단계;
    상기 버퍼 프로그램 동작 이후, 상기 쓰기 데이터 중 상기 제1 데이터 뒤에 계속적으로 입력된 제2 데이터를, 상기 불휘발성 메모리 장치의 메인 영역에 저장하는 메인 프로그램 동작을 수행하는 단계; 및
    상기 메인 프로그램 동작이 완료된 후 마지막으로 프로그램된 페이지를 포함하는 상기 메인 영역의 메모리 블록의 오픈 페이지들을 대상으로 상기 버퍼 영역에 저장된 상기 제1 데이터에 속하는 데이터를 기입하는 클로징 프로그램 동작을 수행하는 단계를 포함하고,
    상기 설정된 크기의 데이터는 상기 불휘발성 메모리 장치의 상기 메인 영역의 소거 단위에 대응하는 방법.
  2. 제 1 항에 있어서,
    상기 버퍼 프로그램 동작을 수행하는 단계는 싱글 레벨 셀 방식을 이용하여 상기 버퍼 영역을 관리하는 단계를 포함하고,
    상기 메인 프로그램 동작 및 상기 클로징 프로그램 동작을 수행하는 단계는 멀티 레벨 셀 방식을 이용하여 상기 메인 영역을 관리하는 단계를 포함하는 방법.
  3. 제 1 항에 있어서,
    상기 클로징 프로그램 동작은 상기 메인 프로그램 동작이 완료된 후 수행되는 방법.
  4. 제 1 항에 있어서,
    상기 클로징 프로그램 동작은 상기 메인 프로그램 동작이 완료된 후 임계 시간 이내에 수행되는 방법.
  5. 제 4 항에 있어서,
    상기 임계 시간은 상기 불휘발성 메모리 장치의 소거 프로그램 간격 이하인 방법.
  6. 싱글 레벨 셀 방식에 의해 관리되는 제1 및 제2 버퍼 영역들과 멀티 레벨 셀 방식에 의해 관리되는 메인 영역을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서,
    외부 장치로부터 연속적으로 입력되는 쓰기 데이터 중 설정된 크기의 제1 데이터를 상기 제1 버퍼 영역에 저장하는 제1 프로그램 동작을 수행하는 단계;
    상기 제1 프로그램 동작 이후, 상기 쓰기 데이터 중 상기 제1 데이터 뒤에 계속적으로 입력된 제2 데이터를 상기 제2 버퍼 영역에 저장하는 제2 프로그램 동작을 수행하는 단계;
    상기 메인 영역에 상기 제2 버퍼 영역에 기입된 상기 제2 데이터를 저장하는 제3 프로그램 동작을 수행하는 단계; 및
    상기 메인 영역에 마지막으로 프로그램된 페이지를 포함하는 메모리 블록의 오픈 페이지들을 대상으로 상기 제1 버퍼 영역에 프로그램된 상기 제1 데이터에 속하는 데이터를 기입하는 제4 프로그램 동작을 수행하는 단계를 포함하는 방법.
  7. 제 6 항에 있어서,
    상기 설정된 크기의 데이터는 상기 메인 영역의 소거 단위에 대응하는 방법.
  8. 제 6 항에 있어서,
    상기 불휘발성 메모리 장치는 기판상의 복수의 메모리 블록들을 포함하고, 상기 복수의 메모리 블록들 각각은 상기 기판상의 복수의 스트링들을 포함하고, 상기 복수의 스트링들 각각은 상기 기판과 수직인 방향으로 적층된 복수의 메모리 셀들을 포함하는 방법.
  9. 제 6 항에 있어서,
    상기 제4 프로그램 동작은 상기 제3 프로그램 동작이 완료된 후 즉시 또는 임계 시간 이내에 수행되는 방법.
  10. 제 9 항에 있어서,
    상기 임계 시간은 상기 불휘발성 메모리 장치의 소거 프로그램 간격 이하인 방법.
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