KR101895605B1 - 플래시 메모리 장치 및 그것의 프로그램 방법 - Google Patents

플래시 메모리 장치 및 그것의 프로그램 방법 Download PDF

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Abstract

본 발명은 프로그램 속도가 향상된 플래시 메모리 장치 및 그것의 프로그램 방법을 제공한다. 본 발명에 따른 플래시 메모리 장치는 메인 영역 및 메인 영역에 저장될 데이터를 일시적으로 저장하는 버퍼 영역을 포함하는 메모리 셀 어레이, 버퍼 영역에 대해 버퍼 데이터의 쓰기 또는 읽기 동작을 수행하는 페이지 버퍼 및 버퍼 데이터의 쓰기 모드에 따라 버퍼 데이터의 쓰기 속도가 달라지도록 페이지 버퍼를 제어하는 제어 로직을 포함한다.

Description

플래시 메모리 장치 및 그것의 프로그램 방법{FLASH MEMORY DEVICE AND PROGRAM METHOD THEREOF}
본 발명은 플래시 메모리 장치 및 그것의 프로그램 방법에 관한 것으로, 보다 상세하게는 프로그램 속도를 향상시킨 플래시 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.
반도체 메모리 장치(Semiconductor Memory Device)는 크게 휘발성 메모리 장치(Volatile Memory Device)와 불휘발성 메모리 장치(Non-volatile Memory Device)로 구분된다. 휘발성 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불휘발성 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로 불휘발성 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다. 특히, 불휘발성 메모리 중에서 플래시 메모리(Flash memory)는 기존의 EEPROM에 비해 집적도가 높아, 대용량 보조 기억 장치로의 응용에 매우 유리하다.
본 발명의 목적은 프로그램 속도를 향상시킨 플래시 메모리 장치 및 그것의 프로그램 방법을 제공하는 데 있다.
본 발명에 따른 플래시 메모리 장치는 메인 영역 및 상기 메인 영역에 저장될 데이터를 일시적으로 저장하는 버퍼 영역을 포함하는 메모리 셀 어레이; 상기 버퍼 영역에 대해 버퍼 데이터의 쓰기 또는 읽기 동작을 수행하는 페이지 버퍼; 및
상기 버퍼 데이터의 쓰기 모드에 따라 상기 버퍼 데이터의 쓰기 속도가 달라지도록 페이지 버퍼를 제어하는 제어 로직을 포함한다.
실시 예로서, 상기 버퍼 영역은 제 1 버퍼 영역 및 제 2 버퍼 영역을 포함하고, 상기 버퍼 데이터는 상기 쓰기 모드에 따라 상기 제 1 버퍼 영역 또는 상기 제 2 버퍼 영역 중 어느 한 영역에 저장된다.
실시 예로서, 상기 제 1 버퍼 영역의 문턱 전압 산포는 상기 제 2 버퍼 영역의 문턱 전압 산포보다 넓을 수 있다.
실시 예로서, 상기 쓰기 모드는 고속(high speed) 쓰기 모드 또는 일반(normal) 쓰기 모드일 수 있다.
실시 예로서, 상기 버퍼 데이터의 쓰기 전압은 상기 일반 모드보다 상기 고속 모드에서 더 높을 수 있다.
실시 예로서, 상기 버퍼 데이터는 ISPP(Incremental Step Pulse Program) 펄스에 의해 프로그램되고, ISPP 펄스 증가 폭은 상기 일반 모드보다 상기 고속 모드에서 더 클 수 있다.
실시 예로서, 상기 버퍼 데이터의 쓰기 검증 전압은 상기 일반 모드보다 상기 고속 모드에서 더 낮을 수 있다.
실시 예로서, 상기 버퍼 데이터의 읽기 전압은 상기 일반 모드보다 상기 고속 모드에서 더 낮을 수 있다.
본 발명에 따른 메모리 셀 어레이의 프로그램 방법은 메인 영역 및 상기 메인 영역에 저장될 데이터를 일시적으로 저장하는 버퍼 영역을 포함하는 메모리 셀 어레이의 프로그램 방법에 있어서, 상기 버퍼 영역에 저장할 버퍼 데이터의 프로그램 모드를 결정하는 단계; 상기 결정된 프로그램 모드에 따라, 버퍼 데이터의 프로그램 파라미터(program parameter)들을 설정하는 단계; 상기 설정된 프로그램 파라미터들에 따라 상기 버퍼 데이터를 상기 버퍼 영역에 프로그램하는 단계를 포함한다.
실시 예로서, 상기 프로그램 모드는 고속(high speed) 모드 또는 일반(normal) 모드일 수 있다.
실시 예로서, 상기 프로그램 파라미터들은 상기 버퍼 데이터가 상기 일반 모드보다 상기 고속 모드에서 더 빠르게 프로그램되도록 설정될 수 있다.
실시 예로서, 상기 프로그램 파라미터들은 프로그램 전압 레벨을 포함할 수 있다.
실시 예로서, 상기 버퍼 영역은 제 1 버퍼 영역 및 제 2 버퍼 영역을 포함하고, 상기 버퍼 데이터는 상기 프로그램 모드에 따라 상기 제 1 버퍼 영역 또는 상기 제 2 버퍼 영역 중 어느 한 영역에 프로그램될 수 있다.
실시 예로서, 상기 버퍼 데이터의 쓰기 검증 전압은 상기 일반 모드보다 상기 고속 모드에서 더 낮을 수 있다.
실시 예로서, 상기 버퍼 데이터의 읽기 전압은 상기 일반 모드보다 상기 고속 모드에서 더 낮을 수 있다.
본 발명에 따르면, 프로그램 속도가 향상된 플래시 메모리 및 그것의 프로그램 방법이 제공된다.
도 1a 내지 1c는 플래시 메모리의 리프로그램 방법을 설명하기 위한 도면이다.
도 2는 종래의 메모리 시스템을 나타내는 블록도이다.
도 3은 플래시 메모리에 버퍼 영역을 포함하는 OBP 메모리 시스템을 나타내는 블록도이다.
도 4는 본 발명에 따른 메모리 시스템을 나타내는 블록도이다.
도 5는 본 발명에 따른 메모리 셀 어레이의 프로그램 방법을 나타내는 순서도이다.
도 6은 본 발명에 따른 버퍼 영역의 문턱 전압 산포를 나타내는 도면이다.
도 7은 본 발명의 실시 예에 따른 솔리드 스테이트 디스크(SSD) 시스템을 보여주는 블록도이다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 9는 본 발명의 실시 예에 따른 컴퓨팅 시스템을 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명들은 모두 청구된 발명의 부가적인 설명을 제공하기 위한 예시적인 것이다. 그러므로 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해 질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 부분이 어떤 구성요소를 포함한다고 언급되는 경우에, 이는 그 외의 다른 구성요소를 더 포함할 수도 있다는 것을 의미한다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
플래시 메모리 공정의 선폭이 좁아질수록, 공정은 미세해지고 집적 용량은 증가한다. 반면에, 메모리 셀들의 플로팅 게이트간의 커플링 효과는 증가한다. 따라서, 공정의 선폭이 좁아질수록, 플래시 메모리의 신뢰성은 감소한다.
특히, 플래시 메모리의 신뢰성 문제는 멀티 레벨 셀(Multi Level Cell, MLC)에서 중요하다. 1비트를 저장하는 싱글 레벨 셀(Single Level Cell, SLC)은 두 개의 타겟 상태를 가진다. 그러나, 2비트 이상을 저장하는 멀티 레벨 셀은 많은 수의 타겟 상태를 가지므로, 각 타겟 상태의 문턱 전압 분포가 서로 겹치지 않게 하는데 어려움을 갖는다. 이러한 문제는 하나의 셀에 3비트를 저장하는 멀티 레벨 셀(TLC, Triple Level Cell)에서 두드러진다.
이러한, 신뢰성 문제를 극복하기 위한 방법으로서 리프로그램(reprogram) 방법이 있다. 리프로그램은 복수의 프로그램 반복을 통해 각 타겟 상태가 갖는 문턱 전압 분포를 조밀하게 하는 프로그램 방법이다. 리프로그램 방법으로 멀티 레벨 셀을 프로그램하는 경우에는 하위 비트부터 순차적으로 프로그램하는 방법이 사용되지 않는다. 리프로그램 방법에서, 전체 타겟 상태에 대해 1회 프로그램을 하여 각 메모리 셀의 문턱 전압을 분포시킨후, 이어서 2회 또는 그 이상의 프로그램 동작을 반복하여 각 타겟 상태의 산포를 조밀하게 한다. 이하에서는 리프로그램 방법에 대해 보다 구체적으로 설명하기로 한다.
도 1a 내지 1c는 플래시 메모리의 리프로그램 방법을 설명하기 위한 도면이다. 도 1a 내지 1c를 참조하면 3비트를 저장하는 멀티 레벨 셀(TLC)의 문턱 전압 분포가 나타난다. 여기서, 플래시 메모리의 리프로그램은 3회의 프로그램 동작을 포함한다.
도 1a는 첫 번째 프로그램 동작을 수행한 후의 메모리 셀의 문턱 전압 분포를 나타내는 도면이다. 첫 번째 프로그램에 의해서는 각 타겟 상태간의 문턱 전압 분포가 서로 명확하게 구분되지 않는다. 예를 들어, 제 1 타겟 상태(11a)와 제 2 타겟 상태(12a)는 문턱 전압 분포에 있어서 서로 겹치는 부분(13a)을 갖는다. 따라서, 제 1 타겟 상태(11a)에 속하는 셀들 중 기준 문턱 전압(Vth1)보다 높은 문턱 전압을 갖는 메모리 셀은 데이터 신뢰성에 문제가 있을 수 있다. 마찬가지로, 제 2 타겟 상태(12a)에 속하는 셀들 중 기준 문턱 전압(Vth1)보다 낮은 문턱 전압을 갖는 메모리 셀도 데이터 신뢰성에 문제가 있을 수 있다.
도 1b는 두 번째 프로그램 동작을 수행한 후의 메모리 셀의 문턱 전압 분포를 나타내는 도면이다. 두 번째 프로그램이 수행되면, 각 타겟 상태간의 문턱 전압 분포는 좀 더 명확히 구분된다. 예를 들어, 제 1 타겟 상태(11b)와 제 2 타겟 상태(12a)간에 서로 겹치는 부분(13b)은 도 1a에서 보여지는 것보다 감소한다. 그러나, 여전히 제 1 타겟 상태(11b)에 속하는 셀들 중 기준 문턱 전압(Vth1)보다 높은 문턱 전압을 갖는 셀이 존재한다. 또한, 제 2 타겟 상태(12b)에 속하는 셀들 중 기준 문턱 전압(Vth1)보다 높은 문턱 전압을 갖는 셀도 존재한다. 따라서, 여전히 데이터 신뢰성 측면에서 문제점이 남아있다.
도 1c는 세 번째 프로그램 동작을 수행한 후의 메모리 셀의 문턱 전압 분포를 나타낸다. 세 번째 프로그램이 수행되면, 각 타겟 상태간의 문턱 전압 분포는 명확하게 구분된다. 예를 들어, 제 1 타겟 상태(11c)와 제 2 타겟 상태(12c)는 서로 겹치는 부분이 존재하지 않는다. 그리고, 제 1 타겟 상태(11c)에 속하는 셀들은 모두 기준 문턱 전압(Vth1)보다 낮은 문턱 전압을 갖는다. 또한, 제 2 타겟 상태(12c)에 속하는 셀들은 모두 기준 문턱 전압(Vth1)보다 높은 문턱 전압을 갖는다. 따라서, 각 타겟 상태가 온전하게 메모리 셀에 저장될 수 있다.
도 2는 종래의 메모리 시스템을 나타내는 블록도이다. 도 2를 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(21) 및 플래시 메모리(23)를 포함한다. 플래시 메모리(23)는 메모리 셀 어레이를 포함한다.
플래시 메모리(23)에는 데이터가 저장된다. 플래시 메모리(23)는 멀티 레벨 셀(Multi Level Cell) 또는 트리플 레벨 셀(Triple Level Cell)을 포함할 수 있다. 그리고, 메모리 컨트롤러(21)는 플래시 메모리(23)를 제어한다. 메모리 컨트롤러(21)가 플래시 메모리(23)를 제어하는 구체적인 방법 및 플래시 메모리(23)에 대해 데이터를 쓰거나 읽는 구체적인 방법은 당해 기술 분야에서 널리 알려져 있다. 따라서, 그에 대한 설명은 생략한다.
한편, 메모리 컨트롤러(21)는 SRAM(22)을 포함한다. SRAM(22)은 플래시 메모리(23)를 앞서 설명한 리프로그램 방법으로 프로그램하기 위한 버퍼 데이터가 저장된다. 구체적으로, 리프로그램 동작에서, 플래시 메모리(23)는 트리플 레벨 셀이 갖는 모든 타겟 상태를 동시에 프로그램한다. 따라서, 트리플 레벨 셀의 경우, 각 메모리 셀 마다 페이지 버퍼를 설정하기 위한 3비트 버퍼 데이터를 필요로 한다. SRAM(22)은 버퍼 데이터를 저장하고 저장된 버퍼 데이터를 페이지 버퍼에 제공한다.
그러나, SRAM(22)이 3비트 버퍼 데이터를 저장하게 되면, 필요한 SRAM(22)의 데이터 공간이 증가하고 이는 비용의 증가로 이어진다. 따라서, 플래시 메모리(23)의 일부 공간을 버퍼 메모리로서 활용하는 온 칩 버퍼 프로그램(OBP, On-chip Buffered Program)이 유용할 수 있다.
도 3은 메모리에 버퍼 영역을 포함하는 OBP 메모리 시스템을 나타내는 블록도이다. 도 3을 참조하면, 메모리 시스템(30)은 메모리 컨트롤러(31) 및 플래시 메모리(33)를 포함한다. 그리고, 메모리 컨트롤러(31)는 SRAM(32)를 포함한다. 플래시 메모리(33)는 제어 로직(34), 페이지 버퍼(35), 버퍼 영역(36) 및 메인 영역(37)을 포함한다.
메모리 컨트롤러(31)는 플래시 메모리(33)를 제어한다. SRAM(32)은 플래시 메모리(33)에 1비트 버퍼 데이터를 제공한다. 제공된 버퍼 데이터는 페이지 버퍼(35)를 통해 버퍼 영역(36)에 저장된다.
버퍼 영역(36)은 메인 영역(35)에 저장될 데이터를 일시적으로 저장하는 영역이다. 메인 영역(35)을 트리플 레벨 셀 방식으로 프로그램하는 경우, 페이지 버퍼(35)는 3비트 데이터가 설정되어야 한다. 버퍼 영역(36)은 SRAM(32)으로부터 수신한 1비트 버퍼 데이터들을 저장한다. 그리고, 페이지 버퍼(35)는 버퍼 영역(36)에 저장된 버퍼 데이터들을 3비트 단위로 모아서 읽어낸다. 그리고, 메인 영역(35)을 프로그램한다.
제어 로직(34)은 페이지 버퍼(35)에 의한 일련의 프로그램 과정을 제어한다. 제어 로직(34)과 페이지 버퍼(35)의 구체적인 동작에 대해서는 당해 기술 분야에 널리 알려저 있으므로, 그에 대한 설명은 생략한다.
이러한 구성에 따르면, 도 2에서 SRAM(22)이 제공한 3비트 데이터를 버퍼 영역(36)이 페이지 버퍼에 제공한다. 즉, SRAM(22)은 버퍼 영역(36)에 쓰여질 1비트 데이터만을 저장하므로, 필요한 SRAM(22)의 데이터 공간이 감소한다. 따라서, 비용이 절감될 수 있다.
그러나, 플래시 메모리의 일부를 버퍼 영역으로 활용하는 방법은 프로그램 속도를 저하시킬 수 있다. 메모리 셀을 프로그램하기 위해, 버퍼 영역(36)를 프로그램하고, 다시 버퍼 영역(36)에 저장된 데이터를 읽어내야 하기 때문이다. 따라서, 프로그램 속도를 증가시킬 개선책이 필요하다.
도 4는 본 발명에 따른 메모리 시스템을 나타내는 블록도이다. 도 4를 참조하면, 메모리 시스템(100)은 메모리 컨트롤러(110) 및 플래시 메모리(120)를 포함한다. 그리고, 메모리 컨트롤러(110)는 SRAM(111)을 포함한다. 플래시 메모리(120)는 제어 로직(121), 페이지 버퍼(122), 제 1 버퍼 영역(123), 제 2 버퍼 영역(124) 및 메인 영역(125)을 포함한다.
메모리 컨트롤러(110)는 플래시 메모리(120)를 제어한다. SRAM(111)은 플래시 메모리(120)에 1비트 버퍼 데이터를 제공한다. 제공된 버퍼 데이터는 페이지 버퍼(122)를 통해 버퍼 영역(123, 124)에 저장된다.
버퍼 영역(123, 124)은 메인 영역(125)에 저장될 데이터를 일시적으로 저장하는 영역이다. 메인 영역(125)을 트리플 레벨 셀 방식으로 프로그램하는 경우, 페이지 버퍼(1225)는 3비트 데이터가 설정되어야 한다. 버퍼 영역(123, 124)은 SRAM(111)으로부터 수신한 1비트 버퍼 데이터들을 저장한다. 그리고, 페이지 버퍼(122)는 버퍼 영역(123, 124)에 저장된 버퍼 데이터들을 3비트 단위로 모아서 읽어낸다. 그리고, 메인 영역(125)을 프로그램한다.
리프로그램 동작은 크게 버퍼 영역(123, 124)에 1비트 버퍼 데이터를 프로그램하는 제 1 동작, 버퍼 영역(123, 124)에 저장된 데이터를 읽어내는 제 2 동작 및 읽어낸 데이터를 페이지 버퍼(122)에 설정하고 메인 영역(125)을 프로그램하는 제 3 동작으로 구분될 수 있다. 이중, 제 1 동작의 동작시간이 전체 프로그램 시간의 20%이상을 차지한다. 따라서, 제 1 동작의 성능을 개선하면 전체 프로그램의 성능도 개선될 수 있다.
본 발명은 이를 위해, 제 1 동작에서 프로그램되는 버퍼 데이터를 두 가지 쓰기 모드로 프로그램한다. 쓰기 모드에 따라, 버퍼 데이터는 제 1 버퍼 영역(123) 또는 제 2 버퍼 영역(124)에 프로그램된다. 이때, 쓰기 모드에 따라 버퍼 데이터의 쓰기 속도를 달리함으로써 전체 프로그램 속도를 향상시키고자 한다. 쓰기 모드는 신뢰성 모드 또는 고속 모드가 있을 수 있다.
본 발명에서, 플래시 메모리(120)는 두 개의 버퍼 영역들(123, 124)을 포함한다. 각 버퍼 영역은 별개의 쓰기 모드에서 동작한다. 예를 들어, 제 1 버퍼 영역(123)은 신뢰성 모드에서 동작한다. 제 2 버퍼 영역(124)은 고속 모드에서 동작한다. 여기서, 신뢰성 모드는 데이터의 신뢰성을 유지한 프로그램 모드를 의미한다. 고속 모드는 데이터 프로그램 속도를 증가시킨 프로그램 모드를 의미한다. 일반적으로, 프로그램 속도를 향상시키면 데이터 신뢰성은 감소한다. 따라서, 데이터의 종류에 따라 쓰기 모드를 달리함으로써, 데이터 신뢰성이 보다 덜 중요한 데이터에 대해 고속 프로그램을 수행한다.
먼저, 메모리 컨트롤러(110)는 버퍼 데이터의 쓰기 모드를 결정한다. 신뢰성이 중요한 버퍼 데이터의 쓰기 모드는 신뢰성 모드로 결정된다. 데이터 신뢰성이 덜 중요한 버퍼 데이터의 쓰기 모드는 고속 모드로 결정된다. 실시 예로서, 메타 데이터 및 로그 데이터의 쓰기 모드는 신뢰성 모드일 수 있다. 또한, 임시 파일과 같은 일시적 데이터의 쓰기 모드는 고속 모드일 수 있다. 그리고, 메모리 컨트롤러(110)는 결정된 쓰기 모드를 플래시 메모리(120)에 제공한다.
제어 로직(121)은 결정된 쓰기 모드를 참조하여 페이지 버퍼(122)를 제어한다. 고속 모드에서, 페이지 버퍼(122)는 SRAM(111)으로부터 제공된 버퍼 데이터를 신뢰성 모드보다 빠른 속도로 제 2 버퍼 영역(124)에 프로그램한다.
버퍼 데이터의 프로그램 속도는 프로그램 전압을 증가시키고, ISPP(Incremental Step Pulse Program)의 전압 증가폭을 증가시킴으로써 증가될 수 있다. 단, 프로그램 속도를 증가시키면, 메모리 셀들의 문턱 전압 산포가 넓어지므로 데이터의 신뢰성은 낮아진다.
그리고, 페이지 버퍼(122)는 제 2 버퍼 영역(124)으로부터 버퍼 데이터를 읽어내어 멀티 레벨 셀을 프로그램한다. 실시 예로서, 트리플 레벨 셀을 프로그램하는 경우, 3비트 데이터가 페이지 버퍼에 설정되어야 한다. 페이지 버퍼(122)는 제 2 버퍼 영역(124)에 모여진 3비트 데이터를 읽어내어 메인 영역(125)을 프로그램한다.
이러한, 일련의 페이지 버퍼(122)의 동작은 제어 로직(121)에 의해 제어된다. 한편, 제어 로직(121) 및 페이지 버퍼(122)의 구체적인 구성 및 동작은 당해 기술 분야에 널리 알려져 있으므로 그에 대한 설명은 생략한다.
한편, 신뢰성 모드에서, 페이지 버퍼(122)는 SRAM(111)으로부터 제공된 버퍼 데이터를 고속 모드보다 느린 속도로 제 1 버퍼 영역(123)에 프로그램한다.
버퍼 데이터의 프로그램 속도는 프로그램 전압을 감소시키고, ISPP(Incremental Step Pulse Program)의 전압 증가폭을 감소시킴으로써 감소될 수 있다. 일반적으로, 프로그램 속도를 감소시키면, 메모리 셀들의 문턱 전압 산포가 좁어지므로 데이터의 신뢰성은 좋아질 수 있다.
그리고, 페이지 버퍼(122)는 제 1 버퍼 영역(123)으로부터 버퍼 데이터를 읽어내어 멀티 레벨 셀을 프로그램한다. 실시 예로서, 트리플 레벨 셀을 프로그램하는 경우, 3비트 데이터가 페이지 버퍼에 설정되어야 한다. 페이지 버퍼(122)는 제 1 버퍼 영역(123)에 모여진 3비트 데이터를 읽어내어 메인 영역(125)을 프로그램한다.
이러한, 일련의 페이지 버퍼(122)의 동작은 제어 로직(121)에 의해 제어된다. 한편, 제어 로직(121) 및 페이지 버퍼(122)의 구체적인 구성 및 동작은 당해 기술 분야에 널리 알려져 있으므로 그에 대한 설명은 생략한다.
한편, 여기서 증가 또는 감소된 프로그램 속도의 의미는 상대적인 속도를 의미한다. 즉, 신뢰성 모드는 고속 모드보다 감소된 속도로 버퍼 영역을 프로그램하는 것을 의미한다. 반면, 고속 모드는 신뢰성 모드보다 증가된 속도로 버퍼 영역을 프로그램하는 것을 의미한다.
위와 같은 구성에 따르면, 데이터의 종류에 따라, 일부 데이터에 대해 빠른 속도로 프로그램을 수행함으로써 전체 프로그램 성능을 향상시킬 수 있다.
도 5는 본 발명에 따른 메모리 셀 어레이의 프로그램 방법을 나타내는 순서도이다. 도 5를 참조하면, 프로그램 방법은 S110 단계 내지 S160 단계를 포함한다.
S110 단계에서, 메모리 컨트롤러(110, 도 4 참조)는 데이터의 종류를 결정한다. 데이터가 버퍼 데이터이면, S120 단계로 진행한다. 데이터가 버퍼 데이터가 아니면, 버퍼 영역(123, 124, 도 4 참조)에 저장되지 않으므로, 종료한다.
S120 단계에서, 메모리 컨트롤러(110)는 버퍼 데이터의 쓰기 모드를 결정한다. 쓰기 모드는 버퍼 데이터의 중요도에 따라 결정될 수 있다. 예를 들어, 버퍼 데이터가 신뢰성이 중요한 메타 데이터이면, 버퍼 데이터의 쓰기 모드는 신뢰성 모드로 결정된다. 반면에, 버퍼 데이터가 신뢰성이 중요하지 않은 일시적 데이터이면, 버퍼 데이터의 쓰기 모드는 고속 모드로 결정된다.
버퍼 데이터의 쓰기 모드가 고속 모드로 결정되면 S130 단계로 진행한다. 그렇지 않으면, S150 단계로 진행한다.
S130 단계에서, 제어 로직(121, 도 4 참조)은 버퍼 데이터의 프로그램 파라미터들을 고속 파라미터로 설정하도록 페이지 버퍼(122, 도 4 참조)를 제어한다. 여기서 프로그램 파라미터는 프로그램 전압, ISPP 펄스를 포함할 수 있다. 제어 로직(121) 및 페이지 버퍼(122)의 구체적인 구성 및 동작은 위에서 설명한 바와 같다.
S140 단계에서, 페이지 버퍼(122)는 설정된 프로그램 파라미터에 따라 버퍼 데이터를 버퍼 영역에 프로그램한다. 실시 예로서, 버퍼 영역은 일반 영역 및 고속 영역으로 구분될 수 있다. 이 경우, 버퍼 데이터는 고속 영역에 프로그램된다.
S150 단계에서, 제어 로직(121)은 버퍼 데이터의 프로그램 파라미터들을 일반 파라미터로 설정하도록 페이지 버퍼(122)를 제어한다. 여기서 프로그램 파라미터는 프로그램 전압, ISPP 펄스를 포함할 수 있다. 제어 로직(121) 및 페이지 버퍼(122)의 구체적인 구성 및 동작은 위에서 설명한 바와 같다.
S160 단계에서, 페이지 버퍼(122)는 설정된 프로그램 파라미터에 따라 버퍼 데이터를 버퍼 영역에 프로그램한다. 실시 예로서, 버퍼 데이터는 일반 영역에 프로그램될 수 있다.
위와 같은 프로그램 방법에 따르면, 버퍼 데이터의 쓰기 모드에 따라 버퍼 데이터의 프로그램 속도를 달리함으로써 전체적인 프로그램 속도가 향상될 수 있다.
도 6는 본 발명에 따른 버퍼 메모리의 문턱 전압 산포를 나타내는 도면이다. 도 6를 참조하면, 소거 문턱 전압 분포(210), 일반 버퍼 메모리(121, 도 4 참조)의 문턱 전압 분포(220, 이하 일반 문턱 전압 분포라 한다) 및 고속 버퍼 메모리(122, 도 4 참조)의 문턱 전압 분포(230, 이하 고속 문턱 전압 분포라 한다)가 나타난다.
소거 문턱 전압 분포(210)는 소거 상태의 문턱 전압 분포를 나타낸다. 일반 문턱 전압 분포(220)은 버퍼 데이터를 신뢰성 모드로 프로그램한 문턱 전압 분포를 나타낸다. 고속 문턱 전압 분포(220)는 버퍼 데이터를 고속 모드로 프로그램한 문턱 전압 분포를 나타낸다.
버퍼 데이터는 고속 모드에서 신뢰성 모드보다 높은 프로그램 전압 또는 증가된 ISPP(Incremental Step Pulse Program) 펄스에 의해 프로그램된다. 따라서, 고속 문턱 전압 분포(220)는 일반 문턱 전압 분포(210)보다 넓은 산포를 가진다. 실시 예로서, 여기서는 도시되지 않았지만, 소거의 경우에도 마찬가지 형태의 문턱 전압 분포를 가질 수 있다. 따라서, 고속 모드에서 버퍼 데이터를 프로그램 하는 경우, 버퍼 데이터의 신뢰성은 감소하지만, 프로그램 속도는 증가할 수 있다.
한편, 쓰기 모드에 따라 버퍼 데이터의 문턱 전압 분포가 도 6과 같이 달라지므로, 버퍼 데이터의 프로그램 검증 전압, 읽기 전압 또는 패스 전압이 달라질 수 있다. 고속 모드에서, 버퍼 데이터는 낮은 프로그램 검증 전압, 낮은 읽기 전압 또는 낮은 패스 전압을 사용하여 프로그램되거나 독출될 수 있다.
위와 같은 구성에 따르면, 메모리 시스템(100, 도 4 참조)은 버퍼 영역에 버퍼 데이터를 프로그램할 때 두 개의 쓰기 모드를 가진다. 프로그램 모드 중 고속 모드에서 버퍼 데이터는 증가된 프로그램 속도로 프로그램될 수 있다. 따라서, 전체적인 프로그램 속도가 향상될 수 있다.
도 7은 본 발명의 실시 예에 따른 솔리드 스테이트 디스크(이하, SSD)를 포함하는 사용자 장치를 보여주는 블록도이다. 도 7을 참조하면, 사용자 장치(1000)는 호스트(1100)와 SSD(1200)를 포함한다. SSD(1200)는 SSD 컨트롤러(1210), 버퍼 메모리(1220), 그리고 불휘발성 메모리 장치(1230)를 포함한다.
SSD 컨트롤러(1210)는 호스트(1100)와 SSD(1200)와의 물리적 연결을 제공한다. 즉, SSD 컨트롤러(1210)는 호스트(1100)의 버스 포맷(Bus format)에 대응하여 SSD(1200)와의 인터페이싱을 제공한다. 특히, SSD 컨트롤러(1210)는 호스트(1100)로부터 제공되는 명령어를 디코딩한다. 디코딩된 결과에 따라, SSD 컨트롤러(1210)는 불휘발성 메모리 장치(1230)를 액세스한다. 호스트(1100)의 버스 포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다.
불휘발성 메모리 장치(1230)는 버퍼 영역(미도시)을 포함할 수 있다. 불휘발성 메모리 장치(1230)는 버퍼 영역에 기록되는 버퍼 데이터의 종류에 따라 복수의 쓰기 모드로 버퍼 영역을 프로그램한다. 실시 예로서, 쓰기 모드는 고속 쓰기 모드 또는 신뢰성 쓰기 모드일 수 있다. 불휘발성 메모리 장치(1230)는 고속 모드에서 버퍼 데이터를 프로그램할 때, 더 빠른 속도로 프로그램한다. 실시 예로서, 불휘발성 메모리 장치(1230)는 쓰기 모드에 따라 버퍼 데이터를 각각 구분된 다른 영역에 저장할 수 있다.
그러한 구성에 따르면, 버퍼 메모리의 프로그램 속도가 증가하므로, 전체 프로그램 성능이 향상될 수 있다.
버퍼 메모리(1220)에는 호스트(1100)로부터 제공되는 쓰기 데이터 또는 불휘발성 메모리 장치(1230)로부터 읽혀진 데이터가 일시 저장된다. 호스트(1100)의 읽기 요청 시에 불휘발성 메모리 장치(1230)에 존재하는 데이터가 캐시되어 있는 경우에는, 버퍼 메모리(1220)는 캐시된 데이터를 직접 호스트(1100)로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트(1100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(1200)의 메모리 채널의 전송 속도보다 월등히 빠르다. 즉, 호스트(1100)의 인터페이스 속도가 월등히 높은 경우, 대용량의 버퍼 메모리(1220)를 제공함으로써 속도 차이로 발생하는 퍼포먼스 저하를 최소화할 수 있다.
버퍼 메모리(1220)는 대용량의 보조 기억 장치로 사용되는 SSD(1200)에서 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)으로 제공될 수 있다. 하지만, 버퍼 메모리(1220)가 여기의 개시에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
불휘발성 메모리 장치(1230)는 SSD(1200)의 저장 매체로서 제공된다. 예를 들면, 불휘발성 메모리 장치(1230)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)로 제공될 수 있다. 불휘발성 메모리 장치(1230)는 복수의 메모리 장치로 구성될 수 있다. 이 경우, 각각의 메모리 장치들은 채널 단위로 SSD 컨트롤러(1210)와 연결된다. 저장 매체로서 불휘발성 메모리 장치(1230)가 낸드 플래시 메모리를 예로 들어 설명되었으나, 또 다른 불휘발성 메모리 장치들로 구성될 수 있다. 예를 들면, 저장 매체로서 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템도 적용될 수 있다. 그리고 저장 매체로서 휘발성 메모리 장치(예를 들면, DRAM)이 포함될 수도 있다.
도 8은 본 발명에 따른 메모리 시스템(2000)을 간략히 보여주는 블록도이다. 도 8을 참조하면, 본 발명에 따른 메모리 시스템(2000)은 불휘발성 메모리 장치(2200)와 메모리 컨트롤러(2100)를 포함한다.
메모리 컨트롤러(2100)는 불휘발성 메모리 장치(2200)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(2200)와 메모리 컨트롤러(2100)의 결합에 의해 메모리 카드로 제공될 수 있을 것이다. SRAM(2110)은 프로세싱 유닛(2120)의 동작 메모리로 사용된다. 여기서, SRAM(2110)에는 각각의 페이지 데이터들에 대한 업데이트 횟수를 저장하기 위한 룩-업 테이블이 구성될 수 있다. 호스트 인터페이스(2130)는 메모리 시스템(2000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(2140)은 불휘발성 메모리 장치(2200)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(2150)는 본 발명의 불휘발성 메모리 장치(2200)와 인터페이싱한다. 프로세싱 유닛(2120)은 메모리 컨트롤러(2100)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(2000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
불휘발성 메모리 장치(2200)는 버퍼 영역(미도시)을 포함할 수 있다. 불휘발성 메모리 장치(2200)는 버퍼 영역에 기록되는 버퍼 데이터의 종류에 따라 복수의 쓰기 모드로 버퍼 영역을 프로그램한다. 실시 예로서, 쓰기 모드는 고속 쓰기 모드 또는 신뢰성 쓰기 모드일 수 있다. 불휘발성 메모리 장치(2200)는 고속 모드에서 버퍼 데이터를 프로그램할 때, 더 빠른 속도로 프로그램한다. 실시 예로서, 불휘발성 메모리 장치(2200)는 쓰기 모드에 따라 버퍼 데이터를 각각 구분된 다른 영역에 저장할 수 있다.
그러한 구성에 따르면, 버퍼 메모리의 프로그램 속도가 증가하므로 전체 프로그램 성능이 향상된다.
불휘발성 메모리 장치(2200)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(2000)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 이 경우, 메모리 컨트롤러(2100)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 9에는 플래시 메모리 장치(3120)를 포함한 컴퓨팅 시스템(3000)이 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템(3000)은 시스템 버스(3600)에 전기적으로 연결된 마이크로프로세서(3200), 램(3300), 사용자 인터페이스(3400), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(3500) 및 메모리 시스템(3100)을 포함한다. 메모리 시스템(3100)은 도 7의 SSD 또는 도 8에 도시된 메모리 시스템과 실질적으로 동일하게 구성될 것이다.
본 발명에 따른 컴퓨팅 시스템(3000)이 모바일 장치인 경우, 컴퓨팅 시스템(3000)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(3000)에는 응용 칩세트(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(3100)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(3100)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
마이크로프로세서(3200)로부터 쓰기 요청이 발생하면, 불휘발성 메모리 장치(3120)는 데이터를 프로그램한다. 불휘발성 메모리 장치(3120)는 버퍼 영역(미도시)을 포함할 수 있다. 불휘발성 메모리 장치(3120)는 버퍼 영역에 기록되는 버퍼 데이터의 종류에 따라 복수의 쓰기 모드로 버퍼 영역을 프로그램한다. 실시 예로서, 쓰기 모드는 고속 쓰기 모드 또는 신뢰성 쓰기 모드일 수 있다. 불휘발성 메모리 장치(3120)는 고속 모드에서 버퍼 데이터를 프로그램할 때, 더 빠른 속도로 프로그램한다. 실시 예로서, 불휘발성 메모리 장치(3120)는 쓰기 모드에 따라 버퍼 데이터를 각각 구분된 다른 영역에 저장할 수 있다.
그러한 구성에 따르면, 버퍼 메모리의 프로그램 속도가 증가하므로, 전체 프로그램 성능이 향상될 수 있다.
본 발명에 따른 불휘발성 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예를 들어 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한 각 실시 예는 여러 가지 형태로 변형될 수 있다. 또한, 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허 청구범위뿐만 아니라 이 발명의 특허 청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (10)

  1. 메인 영역 및 상기 메인 영역과 구분되고, 상기 메인 영역에 저장될 데이터를 임시 저장하도록 구성된 제1 및 제2 버퍼 영역들을 포함하는 메모리 셀 어레이;
    상기 제1 및 제2 버퍼 영역에 대해 버퍼 데이터를 프로그램하도록 구성된 페이지 버퍼; 및
    상기 버퍼 데이터의 쓰기 모드가 고속 모드인 경우, 상기 제1 버퍼 영역에 상기 버퍼 데이터가 저장되고, 상기 버퍼 데이터의 상기 쓰기 모드가 신뢰성 모드인 경우, 상기 제2 버퍼 영역에 상기 버퍼 데이터가 저장되도록 상기 페이지 버퍼를 제어하도록 구성된 제어 로직을 포함하고,
    상기 제어 로직은 상기 제1 버퍼 영역 또는 상기 제2 버퍼 영역에 저장된 상기 버퍼 데이터가 상기 메인 영역에 프로그램되도록 상기 페이지 버퍼를 제어하도록 구성되고,
    상기 메모리 셀 어레이는 M-비트(단, M은 1보다 큰 정수)를 저장하는 멀티 레벨 셀들을 포함하고, 상기 버퍼 데이터는 상기 고속 모드 및 상기 신뢰성 모드 동안 1-비트의 데이터로서 상기 제1 및 제2 버퍼 영역들에 각각 저장되고,
    상기 버퍼 데이터는 ISPP(Incremental Step Pulse Program) 펄스에 의해 프로그램되고, 상기 고속 모드 동안 상기 ISPP 펄스의 증가량은 상기 신뢰성 모드 동안의 상기 ISPP 펄스의 증가량보다 큰 플래시 메모리 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 버퍼 영역의 문턱 전압 산포는 상기 제 2 버퍼 영역의 문턱 전압 산포보다 넓은 플래시 메모리 장치.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 고속 모드 동안의 상기 ISPP 펄스의 크기는 상기 신뢰성 모드 동안의 상기 ISPP 펄스의 크기보다 큰 플래시 메모리 장치.
  6. 제 1 항에 있어서,
    상기 고속 모드 동안의 검증 전압은 상기 신뢰성 모드 동안의 검증 전압보다 낮은 플래시 메모리 장치.
  7. 메인 영역 및 상기 메인 영역과 구분된 제1 및 제2 버퍼 영역들에 저장될 데이터를 포함하는 메모리 셀 어레이의 프로그램 방법에 있어서,
    버퍼 데이터를 수신하고, 상기 버퍼 데이터에 대한 쓰기 모드를 판별하는 단계;
    상기 판별된 쓰기 모드가 고속 모드인 경우, 상기 버퍼 데이터를 상기 제1 버퍼 영역에 프로그램하고, 상기 판별된 쓰기 모드가 신뢰성 모드인 경우, 상기 버퍼 데이터를 상기 제2 버퍼 영역에 프로그램하는 단계; 및
    상기 제1 버퍼 영역 또는 상기 제2 버퍼 영역에 저장된 상기 버퍼 데이터를 상기 메인 영역에 프로그램하는 단계를 포함하고,
    상기 버퍼 데이터는 ISPP(Incremental Step Pulse Program) 펄스를 사용하여 프로그램되고, 상기 고속 모드 동간의 상기 ISPP 펄스의 증가량은 상기 신뢰성 모드 동안의 상기 ISPP 펄스의 증가량보다 큰 프로그램 방법.
  8. 삭제
  9. 제 7 항에 있어서,
    상기 고속 모드 동안의 상기 ISPP 펄스의 크기는 상기 신뢰성 모드 동안의 상기 ISPP 펄스의 크기보다 큰 프로그램 방법.
  10. 메인 영역 및 상기 메인 영역과 구분되고, 상기 메인 영역에 저장될 데이터를 임시 저장하도록 구성된 제1 및 제2 버퍼 영역들을 포함하는 메모리 셀 어레이;
    상기 제1 및 제2 버퍼 영역에 대해 버퍼 데이터를 프로그램하도록 구성된 페이지 버퍼; 및
    상기 버퍼 데이터의 쓰기 모드가 고속 모드인 경우, 상기 제1 버퍼 영역에 상기 버퍼 데이터가 저장되고, 상기 버퍼 데이터의 상기 쓰기 모드가 신뢰성 모드인 경우, 상기 제2 버퍼 영역에 상기 버퍼 데이터가 저장되도록 상기 페이지 버퍼를 제어하도록 구성된 제어 로직을 포함하고,
    상기 메모리 셀 어레이는 M-비트(단, M은 1보다 큰 정수)를 저장하는 멀티 레벨 셀들을 포함하고, 상기 버퍼 데이터는 상기 고속 모드 및 상기 신뢰성 모드 동안 1-비트의 데이터로서 상기 제1 및 제2 버퍼 영역들에 각각 저장되고,
    상기 버퍼 데이터는 ISPP(Incremental Step Pulse Program) 펄스에 의해 프로그램되고, 상기 고속 모드 동안 상기 ISPP 펄스의 증가량은 상기 신뢰성 모드 동안의 상기 ISPP 펄스의 증가량보다 큰 플래시 메모리 장치.
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