JP2012212485A - 半導体装置 - Google Patents

Abstract

【課題】
実施形態は、ベリファイ動作の誤判定を低減可能な半導体装置を提供する。
【解決手段】
本実施形態の半導体装置は、偶数番目のワード線に接続された偶数メモリセルと、奇数番目のワード線に接続された奇数メモリセルと、前記偶数番目のワード線に接続された偶数コントロールゲート線と、前記奇数番目のワード線に接続された奇数コントロールゲート線と、前記偶数メモリセル及び前記奇数メモリセルに対して交互にベリファイ動作を行う制御部と、複数の前記偶数コントロールゲート線は相互に隣接し、複数の前記奇数コントロールゲート線は相互に隣接し、前記偶数コントロールゲート線に第１の電圧が供給され、前記奇数コントロールゲート線に第２の電圧が供給されることを特徴とする。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関し、例えば、ＮＡＮＤ型フラッシュメモリを備えた半導体装置に関する。

近年、電気的にプログラム及び消去可能な不揮発性の半導体装置（例えば、ＥＥＰＲＯＭ）は、携帯電話やデジタルスチルカメラなどの電子機器に広く用いられている。この不揮発性の半導体装置は、例えばフローティングゲートに電荷が蓄積されているか否かで２値またはそれ以上の情報を記録し、フローティングゲートの電荷の有無によるソース領域とドレイン領域との間の導通の変化によって情報を読み取る。

特開２０１０−４０１３１号公報

実施形態は、ベリファイ動作の誤判定を低減可能な半導体装置を提供する。

本実施形態の半導体装置によれば、偶数番目のワード線に接続された偶数メモリセルと、奇数番目のワード線に接続された奇数メモリセルと、前記偶数番目のワード線に接続された偶数コントロールゲート線と、前記奇数番目のワード線に接続された奇数コントロールゲート線と、前記偶数メモリセル及び前記奇数メモリセルに対して交互にベリファイ動作を行う制御部と、複数の前記偶数コントロールゲート線は相互に隣接し、複数の前記奇数コントロールゲート線は相互に隣接し、前記偶数コントロールゲート線に第１の電圧が供給され、前記奇数コントロールゲート線に第２の電圧が供給されることを特徴とする。

第１実施形態の半導体装置を示すブロック図。 メモリセルトランジスタの閾値分布を示す図。 第１実施形態のロウデコーダを示す模式図。 第１実施形態の消去ベリファイ動作を示すタイミングチャート図。 変形例１のロウデコーダを示す模式図。 変形例２のロウデコーダを示す模式図。 変形例３のロウデコーダを示す模式図。 第２実施形態のロウデコーダを示す模式図。

（第１の実施形態）
次に、第１の実施形態について図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。

［半導体装置の構成］
第１の実施形態に係る半導体装置について、図１のブロック図を用いて説明する。

１．全体構成
図１に示すように本実施形態に係る半導体装置は、メモリセルアレイ１、第１及び第２ロウデータ２−１，２−２、データ入出力回路３、制御部４、センスアンプ５、及びドライバ回路６を備える。

１−１．メモリセルアレイ１の構成例について
メモリセルアレイ１は、複数の不揮発性のメモリセルトランジスタＭＴを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）。ブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性のメモリセルトランジスタＭＴが直列接続された複数のＮＡＮＤストリング１０を備えている。ＮＡＮＤストリング１０の各々は、例えば６４個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。

メモリセルトランジスタＭＴは、２値以上のデータを保持可能とする。このメモリセルトランジスタＭＴの構造は、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（電荷導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだＦＧ構造である。なお、メモリセルトランジスタＭＴの構造は、ＭＯＮＯＳ型であっても良い。ＭＯＮＯＳ型とは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲートとを有した構造である。

メモリセルトランジスタＭＴの制御ゲートはワード線ＷＬに電気的に接続され、ドレインはビット線ＢＬに電気的に接続され、ソースはソース線ＳＬに電気的に接続されている。またメモリセルトランジスタＭＴは、ｎチャネルＭＯＳトランジスタである。なお、メモリセルトランジスタＭＴの個数は６４個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるものではない。

またメモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、それらの電流経路が直列接続されるようにして配置される。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続される。

同一行にあるメモリセルトランジスタＭＴの制御ゲートはワード線ＷＬ０〜ＷＬ６３のいずれかに共通接続され、同一行にあるメモリセルトランジスタＭＴの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお、説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ６３を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎに共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ（ｎ：自然数）。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。

また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルトランジスタＭＴはブロックＢＬＫ単位で一括してデータが消去される。

１−２．メモリセルトランジスタＭＴの閾値分布について
図２を用いて上記メモリセルトランジスタＭＴの閾値分布について説明する。図２は、横軸に閾値分布（電圧）をとり、縦軸にメモリセルトランジスタＭＴの数を示したグラフである。

図示するように、各々のメモリセルトランジスタＭＴは、例えば２値（2-levels）のデータ（１ビットデータ）を保持できる。すなわち、メモリセルトランジスタＭＴは、閾値電圧Ｖｔｈの低い順に“１”、及び“０”の２種のデータを保持できる。

メモリセルトランジスタＭＴにおける“１” データの閾値電圧Ｖｔｈ０は、Ｖｔｈ０＜Ｖ０１である。“０”データの閾値電圧Ｖｔｈ１は、Ｖ０１＜Ｖｔｈ１である。このようにメモリセルトランジスタＭＴは、閾値に応じて“０”データ、及び“１”データの１ビットデータを保持可能とされている。メモリセルトランジスタＭＴは、消去状態において、“１”データ（例えば負電圧）に設定され、データを書き込み、電荷蓄積層に電荷を注入することによって正の閾値電圧に設定される。

１−３．ロウデコーダ２について
図１に戻ってロウデコーダ２について説明する。ロウデコーダ２は、第１ロウデコーダ２−１と、第２ロウデコーダ２−２を有する。第１ロウデコーダ２−１は、偶数のブロック（ＢＬＫ０，ＢＬＫ２，ＢＬＫ４，…）に接続されており、第２ロウデコーダ２−２は、奇数のブロック（ＢＬＫ１，ＢＬＫ３，ＢＬＫ５，…）に接続されている。第１及び第２ロウデコーダ２−１，２−２は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部４から与えられるブロック選択信号をデコードし、その結果に基づいてブロックＢＬＫを選択する。選択されたブロックＢＬＫに対して、書き込み電圧、読み出し電圧、及び消去電圧のいずれかを転送する。具体的には、ロウデコーダ２−１，２−２は書き込み電圧として、書き込み対象のメモリセルトランジスタＭＴに転送する選択書き込み電圧（以下、電圧Ｖｐｇｍ）とそれ以外のメモリセルトランジスタＭＴに転送する非選択書き込み電圧（以下、電圧Ｖｐａｓｓ）を転送する。また、ロウデコーダ２−１，２−２は、読み出し電圧として、読み出し対象のメモリセルトランジスタＭＴに転送する選択読み出し電圧（以下、Ｖｃｇｒ）とそれ以外のメモリセルトランジスタＭＴに転送する非選択読み出し電圧（以下、電圧Ｖｒｅａｄ）を転送する。また、消去時には、選択ブロックＢＬＫを貫通する全ワード線ＷＬにゼロ電位を転送する。なお、この際、メモリセルトランジスタＭＴが配置される半導体基板（ウェル領域）には、正の高電圧が印加される。

１−４．制御部４について
制御部４は、半導体装置全体の動作を制御する。すなわち、データ入出力回路３を介して、図示せぬホストから与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。制御部４はアドレス、及び動作シーケンスに基づき、ブロック選択信号／カラム選択信号を生成する。

制御部４は、前述したブロック選択信号をロウデコーダ２−１，２−２に出力する。また、制御部４はカラム選択信号をセンスアンプ５に出力する。カラム選択信号とは、センスアンプ５のカラム方向を選択する信号である。

また、制御部４には、図示せぬメモリコントローラから供給された制御信号が与えられる。制御部４は供給された制御信号により、図示せぬＩ／Ｏ端子を介してホストからデータ入出力回路３に供給された信号がアドレスであるのか、データであるのかを区別する。

１−５．センスアンプ５について
センスアンプ５は、データの読み出し時にメモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータをセンスして増幅する。またデータの書き込み時には、対応するビット線ＢＬに書き込みデータを転送する。具体的には、ビット線ＢＬを所定の電圧にプリチャージした後、ロウデコーダ２により選択されたＮＡＮＤストリング１０によってビット線ＢＬを放電させ、そのビット線ＢＬの放電状態をセンスする。つまり、センスアンプ５でビット線ＢＬの電圧を増幅してメモリセルトランジスタＭＴの有するデータをセンスする。

なお、データの読み出し及び書き込みは、隣接する２本のビット線ＢＬのうちの１本ずつ行われる。隣接する２本のビット線ＢＬの組は、それぞれビット線ＢＬ０、ビット線ＢＬ１の組、ビット線ＢＬ２、ビット線ＢＬ３の組、ビット線ＢＬ４、ビット線ＢＬ５の組であり、以下同様である。すなわち、ｎ本のビット線ＢＬのうち、ｎ／２本のビット線ＢＬに対して、一括して読み出し及び書き込みが行われる。以下では、ビット線ＢＬの１組のうち、読み出しまたは書き込み対象となるビット線ＢＬを選択ビット線ＢＬと呼び、非対象となるビット線ＢＬを非選択ビット線ＢＬと呼ぶ。

１−６．ドライバ回路
ドライバ回路６は、セレクトゲート線ＳＧＤ１、ＳＧＳ１毎に設けられたセレクトゲート線ドライバ（図示略）、及びワード線ＷＬ毎に設けられたワード線ドライバ（図示略）を備える。

制御部４から与えられるページアドレスのデコード結果に応じて、ブロックＢＬＫが選択される。ワード線ドライバは選択されたワード線ＷＬを介してドライバ回路６から与えられた必要とされる電圧を、この選択ブロックＢＬＫ内に設けられたメモリセルトランジスタＭＴの制御ゲートに転送する。またセレクトゲート線ドライバ（第１セレクトゲート線ドライバともいう）は、選択ブロックＢＬＫに対応するセレクトゲート線ＳＧＤ１を介し、必要とする電圧を選択トランジスタＳＴ１のゲートに転送する。この時、第１セレクトゲート線ドライバは選択トランジスタＳＴ１のゲートに信号ｓｇｄを転送する。具体的には、第１セレクトゲート線ドライバは、データの書き込み時、読み出し時、消去時、更にはデータのベリファイ時に、セレクトゲート線ＳＧＤ１を介して、例えば信号ｓｇｄを選択トランジスタＳＴ１のゲートに転送する。なお、信号ｓｇｄは、その信号が‘Ｌ’レベルであった場合、０[Ｖ]とされ、‘Ｈ’レベルであった場合電圧ＶＤＤ（例えば、１．８[Ｖ]）する。

また、第１セレクトゲート線ドライバと同様に第２セレクトゲート線ドライバは、選択ブロックＢＬＫに対応するセレクトゲート線ＳＧＳ１を介し、データの書き込み時、読み出し時、データのベリファイ時にセレクトゲート線ＳＧＳ１を介してそれぞれ必要とする電圧を選択トランジスタＳＴ２のゲートに転送する。この時、第２セレクトゲート線ドライバは選択トランジスタＳＴ２のゲートに信号ｓｇｓを転送する。信号ｓｇｓは、その信号が‘Ｌ’レベルであった場合０[Ｖ]とされ、‘Ｈ’レベルであった場合電圧ＶＤＤとする。

２−１．ロウデコーダの詳細な構成について
本実施形態のロウデコーダ２−１，２−２の詳細な構成を、図３を用いて説明する。なお、ロウデコーダ２−１，２−２はいずれも構成が同一であるため、ロウデコーダ２−１を例として説明する。

ロウデコーダ２−１は、複数のコントロールゲート線ＣＧ＜０＞〜ＣＧ＜６３＞と、２本のダミーコントロールゲート線ＣＧＤＳ，ＣＧＤＤと、転送トランジスタ（図示略）を有する。

本実施形態の半導体装置では、偶数番目のコントロールゲート線ＣＧ＜０＞，ＣＧ＜２＞，…と奇数番目のコントロールゲート線ＣＧ＜１＞，ＣＧ＜３＞，…とは分けて配置される。すなわち、コントロールゲート線ＣＧ＜０＞に対して、コントロールゲート線ＣＧ＜２＞は隣接し、コントロールゲート線ＣＧ＜２＞に対して、コントロールゲート線ＣＧ＜４＞は隣接する。同様に、コントロールゲート線ＣＧ＜６０＞に対して、コントロールゲート線ＣＧ＜６２＞は隣接する。一方で、コントロールゲート線ＣＧ＜１＞に対して、コントロールゲート線ＣＧ＜３＞は隣接し、コントロールゲート線ＣＧ＜３＞に対して、コントロールゲート線ＣＧ＜５＞は隣接する。同様に、コントロールゲート線ＣＧ＜６１＞に対して、コントロールゲート線ＣＧ＜６３＞は隣接する。

図３に示すように、コントロールゲート線ＣＧ＜６３＞は、コントロールゲート線ＣＧ＜０＞に隣接する。ダミーコントロールゲート線ＣＧＤＤ，ＣＧＤＳは、コントロールゲート線ＣＧ＜０＞〜ＣＧ＜６３＞を挟むように両端に形成される。

コントロールゲート線ＣＧ＜０＞は、ワード線ＷＬ０に転送トランジスタを介して接続される。同様に、コントロールゲート線ＣＧ＜ｋ＞（ｋは自然数）は、ワード線ＷＬｋに転送トランジスタを介して接続される。

つまり、転送トランジスタの電源経路の一端は、コントロールゲート線ＣＧに接続されており、電源経路の他端は、ワード線ＷＬに接続される。この転送トランジスタのゲートには、ブロックデコーダ（図示略）の出力信号（Ｈレベル、Ｌレベル）が入力される。その結果、選択されたブロックＢＬＫに対応する転送トランジスタはオン状態となり、ドライバ回路７から所望の電圧が転送される。他方、非選択のブロックに対応するトランジスタはオフ状態となり、カットオフされる。

［半導体装置の動作方法］
次に、本実施形態の半導体装置の消去動作について、図１、図３、及び図４を用いて説明する。なお、説明の便宜上、本実施形態の半導体装置の消去動作について、選択されたブロックＢＬＫ内のメモリセルの消去動作を一括して行ったのちに、偶数番目のワード線ＷＬに接続されたメモリセル（偶数メモリセル）に消去ベリファイ動作を行い、奇数番目のワード線ＷＬに接続されたメモリセル（奇数メモリセル）に消去ベリファイ動作を行う例を用いて説明する。

＜偶数メモリセルの消去ベリファイ動作＞
（１）まず、図４に示す時刻ｔ１から、選択されたブロックＢＬＫにおいて、ドライバ回路６は、偶数番目のコントロールゲート線ＣＧ＜０＞，ＣＧ＜２＞，…に対して、Ｖｓｓ（０Ｖ）を供給し、奇数番目のコントロールゲート線ＣＧ＜１＞，ＣＧ＜３＞，…に対して、Ｖｒｅａｄ（Ｖｓｓと比較して高電圧）を供給する。その結果、偶数番目のワード線ＷＬには、Ｖｓｓが転送されて、奇数番目のワード線ＷＬには、Ｖｒｅａｄが転送される。

（２）選択トランジスタＳＴ２をオフ状態、選択トランジスタＳＴ１をオン状態として、ビット線ＢＬにプリチャージを行う。

（３）ビット線ＢＬのプリチャージののち、時刻ｔ２において選択トランジスタＳＴ２をオン状態として、センス動作を行う。これにより、偶数番目のコントロールゲート線ＣＧ＜０＞，ＣＧ＜２＞，…に対して消去ベリファイ動作を行うことができる。

＜奇数メモリセルの消去ベリファイ動作＞
そして、偶数メモリセルの消去ベリファイ動作ののち、奇数メモリセルの消去ベリファイ動作を行う。

（４）図４に示す時刻ｔ４から、選択されたブロックＢＬＫにおいて、ドライバ回路６は、偶数番目のコントロールゲート線ＣＧ＜０＞，ＣＧ＜２＞，…に対して、Ｖｒｅａｄを供給し、奇数番目のコントロールゲート線ＣＧ＜１＞，ＣＧ＜３＞，…に対して、Ｖｓｓを供給する。その結果、偶数番目のワード線ＷＬには、Ｖｒｅａｄが転送されて、奇数番目のワード線ＷＬには、Ｖｓｓが転送される。

（５）選択トランジスタＳＴ２をオフ状態、選択トランジスタＳＴ１をオン状態として、ビット線ＢＬにプリチャージを行う。

（６）ビット線ＢＬのプリチャージののち、選択トランジスタＳＴ２をオン状態として、センス動作を行う。これにより、奇数番目のコントロールゲート線ＣＧ＜１＞，ＣＧ＜３＞，…に対して消去ベリファイ動作を行うことができる。

したがって、偶数メモリセル及び奇数メモリセルに対して、消去ベリファイ動作を行うことができる。

［第１実施形態の効果］
以上より、実施形態は、ベリファイ動作の誤判定を低減可能な半導体装置を提供できる。以下、具体的に説明する。

本実施形態の半導体装置では、消去ベリファイを行う単位ごとに、対応するコントロールゲート線ＣＧ＜０＞〜ＣＧ＜６３＞を分けて配置する。すなわち、偶数メモリセルと奇数メモリセルそれぞれに消去ベリファイ動作を行う場合には、図３に示すように奇数番目のコントロールゲート線ＣＧ＜１＞，ＣＧ＜３＞，…と偶数番目のコントロールゲート線ＣＧ＜０＞，ＣＧ＜２＞，…とを分けて配置する。

本実施形態では、偶数番目のコントロールゲート線ＣＧを相互に隣接するように配置し、奇数番目のコントロールゲート線ＣＧを相互に隣接するように配置する。コントロールゲート線ＣＧ＜０＞からＣＧ＜６３＞を昇降順に配置した比較例の場合（すなわち、コントロールゲート線ＣＧ＜ｋ＞に対して、コントロールゲート線ＣＧ＜ｋ−１＞，ＣＧ＜ｋ＋１＞が隣接する場合）には、偶数メモリセルと奇数メモリセルそれぞれに消去ベリファイ動作すると、隣接するコントロールゲート線ＣＧの電圧差（Ｖｒｅａｄ−Ｖｓｓ）が大きくなる。その結果、隣接するコントロールゲート線ＣＧ間の寄生容量により、消去ベリファイ動作の対象となるメモリセルに接続されたワード線ＷＬの電位が上昇する場合がある。したがって、消去ベリファイ動作の対象となるメモリセルがベリファイフェイルであるにもかかわらず、オン状態となり、ベリファイパスと誤判定される場合がある。

しかし、本実施形態の半導体装置では、偶数番目のコントロールゲート線ＣＧを相互に隣接するように配置し、奇数番目のコントロールゲート線ＣＧを相互に隣接するように配置する。このため、消去ベリファイ動作を通じて、偶数番目のコントロールゲート線ＣＧには共通の電位が供給されているため、偶数番目のコントロールゲート線ＣＧ間でのカップリングノイズはなく、消去ベリファイ動作の対象となるメモリセルに対する誤判定を低減できる。

同様に、消去ベリファイ動作を通じて、奇数番目のコントロールゲート線ＣＧには共通の電位が供給されているため、奇数番目のコントロールゲート線ＣＧ間でのカップリングノイズはなく、消去ベリファイ動作の対象となるメモリセルに対する誤判定を低減できる。

したがって、実施形態は、ベリファイ動作の誤判定を低減可能な半導体装置を提供できる。

（変形例１）
次に、変形例１の半導体装置について、図５を用いて説明する。変形例１は、第１実施形態の半導体装置に対して、コントロールゲート線ＣＧ＜６３＞とコントロールゲート線ＣＧ＜０＞との距離を、隣接する偶数番目のコントロールゲートＣＧ間の距離、または隣接する奇数番目のコントロールゲートＣＧ間の距離よりも長くする改良をした例である。

具体的には、図５に示すように、コントロールゲート線ＣＧ＜６３＞とコントロールゲート線ＣＧ＜０＞との距離（図５中のａ）、ダミーコントロールゲート線ＣＧＤＳとコントロールゲート線ＣＧ＜１＞との距離（図５中のａ）、ダミーコントロールゲート線ＣＧＤＤとコントロールゲート線ＣＧ＜６２＞との距離（図５中のａ）は、隣接する偶数番目のコントロールゲートＣＧ間の距離（図５中のｂ；ｂ＜ａ）よりも長い。

第１実施形態の半導体装置に示すように、コントロールゲート線ＣＧの配置を変更したとしても、消去ベリファイ動作時に、コントロールゲート線ＣＧ＜６３＞とコントロールゲート線ＣＧ＜０＞との電圧差、ダミーコントロールゲート線ＣＧＤＳとコントロールゲート線ＣＧ＜１＞との電圧差、ダミーコントロールゲート線ＣＧＤＤとコントロールゲート線ＣＧ＜６２＞との電圧差は依然として大きいが、本変形例１では、コントロールゲート線ＣＧ＜６３＞とコントロールゲート線ＣＧ＜０＞との距離などを隣接する偶数番目のコントロールゲートＣＧ間の距離（図５中のｂ）よりも長くすることで、寄生容量をより低減できる結果、第１実施形態と比較して、本変形例１は、消去ベリファイ動作の対象となるメモリセルに対する誤判定を低減できる。

（変形例２）
次に、変形例２の半導体装置について、図６を用いて説明する。変形例２は、第１実施形態の半導体装置に対して、コントロールゲート線ＣＧ＜６３＞とコントロールゲート線ＣＧ＜０＞との間にシールド線を設ける改良をした例である。

具体的には、図６に示すように、コントロールゲート線ＣＧ＜６３＞とコントロールゲート線ＣＧ＜０＞との間、ダミーコントロールゲート線ＣＧＤＳとコントロールゲート線ＣＧ＜１＞との間、ダミーコントロールゲート線ＣＧＤＤとコントロールゲート線ＣＧ＜６２＞との間に、シールド線を設ける。

第１実施形態の半導体装置に示すように、コントロールゲート線ＣＧの配置を変更したとしても、消去ベリファイ動作時に、コントロールゲート線ＣＧ＜６３＞とコントロールゲート線ＣＧ＜０＞との電圧差、ダミーコントロールゲート線ＣＧＤＳとコントロールゲート線ＣＧ＜１＞との電圧差、ダミーコントロールゲート線ＣＧＤＤとコントロールゲート線ＣＧ＜６２＞との電圧差は依然として大きいが、本変形例２では、コントロールゲート線ＣＧ＜６３＞とコントロールゲート線ＣＧ＜０＞との間、ダミーコントロールゲート線ＣＧＤＳとコントロールゲート線ＣＧ＜１＞との間、ダミーコントロールゲート線ＣＧＤＤとコントロールゲート線ＣＧ＜６２＞との間に、シールド線を設けることで、寄生容量をより低減できる結果、第１実施形態と比較して、本変形例２は、消去ベリファイ動作の対象となるメモリセルに対する誤判定を低減できる。

なお、変形例１と変形例２を組み合わせても良い。

（変形例３）
次に、変形例３の半導体装置について、図７を用いて説明する。変形例３は、消去ベリファイ動作時のダミーコントロールゲート線ＣＧに供給する電圧を、隣接するコントロールゲートＣＧに供給する電圧と共通の電圧とする点で改良した例である。

具体的には、図７に示すように、例えばダミーコントロールゲート線ＣＧＤＳは、偶数メモリセルの消去ベリファイ動作時には、Ｖｒｅａｄとなり、奇数メモリセルの消去ベリファイ動作時には、Ｖｓｓとなる。他方、ダミーコントロールゲート線ＣＧＤＤは、偶数メモリセルの消去ベリファイ動作時には、Ｖｓｓとなり、奇数メモリセルの消去ベリファイ動作時には、Ｖｒｅａｄとなる。

第１実施形態の半導体装置に示すように、コントロールゲート線ＣＧの配置を変更したとしても、消去ベリファイ動作時に、ダミーコントロールゲート線ＣＧＤＳとコントロールゲート線ＣＧ＜１＞との電圧差、ダミーコントロールゲート線ＣＧＤＤとコントロールゲート線ＣＧ＜６２＞との電圧差は依然として大きいが、本変形例３では、ダミーコントロールゲート線ＣＧＤＳとコントロールゲート線ＣＧ＜１＞との電圧差、ダミーコントロールゲート線ＣＧＤＤとコントロールゲート線ＣＧ＜６２＞との電圧差を０とした結果、寄生容量の影響を受けず、第１実施形態と比較して、本変形例３は、消去ベリファイ動作の対象となるメモリセルに対する誤判定を低減できる。

なお、変形例１乃至変形例３を適宜組み合わせても良い。

（第２実施形態）
次に、第２実施形態の半導体装置について、図８を用いて説明する。図８に示すように、第２実施形態の半導体装置は、第１実施形態の半導体装置に対して、偶数番目のコントロールゲート線ＣＧを第２ロウデコーダに配置し、奇数番目のコントロールゲート線ＣＧを第１ロウデコーダに配置する点で相違し、その他の構成は、第１実施形態の半導体装置と同様であり、詳細は省略する。

第２実施形態の半導体装置で、選択されたブロックＢＬＫ（例えばＢＬＫ０）に対して消去ベリファイ動作を行い場合、第１ロウデコーダ２−１と第２ロウデコーダ２−２の両方を用いる。第１実施形態の半導体装置では、選択されたブロックＢＬＫに対して第１ロウデコーダ２−１又は第２ロウデコーダ２−２が選択されて消去ベリファイ動作を行う。したがって、第１実施形態の半導体装置では、選択されたブロックＢＬＫに応じて、第１ロウデコーダ２−１又は第２ロウデコーダ２−２を選択するロウデコーダ選択回路（図示略）を設ける必要がある。

しかしながら、第２実施形態の半導体装置では、消去ベリファイ動作時に第１ロウデコーダ２−１と第２ロウデコーダ２−２の両方を用いるため、ロウデコーダ選択回路は必要ない。その結果、ロウデコーダ選択回路を設けない分、第２実施形態の半導体装置は、第１実施形態の半導体装置と比較して回路面積を縮小することができる。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

１…メモリセルアレイ
２，２−１，２−２…ロウデコーダ
３…データ入出力回路
４…制御部
５…センスアンプ
６…ドライバ回路
ＣＧ…コントロールゲート線
ＣＧＤＳ，ＣＧＤＤ…ダミーコントロールゲート線
ＭＴ…メモリセル
ＳＴ１，ＳＴ２…選択トランジスタ

Claims (5)

1. 偶数番目のワード線に接続された偶数メモリセルと、
   奇数番目のワード線に接続された奇数メモリセルと、
   前記偶数番目のワード線に接続された偶数コントロールゲート線と、
   前記奇数番目のワード線に接続された奇数コントロールゲート線と、
   前記偶数メモリセル及び前記奇数メモリセルに対して交互にベリファイ動作を行う制御部と、
   複数の前記偶数コントロールゲート線は相互に隣接し、複数の前記奇数コントロールゲート線は相互に隣接し、前記偶数コントロールゲート線に第１の電圧が供給され、前記奇数コントロールゲート線に第２の電圧が供給されることを特徴とする半導体装置。
2. 前記偶数コントロール線と隣接する前記奇数コントロール線との間の距離を、隣接する前記偶数コントロール線同士または前記奇数コントロール線同士の間の距離よりも長いことを特徴とする請求項１記載の半導体装置。
3. 前記偶数コントロール線と隣接する前記奇数コントロール線との間に、シールド線を設けることを特徴とする請求項１又は請求項２記載の半導体装置。
4. 前記偶数コントロールゲート線に隣接する第１ダミーコントロールゲート線と、
   前記奇数コントロールゲート線に隣接する第２ダミーコントロールゲート線と
   をさらに備え、
   前記第１ダミーコントロールゲート線に第１の電圧が供給され、前記第２ダミーコントロールゲート線に第２の電圧が供給されることを特徴とする請求項１乃至請求項３いずれか１項記載の半導体装置。
5. 前記偶数メモリセルアレイ及び前記奇数メモリセルを含むメモリセルアレイとをさらに備え、
   前記メモリセルアレイの一辺に隣接して、前記偶数コントロールゲート線及び前記第１ダミーコントロールゲート線を含む第１ロウデコーダと、
   前記メモリセルアレイの前記一辺と対向する辺に隣接して、前記奇数コントロールゲート線及び前記第２ダミーコントロールゲート線を含む第２ロウデコーダと、
   を備えることを特徴とする請求項１乃至請求項４いずれか１項に記載の半導体装置。

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