KR20170086395A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

반도체 메모리 장치 및 그 동작 방법 Download PDF

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Abstract

FG 커플링에 의한 영향을 억제한 신뢰성이 높은 NAND형 플래시 메모리를 제공한다.
본 발명의 플래시 메모리는, 복수의 NAND 스트링이 형성된 메모리 어레이, 메모리 어레이의 행을 선택하는 행 선택 수단 및 선택된 행의 짝수 페이지 또는 홀수 페이지를 선택하는 비트라인 선택 회로(200)를 포함한다. 짝수 페이지(BL0, BL1, BL4, BL5)는 인접하는 한 쌍의 비트라인의 복수 쌍들로 구성되고, 홀수 페이지(BL2, BL3, BL6, BL7)는 인접하는 한 쌍의 비트라인의 복수 쌍들로 구성되며, 짝수 페이지의 비트라인 쌍들과 홀수 페이지의 비트라인 쌍들이 교대로 배치된다.

Description

반도체 메모리 장치 및 그 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 NAND형 플래시 메모리의 짝수 페이지 또는 홀수 페이지의 선택 방법에 관한 것이다.
NAND형 플래시 메모리에 있어서, 페이지의 독출 또는 프로그램을 행할 때 비트라인 간의 용량 커플링에 의한 잡음을 억제하기 위해 하나의 워드라인을 짝수 페이지와 홀수 페이지로 나누어 동작시키고 있다. 예를 들어, 짝수 페이지의 독출을 행할 때 홀수 페이지를 접지하고, 홀수 페이지의 독출을 행할 때 짝수 페이지를 접지하며, 짝수 페이지의 프로그램을 행할 때 홀수 페이지를 프로그램 금지로 하고, 홀수 페이지의 프로그램을 행할 때 짝수 페이지를 프로그램 금지로 하고 있다(예를 들어, 특허문헌 1).
특허문헌 1: 일본공개특허 평11-176177호 공보
도 1은, 종래의 NAND형 플래시 메모리에서의 비트라인 선택 방법을 설명하는 도면이다. 메모리 어레이의 NAND 스트링은, 각각 비트라인(BL0, BL1, …, BL7)(일례로서 8개의 비트라인이 나타남)을 통해 페이지 버퍼/센스 회로에 접속된다. 여기서, 비트라인(BL0, BL2, BL4, BL6)이 짝수 비트라인이고, 짝수 비트라인에 접속된 선택 메모리 셀이 짝수 페이지를 구성하며, 비트라인(BL1, BL3, BL5, BL7)이 홀수 비트라인이고, 홀수 비트라인에 접속된 선택 메모리 셀이 홀수 페이지를 구성한다. 즉, 메모리 어레이의 하나의 워드라인은 짝수 페이지와 홀수 페이지의 2페이지를 포함한다.
비트라인 선택 회로는, 각 비트라인(BL0, BL1, …, BL7)과 래치 회로 또는 센스 회로(SA)의 사이에 짝수 페이지 또는 홀수 페이지를 선택하기 위한 복수의 선택 트랜지스터를 포함하고, 복수의 선택 트랜지스터의 게이트에는 선택 게이트라인(BLSE)과 선택 게이트라인(BLSO)이 교대로 접속된다. 짝수 페이지가 선택될 때, 선택 게이트라인(BLSE)이 H레벨, 선택 게이트라인(BLSO)이 L레벨로 구동되고, 홀수 페이지가 선택될 때, 선택 게이트라인(BLSO)이 H레벨, 선택 게이트라인(BLSE)이 L레벨로 구동된다. 또한, 동작 상태에 따라 비트라인을 컷 오프(cut off))하기 위해 선택 게이트라인(BLCN, /BLCN, BLCLAMP, /BLCLAMP)이 각각 트랜지스터의 게이트에 접속되어 있다. 이렇게 하여 짝수 페이지와 홀수 페이지의 단위로 독출 또는 프로그램이 이루어진다. 또, 독출 동작에서는, 짝수 페이지의 독출을 행할 때 홀수 페이지를 접지하고, 홀수 페이지의 독출을 행할 때 짝수 페이지를 접지하는 이른바 실드(shield) 독출이 실시된다.
짝수 페이지와 홀수 페이지로 나누어 독출 혹은 프로그램을 행함으로써 비트라인 간의 용량 커플링의 영향을 저감하는 것이 가능하지만, 메모리 셀의 고집적화가 진행되면, 이에 더하여 메모리 셀 간의 FG(Floating Gate) 커플링에 의한 영향을 무시할 수 없게 된다. 예를 들어, 도 2a에 도시된 바와 같이, 선택 워드라인(WLi)의 짝수 페이지의 메모리 셀(Ma, Mb)에 데이터「0」을 프로그램하고, 다음에 도 2b에 도시된 바와 같이, 홀수 페이지의 메모리 셀(Mx, My)에 데이터「0」을 프로그램한다고 하자. 또한, 프로그램 전의 메모리 셀은 소거 상태에 있는 것으로 한다.
짝수 페이지의 프로그램시에 메모리 셀(Ma, Mb)에 프로그램 펄스가 인가되고, 프로그램 베리파이가 합격한 곳에서 프로그램 펄스의 인가가 종료된다. 이 때의 메모리 셀(Ma)의 문턱값은 Vth_a, 메모리 셀(Mb)의 문턱값은 Vth_b가 된다. 홀수 페이지의 메모리 셀(Mx)의 문턱값은 2개의 메모리 셀(Ma, Mb)과의 FG 커플링에 의해 약간 상승하고, 메모리 셀(My)의 문턱값은 하나의 메모리 셀(Mb)과의 FG 커플링에 의해 약간 상승한다.
다음에, 홀수 페이지의 프로그램시에 메모리 셀(Mx, My)에 프로그램 펄스가 인가되고, 프로그램 베리파이가 합격한 곳에서 프로그램 펄스의 인가가 종료된다. 이 때, 메모리 셀(Ma)의 문턱값(Vth_a)은 메모리 셀(Mx)과의 FG 커플링에 의해 Vth_a+ΔV로 상승한다(ΔV는 하나의 메모리 셀과의 FG 커플링에 의해 상승한 전압으로 한다). 또한, 메모리 셀(Mb)의 문턱값(Vth_b)은 메모리 셀(Mx, My)과의 FG 커플링에 의해 Vth_b+2ΔV로 상승한다. 이와 같이, 메모리 셀(Ma, Mb)의 문턱값은 프로그램 베리파이된 후에 인접하는 메모리 셀과의 FG 커플링에 의해 상승한다.
독출 동작시, 비선택 워드라인에는 독출 패스 전압이 인가되지만, 메모리 셀(Ma, Mb)의 문턱값이 FG 커플링에 의해 상승하고, 메모리 셀(Ma, Mb)이 독출 패스 전압에 의해 온되지 않으면 NAND 스트링의 독출이 불가능하게 된다. 또한, 메모리 셀(Ma, Mb)이 온되는 마진이 작아지면 동작이 불안정해지는 등의 결함이 있다. 이와 같이 메모리 셀 간의 FG 커플링의 영향에 의해, 결과적으로 데이터「1」, 「0」의 메모리 셀의 문턱값 분포 폭이 커져 플래시 메모리의 신뢰성이 저하된다.
본 발명은 이러한 종래의 과제를 해결하여, 메모리 셀 간의 FG 커플링에 의한 영향을 억제한 신뢰성이 높은 반도체 메모리 장치를 제공하는 것을 목적으로 한다.
본 발명에 관한 반도체 메모리 장치는, 복수의 NAND 스트링이 형성된 메모리 어레이, 상기 메모리 어레이의 행을 선택하는 행 선택 수단 및 상기 행 선택 수단에 의해 선택된 행의 짝수 페이지 또는 홀수 페이지를 선택하는 페이지 선택 수단을 포함하고, 상기 짝수 페이지는 인접하는 한 쌍의 비트라인의 복수 쌍들로 구성되고, 상기 홀수 페이지는 인접하는 한 쌍의 비트라인의 복수 쌍들로 구성되며, 상기 짝수 페이지의 비트라인 쌍들과 상기 홀수 페이지의 비트라인 쌍들이 교대이다.
바람직하게는 상기 페이지 선택 수단은, 상기 짝수 페이지의 비트라인 쌍을 선택하는 짝수 페이지 선택용 트랜지스터 및 상기 홀수 페이지의 비트라인 쌍을 선택하는 홀수 페이지 선택용 트랜지스터를 포함한다. 바람직하게는 반도체 메모리 장치는, 상기 짝수 페이지 및 상기 홀수 페이지에 의해 공유되는 페이지 버퍼 및 센스 회로를 더 포함한다. 바람직하게는 상기 짝수 페이지의 비트라인 쌍의 한쪽 비트라인과 상기 홀수 페이지의 비트라인 쌍의 한쪽 비트라인이 제1 글로벌 비트라인에 공통으로 접속되고, 상기 짝수 페이지의 비트라인 쌍의 다른 쪽 비트라인과 상기 홀수 페이지의 비트라인 쌍의 다른 쪽 비트라인이 제2 글로벌 비트라인에 공통으로 접속된다. 바람직하게는 상기 짝수 페이지의 한쪽 비트라인이 상기 짝수 페이지 선택용 트랜지스터의 제1 확산 영역에 접속되고, 상기 홀수 페이지의 한쪽 비트라인이 상기 홀수 페이지 선택용 트랜지스터의 제1 확산 영역에 접속되며, 상기 짝수 페이지 선택용 트랜지스터와 상기 홀수 페이지 선택용 트랜지스터의 공통의 제2 확산 영역이 상기 제1 글로벌 비트라인에 접속된다. 바람직하게는 반도체 메모리 장치는, 독출 동작 또는 프로그램 동작을 제어하는 제어 수단을 더 포함하고, 상기 제어 수단은 상기 페이지 선택 수단을 제어하여 짝수 페이지의 독출을 행할 때, 짝수 페이지의 비트라인 쌍의 한쪽 비트라인의 메모리 셀의 독출을 행하고, 그 동안에 다른 쪽 비트라인을 그라운드 전위로 설정하며, 다음에 짝수 페이지의 비트라인 쌍의 다른 쪽 비트라인의 메모리 셀의 독출을 행하고, 그 동안에 한쪽 비트라인을 그라운드 전위로 설정하며, 홀수 페이지의 독출을 행할 때, 홀수 페이지의 비트라인 쌍의 한쪽 비트라인의 메모리 셀의 독출을 행하고, 그 동안에 다른 쪽 비트라인을 그라운드 전위로 설정하며, 다음에 홀수 페이지의 비트라인 쌍의 다른 쪽 비트라인의 메모리 셀의 독출을 행하고, 그 동안에 한쪽 비트라인을 그라운드 전위로 설정한다. 바람직하게는 반도체 메모리 장치는, 상기 페이지 선택 수단의 선택을 전환하기 위한 전환 수단을 더 포함하고, 상기 페이지 선택 수단의 선택이 전환되었을 때, 상기 짝수 페이지는 짝수 비트라인으로 구성되고, 상기 홀수 페이지는 홀수 비트라인으로 구성되며, 짝수 비트라인과 홀수 비트라인이 교대이다. 바람직하게는 상기 전환 수단은, 외부로부터 입력되는 커맨드에 의해 제어 가능하다.
본 발명에 관한 NAND 스트링이 형성된 메모리 어레이를 갖는 플래시 메모리의 동작 방법은, 상기 메모리 어레이의 행을 선택하는 단계 및 선택된 행의 짝수 페이지 또는 홀수 페이지를 선택하는 페이지 선택 단계를 포함하고, 상기 짝수 페이지는 인접하는 한 쌍의 비트라인의 복수 쌍들로 구성되고, 상기 홀수 페이지는 인접하는 한 쌍의 비트라인의 복수 쌍들로 구성되며, 상기 짝수 페이지의 비트라인 쌍들과 상기 홀수 페이지의 비트라인 쌍들이 교대이다.
바람직하게는 동작 방법은, 짝수 페이지가 선택되었을 때 짝수 페이지를 페이지 버퍼 및 센스 회로에 접속하고, 홀수 페이지가 선택되었을 때 홀수 페이지를 상기 짝수 페이지와 공유되는 상기 페이지 버퍼 및 센스 회로에 접속하는 단계를 더 포함한다. 바람직하게는 동작 방법은, 선택된 행의 메모리 셀에 프로그램하는 단계를 더 포함하고, 상기 프로그램하는 단계는 상기 페이지 선택 단계에 의해 선택된 짝수 페이지의 메모리 셀에 프로그램을 행하고, 다음에 상기 페이지 선택 단계에 의해 선택된 홀수 페이지의 메모리 셀에 프로그램을 행한다. 바람직하게는 동작 방법은, 선택된 행의 메모리 셀을 독출하는 단계를 더 포함하고, 상기 독출하는 단계는 짝수 페이지의 독출을 행할 때, 짝수 페이지의 비트라인 쌍의 한쪽 비트라인의 메모리 셀의 독출을 행하고, 그 동안에 다른 쪽 비트라인을 그라운드 전위로 설정하며, 다음에 짝수 페이지의 비트라인 쌍의 다른 쪽 비트라인의 메모리 셀의 독출을 행하고, 그 동안에 한쪽 비트라인을 그라운드 전위로 설정하며, 홀수 페이지의 독출을 행할 때, 홀수 페이지의 비트라인 쌍의 한쪽 비트라인의 메모리 셀의 독출을 행하고, 그 동안에 다른 쪽 비트라인을 그라운드 전위로 설정하며, 다음에 홀수 페이지의 비트라인 쌍의 다른 쪽 비트라인의 메모리 셀의 독출을 행하고, 그 동안에 한쪽 비트라인을 그라운드 전위로 설정한다.
본 발명에 의하면, 짝수 페이지의 비트라인 쌍과 홀수 페이지의 비트라인 쌍을 교대로 배치함으로써 인접하는 메모리 셀 간의 FG 커플링을 억제하고, 이에 의해 신뢰성이 높은 플래시 메모리를 제공할 수 있다.
도 1은 종래의 플래시 메모리의 비트라인 선택 방법을 설명하는 도면이다.
도 2는 종래의 메모리 셀 간의 FG 커플링의 과제를 설명하는 도면이다.
도 3은 본 발명의 실시예에 관한 플래시 메모리의 일 구성예를 나타내는 블록도이다.
도 4는 본 발명의 실시예에 관한 플래시 메모리의 NAND 스트링의 구성을 나타내는 회로도이다.
도 5는 본 발명의 실시예에 관한 플래시 메모리의 각 동작시에 각 부에 인가되는 전압의 일례를 나타내는 테이블이다.
도 6은 본 실시예의 플래시 메모리의 페이지 버퍼/센스 회로의 일례를 나타내는 도면이다.
도 7은 본 발명의 실시예에 관한 플래시 메모리의 짝수 페이지 또는 홀수 페이지의 선택 방법을 설명하는 도면이다.
도 8은 본 실시예의 비트라인 선택 회로에서의 비트라인과 글로벌 비트라인의 접속 방법을 나타내는 레이아웃도이다.
도 9는 본 실시예의 플래시 메모리의 프로그램 동작을 설명하는 흐름도로서, 도 9의 (A)는 짝수 페이지의 프로그램, 도 9의 (B)는 홀수 페이지의 프로그램의 흐름이다.
도 10은 본 실시예에 의해 프로그램되었을 때의 메모리 셀 간의 FG 커플링을 설명하는 도면이다.
도 11은 본 실시예의 플래시 메모리의 독출 동작을 설명하는 흐름도로서, 도 11의 (A)는 짝수 페이지의 독출, 도 11의 (B)는 홀수 페이지의 독출의 흐름이다.
도 12는 본 실시예의 비트라인 선택 회로의 변형예를 나타내는 도면이다.
도 13은 본 발명의 제2 실시예에 관한 플래시 메모리의 비트라인 선택 방법의 전환을 설명하는 도면이다.
이하, 본 발명의 실시형태에 대해 도면을 참조하여 상세하게 설명한다. 또, 도면은 알기 쉽게 하기 위해 각 부를 강조하여 나타내고 있고, 실제 디바이스의 스케일과는 동일하지 않은 점에 유의해야 한다.
도 3은, 본 실시예에 관한 NAND형 플래시 메모리의 일 구성예를 나타내는 블록도이다. 도 3에 도시된 바와 같이, 플래시 메모리(100)는 행렬 형상으로 배열된 복수의 메모리 셀이 형성된 메모리 어레이(110)와, 외부 입출력 단자 I/O에 접속된 입출력 버퍼(120)와, 입출력 버퍼(120)로부터 어드레스 데이터를 수취하는 어드레스 레지스터(130)와, 입출력되는 데이터를 보유하는 캐시 메모리(140)와, 입출력 버퍼(120)로부터의 커맨드 데이터 및 외부 제어 신호(도시되지 않은 칩 인에이블(CE), 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 레디 비지(RY/BY) 등)에 기초하여 각 부를 제어하는 제어 신호(C1, C2, C3) 등을 생성하는 컨트롤러(150)와, 어드레스 레지스터(130)로부터의 행 어드레스 정보(Ax)를 디코드하고 디코드 결과에 기초하여 블록 선택 및 워드라인 선택 등을 행하는 워드라인 선택 회로(160)와, 비트라인을 통해 독출된 데이터를 보유하거나 비트라인을 통해 프로그램할 데이터 등을 보유하는 페이지 버퍼/센스 회로(170)와, 어드레스 레지스터(130)로부터의 열 어드레스 정보(Ay)를 디코드하고 그 디코드 결과에 기초하여 비트라인 선택 등을 행하는 열 선택 회로(180)와, 데이터의 독출, 프로그램(기입) 및 소거 등을 위해 필요한 전압(프로그램 전압(Vprog), 패스 전압(Vpass), 독출 전압(Vread), 소거 전압(Vers)(소거 펄스를 포함함)을 생성하는 내부 전압 발생 회로(190)를 포함하여 구성된다.
메모리 어레이(110)는, 열 방향으로 배치된 복수의 블록(BLK(0), BLK(1), …, BLK(m))을 가진다. 블록의 한쪽 단부에는, 페이지 버퍼/센스 회로(170)가 배치된다. 단, 페이지 버퍼/센스 회로(170)는 블록의 다른 쪽 단부 혹은 양측 단부에 배치되는 것이어도 된다.
하나의 블록에는, 도 4에 도시된 바와 같이 복수의 메모리 셀을 직렬로 접속한 NAND 스트링 유닛(NU)이 복수 형성된다. 도 4의 예에서는, 하나의 블록 내에 n+1개의 스트링 유닛(NU)이 행 방향으로 배열되어 있다. 스트링 유닛(NU)은, 직렬로 접속된 복수의 메모리 셀(MCi(i=1, 2, 3, …, 64))과, 메모리 셀(MC64)의 드레인 측에 접속된 비트라인측 선택 트랜지스터(TD)와, 메모리 셀(MC0)의 소스 측에 접속된 소스선측 선택 트랜지스터(TS)를 포함한다. 비트라인측 선택 트랜지스터(TD)의 드레인은 대응하는 하나의 비트라인(BL)에 접속되고, 소스선측 선택 트랜지스터(TS)의 소스는 공통의 소스선(SL)에 접속된다.
메모리 셀(MCi)의 컨트롤 게이트는 워드라인(WLi)에 접속되고, 선택 트랜지스터(TD, TS)의 게이트는 선택 게이트라인(SGD, SGS)에 접속된다. 워드라인 선택 회로(160)는 행 어드레스 정보(Ax)에 기초하여 블록을 선택하고, 선택된 블록의 선택 게이트 신호(SGS, SGD)에 동작에 따른 전압을 공급한다.
메모리 셀은, 전형적으로 P웰 내에 형성된 N형 확산 영역인 소스/드레인과, 소스/드레인 간의 채널 상에 형성된 터널 산화막과, 터널 산화막 상에 형성된 플로팅 게이트(전하 축적층)와, 플로팅 게이트 상에 유전체막을 통해 형성된 컨트롤 게이트를 포함하는 MOS 구조를 가진다. 플로팅 게이트에 전하가 축적되지 않을 때, 즉 데이터「1」이 기입되어 있을 때, 문턱값은 음상태에 있고, 메모리 셀은 노멀리 온(normally on)이다. 플로팅 게이트에 전하가 축적되었을 때, 즉 데이터「0」이 기입되어 있을 때, 문턱값은 양으로 시프트되고, 메모리 셀은 노멀리 오프(normally off)이다.
도 5는, 플래시 메모리의 각 동작시에 인가되는 바이어스 전압의 일례를 나타낸 테이블이다. 독출 동작에서는, 비트라인에 어떤 양의 전압을 인가하고, 선택된 워드라인에 어떤 전압(예를 들어 0V)을 인가하며, 비선택 워드라인에 패스 전압(Vpass)(예를 들어 4.5V)을 인가하고, 선택 게이트라인(SGD, SGS)에 양의 전압(예를 들어 4.5V)을 인가하며, 비트라인측 선택 트랜지스터(TD), 소스선측 선택 트랜지스터(TS)를 온하고, 공통 소스선(SL)을 0V로 한다. 프로그램 동작에서는, 선택된 워드라인에 고전압의 프로그램 전압(Vprog(15~20V))을 인가하고, 비선택 워드라인에 중간 전위(예를 들어 10V)를 인가하며, 비트라인측 선택 트랜지스터(TD)를 온시키고, 소스선측 선택 트랜지스터(TS)를 오프시키며, 데이터「0」 또는 「1」에 따른 전위를 비트라인(GBL)에 공급한다. 소거 동작에서는, 블록 내의 선택된 워드라인에 0V를 인가하고, P웰에 고전압(예를 들어 20V)을 인가하며, 플로팅 게이트의 전자를 기판으로 뽑아냄으로써 블록 단위로 데이터를 소거한다.
도 6에 페이지 버퍼/센스 회로(170)의 구성예를 나타낸다. 여기에는 짝수 비트라인과 홀수 비트라인의 2개의 비트라인에 의해 공유되는 하나의 페이지 버퍼/센스 회로가 나타나 있다. 페이지 버퍼/센스 회로(170)는, 선택 메모리 셀로부터 독출된 데이터를 보유하거나 선택 메모리 셀에 프로그램할 데이터를 보유하는 래치 회로(172)를 포함한다. 이 래치 회로(172)는, 전송 트랜지스터(Q1)를 통해 센스 회로에 접속된다. 센스 회로는 비트라인을 프리차지하기 위한 트랜지스터(Q2), 비트라인을 센스 회로로부터 차단하기 위한 트랜지스터(Q3, Q4)를 포함한다. 예를 들어, 독출 동작시, 트랜지스터(Q2)의 게이트라인(BLPRE)이 H레벨로 구동되고, 트랜지스터(Q4)의 게이트라인(BLCN)이 H레벨로 구동되며, 그 후 트랜지스터(Q3)의 게이트라인(BLCLAMP)이 H레벨로 구동되고, 짝수 비트라인 또는 홀수 비트라인이 프리차지된다. 선택 메모리 셀의 상태에 따라 비트라인의 전위가 방전되고, 노드(SN)에 비트라인의 전위가 보유된다. 그리고, 트랜지스터(Q1)의 게이트라인(BLCD)이 H레벨로 구동되고, 노드(SN)의 전위에 따른 「1」 또는 「0」이 래치 회로(172)에 보유된다. 예를 들어, 프로그램 동작시, 래치 회로(172)에 보유된 데이터가 트랜지스터(Q1, Q3, Q4)를 통해 비트라인에 공급된다.
도 7은, 본 실시예의 비트라인 선택 회로의 구성을 나타내는 도면이다. 비트라인 선택 회로(200)는 페이지 버퍼/센스 회로(170)의 일부이어도 되고, 페이지 버퍼/센스 회로(170)와 메모리 어레이(110)의 사이에 접속되는 것이어도 된다. 비트라인 선택 회로(200)는, 비트라인(BL0, BL1, …, BL7)(여기에는 편의상 8개의 비트라인이 나타남) 각각에 직렬로 접속된 복수의 선택 트랜지스터를 포함한다.
유의해야 할 점은, 도 1에 도시된 종래의 구성에서는, 짝수 비트라인(BL0, BL2, BL4, BL6)에 접속된 선택 트랜지스터의 각 게이트에 선택 게이트라인(BLSE)이 접속되고, 홀수 비트라인(BL1, BL3, BL5, BL7)에 접속된 선택 트랜지스터의 각 게이트에 선택 게이트라인(BLSO)이 접속되지만, 본 실시예에서는 비트라인(BL0, BL1, BL4, BL5)에 접속된 선택 트랜지스터의 각 게이트에 선택 게이트라인(BLSE)이 접속되고, 비트라인(BL2, BL3, BL6, BL7)에 접속된 선택 트랜지스터의 각 게이트에 선택 게이트라인(BLSO)이 접속된다. 즉, 본 실시예에서는 인접하는 한 쌍의 비트라인의 복수 쌍이 짝수 페이지를 구성하고, 인접하는 한 쌍의 비트라인의 복수 쌍이 홀수 페이지를 구성하며, 짝수 페이지의 비트라인 쌍과 홀수 페이지의 비트라인 쌍이 교대로 배치된다. 비트라인 선택 회로(200)는, 짝수 페이지를 선택할 때 선택 게이트라인(BLSE)을 H레벨, 선택 게이트라인(BLSO)을 L레벨로 구동하고, 홀수 페이지를 선택할 때 선택 게이트라인(BLSE)을 L레벨, 선택 게이트라인(BLSO)을 H레벨로 구동한다. 따라서, 도 7의 예에서는, 짝수 페이지가 선택될 때 비트라인(BL0, BL1, BL4, BL5)이 선택되고, 홀수 페이지가 선택될 때 비트라인(BL2, BL3, BL6, BL7)이 선택된다.
나아가 비트라인 선택 회로(200)는, 짝수 페이지와 홀수 페이지에 의해 공유되는 글로벌 비트라인(GBL0, GBL1, GBL2, GBL3)을 페이지 버퍼/센스 회로(170)에 출력한다. 도 7의 예에서는, 짝수 페이지의 비트라인이 4개이고, 홀수 페이지의 비트라인이 4개이며, 그러므로 글로벌 비트라인은 4개이다. 4개의 글로벌 비트라인(GBL0, GBL1, GBL2, GBL3)은, 페이지 버퍼/센스 회로(170)의 센스 회로(SA) 및 래치 회로(LT0, LT1, LT2, LT3)에 각각 접속된다.
여기서 유의해야 할 점은, 도 1에 도시된 종래의 구성에서는 인접하는 비트라인이 글로벌 비트라인에 접속되지만(예를 들어, 비트라인(BL0 및 BL1)이 글로벌 비트라인(GBL0)에 접속됨), 본 실시예에서는 짝수 페이지의 한 쌍의 비트라인 중 하나의 비트라인과, 그 한 쌍의 비트라인에 인접하는 홀수 페이지의 한 쌍의 비트라인 중 하나의 비트라인이 하나의 글로벌 비트라인에 접속된다. 구체적으로 짝수 페이지의 한 쌍의 비트라인 중 한쪽 비트라인(BL0)과 홀수 페이지의 한 쌍의 비트라인 중 한쪽 비트라인(BL3)이 글로벌 비트라인(GBL0)에 접속되고, 짝수 페이지의 한 쌍의 비트라인 중 다른 쪽 비트라인(BL1)과 홀수 페이지의 한 쌍의 비트라인 중 다른 쪽 비트라인(BL2)이 글로벌 비트라인(GBL1)에 접속된다. 이러한 접속 관계는, 짝수 페이지의 다른 한 쌍의 비트라인 및 홀수 페이지의 다른 한 쌍의 비트라인에서도 동일하게 행해진다.
짝수 페이지가 선택되었을 때와 홀수 페이지가 선택되었을 때의 비트라인과 글로벌 비트라인의 접속 관계를 이하의 표에 나타낸다. 즉, 글로벌 비트라인(GBL0)에는 비트라인(BL0) 또는 비트라인(BL3)이 접속되고, 글로벌 비트라인(GBL1)에는 비트라인(BL1) 또는 비트라인(BL2)이 접속되며, 글로벌 비트라인(GBL2)에는 비트라인(BL4) 또는 비트라인(BL7)이 접속되고, 글로벌 비트라인(GBL3)에는 비트라인(BL5) 또는 비트라인(BL6)이 접속된다.
GBL0 GBL1 GBL2 GBL3
짝수 페이지가 선택 BL0 BL1 BL4 BL5
홀수 페이지가 선택 BL3 BL2 BL7 BL6
도 8에 비트라인 선택 회로에서의 비트라인(BL1~BL7)과 글로벌 비트라인의 접속 레이아웃의 일례를 나타낸다. 도 8에 도시된 바와 같이, 비트라인(BL0, BL1, …, BL15)은 메모리 셀 간의 피치와 마찬가지로 최소 간격으로 배선되기 때문에, 비트라인 간에 다른 배선을 형성하는 것은 어렵다. 그래서, 본 실시예에서는 예를 들어 웰 또는 기판 내에 형성된 확산 영역을 이용하여 글로벌 비트라인과 비트라인 간의 접속을 행한다. 비트라인(BL0, BL1, …, BL7)은 예를 들어 금속층(M1)으로 구성되고, 비트라인과 교차하는 방향으로 비트라인보다 하층에 예를 들어 폴리실리콘층으로 이루어지는 선택 게이트라인(BLSE, BLSO)이 형성된다. 선택 게이트라인(BLSE, BLSO)의 양측에는, 짝수 페이지를 선택하기 위한 짝수 페이지 선택용 트랜지스터와 홀수 페이지를 선택하기 위한 홀수 페이지 선택용 트랜지스터를 형성하기 위한 N형 확산 영역이 각각 형성된다. 영역 A에서는, 비트라인(BL0)이 컨택트(CT0)를 통해 한쪽의 짝수 페이지 선택용 트랜지스터의 드레인 확산 영역에 접속되고, 비트라인(BL3)이 컨택트(CT3)를 통해 다른 쪽의 짝수 페이지 선택용 트랜지스터의 드레인 확산 영역에 접속된다. 2개의 짝수 페이지 선택용 트랜지스터의 공통의 소스 확산 영역에는, 컨택트(P0)를 통해 글로벌 비트라인(GBL0)이 접속된다. 글로벌 비트라인(GBL0)은, 비트라인을 구성하는 금속층(M1)보다 하층의 금속층(M0)으로 구성된다. 다른 영역 B, C, D에서도 마찬가지로 비트라인이 컨택트(CT4, CT7, CT1, CT2, CT5, CT6)를 통해 트랜지스터의 드레인 확산 영역에 접속되고, 공통의 소스 확산 영역에 컨택트(P1, P2, P3)를 통해 글로벌 비트라인(GBL1, GBL2, GBL3)이 접속된다.
다음에, 본 실시예의 플래시 메모리의 프로그램 동작에 대해 설명한다. 본 실시예에서는, 메모리 셀에 전자의 주입을 정확하게 또는 효과적으로 행하기 위해 ISPP(Incremental Step Pulse Program) 방식이 이용된다. 이 방식에서는, 초기 프로그램 펄스를 인가하고 프로그램 베리파이에 의해 불합격으로 판정된 경우에는, 초기 프로그램 펄스보다 1단계 전압만큼 높은 프로그램 펄스를 인가하고, 페이지 내의 모든 메모리 셀의 프로그램이 합격으로 판정될 때까지 프로그램 펄스의 전압을 순차적으로 증가시킨다.
도 9의 (A)는 짝수 페이지의 프로그램 동작의 흐름, 도 9의 (B)는 홀수 페이지의 프로그램 동작의 흐름이다. 컨트롤러(150)는, 입출력 버퍼(120)를 통해 짝수 페이지의 프로그램의 커맨드를 수취하면 짝수 페이지의 프로그램 시퀀스를 개시시킨다. 워드라인 선택 회로(160)는, 행 어드레스 정보(Ax)에 기초하여 메모리 어레이(110)의 블록을 선택하고, 선택된 블록의 워드라인을 선택한다. 한편, 열 선택 회로(180)는 열 어드레스 정보(Ay)에 기초하여 짝수 페이지의 프로그램 데이터를 페이지 버퍼/센스 회로(170)에 로드한다. 또한, 비트라인 선택 회로(200)는 선택 게이트라인(BSLE)을 H레벨로 구동하고, 선택 게이트라인(BLSO)을 L레벨로 구동하며, 짝수 페이지 선택용 트랜지스터를 온하고, 홀수 페이지 선택용 트랜지스터를 오프하며, 선택된 짝수 페이지의 비트라인에는 래치 회로(172)에서 보유된 데이터에 따른 전압이 공급된다. 이렇게 하여 선택 워드라인에 프로그램 펄스를 인가함으로써 짝수 페이지의 프로그램이 행해진다(S100).
다음에, 짝수 페이지의 베리파이가 행해진다(S102). 불합격의 메모리 셀이 있는 경우에는 프로그램 펄스가 더 인가되고(S104), 합격의 메모리 셀의 비트라인에는 프로그램 금지의 전압이 공급된다. 짝수 페이지의 모든 메모리 셀이 합격하면, 다음에 홀수 페이지의 프로그램이 개시된다.
컨트롤러(150)는, 홀수 페이지의 프로그램의 커맨드를 수취하면 홀수 페이지의 프로그램 시퀀스를 개시시킨다. 워드라인은 짝수 페이지의 프로그램시와 동일하므로, 동일한 워드라인이 선택된다. 열 선택 회로(180)는, 열 어드레스 정보(Ay)에 기초하여 홀수 페이지의 프로그램 데이터를 페이지 버퍼/센스 회로(170)에 로드한다. 비트라인 선택 회로(200)는, 선택 게이트라인(BSLE)을 L레벨로 구동하고, 선택 게이트라인(BLSO)을 H레벨로 구동하며, 짝수 페이지 선택용 트랜지스터를 오프하고, 홀수 페이지 선택용 트랜지스터를 온하며, 선택된 홀수 페이지의 비트라인에는 래치 회로(172)에 보유된 데이터에 따른 전압이 공급된다. 이렇게 하여 선택 워드라인에 프로그램 펄스를 인가함으로써 홀수 페이지의 프로그램이 행해진다(S110).
다음에, 홀수 페이지의 베리파이가 행해지고(S112), 불합격의 메모리 셀이 있는 경우에는 프로그램 펄스가 더 인가되고(S114), 합격의 메모리 셀의 비트라인에는 프로그램 금지의 전압이 공급된다. 홀수 페이지의 모든 메모리 셀이 합격하면 프로그램이 종료된다.
다음에, 본 실시예에 의해 프로그램을 행하였을 때의 FG 커플링에 대해 설명한다. 도 10의 (A)는 짝수 페이지의 메모리 셀(Ma, Mb, Mc)에 데이터「0」을 프로그램하였을 때의 예이고, 도 10의 (B)는 홀수 페이지의 메모리 셀(Mx, My)에 데이터「0」을 프로그램하였을 때의 예이다.
짝수 페이지의 프로그램에 있어서, 인접하는 메모리 셀(Ma, Mb)에는 동시에 프로그램 펄스가 인가되고, 메모리 셀(Ma, Mb)과의 사이에 프로그램 펄스의 횟수에 차이가 생겼을 때, 그 펄스의 횟수 차이에 따른 FG 커플링이 발생한다. 보다 상세하게는, 메모리 셀(Ma)과 메모리 셀(Mb)의 프로그램 펄스의 인가 횟수가 동일하면, 사실상 메모리 셀(Ma)과 메모리 셀(Mb)의 사이에 FG 커플링은 발생하지 않는다. 한편, 메모리 셀(Ma)이 프로그램되기 쉬워 예를 들어 2회의 프로그램 펄스로 베리파이가 합격되고, 메모리 셀(Mb)이 프로그램되기 어려워 예를 들어 5회의 프로그램 펄스로 베리파이가 합격되었다면, 프로그램 펄스의 횟수 차이(3×ΔVpgm: ΔVpgm은 프로그램 펄스의 단계 전압)에 따른 FG 커플링이 발생할 수 있다.
짝수 페이지의 프로그램이 행해졌을 때, 홀수 페이지의 메모리 셀(Mx)의 문턱값은 메모리 셀(Mb)과의 FG 커플링에 의해 약간 상승하고, 메모리 셀(My)의 문턱값은 메모리 셀(Mc)과의 FG 커플링에 의해 약간 상승한다. 여기서 유의해야 할 점은, 메모리 셀(Mx, My)은 각각 한쪽에서만 짝수 페이지의 메모리 셀에 인접하므로, FG 커플링의 영향은 작다. 이에 반해, 도 2에 도시된 종래의 구성에서는, 메모리 셀(My)의 양측에 짝수 페이지의 메모리 셀이 인접하고, 메모리 셀(My)이 2개의 메모리 셀(Ma, Mb)과 FG 커플링하기 때문에, 본 실시예보다 FG 커플링에 의해 문턱값의 상승이 커진다. 만약 홀수 페이지의 프로그램에서 메모리 셀(Mx)이 데이터「1」을 보유한다면, 본 실시예는 종래의 구성보다 데이터「1」의 문턱값 분포 폭의 상한이 넓어지는 것을 억제할 수 있다.
다음에, 도 10의 (B)에 도시된 바와 같이 홀수 페이지의 메모리 셀(Mx, My)에 데이터「0」이 프로그램되면, 메모리 셀(Mb)의 문턱값이 메모리 셀(Mx)과의 FG 커플링에 의해 상승하고, 메모리 셀(Mc)의 문턱값이 메모리 셀(My)과의 FG 커플링에 의해 상승한다. 여기서 유의해야 할 점은, 홀수 페이지의 메모리 셀(Mx)은 짝수 페이지의 메모리 셀(Mb)과만 FG 커플링하고, 메모리 셀(My)은 메모리 셀(Mc)과만 FG 커플링한다. 이 때문에, 메모리 셀(Mb)의 문턱값(Vth_b)은 Vth_b+ΔV(ΔV는 하나의 메모리 셀과의 FG 커플링에 의해 상승한 전압)이고, 메모리 셀(Mc)의 문턱값(Vth_c)은 Vth_c+ΔV이다. 한편, 도 2에 도시된 종래의 구성에서는, 메모리 셀(Mb)의 문턱값(Vth_b)은 2개의 인접하는 홀수 페이지의 메모리 셀(Mx, My)과 FG 커플링하기 때문에 Vth_b+2ΔV이고, 본 실시예보다 문턱값의 상승이 커진다. 나아가 홀수 페이지의 메모리 셀(Mx, My)은 동시에 프로그램 펄스가 인가되기 때문에, 메모리 셀(Mx, My) 간의 FG 커플링은 프로그램 펄스의 횟수 차이만으로 된다.
다음에, 본 실시예의 플래시 메모리의 독출 동작에 대해 설명한다. 본 실시예와 같이, 짝수 페이지의 비트라인 쌍과 홀수 페이지의 비트라인 쌍을 교대로 배치한 결과, 짝수 페이지의 독출 또는 홀수 페이지의 독출에서 인접하는 비트라인이 동시에 독출되게 된다. 예를 들어, 짝수 페이지의 독출에서는 비트라인(BL0, BL1)이 인접하고, 비트라인(BL4, BL5)이 인접하며, 홀수 페이지의 독출에서는 비트라인(BL2, BL3)이 인접하고, 비트라인(BL6, BL7)이 인접한다. 센스 회로가 전압 검출형인 경우, 비트라인의 방전된 전위를 검출하기 때문에, 한쪽 비트라인의 전위가 변화하지 않고 다른 쪽 비트라인이 방전될 때, 비트라인 간의 용량 결합에 의해 다른 쪽 비트라인의 전위가 방전되기 어려워지고, 센스 회로에 의해 비트라인의 전위를 신속하고 정확하게 검출할 수 없는 사태가 발생할 수 있다.
그래서, 본 실시예에서는 짝수 페이지 및 홀수 페이지의 독출을 각각 2단계로 행한다. 우선, 도 11의 (A)에 도시된 바와 같이, 짝수 페이지의 독출 커맨드가 수취되면, 짝수 페이지의 1회째 독출에서는 짝수 페이지의 한 쌍의 비트라인 중 한쪽 비트라인의 독출을 행하고, 다른 쪽 비트라인을 그라운드에 접속한다(S200). 예를 들어, 비트라인(BL0, BL4)의 독출을 행할 때, 비트라인(BL1, BL5)이 그라운드 전위가 된다. 이에 의해, 비트라인(BL0, BL4)의 실드 독출이 가능해진다. 또, 비트라인(BL1, BL5)은 예를 들어 도 7에 도시되지 않은 비트라인 디스차지(discharge)용 트랜지스터를 통해 GND에 접속되고, 혹은 센스 회로의 프리차지(precharge)용 트랜지스터에 급전하는 Vdd 전원을 0V로 함으로써 그라운드에 접지되도록 해도 된다.
다음에, 짝수 페이지의 2회째 독출이 행해지고(S202), 한 쌍의 비트라인의 다른 쪽 비트라인의 독출을 행하고, 한쪽 비트라인을 그라운드에 접속한다. 즉, 1회째와는 반대로 비트라인(BL1, BL5)의 독출을 행하고, 비트라인(BL0, BL4)을 그라운드 전위로 한다.
짝수 페이지의 독출이 종료되면, 홀수 페이지의 독출 커맨드에 응답하여 홀수 페이지의 독출이 행해진다. 도 11의 (B)에 도시된 바와 같이, 여기서도 마찬가지로 1회째 독출에서는 한 쌍의 비트라인의 한쪽 비트라인의 독출을 행할 때, 다른 쪽 비트라인을 그라운드에 접속하고, 2회째 독출에서는 한 쌍의 비트라인의 다른 쪽 비트라인의 독출을 행하고, 한쪽 비트라인을 그라운드에 접속함으로써 실드 독출을 행한다(S214, S212).
또, 센스 회로가 전류 검출형인 경우에는 비트라인의 전위를 검출하지 않으므로, 실드 독출은 필수는 아니다. 그 경우에는 짝수 페이지 및 홀수 페이지를 각각 1회로 독출할 수 있다.
다음에, 본 실시예의 비트라인 선택 회로의 변형예를 도 12에 나타낸다. 도 12에 도시된 비트라인 선택 회로(200A)는, 글로벌 비트라인에 접속되는 비트라인의 조합을 변경한 점을 제외하고 도 7의 비트라인 선택 회로(200)와 동일하다. 하기의 표에 나타내는 바와 같이, 글로벌 비트라인(GBL0)에는 비트라인(BL0) 또는 비트라인(BL2)이 접속되고, 글로벌 비트라인(GBL1)에는 비트라인(BL1) 또는 비트라인(BL3)이 접속되며, 글로벌 비트라인(GBL2)에는 비트라인(BL4) 또는 비트라인(BL6)이 접속되고, 글로벌 비트라인(GBL3)에는 비트라인(BL5) 또는 비트라인(BL7)이 접속된다.
GBL0 GBL1 GBL2 GBL3
짝수 페이지가 선택 BL0 BL1 BL4 BL5
홀수 페이지가 선택 BL2 BL3 BL6 BL7
본 실시예에 의하면, 짝수 페이지를 구성하는 한 쌍의 비트라인과 홀수 페이지를 구성하는 한 쌍의 비트라인이 교대로 배치됨으로써 FG 커플링에 의한 영향을 억제하고, 결과적으로 데이터「0」, 「1」의 문턱값 분포 폭의 협대화를 도모하여 플래시 메모리의 신뢰성을 향상시킬 수 있다.
다음에, 본 발명의 제2 실시예에 대해 설명한다. 제2 실시예에 관한 플래시 메모리는, 도 1에 도시된 종래의 비트라인 선택 방법(디폴트)과 도 7에 도시된 본 실시예의 비트라인 선택 방법의 사이에서 전환을 가능하게 한다. 도 13은, 도 7에 도시된 비트라인 선택 방법에 있어서, 비트라인 선택 회로(210)는 비트라인(BL0, BL1, BL2, …, BL7)에 접속된 비트라인 선택 트랜지스터를 선택하기 위한 선택 게이트라인(BLS0, BLS1, BLS2, …, BLS7)의 구동을 전환한다.
비트라인 선택 회로(210)는, 하기의 표 3에 나타내는 바와 같이, 디폴트(도 1의 비트라인 선택 방법) 또는 옵션(도 7의 비트라인 선택 방법)의 선택에 따라 짝수 페이지 선택시 또는 홀수 페이지 선택시에 구동하는 선택 게이트라인의 전환을 행한다. 디폴트 또는 옵션의 선택 방법은, 예를 들어 외부 컨트롤러로부터의 커맨드 혹은 제품 출하시에서의 예를 들어 휴즈(fuse) ROM 등의 프로그램에 의해 실시된다.
BLSi 디폴트 옵션
BLS0 BLSE BLSE
BLS1 BLS0 BLSE
BLS2 BLSE BLS0
BLS3 BLS0 BLS0
BLS4 BLSE BLSE
BLS5 BLS0 BLSE
BLS6 BLSE BLS0
BLS7 BLS0 BLS0
비트라인 선택 회로(210)는, 디폴트가 선택되었을 때, 짝수 페이지 선택시에 선택 게이트라인(BLS0, BLS2, BLS4, BLS6)을 활성화하고, 홀수 페이지 선택시에 선택 게이트라인(BLS1, BLS3, BLS5, BLS7)을 활성화한다. 이는 도 1에 도시된 비트라인 선택 방법이며, 이 경우 실드 독출이 가능하다.
또한, 비트라인 선택 회로(210)는 옵션이 선택되었을 때, 짝수 페이지 선택시에 선택 게이트라인(BLS0, BLS1, BLS4, BL5)을 활성화하고, 홀수 페이지 선택시에 선택 게이트라인(BLS2, BLS3, BLS6, BL7)을 활성화한다. 이는 도 7에 도시된 본 실시예에 의한 비트라인 선택 방법이다.
이와 같이 제2 실시예에 의하면, 디폴트 또는 옵션의 비트라인 선택 방법을 임의로 선택할 수 있고, 예를 들어 본 실시예와 같이 2회의 독출 방법을 회피하고자 하는 경우에는 디폴트를 선택하고, 인접하는 메모리 셀 간의 FG 커플링의 억제를 우선한 경우에는 옵션을 선택할 수 있다.
상기 실시예에서는, 메모리 셀이 1비트의 데이터를 기억하는 예를 나타내었지만, 메모리 셀은 다비트의 데이터를 기억하는 것이어도 된다. 나아가 상기 실시예에서는, NAND 스트링이 기판 표면에 형성되는 예를 나타내었지만, NAND 스트링이 기판 표면에 입체적으로 형성되는 것이어도 된다.
이상과 같이 본 발명의 바람직한 실시형태에 대해 상술하였지만, 본 발명은 특정 실시형태에 한정되는 것은 아니고, 청구범위에 기재된 본 발명의 요지의 범위 내에서 여러 가지 변형·변경이 가능하다.
100: 플래시 메모리
110: 메모리 어레이
120: 입출력 버퍼
130: 어드레스 레지스터
140: 캐시 메모리
150: 컨트롤러
160: 워드라인 선택 회로
170: 페이지 버퍼/센스 회로
180: 열 선택 회로
190: 내부 전압 발생 회로
200: 비트라인 선택 회로

Claims (13)

  1. 복수의 NAND 스트링이 형성된 메모리 어레이;
    상기 메모리 어레이의 행을 선택하는 행 선택 수단; 및
    상기 행 선택 수단에 의해 선택된 행의 짝수 페이지 또는 홀수 페이지를 선택하는 페이지 선택 수단을 포함하고,
    상기 짝수 페이지는 인접하는 한 쌍의 비트라인의 복수 쌍들로 구성되고, 상기 홀수 페이지는 인접하는 한 쌍의 비트라인의 복수 쌍들로 구성되며, 상기 짝수 페이지의 비트라인 쌍들과 상기 홀수 페이지의 비트라인 쌍들이 교대인 반도체 메모리 장치.
  2. 청구항 1에 있어서,
    상기 페이지 선택 수단은, 상기 짝수 페이지의 비트라인 쌍을 선택하는 짝수 페이지 선택용 트랜지스터 및 상기 홀수 페이지의 비트라인 쌍을 선택하는 홀수 페이지 선택용 트랜지스터를 포함하는 반도체 메모리 장치.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 짝수 페이지 및 상기 홀수 페이지에 의해 공유되는 페이지 버퍼 및 센스 회로를 더 포함하는 반도체 메모리 장치.
  4. 청구항 1 또는 청구항 2에 있어서,
    상기 짝수 페이지의 비트라인 쌍의 한쪽 비트라인과 상기 홀수 페이지의 비트라인 쌍의 한쪽 비트라인이 제1 글로벌 비트라인에 공통으로 접속되고,
    상기 짝수 페이지의 비트라인 쌍의 다른 쪽 비트라인과 상기 홀수 페이지의 비트라인 쌍의 다른 쪽 비트라인이 제2 글로벌 비트라인에 공통으로 접속되는 반도체 메모리 장치.
  5. 청구항 4에 있어서,
    상기 짝수 페이지의 한쪽 비트라인이 상기 짝수 페이지 선택용 트랜지스터의 제1 확산 영역에 접속되고,
    상기 홀수 페이지의 한쪽 비트라인이 상기 홀수 페이지 선택용 트랜지스터의 제1 확산 영역에 접속되며,
    상기 짝수 페이지 선택용 트랜지스터와 상기 홀수 페이지 선택용 트랜지스터의 공통의 제2 확산 영역이 상기 제1 글로벌 비트라인에 접속되는 반도체 메모리 장치.
  6. 청구항 1 또는 청구항 2에 있어서,
    반도체 메모리 장치는 독출 동작 또는 프로그램 동작을 제어하는 제어 수단을 더 포함하고,
    상기 제어 수단은, 상기 페이지 선택 수단을 제어하여 짝수 페이지의 독출을 행할 때, 짝수 페이지의 비트라인 쌍의 한쪽 비트라인의 메모리 셀의 독출을 행하고, 그 동안에 다른 쪽 비트라인을 그라운드 전위로 설정하며, 다음에 짝수 페이지의 비트라인 쌍의 다른 쪽 비트라인의 메모리 셀의 독출을 행하고, 그 동안에 한쪽 비트라인을 그라운드 전위로 설정하며,
    상기 제어 수단은, 홀수 페이지의 독출을 행할 때, 홀수 페이지의 비트라인 쌍의 한쪽 비트라인의 메모리 셀의 독출을 행하고, 그 동안에 다른 쪽 비트라인을 그라운드 전위로 설정하며, 다음에 홀수 페이지의 비트라인 쌍의 다른 쪽 비트라인의 메모리 셀의 독출을 행하고, 그 동안에 한쪽 비트라인을 그라운드 전위로 설정하는 반도체 메모리 장치.
  7. 청구항 1 또는 청구항 2에 있어서,
    반도체 메모리 장치는 상기 페이지 선택 수단의 선택을 전환하기 위한 전환 수단을 더 포함하고,
    상기 페이지 선택 수단의 선택이 전환되었을 때, 상기 짝수 페이지는 짝수 비트라인으로 구성되고, 상기 홀수 페이지는 홀수 비트라인으로 구성되며, 짝수 비트라인과 홀수 비트라인이 교대인 반도체 메모리 장치.
  8. 청구항 7에 있어서,
    상기 전환 수단은 외부로부터 입력되는 커맨드에 의해 제어 가능한 반도체 메모리 장치.
  9. NAND 스트링이 형성된 메모리 어레이를 갖는 반도체 메모리 장치의 동작 방법으로서,
    상기 메모리 어레이의 행을 선택하는 단계; 및
    선택된 행의 짝수 페이지 또는 홀수 페이지를 선택하는 페이지 선택 단계를 포함하고,
    상기 짝수 페이지는 인접하는 한 쌍의 비트라인의 복수 쌍들로 구성되고, 상기 홀수 페이지는 인접하는 한 쌍의 비트라인의 복수 쌍들로 구성되며, 상기 짝수 페이지의 비트라인 쌍들과 상기 홀수 페이지의 비트라인 쌍들이 교대인 반도체 메모리 장치의 동작 방법.
  10. 청구항 9에 있어서,
    짝수 페이지가 선택되었을 때 짝수 페이지를 페이지 버퍼 및 센스 회로에 접속하고, 홀수 페이지가 선택되었을 때 홀수 페이지를 상기 짝수 페이지와 공유되는 상기 페이지 버퍼 및 센스 회로에 접속하는 단계를 더 포함하는 동작 방법.
  11. 청구항 9 또는 청구항 10에 있어서,
    상기 동작 방법은 선택된 행의 메모리 셀에 프로그램하는 단계를 더 포함하고,
    상기 프로그램하는 단계는, 상기 페이지 선택 단계에 의해 선택된 짝수 페이지의 메모리 셀에 프로그램을 행하고, 다음에 상기 페이지 선택 단계에 의해 선택된 홀수 페이지의 메모리 셀에 프로그램을 행하는 동작 방법.
  12. 청구항 9 또는 청구항 10에 있어서,
    상기 동작 방법은 선택된 행의 메모리 셀을 독출하는 단계를 더 포함하고,
    상기 독출하는 단계는, 짝수 페이지의 독출을 행할 때, 짝수 페이지의 비트라인 쌍의 한쪽 비트라인의 메모리 셀의 독출을 행하고, 그 동안에 다른 쪽 비트라인을 그라운드 전위로 설정하며, 다음에 짝수 페이지의 비트라인 쌍의 다른 쪽 비트라인의 메모리 셀의 독출을 행하고, 그 동안에 한쪽 비트라인을 그라운드 전위로 설정하며,
    상기 독출하는 단계는, 홀수 페이지의 독출을 행할 때, 홀수 페이지의 비트라인 쌍의 한쪽 비트라인의 메모리 셀의 독출을 행하고, 그 동안에 다른 쪽 비트라인을 그라운드 전위로 설정하며, 다음에 홀수 페이지의 비트라인 쌍의 다른 쪽 비트라인의 메모리 셀의 독출을 행하고, 그 동안에 한쪽 비트라인을 그라운드 전위로 설정하는 동작 방법.
  13. 청구항 9 또는 청구항 10에 있어서,
    상기 동작 방법은 상기 페이지 선택 단계에 의한 선택을 전환하기 위한 단계를 더 포함하고,
    상기 페이지 선택 단계의 선택이 전환되었을 때, 상기 짝수 페이지는 짝수 비트라인으로 구성되고, 상기 홀수 페이지는 홀수 비트라인으로 구성되며, 짝수 비트라인과 홀수 비트라인이 교대인 동작 방법.
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