KR20210042465A - 메모리 - Google Patents

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KR20210042465A
KR20210042465A KR1020190125044A KR20190125044A KR20210042465A KR 20210042465 A KR20210042465 A KR 20210042465A KR 1020190125044 A KR1020190125044 A KR 1020190125044A KR 20190125044 A KR20190125044 A KR 20190125044A KR 20210042465 A KR20210042465 A KR 20210042465A
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Abstract

메모리는, 제1데이터 버스; 제2데이터 버스; 및 각각 하나 이상의 메모리 뱅크를 포함하는 제1 내지 제4뱅크 그룹들을 포함하고, 상기 제1 내지 제4뱅크 그룹들은 홀수번째 리드 커맨드에 의한 리드 동작시에는 상기 제1데이터 버스로 리드 데이터를 전달하고, 짝수번째 리드 커맨드에 의한 리드 동작시에는 상기 제2데이터 버스로 리드 데이터를 전달할 수 있다.

Description

메모리 {MEMORY}
본 특허 문헌은 메모리에 관한 것이다.
반도체 메모리 기술이 비약적으로 발전하면서 반도체 장치의 패키징 기술에 대해서도 점차 고집적화 고성능화가 요구되고 있다. 따라서 집적회로 칩들을 와이어나 범프를 이용해 인쇄회로 기판(PCB) 상에 평면적으로 배치시키는 2차원 구조에서 벗어나 다수개의 집적회로 칩들을 수직으로 적층시키는 3차원 구조에 관한 기술이 다양하게 발전하고 있다.
이러한 3차원 구조는 다수개의 메모리 칩들을 수직으로 적층하는 적층형 메모리 장치를 통해 구현될 수 있다. 그리고 이처럼 수직 방향으로 적층된 메모리 칩들은 관통 실리콘 비아(TSV: Through Silicon Via)를 통해 서로 전기적으로 연결되면서 반도체 패키지용 기판에 탑재된다.
도 1은 종래의 고대역 메모리(HBM: High Bandwidth Memory)를 포함하는 메모리 시스템(100)의 구성도이다.
도 1을 참조하면, 메모리 시스템(100)은 고대역 메모리(110), 프로세서(120), 인터포저(130, interposer) 및 패키지 기판(140, package substrate)을 포함할 수 있다.
패키지 기판(140) 상부에는 인터포저(130)가 형성될 수 있으며, 인터포저(130)의 상부에는 고대역 메모리(110)와 프로세서(120)가 형성될 수 있다.
프로세서(120)는 메모리 콘트롤러(121)와 메모리 콘트롤러(121)의 인터페이스를 위한 파이(PHY) 인터페이스(122)를 포함할 수 있다. PHY 인터페이스(122)는 메모리 콘트롤러(121)가 고대역 메모리(110)와 통신하기 위해 사용될 수 있다. 프로세서(120)는 GPU(Graphic Processing Unit), CPU(Central Processing Unit), AP(Application Processor)와 같은 다양한 프로세서들 중 하나일 수 있다.
고대역 메모리(110)는 로직 다이(111, logic die) 및 로직 다이(111) 상에 적층되어 형성된 코어 다이들(112~115)을 포함할 수 있다. 코어 다이들(112~115) 각각은 데이터를 저장하기 위한 셀 어레이 및 셀 어레이에 데이터를 라이트하고 셀 어레이로부터 데이터를 리드하기 위한 회로들을 포함할 수 있다. 로직 다이(111)는 코어 다이들(112~115)과 로직 다이(111)와의 인터페이스를 위한 회로들, 로직 다이(111)와 메모리 콘트롤러(121)와의 인터페이스를 위한 회로들을 포함할 수 있다. 로직 다이(111)를 베이스 다이(base die)라고 부르기도 한다. 적층된 코어 다이들(112~115) 간에는 다수의 실리콘 관통 비아들(TSV, Through Silicon Via)이 형성되고 이를 통해 코어 다이들(112~115)과 로직 다이(111) 간에 커맨드(command), 어드레스(address) 및 데이터가 전달될 수 있다.
로직 다이(111)의 PHY 인터페이스(116)는 로직 다이(111)와 메모리 콘트롤러(121) 간의 통신을 위한 인터페이스이고, 다이렉트 억세스(DA, Direct Access) 인터페이스(117)는 고대역 메모리(110)의 테스트를 위한 인터페이스일 수 있다. PHY 인터페이스(116)는 마이크로 범프(micro bump)들을 통해 인터포저(130)와 연결되고 인터포저(130)내부의 배선(131)은 로직 다이(111)의 PHY 인터페이스(116)와 메모리 콘트롤러(121)의 PHY 인터페이스(122)를 전기적으로 연결할 수 있다. 즉, PHY 인터페이스들(116, 122)은 인터포저(130)를 통해 전기적으로 연결되어 통신할 수 있다. PHY 인터페이스(116)는 1000개 이상의 마이크로 범프들을 통해 인터포저(130)와 연결되는데 마이크로 범프들의 물리적인 개수가 대단히 많아 PHY 인터페이스(116)를 이용해 고대역 메모리(110)를 테스트하는 것은 현실적으로 대단히 어렵다. 이러한 이유로 마이크로 범프들보다 상대적으로 물리적인 사이즈가 크고 개수가 적은 다이렉트 억세스 패드들을 이용해 인터페이스되는 DA 인터페이스(117)가 고대역 메모리(110)의 테스트에 사용될 수 있다.
패키지 기판(140)에는 고대역 메모리(110)와 프로세서(120)에 전원을 공급하기 위한 솔더 볼(solder ball)들 및 프로세서(120)가 외부(예, 그래픽 카드 상의 다른 칩들)와 통신하기 위한 솔더 볼들이 형성될 수 있다. 패키지 기판(140)은 예를 들어, 그래픽 카드(graphic card)와 연결될 수 있다.
고대역 메모리(110)의 코어 다이들(112~115)에 포함되는 뱅크 그룹들의 개수는 매우 많은데 코어 다이들(112~115) 내에 뱅크 그룹들의 개수만큼 데이터 버스를 구비시키는 경우에 면적이 지나치게 늘어나는 문제가 발생한다. 따라서 데이터 버스를 효율적으로 사용하기 위한 기술이 요구된다.
본 발명의 실시예들은, 메모리에서 데이터 버스를 효율적으로 사용하기 위한 기술을 제공할 수 있다.
본 발명의 일실시예에 따른 메모리는, 제1데이터 버스; 제2데이터 버스; 및 각각 하나 이상의 메모리 뱅크를 포함하는 제1 내지 제4뱅크 그룹들을 포함하고, 상기 제1 내지 제4뱅크 그룹들은 홀수번째 리드 커맨드에 의한 리드 동작시에는 상기 제1데이터 버스로 리드 데이터를 전달하고, 짝수번째 리드 커맨드에 의한 리드 동작시에는 상기 제2데이터 버스로 리드 데이터를 전달할 수 있다.
본 발명의 다른 실시예에 따른 메모리는, 각각 다수의 메모리 뱅크를 포함하는 다수의 뱅크 그룹들; 제1데이터 버스; 및 제2데이터 버스를 포함하고, 상기 다수의 뱅크 그룹들은 리드 동작시에 상기 제1데이터 버스와 상기 제2데이터 버스를 번갈아가며 사용해 리드 데이터를 출력할 수 있다.
본 발명의 실시예들에 따르면, 메모리의 데이터 버스를 효율적으로 사용할 수 있다.
도 1은 종래의 고대역 메모리(HBM: High Bandwidth Memory)를 포함하는 메모리 시스템(100)의 구성도.
도 2는 본 발명의 일실시예에 따른 고대역 메모리의 코어 다이(200)의 구성도.
도 3은 도 2의 버스 제어 회로(210)의 일실시예 구성도.
도 4는 도 2의 전달 신호 생성 회로(230)의 일실시예 구성도.
도 5는 도 2의 병-직렬 변환 회로(220)의 일실시예 구성도.
도 6은 도 2의 코어 다이(200)의 전체 동작의 일예를 도시한 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2는 본 발명의 일실시예에 따른 고대역 메모리의 코어 다이(200)의 구성도이다.
도 2를 참조하면, 코어 다이(200)는, 뱅크 그룹들(BGA~BGD), 제1데이터 버스(GIO_L), 제2데이터 버스(GIO_H), 버스 제어 회로(210), 병-직렬 변환 회로(220) 및 전달 신호 생성회로(230)를 포함할 수 있다.
제1 내지 제4뱅크 그룹들(BGA~BGD) 각각은 다수의 메모리 뱅크를 포함할 수 있다. 예를 들어, 뱅크 그룹들(BGA~BGD)마다 4개의 메모리 뱅크들을 포함할 수 있다. 그리고 메모리 뱅크들 각각은 데이터의 저장을 위한 다수의 메모리 셀들을 포함할 수 있다.
한 번의 리드 동작시에 제1 내지 제4뱅크 그룹들(BGA~BGD) 중 하나의 뱅크 그룹에서 리드 동작이 수행될 수 있다. 제1 내지 제4뱅크 그룹 리드 신호들(CASPRD_BGA~CASPRD_BGD)은 대응하는 뱅크 그룹들의 리드 동작을 지시하는 신호일 수 있다. 예를 들어, 제2뱅크 그룹 리드 신호(CASPRD_BGB)가 활성화되면 이에 응답해 제2뱅크 그룹(BGB)의 리드 동작이 수행되고, 제4뱅크 그룹 리드 신호(CASPRD_BGD)가 활성화되면 이에 응답해 제4뱅크 그룹(BGD)의 리드 동작이 수행될 수 있다. 제1 내지 제4뱅크 그룹 핀스트로브 신호들(PINST_BGA~PINST_BGD)은 대응하는 뱅크 그룹에서 리드 데이터가 출력될때 활성화되는 신호일 수 있다. 예를 들어, 제1뱅크 그룹(BGA)으로부터 리드 데이터(DATA_BGA)가 출력되는 시점에 제1뱅크 그룹(BGA)은 제1뱅크 그룹 핀스트로브 신호(PINST_BGA)를 활성화할 수 있으며, 제3뱅크 그룹(BGC)으로부터 리드 데이터(DATA_BGC)가 출력되는 시점에 제3뱅크 그룹(BGC)은 제3뱅크 그룹 핀스트로브 신호(PINST_BGC)를 활성화할 수 있다.
제1데이터 버스(GIO_L)와 제2데이터 버스(GIO_H)는 제1 내지 제4뱅크 그룹들(BGA~BGD)의 리드 데이터를 전달하기 위한 데이터 버스들일 수 있다. 제1 내지 제4뱅크 그룹들(BGA~BGD)의 리드 동작시에 제1데이터 버스(GIO_L)와 제2데이터 버스(GIO_H)는 번갈아가며 사용될 수 있다. 예를 들어, 홀수번째 리드 동작시에는 제1데이터 버스(GIO_L)가 사용될 수 있으며, 짝수번째 리드 동작시에는 제2데이터 버스(GIO_H)가 사용될 수 있다. 예를 들어, (1)제2뱅크 그룹(BGB), (2)제4뱅크 그룹(BGD), (3)제1뱅크 그룹(BGA)의 순서대로 리드 동작이 수행된다면, (1)제2뱅크 그룹(BGB)은 제1데이터 버스(GIO_L)를 사용해 리드 데이터(DATA_BGB)를 출력하고, (2)제4뱅크 그룹(BGD)은 제2데이터 버스(GIO_H)를 사용해 리드 데이터(DATA_BGD)를 출력하고, (3)제1뱅크 그룹(BGA)은 제1데이터 버스(GIO_L)를 사용해 리드 데이터(DATA_BGA)를 출력할 수 있다.
제1데이터 버스(GIO_L)와 제2데이터 버스(GIO_H) 각각은 128개의 라인을 포함할 수 있다. 이는 한 번의 리드 동작시에 128비트의 데이터가 제1 내지 제4뱅크 그룹들(BGA~BGD) 중 리드 동작을 수행하는 뱅크 그룹으로부터 출력되기 때문이다. 한 번의 리드 동작시에 리드 동작을 수행하는 뱅크 그룹으로부터 출력되는 리드 데이터의 비트 수가 변경되면 제1데이터 버스(GIO_L)와 제2데이터 버스(GIO_H)의 라인의 개수는 변경될 수 있다.
버스 제어 회로(210)는 제1 내지 제4뱅크 그룹들(BGA~BGD)과 제1데이터 버스(GIO_L) 및 제2데이터 버스(GIO_H) 간의 연결을 제어할 수 있다. 버스 제어 회로(210)는 앞서 설명한 바와 같이 제1 내지 제4뱅크 그룹들(BGA~BGD)이 리드 동작시에 제1데이터 버스(GIO_L)와 제2데이터 버스(GIO_H)를 번갈아가며 사용할 수 있도록 제1 내지 제4뱅크 그룹들(BGA~BGD)과 데이터 버스들(GIO_L, GIO_H)의 연결을 제어할 수 있다. 버스 제어 회로(210)는 제1 내지 제8전달 신호들(PINST_BGA_L, PINST_BGA_H, PINST_BGB_L, PINST_BGB_H, PINST_BGC_L, PINST_BGC_H, PINST_BGD_L, PINST_BGD_H)에 의해 제어될 수 있다. 버스 제어 회로(210)의 구성 및 동작에 대해서는 도 3과 함께 자세히 알아보기로 한다.
전달 신호 생성 회로(230)는 버스 제어 회로(210)를 제어하는 제1 내지 제8전달 신호들(PINST_BGA_L, PINST_BGA_H, PINST_BGB_L, PINST_BGB_H, PINST_BGC_L, PINST_BGC_H, PINST_BGD_L, PINST_BGD_H)을 생성할 수 있다. 전달신호 생성 회로(230)는 제1 내지 제4뱅크 그룹 리드 신호들(CASPRD_BGA~CASPRD_BGD)과 제1 내지 제4뱅크 그룹 핀스트로브 신호들(PINST_BGA~PINST_BGD)을 이용해 제1 내지 제8전달 신호들(PINST_BGA_L, PINST_BGA_H, PINST_BGB_L, PINST_BGB_H, PINST_BGC_L, PINST_BGC_H, PINST_BGD_L, PINST_BGD_H)을 생성할 수 있다. 전달 신호 생성 회로(230)의 구성 및 동작에 대해서는 도 4와 함께 자세히 알아보기로 한다.
병-직렬 변환 회로(220)는 제1데이터 버스(GIO_L)와 제2데이터 버스(GIO_H)로 전달된 리드 데이터를 병-직렬 변환할 수 있다. 병-직렬 변환 회로(220)는 병-직렬 변환한 데이터를 실리콘 관통 비아(TSV)를 통해 로직 다이로 전달할 수 있다. 병-직렬 변환 회로(220)는 제1데이터 버스(GIO_L)의 리드 데이터와 제2데이터 버스(GIO_H)의 리드 데이터를 번갈아가며 2:1로 병-직렬 변환해 실리콘 관통 비아(TSV)로 전달하므로, 실리콘 관통 비아(TSV)의 개수는 64개일 수 있다. 로직 다이는 실리콘 관통 비아(TSV)를 통해 전달받은 리드 데이터를 메모리 콘트롤러로 전달할 수 있다. 설계에 따라서는 병-직렬 변환 없이 제1데이터 버스(GIO_L)의 데이터와 제2데이터 버스(GIO_H)의 데이터가 그대로 실리콘 관통 비아(TSV)로 전달될 수 있다. 이 경우에는 실리콘 관통 비아(TSV)의 개수가 128개일 수 있다. 병-직렬 변환 회로(220)의 구성 및 동작에 대해서는 도 5와 함께 자세히 알아보기로 한다.
도 2에서는 다수의 뱅크 그룹들(BGA~BGD)이 데이터 버스(GIO_L, GIO_H)를 번갈아 사용하는 본 발명이 고대역 메모리의 코어 다이에 적용된 것을 예시했는데, 본 발명이 일반적인 메모리에도 적용 가능함은 당연하다. 다수의 뱅크 그룹들을 포함하는 모든 종류의 메모리에서 다수의 뱅크 그룹들이 리드 동작시마다 사용하는 데이터 버스를 변경하는 방식으로 2개 이상의 데이터 버스들을 뱅크 그룹들이 번갈아가며 사용할 수 있다.
도 3은 도 2의 버스 제어 회로(210)의 일실시예 구성도이다.
도 3을 참조하면, 버스 제어 회로(210)는 제1 내지 제8전달부들(310~380)을 포함할 수 있다.
제1전달부(310)는 제1전달 신호(PINST_BGA_L)에 응답해, 즉 제1전달 신호(PINST_BGA_L)의 활성화시에, 제1뱅크 그룹의 리드 데이터(DATA_BGA)를 제1데이터 버스(GIO_L)로 전달할 수 있다. 제2전달부(320)는 제2전달 신호(PINST_BGA_H)에 응답해 제1뱅크 그룹의 리드 데이터(DATA_BGA)를 제2데이터 버스(GIO_H)로 전달할 수 있다.
제3전달부(330)는 제3전달 신호(PINST_BGB_L)에 응답해 제2뱅크 그룹의 리드 데이터(DATA_BGB)를 제1데이터 버스(GIO_L)로 전달할 수 있다. 제4전달부(340)는 제4전달 신호(PINST_BGB_H)에 응답해 제2뱅크 그룹의 리드 데이터(DATA_BGB)를 제2데이터 버스(GIO_H)로 전달할 수 있다. 제5전달부(350)는 제5전달 신호(PINST_BGC_L)에 응답해 제3뱅크 그룹의 리드 데이터(DATA_BGC)를 제1데이터 버스(GIO_L)로 전달할 수 있다. 제6전달부(360)는 제6전달 신호(PINST_BGC_H)에 응답해 제3뱅크 그룹의 리드 데이터(DATA_BGC)를 제2데이터 버스(GIO_H)로 전달할 수 있다. 제7전달부(370)는 제7전달 신호(PINST_BGD_L)에 응답해 제4뱅크 그룹의 리드 데이터(DATA_BGD)를 제1데이터 버스(GIO_L)로 전달할 수 있다. 제8전달부(380)는 제8전달 신호(PINST_BGD_H)에 응답해 제4뱅크 그룹의 리드 데이터(DATA_BGD)를 제2데이터 버스(GIO_H)로 전달할 수 있다.
도 4는 도 2의 전달 신호 생성 회로(230)의 일실시예 구성도이다.
도 4를 참조하면, 전달 신호 생성 회로(230)는 제1 내지 제4펄스 신호 생성부들(411~414), 프리 오더 신호 생성부(420), 제1 내지 제4오더 신호 생성부들(431~434), 제1 내지 제4지연부들(441~444) 및 논리 조합부(450)를 포함할 수 있다.
제1 내지 제4펄스 신호 생성부들(411~414) 각각은 제1 내지 제4뱅크 그룹 리드 신호들(CASPRD_BGA~CASPRD_BGD)의 활성화시에 활성화되는 제1 내지 제4펄스 신호들(PUA~PUD)을 생성할 수 있다. 제1펄스 신호(PUA)는 제1뱅크 그룹 리드 신호(CASPRD_BGA)와 동시에 활성화되고 더욱 짧은 활성화 구간을 가지는 펄스 신호일 수 있다. 마찬가지로 제2 내지 제4펄스 신호들(PUB~PUD)은 제2 내지 제4뱅크 그룹 리드 신호들(CASPRD_BGB~CASPRD_BGD)의 활성화 구간을 줄인 펄스 신호들일 수 있다.
프리 오더 신호 생성부(420)는 제1 내지 제4펄스 신호들(PUA~PUD) 중 어느 하나의 펄스 신호가 활성화될 때마다 논리값이 변경되는 프리 오더 신호(ORFER_PRE)를 생성할 수 있다. 프리 오더 신호 생성부(420)는 오아게이트(421), D플립 플롭(422) 및 인버터(423)를 포함할 수 있다. 오아 게이트(421)는 제1 내지 제4펄스 신호들(PUA~PUD)을 입력받을 수 있다. D플립 플롭(422)의 출력 단자(Q)로는 프리 오더 신호(ORDER_PRE)가 출력되는데, 인버터(423)는 프리 오더 신호(ORDER_PRE)를 반전해 D플립 플롭(422)의 입력 단자(D)로 전달할 수 있다. 또한, D플립 플롭(422)의 클럭 단자에는 오아게이트(421)의 출력 신호(PU_SUM)가 입력될 수 있다. 제1 내지 제4펄스 신호(PUA~PUD) 중 하나가 활성화되면, 오아 게이트(421)의 출력 신호(PU_SUM)가 활성화되고, 오아 게이트(421)의 출력 신호(PU_SUM)가 활성화될 때마다 프리 오더 신호(ORDER_PRE)의 논리값이 변경될 수 있다.
제1 내지 제4오더 신호 생성부들(431~434)은 제1 내지 제4펄스 신호들(PUA~PUD)의 활성화시에 프리 오더 신호(ORDER_PRE)를 래치해 제1 내지 제4오더 신호들(ORDER_BGA~ORDER_BGD)을 생성할 수 있다. 예를 들어, 제2오더 신호 생성부(432)는 제2펄스 신호(PUB)의 활성화 시점에 프리 오더 신호(ORDER_PRE)를 래치하고, 이를 제2오더 신호(ORDER_BGB)로 출력할 수 있다. 제1 내지 제4오더 신호 생성부들(431~434) 각각은 입력 단자(D)에 프리 오더 신호(ORDER_PRE)를 입력받고, 클럭 단자에 제1 내지 제4펄스 신호들(PUA~PUD) 중 자신에 대응하는 신호를 입력받고, 출력 단자(Q)로 제1 내지 제4오더 신호들(ORDER_BGA~ORDER_BGD) 중 자신에 대응하는 오더 신호를 출력하는 D 플립 플롭을 포함할 수 있다.
제1 내지 제4지연부들(441~444)은 제1 내지 제4오더 신호들(ORDER_BGA~ORDER_BGD)을 지연시켜 제1 내지 제4지연된 오더 신호들(ORDER_D_BGA~ORDER_D_BGD)을 생성할 수 있다. 오더 신호들(ORDER_BGA~ORDER_BGD)은 뱅크 그룹들(BGA~BGD)의 리드 동작을 지시하는 뱅크 그룹 리드 신호들(CASPRD_BGA~CASPRD_BGD)을 이용해 생성되는데 반해, 전달 신호들(PINST_BGA_L, PINST_BGA_H, PINST_BGB_L, PINST_BGB_H, PINST_BGC_L, PINST_BGC_H, PINST_BGD_L, PINST_BGD_H)은 뱅크 그룹들(BGA~BGD)로부터 리드 데이터가 출력되는 구간에서 사용되어야 하므로 지연 동작이 필요하며, 제1 내지 제4지연부들(441~444)이 지연 동작을 수행할 수 있다. 제1 내지 제4지연부들(441~444)의 지연값은 뱅크 그룹 리드 신호들(CASPRD_BGA~CASPRD_BGD)과 뱅크 그룹 핀스트로브 신호들(PINST_BGA~PINST_BGD) 간의 시간 차이 만큼인 것이 바람직할 수 있다.
논리 조합부(450)는 제1지연된 오더 신호(ORDER_D_BGA)가 활성화되고 제1뱅크 그룹의 핀스트로브 신호(PINST_BGA)가 활성화되면 제1전달 신호(PINST_BGA_L)를 활성화하고, 제1지연된 오더 신호(ORDER_D_BGA)가 비활성화되고 제1뱅크 그룹의 핀스트로브 신호(PINST_BGA)가 활성화되면 제2전달 신호(PINST_BGA_H)를 활성화할 수 있다. 또한, 제2지연된 오더 신호(ORDER_D_BGB)가 활성화되고 제2뱅크 그룹의 핀스트로브 신호(PINST_BGB)가 활성화되면 제3전달 신호(PINST_BGB_L)를 활성화하고, 제2지연된 오더 신호(ORDER_D_BGB)가 비활성화되고 제2뱅크 그룹의 핀스트로브 신호(PINST_BDB)가 활성화되면 제4전달 신호(PINST_BGB_H)를 활성화할 수 있다. 또한, 제3지연된 오더 신호(ORDER_D_BGC)가 활성화되고 제3뱅크 그룹의 핀스트로브 신호(PINST_BGC)가 활성화되면 제5전달 신호(PINST_BGC_L)를 활성화하고, 제3지연된 오더 신호(ORDER_D_BGC)가 비활성화되고 제3뱅크 그룹의 핀스트로브 신호(PINST_BGC)가 활성화되면 제6전달 신호(PINST_BGC_H)를 활성화할 수 있다. 또한, 제4지연된 오더 신호(ORDER_D_BGD)가 활성화되고 제4뱅크 그룹의 핀스트로브 신호(PINST_BGD)가 활성화되면 제7전달 신호(PINST_BGD_L)를 활성화하고, 제4지연된 오더 신호(ORDER_D_BGD)가 비활성화되고 제4뱅크 그룹의 핀스트로브 신호(PINST_BGD)가 활성화되면 제8전달 신호(PINST_BGD_H)를 활성화할 수 있다.
논리 조합부(450)는 앤드 게이트들(451~458)과 인버터들(459~462)을 포함할 수 있다.
도 5는 도 2의 병-직렬 변환 회로(220)의 일실시예 구성도이다.
도 5를 참조하면, 병-직렬 변환 회로(220)는 제1병-직렬 변환부(510), 제2병-직렬 변환부(520) 및 오아 게이트들(531, 532)을 포함할 수 있다.
오아 게이트(531)는 제1전달 신호(PINST_BGA_L), 제3전달 신호(PINST_BGB_L), 제5전달 신호(PINST_BGC_L) 및 제7전달 신호(PINST_BGD_L)를 입력받아 제1신호(PINST_L)를 출력할 수 있다. 오아 게이트(532)는 제2전달 신호(PINST_BGA_H), 제4전달 신호(PINST_BGB_H), 제6전달 신호(PINST_BGC_H) 및 제8전달 신호(PINST_BGD_H)를 입력받아 제2신호(PINST_H)를 출력할 수 있다. 제1신호(PINST_L)는 제1데이터 버스(GIO_L)로 데이터가 전달된다는 것을 알리는 신호이고, 제2신호(PINST_H)는 제2데이터 버스(GIO_H)로 데이터가 전달된다는 것을 알리는 신호일 수 있다.
제1병-직렬 변환부(510)는 제1신호(PINST_L)에 응답해 제1데이터 버스(GIO_L)의 데이터를 2:1로 병-직렬 변환해 실리콘 관통 비아(TSV)로 전달할 수 있다.
제2병-직렬 변환부(520)는 제2신호(PINST_H)에 응답해 제2데이터 버스(GIO_H)의 데이터를 2:1로 병-직렬 변환해 실리콘 관통 비아(TSV)로 전달할 수 있다.
도 6은 도 2의 코어 다이(200)의 전체 동작의 일예를 도시한 도면이다.
도 6을 참조하면, 6개의 리드 커맨드(READ)가 2클럭 마다 고대역 메모리로 인가되는 것을 확인할 있다. 리드 동작시마다 뱅크 그룹이 지정되는데 제1뱅크 그룹(BGA), 제2뱅크 그룹(BGB), 제3뱅크 그룹(BGC), 제1뱅크 그룹(BGA), 제2뱅크 그룹(BGB), 제4뱅크 그룹(BGD)이 지정되는 것을 확인할 수 있다.
리드 커맨드(read)가 인가될 때마다 제1 내지 제4뱅크 그룹 리드 신호들(CASPRD_BGA~CASPRD_BGD) 중 지정된 뱅크 그룹에 대응하는 신호가 활성화될 수 있다.
제1 내지 제4뱅크 그룹 리드 신호들 중 어느 하나가 활성화될 때마다 오아 게이트(421)의 출력 신호(PU_SUM)가 활성화될 수 있다. 그리고 오아 게이트(421)의 출력 신호(PU_SUM)가 활성화될 때마다 프리 오더 신호(ORDER_PRE)의 논리 레벨이 변경될 수 있다.
제1 내지 제4펄스 신호들(PUA~PUD)의 활성화시에 프리 오더 신호(ORDER_PRE)가 래치되어 제1 내지 제4오더 신호들(ORDER_BGA~ORDER_BGD)이 생성될 수 있다. 제1 내지 제4오더 신호들(ORDER_BGA~ORDER_BGD)이 지연되어 제1 내지 제4지연된 오더 신호들(ORDER_D_BGA~ORDER_D_BGD)이 생성되고, 제1 내지 제4핀스트로브 신호(PINST_BGA~PINST_BGD)와 제1 내지 제4지연된 오더 신호(ORDER_D_BGA~ORDER_D_BGD)를 이용해 제1 내지 제8전달 신호들(PINST_BGA_L, PINST_BGA_H, PINST_BGB_L, PINST_BGB_H, PINST_BGC_L, PINST_BGC_H, PINST_BGD_L, PINST_BGD_H)이 생성될 수 있다.
도 6을 확인하면, 제1전달 신호(PINST_BGA_L), 제4전달 신호(PINST_BGB_H), 제5전달 신호(PINST_BGC_L), 제2전달 신호(PINST_BGA_H), 제3전달 신호(PINST_BGB_L), 제8전달 신호(PINST_BGD_H)의 순서대로 전달 신호들이 활성화되는 것을 확인할 수 있다. 따라서, 제1뱅크 그룹(BGA)의 데이터가 제1데이터 버스(GIO_L)로 전달되고, 이후에 제2뱅크 그룹(BGB)의 데이터가 제2데이터 버스(GIO_H)로 전달되고, 이후에 제3뱅크 그룹(BGC)의 데이터가 제1데이터 버스(GIO_L)로 전달되고, 이후에 제1뱅크 그룹(BGA)의 데이터가 제2데이터 버스(GIO_H)로 전달되고, 이후에 제2뱅크 그룹(BGB)의 데이터가 제1데이터 버스(GIO_L)로 전달되고, 이후에 제4뱅크 그룹(BGD)의 데이터가 제2데이터 버스(GIO_H)로 전달될 수 있다. 즉, 리드 동작이 수행될 때마다 제1데이터 버스(GIO_L)와 제2데이터 버스(GIO_H)가 번갈아가며 사용될 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
200: 코어 다이
BG0~BG3: 뱅크 그룹들
GIO_L: 제1데이터 버스
GIO_H: 제2데이터 버스
210: 버스 제어 회로
220: 병-직렬 변환 회로
230: 전달 신호 생성 회로

Claims (15)

  1. 제1데이터 버스;
    제2데이터 버스; 및
    각각 하나 이상의 메모리 뱅크를 포함하는 제1 내지 제4뱅크 그룹들을 포함하고,
    상기 제1 내지 제4뱅크 그룹들은 홀수번째 리드 커맨드에 의한 리드 동작시에는 상기 제1데이터 버스로 리드 데이터를 전달하고, 짝수번째 리드 커맨드에 의한 리드 동작시에는 상기 제2데이터 버스로 리드 데이터를 전달하는
    메모리.
  2. 제 1항에 있어서,
    상기 제1 내지 제4뱅크 그룹들과 상기 제1데이터 버스 및 상기 제2데이터 버스 간의 연결을 제어하는 버스 제어 회로를 더 포함하는
    메모리.
  3. 제 2항에 있어서,
    상기 제1데이터 버스와 제2데이터 버스로 전달된 리드 데이터를 병-직렬 변환하기 위한 병-직렬 변환 회로를 더 포함하는
    메모리.
  4. 제 2항에 있어서,
    상기 버스 제어 회로는
    제1전달 신호에 응답해 상기 제1뱅크 그룹의 리드 데이터를 상기 제1데이터 버스로 전달하는 제1전달부;
    제2전달 신호에 응답해 상기 제1뱅크 그룹의 리드 데이터를 상기 제2데이터 버스로 전달하는 제2전달부;
    제3전달 신호에 응답해 상기 제2뱅크 그룹의 리드 데이터를 상기 제1데이터 버스로 전달하는 제3전달부;
    제4전달 신호에 응답해 상기 제2뱅크 그룹의 리드 데이터를 상기 제2데이터 버스로 전달하는 제4전달부;
    제5전달 신호에 응답해 상기 제3뱅크 그룹의 리드 데이터를 상기 제1데이터 버스로 전달하는 제5전달부;
    제6전달 신호에 응답해 상기 제3뱅크 그룹의 리드 데이터를 상기 제2데이터 버스로 전달하는 제6전달부;
    제7전달 신호에 응답해 상기 제4뱅크 그룹의 리드 데이터를 상기 제1데이터 버스로 전달하는 제7전달부; 및
    제8전달 신호에 응답해 상기 제4뱅크 그룹의 리드 데이터를 상기 제2데이터 버스로 전달하는 제8전달부를 포함하는
    메모리.
  5. 제 4항에 있어서,
    제1 내지 제4뱅크 그룹 리드 신호들과 제1 내지 제4뱅크 그룹 핀스트로브 신호들을 이용해 상기 제1 내지 제8전달 신호를 생성하는 전달 신호 생성회로
    를 더 포함하는 메모리.
  6. 제 5항에 있어서,
    상기 전달 신호 생성회로는
    제1 내지 제4뱅크 그룹 리드 신호들의 활성화시에 활성화되는 제1 내지 제4펄스 신호들을 제1 내지 제4펄스 신호 생성부들;
    상기 제1 내지 제4펄스 신호들 중 하나 이상의 펄스 신호가 활성화될 때마다 논리 레벨이 변경되는 프리 오더 신호를 생성하는 프리 오더 신호 생성부;
    상기 제1펄스 신호의 활성화시에 상기 프리 오더 신호와 동일한 논리 레벨을 가지는 제1오더 신호를 생성하는 제1오더 신호 생성부;
    상기 제2펄스 신호의 활성화시에 상기 프리 오더 신호와 동일한 논리 레벨을 가지는 제2오더 신호를 생성하는 제2오더 신호 생성부;
    상기 제3펄스 신호의 활성화시에 상기 프리 오더 신호와 동일한 논리 레벨을 가지는 제3오더 신호를 생성하는 제3오더 신호 생성부;
    상기 제4펄스 신호의 활성화시에 상기 프리 오더 신호와 동일한 논리 레벨을 가지는 제4오더 신호를 생성하는 제4오더 신호 생성부;
    상기 제1 내지 제4오더 신호를 지연시켜 제1 내지 제4지연된 오더 신호를 생성하는 제1 내지 제4지연부; 및
    상기 제1 내지 제4지연된 오더 신호와 상기 제1 내지 제4뱅크 그룹의 핀스트로브 신호들을 논리 조합해 상기 제1 내지 제8전달 신호들을 생성하는 논리 조합부를 포함하는
    메모리.
  7. 제 6항에 있어서,
    상기 논리 조합부는
    상기 제1지연된 오더 신호가 활성화되고 상기 제1뱅크 그룹의 핀스트로브 신호가 활성화되면 상기 제1전달 신호를 활성화하고,
    상기 제1지연된 오더 신호가 비활성화되고 상기 제1뱅크 그룹의 핀스트로브 신호가 활성화되면 상기 제2전달 신호를 활성화하고,
    상기 제2지연된 오더 신호가 활성화되고 상기 제2뱅크 그룹의 핀스트로브 신호가 활성화되면 상기 제3전달 신호를 활성화하고,
    상기 제2지연된 오더 신호가 비활성화되고 상기 제2뱅크 그룹의 핀스트로브 신호가 활성화되면 상기 제4전달 신호를 활성화하고,
    상기 제3지연된 오더 신호가 활성화되고 상기 제3뱅크 그룹의 핀스트로브 신호가 활성화되면 상기 제5전달 신호를 활성화하고,
    상기 제3지연된 오더 신호가 비활성화되고 상기 제3뱅크 그룹의 핀스트로브 신호가 활성화되면 상기 제6전달 신호를 활성화하고,
    상기 제4지연된 오더 신호가 활성화되고 상기 제4뱅크 그룹의 핀스트로브 신호가 활성화되면 상기 제7전달 신호를 활성화하고,
    상기 제4지연된 오더 신호가 비활성화되고 상기 제4뱅크 그룹의 핀스트로브 신호가 활성화되면 상기 제8전달 신호를 활성화하는
    메모리.
  8. 제 3항에 있어서,
    상기 메모리는 고대역 메모리(High Bandwidth Memory)이고,
    상기 제1데이터 버스, 상기 제2데이터 버스, 상기 제1 내지 제4뱅크 그룹들, 상기 버스 제어 회로 및 상기 병-직렬 변환 회로는 상기 고대역 메모리의 코어 다이에 포함되는
    메모리.
  9. 제 8항에 있어서,
    상기 메모리는 로직 다이를 더 포함하고,
    상기 로직 다이는 상기 병-직렬 변환 회로가 병-직렬 변환한 리드 데이터를 실리콘 관통 비아를 통해 전달받고, 전달받은 리드 데이터를 메모리 콘트롤러로 전송하는
    메모리.
  10. 각각 다수의 메모리 뱅크를 포함하는 다수의 뱅크 그룹들;
    제1데이터 버스; 및
    제2데이터 버스를 포함하고,
    상기 다수의 뱅크 그룹들은 리드 동작시에 상기 제1데이터 버스와 상기 제2데이터 버스를 번갈아가며 사용해 리드 데이터를 출력하는
    메모리.
  11. 제 10항에 있어서,
    한 번의 리드 동작시에 상기 다수의 뱅크 그룹들 중 하나의 뱅크 그룹에서 리드 동작이 수행되고,
    리드 동작이 수행될 때마다 상기 제1데이터 버스와 상기 제2데이터 버스 중 리드 동작에 사용되는 데이터 버스가 변경되는
    메모리.
  12. 제 11항에 있어서,
    상기 다수의 뱅크 그룹들과 상기 제1데이터 버스 및 상기 제2데이터 버스 간의 연결을 제어하는 버스 제어 회로를 더 포함하는
    메모리.
  13. 제 12항에 있어서,
    상기 제1데이터 버스와 상기 제2데이터 버스로 전달된 리드 데이터를 병-직렬 변환하기 위한 병-직렬 변환 회로를 더 포함하는
    메모리.
  14. 제 13항에 있어서,
    상기 메모리는 고대역 메모리(High Bandwidth Memory)이고,
    상기 제1데이터 버스, 상기 제2데이터 버스, 상기 다수의 뱅크 그룹들, 상기 버스 제어 회로 및 상기 병-직렬 변환 회로는 상기 고대역 메모리의 코어 다이에 포함되는
    메모리.
  15. 제 14항에 있어서,
    상기 메모리는 로직 다이를 더 포함하고,
    상기 로직 다이는 상기 병-직렬 변환 회로가 병-직렬 변환한 리드 데이터를 실리콘 관통 비아를 통해 전달받고, 전달받은 리드 데이터를 메모리 콘트롤러로 전송하는
    메모리.
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