JP6103787B1 - 半導体記憶装置 - Google Patents

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Abstract

【課題】 ＦＧカップリングによる影響を抑制した信頼性の高いＮＡＮＤ型フラッシュメモリを提供する。【解決手段】 本発明のフラッシュメモリは、複数のＮＡＮＤストリングが形成されたメモリアレイと、メモリアレイの行を選択する行選択手段と、選択された行の偶数ページまたは奇数ページを選択するビット線選択回路２００とを含む。偶数ページ（ＢＬ０、ＢＬ１、ＢＬ４、ＢＬ５）は、隣接する一対のビット線の複数対から構成され、奇数ページ（ＢＬ２、ＢＬ３、ＢＬ６、ＢＬ７）は、隣接する一対のビット線の複数対から構成され、偶数ページのビット線対と奇数ページのビット線対とが交互に配置される。【選択図】 図７

Description

本発明は、半導体記憶装置に関し、特に、ＮＡＮＤ型フラッシュメモリの偶数ページまたは奇数ページの選択方法に関する。
ＮＡＮＤ型のフラッシュメモリにおいて、ページの読出しまたはプログラムを行うとき、ビット線間の容量カップリングによるノイズを抑制するため、１つのワード線を偶数ページと奇数ページに分けて動作させている。例えば、偶数ページの読出しを行うとき、奇数ページを接地し、奇数ページの読み出しを行うとき、偶数ページを接地し、また、偶数ページのプログラムを行うとき、奇数ページをプログラム禁止にし、奇数ページのプログラムを行うとき、偶数ページをプログラム禁止にしている（例えば、特許文献１）。
特開平１１−１７６１７７号公報
図１は、従来のＮＡＮＤ型フラッシュメモリにおけるビット線の選択方法を説明する図である。メモリアレイのＮＡＮＤストリングは、それぞれビット線ＢＬ０、ＢＬ１、…ＢＬ７（一例として８つのビット線が示される）を介してページバッファ／センス回路に接続される。ここで、ビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６が偶数ビット線であり、偶数ビット線に接続された選択メモリセルが偶数ページを構成し、ビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７が奇数ビット線であり、奇数ビット線に接続された選択メモリセルが奇数ページを構成する。つまり、メモリアレイの１つのワード線は、偶数ページと奇数ページの２ページを含む。
ビット線選択回路は、各ビット線ＢＬ０、ＢＬ１、…ＢＬ７とラッチ回路またはセンス回路ＳＡとの間に、偶数ページまたは奇数ページを選択するための複数の選択トランジスタを含み、複数の選択トランジスタのゲートには、選択ゲート線ＢＬＳＥと選択ゲート線ＢＬＳＯとが交互に接続される。偶数ページが選択されるとき、選択ゲート線ＢＬＳＥがＨレベル、選択ゲート線ＢＬＳＯがＬレベルに駆動され、奇数ページが選択されるとき、選択ゲート線ＢＬＳＯがＨレベル、選択ゲート線ＢＬＳＥがＬレベルに駆動される。また、動作状態に応じてビット線をカットオフするために選択ゲート線ＢＬＣＮ、／ＢＬＣＮ、ＢＬＣＬＡＭＰ、／ＢＬＣＬＡＭＰがそれぞれトランジスタのゲートに接続されている。こうして、偶数ページと奇数ページの単位で読出しまたはプログラムが行われる。なお、読出し動作では、偶数ページの読出しを行うとき奇数ページを接地し、奇数ページの読出しを行うとき偶数ページを接地する、所謂、シールド読出しが実施される。
偶数ページと奇数ページに分けて読出しあるいはプログラムを行うことで、ビット線間の容量カップリングの影響を低減することが可能であるが、メモリセルの高集積化が進むと、これに加えてメモリセル間のＦＧ（Floating Gate）カップリングによる影響を無視できなくなる。例えば、図２（Ａ）に示すように、選択ワード線ＷＬｉの偶数ページのメモリセルＭａ、Ｍｂにデータ「０」をプログラムし、次に、図２（Ｂ）に示すように、奇数ページのメモリセルＭｘ、Ｍｙにデータ「０」をプログラムするとする。また、プログラム前のメモリセルは消去状態にあるものとする。
偶数ページのプログラム時に、メモリセルＭａ、Ｍｂにプログラムパルスが印加され、プログラムベリファイが合格したところでプログラムパルスの印加が終了される。このときのメモリセルＭａのしきい値はＶｔｈ＿ａ、メモリセルＭｂのしきい値はＶｔｈ＿ｂとなる。奇数ページのメモリセルＭｘのしきい値は、２つのメモリセルＭａ、ＭｂとのＦＧカップリングにより幾分上昇し、メモリセルＭｙのしきい値は、１つのメモリセルＭｂとのＦＧカップリングにより僅かに上昇する。
次に、奇数ページのプログラム時に、メモリセルＭｘ、Ｍｙにプログラムパルスが印加され、プログラムベリファイが合格したところでプログラムパルスの印加が終了される。このとき、メモリセルＭａのしきい値Ｖｔｈ＿ａは、メモリセルＭｘとのＦＧカップリングにより、Ｖｔｈ＿ａ＋ΔＶに上昇する（ΔＶは、１つのメモリセルとのＦＧカップリングにより上昇した電圧とする）。また、メモリセルＭｂのしきい値Ｖｔｈ＿ｂは、メモリセルＭｘ、ＭｙとのＦＧカップリグにより、Ｖｔｈ＿ｂ＋２ΔＶに上昇する。このように、メモリセルＭａ、Ｍｂのしきい値は、プログラムベリファイされた後に隣接するメモリセルとのＦＧカップリングにより上昇してしまう。
読出し動作時、非選択ワード線には、読出しパス電圧が印加されるが、メモリセルＭａ、Ｍｂのしきい値がＦＧカップリングにより上昇し、メモリセルＭａ、Ｍｂが読出しパス電圧によってオンしないと、ＮＡＮＤストリングの読出しができなくなる。また、メモリセルＭａ、Ｍｂのオンするマージンが小さくなると動作が不安定になる等の不具合がある。このようにメモリセル間のＦＧカップリングの影響により、結果として、データ「１」、「０」のメモリセルのしきい値分布幅が大きくなってしまい、フラッシュメモリの信頼性が低下してしまう。
本発明は、このような従来の課題を解決し、メモリセル間のＦＧカップリングによる影響を抑制した信頼性の高い半導体記憶装置を提供することを目的とする。
本発明に係る半導体記憶装置は、複数のＮＡＮＤストリングが形成されたメモリアレイと、前記メモリアレイの行を選択する行選択手段と、前記行選択手段により選択された行の偶数ページまたは奇数ページを選択するページ選択手段とを有し、前記偶数ページは、隣接する一対のビット線の複数対から構成され、前記奇数ページは、隣接する一対のビット線の複数対から構成され、前記偶数ページのビット線対と前記奇数ページのビット線対とが交互である。
好ましくは前記ページ選択手段は、前記偶数ページのビット線対を選択する偶数ページ選択用トランジスタと、前記奇数ページのビット線対を選択する奇数ページ選択用トランジスタとを含む。好ましくは半導体記憶装置はさらに、前記偶数ページおよび前記奇数ページによって共有されるページバッファおよびセンス回路を含む。好ましくは前記偶数ページのビット線対の一方のビット線と前記奇数ページのビット線対の一方のビット線とが第１のビット線に共通に接続され、前記偶数ページのビット線対の他方のビット線と前記奇数ページのビット線対の他方のビット線とが第２のビット線に共通に接続される。好ましくは前記偶数ページの一方のビット線が前記偶数ページ選択用トランジスタの第１の拡散領域に接続され、前記奇数ページの一方のビット線が前記奇数ページ選択用トランジスタの第１の拡散領域に接続され、前記偶数ページ選択用トランジスタと前記奇数ページ選択用トランジスタとの共通の第２の拡散領域が前記第１のビット線に接続される。好ましくは半導体記憶装置はさらに、読出し動作またはプログラム動作を制御する制御手段を含み、前記制御手段は、前記ページ選択手段を制御し、偶数ページの読出しを行うとき、偶数ページのビット線対の一方のビット線のメモリセルの読出しを行い、その間、他方のビット線を基準電位に設定し、次に、偶数ページのビット線対の他方のビット線のメモリセルの読出しを行い、その間、一方のビット線を基準電位に設定し、奇数ページの読出しを行うとき、奇数ページのビット線対の一方のビット線のメモリセルの読出しを行い、その間、他方のビット線を基準電位に設定し、次に、奇数ページのビット線対の他方のビット線のメモリセルの読出しを行い、その間、一方のビット線を基準電位に設定する。好ましくは半導体記憶装置はさらに、前記ページ選択手段の選択を切替えるための切替手段を含み、前記ページ選択手段の選択が切替えられたとき、前記偶数ページは、偶数番目のビット線から構成され、前記奇数ページは、奇数番目のビット線から構成され、偶数番目のビット線と奇数番目のビット線とが交互である。好ましくは前記切替手段は、外部からの入力されるコマンドによって制御可能である。
本発明に係る、ＮＡＮＤストリングが形成されたメモリアレイを有するフラッシュメモリの動作方法は、前記メモリアレイの行を選択するステップと、選択された行の偶数ページまたは奇数ページを選択するページ選択ステップとを有し、前記偶数ページは、隣接する一対のビット線の複数対から構成され、前記奇数ページは、隣接する一対のビット線の複数対から構成され、前記偶数ページのビット線対と前記奇数ページのビット線対とが交互である。
好ましくは動作方法はさらに、偶数ページが選択されたとき、偶数ページをページバッファおよびセンス回路に接続し、奇数ページが選択されたとき、奇数ページを前記偶数ページと共有される前記ページバッファおよびセンス回路に接続するステップを含む。好ましくは動作方法はさらに、選択された行のメモリセルにプログラムするステップを含み、前記プログラムするステップは、前記ページ選択ステップによって選択された偶数ページのメモリセルにプログラムを行い、次に、前記ページ選択ステップによって選択された奇数ページのメモリセルにプログラムを行う。好ましくは動作方法はさらに、選択された行のメモリセルを読み出すステップを含み、前記読み出すステップは、偶数ページの読出しを行うとき、偶数ページのビット線対の一方のビット線のメモリセルの読出しを行い、その間、他方のビット線を基準電位に設定し、次に、偶数ページのビット線対の他方のビット線のメモリセルの読出しを行い、その間、一方のビット線を基準電位に設定し、奇数ページの読出しを行うとき、奇数ページのビット線対の一方のビット線のメモリセルの読出しを行い、その間、他方のビット線を基準電位に設定し、次に、奇数ページのビット線対の他方のビット線のメモリセルの読出しを行い、その間、一方のビット線を基準電位に設定する。
本発明によれば、偶数ページのビット線対と奇数ページのビット線対とを交互に配置することで、隣接するメモリセル間のＦＧカップリングを抑制し、これにより信頼性の高いフラッシュメモリを提供することができる。
従来のフラッシュメモリのビット線の選択方法を説明する図である。 従来のメモリセル間のＦＧカップリングの課題を説明する図である。 本発明の実施例に係るフラッシュメモリの一構成例を示すブロック図である。 本発明の実施例に係るフラッシュメモリのＮＡＮＤストリングの構成を示す回路図である。 本発明の実施例に係るフラッシュメモリの各動作時に各部に印加される電圧の一例を示すテーブルである。 本実施例のフラッシュメモリのページバッファ／センス回路の一例を示す図である。 本発明の実施例に係るフラッシュメモリの偶数ページまたは奇数ページの選択方法を説明する図である。 本実施例のビット線選択回路におけるビット線とグローバルビット線の接続方法を示すレイアウト図である。 本実施例のフラッシュメモリのプログラム動作を説明するフローチャートであり、図９（Ａ）は、偶数ページのプログラム、図９（Ｂ）は、奇数ページのプログラムのフローである。 本実施例によりプログラムされた時のメモリセル間のＦＧカップリングを説明する図である。 本実施例のフラッシュメモリの読出し動作を説明するフローチャートであり、図１１（Ａ）は、偶数ページの読出し、図１１（Ｂ）は、奇数ページの読出しのフローである。 本実施例のビット線選択回路の変形例を示す図である。 本発明の第２の実施例に係るフラッシュメモリのビット線の選択方法の切替えを説明する図である。
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、図面は、分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは同一ではないことに留意すべきである。
図３は、本実施例に係るＮＡＮＤ型のフラッシュメモリの一構成例を示すブロック図である。同図に示すように、フラッシュメモリ１００は、行列状に配列された複数のメモリセルが形成されたメモリアレイ１１０と、外部入出力端子Ｉ／Ｏに接続された入出力バッファ１２０と、入出力バッファ１２０からのアドレスデータを受け取るアドレスレジスタ１３０と、入出力されるデータを保持するキャッシュメモリ１４０と、入出力バッファ１２０からのコマンドデータおよび外部制御信号（図示されないチップイネーブルＣＥ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥ、レディ・ビジーＲＹ／ＢＹ等）に基づき各部を制御する制御信号Ｃ１、Ｃ２、Ｃ３等を生成するコントローラ１５０と、アドレスレジスタ１３０からの行アドレス情報Ａｘをデコードしデコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路１６０と、ビット線を介して読み出されたデータを保持したり、ビット線を介してプログラムするデータ等を保持するページバッファ／センス回路１７０と、アドレスレジスタ１３０からの列アドレス情報Ａｙをデコードし当該デコード結果に基づきビット線の選択等を行う列選択回路１８０と、データの読出し、プログラム（書き込み）および消去等のために必要な電圧（プログラム電圧Vpgm、パス電圧Vpass、読出し電圧Vread、消去電圧Vers（消去パルスを含む）を生成する内部電圧発生回路１９０とを含んで構成される。
メモリアレイ１１０は、列方向に配置された複数のブロックBLK(0)、BLK(1)、・・・、BLK(m)を有する。ブロックの一方の端部には、ページバッファ／センス回路１７０が配置される。但し、ページバッファ／センス回路１７０は、ブロックの他方の端部、あるいは両側の端部に配置されるものであってもよい。
１つのブロックには、図４に示すように、複数のメモリセルを直列に接続したＮＡＮＤストリングユニットＮＵが複数形成される。図の例では、１つのブロック内にｎ＋１個のストリングユニットＮＵが行方向に配列されている。ストリングユニットＮＵは、直列に接続された複数のメモリセルMCi(i=１、２、３・・・、６４)と、一方の端部であるメモリセルMC64のドレイン側に接続されたビット線側選択トランジスタTDと、メモリセルMC0のソース側に接続されたソース線側選択トランジスタTSとを含む。ビット線側選択トランジスタTDのドレインは、対応する１つのビット線BLに接続され、ソース線側選択トランジスタTSのソースは、共通のソース線SLに接続される。
メモリセルMCiのコントロールゲートは、ワード線WLiに接続され、選択トランジスタTD、TSのゲートは、選択ゲート線SGD、SGSに接続される。ワード線選択回路１６０は、行アドレスＡｘに基づきブロックを選択し、選択されたブロックの選択ゲート信号SGS、SGDに動作に応じた電圧を供給する。
メモリセルは、典型的に、Ｐウエル内に形成されたＮ型の拡散領域であるソース／ドレインと、ソース／ドレイン間のチャンネル上に形成されたトンネル酸化膜と、トンネル酸化膜上に形成されたフローティングゲート（電荷蓄積層）と、フローティングゲート上に誘電体膜を介して形成されたコントロールゲートとを含むＭＯＳ構造を有する。フローティングゲートに電荷が蓄積されていないとき、つまりデータ「１」が書込まれているとき、しきい値は負状態にあり、メモリセルは、ノーマリオンである。フローティングゲートに電子が蓄積されたとき、つまりデータ「０」が書込まれているとき、しきい値は正にシフトし、メモリセルは、ノーマリオフである。
図５は、フラッシュメモリの各動作時に印加されるバイアス電圧の一例を示したテーブルである。読出し動作では、ビット線に或る正の電圧を印加し、選択されたワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧Vpass（例えば４．５Ｖ）を印加し、選択ゲート線SGD、SGSに正の電圧（例えば４．５Ｖ）を印加し、ビット線側選択トランジスタTD、ソース線側選択トランジスタTSをオンし、共通ソース線SLを０Ｖにする。プログラム動作では、選択されたワード線に高電圧のプログラム電圧Vpgm（１５〜２０Ｖ）を印加し、非選択のワード線に中間電位（例えば１０Ｖ）を印加し、ビット線側選択トランジスタTDをオンさせ、ソース線側選択トランジスタTSをオフさせ、データ「０」または「１」に応じた電位をビット線GBLに供給する。消去動作では、ブロック内の選択されたワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば２０Ｖ）を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。
図６に、ページバッファ／センス回路１７０の構成例を示す。ここには、偶数ビット線と奇数ビット線の２つのビット線によって共有される１つのページバッファ／センス回路が示されている。ページバッファ／センス回路１７０は、選択メモリセルから読み出されたデータを保持したり、あるいは選択メモリセルにプログラムするデータを保持するラッチ回路１７２を含む。このラッチ回路１７２は、転送トランジスタQ1を介してセンス回路に接続される。センス回路は、ビット線をプリチャージするためのトランジスタQ2、ビット線をセンス回路から遮断するためのトランジスタQ3、Q4を含む。例えば、読出し動作時、トランジスタQ2のゲート線BLPREがＨレベルに駆動され、トランジスタQ4のゲート線BLCNがＨレベルに駆動され、その後、トランジスタQ3のゲート線BLCLAMPがＨレベルに駆動され、偶数ビット線または奇数ビット線がプリチャージされる。選択メモリセルの状態に応じてビット線の電位が放電され、ノードＳＮにビット線の電位が保持される。そして、トランジスタQ1のゲート線BLCDがＨレベルに駆動され、ノードＳＮの電位に応じた「１」または「０」がラッチ回路１７２に保持される。例えば、プログラム動作時、ラッチ回路１７２に保持されたデータがトランジスタQ1、Q3、Q4を介してビット線に供給される。
図７は、本実施例のビット線選択回路の構成を示す図である。ビット線選択回路２００は、ページバッファ／センス回路１７０の一部であってもよいし、ページバッファ／センス回路１７０とメモリアレイ１１０との間に接続されるものであってもよい。ビット線選択回路２００は、ビット線ＢＬ０、ＢＬ１、…ＢＬ７（ここには、便宜上、８本のビット線が示される）の各々に直列に接続された複数の選択トランジスタを含む。
留意すべきは、図１に示す従来の構成では、偶数ビット線（ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６）に接続された選択トランジスタの各ゲートに選択ゲート線ＢＬＳＥが接続され、奇数ビット線（ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７）に接続された選択トランジスタの各ゲートに選択ゲート線ＢＬＳＯが接続されるが、本実施例では、ビット線ＢＬ０、ＢＬ１、ＢＬ４、ＢＬ５に接続された選択トランジスタの各ゲートに選択ゲート線ＢＬＳＥが接続され、ビット線ＢＬ３、ＢＬ４、ＢＬ６、ＢＬ７に接続された選択トランジスタの各ゲートに選択ゲート線ＢＬＳＯが接続される。つまり、本実施例では、隣接する一対のビット線の複数対が偶数ページを構成し、隣接する一対のビット線の複数対が奇数ページを構成し、偶数ページのビット線対と奇数ページのビット線対とが交互に配置される。ビット線選択回路２００は、偶数ページを選択するとき、選択ゲート線ＢＬＳＥをＨレベル、選択ゲート線ＢＬＳＯをＬレベルに駆動し、奇数ページを選択するとき、選択ゲート線ＢＬＳＥをＬレベル、選択ゲート線ＢＬＳＯをＨレベルに駆動する。従って、図７の例では、偶数ページが選択されるとき、ビット線ＢＬ０、ＢＬ１、ＢＬ４、ＢＬ５が選択され、奇数ページが選択されるとき、ビット線ＢＬ２、ＢＬ３、ＢＬ６、ＢＬ７が選択される。
さらにビット線選択回路２００は、偶数ページと奇数ページとによって共有されるグローバルビット線ＧＢＬ０、ＧＢＬ１、ＧＢＬ２、ＧＢＬ３をページバッファ／センス回路１７０に出力する。図７の例では、偶数ページのビット線が４本であり、奇数ページのビット線が４本であり、それ故、グローバルビット線は４本である。４本のグローバルビット線ＧＢＬ０、ＧＢＬ１、ＧＢＬ２、ＧＢＬ３は、ページバッファ／センス回路１７０のセンス回路ＳＡおよびラッチ回路ＬＴ０、ＬＴ１、ＬＴ２、ＬＴ３にそれぞれ接続される。
ここで留意すべきは、図１に示す従来の構成では、隣接するビット線がグローバルビット線に接続されるが（例えば、ビット線ＢＬ０およびＢＬ１がグローバルビット線ＧＢＬ０に接続される）、本実施例では、偶数ページの一対のビット線の中の１つのビット線と、当該一対のビット線に隣接する奇数ページの一対のビット線の中の１つのビット線とが１つのグローバルビット線に接続される。具体的には、偶数ページの一対のビット線のうちの一方のビット線ＢＬ０と奇数ページの一対のビット線のうちの一方のビット線ＢＬ３とがグローバルビット線ＧＢＬ０に接続され、偶数ページの一対のビット線のうちの他方のビット線ＢＬ１と奇数ページの一対のビット線のうちの他方のビット線ＢＬ２とがグローバルビット線ＧＢＬ１に接続される。このような接続関係は、偶数ページの他の一対のビット線および奇数ページの他の一対のビット線においても同様に行われる。
偶数ページが選択されたときと、奇数ページが選択されたときのビット線とグローバルビット線との接続関係を以下の表に示す。すなわち、グローバルビット線ＧＢＬ０には、ビット線ＢＬ０またはビット線ＢＬ３が接続され、グローバルビット線ＧＢＬ１には、ビット線ＢＬ１またはビット線ＢＬ２が接続され、グローバルビット線ＧＢＬ２には、ビット線ＢＬ４またはビット線ＢＬ７が接続され、グローバルビット線ＧＢＬ３には、ビット線ＢＬ５またはビット線ＢＬ６が接続される。
Figure 0006103787
図８に、ビット線選択回路におけるビット線ＢＬ１〜ＢＬ７とグローバルビット線との接続レイアウトの一例を示す。同図に示すように、ビット線ＢＬ０、ＢＬ１、…ＢＬ１５は、メモリセル間のピッチと同様に最小間隔で配線されるため、ビット線間に他の配線を形成することは難しい。そこで本実施例では、例えば、ウエルまたは基板内に形成された拡散領域を利用してグローバルビット線とビット線間の接続を行う。ビット線ＢＬ０、ＢＬ１、…ＢＬ７は、例えば、金属層Ｍ１から構成され、ビット線と交差する方向であってビット線よりも下層に、例えばポリシリコン層からなる選択ゲート線ＢＬＳＥ、ＢＬＳＯが形成される。選択ゲート線ＢＬＳＥ、ＢＬＳＯの両側には、偶数ページを選択するための偶数ページ選択用トランジスタと奇数ページを選択するための奇数ページ選択用トランジスタを形成するためのＮ型の拡散領域がそれぞれ形成される。領域Ａでは、ビット線ＢＬ０がコンタクトＣＴ０を介して一方の偶数ページ選択用トランジスタのドレイン拡散領域に接続され、ビット線ＢＬ３がコンタクトＣＴ３を介して他方の偶数ページ選択用トランジスタのドレイン拡散領域に接続される。２つの偶数ページ選択用トランジスタの共通のソース拡散領域には、コンタクトＰ０を介してグローバルビット線ＧＢＬ０が接続される。グローバルビット線ＧＢＬ０は、ビット線を構成する金属層Ｍ１よりも下層の金属層Ｍ０から構成される。他の領域Ｂ、Ｃ、Ｄにおいても同様にビット線がコンタクトＣＴ４、ＣＴ７、ＣＴ１、ＣＴ２、ＣＴ５、ＣＴ６を介してトランジスタのドレイン拡散領域に接続され、共通のソース拡散領域にコンタクトＰ１、Ｐ２、Ｐ３を介してグローバルビット線ＧＢＬ１、ＧＢＬ２、ＧＢＬ３が接続される。
次に、本実施例のフラッシュメモリのプログラム動作について説明する。本実施例では、メモリセルへの電子の注入を正確にまたは効果的に行うために、ISPP（Incremental Step Pulse Program）方式が用いられる。この方式では、初期のプログラムパルスを印加し、プログラムベリファイにより不合格と判定された場合には、初期のプログラムパルスよりも１ステップ電圧だけ高いプログラムパルスを印加し、ページ内のすべてのメモリセルのプログラムが合格と判定されるまでプログラムパルスの電圧を順次増加させる。
図９（Ａ）は、偶数ページのプログラム動作のフロー、図９（Ｂ）は、奇数ページのプログラム動作のフローである。コントローラ１５０は、入出力バッファ１２０を介して偶数ページのプログラムのコマンドを受け取ると、偶数ページのプログラムシーケンスを開始させる。ワード線選択回路１６０は、行アドレス情報Ａｘに基づきメモリアレイ１１０のブロックを選択し、かつ選択されたブロックのワード線を選択する。一方、列選択回路１８０は、列アドレス情報Ａｙに基づき偶数ページのプログラムデータをページバッファ／センス回路１７０にロードする。また、ビット線選択回路２００は、選択ゲート線ＢＳＬＥをＨレベルに駆動し、選択ゲート線ＢＬＳＯをＬレベルに駆動し、偶数ページ選択用トランジスタをオンし、奇数ページ選択用トランジスタをオフし、選択された偶数ページのビット線には、ラッチ回路１７２で保持されたデータに応じた電圧が供給される。こうして、選択ワード線にプログラムパルスを印加することで偶数ページのプログラムが行われる（Ｓ１００）。
次に、偶数ページのベリファイが行われる（Ｓ１０２）。不合格のメモリセルがある場合には、さらにプログラムパルスが印加され（Ｓ１０４）、合格のメモリセルのビット線にはプログラム禁止の電圧が供給される。偶数ページの全てのメモリセルが合格すると、次に、奇数ページのプログラムが開始される。
コントローラ１５０は、奇数ページのプログラムのコマンドを受け取ると、奇数ページのプログラムシーケンスを開始させる。ワード線は、偶数ページのプログラムのときと同じなので、同一のワード線が選択される。列選択回路１８０は、列アドレス情報Ａｙに基づき奇数ページのプログラムデータをページバッファ／センス回路１７０にロードする。ビット線選択回路２００は、選択ゲート線ＢＳＬＥをＬレベルに駆動し、選択ゲート線ＢＬＳＯをＨレベルに駆動し、偶数ページ選択用トランジスタをオフし、奇数ページ選択用トランジスタをオンし、選択された奇数ページのビット線には、ラッチ回路１７２に保持されたデータに応じた電圧が供給される。こうして、選択ワード線にプログラムパルスを印加することで奇数ページのプログラムが行われる（Ｓ１１０）。
次に、奇数ページのベリファイが行われ（Ｓ１１２）、不合格のメモリセルがある場合には、さらにプログラムパルスが印加され（Ｓ１１４）、合格のメモリセルのビット線にはプログラム禁止の電圧が供給される。奇数ページの全てのメモリセルが合格すると、プログラムが終了される。
次に、本実施例によりプログラムを行ったときのＦＧカップリングについて説明する。図１０（Ａ）は、偶数ページのメモリセルＭａ、Ｍｂ、Ｍｃにデータ「０」をプログラムしたときの例であり、図１０（Ｂ）は、奇数ページのメモリセルＭｘ、Ｍｙにデータ「０」をプログラムしたときの例である。
偶数ページのプログラムにおいて、隣接するメモリセルＭａ、Ｍｂには、同時にプログラムパルスが印加され、メモリセルＭａ、Ｍｂとの間でプログラムパルスの回数に差が生じたとき、その差に応じたＦＧカップリングが生じる。メモリセルＭａとメモリセルＭｂとのプログラムパルスの印加回数が同じであれば、事実上、メモリセルＭａとメモリセルＭｂとの間にＦＧカップリングは生じない。他方、メモリセルＭａがプログラムされ易く、例えば、２回のプログラムパルスでベリファイが合格され、メモリセルＭｂがプログラムされ難く、例えば、５回のプログラムパルスでベリファイが合格されたならば、プログラムパルスの回数差（３×ΔＶｐｇｍ：ΔＶｐｇｍは、プログラムパルスのステップ電圧）に応じたＦＧカップリングが生じ得る。
偶数ページのプログラムが行われたとき、奇数ページのメモリセルＭｘのしきい値は、メモリセルＭｂとのＦＧカップリングにより幾分上昇し、メモリセルＭｙのしきい値は、メモリセルＭｃとのＦＧカップリングにより幾分上昇する。ここで留意すべきは、メモリセルＭｘ、Ｍｙは、それぞれ一方の側でしか偶数ページのメモリセルに隣接しないので、ＦＧカップリングの影響は小さい。これに対し、図２に示す従来の構成では、メモリセルＭｙの両側に偶数ページのメモリセルが隣接し、メモリセルＭｙが２つのメモリセルＭａ、ＭｂとＦＧカップリングするため、本実施例のときよりも、ＦＧカップリングによりしきい値の上昇が大きくなる。仮に、奇数ページのプログラムにおいて、メモリセルＭｘがデータ「１」を保持するのであれば、本実施例は、従来の構成よりもデータ「１」のしきい値分布幅の上限が広がるのを抑制することができる。
次に、図１０（Ｂ）に示すように奇数ページのメモリセルＭｘ、Ｍｙにデータ「０」がプログラムされると、メモリセルＭｂのしきい値がメモリセルＭｘとのＦＧカップリングにより上昇し、メモリセルＭｃのしきい値がメモリセルＭｙとのＦＧカップリングにより上昇する。ここで留意すべきは、奇数ページのメモリセルＭｘは、偶数ページのメモリセルＭｂとのみＦＧカップリングし、メモリセルＭｙは、メモリセルＭｃとのみＦＧカップリングする。このため、メモリセルＭｂのしきい値Ｖｔｈ＿ｂは、Ｖｔｈ＿ｂ＋ΔＶ（ΔＶは、１つのメモリセルとのＦＧカップリングにより上昇した電圧）であり、メモリセルＭｃのしきい値Ｖｔｈ＿ｃは、Ｖｔｈ＿ｃ＋ΔＶである。他方、図２に示す従来の構成では、メモリセルＭｂのしきい値Ｖｔｈ＿ｂは、２つの隣接する奇数ページのメモリセルＭｘ、ＭｙとＦＧカップリングするため、Ｖｔｈ＿ｂ＋２ΔＶであり、本実施例のときよりもしきい値の上昇が大きくなる。さらに、奇数ページのメモリセルＭｘ、Ｍｙは、同時にプログラムパルスを印加されるため、メモリセルＭｘ、Ｍｙ間のＦＧカップリングは、プログラムパルスの回数の差だけで済む。
次に、本実施例のフラッシュメモリの読出し動作について説明する。本実施例のように、偶数ページのビット線対と、奇数ページのビット線対とを交互に配置した結果、偶数ページの読出しまたは奇数ページの読出しにおいて、隣接するビット線が同時に読み出されることになる。例えば、偶数ページの読出しでは、ビット線ＢＬ０、ＢＬ１が隣接し、ビット線ＢＬ４、ＢＬ５が隣接し、奇数ページの読出しでは、ビット線ＢＬ２、ＢＬ３が隣接し、ビット線ＢＬ６、ＢＬ７が隣接する。センス回路が電圧検出型である場合、ビット線の放電された電位を検出するため、一方のビット線の電位が変化せず他方のビット線が放電されるとき、ビット線間の容量結合により他方のビット線の電位が放電され難くなり、センス回路によってビット線の電位を迅速にかつ正確に検出することができない事態が生じ得る。
そこで、本実施例では、偶数ページおよび奇数ページの読出しをそれぞれ２段階で行う。先ず、図１１（Ａ）に示すように、偶数ページの読出しコマンドが受け取られると、偶数ページの１回目の読出しでは、偶数ページの一対のビット線のうちの一方のビット線の読出しを行い、他方のビット線をグランドに接続する（Ｓ２００）。例えば、ビット線ＢＬ０、ＢＬ４の読出しを行うとき、ビット線ＢＬ１、ＢＬ５がグランド電位にされる。これにより、ビット線ＢＬ０、ＢＬ４のシールド読出しが可能になる。なお、ビット線ＢＬ１、ＢＬ５は、例えば、図７に示されていないビット線ディチャージ用トランジスタを介してＧＮＤに接続され、あるいはセンス回路のプリチャージ用トランジスタに給電するＶｄｄ電源を０Ｖにすることによってグランドに接地されるようにしてもよい。
次に、偶数ページの２回目の読出しが行われ（Ｓ２０２）、一対のビット線の他方のビット線の読出しを行い、一方のビット線をグランドに接続する。すなわち、１回目のときとは反対に、ビット線ＢＬ１、ＢＬ５の読出しを行い、ビット線ＢＬ０、ＢＬ４をグランド電位にする。
偶数ページの読出しが終了すると、奇数ページの読出しコマンドに応答して奇数ページの読出しが行われる。図１１（Ｂ）に示すように、ここでも同様に、１回目の読出しでは、一対のビット線の一方のビット線の読み出しを行うとき、他方のビット線をグランドに接続し、２回目の読出しでは、一対のビット線の他方のビット線の読出しを行い、一方のビット線をグランドにすることで、シールド読出しを行う（Ｓ２１４、Ｓ２１２）。
なお、センス回路が電流検出型である場合には、ビット線の電位を検出しないので、シールド読出しは必須ではない。その場合には、偶数ページおよび奇数ページをそれぞれ１回で読み出すことができる。
次に、本実施例のビット線選択回路の変形例を図１２に示す。同図に示すビット線選択回路２００Ａは、グローバルビット線に接続されるビット線の組み合わせを変更した点を除き、図７のビット線選択回路２００と同じである。下記の表に示すように、グローバルビット線ＧＢＬ０には、ビット線ＢＬ０またはビット線ＢＬ２が接続され、グローバルビット線ＧＢＬ１には、ビット線ＢＬ１またはビット線ＢＬ３が接続され、グローバルビット線ＧＢＬ２には、ビット線ＢＬ４またはＢＬ６が接続され、グローバルビット線ＧＢＬ３には、ビット線ＢＬ５またはビット線ＢＬ７が接続される。
Figure 0006103787
本実施例によれば、偶数ページを構成する一対のビット線と、奇数ページを構成する一対のビット線とが交互に配置されることで、ＦＧカップリングによる影響を抑制し、結果として、データ「０」、「１」のしきい値分布幅の狭帯化を図り、フラッシュメモリの信頼性を向上させることができる。
次に、本発明の第２の実施例について説明する。第２の実施例に係るフラッシュメモリは、図１に示す従来のビット線の選択方法(デフォルト)と図７に示す本実施例のビット線の選択方法との間での切替えを可能にする。図１３は、図７に示すビット線の選択方法において、ビット線選択回路２１０は、ビット線ＢＬ０、ＢＬ１、ＢＬ２、…ＢＬ７に接続されたビット線選択トランジスタを選択するための選択ゲート線ＢＬＳ０、ＢＬＳ１、ＢＬＳ２、…ＢＬＳ７の駆動を切替える。
ビット線選択回路２１０は、下記の表３に示すように、デフォルト（図１のビット線の選択方法）、またはオプション（図７のビット線の選択方法）の選択に応じて、偶数ページ選択時または奇数ページ選択時に駆動する選択ゲート線の切替えを行う。デフォルトまたはオプションの選択方法は、例えば、外部コントローラからのコマンド、あるいは製品出荷時における例えばヒューズＲＯＭ等のプログラムによって実施される。
Figure 0006103787
ビット線選択回路２１０は、デフォルトが選択されたとき、偶数ページ選択時に、選択ゲート線ＢＬＳ０、ＢＬＳ２、ＢＬＳ４、ＢＬＳ６を活性化し、奇数ページ選択時に、選択ゲート線ＢＬＳ１、ＢＬＳ３、ＢＬＳ５、ＢＬＳ７を活性化する。これは、図１に示すビット線の選択方法であり、この場合、シールド読出しが可能である。
また、ビット線選択回路２１０は、オプションが選択されたとき、偶数ページ選択時に、選択ゲート線ＢＬＳ０、ＢＬＳ１、ＢＬＳ４、ＢＬ５を活性化し、奇数ページ選択時に、選択ゲート線ＢＬＳ２、ＢＬＳ３、ＢＬＳ６、ＢＬ７を活性化する。これは、図７に示す本実施例によるビット線の選択方法である。
このように第２の実施例によれば、デフォルトまたはオプションのビット線の選択方法を任意に選択することができ、例えば、本実施例のように２回の読出し方法を回避したい場合には、デフォルトを選択し、隣接するメモリセル間のＦＧカップリングの抑制を優先した場合にはオプションを選択することができる。
上記実施例では、メモリセルが１ビットのデータを記憶する例を示したが、メモリセルは多ビットのデータを記憶するものであっても良い。さらに上記実施例では、ＮＡＮＤストリングが基板表面に形成される例を示したが、ＮＡＮＤストリングが基板表面に立体的に形成されるものであってもよい。
以上のように本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１００：フラッシュメモリ
１１０：メモリアレイ
１２０：入出力バッファ
１３０：アドレスレジスタ
１４０：キャッシュメモリ
１５０：コントローラ
１６０：ワード線選択回路
１７０：ページバッファ／センス回路
１８０：列選択回路
１９０：内部電圧発生回路
２００：ビット線選択回路

Claims (11)

  1. 複数のＮＡＮＤストリングが形成されたメモリアレイと、
    前記メモリアレイの行を選択する行選択手段と、
    前記行選択手段により選択された行の偶数ページまたは奇数ページを選択するページ選択手段と、
    前記偶数ページおよび前記奇数ページによって共有されるページバッファおよびセンス回路とを含み、
    前記偶数ページは、隣接する一対のビット線の複数対から構成され、前記奇数ページは、隣接する一対のビット線の複数対から構成され、前記偶数ページのビット線対と前記奇数ページのビット線対とが交互であり、
    前記ページ選択手段は、前記偶数ページのビット線対を選択可能な偶数ページ選択用トランジスタと、前記奇数ページのビット線対を選択可能な奇数ページ選択用トランジスタとを含み、
    前記偶数ページのビット線対の一方のビット線と前記奇数ページのビット線対の一方のビット線とが第１のビット線に共通に接続され、前記偶数ページのビット線対の他方のビット線と前記奇数ページのビット線対の他方のビット線とが第２のビット線に共通に接続され、
    第１のビット線および第２のビット線が交互に配置され、かつ第１のビット線および第２のビット線が前記ページバッファおよびセンス回路に接続される、半導体記憶装置。
  2. 前記偶数ページの一方のビット線が前記偶数ページ選択用トランジスタの第１の拡散領域に接続され、前記奇数ページの一方のビット線が前記奇数ページ選択用トランジスタの第１の拡散領域に接続され、前記偶数ページ選択用トランジスタと前記奇数ページ選択用トランジスタとの共通の第２の拡散領域が前記第１のビット線に接続される、請求項１に記載の半導体記憶装置。
  3. 半導体記憶装置はさらに、読出し動作またはプログラム動作を制御する制御手段を含み、
    前記制御手段は、前記ページ選択手段を制御し、偶数ページの読出しを行うとき、偶数ページのビット線対の一方のビット線のメモリセルの読出しを行い、その間、他方のビット線を基準電位に設定し、次に、偶数ページのビット線対の他方のビット線のメモリセルの読出しを行い、その間、一方のビット線を基準電位に設定し、奇数ページの読出しを行うとき、奇数ページのビット線対の一方のビット線のメモリセルの読出しを行い、その間、他方のビット線を基準電位に設定し、次に、奇数ページのビット線対の他方のビット線のメモリセルの読出しを行い、その間、一方のビット線を基準電位に設定する、請求項１または２に記載の半導体記憶装置。
  4. 半導体記憶装置はさらに、前記ページ選択手段の偶数選択用トランジスタおよび奇数選択用トランジスタの選択を切替えるための切替手段を含み、
    前記切替手段により第１の選択に切替えられたとき、前記偶数ページは、偶数番目のビット線から構成され、前記奇数ページは、奇数番目のビット線から構成され、偶数番目のビット線と奇数番目のビット線とが交互であり、前記切替手段により第２の選択に切替えられたとき、前記偶数ページは、隣接する一対のビット線の複数対から構成され、前記奇数ページは、隣接する一対のビット線の複数対から構成され、前記偶数ページのビット線対と前記奇数ページのビット線対とが交互である、請求項１ないし３いずれか１つに記載の半導体記憶装置。
  5. 前記切替手段は、外部からの入力されるコマンドによって制御可能である、請求項４に記載の半導体記憶装置。
  6. 前記切替手段の第１または第２の選択の切替は、ＲＯＭへのプログラムにより実施される、請求項４に記載の半導体記憶装置。
  7. ＮＡＮＤストリングが形成されたメモリアレイを有するフラッシュメモリの動作方法であって、
    前記メモリアレイの行を選択するステップと、
    偶数選択用トランジスタにより選択された行の偶数ページまたは奇数選択用トランジスタにより奇数ページを選択するページ選択ステップとを有し、
    偶数ページが選択されたとき、偶数ページをページバッファおよびセンス回路に接続し、奇数ページが選択されたとき、奇数ページを前記偶数ページと共有される前記ページバッファおよびセンス回路に接続するステップとを有し、
    前記偶数ページは、隣接する一対のビット線の複数対から構成され、前記奇数ページは、隣接する一対のビット線の複数対から構成され、前記偶数ページのビット線対と前記奇数ページのビット線対とが交互であり、
    前記偶数ページのビット線対の一方のビット線と前記奇数ページのビット線対の一方のビット線とが第１のビット線に共通に接続され、前記偶数ページのビット線対の他方のビット線と前記奇数ページのビット線対の他方のビット線とが第２のビット線に共通に接続され、
    第１のビット線および第２のビット線が交互に配置され、かつ第１のビット線および第２のビット線が前記ページバッファおよびセンス回路に接続される、動作方法。
  8. 動作方法はさらに、選択された行のメモリセルにプログラムするステップを含み、
    前記プログラムするステップは、前記ページ選択ステップによって選択された偶数ページのメモリセルにプログラムを行い、次に、前記ページ選択ステップによって選択された奇数ページのメモリセルにプログラムを行う、請求項７に記載の動作方法。
  9. 動作方法はさらに、選択された行のメモリセルを読み出すステップを含み、
    前記読み出すステップは、偶数ページの読出しを行うとき、偶数ページのビット線対の一方のビット線のメモリセルの読出しを行い、その間、他方のビット線を基準電位に設定し、次に、偶数ページのビット線対の他方のビット線のメモリセルの読出しを行い、その間、一方のビット線を基準電位に設定し、奇数ページの読出しを行うとき、奇数ページのビット線対の一方のビット線のメモリセルの読出しを行い、その間、他方のビット線を基準電位に設定し、次に、奇数ページのビット線対の他方のビット線のメモリセルの読出しを行い、その間、一方のビット線を基準電位に設定する、請求項７または８に記載の動作方法。
  10. 動作方法はさらに、前記ページ選択ステップによる偶数選択用トランジスタと奇数選択用トランジスタの選択を切替えるためのステップを含み、
    前記切替ステップにより第１の選択に切替えられたとき、前記偶数ページは、偶数番目のビット線から構成され、前記奇数ページは、奇数番目のビット線から構成され、偶数番目のビット線と奇数番目のビット線とが交互であり、前記切替ステップにより第２の選択に切替えられたとき、前記偶数ページは、隣接する一対のビット線の複数対から構成され、前記奇数ページは、隣接する一対のビット線の複数対から構成され、前記偶数ページのビット線対と前記奇数ページのビット線対とが交互である、請求項７ないし９いずれか１つに記載の動作方法。
  11. 前記切替ステップは、第１または第２の選択をＲＯＭにプログラムすることを含む、請求項１０に記載の動作方法。
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