CN106981305A - 半导体存储装置及其动作方法 - Google Patents

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Abstract

本发明提供一种半导体存储装置及其动作方法，抑制了因浮动栅极耦合造成的影响而可靠性高。本发明的半导体存储装置包括：存储器阵列，形成有多个NAND串；行选择部件，选择存储器阵列的行；以及位线选择电路(200)，选择所选择的行的偶数页面或奇数页面。偶数页面(BL0、BL1、BL4、BL5)包含多对邻接的一对位线，奇数页面(BL2、BL3、BL6、BL7)包含多对邻接的一对位线，偶数页面的位线对与奇数页面的位线对交替地配置。

Description

半导体存储装置及其动作方法
技术领域
本发明涉及一种半导体存储装置及其动作方法，尤其涉及与非(NAND)型闪速存储器(flash memory)的偶数页面(page)或奇数页面的选择方法。
背景技术
在NAND型的闪速存储器中，进行页面的读出或编程(program)时，为了抑制因位线(bit line)间的电容耦合(capacity coupling)引起的噪声(noise)，将1条字线(wordline)分成偶数页面与奇数页面而使其动作。例如，进行偶数页面的读出时，将奇数页面接地，进行奇数页面的读出时，将偶数页面接地，而且，进行偶数页面的编程时，将奇数页面设为禁止编程，进行奇数页面的编程时，将偶数页面设为禁止编程(例如专利文献1)。
现有技术文献
专利文献
专利文献1：日本专利特开平11-176177号公报
[发明所要解决的课题]
图1是对以往的NAND型闪速存储器中的位线选择方法进行说明的图。存储器阵列(memory array)的NAND串(string)分别经由位线BL0、BL1、…BL7(作为一例，显示8条位线)而连接于页面缓冲器(page buffer)/读出(sense)电路。此处，位线BL0、BL2、BL4、BL6为偶数位线，连接于偶数位线的选择存储单元(memory cell)构成偶数页面，位线BL1、BL3、BL5、BL7为奇数位线，连接于奇数位线的选择存储单元构成奇数页面。即，存储器阵列的1条字线包含偶数页面与奇数页面这2个页面。
位线选择电路在各位线BL0、BL1、…BL7与锁存(latch)电路或读出电路SA之间，包含用于选择偶数页面或奇数页面的多个选择晶体管(transistor)，在多个选择晶体管的栅极(gate)，交替地连接有选择栅极线BLSE与选择栅极线BLSO。当偶数页面受到选择时，选择栅极线BLSE被驱动为高电平(high level)，选择栅极线BLSO被驱动为低电平(low level)，当奇数页面受到选择时，选择栅极线BLSO被驱动为高电平，选择栅极线BLSE被驱动为低电平。而且，为了根据动作状态来截断(cut off)位线，选择栅极线BLCN、/BLCN、BLCLAMP、/BLCLAMP分别连接于晶体管的栅极。这样，以偶数页面与奇数页面为单位来进行读出或编程。另外，读出动作中，实施所谓的屏蔽(shield)读出，即：当进行偶数页面的读出时，将奇数页面接地，当进行奇数页面的读出时，将偶数页面接地。
通过分为偶数页面与奇数页面来进行读出或者编程，从而能够降低位线间的电容耦合的影响，但随着存储单元的高集成化的推进，除此以外，存储单元间的浮动栅极(Floating Gate，FG)耦合造成的影响也变得无法忽视。例如，如图2(A)所示，对选择字线WLi的偶数页面的存储单元Ma、Mb编程数据“0”，接下来，如图2(B)所示，对奇数页面的存储单元Mx、My编程数据“0”。而且，编程前的存储单元处于擦除状态。
在偶数页面的编程时，对存储单元Ma、Mb施加编程脉冲(pulse)，当编程校验(program verify)合格时，则结束编程脉冲的施加。此时的存储单元Ma的阈值为Vth_a，存储单元Mb的阈值为Vth_b。奇数页面的存储单元Mx的阈值因与2个存储单元Ma、Mb的FG耦合而稍许上升，存储单元My的阈值因与1个存储单元Mb的FG耦合而略微上升。
接下来，在奇数页面的编程时，对存储单元Mx、My施加编程脉冲，当编程校验合格时，则结束编程脉冲的施加。此时，存储单元Ma的阈值Vth_a因与存储单元Mx的FG耦合而上升至Vth_a+ΔV(ΔV设为因与1个存储单元的FG耦合而上升的电压)。而且，存储单元Mb的阈值Vth_b因与存储单元Mx、My的FG耦合而上升至Vth_b+2ΔV。如此，存储单元Ma、Mb的阈值在经编程校验后因与邻接的存储单元的FG耦合而上升。
在读出动作时，对于非选择字线施加读出通过(pass)电压，但当存储单元Ma、Mb的阈值因FG耦合而上升，存储单元Ma、Mb因读出通过电压而未导通(ON)时，将变得无法读出NAND串。而且，当存储单元Ma、Mb的导通范围(margin)变小时，存在动作变得不稳定等不良情况。如此，由于存储单元间的FG耦合的影响，结果导致数据“1”、“0”的存储单元的阈值分布幅度变大，从而导致闪速存储器的可靠性下降。
发明内容
本发明的目的在于解决如上所述的以往课题，提供一种抑制了因存储单元间的FG耦合造成的影响而可靠性高的半导体存储装置。
[解决课题的技术手段]
本发明的半导体存储装置包括：存储器阵列，形成有多个NAND串；行选择部件，选择所述存储器阵列的行；以及页面选择部件，选择由所述行选择部件所选择的行的偶数页面或奇数页面，并且所述偶数页面包含多对邻接的一对位线，所述奇数页面包含多对邻接的一对位线，所述偶数页面的位线对与所述奇数页面的位线对交替。
优选的是，所述页面选择部件包含：偶数页面选择用晶体管，选择所述偶数页面的位线对；以及奇数页面选择用晶体管，选择所述奇数页面的位线对。优选的是，半导体存储装置还包括由所述偶数页面及所述奇数页面所共用的页面缓冲器及读出电路。优选的是，所述偶数页面的位线对中的其中一条位线与所述奇数页面的位线对中的其中一条位线共同连接于第1全局位线，所述偶数页面的位线对中的另一条位线与所述奇数页面的位线对中的另一条位线共同连接于第2全局位线。优选的是，所述偶数页面的其中一条位线连接于所述偶数页面选择用晶体管的第1扩散区域，所述奇数页面的其中一条位线连接于所述奇数页面选择用晶体管的第1扩散区域，所述偶数页面选择用晶体管与所述奇数页面选择用晶体管共同的第2扩散区域连接于所述第1全局位线。优选的是，半导体存储装置还包括对读出动作或编程动作进行控制的控制部件，所述控制部件控制所述页面选择部件，当进行偶数页面的读出时，进行偶数页面的位线对中的其中一条位线的存储单元的读出，在此期间，将另一条位线设定为地线电位，接下来，进行偶数页面的位线对中的另一条位线的存储单元的读出，在此期间，将其中一条位线设定为地线电位，当进行奇数页面的读出时，进行奇数页面的位线对中的其中一条位线的存储单元的读出，在此期间，将另一条位线设定为地线电位，接下来，进行奇数页面的位线对中的另一条位线的存储单元的读出，在此期间，将其中一条位线设定为地线电位。优选的是，半导体存储装置还包括用于对所述页面选择部件的选择进行切换的切换部件，当所述页面选择部件的选择受到切换时，所述偶数页面包含偶数位线，所述奇数页面包含奇数位线，偶数位线与奇数位线交替。优选的是，所述切换部件能够通过从外部输入的命令进行控制。
本发明的动作方法是闪速存储器的动作方法，所述闪速存储器具有形成有NAND串的存储器阵列，所述动作方法包括：选择所述存储器阵列的行的步骤；以及页面选择步骤，对所选择的行的偶数页面或奇数页面进行选择，所述偶数页面包含多对邻接的一对位线，所述奇数页面包含多对邻接的一对位线，所述偶数页面的位线对与所述奇数页面的位线对交替。
优选的是，动作方法还包括下述步骤：当偶数页面受到选择时，将偶数页面连接于页面缓冲器及读出电路，当奇数页面受到选择时，将奇数页面连接于与所述偶数页面共用的所述页面缓冲器及读出电路。优选的是，动作方法还包括对所选择的行的存储单元进行编程的步骤，所述编程的步骤是对通过所述页面选择步骤而选择的偶数页面的存储单元进行编程，接下来，对通过所述页面选择步骤而选择的奇数页面的存储单元进行编程。优选的是，动作方法还包括对所选择的行的存储单元进行读出的步骤，所述读出的步骤是在进行偶数页面的读出时，进行偶数页面的位线对中的其中一条位线的存储单元的读出，在此期间，将另一条位线设定为地线电位，接下来，进行偶数页面的位线对中的另一条位线的存储单元的读出，在此期间，将其中一条位线设定为地线电位，在进行奇数页面的读出时，进行奇数页面的位线对中的其中一条位线的存储单元的读出，在此期间，将另一条位线设定为地线电位，接下来，进行奇数页面的位线对中的另一条位线的存储单元的读出，在此期间，将其中一条位线设定为地线电位。
(发明的效果)
根据本发明，通过将偶数页面的位线对与奇数页面的位线对交替地配置，从而能够提供一种闪速存储器，其抑制邻接的存储单元间的FG耦合，由此，可靠性高。
附图说明
图1是对以往的闪速存储器的位线选择方法进行说明的图；
图2(A)、图2(B)是对以往的存储单元间的FG耦合的课题进行说明的图；
图3是表示本发明的实施例的闪速存储器的一结构例的框图；
图4是表示本发明的实施例的闪速存储器的NAND串的结构的电路图；
图5是表示本实施例的闪速存储器的页面缓冲器/读出电路的一例的图；
图6是对本发明的实施例的闪速存储器的偶数页面或奇数页面的选择方法进行说明的图；
图7是表示本实施例的位线选择电路中的位线与全局位线(global bit line)的连接方法的布局(layout)图；
图8(A)、图8(B)是对本实施例的闪速存储器的编程动作进行说明的流程图，图8(A)是偶数页面的编程的流程，图8(B)是奇数页面的编程的流程；
图9(A)、图9(B)是对根据本实施例进行编程时的存储单元间的FG耦合进行说明的图；
图10(A)、图10(B)是对本实施例的闪速存储器的读出动作进行说明的流程图，图10(A)是偶数页面的读出的流程，图10(B)是奇数页面的读出的流程；
图11是表示本实施例的位线选择电路的变形例的图；
图12是对本发明的第2实施例的闪速存储器的位线选择方法的切换进行说明的图。
附图标记说明
100：闪速存储器；
110：存储器阵列；
120：输入/输出缓冲器；
130：地址寄存器；
140：高速缓冲存储器；
150：控制器；
160：字线选择电路；
170：页面缓冲器/读出电路；
172、LT0～LT3：锁存电路；
180：列选择电路；
190：内部电压产生电路；
200、210：位线选择电路；
A、B、C、D：区域；
Ax：行地址信息；
Ay：列地址信息
BL0～BL15、GBL：位线；
BLCD、BLPRE：栅极线；
BLCN、/BLCN、BLCLAMP、/BLCLAMP、BLS0～BLS7、BLSE、BLSO、SGD、SGS：选择栅极线；
BLK(0)～BLK(m)：区块；
C1、C2、C3：控制信号；
CT0～CT7、P0～P3：接触部；
GBL0～GBL3：全局位线；
M0、M1：金属层；
Ma、Mb、Mc：偶数页面的存储单元；
MC1～MC64：存储单元；
Mx、My：奇数页面的存储单元；
NU：串单元；
Q1：传输晶体管；
Q2、Q3、Q4：晶体管；
S100～S104、S110～S114、S200～S202、S210～S212：步骤；
SA：读出电路；
SL：共用源极线；
SN：节点；
TD：位线侧选择晶体管；
TS：源极线侧选择晶体管；
Vdd：电源；
Vers：擦除电压；
Vpass：通过电压；
Vprog：编程电压；
Vread：读出电压；
WLi：字线。
具体实施方式
以下，参照附图来详细说明本发明的实施方式。另外，应留意的是，附图中，为了便于理解而强调表示各部，与实际元件(device)的比例(scale)并不相同。
图3是表示本实施例的NAND型闪速存储器的一结构例的框图。如该图3所示，闪速存储器100包括：存储器阵列110，形成有排列成矩阵状的多个存储单元；输入/输出缓冲器(buffer)120，连接于外部输入/输出端子I/O；地址寄存器(address register)130，接收来自输入/输出缓冲器120的地址数据(address data)；高速缓冲存储器(cache memory)140，保持输入/输出的数据；控制器(controller)150，生成控制信号C1、C2、C3等，该控制信号C1、C2、C3等是基于来自输入/输出缓冲器120的命令数据(command data)及外部控制信号(未图示的芯片使能(chip enable)CE、命令锁存使能CLE、地址锁存使能ALE、就绪/忙碌(ready/busy)RY/BY等)来控制各部；字线选择电路160，对来自地址寄存器130的行地址信息Ax进行解码(decode)，并基于解码结果来进行区块的选择及字线的选择等；页面缓冲器/读出电路170，保持经由位线而读出的数据，或者保持经由位线来编程的数据等；列选择电路180，对来自地址寄存器130的列地址信息Ay进行解码，并基于该解码结果来进行位线的选择等；以及内部电压产生电路190，生成数据的读出、编程(写入)及擦除等所需的电压(编程电压Vprog、通过电压Vpass、读出电压Vread、擦除电压Vers(包括擦除脉冲))。
存储器阵列110具有沿列方向配置的多个区块BLK(0)、BLK(1)、…、BLK(m)。在区块的其中一个端部，配置有页面缓冲器/读出电路170。但是，页面缓冲器/读出电路170也可配置在区块的另一个端部或者两侧的端部。
在1个区块中，如图4所示，形成有多个NAND串单元NU，该多个NAND串单元NU是将多个存储单元串联连接而成。图例中，在1个区块内，沿行方向排列有n+1个串单元NU。串单元NU包括：串联连接的多个存储单元MCi(i＝1、2、3…、64)；位线侧选择晶体管TD，连接于存储单元MC64的漏极(drain)侧；以及源极线(source line)侧选择晶体管TS，连接于存储单元MC0的源极侧。位线侧选择晶体管TD的漏极连接于对应的1条位线BL，源极线侧选择晶体管TS的源极连接于共用的源极线SL。
存储单元MCi的控制栅极连接于字线WLi，选择晶体管TD、TS的栅极连接于选择栅极线SGD、SGS。字线选择电路160基于行地址信息Ax来选择区块，对所选择的区块的选择栅极信号SGS、SGD供给与动作相应的电压。
典型的是，存储单元具有金属氧化物半导体(Metal Oxide Semiconductor，MOS)结构，该MOS结构包括：作为N型扩散区域的源极/漏极，形成在P阱(well)内；穿隧(tunnel)氧化膜，形成在源极/漏极间的沟道(channel)上；浮动栅极(电荷蓄积层)，形成在穿隧氧化膜上；以及控制栅极，经由介电质膜而形成在浮动栅极上。当在浮动栅极中未蓄积有电荷时，即写入有数据“1”时，阈值处于负状态，存储单元为常通(normally on)。当在浮动栅极中蓄积有电荷时，即写入有数据“0”时，阈值偏移(shift)为正，存储单元为常断(normallyoff)。
表1是表示在闪速存储器的各动作时施加的偏压电压的一例的表。在读出动作时，对位线施加某正电压，对所选择的字线施加某电压(例如0V)，对非选择字线施加通过电压Vpass(例如4.5V)，对选择栅极线SGD、SGS施加正电压(例如4.5V)，将位线侧选择晶体管TD、源极线侧选择晶体管TS导通，将共用源极线SL设为0V。在编程动作时，对所选择的字线施加高电压的编程电压Vprog(15V～20V)，对非选择的字线施加中间电位(例如10V)，使位线侧选择晶体管TD导通，使源极线侧选择晶体管TS断开，将与数据“0”或“1”相应的电位供给至位线GBL。在擦除动作时，对区块内的被选择的字线施加0V，对P阱施加高电压(例如20V)，将浮动栅极的电子抽出至基板，从而以区块为单位来擦除数据。
表1
图5表示页面缓冲器/读出电路170的结构例。此处，表示了由偶数位线与奇数位线这两条位线所共用的1个页面缓冲器/读出电路。页面缓冲器/读出电路170包含锁存电路172，该锁存电路172保持从选择存储单元读出的数据，或者保持对选择存储单元编程的数据。该锁存电路172经由传输晶体管Q1而连接于读出电路。读出电路包含用于对位线进行预充电的晶体管Q2、用于从读出电路阻断位线的晶体管Q3、Q4。例如，在读出动作时，晶体管Q2的栅极线BLPRE被驱动为高电平，晶体管Q4的栅极线BLCN被驱动为高电平，随后，晶体管Q3的栅极线BLCLAMP被驱动为高电平，对偶数位线或奇数位线进行预充电。根据选择存储单元的状态，位线的电位受到放电，节点(node)SN保持位线的电位。并且，晶体管Q1的栅极线BLCD被驱动为高电平，锁存电路172中保持与节点SN的电位相应的“1”或“0”。例如，在编程动作时，由锁存电路172所保持的数据经由晶体管Q1、Q3、Q4而供给至位线。
图6是表示本实施例的位线选择电路的结构的图。位线选择电路200既可为页面缓冲器/读出电路170的一部分，也可连接在页面缓冲器/读出电路170与存储器阵列110之间。位线选择电路200包含与位线BL0、BL1、…BL7(此处，为了方便而示出有8条位线)分别串联连接的多个选择晶体管。
应留意的是，图1所示的以往结构中，在连接于偶数位线(BL0、BL2、BL4、BL6)的选择晶体管的各栅极上连接有选择栅极线BLSE，在连接于奇数位线(BL1、BL3、BL5、BL7)的选择晶体管的各栅极上连接有选择栅极线BLSO，但本实施例中，在连接于位线BL0、BL1、BL4、BL5的选择晶体管的各栅极上连接有选择栅极线BLSE，在连接于位线BL2、BL3、BL6、BL7的选择晶体管的各栅极上连接有选择栅极线BLSO。即，本实施例中，多对邻接的一对位线构成偶数页面，多对邻接的一对位线构成奇数页面，偶数页面的位线对与奇数页面的位线对交替地配置。位线选择电路200在选择偶数页面时，将选择栅极线BLSE驱动为高电平，将选择栅极线BLSO驱动为低电平，在选择奇数页面时，将选择栅极线BLSE驱动为低电平，将选择栅极线BLSO驱动为高电平。因而，图6的示例中，当偶数页面被选择时，位线BL0、BL1、BL4、BL5受到选择，当奇数页面被选择时，位线BL2、BL3、BL6、BL7受到选择。
进而，位线选择电路200将由偶数页面与奇数页面所共用的全局位线GBL0、GBL1、GBL2、GBL3输出至页面缓冲器/读出电路170。图6的示例中，偶数页面的位线为4条，奇数页面的位线为4条，因此，全局位线为4条。4条全局位线GBL0、GBL1、GBL2、GBL3分别连接于页面缓冲器/读出电路170的读出电路SA及锁存电路LT0、LT1、LT2、LT3。
此处应留意的是，图1所示的以往结构中，邻接的位线连接于全局位线(例如，位线BL0及位线BL1连接于全局位线GBL0)，但本实施例中，偶数页面的一对位线中的1条位线、和与该一对位线邻接的奇数页面的一对位线中的1条位线连接于1条全局位线。具体而言，偶数页面的一对位线中的其中一条位线BL0与奇数页面的一对位线中的其中一条位线BL3连接于全局位线GBL0，偶数页面的一对位线中的另一条位线BL1与奇数页面的一对位线中的另一条位线BL2连接于全局位线GBL1。此种连接关系在偶数页面的另一对位线及奇数页面的另一对位线中也同样进行。
将偶数页面受到选择时与奇数页面受到选择时的位线与全局位线的连接关系示于以下的表2中。即，位线BL0或位线BL3连接于全局位线GBL0，位线BL1或位线BL2连接于全局位线GBL1，位线BL4或位线BL7连接于全局位线GBL2，位线BL5或位线BL6连接于全局位线GBL3。
表2
图7表示位线选择电路中的位线BL1～位线BL7与全局位线的连接布局的一例。如该图7所示，位线BL0、BL1、…BL15是与存储单元间的间距(pitch)同样，以最小间隔而配线，因此难以在位线间形成其他配线。因此，本实施例中，例如利用形成在阱或基板内的扩散区域来进行全局位线与位线间的连接。位线BL0、BL1、…BL7例如包含金属层M1，在与位线交叉的方向且较位线更靠下层，形成例如包含多晶硅(poly silicon)层的选择栅极线BLSE、BLSO。在选择栅极线BLSE、BLSO的两侧，分别形成N型扩散区域，该N型扩散区域用于形成偶数页面选择用晶体管与奇数页面选择用晶体管，所述偶数页面选择用晶体管用于选择偶数页面，所述奇数页面选择用晶体管用于选择奇数页面。区域A中，位线BL0经由接触部(contact)CT0而连接于其中一个偶数页面选择用晶体管的漏极扩散区域，位线BL3经由接触部CT3而连接于另一个偶数页面选择用晶体管的漏极扩散区域。在2个偶数页面选择用晶体管共同的源极扩散区域，经由接触部P0而连接有全局位线GBL0。全局位线GBL0包含较构成位线的金属层M1更靠下层的金属层M0。在其他区域B、C、D中，位线也同样经由接触部CT4、CT7、CT1、CT2、CT5、CT6而连接于晶体管的漏极扩散区域，全局位线GBL1、GBL2、GBL3经由接触部P1、P2、P3而连接于共同的源极扩散区域。
接下来，对本实施例的闪速存储器的编程动作进行说明。本实施例中，为了准确或有效地进行对存储单元的电子注入，使用增量步进脉冲编程(Incremental Step PulseProgram，ISPP)方式。该方式中，施加初始的编程脉冲，当通过编程校验判定为不合格时，施加比初始的编程脉冲仅高出1阶电压的编程脉冲，使编程脉冲的电压依序增加，直至页面内的所有存储单元的编程被判定为合格为止。
图8(A)是偶数页面的编程动作的流程，图8(B)是奇数页面的编程动作的流程。控制器150在经由输入/输出缓冲器120而收到偶数页面的编程命令(program command)时，开始偶数页面的编程序列(program sequence)。字线选择电路160基于行地址信息Ax来选择存储器阵列110的区块，且选择被选择的区块的字线。另一方面，列选择电路180基于列地址信息Ay，将偶数页面的编程数据加载(load)至页面缓冲器/读出电路170。而且，位线选择电路200将选择栅极线BSLE驱动为高电平，将选择栅极线BLSO驱动为低电平，使偶数页面选择用晶体管导通，使奇数页面选择用晶体管断开(OFF)，对于所选择的偶数页面的位线，供给与由锁存电路172所保持的数据相应的电压。这样，通过对选择字线施加编程脉冲，从而进行偶数页面的编程(S100)。
接下来，进行偶数页面的校验(S102)。若存在不合格的存储单元，则进一步施加编程脉冲(S104)，对合格的存储单元的位线供给禁止编程的电压。若偶数页面的所有存储单元均合格，则接下来开始奇数页面的编程。
控制器150在收到奇数页面的编程命令时，开始奇数页面的编程序列。由于字线与偶数页面的编程时相同，因此选择同一字线。列选择电路180基于列地址信息Ay，将奇数页面的编程数据加载至页面缓冲器/读出电路170。位线选择电路200将选择栅极线BSLE驱动为低电平，将选择栅极线BLSO驱动为高电平，使偶数页面选择用晶体管断开，使奇数页面选择用晶体管导通，对于所选择的奇数页面的位线，供给与由锁存电路172所保持的数据相应的电压。这样，通过对选择字线施加编程脉冲，从而进行奇数页面的编程(S110)。
接下来，进行奇数页面的校验(S112)，若存在不合格的存储单元，则进一步施加编程脉冲(S114)，对合格的存储单元的位线供给禁止编程的电压。若奇数页面的所有存储单元均合格，则结束编程。
接下来，对根据本实施例进行编程时的FG耦合进行说明。图9(A)是对偶数页面的存储单元Ma、Mb、Mc编程数据“0”时的示例，图9(B)是对奇数页面的存储单元Mx、My编程数据“0”时的示例。
在偶数页面的编程时，对于邻接的存储单元Ma、Mb，同时施加编程脉冲，当在存储单元Ma、Mb之间编程脉冲的次数产生差异时，产生与该脉冲次数差相应的FG耦合。详细而言，若存储单元Ma与存储单元Mb的编程脉冲的施加次数相同，则事实上，存储单元Ma与存储单元Mb之间不会产生FG耦合。另一方面，若存储单元Ma容易编程，例如以2次编程脉冲便可校验合格，而存储单元Mb难以编程，例如以5次编程脉冲才可校验合格，则可能产生与编程脉冲的次数差(3×ΔVpgm：ΔVpgm为编程脉冲的步进电压)相应的FG耦合。
当进行偶数页面的编程时，奇数页面的存储单元Mx的阈值因与存储单元Mb的FG耦合而稍许上升，存储单元My的阈值因与存储单元Mc的FG耦合而稍许上升。此处应留意的是，存储单元Mx、My分别仅在其中一侧邻接于偶数页面的存储单元，因此FG耦合的影响小。与此相对，图2(A)、图2(B)所示的以往结构中，偶数页面的存储单元邻接于存储单元My的两侧，存储单元My与2个存储单元Ma、Mb形成FG耦合，因此与本实施例相比，因FG耦合造成的阈值上升变大。假设在奇数页面的编程时，存储单元Mx保持数据“1”，则本实施例能够较以往的结构而抑制数据“1”的阈值分布幅度的上限变宽。
接下来，如图9(B)所示，当对奇数页面的存储单元Mx、My编程数据“0”时，存储单元Mb的阈值因与存储单元Mx的FG耦合而上升，存储单元Mc的阈值因与存储单元My的FG耦合而上升。此处应留意的是，奇数页面的存储单元Mx仅与偶数页面的存储单元Mb形成FG耦合，存储单元My仅与存储单元Mc形成FG耦合。因此，存储单元Mb的阈值Vth_b为Vth_b+ΔV(ΔV是因与1个存储单元的FG耦合而上升的电压)，存储单元Mc的阈值Vth_c为Vth_c+ΔV。另一方面，图2(A)、图2(B)所示的以往结构中，存储单元Mb的阈值Vth_b由于与2个邻接的奇数页面的存储单元Mx、My形成FG耦合，因此为Vth_b+2ΔV，与本实施例相比，阈值的上升变大。进而，奇数页面的存储单元Mx、My被同时施加编程脉冲，因此存储单元Mx、My间的FG耦合仅为编程脉冲的次数之差。
接下来，对本实施例的闪速存储器的读出动作进行说明。如本实施例般，将偶数页面的位线对与奇数页面的位线对交替地配置，结果，在偶数页面的读出或奇数页面的读出时，邻接的位线将被同时读出。例如，在偶数页面的读出时，位线BL0、BL1邻接，位线BL4、BL5邻接，在奇数页面的读出时，位线BL2、BL3邻接，位线BL6、BL7邻接。在读出电路为电压检测型的情况下，对位线经放电的电位进行检测，因此当其中一条位线的电位不发生变化而另一条位线放电时，因位线间的电容耦合，另一条位线的电位将变得难以放电，从而可能产生无法通过读出电路来迅速且准确地检测位线的电位的事态。
因此，本实施例中，分别以两阶段来进行偶数页面及奇数页面的读出。首先，如图10(A)所示，当收到偶数页面的读出命令时，在偶数页面的第1次读出时，进行偶数页面的一对位线中的其中一条位线的读出，并将另一条位线连接于地线(ground)(S200)。例如，当进行位线BL0、BL4的读出时，位线BL1、BL5被设为地线电位。由此，位线BL0、BL4的屏蔽读出成为可能。另外，位线BL1、BL5例如也可经由图6中未示出的位线放电用晶体管而连接于GND，或者，通过将对读出电路的预充电用晶体管供电的Vdd电源设为0V而接地至地线。
接下来，进行偶数页面的第2次读出(S202)，进行一对位线中的另一条位线的读出，并将其中一条位线连接至地线。即，与第1次时相反地，进行位线BL1、BL5的读出，将位线BL0、BL4设为地线电位。
当偶数页面的读出结束时，响应奇数页面的读出命令来进行奇数页面的读出。如图10(B)所示，此处也同样地，在第1次读出时，进行一对位线中的其中一条位线的读出时，将另一条位线连接至地线，在第2次读出时，进行一对位线中的另一条位线的读出，并将其中一条位线连接至地线，从而进行屏蔽读出(S210、S212)。
另外，在读出电路为电流检测型的情况下，由于不对位线的电位进行检测，因此屏蔽读出并不是必要的。此时，能够分别以1次来对偶数页面及奇数页面进行读出。
接下来，将本实施例的位线选择电路的变形例示于图11。该图11所示的位线选择电路200对连接于全局位线的位线的组合进行了变更，除此以外，与图6的位线选择电路200相同。如下述的表3所示，位线BL0或位线BL2连接于全局位线GBL0，位线BL1或位线BL3连接于全局位线GBL1，位线BL4或BL6连接于全局位线GBL2，位线BL5或位线BL7连接于全局位线GBL3。
表3
根据本实施例，通过将构成偶数页面的一对位线与构成奇数页面的一对位线交替地配置，从而能够抑制因FG耦合造成的影响，作为结果，能够实现数据“0”、“1”的阈值分布幅度的窄幅化，提高闪速存储器的可靠性。
接下来，对本发明的第2实施例进行说明。第2实施例的闪速存储器能够在图1所示的以往的位线选择方法(默认default)与图6所示的本实施例的位线选择方法之间进行切换。图12是在图6所示的位线选择方法中，位线选择电路210对选择栅极线BLS0、BLS1、BLS2、…BLS7的驱动进行切换，所述选择栅极线BLS0、BLS1、BLS2、…BLS7用于选择与位线BL0、BL1、BL2、…BL7连接的位线选择晶体管。
位线选择电路210如下述的表4所示，根据默认(图1的位线选择方法)或选项(option)(图6的位线选择方法)的选择，在偶数页面选择时或奇数页面选择时切换进行驱动的选择栅极线。默认或选项的选择方法例如通过来自外部控制器的命令或者制品出货时的例如熔断只读存储器(fuse Read Only Memory)等的编程来实施。
BLSi 默认 选项
BLS0 BLSE BLSE
BLS1 BLSO BLSE
BLS2 BLSE BLSO
BLS3 BLSO BLSO
BLS4 BLSE BLSE
BLS5 BLSO BLSE
BLS6 BLSE BLSO
BLS7 BLSO BLSO
表4
位线选择电路210在选择了默认时，在偶数页面选择时激活选择栅极线BLS0、BLS2、BLS4、BLS6，在奇数页面选择时激活选择栅极线BLS1、BLS3、BLS5、BLS7。这是图1所示的位线选择方法，此时，可进行屏蔽读出。
而且，位线选择电路210在选择了选项时，在偶数页面选择时激活选择栅极线BLS0、BLS1、BLS4、BL5，在奇数页面选择时激活选择栅极线BLS2、BLS3、BLS6、BL7。这是图6所示的本实施例的位线选择方法。
如此，根据第2实施例，能够任意选择默认或选项的位线选择方法，例如，在想要如本实施例般避免2次的读出方法的情况下，可选择默认，在以抑制邻接的存储单元间的FG耦合为优先的情况下，可选择选项。
所述实施例中，表示了存储单元存储1位的数据的示例，但存储单元也可存储多位的数据。进而，所述实施例中，表示了NAND串形成在基板表面的示例，但NAND串也可立体地形成在基板表面。
如上所述，对本发明的优选实施方式进行了详述，但本发明并不限定于特定的实施方式，在权利要求书所记载的本发明的主旨的范围内，能够进行各种变形、变更。

Claims (13)

1.一种半导体存储装置，其特征在于包括：
存储器阵列，形成有多个与非串；
行选择部件，选择所述存储器阵列的行；以及
页面选择部件，选择由所述行选择部件所选择的行的偶数页面或奇数页面，
所述偶数页面包含多对邻接的一对位线，所述奇数页面包含多对邻接的一对位线，所述偶数页面的位线对与所述奇数页面的位线对交替。
2.根据权利要求1所述的半导体存储装置，其特征在于，
所述页面选择部件包括：偶数页面选择用晶体管，选择所述偶数页面的位线对；以及奇数页面选择用晶体管，选择所述奇数页面的位线对。
3.根据权利要求1或2所述的半导体存储装置，其特征在于，
所述半导体存储装置还包括由所述偶数页面及所述奇数页面所共用的页面缓冲器及读出电路。
4.根据权利要求1或2所述的半导体存储装置，其特征在于，
所述偶数页面的位线对中的其中一条位线与所述奇数页面的位线对中的其中一条位线共同连接于第1全局位线，所述偶数页面的位线对中的另一条位线与所述奇数页面的位线对中的另一条位线共同连接于第2全局位线。
5.根据权利要求4所述的半导体存储装置，其特征在于，
所述偶数页面的所述其中一条位线连接于所述偶数页面选择用晶体管的第1扩散区域，所述奇数页面的所述其中一条位线连接于所述奇数页面选择用晶体管的第1扩散区域，所述偶数页面选择用晶体管与所述奇数页面选择用晶体管共同的第2扩散区域连接于所述第1全局位线。
6.根据权利要求1或2所述的半导体存储装置，其特征在于，
所述半导体存储装置还包括对读出动作或编程动作进行控制的控制部件，
所述控制部件控制所述页面选择部件，当进行所述偶数页面的读出时，进行所述偶数页面的位线对中的其中一条位线的存储单元的读出，在此期间，将所述偶数页面的位线对中的另一条位线设定为地线电位，接下来，进行所述偶数页面的位线对中的所述另一条位线的存储单元的读出，在此期间，将所述偶数页面的位线对中的所述其中一条位线设定为地线电位，当进行所述奇数页面的读出时，进行所述奇数页面的位线对中的其中一条位线的存储单元的读出，在此期间，将所述奇数页面的位线对中的另一条位线设定为地线电位，接下来，进行所述奇数页面的位线对中的所述另一条位线的存储单元的读出，在此期间，将所述奇数页面的位线对中的所述其中一条位线设定为地线电位。
7.根据权利要求1或2所述的半导体存储装置，其特征在于，
所述半导体存储装置还包括用于对所述页面选择部件的选择进行切换的切换部件，
当所述页面选择部件的选择受到切换时，所述偶数页面包含偶数位线，所述奇数页面包含奇数位线，所述偶数位线与所述奇数位线交替。
8.根据权利要求7所述的半导体存储装置，其特征在于，
所述切换部件能够通过从外部输入的命令进行控制。
9.一种半导体存储装置的动作方法，所述半导体存储装置具有形成有与非串的存储器阵列，所述动作方法的特征在于包括：
选择所述存储器阵列的行的步骤；以及
页面选择步骤，对所选择的行的偶数页面或奇数页面进行选择，
所述偶数页面包含多对邻接的一对位线，所述奇数页面包含多对邻接的一对位线，所述偶数页面的位线对与所述奇数页面的位线对交替。
10.根据权利要求9所述的动作方法，其特征在于，
所述动作方法还包括下述步骤：当所述偶数页面受到选择时，将所述偶数页面连接于页面缓冲器及读出电路，当所述奇数页面受到选择时，将所述奇数页面连接于与所述偶数页面共用的所述页面缓冲器及所述读出电路。
11.根据权利要求9或10所述的动作方法，其特征在于，
所述动作方法还包括对所选择的行的存储单元进行编程的步骤，
所述编程的步骤是对通过所述页面选择步骤而选择的所述偶数页面的存储单元进行编程，接下来，对通过所述页面选择步骤而选择的所述奇数页面的存储单元进行编程。
12.根据权利要求9或10所述的动作方法，其特征在于，
所述动作方法还包括对所选择的行的存储单元进行读出的步骤，
所述读出的步骤是在进行所述偶数页面的读出时，进行所述偶数页面的位线对中的其中一条位线的存储单元的读出，在此期间，将所述偶数页面的位线对中的另一条位线设定为地线电位，接下来，进行所述偶数页面的位线对中的所述另一条位线的存储单元的读出，在此期间，将所述偶数页面的位线对中的所述其中一条位线设定为地线电位，在进行所述奇数页面的读出时，进行所述奇数页面的位线对中的其中一条位线的存储单元的读出，在此期间，将所述奇数页面的位线对中的另一条位线设定为地线电位，接下来，进行所述奇数页面的位线对中的所述另一条位线的存储单元的读出，在此期间，将所述奇数页面的位线对中的所述其中一条位线设定为地线电位。
13.根据权利要求9或10所述的动作方法，其特征在于，
所述动作方法还包括用于对所述页面选择步骤的选择进行切换的步骤，
当所述页面选择步骤的选择受到切换时，所述偶数页面包含偶数位线，所述奇数页面包含奇数位线，所述偶数位线与所述奇数位线交替。
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