CN112309477B - 半导体装置及连续读出方法 - Google Patents

Abstract

本发明提供一种半导体装置及连续读出方法，在读出存储单元阵列的选择页的高速缓存(C0)的数据时，利用三条非选择位线屏蔽选择位线(BL0、BL4、BL8、BL12)，进而在读出同一选择页的高速缓存(C1)的数据时，利用三条非选择位线屏蔽选择位线(BL2、BL6、BL10、BL14)，从而能够实现连续地输出在多个选择页中读出的各第一页数据与第二页数据。

Description

半导体装置及连续读出方法

技术领域

本发明涉及一种半导体装置，尤其涉及半导体装置及连续读出方法。

背景技术

在NAND型的闪存中，搭载有回应来自外部的命令而连续地读出多页的连续读出功能(突发读出功能(burst read function))。页面缓冲器(page buffer)/感测电路例如包含两个锁存器，在进行连续读出动作时，在一个锁存器中保持从阵列读出的数据的期间，能够输出另一个锁存器所保持的数据(例如，专利文献1、2、3等)。

专利文献1：日本专利5323170号公报

专利文献2：日本专利5667143号公报

专利文献3：美国专利申请US2014/0104947A1

发明内容

发明所要解决的问题

图1A及图1B表示搭载了芯片级错误检测校正(Error Checking and Correction，ECC)功能的NAND型闪存的概略构成。闪存包括：包含NAND串的存储单元阵列(memory cellarray)10、页面缓冲器/感测电路20、数据传输电路30、数据传输电路32、错误检测校正电路(以下称为ECC电路)40、以及输入输出电路50。页面缓冲器/感测电路20包含保持读出数据或应编程的输入数据的两个锁存器(latch)L1、锁存器L2(一个锁存器例如4KB)，锁存器L1、锁存器L2分别包含高速缓存(cache)C0及高速缓存C1(一个高速缓存例如2KB)。高速缓存C0及高速缓存C1可分别进行独立的动作。另外，ECC电路40可通过用户选项被使能或禁能。

图2中示出进行之前的连续读出时的时序图。连续读出是从多页连续地读出数据，所述动作可通过命令来执行。首先，进行页P0(页0)的阵列读出。此时的读出时间tRD1大约为24us。所读出的页P0的数据保持于锁存器L1(锁存器1)的高速缓存C0、高速缓存C1(P0C0，P0C1)，接着，将锁存器L1的高速缓存C0和高速缓存C1的数据传输到锁存器L2(锁存器2)的高速缓存C0、高速缓存C1。在高速缓存C0、高速缓存C1的一者进行数据输出的期间，另一者进行ECC处理，在另一者进行数据输出的期间，一者进行ECC处理。另外，在从锁存器L1向锁存器L2进行数据传输后，进行下一页P1(页1)的阵列读出，并将其保持于锁存器L1。

在连续读出中，行地址自动递增，从页P1开始进行多页的连续读出。连续读出中的阵列读出时间tR约为18us。阵列读出与内部频率信号同步地进行，利用输入输出电路50的数据输出与和内部频率信号异步的外部频率信号ExCLK同步地进行。输出一页的数据的时间tDOUT依存于外部频率信号ExCLK的频率，例如，当外部频率信号ExCLK为104MHz时，tDOUT约为39.4us。在连续读出中，阵列读出时间tR必须小于一页的数据输出时间tDOUT。

存储单元阵列10包括存储数据的主区域、以及存储由ECC处理产生的错误检测码和用户信息等的备用区域。图1B中，示出存储单元阵列10的主区域与备用区域。主区域包括对应于高速缓存C0的主要部分C0_M与对应于高速缓存C1的主要部分C1_M，主要部分C0_M的列地址为000h～3FFh，主要部分C1_M的列地址为400h～7FFh。备用区域包括对应于高速缓存C0的备用部分C0_S与对应于高速缓存C1的备用部分C1_S，备用部分C0_S的列地址为800h～83Fh，备用部分C1_S的列地址为840h～87Fh。

用户使用的高速缓存C0、高速缓存C1由C0＝主要部分C0_M+备用部分C0_S、C1＝主要部分C1_M+备用部分C1_S定义。此用户定义与闪存在内部动作时的定义相同。再者，存储单元阵列的列地址与页面缓冲器/感测电路20的锁存器L1、锁存器L2的列地址一对一地对应，是相同的。而且，在连续读出动作中，按照从列地址000h至87Fh的顺序依序输出数据。

当由于高集成化而一页的大小变大时，页面缓冲器/感测电路20的专有面积与其成比例地变大。如果能够去除锁存器L2，则可大幅削减页面缓冲器/感测电路的占有面积。图3是设想利用单一的锁存器L1(无锁存器L2)进行连续读出的时序图。此种情况下，由于没有使锁存器L1的数据退避的场所，所以如果锁存器L1的数据不为空，则无法进行阵列读出。即，事实上不可能进行无缝读出。

因此，研究将一页的数据分为高速缓存C0与高速缓存C1的1/2页来读出。此种情况下，变成对同一页进行两次读出，因此存在由读出动作引起干扰的担忧。即，在读出动作中，由于对全部位线进行预充电/放电，所以由位线间电容耦合引起的不希望的电压有可能对位线和存储单元产生影响。

图4是在连续读出动作中进行高速缓存C0、高速缓存C1的1/2页的读出(两次的阵列读出)时的时序图。当读出存储单元阵列的选择页的高速缓存C0时，如图1B所示，读出主要部分C0_M与备用部分C0_S，并将所述数据传输至锁存器L1，当读出高速缓存C1时，读出主要部分C1_M与备用部分C1_S，并将所述数据传输至锁存器L1。

因此，下一页P1的高速缓存C0的数据传输必须在输出锁存器L1的页P0的高速缓存C0之后。如果在此之前进行页P1的高速缓存C0的数据传输，则页P0的高速缓存C0被盖写。高速缓存C0的数据输出完成是输出高速缓存C0的备用部分C0_S的时刻，换言之，如果在高速缓存C1的备用部分C1_S的数据输出中没有进行页P1的高速缓存C0的数据传输，则无法无缝地输出页P1的数据。但是，高速缓存C1的备用部分C1_S的数据输出时间tDOUT_C1Sp约为1.2us，在此种短的期间中，为了进行下一页的高速缓存C0的数据传输，需要严格的定时调整，这很难实现。

本发明提供一种能够在削减页面缓冲器/感测电路的规模的同时进行可靠性高的连续读出的半导体装置及连续读出方法。

本发明的闪存的连续读出方法中，在读出存储单元阵列的第一页的第一页数据时，在选择位线之间存在2条以上连接到接地电平的非选择位线，在读出存储单元阵列的第一页的第二页数据时，在选择位线之间存在2条以上连接到所述接地电平的非选择位线，从而能够实现连续地输出在多个选择页中读出的各第一页数据与第二页数据。

本发明的半导体装置包括：存储单元阵列；页面缓冲器/感测电路，连接于所述存储单元阵列的各位线；读出部件，进行所述存储单元阵列的选择页的读出；以及输出部件，输出由所述读出部件读出的资料；且所述读出部件在进行多页的连续读出时，在读出所述存储单元阵列的选择页的第一页数据时，在选择位线之间存在2条以上连接到接地电平的非选择位线，且在读出所述存储单元阵列的选择页的第二页数据时，在选择位线之间存在2条以上连接到接地电平的非选择位线。

根据本发明，在读出存储单元阵列的第一页的第一页数据时，利用多条非选择位线屏蔽选择位线，在读出存储单元阵列的第一页的第二页数据时，利用多条非选择位线屏蔽选择位线，因此在连续读出动作时，抑制对同一页进行多次读出时的读出干扰，由此能够进行可靠性高的读出，且可削减页面缓冲器/感测电路的电路规模。

附图说明

图1A及图1B是表示之前的NAND型闪存的概略构成的图；

图2是使用锁存器L1、锁存器L2的之前的连续读出时的时序图；

图3是使用锁存器L1的之前的连续读出时的时序图；

图4是使用锁存器L1的之前的另一连续读出时的时序图；

图5是表示本发明的实施例的闪存的构成的图；

图6A及图6B是说明本发明的实施例的高速缓存C0、高速缓存C1的定义的图；

图7是本发明的实施例的连续读出动作时时序图；

图8A及图8B是表示本发明的实施例的页面缓冲器/感测电路的布局的图；

图9是说明本实施例的读出高速缓存C0、高速缓存C1时的页面缓冲器/感测电路的行方向的选择的图；

图10A及图10B是说明本实施例的读出高速缓存C0、高速缓存C1时的页面缓冲器/感测电路的列方向的选择的图；

图11是表示在读出本实施例的高速缓存C0、高速缓存C1时所选择的页面缓冲器/感测电路的表；

图12是表示本实施例的闪存的页面缓冲器/感测电路的一例的图；

图13是表示本实施例的页面缓冲器/感测电路与驱动晶体管BLCD_U/BLCD_L的配线的连接关系的图；

图14是表示本实施例的页面缓冲器/感测电路与位线的电性连接关系的图；

图15A是表示图14所示的子位线SBL与位线的连接关系的图，图15B是表示读出高速缓存C0、高速缓存C1时所选择的位线的图；

图16是表示本实施例的子位线与位线选择电路的各开关(选择晶体管)的连接关系的图；

图17是表示比较例的页面缓冲器/感测电路与驱动晶体管BLCD_U/BLCD_L的配线的连接关系的图；

图18是表示比较例的页面缓冲器/感测电路与位线的电性连接关系的图；

图19A是表示比较例的子位线SBL与位线的连接关系的图，图19B是表示读出高速缓存C0、高速缓存C1时所选择的位线的图；

图20是表示比较例的子位线与位线选择电路的各开关(选择晶体管)的连接关系的图；

图21是说明比较例的读出高速缓存C0、高速缓存C1时的页面缓冲器/感测电路的行方向的选择的图；

图22是说明比较例的读出高速缓存C0、高速缓存C1时的页面缓冲器/感测电路的列方向的选择的图。

具体实施方式

参照附图对本发明的实施方式进行详细说明。本发明的半导体装置例如是NAND型闪存或是嵌入这种闪存的微处理器、微控制器、逻辑、专用集成电路(ApplicationSpecific Integrated Circuits，ASIC)、对图像或声音进行处理的处理器、对无线信号等信号进行处理的处理器等。

图5是表示本发明的实施例的闪存的构成的图。本实施例的闪存100包括：存储单元阵列110，呈矩阵状地排列有多个存储单元；输入输出电路120，可响应外部频率信号ExCLK将数据输出至外部，或输入从外部输入的数据；ECC电路130，进行数据的错误检测和校正；地址缓存器140，经由输入输出电路120接收地址数据；控制器150，基于经由输入输出电路120接收的命令或施加至外部端子的控制信号来控制各部；字线选择电路160，从地址缓存器140接收行地址信息Ax，对行地址信息Ax进行译码，并基于译码结果来进行区块的选择及字线的选择等；页面缓冲器/感测电路170，保持从由字线选择电路160所选择的页读出的数据，或者保持要编程至所选择的页的数据；列选择电路180，从地址缓存器140接收列地址信息Ay，对列地址信息Ay进行译码，并基于所述译码结果来进行页面缓冲器/感测电路170内的行的选择等；以及内部电压产生电路190，生成数据的读出、编程及擦除等所需的各种电压(写入电压Vpgm、通过电压Vpass、读出通过电压Vread、擦除电压Vers等)。

存储单元阵列110例如具有沿列方向配置的m个存储区块BLK(0)、BLK(1)、…、BLK(m-1)。在一个存储区块形成有多个NAND串，所述NAND串是将多个存储单元串联连接而成。NAND串既可二维地形成在基板表面上，也可三维地形成在基板表面上。另外，存储单元既可为存储一个位(bit)(二值数据)的单层单元(Single Level Cell，SLC)型，也可为存储多个位的多层单元(Multi Level Cell，MLC)型。一个NAND串是将多个存储单元(例如64个)、位线侧选择晶体管(选择栅极线)、以及源极线侧选择晶体管(选择栅极线)串联连接而构成。位线侧选择晶体管的漏极连接于对应的一条位线GBL，源极线侧选择晶体管的源极连接于共享的源极线。

在闪存100的读出动作中，对位线施加某正电压，对所选择的字线施加某电压(例如0V)，对非选择字线施加通过电压Vpass(例如4.5V)，对选择栅极线、选择栅极线施加正电压(例如4.5V)，使NAND串的位线侧选择晶体管、源极线侧选择晶体管导通，对共享源极线施加0V。在编程(写入)动作时，对所选择的字线施加高电压的编程电压Vpgm(15V～20V)，对非选择的字线施加中间电位(例如10V)，使位线侧选择晶体管导通，使源极线侧选择晶体管断开，将与数据“0”或“1”相应的电位供给至位线。在擦除动作时，对区块内的所选择的字线施加0V，对P阱(well)施加高电压(例如20V)，将浮动栅极(floating gate)的电子抽出至基板，由此以区块为单位来擦除数据。

页面缓冲器/感测电路170包含单一的锁存器L1而构成，而非包括如图1A及图1B所示那样的两个锁存器L1、锁存器L2。另外，应注意在闪存100的内部的动作中，高速缓存C0、高速缓存C1是由列地址连续的1/2页定义。图6A表示存储单元阵列上的主区域与备用区域的构成，图6B表示内部的高速缓存C0、高速缓存C1的定义。

主区域包括对应于高速缓存C0的主要部分C0_M与对应于高速缓存C1的主要部分C1_M，主要部分C0_M的列地址为000h～3FFh，主要部分C1_M的列地址为400h～7FFh。备用区域包括对应于高速缓存C0的备用部分C0_S与对应于高速缓存C1的备用部分C1_S，备用部分C0_S的列地址为800h～83Fh，备用部分C1_S的列地址为840h～87Fh。

在闪存100的内部的动作中，高速缓存C0定义为列地址000h～43Fh，高速缓存C1定义为列地址440h～87Fh。因此，高速缓存C0包含主要部分C0_M与一部分的主要部分C1_M，高速缓存C1包含一部分的主要部分C1_M与备用部分C0_S、备用部分C1_S。另一方面，在用户定义方面，高速缓存C0包含主要部分C0_M与备用部分C0_S，高速缓存C1包含主要部分C1_M与备用部分C1_S。

从存储单元阵列的选择页读出的数据由页面缓冲器/感测电路170的感测节点感测，所感测到的数据被传输至锁存器L1并保持在锁存器L1。在连续读出动作中，进行两次同一页的读出，首先读出高速缓存C0的数据，并将其传输至锁存器L1的列地址000h～43Fh，接着读出高速缓存C1的数据，并将其传输至锁存器L1的列地址440h～87Fh。锁存器L1的高速缓存C0、高速缓存C1可分别进行独立的动作。即，在连续读出动作中，来自阵列的读出和数据的输出是以1/2页为单位独立地进行。阵列读出基于内部频率信号进行，锁存器L1与输入输出电路120之间的数据传输及来自输入输出电路120的数据输出基于外部频率信号ExCLK来进行。

列选择电路180按照所输入的列地址信息Ay来选择页内的数据的开始读出位置，或者不使用列地址而从页的开头位置自动读出数据。进而，列选择电路180也可以包含响应频率信号而增加列地址的列地址计数器。

接着，对本实施例的闪存100的连续读出动作进行说明。例如，在搭载有串行外设接口(Serial peripheral Interface，SPI)功能的闪存中执行连续读出动作。图7是本实施例的连续读出动作时的时序图。如图7所示，在输出页P0的高速缓存C0的数据后，在页P0的高速缓存C1的数据输出中，进行下一页P1的高速缓存C0的阵列读出，并将所读出的高速缓存C0的数据传输至锁存器L1。在保持于锁存器L1的数据的输出到达至列地址43F时，控制器150开始高速缓存C0的阵列读出。

继而，在输出页P0的高速缓存C1的数据后，在页P1的高速缓存C0的数据输出中，再次选择页P1，将页P1的高速缓存C1的数据传输到锁存器L1。在保持于锁存器L1的数据的输出到达列地址87F时，控制器150开始高速缓存C1的阵列读出。

如此，在本实施例中，在锁存器L1的高速缓存C1输出中，将下一页的高速缓存C0的数据读出到锁存器L1中，在高速缓存C0输出中，将下一页的高速缓存C1的数据读出到锁存器L1中，因此即便使用高速频率的外部频率信号ExCLK，也容易地满足1/2页的高速缓存的数据输出时间tDOUT>1/2页的阵列读出时间tR，从而可进行多页的无缝的数据输出。

接着，在图8A中示出本实施例的页面缓冲器/感测电路170的示意性布局。图8B是表示页面缓冲器/感测电路PB＜0＞～＜7＞、子位线SBL＜0＞～＜7＞、全局位线GBL＜0＞～＜15＞的连接关系的表。如图8A所示，页面缓冲器/感测电路170配置成在行方向上的一个间距内为2列×4段。一个页面缓冲器/感测电路包含一个感测电路与一个锁存电路而构成。与一个页面缓冲器/感测电路的感测节点连接的一条子位线SBL经由位线选择电路172而连接于偶数全局位线GBL_e与奇数全局位线GBL_o。偶数全局位线GBL_e和奇数全局位线GBL_o在存储单元阵列110的多个区块上沿列方向延伸。因此，在一个间距内，布局有8根子位线，且配置连接于8根子位线的8个页面缓冲器/感测电路170，所述8根子位线经由位线选择电路172而连接于16根偶数全局位线GBL_e与奇数全局位线GBL_o。通过将页面缓冲器/感测电路布局成2列×4段，减少页面缓冲器/感测电路170的列方向上的段数，从而面积效率得以改善。进而，在本实施例中，由于页面缓冲器/感测电路170不包含多个锁存器L1、锁存器L2，因此能够减小高度方向上的大小。再者，在连续读出动作中，在读出高速缓存C0时，读出与连接于页面缓冲器/感测电路PB＜0＞～＜3＞的子位线SBL＜0、2、4、6＞对应的偶数全局位线GBL_e或奇数全局位线GBL_o的任一者，在读出高速缓存C1时，读出与连接于页面缓冲器/感测电路PB＜4＞～＜7＞的子位线SBL＜1、3、5、7＞对应的偶数全局位线GBL_e或奇数全局位线GBL_o的任一者，此时，非选择的偶数全局位线或奇数全局位线与GND(接地)电连接，进行屏蔽读出。

图9、图10A及图10B、图11表示高速缓存C0、高速缓存C1与图8A及图8B所示的页面缓冲器/感测电路(全局位线)的连接关系。在所述图中，Y1_PB_SA×8＜0＞、Y1_PB_SA×8＜1＞表示8个页面缓冲器/感测电路的布局。YAEb＜*＞信号、YAOb＜*＞信号、YBC＜*＞信号是通过列选择电路180对列地址译码而生成的选择信号，图10A中，示出列地址CA的译码表。

在进行高速缓存C0、高速缓存C1的读出时，由YBC＜*＞选择对应的页面缓冲器/感测电路170。图10B中，YBC＜0＞～YBC＜67＞在高速缓存C0的读出时选择页面缓冲器/感测电路PB＜0＞～＜3＞，YBC＜68＞～YBC＜135＞在高速缓存C1的读出时选择页面缓冲器/感测电路PB＜4＞～＜7＞。YBC[0、68]、YBC[1、69]、…YBC[67、135]是Y1_PB_SA×8的页面缓冲器/感测电路中的高速缓存C0、高速缓存C1的对。如此，在高速缓存C0、高速缓存C1的读出中，通过交替配置列方向上被启动的页面缓冲器/感测电路和列方向上未被启动的页面缓冲器/感测电路，进行向图6B所示的物理分离的高速缓存C0、高速缓存C1的连接，进而由于被激化的页面缓冲器/感测电路物理分离(由于中间介隔未被启动的页面缓冲器/感测电路)，因此可使在高速缓存C0或高速缓存C1中同时被选择的位线分离，从而抑制反复进行相同页的读出时的页面缓冲器/感测电路之间、位线间的电容耦合的影响。

继而，对本实施例的连续读出动作中的抑制读出干扰的具体方法进行说明。图12是表示本实施例的页面缓冲器/感测电路170的构成的图。如图12所示，一个页面缓冲器/感测电路170经由位线选择电路而连接于偶数位线和奇数位线，即一个页面缓冲器/感测电路170被偶数位线和奇数位线这两条位线共有。

如上所述，页面缓冲器/感测电路170在高速缓存C0、高速缓存C1的读出动作中选择性地受到驱动。因此，页面缓冲器/感测电路170具有两种类型，一种在高速缓存C0时被使能，一种在高速缓存C1时被使能。在以后的说明中，在参考符号末尾附加的“_U”表示属于高速缓存C0，“_L”表示属于高速缓存C1。

页面缓冲器/感测电路170包括锁存电路174，锁存电路174保持从选择存储单元读出的数据或者保持要编程到选择存储单元中的数据。所有的页面缓冲器/感测电路170的锁存电路174构成与一页相应的锁存器L1。锁存电路174经由电荷传输用的晶体管BLCD_U/BLCD_L而连接于感测节点SN。对感测节点SN连接用以对位线进行预充电的晶体管BLPRE。进而，感测节点SN包括用以与子位线连接的晶体管BLCN、及用以对位线的电位进行钳位的晶体管BLCP。

图13表示本实施例的页面缓冲器/感测电路170与驱动晶体管BLCD_U/BLCD_L的配线的连接关系。页面缓冲器/感测电路170在一个间距内以2列×4段布局，此八个页面缓冲器/感测电路170在行方向上重复配置。BLCD_U连接于在读出高速缓存C0时选择的页面缓冲器/感测电路＜0＞、页面缓冲器/感测电路＜1＞、页面缓冲器/感测电路＜2＞、页面缓冲器/感测电路＜3＞，BLCD_L连接于在读出高速缓存C1时选择的页面缓冲器/感测电路＜4＞、页面缓冲器/感测电路＜5＞、页面缓冲器/感测电路＜6＞、页面缓冲器/感测电路＜7＞。

图14是表示本实施例的页面缓冲器/感测电路与位线的电性连接关系的图。图15A表示图14所示的子位线SBL与位线的连接关系，图15B表示读出高速缓存C0、高速缓存C1时所选择的位线。再者，位线BL0～位线BL15与图8A及图8B所示的全局位线GBL_e/GBL_o对应。另外，图14所示的C0＜0＞、C0＜1＞、C0＜2＞、C0＜3＞表示在读出高速缓存C0时选择的页面缓冲器/感测电路，C1＜4＞、C1＜5＞、C1＜6＞、C1＜7＞表示在读出高速缓存C1时选择的页面缓冲器/感测电路。

如图14所示，页面缓冲器/感测电路＜0＞经由晶体管BLCD_U、晶体管BLCP、晶体管BLCN而连接于子位线SBL0。子位线SBL0经由位线选择电路172(参照图8A及图8B)而连接于偶数位线BL0、奇数位线BL3。在物理性布局上邻接于页面缓冲器/感测电路＜0＞的页面缓冲器/感测电路＜4＞经由晶体管BLCD_L、晶体管BLCP、晶体管BLCN而连接于子位线SBL1。子位线SBL1经由位线选择电路172而连接于偶数位线BL2、奇数位线BL1。所述关系在页面缓冲器/感测电路＜1＞与页面缓冲器/感测电路＜5＞、页面缓冲器/感测电路＜2＞与页面缓冲器/感测电路＜6＞、页面缓冲器/感测电路＜3＞与页面缓冲器/感测电路＜7＞中也同样。

图16是表示子位线与位线选择电路172的各开关(选择晶体管)的连接关系的图。页面缓冲器/感测电路＜0＞经由子位线SBL0而连接于开关SW＜0＞。开关SW＜0＞是连接于图14所示的位线BL0、位线BL3的晶体管BLSEE、晶体管BLSOO。页面缓冲器/感测电路＜4＞经由子位线SBL1而连接于开关SW＜4＞。开关SW＜4＞是连接于图14所示的位线BL1、位线BL2的晶体管BLSEO、晶体管BLSOE。其他的页面缓冲器/感测电路＜1＞、页面缓冲器/感测电路＜5＞、页面缓冲器/感测电路＜2＞、页面缓冲器/感测电路＜6＞、页面缓冲器/感测电路＜3＞、页面缓冲器/感测电路＜7＞也同样地分别连接于位线选择电路172的开关SW＜1＞、开关SW＜5＞、开关SW＜2＞、开关SW＜6＞、开关SW＜3＞、开关SW＜7＞。

位线选择电路172在读出高速缓存C0的偶数页时，选择性地导通晶体管BLSEE，在读出高速缓存C0的奇数页时，选择性地导通晶体管BLSOO，在读出高速缓存C1的偶数页时，选择性地导通晶体管BLSOE，在读出高速缓存C1的奇数页时，选择性地导通晶体管BLSEO。

由此，如图15B所示，在读出高速缓存C0的偶数页时，选择位线BL0、位线BL4、位线BL8、位线BL12，在读出奇数页时，选择位线BL3、位线BL7、位线BL11、位线BL15，在读出高速缓存C1的偶数页时，选择位线BL2、位线BL6、位线BL10、位线BL14，在读出奇数页时，选择位线BL1、位线BL5、位线BL9、位线BL13。非选择位线通过位线选择电路172的虚拟电源而与GND电平电性连接。

如此根据本实施例，在进行高速缓存C0、高速缓存C1的读出时，选择每隔3条的位线，换句话说，在选择位线之间存在3条连接到GND电平的非选择位线，因此能够有效地抑制位线之间的FG(浮闸(Floating Gate，FG))耦合。因此，在连续读出动作中，即便对同一页进行两次读出，也可极力减少由读出干扰产生的影响，进行可靠性高的读出。

接着，在图17～图22中示出本实施例的比较例。图17～图20分别与图13～图16对应，图21、图22分别与图9、图10B对应。图17中，在比较例中，在一个间距内以2列×4段的布局配置页面缓冲器/感测电路时，在进行高速缓存C0的读出时选择的页面缓冲器/感测电路为行方向上的＜0＞、＜4＞、＜2＞、＜6＞，在进行高速缓存C1的读出时选择的页面缓冲器/感测电路为行方向上的＜1＞、＜5＞、＜3＞、＜7＞。但是，在比较例中，“_U”、“_L”并不定义属于高速缓存C0、高速缓存C1。图17中，_U＜0，1＞、_L＜1，0＞属于高速缓存C0、_U＜2，3＞、_L＜3，2＞属于高速缓存C1。

在比较例中，如图21所示，从列地址生成的YAEb信号＜0＞～YAEb信号＜7＞及YAOb信号＜0＞～YAOb信号＜7＞连接于16个页面缓冲器/感测电路的任一者，另外，如图22所示，从列地址生成的YBC＜*＞信号共同连接于8个页面缓冲器/感测电路＜0＞～＜7＞。如此，在比较例中，使用YAEb信号、YAOb信号选择行方向上的页面缓冲器/感测电路，使用YBC信号选择列方向上的8个页面缓冲器/感测电路。在比较例中，并未如本实施例那样考虑读出干扰，因此在高速缓存C0或高速缓存C1的读出中，会同时选择邻接的页面缓冲器/感测电路。例如，在高速缓存C0的读出中，如后述那样选择页面缓冲器/感测电路＜0＞、页面缓冲器/感测电路＜2＞、页面缓冲器/感测电路＜4＞、页面缓冲器/感测电路＜6＞，且所选择的页面缓冲器/感测电路在行方向上邻接。

另一方面，在本实施例中，如图9及图10A及图10B所示那样，YAEb信号＜0＞～YAEb信号＜7＞或YAOb信号＜0＞～YAOb信号＜7＞分别交替地连接于16个页面缓冲器/感测电路，一个YAEb信号或一个YAOb信号共同连接于在行方向上邻接的两个页面缓冲器/感测电路。例如，YAEb信号＜0＞连接于页面缓冲器/感测电路＜0＞与页面缓冲器/感测电路＜4＞，YAOb信号＜0＞连接于相邻的16个页面缓冲器/感测电路中的＜0＞、＜4＞。而且，通过用以识别高速缓存C0或高速缓存C1的YBC信号来选择由一个YAEb信号或一个YAOb信号选择的邻接的一对页面缓冲器/感测电路的任一者。如此，在本实施例中，进行使用YAEb/YAOb信号、及YBC信号而选择的页面缓冲器/感测电路的重映像。其结果，在读出高速缓存C0、高速缓存C1时，选择成为在行方向上邻接的一对高速缓存C0与高速缓存C1的一对页面缓冲器/感测电路的任一者，从而抑制由对同一页进行多次读出导致的读出干扰的影响。

如图18、图19A及图19B所示，子位线SBL0、子位线SBL1、子位线SBL2、子位线SBL3属于高速缓存C0，子位线SBL4、子位线SBL5、子位线SBL6、子位线SBL7属于高速缓存C1。图20中示出位线选择电路与页面缓冲器/感测电路的连接关系。与之前的实施例同样地，位线选择电路在读出高速缓存C0的偶数页时，选择性地导通晶体管BLSEE，在读出高速缓存C0的奇数页时，选择性地导通晶体管BLSOO，在读出高速缓存C1的偶数页时，选择性地导通晶体管BLSOE，在读出高速缓存C1的奇数页时，选择性地导通晶体管BLSEO。

由此，图19B所示，在读出高速缓存C0的偶数页时，选择位线BL0、位线BL2、位线BL4、位线BL6，在读出奇数页时，选择位线BL1、位线BL3、位线BL5、位线BL7，在读出高速缓存C1的偶数页时，选择位线BL8、位线BL10、位线BL12、位线BL16，在读出奇数页时，选择位线BL9、位线BL11、位线BL13、位线BL15。非选择位线通过位线选择电路172的虚拟电源而与GND电平电性连接。另外，在图20所示的比较例中，由于子位线SBL＜7：0＞对页面缓冲器/感测电路的分配不同，因此对图16所示的子位线进行扰频。

如此，在比较例中，当进行高速缓存C0、高速缓存C1的读出时，如字面那样，同时选择偶数位线或奇数位线，换句话说，在选择位线之间介隔存在一条连接于GND电平的非选择位线，从而抑制选择位线之间的FG耦合。当位线间的间距变窄时，耦合比率变高，因此在对同一页连续两次进行读出时，利用一条非选择位线无法充分抑制FG耦合，从而有可能产生读出干扰。

对本发明的优选实施方式进行了详述，但本发明并不限定于特定的实施方式，可在权利要求记载的本发明的主旨范围内进行各种变形和变更。

Claims (11)

1.一种连续读出方法，是闪存的连续读出方法，其特征在于，包括：

进行两次同一页的读出，以从存储单元阵列的同一页读出第一页数据与第二页数据，

在读出所述存储单元阵列的第一页的所述第一页数据时，在选择位线之间存在2条以上连接到接地电平的非选择位线，

在读出所述存储单元阵列的所述第一页的所述第二页数据时，在选择位线之间存在2条以上连接到所述接地电平的非选择位线，而

能够实现连续地输出在多个选择页中读出的各第一页数据与第二页数据。

2.根据权利要求1所述的连续读出方法，其特征在于，在读出所述存储单元阵列的所述第一页的所述第一页数据或所述第二页数据时，在所述选择位线之间存在3条连接到所述接地电平的所述非选择位线。

3.根据权利要求1所述的连续读出方法，其特征在于，所述第一页数据的读出包括偶数页的读出与奇数页的读出，在读出所述第一页数据的所述偶数页时，选择偶数位线，在读出所述第一页数据的所述奇数页时，选择奇数位线。

4.根据权利要求3所述的连续读出方法，其特征在于，所述第二页数据的读出包括偶数页的读出与奇数页的读出，在读出所述第二页数据的所述偶数页时，选择偶数位线，在读出所述第二页数据的所述奇数页时，选择奇数位线。

5.根据权利要求1所述的连续读出方法，其特征在于，从所述存储单元阵列读出的所述第一页数据与所述第二页数据分别保持于页面缓冲器/感测电路的数据保持部的第一保持区域与第二保持区域。

6.一种半导体装置，其特征在于，包括：

存储单元阵列；

页面缓冲器/感测电路，连接于所述存储单元阵列的各位线；

读出部件，进行所述存储单元阵列的选择页的读出；以及

输出部件，输出由所述读出部件读出的资料，且

所述读出部件在进行多页的连续读出时，进行两次同一页的读出，以从所述存储单元阵列的同一页读出第一页数据与第二页数据，在读出所述存储单元阵列的选择页的所述第一页数据时，在选择位线之间存在2条以上连接到接地电平的非选择位线，且在读出所述存储单元阵列的选择页的所述第二页数据时，在选择位线之间存在2条以上连接到接地电平的非选择位线。

7.根据权利要求6所述的半导体装置，其特征在于，所述页面缓冲器/感测电路在行方向上包括多个2列×m段的布局，在进行所述第一页数据的读出时，选择第一列的页面缓冲器/感测电路来进行动作，在进行所述第二页数据的读出时，选择第二列的页面缓冲器/感测电路来进行动作。

8.根据权利要求7所述的半导体装置，其特征在于，邻接的两个页面缓冲器/感测电路分别经由对应的电荷传输晶体管、对应的对位线的电位进行钳位的晶体管以及对应的与子位线连接的晶体管连接至对应的子位线，其中各子位线经由对应的位线选择电路而连接于一条偶数位线与一条奇数位线。

9.根据权利要求6所述的半导体装置，其特征在于，一个页面缓冲器/感测电路经由位线选择电路而连接于一条偶数位线与一条奇数位线，且在读出偶数页或奇数页时，在所述选择位线之间存在2条以上连接到所述接地电平的所述非选择位线。

10.根据权利要求6所述的半导体装置，其特征在于，所述页面缓冲器/感测电路包括数据保持部，所述数据保持部包括：第一保持区域，用以保持从所述存储单元阵列读出的所述第一页数据；以及第二保持区域，用以保持所述第二页数据。

11.根据权利要求6所述的半导体装置，其特征在于，包括：

多个第一晶体管，连接于在读出所述第一页数据时选择的页面缓冲器/感测电路；以及

多个第二晶体管，连接于在读出所述第二页数据时选择的页面缓冲器/感测电路，所述多个第一晶体管连接的页面缓冲器/感测电路与所述多个第二晶体管连接的页面缓冲器/感测电路在行方向上重复配置。