CN112309478B - 半导体装置及连续读出方法 - Google Patents

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Abstract

本发明提供一种半导体装置及连续读出方法，闪存等半导体装置的连续读出方法包括：在输出保持于页面缓冲器/感测电路的锁存器(L1)的高速缓存(C0)的数据之后，从存储单元阵列读出下一页的高速缓存(C0)的数据，并将所读出的高速缓存(C0)的数据保持于锁存器(L1)，且在输出保持于锁存器(L1)的高速缓存(C1)的数据之后，从存储单元阵列读出相同的下一页的高速缓存(C1)的数据，并将所读出的高速缓存(C1)的数据保持于锁存器(L1)。

Description

半导体装置及连续读出方法
技术领域
本发明涉及一种闪存等半导体装置，尤其涉及闪存等的连续读出方法。
背景技术
在NAND型的闪存中，搭载有回应来自外部的命令而连续地读出多页的连续读出功能(突发读出功能(burst read function))。页面缓冲器(page buffer)/感测电路例如包含两个锁存器，在进行连续读出动作时，在一个锁存器中保持从阵列读出的数据的期间，能够输出另一个锁存器所保持的数据(例如，专利文献1、2、3等)。
专利文献1：日本专利5323170号公报
专利文献2：日本专利5667143号公报
专利文献3：美国专利申请US 2014/0104947A1
发明内容
发明所要解决的问题
图1A及图1B表示搭载了芯片级错误检测校正(Error Checking and Correction，ECC)功能的NAND型闪存的概略构成。闪存包括：包含NAND串的存储单元阵列(memory cellarray)10、页面缓冲器/感测电路20、数据传输电路30、数据传输电路32、错误检测校正电路(以下称为ECC电路)40、以及输入输出电路50。页面缓冲器/感测电路20包含保持读出数据或应编程的输入数据的两个锁存器L1、锁存器L2(一个锁存器例如4KB)，锁存器L1、锁存器L2分别包含高速缓存C0及高速缓存C1(一个高速缓存例如2KB)。高速缓存C0及高速缓存C1可分别进行独立的动作。另外，ECC电路40可通过用户选项被使能或禁能。
图2中示出进行之前的连续读出时的时序图。连续读出是从多页连续地读出数据，所述动作可通过命令来执行。首先，进行页P0(页0)的阵列读出。此时的读出时间tRD1大约为24us。所读出的页P0的数据保持于锁存器L1(锁存器1)的高速缓存C0、高速缓存C1(P0.C0，P0.C1)，接着，将锁存器L1的高速缓存C0和高速缓存C1的数据传输到锁存器L2(锁存器2)的高速缓存C0、高速缓存C1。在高速缓存C0、高速缓存C1的一者进行数据输出的期间，另一者进行ECC处理，在另一者进行数据输出的期间，一者进行ECC处理。另外，在从锁存器L1向锁存器L2进行数据传输后，进行下一页P1(页1)的阵列读出，并将其保持于锁存器L1。
在连续读出中，行地址自动递增，从页P1开始进行多页的连续读出。连续读出中的阵列读出时间tR约为18us。阵列读出与内部频率信号同步地进行，利用输入输出电路50的数据输出与和内部频率信号异步的外部频率信号ExCLK同步地进行。输出一页的数据的时间tDOUT依存于外部频率信号ExCLK的频率，例如，当外部频率信号ExCLK为104MHz时，tDOUT约为39.4us。在连续读出中，阵列读出时间tR必须小于一页的数据输出时间tDOUT。
存储单元阵列10包括存储数据的主区域、以及存储由ECC处理产生的错误检测码和用户信息等的备用区域。图1B中，示出存储单元阵列10的主区域与备用区域。主区域包括对应于高速缓存C0的主要部分C0_M与对应于高速缓存C1的主要部分C1_M，主要部分C0_M的列地址为000h～3FFh，主要部分C1_M的列地址为400h～7FFh。备用区域包括对应于高速缓存C0的备用部分C0_S与对应于高速缓存C1的备用部分C1_S，备用部分C0_S的列地址为800h～83Fh，备用部分C1_S的列地址为840h～87Fh。
用户使用的高速缓存C0、高速缓存C1由C0＝主要部分C0_M+备用部分C0_S、C1＝主要部分C1_M+备用部分C1_S定义。此用户定义与闪存在内部动作时的定义相同。再者，存储单元阵列的列地址与页面缓冲器/感测电路20的锁存器L1、锁存器L2的列地址一对一地对应，是相同的。而且，在连续读出动作中，按照从列地址000h至87Fh的顺序依序输出数据。
当由于高集成化而一页的大小变大时，页面缓冲器/感测电路20的专有面积与其成比例地变大。如果能够去除锁存器L2，则可大幅削减页面缓冲器/感测电路的占有面积。图3是设想利用单一的锁存器L1(无锁存器L2)进行连续读出的时序图。此种情况下，由于没有使锁存器L1的数据退避的场所，所以如果锁存器L1的数据不为空，则无法进行阵列读出。即，事实上不可能进行无缝读出。
因此，研究将一页的数据分为高速缓存C0与高速缓存C1的1/2页来读出。此种情况下，变成对同一页进行两次读出，因此存在由读出动作引起干扰的担忧。即，在读出动作中，由于对全部位线进行预充电/放电，所以由位线间电容耦合引起的不希望的电压有可能对位线和存储单元产生影响。
图4是在连续读出动作中进行高速缓存C0、高速缓存C1的1/2页的读出(两次的阵列读出)时的时序图。当读出存储单元阵列的选择页的高速缓存C0时，如图1B所示，读出主要部分C0_M与备用部分C0_S，并将所述数据传输至锁存器L1，当读出高速缓存C1时，读出主要部分C1_M与备用部分C1_S，并将所述数据传输至锁存器L1。
因此，下一页P1的高速缓存C0的数据传输必须在输出锁存器L1的页P0的高速缓存C0之后。如果在此之前进行页P1的高速缓存C0的数据传输，则页P0的高速缓存C0被盖写。高速缓存C0的数据输出完成是输出高速缓存C0的备用部分C0_S的时刻，换言之，如果在高速缓存C1的备用部分C1_S的数据输出中没有进行页P1的高速缓存C0的数据传输，则无法无缝地输出页P1的数据。但是，高速缓存C1的备用部分C1_S的数据输出时间tDOUT_C1Sp约为1.2us，在此种短的期间中，为了进行下一页的高速缓存C0的数据传输，需要严格的定时调整，这很难实现。
本发明提供一种能够在削减页面缓冲器/感测电路的规模的同时进行连续读出的半导体装置及连续读出方法。
本发明的闪存的连续读出方法包括如下步骤：在输出保持于页面缓冲器/感测电路的锁存器的第一高速缓存的第一页数据之后，从存储单元阵列读出下一页的第一页数据，并将所读出的第一页数据保持于锁存器，且在输出保持于所述锁存器的第二高速缓存的第二页数据之后，从存储单元阵列读出所述下一页的第二页数据，并将所读出的第二页数据保持于锁存器。
本发明的半导体装置包括：存储单元阵列；页面缓冲器/感测电路，连接于所述存储单元阵列的各位线；读出部件，进行所述存储单元阵列的选择页的读出；以及输出部件，输出由所述读出部件读出的数据；且所述读出部件在进行多页的连续读出时，在利用所述输出部件输出保持于所述页面缓冲器/感测电路的锁存器的第一高速缓存的第一页数据之后，从存储单元阵列读出下一页的第一页数据，并将所读出的第一页数据保持于锁存器，且在利用所述输出部件输出保持于所述锁存器的第二高速缓存的第二页数据之后，从存储单元阵列读出所述下一页的第二页数据，并将所读出的第二页数据保持于锁存器。
根据本发明，在输出第一页数据之后，从存储单元阵列读出下一页的第一页数据，并将所读出的第一页数据保持于锁存器，在输出第二页数据之后，从存储单元阵列读出所述下一页的第二页数据，并将所读出的第二页数据保持于锁存器，因此能够在削减页面缓冲器/感测电路的电路规模的同时进行连续读出。
附图说明
图1A及图1B是表示之前的NAND型闪存的概略构成的图。
图2是使用锁存器L1、锁存器L2的之前的连续读出时的时序图。
图3是使用锁存器L1的之前的连续读出时的时序图。
图4是使用锁存器L1的之前的另一连续读出时的时序图。
图5是表示本发明的实施例的闪存的构成的图。
图6A及图6B是说明本发明的实施例的高速缓存C0、高速缓存C1的定义的图。
图7是本发明的实施例的连续读出动作时时序图。
图8A及图8B是表示本发明的实施例的页面缓冲器/感测电路的布局的图。
图9是说明读出本实施例的高速缓存C0、高速缓存C1时的页面缓冲器/感测电路的行方向的选择的图。
图10A及图10B是说明读出本实施例的高速缓存C0、高速缓存C1时的页面缓冲器/感测电路的列方向的选择的图。
图11是表示在读出本实施例的高速缓存C0、高速缓存C1时所选择的页面缓冲器/感测电路的表。
具体实施方式
参照附图对本发明的实施方式进行详细说明。本发明的半导体装置例如是NAND型闪存或是嵌入这种闪存的微处理器、微控制器、逻辑、专用集成电路(ApplicationSpecific Integrated Circuits，ASIC)、对图像或声音进行处理的处理器、对无线信号等信号进行处理的处理器等。
图5是表示本发明的实施例的闪存的构成的图。本实施例的闪存100包括：存储单元阵列110，呈矩阵状地排列有多个存储单元；输入输出电路120，可响应外部频率信号ExCLK将数据输出至外部，或输入从外部输入的数据；ECC电路130，进行数据的错误检测和校正；地址缓存器140，经由输入输出电路120接收地址数据；控制器150，基于经由输入输出电路120接收的命令或施加至外部端子的控制信号来控制各部；字线选择电路160，从地址缓存器140接收行地址信息Ax，对行地址信息Ax进行译码，并基于译码结果来进行区块的选择及字线的选择等；页面缓冲器/感测电路170，保持从由字线选择电路160所选择的页读出的数据，或者保持要编程至所选择的页的数据；列选择电路180，从地址缓存器140接收列地址信息Ay，对列地址信息Ay进行译码，并基于所述译码结果来进行页面缓冲器/感测电路170内的列的选择等；以及内部电压产生电路190，生成数据的读出、编程及擦除等所需的各种电压(写入电压Vpgm、通过电压Vpass、读出通过电压Vread、擦除电压Vers等)。
存储单元阵列110例如具有沿列方向配置的m个存储区块BLK(0)、BLK(1)、…、BLK(m-1)。在一个存储区块形成有多个NAND串，所述NAND串是将多个存储单元串联连接而成。NAND串既可二维地形成在基板表面上，也可三维地形成在基板表面上。另外，存储单元既可为存储一个位(bit)(二值数据)的单层单元(Single Level Cell，SLC)型，也可为存储多个位的多层单元(Multi Level Cell，MLC)型。一个NAND串是将多个存储单元(例如64个)、位线侧选择晶体管(选择栅极线)、以及源极线侧选择晶体管(选择栅极线)串联连接而构成。位线侧选择晶体管的漏极连接于对应的一条位线GBL，源极线侧选择晶体管的源极连接于共享的源极线。
在闪存100的读出动作中，对位线施加某正电压，对所选择的字线施加某电压(例如0V)，对非选择字线施加通过电压Vpass(例如4.5V)，对选择栅极线、选择栅极线施加正电压(例如4.5V)，使NAND串的位线侧选择晶体管、源极线侧选择晶体管导通，对共享源极线施加0V。在编程(写入)动作时，对所选择的字线施加高电压的编程电压Vpgm(15V～20V)，对非选择的字线施加中间电位(例如10V)，使位线侧选择晶体管导通，使源极线侧选择晶体管断开，将与数据“0”或“1”相应的电位供给至位线。在擦除动作时，对区块内的所选择的字线施加0V，对P阱(well)施加高电压(例如20V)，将浮动栅极(floating gate)的电子抽出至基板，由此以区块为单位来擦除数据。
页面缓冲器/感测电路170包含单一的锁存器L1而构成，而非包括如图1A及图1B所示那样的两个锁存器L1、锁存器L2。另外，应注意在闪存100的内部的动作中，高速缓存C0、高速缓存C1是由列地址连续的1/2页定义。图6A表示存储单元阵列上的主区域与备用区域的构成，图6B表示内部的高速缓存C0、高速缓存C1的定义。
主区域包括对应于高速缓存C0的主要部分C0_M与对应于高速缓存C1的主要部分C1_M，主要部分C0_M的列地址为000h～3FFh，主要部分C1_M的列地址为400h～7FFh。备用区域包括对应于高速缓存C0的备用部分C0_S与对应于高速缓存C1的备用部分C1_S，备用部分C0_S的列地址为800h～83Fh，备用部分C1_S的列地址为840h～87Fh。
在闪存100的内部的动作中，高速缓存C0定义为列地址000h～43Fh，高速缓存C1定义为列地址440h～87Fh。因此，高速缓存C0包含主要部分C0_M与一部分的主要部分C1_M，高速缓存C1包含一部分的主要部分C1_M与备用部分C0_S、备用部分C1_S。另一方面，在用户定义方面，高速缓存C0包含主要部分C0_M与备用部分C0_S，高速缓存C1包含主要部分C1_M与备用部分C1_S。
从存储单元阵列的选择页读出的数据由页面缓冲器/感测电路170的感测节点感测，所感测到的数据被传输至锁存器L1并保持在锁存器L1。在连续读出动作中，进行两次同一页的读出，首先读出高速缓存C0的数据，并将其传输至锁存器L1的列地址000h～43Fh，接着读出高速缓存C1的数据，并将其传输至锁存器L1的列地址440h～87Fh。锁存器L1的高速缓存C0、高速缓存C1可分别进行独立的动作。即，在连续读出动作中，来自阵列的读出和数据的输出是以1/2页为单位独立地进行。阵列读出基于内部频率信号进行，锁存器L1与输入输出电路120之间的数据传输及来自输入输出电路120的数据输出基于外部频率信号ExCLK来进行。
列选择电路180按照所输入的列地址信息Ay来选择页内的数据的开始读出位置，或者不使用列地址而从页的开头位置自动读出数据。进而，列选择电路180也可以包含响应频率信号而增加列地址的列地址计数器。
接着，对本实施例的闪存100的连续读出动作进行说明。例如，在搭载有串行外设接口(Serial peripheral Interface，SPI)功能的闪存中执行连续读出动作。图7是本实施例的连续读出动作时的时序图。如图7所示，在输出页P0的高速缓存C0的数据后，在页P0的高速缓存C1的数据输出中，进行下一页P1的高速缓存C0的阵列读出，并将所读出的高速缓存C0的数据传输至锁存器L1。在保持于锁存器L1的数据的输出到达至列地址43F时，控制器150开始高速缓存C0的阵列读出。
继而，在输出页P0的高速缓存C1的数据后，在页P1的高速缓存C0的数据输出中，再次选择页P1，将页P1的高速缓存C1的数据传输到锁存器L1。在保持于锁存器L1的数据的输出到达列地址87F时，控制器150开始高速缓存C1的阵列读出。
如此，在本实施例中，在锁存器L1的高速缓存C1输出中，将下一页的高速缓存C0的数据读出到锁存器L1中，在高速缓存C0输出中，将下一页的高速缓存C1的数据读出到锁存器L1中，因此即便使用高速频率的外部频率信号ExCLK，也容易地满足1/2页的高速缓存的数据输出时间tDOUT>1/2页的阵列读出时间tR，从而可进行多页的无缝的数据输出。
接着，在图8A中示出本实施例的页面缓冲器/感测电路170的示意性布局。图8B是表示页面缓冲器/感测电路PB＜0＞～＜7＞、子位线SBL＜0＞～＜7＞、全局位线GBL＜0＞～＜15＞的连接关系的表。如图8A所示，页面缓冲器/感测电路170配置成在行方向上的一个间距内为2行×4段。一个页面缓冲器/感测电路包含一个感测电路与一个锁存电路而构成。与一个页面缓冲器/感测电路的感测节点连接的一根子位线SBL经由位线选择电路172而连接于偶数全局位线GBL_e与奇数全局位线GBL_o。偶数全局位线GBL_e和奇数全局位线GBL_o在存储单元阵列110的多个区块上沿列方向延伸。因此，在一个间距内，布局有8根子位线，且配置连接于8根子位线的8个页面缓冲器/感测电路170，所述8根子位线经由位线选择电路172而连接于16根偶数全局位线GBL_e与奇数全局位线GBL_o。通过将页面缓冲器/感测电路布局成2行×4段，减少页面缓冲器/感测电路170的列方向上的段数，从而面积效率得以改善。进而，在本实施例中，由于页面缓冲器/感测电路170不包含多个锁存器L1、锁存器L2，因此能够减小高度方向上的大小。再者，在连续读出动作中，在读出高速缓存C0时，读出与连接于页面缓冲器/感测电路PB＜0＞～＜3＞的子位线SBL＜0、2、4、6＞对应的偶数全局位线GBL_e或奇数全局位线GBL_o的任一者，在读出高速缓存C1时，读出与连接于页面缓冲器/感测电路PB＜4＞～＜7＞的子位线SBL＜1、3、5、7＞对应的偶数全局位线GBL_e或奇数全局位线GBL_o的任一者，此时，非选择的偶数全局位线或奇数全局位线与GND电连接，进行屏蔽读出。
图9、图10A及图10B、图11表示高速缓存C0、高速缓存C1与图8A及图8B所示的页面缓冲器/感测电路(子位线)的连接关系。在所述图中，Y1_PB_SA×8＜0＞、Y1_PB_SA×8＜1＞表示8个页面缓冲器/感测电路的布局。YAEb＜*＞信号、YAOb＜*＞信号、YBC＜*＞信号是通过列选择电路180对列地址译码而生成的选择信号，图10A中，示出列地址CA的译码表。
在进行高速缓存C0、高速缓存C1的读出时，由YBC＜*＞选择对应的页面缓冲器/感测电路170。图10B中，YBC＜0＞～YBC＜67＞在高速缓存C0的读出时选择页面缓冲器/感测电路PB＜0＞～＜3＞，YBC＜68＞～YBC＜135＞在高速缓存C1的读出时选择页面缓冲器/感测电路PB＜4＞～＜7＞。YBC[0、68]、YBC[1、69]、…YBC[67、135]是Y1_PB_SA×8的页面缓冲器/感测电路中的高速缓存C0、高速缓存C1的对。如此，在高速缓存C0、高速缓存C1的读出中，通过交替配置列方向上被启动的页面缓冲器/感测电路和列方向上未被启动的页面缓冲器/感测电路，进行向图6B所示的物理分离的高速缓存C0、高速缓存C1的连接，进而由于被激化的页面缓冲器/感测电路物理分离(由于中间介隔未被启动的页面缓冲器/感测电路)，因此可使在高速缓存C0或高速缓存C1中同时被选择的位线分离，从而抑制反复进行相同页的读出时的页面缓冲器/感测电路之间、位线间的电容耦合的影响。
对本发明的优选实施方式进行了详述，但本发明并不限定于特定的实施方式，可在权利要求记载的本发明的主旨范围内进行各种变形和变更。

Claims (10)

1.一种连续读出方法，其特征在于，包括：
在输出保持于页面缓冲器/感测电路的锁存器的第一高速缓存的第一页数据之后，从存储单元阵列读出下一页的所述第一页数据，并将所读出的所述第一页数据保持于所述锁存器，且
在输出保持于所述锁存器的第二高速缓存的第二页数据之后，从所述存储单元阵列读出所述下一页的所述第二页数据，并将所读出的所述第二页数据保持于所述锁存器，其中所述第一页数据及所述第二页数据分别是在所述存储单元阵列的选择页的列地址方向上连续的1/2页的数据。
2.根据权利要求1所述的连续读出方法，其特征在于，在输出所述第一高速缓存所保持的所述第一页数据后，连续地输出所述第二高速缓存所保持的所述第二页数据。
3.根据权利要求1所述的连续读出方法，其特征在于，所述第一页数据包括用于存储数据的主区域的数据，所述第二页数据包括所述主区域的数据与备用区域的数据。
4.根据权利要求1所述的连续读出方法，其特征在于，当读出所述第一页数据时，选择m条第一组的位线，当读出所述第二页数据时，选择m条第二组的位线，且第一组的位线与第二组的位线交替配置。
5.根据权利要求1所述的连续读出方法，其特征在于，保持于所述第一高速缓存及所述第二高速缓存的所述第一页数据与所述第二页数据和频率信号同步地输出至外部。
6.一种半导体装置，其特征在于，包括：
存储单元阵列；
页面缓冲器/感测电路，连接于所述存储单元阵列的各位线；
读出部件，进行所述存储单元阵列的选择页的读出；以及
输出部件，输出由所述读出部件读出的数据；且
所述读出部件在进行多页的连续读出时，在利用所述输出部件输出保持于所述页面缓冲器/感测电路的锁存器的第一高速缓存的第一页数据之后，从所述存储单元阵列读出下一页的所述第一页数据，并将所读出的所述第一页数据保持于所述锁存器，在利用所述输出部件输出保持于所述锁存器的第二高速缓存的第二页数据后，从所存储单元阵列读出所述下一页的所述第二页数据，并将所读出的所述第二页数据保持于所述锁存器，其中所述第一页数据及所述第二页数据分别是在所述存储单元阵列的选择页的列地址方向上连续的1/2页的数据。
7.根据权利要求6所述的半导体装置，其特征在于，所述输出部件在输出所述第一高速缓存所保持的所述第一页数据后，连续地输出所述第二高速缓存所保持的所述第二页数据。
8.根据权利要求6所述的半导体装置，其特征在于，所述第一页数据包括用于存储数据的主区域的数据，所述第二页数据包括所述主区域的数据与备用区域的数据。
9.根据权利要求6所述的半导体装置，其特征在于，所述读出部件在读出所述第一页数据时，选择m条第一组的位线，在读出所述第二页数据时，选择m条第二组的位线，且第一组的位线与第二组的位线交替配置。
10.根据权利要求6所述的半导体装置，其特征在于，所述输出部件将保持于所述第一高速缓存及所述第二高速缓存的所述第一页数据与所述第二页数据和频率信号同步地输出至外部。
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