CN103839584A - 半导体存储器件、包括其的存储系统及其制造方法 - Google Patents

Abstract

本发明公开了一种操作半导体存储器件的方法，所述方法包括以下步骤：响应于读取请求对选中的存储器单元执行预读取和第一主读取，以及响应于再读取请求对选中的存储器单元执行第二主读取。

Description

半导体存储器件、包括其的存储系统及其制造方法

相关申请的交叉引用

本申请要求2012年11月20日提交的申请号为10-2012-0131766的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明总体而言涉及一种电子装置，更具体而言，涉及一种半导体存储器件和包括所述半导体存储器件的存储系统。

背景技术

半导体存储器件可以表示通过利用诸如硅Si、锗Ge、砷化镓GaAs、磷化铟InP等的半导体来实施的器件。半导体存储器件可以分成易失性存储器件和非易失性存储器件。

易失性存储器件可以表示如果电能供应中断则储存的数据会丢失的存储器件。易失性存储器件可以包括静态RAM SRAM、动态RAM DRAM、同步DRAM SDRAM等。非易失性存储器件可以表示即使中断对器件的电能供应，储存的数据也保留下来的存储器件。非易失性存储器件可以包括只读存储器ROM、可编程ROM PROM、电可编程ROM EPROM、电可擦除和可编程ROM EEPROM、快闪存储器、相变RAM PRAM、磁性RAM MRAM、阻变RAM RRAM、铁电RAM FRAM等。快闪存储器件可以分成或非型（NOR type）存储器件和与非型（NAND type）存储器件。

发明内容

实施例提供了一种具有提高的操作速率的半导体存储器件、包括所述半导体存储器件的存储系统以及操作所述半导体存储器件的方法。

根据一个实施例，一种操作半导体存储器件的方法包括以下步骤：响应于读取请求，对选中的存储器单元执行预读取和基于预读取的第一主读取，将通过预读取读取的数据储存作为高速缓存数据；接收再读取请求；以及响应于再读取请求，基于高速缓存数据，对选中的存储器单元执行第二主读取。

在执行第二主读取时省略对选中的存储器单元的预读取。

根据一个实施例，一种操作存储系统的方法包括以下步骤：当将第一读取电压施加到选中的存储器单元的字线时，执行第一预读取和基于第一预读取的第一主读取，将通过第一预读取读取的数据储存作为第一高速缓存数据；当将第二读取电压供应到字线时，执行第二预读取和基于第二预读取的第二主读取，将通过第二预读取读取的数据储存作为第二高速缓存数据；调整第一读取电压和第二读取电压；当将调整的第一读取电压供应到字线时，基于第一高速缓存数据来执行第三主读取；以及当将调整的第二读取电压供应到字线时，基于第二高速缓存数据来执行第四主读取。

在执行第三主读取和执行第四主读取时省略对选中的存储器单元的预读取。

根据一个实施例的存储系统包括：半导体存储器件，所述半导体存储器件包括存储器单元和经由位线与存储器单元耦接的读取和写入电路；以及控制器，所述控制器被配置成控制半导体存储器件。这里，半导体存储器件被配置成响应于来自控制器的读取请求，对选中的存储器单元执行第一预读取和基于第一预读取的第一主读取，并且在读取和写入电路中将通过第一预读取读取的数据储存作为第一高速缓存数据。

在一个实施例中，控制器传送再读取请求到半导体存储器件，并且半导体存储器件被配置成响应于再读取请求，基于第一高速缓存数据对选中的存储器单元执行第二主读取。

在一个实施例中，读取和写入电路包括：页缓冲器，所述页缓冲器分别与位线耦接，并且所述页缓冲器包括第一锁存器和第二锁存器。将通过第一预读取读取的数据在第一锁存器中，基于储存在第一锁存器中的数据执行第一主读取，并且在执行第一主读取之前，将储存在第一锁存器中的数据作为第一高速缓存数据复制在第二锁存器中。

在一个实施例中，当接收到再读取请求时，将第一高速缓存数据从第二锁存器传送到第一锁存器，并且基于储存在第一锁存器中的高速缓存数据来执行第二主读取。

根据一个实施例，一种读取半导体存储器件的方法包括以下步骤：当将第一读取电压供应到与选中的存储器单元耦接的字线时，对选中的存储器单元执行预读取；将通过预读取读取的数据储存作为高速缓存数据；基于预读取执行第一主读取；以及当将第二读取电压供应到字线时，基于高速缓存数据对选中的存储器单元执行第二主读取。

在一个实施例中，所述方法还包括以下步骤：调整第一读取电压和第二读取电压；当将调整的第一读取电压供应到字线时，基于高速缓存数据对选中的存储器单元执行第三主读取；以及当将调整的第二读取电压供应到字线时，基于高速缓存数据对选中的存储器单元执行第四主读取。

根据一个实施例，一种半导体存储器件包括：存储器单元，所述存储器单元被限定为多电平单元；以及读取和写入电路，所述读取和写入电路包括经由位线与存储器单元耦接的锁存器，并且被配置成在利用第一读取电压的读取操作中，对选中的存储器单元执行预读取和基于预读取的第一主读取。这里，在执行第一主读取之前，将通过预读取读取的数据作为高速缓存数据储存在锁存器中，并且读取和写入电路被配置成在利用第二读取电压的读取操作中，基于高速缓存数据对选中的存储器单元执行第二主读取。

根据一个实施例，一种存储系统包括：半导体存储器件，所述半导体存储器件包括存储器单元和经由位线与存储器单元耦接的读取和写入电路；以及控制器，所述控制器被配置成经由与半导体存储器件的接口的存储器接口，来控制半导体存储器件，其中，所述半导体存储器件被配置成通过响应于来自控制器的读取请求，对选中的存储器单元执行预读取和基于预读取的第一主读取，来检测选中的存储器单元中的数据，并且将通过预读取读取的数据作为高速缓存数据储存在读取和写入电路中。

根据一个实施例，一种存储系统包括：半导体存储器件，所述半导体存储器件包括半导体存储器芯片，每个半导体存储器芯片包括存储器单元和经由位线与存储器单元耦接的读取和写入电路；控制器，所述控制器被配置成控制半导体存储器件；以及半导体存储器芯片组，所述半导体存储器芯片组被配置成经由各个通道与控制器通信，其中，每个半导体存储器芯片被配置成通过响应于来自控制器的读取请求，对选中的存储器单元执行预读取和基于预读取的第一主读取，来检测选中的存储器单元的数据，并且通过预读取读取的数据作为高速缓存数据储存在读取和写入电路中。

根据一个实施例，一种计算系统包括存储系统，所述存储系统经由系统总线与中央处理单元、RAM、用户接口以及电源电耦接；其中，所述存储系统包括：半导体存储器件，所述半导体存储器件包括半导体存储器芯片，每个半导体存储器芯片包括存储器单元和经由位线与存储器单元耦接的读取和写入电路；控制器，所述控制器被配置成控制半导体存储器件；以及半导体存储器芯片组，所述半导体存储器芯片组被配置成经由各个通道与控制器通信，其中，每个半导体存储器芯片被配置成通过响应于来自控制器的读取请求，对选中的存储器单元执行预读取和基于预读取的第一主读取，来检测选中的存储器单元的数据，并且通过预读取读取的数据作为高速缓存数据储存在读取和写入电路中。

实施例提供了具有提高的操作速率的半导体存储器件、包括所述半导体存储器件的存储系统以及操作所述半导体存储器件的方法。

附图说明

通过参照结合附图的以下详细描述，实施例的以上和其它的特点和优点将变得明显，其中：

图1是说明包括半导体存储器件的存储系统的框图；

图2是说明图1中的半导体存储器件的详细构造的示图；

图3是说明图2中的存储块BLK1～BLKz中的一个BLK1的示图；

图4是说明当将两个数据比特储存在一个存储器单元时的阈值电压分布的示图；

图5是说明图3中的页缓冲器PB1～PBn的一个PB1的示图；

图6是说明根据一个实施例的操作存储系统的方法的流程图；

图7是详细地说明图6中的步骤S110的流程图；

图8是详细地说明图6中的步骤S150的流程图；

图9是说明当响应于读取请求和再读取请求而执行读取操作时，在第一至第三锁存器LAT1～LAT3之间的数据流的示图；

图10是概念性地说明当根据读取请求和再读取请求执行读取操作时，半导体存储器件的操作的示图；

图11是说明根据一个实施例的操作存储系统的方法的流程图；

图12是概念性地说明当执行图11中的读取操作时半导体存储器件的操作的示图；

图13是概念性地说明当根据一个实施例执行读取操作时，半导体存储器件的操作的示图；

图14是说明包括图1中的半导体存储器件的存储系统的框图；

图15是说明图14中的存储系统的应用的框图；以及

图16是说明包括图15中的存储系统的计算系统的框图。

具体实施方式

在下文中，将参照附图来更加详细地解释优选的实施例。尽管参照本发明的一些说明性的实施例描述实施例，但是应当理解的是，本领域技术人员可以设计出的大量其它的变型和实施例将落入本公开原理的精神和范围内。

将理解的是，当一个元件被提及与另一个元件“连接”、“耦接”时，其可以是直接与其它的元件连接、耦接，或者可以存在中间元件。相反地，当一个元件被提及与另一个元件“直接连接”、“直接耦接”时，则不存在中间元件。描述元件之间关系的其它词语应当以相同的方式来解释（即，“在…之间”与“直接在…之间”，“与…相邻”与“直接与…相邻”等）。

图1是说明包括半导体存储器件的存储系统的框图。

在图1中，存储系统10可以包括半导体存储器件100和控制器200。半导体存储器件100可以包括存储器单元阵列110、和与存储器单元阵列110耦接的读取和写入电路130。

存储器单元阵列110可以包括存储器单元。每个存储器单元可以是用于储存一个数据比特的单电平存储器单元、或者用于储存两个或更多个数据比特的多电平存储器单元。

半导体存储器件100可以响应于控制器200的控制来操作。半导体存储器件100可以响应于控制器200的读取请求来执行读取操作。在半导体存储器件100从控制器200接收读取命令和地址的情况下，半导体存储器件100可以对与地址相对应的存储器单元（选中的存储器单元）执行预读取和基于预读取的主读取。

例如，在半导体存储器件100接收关于选中的存储器单元的最低有效位数据的读取请求的情况下，半导体存储器件100通过执行一次预读取和一次主读取来检测选中的存储器单元的数据，并且将检测的数据传送到控制器200。在半导体存储器件100接收关于选中的存储器单元的最高有效位数据的读取请求的情况下，半导体存储器件100可以执行第一预读取和基于第一预读取的第一主读取，并且可以执行第二预读取和基于第二预读取的第二主读取。半导体存储器件100可以根据第一主读取和第二主读取的结果来检测选中的存储器单元的最高有效位数据，并且可以将检测的数据提供给控制器200。即，半导体存储器件100可以在从控制器200接收到读取请求时，执行至少一次预读取和基于预读取的一次或更多次主读取。

在一个实施例中，将通过预读取所读取的数据作为高速缓存数据储存在读取和写入电路130中。在一个实施例中，高速缓存数据可以保留在读取和写入电路130中，直到从控制器200接收到另一个命令（不是再读取请求）。这里，再读取请求可以表示关于同一存储器单元的读取请求。

在一个实施例中，半导体存储器件100可以是快闪存储器件。然而，将理解的是，本实施例的半导体存储器件100不限于快闪存储器件。

控制器200可以耦接在半导体存储器件100与主机之间。控制器200可以为主机与半导体存储器件100提供接口。例如，当根据来自主机的请求而执行读取操作或编程操作时，控制器200可以将从主机接收的逻辑块地址转换成物理块地址，并且可以将物理块地址用相应的命令提供给半导体存储器件100。

控制器200可以在将读取请求提供给半导体存储器件100之后，响应于各种原因而将再读取请求传送给半导体存储器件100。在一个实施例中，控制器200可以包括错误纠正模块210。错误纠正模块210检测并纠正从半导体存储器件100接收到的数据中的错误。由错误纠正模块210执行的错误纠正功能可以根据在从半导体存储器件100接收的数据中的错误比特的数目来确定。错误纠正模块210在从半导体存储器件100接收的数据中错误比特的数目小于指定值时，检测并纠正错误。在从半导体存储器件100接收的数据中的错误比特的数目高于指定值时，错误纠正模块210不执行错误检测和纠正。在这种情况下，控制器200可以控制半导体存储器件100以调整供应到选中的字线的电压。控制器200可以将再读取请求传送给半导体存储器件100。

在接收到再读取请求的情况下，半导体存储器件可以在选中的存储器单元中再次读取数据。在一个实施例中，可以在响应于再读取请求所执行的读取操作中省略预读取。可以基于储存在读取和写入电路130中的高速缓存数据来执行主读取，而替代预读取。

结果，可以提高响应于再读取请求所执行的读取的速率。因此，实施例提供了一种具有提高的操作速率的半导体存储器件。

图2是说明图1中的半导体存储器件的详细构造的示图。

在图2中，半导体存储器件100可以包括：存储器单元阵列110、地址译码器120、读取和写入电路130以及控制逻辑140。

存储器单元阵列110可以包括存储块BLK1～BLKz。存储块BLK1～BLKz经由行线RL与地址译码器120耦接。存储块BLK1～BLKz经由位线BL（即，BL1至BLn）与读取和写入电路130耦接。每个存储块BLK1～BLKz可以包括存储器单元。在一个实施例中，存储器单元可以是非易失性存储器单元。

地址译码器120、读取和写入电路130以及控制逻辑140可以作为用于驱动存储器单元阵列110的外围电路来操作。

地址译码器120可以经由行线RL与存储器单元阵列110耦接。地址译码器120可以响应于控制逻辑140的控制来操作。地址译码器120可以经由半导体存储器件100中的输入/输出缓冲器（未示出）来接收地址ADDR。地址ADDR可以从控制器（图1中的200）中提供。

地址译码器120可以将接收的地址ADDR中的块地址译码。地址译码器120可以响应于译码的块地址来选择一个或更多个存储块。

地址译码器120可以将接收的地址ADDR中的行地址译码。地址译码器120可以根据译码的行地址，来驱动与存储块耦接的行线。

地址译码器120可以将接收的地址ADDR中的列地址译码。地址译码器120可以将译码的列地址Yi传送到读取和写入电路130。

半导体存储器件的读取操作可以以页为单位来执行。在读取请求中接收的地址ADDR可以包括块地址、行地址以及列地址。地址译码器120可以响应于块地址和行地址而选择一个存储块和一个字线。列地址可以由地址译码器120来译码，并且可以将译码的列地址提供给读取和写入电路130。

地址译码器120可以包括：块译码器、行译码器、列译码器以及地址缓冲器等。

读取和写入电路130可以包括页缓冲器PB1～PBn。页缓冲器PB1～PBn可以经由位线BL与存储器单元阵列110耦接。读取和写入电路130可以响应于控制逻辑140的控制来操作。

读取和写入电路130可以与半导体存储器件100的输入/输出缓冲器进行数据DATA通信。在编程操作中，读取和写入电路130接收要编程的数据，并且将接收的数据储存在页缓冲器PB1～PBn中，以及可以将储存的数据DATA传送到位线BL之中的与译码的列地址Yi相对应的位线。将传送的数据编程在与选中的字线耦接的存储器单元中。在读取操作中，读取和写入电路130可以经由位线BL之中的与译码的列地址Yi相对应的位线，来读取选中的存储器单元的数据，并且将读取的数据储存在页缓冲器PB1～PBn中，以及输出储存的数据DATA。

读取和写入电路130可以在响应于读取请求执行读取操作时，执行预读取和基于预读取的主读取。在一个实施例中，在执行主读取之前，将预读取所读取的数据作为高速缓存数据储存在页缓冲器PB1～PBn中。在根据再读取请求的读取操作中，读取和写入电路130可以省略预读取，并且可以基于高速缓存数据来执行主读取。

在一个实施例中，读取和写入电路130可以包括页缓冲器（或页寄存器）、列选择电路等。

控制逻辑140可以与地址译码器120以及读取和写入电路130耦接。控制逻辑140可以经由半导体存储器件100的输入/输出缓冲器来接收命令CMD。命令CMD从控制器（图1中的200）中提供。控制逻辑140可以响应于命令CMD而控制半导体存储器件100的操作。

图3是说明图2所示的存储块BLK1～BLKz中的一个存储块例如BLK1的示图。

在图3中，存储块BLK1可以包括单元存储串CS1～CSm。单元存储串CS1～CSm可以分别与第一位线至第m位线BL1～BLm（其中，m是数值整数）耦接。

每个单元存储串CS1～CSm可以包括串联耦接的源极选择晶体管SST、存储器单元M1～Mn（其中，n是数值整数）以及漏极选择晶体管DST。源极选择晶体管SST与源极选择线SSL耦接。第一存储器单元至第n存储器单元M1～Mn分别与第一字线至第n字线WL1～WLn耦接。漏极选择晶体管DST与漏极选择线DSL耦接。公共源极线CSL与源极选择晶体管SST的源极耦接。每个位线BL1～BLm与相应的漏极选择晶体管DST的漏极耦接。图2中所示的行线RL可以包括：源极选择线SSL、第一字线至第n字线WL1～WLn、以及漏极选择线DSL。源极选择线SSL、第一字线至第n字线WL1～WLn、以及漏极选择线DSL可以由地址译码器120来驱动。

在读取操作中，可以将电源电压供应到漏极选择线DSL和源极选择线SSL。例如，可以将接地电压供应到公共源极线CSL。可以将通过电压作为高电压供应到未选中的字线，所以相应的存储器单元可以导通。可以将读取电压供应到选中的字线，且因而选中的存储器单元根据其阈值电压而导通或关断。即，随着选中的存储器单元导通或关断，流经相应位线的电流流向公共源极线CSL。

图4是说明当在一个存储器单元储存两个数据比特时的阈值电压分布的示图。_y轴表示存储器单元的数目，x轴表示阈值电压。

在图4中，存储器单元包括擦除状态21和第一至第三编程状态22～24。在一个实施例中，具有擦除状态21的存储器单元21可以储存“11”，具有第一编程状态22的存储器单元可以储存“01”，具有第二编程状态23的存储器单元可以储存“00”，以及具有第三编程状态的存储器单元可以储存“10”。换言之，擦除状态21和第一至第三编程状态22～24的最低有效位数据为“1”、“1”、“0”以及“0”。擦除状态21和第一至第三编程状态22～24的最高有效位数据为“1”、“0”、“0”以及“1”。

图5是说明图2中所示的页缓冲器PB1～PBn中的一个页缓冲器PB1的示图。

在图5中，页缓冲器PB1可以包括第一至第十一晶体管T1～T11、第一至第三锁存器单元311～313以及输入/输出缓冲器单元320。

选择晶体管ST和第一晶体管T1可以串联耦接在位线BL1与第一节点N1之间。选择晶体管ST和第一晶体管T1分别响应于位线选择信号SELBL和第一控制信号CTRL1而操作。

第二至第四晶体管T2～T4可以串联耦接在电源电压Vcc的节点（在下文中，称为“电源电压节点”）与第一节点N1之间。第二晶体管T2的栅极可以接收第一预充电信号PC1，第三晶体管T3可以与第二节点N2耦接。第四晶体管T4可以响应于第二控制信号CTRL2而操作。

第五晶体管T5和第六晶体管T6可以并联耦接在第三晶体管T3与第一节点N1之间。第五晶体管T5和第六晶体管T6可以分别响应于第二预充电信号PC2和感测信号SS而操作。

第七晶体管T7可以耦接在第八晶体管T8与第一锁存器311之间，并且第七晶体管T7的栅极可以与处在第五晶体管T5与第六晶体管T6之间的感测节点SEN耦接。第八晶体管T8可以耦接在第七晶体管T7与电源电压节点Vcc之间，并且可以响应于选通信号STB而操作。

第九晶体管T9和第十晶体管T10可以串联耦接在第一节点N1与接地节点之间。第九晶体管T9可以接收放电信号DC。第十一晶体管T11可以耦接在第一节点N1与第一至第三锁存器单元311～313之间，并且可以响应于第三控制信号CTRL3而操作。

第一至第三锁存器单元311～313可以耦接在第十一晶体管T11与输入/输出缓冲器单元320之间，并且可以与输入/输出缓冲器单元320进行数据通信。第一至第三锁存器单元311～313可以分别包括第一至第三锁存器LAT1～LAT3。第一锁存器单元311，例如其中的第二节点N2还与第七晶体管T7耦接。

在下文中，将描述预读取和主读取。将参照图4和图5以最高有效位数据的读取操作作为读取操作的一个实例来展开描述。

位线选择信号SELBL可以响应于译码的列地址（图2中的Yi）而被使能具有高电平，所以可以选中位线BL1。第一控制信号CTRL1可以被使能具有高电平，因而第一节点N1可以与位线BL1电连接。

在预读取中，第一预充电信号PC1可以被使能具有低电平，而第二预充电信号PC2和感测信号SS可以被使能具有高电平。放电信号DC不被使能具有低电平。第一锁存器单元311的第二节点N2具有逻辑低，并且处于初始化的状态。结果，第三晶体管T3可以导通。因此，可以将电流（例如300nA）经由第三至第六晶体管T3～T6从电源电压节点施加到位线BL1。在这种情况下，流经位线BL1的电流量和感测节点SEN的电压可以根据在单元存储串（图3中的CS1）中且与位线BL1耦接的选中的存储器单元的导通程度来确定。根据感测节点SEN的电压，第二节点N2的电压可以在选通信号STB触发时来确定，并且将数据储存在第一锁存器LAT1中。

具体地，可以假设将第一读取电压Vrd1供应给选中的字线。在选中的存储器单元具有比第一读取电压Vrd1高的阈值电压的情况下，选中的存储器单元关断。在选中的存储器单元的阈值电压比第一读取电压Vrd1低且比第一电压V1高的情况下，选中的存储器单元可以稍微地导通。在选中的存储器单元的阈值电压比第一电压V1低的情况下，选中的存储器单元可以完全地导通。在选中的存储器单元完全导通的情况下，施加给位线BL1的电流流经公共源极线CSL。感测节点SEN的电压可以被改变成例如接地电压，且因而第七晶体管T7可以导通。第二节点N2在选通信号STB触发时储存逻辑高。在选中的存储器单元稍微导通或关断的情况下，施加到位线BL1的电流不经由公共源极线CSL平滑地放电，且因而第七晶体管T7不导通。在这种情况下，第二节点N2保持逻辑低。结果，在利用第一读取电压（图4中的Vrd1）的预读取中，可以判定具有比第一电压（图4中的V1）低的阈值电压的存储器单元的状态为擦除状态。

随后，基于预读取的结果来执行主读取，并且可以通过主读取判定出阈值电压在第一电压V1与第一读取电压Vrd1之间的存储器单元的状态处于擦除阶段。

具体地，预充电信号PC1可以保持低电平，而放电信号DC可以被使能具有高电平。第二晶体管T2和第九晶体管T9导通。在第二节点N2根据预读取的结果而具有逻辑高的情况下，第三晶体管T3可以关断，并且第九晶体管N9可以导通。因此，在根据预读取判定相应的存储器单元具有擦除状态的情况下，不经由位线BL1施加电流。结果，在主读取中电流过度地流向公共源极线CSL，所以可以防止源极线跳动（source linebouncing）现象。然而，在根据预读取判定相应的存储器单元不具有擦除状态的情况下，电流流经位线BL1。

当第五晶体管T5和第六晶体管T6导通时，电容器C相应地可以被充电，然后可以通过关断第五晶体管T5而将电容器C中的电荷供应给位线BL1。在这种情况下，可以施加比在预读取中更小的电流量（例如100nA）到位线BL1，所以尽管选中的存储器单元稍微地导通，但是经由位线BL1施加的电流可以平滑地放电到公共源极线CSL。这里，感测节点SEN的电压可以改变成例如接地电压。然而，施加到位线BL1的电流在选中的存储器单元关断的情况下不会被放电。感测节点SEN的电压不被改变成接地电压。当选通信号STB被触发时，可以根据感测节点SEN的电压而将数据储存在第一锁存器LAT1中。第二控制信号CTRL2可以被使能具有低电平以提供电流路径，使得位线BL1的电压在主读取中不被过度地减小。

利用第二读取电压（图4中的Vrd2）的读取操作与利用第一读取电压Vrd1的读取操作大体相同，除了可以将第二读取电压Vrd2供应到选中的字线之外。

最高有效位数据可以根据利用第一读取电压Vrd1的读取操作和利用第二读取电压Vrd2的读取操作来确定。

在每当执行读取操作时执行预读取和主读取的情况下读取操作的速率会降低。例如，如果在针对最高有效位数据的读取操作中需要两次读取操作，则应当执行两次预读取和两次主读取。

图6是说明根据一个实施例的操作存储系统的方法的流程图。在下文中，将经由针对最高有效位数据的读取操作来描述所述方法。然而，将理解的是，本发明不限于针对最高有效位数据的读取操作。

在图1、图4以及图6中，半导体存储器件100可以在步骤S110中利用读取电压Vrd1和Vrd2来执行读取操作。可以将每次读取操作中所执行的预读取的结果储存作为高速缓存数据。

在一个实施例中，可以在利用第一读取电压Vrd1的读取操作中将由预读取所读取的数据储存作为第一高速缓存数据，并且可以在利用第二读取电压Vrd2的读取操作中将由预读取读取的数据储存作为第二高速缓存数据。

在步骤S120中，半导体存储器件100根据由读取操作确定的数据来检测选中的存储器单元的数据。

例如，在利用第一读取电压Vrd1的读取操作中存储器单元的数据为“0”，且在利用第二读取电压Vrd2的读取操作中存储器单元的数据为“0”的情况下，存储器单元的最高有效位数据为“0”。在利用第一读取电压Vrd1的读取操作中存储器单元的数据为“0”，而在利用第二读取电压Vrd2的读取电压中存储器单元的数据为“1”的情况下，存储器单元的最高有效位数据为“1”。在利用第一读取电压Vrd1的读取操作中存储器单元的数据为“1”，而在利用第二读取电压Vrd2的读取电压中存储器单元的数据为“1”的情况下，存储器单元的最高有效位数据为“1”。

在步骤S130中，控制器200判断是否需要再读取。

在一个实施例中，在将选中的存储器单元的数据提供给控制器200的情况下，控制器200可以检测在提供的数据中的错误是否可检测和可纠正。当错误比特的数目小于指定值（即，否）时，不执行再读取并且可以纠正错误比特。在由于错误比特数目高于指定值而错误比特是不可纠正的情况下，可以执行步骤S140（即，是）。

在步骤S140中，控制器200可以控制半导体存储器件100以调整读取电压Vrd1和Vrd2。例如，控制器200可以减小读取电压Vrd1和Vrd2，或者增加读取电压Vrd1和Vrd2。可以响应于控制器200的算法而调整读取电压Vrd1和Vrd2。半导体存储器件100响应于控制器200的控制而再次设定读取电压Vrd1和Vrd2。

在步骤S150中，半导体存储器件100可以利用调整的读取电压来执行读取操作。在每次读取操作中，可以省略预读取，并且可以基于高速缓存数据来执行主读取。

在一个实施例中，在利用调整的第一读取电压的读取操作中，可以基于第一高速缓存数据来执行主读取。在利用调整的第二读取电压的读取操作中，可以基于第二高速缓存数据来执行主读取。

在步骤S160中，半导体存储器件100可以根据通过读取操作判定出的数据而检测选中的存储器单元的数据，并且可以将检测的数据传送到控制器200。

在一个实施例中，根据再读取请求，不执行预读取并且可以在读取操作中利用储存的高速缓存数据。因此，可以提高读取操作的速率。

图7是详细地说明图6中的步骤S110的流程图。

在图2、图5以及图7中，利用第一读取电压Vrd1来执行读取操作。可以将第一读取电压Vrd1供应到选中的字线，并且可以将通过电压作为高电压供应到未选中的字线。步骤S210可以包括步骤S211至步骤S213。

在步骤S211中，可以执行第一预读取。可以将由第一预读取所读取的数据储存在页缓冲器PB1～PBn中的第一锁存器（图5中的LAT1）中。在步骤S212中，可以将通过第一预读取储存在第一锁存器中的数据作为第一高速缓存数据复制在页缓冲器PB1～PBn的第二锁存器中。在步骤S213中，在复制第一高速缓存数据之后，可以基于如图5中所描述的储存在第一锁存器中的数据来执行第一主读取。

在步骤S220中，可以通过利用第二读取电压Vrd2来执行读取操作。可以将第二读取电压Vrd2供应到选中的字线，并且可以将通过电压供应到未选中的字线。步骤S220可以包括步骤S221至步骤S223。

在步骤S221中可以执行第二预读取，并且在步骤S222中，可以将储存在页缓冲器PB1～PBn的第一锁存器中的数据作为第二高速缓存数据复制在页缓冲PB1～PBn的第三锁存器中。在步骤S223中，可以基于储存在第一锁存器中的数据来执行第二主读取。

图8是详细地说明图6中的步骤S150的流程图。

在图2、图5以及图7中，在步骤S310中，可以利用调整的第一读取电压来执行读取操作。在这种情况下，可以省略预读取，并且可以基于储存在第二锁存器中的第一高速缓存数据来执行第三主读取。

在步骤S320中，可以通过利用调整的第二读取电压来执行读取操作。在这种情况下，可以省略预读取，并且可以基于储存在第三锁存器中的第二高速缓存数据来执行第四主读取。

图9是说明当响应于读取请求和再读取请求执行两次读取时，在第一锁存器至第三锁存器LAT1～LAT3之间的数据流的示图。

在图5和图9中，可以响应于读取请求来执行读取操作。在步骤S10中，可以将通过第一预读取所读取的数据储存在页缓冲器PB1～PBn的第一锁存器LAT1中。在步骤S11中可以将储存在第一锁存器LAT1中的数据作为第一高速缓存数据复制在第二锁存器LAT2中，且因而可以更新第一锁存器LAT1的数据。

可以执行第二预读取。在步骤S13中，可以将通过第二预读取读取的数据储存在页缓冲器PB1～PBn的第一锁存器LAT1中。在步骤S14中，可以将储存在第一锁存器LAT1中的数据作为第二高速缓存数据复制在第三锁存器LAT3中。可以将通过第二主读取（步骤S15）读取的数据更新在第一锁存器LAT1中。

在步骤S16中，当接收再读取请求时，可以将储存在第二锁存器LAT2中的第一高速缓存数据传送到第一锁存器LAT1。在基于储存在第一锁存器LAT1中的数据来执行第三主读取的情况下，在步骤S17中可以将通过第三主读取所读取的数据储存在第一锁存器LAT中。在步骤S18中，可以将第二高速缓存数据从第三锁存器LAT3传送到第一锁存器LAT1，以便在步骤S18中执行第四主读取。在步骤S19中，在执行第四主读取的情况下，通过第四主读取所读取的数据可以更新在第一锁存器LAT1中。

在锁存器之中传送高速缓存数据的操作速率比在预读取中快很多。因此，根据再读取请求的读取操作速率可以提高。

在从控制器（图1中的200）中接收不是再读取请求的另一个命令的情况下，可以删除储存在第二锁存器LAT2和第三锁存器LAT3中的数据。例如，当从控制器200中接收编程请求时，第二锁存器LAT2和第三锁存器LAT3可以被初始化。在另一个实施例中，当从控制器200中接收对其它的存储器单元的读取请求时，第二锁存器LAT2和第三锁存器LAT3可以被初始化。

图10是概念性地说明当根据读取请求和再读取请求执行读取操作时，半导体存储器件的操作的示图。

在图10中，当响应于读取请求执行读取操作时，可以执行利用第一读取电压Vrd1的读取操作和利用第二读取电压Vrd2的读取操作。这里，每次读取操作可以包括预读取和主读取。

在根据再读取请求的读取操作中，可以执行利用调整的第一读取电压Vrd1’的读取操作和利用调整的第二读取电压Vrd2’的读取操作。这里，读取操作不包括预读取。

图11是说明根据一个实施例的操作存储系统的方法的流程图。

在图1、图4以及图11中，在针对最高有效位数据的读取操作中需要读取操作S410和S420。在步骤S410中，半导体存储器件100可以利用第一读取电压Vrd1来执行读取操作。步骤S410可以包括步骤S411至步骤S413。

在步骤S411中可以执行预读取。在将第一读取电压Vrd1供应到选中的字线的条件下，可以将通过预读取读取的数据储存在第一锁存器LAT1中。在步骤S412中，可以将通过预读取读取的数据作为高速缓存数据从第一锁存器LAT1复制到第二锁存器LAT2。在步骤S413中可以执行第一主读取。

在步骤S420中，半导体存储器件100可以利用读取电压Vrd2执行读取操作。当通过利用第二读取电压Vrd2执行读取操作时，可以省略预读取。代替预读取，在将储存的高速缓存数据加载到第一锁存器LAT1之后，可以基于储存在第一锁存器LAT1中的数据来执行第二主读取。

在一个实施例中，可以根据读取请求，在读取操作的初始读取操作中执行预读取和主读取，并且在随后的读取操作中可以仅执行基于高速缓存数据的主读取。因此，半导体存储器件的读取速率提高。

图12是概念性地说明当执行图11中的读取操作时，半导体存储器件的操作的示图。

在图12中，响应于读取请求，可以执行利用第一读取电压Vrd1的读取操作和利用第二读取电压Vrd2的读取操作。在利用第一读取电压Vrd1的读取操作中可以执行预读取和主读取，并且在利用第二读取电压Vrd2的读取操作中可以执行主读取，而不执行预读取。因此，半导体存储器件100的读取速率提高。

图13是概念性地说明当根据一个实施例执行读取操作时半导体存储器件的操作的示图。

在图13中，采用与图12中相同的方式，根据读取请求来执行读取操作。

当接收到关于同一存储器单元的再读取请求时，可以执行利用调整的第一读取电压的读取操作和利用调整的第二读取电压的读取操作。在一个实施例中，在利用调整的第一读取电压和调整的第二读取电压的每次读取操作中，可以省略预读取并且基于预先储存的高速缓存数据仅执行主读取。因此，根据再读取请求的读取速率和根据读取请求的读取速率可以提高。

图14是说明包括图1中的半导体存储器件的存储系统的框图。

在图14中，存储系统1000可以包括半导体存储器件100和控制器1200。

半导体存储器件100可以包括图1中的元件，并且如图1操作。在下文中，将省略关于相同元件和操作的任何进一步的描述。

控制器1200可以与主机和半导体存储器件100耦接。控制器1200响应于来自主机的请求而访问半导体存储器件100。例如，控制器1200控制半导体存储器件100的读取操作、编程操作、擦除操作以及背景操作。控制器1200提供半导体存储器件100与主机之间的接口。控制器1200驱动用于控制半导体存储器件100的固件。

控制器1200可以包括：随机存取存储器RAM1210、处理单元1220、主机接口1230、存储器接口1240以及错误纠正模块1250。RAM1210用作处理单元1220的操作存储器、在半导体存储器件100与主机之间的高速缓存存储器、以及在半导体存储器件100与主机之间的缓冲存储器中的一种或更多种。处理单元1220控制控制器1200的操作。

主机接口1230可以包括用于执行主机Host与控制器1200之间的数据交换的协议。在一个实施例中，控制器1200经由诸如通用串行总线USB协议（universal serial bus USBprotocol）、多媒体卡MMC协议（multimedia card MMC protocol）、外围组件互连PCI协议（peripheral component interconnection PCI protocol）、PCI-express PCI-E协议、高级技术附件ATA协议（advanced technology attachment ATA protocol）、串行ATA协议（serial-ATA protocol）、并行ATA协议（parallel-ATA protocol）、小型计算机小型接口SCSI协议（small computer small interface SCSI protocol）、加强型小型硬盘接口ESDI协议（enhanced small disk interface ESDI protocol）、电子集成驱动器IDE协议（integrated drive electronics IDE protocol）、以及私有协议等各种接口协议中的至少一种与主机通信。

存储器接口1240可以是与半导体存储器件100的接口。例如，存储器接口可以包括与非接口（NAND interface）或或非接口（NOR interface）。

错误纠正模块1250可以大体执行与图1中的错误纠正模块210相同的功能。错误纠正模块1250利用错误纠正码ECC来检测并纠正在从半导体存储器件100接收的数据中的错误。处理单元1200根据错误的检测结果来调整读取电压，并且控制半导体存储器件100以执行再读取。在一个实施例中，错误纠正模块可以提供作为控制器1200的元件。

控制器1200和半导体存储器件100可以集成在一个半导体器件中。在一个实施例中，控制器1200和半导体存储器件100可以集成在一个半导体器件中以形成存储卡。例如，控制器1200和半导体存储器件100集成在一个半导体器件中以形成诸如个人计算机存储卡国际协会PCMCIA、小型闪存卡CF、智能媒体卡SMC、记忆棒、多媒体卡MMC、RS-MMS、MMCmicro、SD卡SD、迷你SD、微型SD、SDHC、通用快闪存储器件UFS等的存储卡。

控制器1200和半导体存储器件100可以集成在一个半导体器件中以形成固态驱动SSD。半导体驱动SSD可以包括用于将数据储存在半导体存储器中的储存设备。在存储系统1000用作半导体驱动SSD的情况下，可以明显地改善与存储系统1000耦接的主机的操作速率。

在一个实施例中，存储系统100被提供作为如下电子设备的各种元件中的一种元件：诸如计算机、超移动PC UMPC（ultra mobile PC）、工作站、上网本、个人数字助理PDA、便携式计算机、平板电脑（web tablet）、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器PMP、数码照相机、三维电视机、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能在无线环境中传送/接收信息的装置、家庭网络中所包括的各种电子设备中的一种、在计算机网络中包括的各种电子设备中的一种、远程信息处理网络（telematics network）中所包括的各种电子设备中的一种、RFID设备、或计算系统中所包括的一种元件等。

在一个实施例中，半导体存储器件100或存储系统1000可以采用各种方式来封装。例如，半导体存储器件100或存储系统1000可以经由如下方法来封装：诸如层叠封装（package on package，PoP）、球栅阵列（ball grid array，BGA）、芯片级封装（chip scalepackage，CSP）、塑料引线芯片载体（plastic leaded chip carrier，PLCC）、塑料双列直插式封装（plastic dual in Line package，PDIP）、采用窝伏尔组件的裸片（a die in wafflepack）、采用晶圆形式的裸片（a die in wafer form）、板上芯片（chip on board，COB）、陶瓷双列直插式封装（ceramic dual in line package，CERDIP）、塑料度量四方扁平封装（plastic metric quad flat pack，MQFP）、薄型四方扁平封装（thin quad flatpack，TQFP）、小外型封装（small outline，SOIC）、收缩型小外型封装（shrink small outlinepackage，SSOP）、薄型小外型封装（thin small outline package，TSOP）、薄型四方扁平封装（thin quad flatpack，TQFP）、系统封装（system in package，SIP）、多芯片封装（multi-chip package，MCP）、晶圆级制造封装（wafer-level fabricated package，WFP）以及晶圆级处理层叠封装（wafer-level processed stack package，WSP）等。

图15是说明图14中的存储系统的应用的框图。

在图15中，存储系统2000可以包括半导体存储器件2100和控制器2200。半导体存储器件2100可以包括半导体存储器芯片。半导体存储器芯片被分成组。

在图15中，所述组分别经由第一通道至第k通道CH1～CHk（其中，k例如是数值整数）与控制器2200通信。每个半导体存储器芯片可以与图1中描述的半导体存储器件中的一种大体相同，并且如图1操作。

每个组经由一个公共通道与控制器2200通信。控制器2200与图14中的控制器1200大体相同，并且经由通道CH1～CHk来控制半导体存储器件2100的存储器芯片。

在图15中，多个半导体存储器芯片与一个通道耦接。然而，一个半导体存储器芯片可以与一个通道耦接。

图16是说明包括图15中的存储系统的计算系统的框图。

在图16中，计算系统3000可以包括：中央处理单元3100、RAM3200、用户接口3300、电源3400、系统总线3500以及存储系统2000。

存储系统2000经由系统总线3500与中央处理单元3100、RAM3200、用户接口3300以及电源3400电耦接。经由用户接口3300提供的，或者通过中央处理单元3100处理的数据被储存在存储系统2000中。

在图16中，半导体存储器件2100经由控制器2200与系统总线3500耦接。然而，半导体存储器件2100可以与系统总线3500直接连接。这里，控制器2200的功能可以通过中央处理单元3100和RAM3200来执行。

在图16中，提供了图15中描述的存储系统2000。然而，存储系统2000可以用图14中的存储系统1000来替换。在一个实施例中，计算系统3000可以包括图14和图15中描述的每个存储系统1000和2000。

在一个实施例中，将在第一读取操作中执行的预读取的结果储存作为高速缓存数据，并且在第二读取操作中省略预读取。基于高速缓存数据来执行第二读取操作中的主读取。因此，半导体存储器件的读取速率可以提高。

尽管已经参照本发明的一些说明性的实施例描述了实施例，但是应当理解的是，本领域技术人员可以设计出的大量其它的变型和实施例将落入本公开原理的精神和范围内。

通过以上实施例可以看出，本申请提供了以下的技术方案。

技术方案1.一种操作半导体存储器件的方法，所述方法包括以下步骤：响应于读取请求对选中的存储器单元执行预读取和基于所述预读取的第一主读取，将通过所述预读取读取的数据储存作为高速缓存数据；接收再读取请求；以及响应于所述再读取请求，基于所述高速缓存数据，对所述选中的存储器单元执行第二主读取。

技术方案2.如技术方案1所述的方法，其中，在执行所述第二主读取中，省略对所述选中的存储器单元的预读取。

技术方案3.如技术方案1所述的方法，其中，执行所述预读取和所述第一主读取的步骤包括以下步骤：将通过所述预读取读取的数据储存在第一锁存器中；以及基于储存在所述第一锁存器中的数据，经由位线执行所述第一主读取。

技术方案4.如技术方案3所述的方法，其中，执行所述预读取和所述第一主读取的步骤还包括：在执行所述第一主读取之前，将储存在所述第一锁存器中的数据复制在第二锁存器中，以及其中，储存在所述第二锁存器中的数据为所述高速缓存数据。

技术方案5.如技术方案4所述的方法，其中，执行所述第二主读取的步骤包括以下步骤：将所述高速缓存数据从所述第二锁存器传送到所述第一锁存器；以及基于储存在所述第一锁存器中的所述高速缓存数据，经由所述位线执行所述第二主读取。

技术方案6.如技术方案1所述的方法，其中，当在通过所述预读取和所述第一主读取读取的数据中的错误比特的数目高于指定值时，提供所述再读取请求。

技术方案7.一种操作存储系统的方法，所述存储系统包括限定为多电平单元的存储器单元，所述方法包括以下步骤：当将第一读取电压供应到选中的存储器单元的字线时，执行第一预读取和基于所述第一预读取的第一主读取，将通过所述第一预读取读取的数据储存作为第一高速缓存数据；当将第二读取电压供应到所述字线时，执行第二预读取和基于所述第二预读取的第二主读取，将通过所述第二预读取读取的数据储存作为第二高速缓存数据；调整所述第一读取电压和所述第二读取电压；当将所述调整的第一读取电压供应到所述字线时，基于所述第一高速缓存数据来执行第三主读取；以及当将所述调整的第二读取电压供应到所述字线时，基于所述第二高速缓存数据来执行第四主读取。

技术方案8.如技术方案7所述的方法，其中，在执行所述第三主读取和执行所述第四主读取时，省略对选中的存储器单元的预读取。

技术方案9.如技术方案7所述的方法，其中，执行所述第一预读取和所述第一主读取的步骤包括以下步骤：经由位线将通过所述第一预读取读取的数据储存在第一锁存器中；将储存在所述第一锁存器中的数据复制在第二锁存器中；以及基于储存在所述第一锁存器中的数据，经由所述位线执行所述第一主读取，以及其中，储存在所述第二锁存器中的数据为所述第一高速缓存数据。

技术方案10.如技术方案9所述的方法，其中，执行所述第二预读取和所述第二主读取的步骤包括以下步骤：经由所述位线将通过所述第二预读取读取的数据储存在所述第一锁存器中；将储存在所述第一锁存器中的数据复制在所述第三锁存器中；以及基于储存在所述第一锁存器中的数据，经由所述位线执行所述第二主读取，以及其中，储存在所述第三锁存器中的数据为所述第二高速缓存数据。

技术方案11.如技术方案10所述的方法，其中，执行所述第三主读取的步骤包括以下步骤：将所述第一高速缓存数据从所述第二锁存器传送到所述第一锁存器；以及基于储存在所述第一锁存器中的所述第一高速缓存数据，经由所述位线执行所述第三主读取。

技术方案12.如技术方案10所述的方法，其中，执行所述第四主读取的步骤包括以下步骤：将所述第二高速缓存数据从所述第三锁存器传送到所述第一锁存器；以及基于储存在所述第一锁存器中的所述第二高速缓存数据，经由所述位线执行所述第四主读取。

技术方案13.如技术方案7所述的方法，其中，储存在所述选中的存储器单元中的数据根据所述第一主读取的结果和所述第二主读取的结果来确定，而当检测的数据中的错误比特的数目高于指定值时，调整所述第一读取电压和所述第二读取电压。

技术方案14.如技术方案13所述的方法，其中，所述第三主读取和所述第四主读取响应于再读取请求来执行，并且当检测的数据中的错误比特的数目大于所述指定值时产生所述再读取请求。

技术方案15.一种存储系统包括：半导体存储器件，所述半导体存储器件包括存储器单元、和经由位线与所述存储器单元耦接的读取和写入电路；以及控制器，所述控制器被配置成控制所述半导体存储器件，其中，所述半导体存储器件被配置成响应于来自所述控制器的读取请求，对所述选中的存储器单元执行第一预读取和基于所述第一预读取的第一主读取，并且通过所述第一预读取读取的数据作为第一高速缓存数据被储存在所述读取和写入电路中。

技术方案16.如技术方案15所述的存储系统，其中，所述控制器将再读取请求传送到所述半导体存储器件，并且所述半导体存储器件被配置成响应于所述再读取请求，基于所述第一高速缓存数据，对所述选中的存储器单元执行第二主读取。

技术方案17.如技术方案15所述的存储系统，其中，所述半导体存储器件还被配置成响应于所述读取请求，对选中的存储器单元执行第二预读取和基于所述第二预读取的第二主读取，并且通过所述第二预读取读取的数据作为第二高速缓存数据被储存在所述读取和写入电路中，以及其中，当执行所述第一预读取和所述第一主读取时，第一读取电压被施加到与所述选中的存储器单元耦接的字线，并且当执行所述第二预读取和所述第二主读取时，比所述第一读取电压高的第二读取电压被施加到所述字线。

技术方案18.如技术方案17所述的存储系统，其中，所述控制器被配置成控制所述半导体存储器件，以根据所述第一主读取和所述第二主读取的结果来调整所述第一读取电压和所述第二读取电压，并且将再读取请求传送到所述半导体存储器件，以及其中，所述半导体存储器件被配置成当所述调整的第一读取电压被施加到所述字线时，基于所述第一高速缓存数据来执行第三主读取，并且当所述调整的第二读取电压被施加到所述字线时，基于所述第二高速缓存数据来执行第四主读取。

技术方案19.如技术方案15所述的存储系统，其中，所述读取和写入电路包括分别与所述位线耦接的页缓冲器，并且所述页缓冲器包括第一锁存器和第二锁存器，以及其中，通过所述第一预读取读取的数据被储存在所述第一锁存器中，基于储存在所述第一锁存器中的数据来执行所述第一主读取，以及在执行所述第一主读取之前，储存在所述第一锁存器中的数据作为所述第一高速缓存数据被复制在第二锁存器中。

技术方案20.如技术方案19所述的存储系统，其中，当接收所述再读取请求时，所述第一高速缓存数据从所述第二锁存器被传送到所述第一锁存器，并且基于储存在所述第一锁存器中的所述高速缓存数据来执行所述第二主读取。

Claims (10)

1.一种操作半导体存储器件的方法，所述方法包括以下步骤：

响应于读取请求对选中的存储器单元执行预读取和基于所述预读取的第一主读取，将通过所述预读取读取的数据储存作为高速缓存数据；

接收再读取请求；以及

响应于所述再读取请求，基于所述高速缓存数据，对所述选中的存储器单元执行第二主读取。

2.如权利要求1所述的方法，其中，在执行所述第二主读取中，省略对所述选中的存储器单元的预读取。

3.如权利要求1所述的方法，其中，执行所述预读取和所述第一主读取的步骤包括以下步骤：

将通过所述预读取读取的数据储存在第一锁存器中；以及

基于储存在所述第一锁存器中的数据，经由位线执行所述第一主读取。

4.如权利要求3所述的方法，其中，执行所述预读取和所述第一主读取的步骤还包括：在执行所述第一主读取之前，将储存在所述第一锁存器中的数据复制在第二锁存器中，

以及其中，储存在所述第二锁存器中的数据为所述高速缓存数据。

5.如权利要求4所述的方法，其中，执行所述第二主读取的步骤包括以下步骤：

将所述高速缓存数据从所述第二锁存器传送到所述第一锁存器；以及

基于储存在所述第一锁存器中的所述高速缓存数据，经由所述位线执行所述第二主读取。

6.如权利要求1所述的方法，其中，当在通过所述预读取和所述第一主读取读取的数据中的错误比特的数目高于指定值时，提供所述再读取请求。

7.一种操作存储系统的方法，所述存储系统包括限定为多电平单元的存储器单元，所述方法包括以下步骤：

当将第一读取电压供应到选中的存储器单元的字线时，执行第一预读取和基于所述第一预读取的第一主读取，将通过所述第一预读取读取的数据储存作为第一高速缓存数据；

当将第二读取电压供应到所述字线时，执行第二预读取和基于所述第二预读取的第二主读取，将通过所述第二预读取读取的数据储存作为第二高速缓存数据；

调整所述第一读取电压和所述第二读取电压；

当将所述调整的第一读取电压供应到所述字线时，基于所述第一高速缓存数据来执行第三主读取；以及

当将所述调整的第二读取电压供应到所述字线时，基于所述第二高速缓存数据来执行第四主读取。

8.如权利要求7所述的方法，其中，在执行所述第三主读取和执行所述第四主读取时，省略对选中的存储器单元的预读取。

9.如权利要求7所述的方法，其中，执行所述第一预读取和所述第一主读取的步骤包括以下步骤：

经由位线将通过所述第一预读取读取的数据储存在第一锁存器中；

将储存在所述第一锁存器中的数据复制在第二锁存器中；以及

基于储存在所述第一锁存器中的数据，经由所述位线执行所述第一主读取，

以及其中，储存在所述第二锁存器中的数据为所述第一高速缓存数据。

10.如权利要求9所述的方法，其中，执行所述第二预读取和所述第二主读取的步骤包括以下步骤：

经由所述位线将通过所述第二预读取读取的数据储存在所述第一锁存器中；

将储存在所述第一锁存器中的数据复制在所述第三锁存器中；以及

基于储存在所述第一锁存器中的数据，经由所述位线执行所述第二主读取，

以及其中，储存在所述第三锁存器中的数据为所述第二高速缓存数据。

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