CN109256162B - 半导体存储器件及其编程方法 - Google Patents

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Abstract

一种半导体存储器件的编程方法包括以下步骤：在第n编程循环中，将第一编程脉冲施加至第一存储器单元组、将第二编程脉冲施加至第二存储器单元组、以及判断第一存储器单元组中的第一快单元和第一慢单元；以及在第n+1编程循环中，将第一编程脉冲增加了步进电压的第三编程脉冲施加至第一存储器单元组中的第一快单元，以及将第二编程脉冲增加了步进电压的第四编程脉冲施加至第一存储器单元组中的第一慢单元和第二存储器单元组。

Description

半导体存储器件及其编程方法
本申请是于2014年02月18日向中华人民共和国国家知识产权局提交的申请号为201410054311.6、发明名称为“半导体存储器件及其编程方法”的中国发明专利申请的分案申请。
技术领域
各种实施例总体而言涉及半导体存储器件及其编程方法。
背景技术
半导体存储器件是利用由例如硅(Si)、锗(Ge)、砷化镓(GaAs)、或磷化铟(InP)构成的半导体所实现的储存器件。半导体存储器件可以分成易失性存储器件或非易失性存储器件。
易失性存储器件在断电时不能保留其储存的数据。易失性存储器件包括：静态随机存取存储器(SRAM)器件、动态RAM(DRAM)器件、同步DRAM(SDRAM)器件等。非易失性存储器件即使在断电时也能保留其储存的数据。非易失性存储器件可以包括：只读存储器(ROM)器件、可编程ROM(PROM)器件、电可编程ROM(EPROM)器件、电可擦除可编程ROM(EEPROM)器件、快闪存储器件、相变RAM(PRAM)器件、磁性RAM(MRAM)器件、阻变RAM(RRAM)器件、铁电RAM(FRAM)器件等。快闪存储器件可以分成或非(NOR)型或与非(NAND)型。
半导体存储器件的集成度随着时间的发展而逐步地提高。然而，随着半导体存储器件的集成度提高，在半导体存储器件的操作中产生如下问题，诸如相邻的单元之间耦接、由编程干扰引起的较宽阈值电压分布宽度、或者为了减小阈值电压分布宽度而增加的编程时间。
发明内容
各种实施例涉及一种具有窄阈值电压分布并且减少编程时间的半导体存储器件。
根据本发明的一个实施例的半导体存储器件的编程方法包括以下步骤：在第n编程循环中，将第一编程脉冲施加至第一存储器单元组、将第二编程脉冲施加至第二存储器单元组、以及判断第一存储器单元组中的第一快单元和第一慢单元；以及在第n+1编程循环中，将第一编程脉冲增加了步进电压的第三编程脉冲施加至第一存储器单元组中的第一快单元，以及将第二编程脉冲增加了步进电压的第四编程脉冲施加至第一存储器单元组中的第一慢单元和第二存储器单元组。
根据本发明的一个实施例的半导体存储器件包括：存储器单元阵列，包括与多个字线耦接的多个存储器单元；以及外围电路，适用于：在编程操作期间，在第n编程循环中将第一编程脉冲施加至与第一存储器单元组耦接的第一字线、将第二编程脉冲施加至与第二存储器单元组耦接的第二字线、以及判断第一存储器单元组中的第一快单元和第一慢单元，所述外围电路适用于：在第n+1编程循环中将第一编程脉冲增加了步进电压的第三编程脉冲施加至第一字线之中的与第一快单元耦接的字线，以及将第二编程脉冲增加了步进电压的第四编程脉冲施加至第一字线之中的与第一慢单元耦接的字线和第二字线。
根据本发明的一个实施例的半导体存储器件的编程方法包括以下步骤：在第n编程循环中，将第一编程脉冲施加至存储器单元，以及判断存储器单元之中的快单元和慢单元；以及在第n+1编程循环中，将验证电压作为偏置电压施加至与快单元耦接的位线，以及将第一编程脉冲增加了步进电压和验证电压之和的第二编程脉冲施加至存储器单元。
附图说明
图1是说明根据本发明的一个实施例的存储器件的框图；
图2是说明图1中所示的多个存储块中的任意一个的框图；
图3是说明根据本发明的一个实施例的半导体存储器件的编程方法的流程图；
图4是说明通过根据本发明的一个实施例的半导体存储器件的编程方法而编程的存储器单元的阈值电压分布的图；
图5是为了说明根据本发明的一个实施例的半导体存储器件的编程方法而示出如何施加编程电压和验证电压的图；
图6是说明根据本发明的一个实施例的半导体存储器件的编程方法的流程图；
图7是说明通过根据本发明的一个实施例的半导体存储器件的编程方法而编程的存储器单元的阈值电压分布的图；
图8是为了说明根据本发明的一个实施例的半导体存储器件的编程方法而示出如何施加编程电压和验证电压的图；
图9是说明根据本发明的一个实施例的半导体存储器件的编程方法的流程图；
图10是说明通过根据本发明的一个实施例的半导体存储器件的编程方法而编程的存储器单元的阈值电压分布的图；
图11是为了说明根据本发明的一个实施例的半导体存储器件的编程方法而示出如何施加编程电压和验证电压的图；
图12是说明包括半导体存储器件的存储系统的框图；
图13是说明图12中所示的存储系统的应用实例的框图；以及
图14是说明包括参照图13描述的存储系统的计算系统的框图。
具体实施方式
在下文中，将参照附图更详细地描述各种实施例。提供附图以允许本领域的普通技术人员理解本公开的实施例的范围。然而，本发明可以采用不同的形式来实施，而不应解释为局限于本文列举的实施例。确切地说，提供这些实施例使得本公开充分与完整，并且向本领域的技术人员充分地传达本发明的范围。
此外，“连接/耦接”表示一个部件与另一个部件直接耦接，或者经由其它部件间接耦接。在本说明书中，只要未在句子中特意提及，单数形式可以包括复数形式。此外，在说明书中使用的“包括/包含”或“包括有/包含有”表示存在或增加一个或多个部件、步骤、操作以及元件。
图1是说明根据本发明的一个实施例的半导体存储器件100的框图。
参见图1，半导体存储器件100可以包括存储器单元阵列110以及驱动存储器单元阵列110的外围电路120。
存储器单元阵列110可以包括存储块BLK1至BLKz。存储块BLK1至BLKz可以经由行线RL与地址译码器121耦接。存储块BLK1至BLKz可以经由位线BL与读取和写入电路123耦接。存储块BLK1至BLKz中的每个可以包括多个存储串。每个存储串可以包括多个存储器单元。根据一个实施例，所述多个存储器单元可以是非易失性存储器单元。根据一个实施例，所述多个存储器单元中的每个可以被定义成单电平单元或多电平单元。
外围电路120可以被配置成驱动存储器单元阵列110。外围电路120可以包括：地址译码器121、电压发生器122、读取和写入电路123、以及控制逻辑124。
地址译码器121可以经由行线RL与存储器单元阵列110耦接。行线RL可以包括：漏极选择线、字线、源极选择线、以及公共源极线。地址译码器121可以被配置成响应于控制逻辑124的控制而驱动行线RL。地址译码器121可以从外部或者从半导体存储器件100中的输入/输出缓冲器(未示出)接收地址ADDR。
地址译码器121可以被配置成将接收的地址ADDR之中的块地址译码。地址译码器121可以响应于译码的块地址而选择存储块中的至少一个。
地址译码器121可以被配置成将接收的地址ADDR之中的行地址译码。地址译码器121可以被配置成响应于译码的行地址而将从电压发生器122提供的电压施加至行线RL。
地址译码器121可以被配置成将接收的地址ADDR之中的列地址译码。地址译码器121可以将译码的列地址Yi传送至读取和写入电路123。
半导体存储器件100的编程操作可以通过页单位来执行。在请求编程时，地址ADDR可以包括：块地址、行地址、以及列地址。地址译码器121可以响应于地址ADDR而选择一个存储块、一个漏极选择线、以及一个字线。地址译码器121可以将译码的列地址Yi提供至读取和写入电路123。
地址译码器121可以包括：块译码器、行译码器、列译码器、以及地址缓冲器。
电压发生器122可以被配置成利用施加至半导体存储器件100的外部电压来产生多个电压。电压发生器122可以响应于控制逻辑124的控制而操作。电压发生器122产生的电压可以用作地址译码器121、读取和写入电路123以及控制逻辑124的驱动电压。根据一个实施例，电压发生器122可以包括适用于通过调节外部电压来产生电源电压的电路。根据一个实施例，电压发生器122可以包括多个泵浦电容器，并且通过选择性地激活所述多个泵浦电容器来产生多个电压。另外，电压发生器122可以被配置成产生编程脉冲和多个验证电压。
读取和写入电路123可以经由位线BL与存储器单元阵列110耦接。读取和写入电路123可以响应于控制逻辑124的控制而操作。
在编程操作期间，读取和写入电路123可以与外部或者与半导体存储器件100的输入/输出缓冲器(未示出)交换数据DATA。在编程操作期间，读取和写入电路123可以接收或储存要被编程的数据DATA，并且将储存的数据DATA传送至位线BL之中的由译码的列地址Yi指示的位线BL。根据传送的数据，与选中的字线耦接的存储器单元(在下文中，称为“存储器单元”)的阈值电压可以增加，选中的存储器单元可以被编程。在验证操作期间，读取和写入电路123可以经由位线BL之中的由译码的列地址Yi指示的位线BL来读取选中的存储器单元的阈值电压，并且判断选中的存储器单元的阈值电压是否达到期望的电平。根据判断的结果，可以再次执行编程操作。
根据一个实施例，读取和写入电路123可以包括：页缓冲器(或页寄存器)、列选择电路等。
控制逻辑124可以与地址译码器121、电压发生器122以及读取和写入电路123耦接。控制逻辑124可以从外部或从半导体存储器件100的输入/输出缓冲器(未示出)接收控制信号CTRL。控制逻辑124可以被配置成响应于控制信号CTRL而控制半导体存储器件100的一般操作。
半导体存储器件100还可以包括输入/输出缓冲器(未示出)。输入/输出缓冲器可以从外部接收控制信号CTRL和地址ADDR，并且将控制信号CTRL和地址ADDR传送至控制逻辑124和地址译码器121。另外，输入/输出缓冲器可以适用于将外部输入的数据DATA传送至读取和写入电路123，以及将数据DATA从读取和写入电路123传送至外部。
在编程操作期间，根据本发明的一个实施例的外围电路可以在第n编程循环(其中，n表示正整数)中将第一编程脉冲施加至与第一存储器单元组耦接的第一字线、将第二编程脉冲施加至与第二存储器单元组耦接的第二字线、以及判断第一存储器单元组中的第一快单元和第一慢单元。在编程操作期间，外围电路可以在第n+1编程循环(其中，n表示正整数)中将第一编程脉冲增加了步进电压的第三编程脉冲施加至第一字线之中的与第一快单元耦接的字线、以及将第二编程脉冲增加了步进电压的第四编程脉冲施加至第一字线之中的与第一慢单元耦接的字线以及第二字线。
第一存储器单元组和第二存储器单元组可以被编程至相互不同的目标电平(即，目标电压电平)。第二存储器单元组可以被编程至比第一存储器单元组更高的目标电平。第二存储器单元组可以包括被编程至不同目标电平的单元。
另外，当判断第一存储器单元组中的第一快单元和第一慢单元时，根据本发明的一个实施例的外围电路可以将验证电压施加至第一字线，以及将阈值电压低于验证电压的单元判断为第一慢单元，而将阈值电压高于验证电压的单元判断为第一快单元。验证电压可以是第二存储器单元组的编程起始电压和第一存储器单元组的编程起始电压之间的差值。
另外，当判断第一存储器单元组中的第一快单元和第一慢单元时，根据本发明的一个实施例的外围电路可以判断是否第一存储器单元组中的至少一个存储器单元已达到对应单元的目标电平，以及可以在第一存储器单元组中的至少一个单元已达到对应单元的目标电平时判断第一快单元和第一慢单元。
另外，根据本发明的一个实施例的外围电路可以在第n编程循环中将第五编程脉冲施加至与第三存储器单元组耦接的第三字线、判断第二存储器单元组中的第二快单元和第二慢单元。另外，外围电路可以在第n+1编程循环中将第五编程脉冲增加了步进电压的第六编程脉冲施加至第二字线之中的与第二慢单元耦接的字线以及第三字线，以及将第四编程脉冲施加至第一字线之中的与第一慢单元耦接的字线和第二字线之中的与第二快单元耦接的字线。
根据本发明的一个实施例的外围电路可以使用ISPP方法以提高编程速度。根据ISPP方法，随着在每个步进(即，每个编程周期)逐步地增加字线偏置电压，可以多次地对选中的页编程。
在编程操作期间，根据本发明的一个实施例的外围电路可以被配置成在第n编程循环中将第一编程脉冲施加至与存储器单元耦接的多个字线，以及判断存储器单元之中的快单元和慢单元。外围电路可以在第n+1编程循环中将验证电压作为偏置电压施加至与快单元耦接的位线，以及将第一编程脉冲增加了步进电压和验证电压之和的第二编程脉冲施加至存储器单元。另外，在判断存储器单元之中的快单元和慢单元时，外围电路可以施加验证电压，以及将阈值电压低于验证电压的单元判断为慢单元，而将阈值电压高于验证电压的单元判断为快单元。验证电压可以是一些存储器单元所被编程到的n目标电平与其余存储器单元或一些存储器单元所被编程到的n+1目标电平之间的差值。
另外，当判断存储器单元之中的快单元和慢单元时，根据本发明的一个实施例的外围电路可以判断是否至少一个存储器单元已达到对应单元的目标电平，以及可以在至少一个存储器单元已达到对应单元的目标电平时判断快单元和慢单元。
外围电路120的这些操作可以利用外围电路120中包括的地址译码器121、电压发生器122、读取和写入电路123以及控制逻辑124来执行。
以下将详细地描述半导体存储器件的上述操作。
图2是说明存储块BLK1至BLKz中的任意一个、即存储块BLK1(其中，z是大于1的整数)的框图。
参见图2，存储块BLK1可以包括单元串CS1至CSm(其中，m是大于1的整数)。单元串CS1至CSm可以分别与第一位线BL1至第m位线BLm(图1中的BL)(其中，m是大于1的整数)耦接。
单元串CS1至CSm中的每个可以包括：源极选择晶体管SST、彼此串联耦接的存储器单元M1至Mn(其中，n是大于1的整数)、以及漏极选择晶体管DST。源极选择晶体管SST可以与源极选择线SSL耦接。第一存储器单元M1至第n存储器单元Mn可以分别与第一字线WL1至第n字线WLn(其中，n是大于1的整数)耦接。漏极选择晶体管DST可以与漏极选择线DSL耦接。公共源极线CSL可以与源极选择晶体管SST的源极侧耦接。位线BL1至BLm中的每个可以与漏极选择晶体管DST的漏极侧耦接。源极选择线SSL、第一字线WL1至第n字线WLn、以及漏极选择线DSL可以被包括在以上参照图1所述的行线RL中。源极选择线SSL、第一字线WL1至第n字线WLn、以及漏极选择线DSL可以通过地址译码器121来驱动。
图2中所示的存储块BLK1仅是本发明的实施例的一个实例。对于本领域的普通技术人员显然的是，可根据存储器单元阵列结构来设计的各种修改将落入本公开原理的精神和范围内。
图3是说明根据本发明的一个实施例的半导体存储器件的编程方法的流程图。
另外，图4是说明通过根据本发明的一个实施例的半导体存储器件的编程方法而编程的存储器单元的阈值电压分布的图。图5是为了说明根据本发明的一个实施例的半导体存储器件的编程方法而示出如何施加编程电压和验证电压的图。
根据本发明的一个实施例的半导体存储器件的编程方法描述如下。首先，在步骤S310，外围电路120可以在第n编程循环(其中，n是正整数)将第一编程脉冲施加至第一存储器单元组，以及将第二编程脉冲施加至第二存储器单元组。所述编程脉冲可以通过电压发生器122来产生。第一存储器单元组和第二存储器单元组可以是被编程至不同目标电平(即，目标电压电平)的单元组。另外，第二存储器单元组可以被编程至比第一存储器单元组更高的目标电平。另外，第二存储器单元组可以包括被编程至不同目标电平的单元。
在图4和图5中，存储器单元A和B可以对应于单个存储器单元组，存储器单元C和D可以对应于另一个存储器单元组。存储器单元A和B可以被包括在编程达到PV1作为目标电平(即，目标电压电平)的单元组中。存储器单元C和D可以被包括在编程达到PV2作为目标电平的单元组中。参见图5，可以在前一编程循环中将具有不同电平(即，电压电平)的编程脉冲施加至存储器单元A和B与存储器单元C和D。
然而，对应于单个存储器单元组的存储器单元C和D可以被编程至不同的目标电平。换言之，参见图4，存储器单元C可以被编程达到PV2作为目标电平，而存储器单元D可以被编程达到PV3(未示出)作为目标电平。这样的特性可以表示根据本发明的一个实施例的半导体存储器件的编程方法可以应用于多电平单元(MLC)和三电平单元(TLC)。然而，本发明不局限于此，该编程方法可以应用于具有其它各种电平的单元。参见图5，当存储器单元C和D编程至不同的目标电平时，可以将由虚线表示的验证电压Vx施加至存储器单元C和D。
在步骤S320中，外围电路120可以判断第一存储器单元组中的第一快单元和第一慢单元。外围电路120可以将验证电压Vx施加至第一存储器单元组，以及在第一存储器单元组中将阈值电压低于验证电压Vx的单元判断为第一慢单元，而将阈值电压高于验证电压Vx的单元判断为第一快单元。
参见图4，可以基于验证电压Vx来区分作为慢单元的存储器单元A和作为快单元的存储器单元B。在图5中，在将编程脉冲施加至存储器单元A和B以及存储器单元C和D之后，可以将验证电压Vx施加至包括存储器单元A和B的存储器单元组，以相互区分慢单元和快单元。
验证电压Vx可以是第二存储器单元组的编程起始电压和第一存储器单元组的编程起始电压之间的差值。换言之，验证电压Vx可以是存储器单元A和B与存储器单元C和D之间在编程起始电压上的差值。这是因为，在后续编程循环中，将本要施加至作为慢单元的存储器单元A的编程脉冲增加了第二存储器单元组的编程起始电压和第一存储器单元组的编程起始电压之间的差值的编程脉冲施加至存储器单元C和D。
当判断第一存储器单元组中的第一快单元和第一慢单元时，外围电路120可以判断是否第一存储器单元组中的至少一个存储器单元已达到对应单元的目标电平，以及可以在第一存储器单元组中的至少一个存储器单元已达到对应单元的目标电平时判断第一快单元和第一慢单元。可以在包括存储器单元A和B的存储器组中的至少一个存储器单元已达到目标电平PV1之后施加用于相互区分慢单元和快单元的验证电压。经由这些过程，可以通过在任何需求增加之时施加验证电压Vx来提高编程速度。
最后，在步骤S330中，外围电路可以在第n+1编程循环中将第一编程脉冲增加了步进电压的第三编程脉冲施加至第一存储器单元组中的第一快单元，以及可以将第二编程脉冲增加了步进电压的第四编程脉冲施加至第一存储器单元组的第一慢单元和第二存储器单元组。
上述根据本发明的一个实施例的编程方法可以使用ISPP方法以提高编程速度。根据ISPP，可以通过在每个步进(即，每个编程周期)逐步地增加字线偏置电压来多次地对选中的页编程。
参见图5，可以在第二编程循环中将前一编程循环中施加至存储器单元A和B的编程脉冲增加了步进电压的编程脉冲施加至作为快单元的存储器单元B。然而，可以将前一编程循环中施加至存储器单元C和D的编程脉冲增加了步进电压的编程脉冲施加至作为慢单元的存储器单元A和具有比存储器单元A更高的目标电平的存储器单元C和D。经由该编程操作，可以提高关于作为慢单元的存储器单元A的编程速度。
以下将详细地描述根据本发明的一个实施例的半导体存储器件的编程方法。可以假设，在图4和图5中，使用PV1作为目标电平的编程脉冲的起始电压为15V，而使用PV2作为目标电平的编程脉冲的起始电压为16.1V。另外，可以假设步进电压为0.3V。现有地，可以在第一编程循环中施加编程脉冲的15V的起始电压，其中所述起始电压被施加至编程达到PV1作为目标电平的存储器单元A和B，以及无论慢单元或快单元都可以施加15.3V的后续编程脉冲。相比之下，根据本发明的一个实施例，可以在第二编程循环中将施加至使用PV2作为目标电平的存储器单元C和D的编程脉冲施加至作为慢单元的存储器单元A。换言之，可以在第一编程循环中将编程脉冲的16.1V的起始电压施加至存储器单元C和D。由于施加增加了步进电压的、为16.4V的后续编程脉冲，所述为16.4V的后续编程脉冲也可以被施加至存储器单元A。
结果，取代本要在第二编程循环中施加的15.3V而将16.4V施加至存储器单元A，使得可以施加增加了其之间差值(即，1.1V)的编程脉冲。1.1V的差大约是0.3V的三倍。因此，由于可以不将每个都增加步进电压的三个编程脉冲施加至作为慢单元的存储器单元A，所以可以提高编程速度。另外，由于可以不在施加三个编程脉冲之后施加三次验证电压PV1，所以可以进一步提高编程速度。
图6是说明根据本发明的一个实施例的半导体存储器件的编程方法的流程图。
另外，图7是说明通过根据本发明的一个实施例的半导体存储器件的编程方法而编程的存储器单元的阈值电压分布的图。图8是为了说明根据本发明的一个实施例的半导体存储器件而示出如何施加编程电压和验证电压的图。
在下文中，描述了根据本发明的一个实施例的半导体存储器件的编程方法。首先，在步骤610中，外围电路120可以在第n编程循环中将第一编程脉冲施加至第一存储器单元组，以及将第二编程脉冲施加至第二存储器单元组。另外，外围电路120可以将第五编程脉冲施加至第三存储器单元组。这些编程脉冲可以通过电压发生器122来产生。第一存储器单元组、第二存储器单元组以及第三存储器单元组可以被编程至不同的目标电平。另外，第二存储器单元组可以被编程至比第一存储器单元组更高的目标电平，第三存储器单元组可以被编程至比第二存储器单元组更高的目标电平。
在图7和图8中，存储器单元A和B可以对应于单个存储器组，存储器单元C和D可以对应于另一个存储器单元组，存储器单元E可以对应于又另一个存储器单元组。存储器单元A和B可以被包括在编程达到PV1作为目标电平的单元组中，存储器单元C和D可以被包括在编程达到PV2作为目标电平的单元组中，存储器单元E可以被包括在编程达到PV3作为目标电平的单元组中。参见图8，可以在前一编程循环中将具有不同电平的编程脉冲施加至存储器单元A和B、存储器单元C和D、以及存储器单元E。
这样的特性可以表示上述根据本发明的一个实施例的半导体存储器件的编程方法可以应用于多电平单元(MLC)和三电平单元(TLC)。然而，本发明不局限于此，该编程方法也可以应用于具有其它各种电平的单元。
随后，在步骤S620中，外围电路120可以判断第一存储器单元组中的第一快单元和第一慢单元，以及判断第二存储器单元组中的第二快单元和第二慢单元。外围电路120可以将验证电压Vx施加至第一存储器单元组，以及将阈值电压低于验证电压Vx的单元判断为第一慢单元，而将阈值电压高于验证电压Vx的单元判断为第一快单元。另外，外围电路120可以将验证电压Vy施加至第二存储器单元组，以及将阈值电压低于验证电压Vy的单元判断为第二慢单元，而将阈值电压高于验证电压Vy的单元判断为第二快单元。
参见图7，可以基于验证电压Vx来区分作为慢单元的存储器单元A和作为快单元的存储器单元B，以及可以基于验证电压Vy来区分作为慢单元的存储器单元C和作为快单元的存储器单元D。在图8中，在将编程脉冲施加至存储器单元A和B、存储器单元C和D、以及存储器单元E之后，可以将验证电压Vy施加至包括存储器单元A和B的存储器单元组和包括存储器单元C和D的存储器单元组，以相互区分慢单元和快单元。
验证电压Vx可以是第二存储器单元组的编程起始电压和第一存储器单元组的编程起始电压之间的差值。换言之，验证电压Vx可以是存储器单元A和B与存储器单元C和D之间在编程起始电压上的差值。这是因为，在后续编程循环中，将本要施加至作为慢单元的存储器单元A的编程脉冲增加了第二存储器单元组的编程起始电压和第一存储器单元组的编程起始电压之间的差值的编程脉冲施加至存储器单元C和D。采用大体相同的方式，验证电压Vy可以是第三存储器单元组的编程起始电压和第二存储器单元组的编程起始电压之间的差值。换言之，验证电压Vy可以是存储器单元C和D与存储器单元E之间在编程起始电压上的差值。
当判断第一存储器单元组中的第一快单元和第一慢单元时，外围电路120可以判断是否第一存储器单元组中的至少一个存储器单元已达到对应存储器单元的目标电平，以及可以在第一存储器单元组中的至少一个存储器单元已达到对应存储器单元的目标电平时判断第一快单元和第一慢单元。可以在包括存储器单元A和B的存储器单元组中的至少一个存储器单元已达到目标电平PV1之后施加用于判断慢单元和快单元的验证电压Vx。经由这些过程，可以通过在任何需求增加之时施加验证电压Vx来提高编程速度。
采用大体相同的方式，当判断第二存储器单元组中的第二快单元和第二慢单元时，外围电路120可以判断是否第二存储器单元组中的至少一个存储器单元已达到对应单元的目标电平，以及可以在第二存储器单元组中的至少一个存储器单元已达到目标电平时判断第二快单元和第二慢单元。换言之，可以在包括存储器单元C和D的存储器单元组中包括的至少一个存储器单元已达到目标电平PV2之后施加用于区分慢单元和快单元的验证电压Vy。
最后，在步骤S630中，外围电路120可以在第n+1编程循环中将第一编程脉冲增加了步进电压的第三编程脉冲施加至第一存储器单元组中的第一快单元、将第二编程脉冲增加了步进电压的第四编程脉冲施加至第一存储器单元组中的第一慢单元和第二存储器单元组、将第五编程脉冲增加了步进电压的第六编程脉冲施加至第二存储器单元组中的第二慢单元和第三存储器单元组。第四编程脉冲可以仅被施加至第一存储器单元组中的第一慢单元和第二存储器单元组中的第二快单元。
上述根据本发明的一个实施例的编程方法可以使用ISPP方法以提高编程速度。根据ISPP方法，通过在每个步进(即，每个编程周期)逐步地增加字线偏置电压，可以多次地对选中的页编程。
参见图8，可以在第二编程循环中将前一编程循环中施加至存储器单元A和B的编程脉冲增加了步进电压的编程脉冲施加至作为快单元的存储器单元B。然而，可以将前一编程循环中施加至存储器单元C和D的编程脉冲增加了步进电压的编程脉冲施加至作为慢单元的存储器单元A和作为快单元的存储器单元D。另外，可以将前一编程循环中施加至作为慢单元的存储器单元E的编程脉冲增加了步进电压的编程脉冲施加至存储器单元C和存储器单元E。经由该编程操作，可以提高关于作为慢单元的存储器单元A和存储器单元C的编程速度。
详细地描述上述根据本发明的一个实施例的半导体存储器件的编程方法。假设在图7和图8中，使用PV1作为目标电平的编程脉冲的起始电压为15V，使用PV2作为目标电平的编程脉冲的起始电压为16.1V，使用PV3作为目标电平的编程脉冲的起始电压为17.2V。另外，可以假设步进电压为0.3V。可以在第一编程循环中施加编程脉冲的15V的起始电压，其中该起始电压被施加至编程达到PV1作为目标电平的存储器单元A和B。可以施加后续编程脉冲的15.3V的起始电压，无论慢单元或快单元。另外，可以在第一编程循环中施加编程脉冲的16.1V的起始电压，其中该起始电压被施加至使用PV2作为目标电平的存储器单元C和D。可以施加后续编程脉冲的16.4V的起始电压，无论慢单元或快单元。
相比之下，根据本发明的一个实施例，在第二编程循环中将施加至使用PV2作为目标电平的存储器单元C和D的编程脉冲施加至作为慢单元的存储器单元A。换言之，可以在第一编程循环中将编程脉冲的16.1V的起始电压施加至存储器单元C和D，以及可以施加增加了步进电压的、为16.4V的后续编程脉冲。因此，为16.4V的后续编程脉冲也可以施加至存储器单元A。另外，可以在第二编程循环中将施加至使用PV3作为目标电平的存储器单元E的编程脉冲施加至作为慢单元的存储器单元C。换言之，可以在第一编程循环中将编程脉冲的17.2V的起始电压施加至存储器单元E。可以施加增加了步进电压的、为17.5V的后续编程脉冲，并且为17.5V的后续编程脉冲也可以施加至存储器单元C。
结果，由于可以取代本要在第二编程循环中施加的15.3V而将16.4V施加至存储器单元A，所以可以将增加了其之间差值(即，1.1V)的编程脉冲施加至存储器单元A。另外，由于取代本要在第二编程循环中施加的16.4V而将17.5V施加至存储器单元C，所以可以将增加了其之间的1.1V的差值的编程脉冲施加至存储器单元C。
1.1V的差值可大约是0.3V的三倍。因此，由于可以不施加每个都增加步进电压的三个编程脉冲至存储器单元A和C，所以可以提高编程速度。另外，由于不在施加三个编程脉冲之后将验证电压PV1和PV2施加三次，所以编程速度可以进一步提高。
图9是说明根据本发明的一个实施例的半导体存储器件的编程方法的流程图。
图10是说明通过根据本发明的一个实施例的半导体存储器件的编程方法而编程的存储器单元的阈值电压分布的图。图11是为了说明根据本发明的一个实施例的半导体存储器件的编程方法而示出如何施加编程电压和验证电压的图。
根据本发明的一个实施例的半导体存储器件的编程方法，在步骤S910中，外围电路120可以在第n编程循环中将第一编程脉冲施加至与存储器单元耦接的多个字线。第一编程脉冲可以通过电压发生器122来产生。
随后，在步骤S920中，外围电路120可以判断存储器单元之中的快单元和慢单元。外围电路120可以将验证电压Vx施加至存储器单元，以及将阈值电压低于验证电压Vx的单元判断为慢单元，而将阈值电压高于验证电压Vx的单元判断为快单元。参照图10，可以基于验证电压Vx来区分作为慢单元的存储器单元A和作为快单元的存储器单元B。参见图11，在将编程脉冲施加至存储器单元之后，可以施加验证电压Vx以区分存储器单元之中的慢单元和快单元。
验证电压Vx可以是一些存储器单元达到的n目标电平(即，n是正整数)与其余的存储器单元或一些存储器单元达到的n+1目标电平之间的差值。换言之，PV2和PV1之间的差可以是验证电压Vx。
另外，当判断存储器单元之中的快单元和慢单元时，外围电路120可以判断是否至少一个存储器单元已达到对应存储器单元的目标电平，以及可以在至少一个存储器单元已达到对应存储器单元的目标电平时判断快单元和慢单元。外围电路120可以在至少一个存储器单元已达到目标电平PV1之后施加用于判断慢单元和快单元的验证电压Vx。经由这些过程，可以在任何需求增加之时施加验证电压Vx。
此后，在步骤S930中，外围电路120可以在第n+1编程循环中将验证电压Vx作为偏置电压施加至与快单元耦接的位线，以及在步骤S940中，将第一编程脉冲增加了步进电压和验证电压Vx之和的第二编程脉冲施加至存储器单元。
根据本发明的以上实施例的编程方法可以使用ISPP方法以提高编程速度。根据ISPP方法，可以通过在每个步进(即，每个编程周期)逐步地增加字线偏置电压来多次地对选中的页编程。
参见图11，可以在第三编程循环中将前一编程脉冲增加了步进电压和验证电压Vx之和的编程脉冲施加至所有存储器单元。由于增加了比本要施加的编程脉冲更高的电压，所以可以提高编程速度。此时，可以将验证电压Vx作为偏置电压施加至与快单元耦接的位线，以匹配快单元和慢单元的编程速度。在通过将验证电压Vx施加至位线来执行编程时，可以减小字线和沟道之间的电压差。因而，可以减小快单元的编程速度使得快单元的编程速度和慢单元的编程速度可以相互匹配。
以下详细地描述根据本发明的一个实施例的半导体存储器件的编程方法。在图10和图11中，可以假设PV1和PV2之间在电平上的差为1.1V，且步进电压为0.3V。现有地，随着编程循环增加，可以将增加了步进电压的编程脉冲施加至所有存储器单元。相比之下，根据本发明的一个实施例，可以将前一编程脉冲增加了步进电压和验证电压Vx之和的编程脉冲施加至所有存储器单元。换言之，由于施加的是本要施加的编程脉冲增加了1.4V(即，deltaVstep+deltaVx)的电压、即增加了0.3V的步进电压(即，deltaVstep)和1.1V的验证电压(即，deltaVx)之和的电压，所以可以提高编程速度。此时，由于可以将等于验证电压Vx的1.1V施加至与快单元耦接的位线，所以快单元的编程速度和慢单元的编程速度可以相互匹配。
结果，由于将编程脉冲增加了1.4V的电压施加至存储器单元之中的作为慢单元的存储器单元A，1.4V大约为0.3V的步进电压的三倍。因而，在不用三次施加编程脉冲(每次编程脉冲都增加步进电压)至作为慢单元的存储器单元A的情况下，可以提高编程速度。另外，由于不用在三次施加编程脉冲之后三次施加验证电压PV1，所以可以进一步提高编程速度。由于1.1V的电压被施加至与快单元耦接的位线，所以快单元的编程速度可以与慢单元的编程速度匹配。
图12是说明包括半导体存储器件1100的存储系统1000的框图。
如图12中所示，存储系统1000可以包括半导体存储器件1100和控制器1200。
半导体存储器件1100可以采用与以上参照图1以及图2至图11所述的半导体存储器件100大体相同的方式来配置和操作。因而，将不再赘述。
控制器1200可以与主机和半导体存储器件1100耦接，并且被配置成响应于来自主机的请求而访问存储器件1100。例如，控制器1200可以被配置成控制半导体存储器件1100的读取、写入、擦除以及后台操作。控制器1200可以被配置成提供半导体存储器件1100和主机之间的接口。控制器1200可以被配置成驱动用于控制半导体存储器件1100的固件。
控制器1200可以包括：存储器接口1210、主机接口1220、错误检查和校正(ECC)电路1230、中央处理单元1240以及缓冲存储器1250。
存储器接口1210可以将从缓冲存储器1250传送的数据传送至半导体存储器件1100。存储器接口1210可以将从半导体存储器件1100读取的数据传送至缓冲存储器1250。存储器接口1210可以使用与非(NAND)快闪存储器的接口。换言之，控制器1200可以使用NAND快闪存储器接口来执行编程读取和擦除操作。
主机接口1220可以包括用于执行主机和控制器1200之间的数据交换的协议。在一个实施例中，主机接口1220可以被配置成经由诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、加强型小型硬盘接口(ESDI)协议、集成驱动电子(IDE)协议、私有协议的各种接口协议中的至少一种来与主机通信。
ECC电路1230可以利用传送至半导体存储器件1100的数据来产生奇偶校验位。产生的奇偶校验位可以被储存在半导体存储器件1100的半导体存储芯片中。ECC电路1230可以检测从半导体存储器件1100读取的数据中的错误。在检测出的错误在校正范围内时，ECC电路1230可以校正检测出的错误。
中央处理单元1240可以分析并处理从主机输入的信号。中央处理单元1240可以经由主机接口1220或存储器接口1210来控制主机或半导体存储器件1100。
中央处理单元1240可以根据用于控制半导体存储器件1100的固件来控制半导体存储器件1100。
缓冲存储器1250可以暂时储存从主机提供的编程数据、或者从半导体存储器件1100读取的数据。另外，缓冲存储器1250可以储存要储存在半导体存储器件1100中的元数据或者高速缓冲数据。在突然断电的情况下，储存在缓冲存储器1250中的元数据或高速缓冲数据可以被储存在半导体存储器件1100中。缓冲存储器1250可以包括DRAM、SRAM等。
控制器1200和半导体存储器件1100可以集成在一个半导体器件中。在一个实施例中，控制器1200和半导体存储器件1100可以集成在一个半导体器件中以配置存储卡。例如，控制器1200和半导体存储器件1100可以集成在一个半导体器件中以形成存储卡，诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑闪存(CF)卡、智能媒体卡(SM、SMC)、记忆棒、多媒体卡(MMC、RS-MMC以及MMCmicro)、SD卡(SD、miniSD、microSD以及SDHC)、以及通用闪存(UFS)。
控制器1200和半导体存储器件1100可以集成在单个半导体器件中。在一个实施例中，控制器1200和半导体存储器件1100可以集成在单个半导体器件中以形成存储卡，诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑闪存(CF)卡、智能媒体卡(SM、SMC)、记忆棒、多媒体卡(MMC、RS-MMC以及MMC微型)、SD卡(SD、迷你SD、微型SD以及SDHC)、以及通用闪存(UFS)。
控制器1200和半导体存储器件1100可以集成在一个半导体器件中以形成固态驱动(SSD)。SSD可以包括被配置成储存半导体存储器中的数据的储存设备。在存储系统1000用作SSD的情况下，可以显著地改善与存储系统1000连接的主机的操作速度。
在一个实例中，存储系统1000可以用作电子设备中的各种部件之一，所述电子设备诸如：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航设备、黑匣子、数码照相机、三维(3D)电视机、数字录音机、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器、用于在无线环境下发送/接收信息的设备、用于家庭网络的各种电子设备之一、用于计算机网络的各种电子设备之一、用于远程信息处理网络的各种电子设备之一、RFID设备、和/或用于计算系统的各种设备之一等。
在一个实施例中，半导体存储器件1100或存储系统1000可以采用各种方式来封装。例如，在各种实施例中，半导体存储器件1100或存储系统1000可以利用如下各种方法来封装，诸如封装上封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫包式管芯(die in waffle pack)、晶片形式管芯(die in wafer form)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外型封装(SOIC)、紧缩小外型封装(SSOP)、薄型小外型封装(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)、和/或晶片级处理层叠封装(WSP)等。
图13是说明图12中所示的存储系统1000的应用实例2000的框图。
参见图13，存储系统2000可以包括半导体存储器件2100和控制器2200。半导体存储器件2100可以包括多个半导体存储芯片。半导体存储芯片可以被分成多个组。
所述多个半导体存储芯片可以被分成多个组。如图12中所示，所述多个组可以经由第一通道CH1至第k通道CHk与控制器2200通信。
每个组可以经由单个公共通道与控制器2200通信。控制器2200可以采用如以上参照图12所述的控制器1200大体相同的方式来配置，并且可以控制半导体存储器件2100的多个存储芯片。
图13说明了与单个通道耦接的多个半导体存储芯片。然而，可以修改存储系统2000使得单个半导体存储芯片可以与单个通道耦接。
图14是说明包括以上参照图13所述的存储系统2000的计算系统3000的框图。
参见图13，计算系统3000可以包括：中央处理单元3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500以及存储系统2000。
存储系统2000可以经由系统总线3500与中央处理单元3100、RAM 3200、用户接口3300以及电源3400电耦接。经由用户接口3300提供的或者通过中央处理单元3100处理的数据可以被储存在存储系统2000中。
图14说明了经由控制器2200与系统总线3500耦接的半导体存储器件2100。然而，半导体存储器件2100可以与系统总线3500直接耦接。控制器2200的功能可以通过中央处理单元3100和RAM 3200来执行。
图14说明了以上参照图13描述的存储系统2000。然而，存储系统2000可以通过以上参照图12所述的存储系统1000来代替。在一个实施例中，计算系统3000可以包括以上分别参照图12和图13所述的存储系统1000和2000。
半导体存储器件可以包括如以上参照图1至图14所述的存储器单元阵列和外围电路。存储器单元阵列可以包括布置在多个字线和多个位线之间的交叉处的多个存储器单元。在编程操作期间，外围电路可以在第n编程循环中将第一编程脉冲施加至与存储器单元耦接的多个字线，以及确定存储器单元之中的快单元和慢单元。外围电路可以在第n+1编程循环中将验证电压作为偏置电压施加至与快单元耦接的位线，以及将第一编程脉冲增加了步进电压和验证电压之和的第二编程脉冲施加至存储器单元。
当判断快单元和慢单元时，外围电路可以在存储器单元之中施加验证电压，以及将阈值电压低于验证电压的单元判断为慢单元，而将阈值电压高于验证电压的单元判断为快单元。
验证电压可以是一些存储器单元达到的n目标电平与其余的存储器单元或者一些存储器单元达到的n+1目标电平之间的差值。
当判断存储器单元之中的快单元和慢单元时，外围电路可以判断是否至少一个存储器单元已达到对应单元的目标电平，以及可以在至少一个存储器单元已达到对应单元的目标电平时判断快单元和慢单元。
根据本发明，阈值电压分布变窄，并且编程时间可以减少。
通过以上实施例可以看出，本申请提供了以下的技术方案。
1.一种半导体存储器件的编程方法，所述编程方法包括以下步骤：
在至少一个编程循环中，
将第一编程脉冲施加至第一存储器单元组；
将第二编程脉冲施加至第二存储器单元组；以及
判断所述第一存储器单元组中的第一快单元和第一慢单元，以及
在所述至少一个编程循环之后的编程循环中，
将所述第一编程脉冲增加了步进电压的第三编程脉冲施加至所述第一存储器单元组中的所述第一快单元；以及
将所述第二编程脉冲增加了所述步进电压的第四编程脉冲施加至所述第一存储器单元组中的所述第一慢单元和所述第二存储器单元组。
2.如技术方案1所述的编程方法，其中，所述第一存储器单元组和所述第二存储器单元组被编程至不同的目标电压电平。
3.如技术方案2所述的编程方法，其中，所述第二存储器单元组被编程至比所述第一存储器单元组更高的目标电压电平。
4.如技术方案3所述的编程方法，其中，所述第二存储器单元组包括被编程至不同目标电压电平的单元。
5.如技术方案1所述的编程方法，其中，判断所述第一存储器单元组中的所述第一快单元和所述第一慢单元包括以下步骤：
施加验证电压；以及
将阈值电压低于所述验证电压的单元判断为所述第一慢单元，而将阈值电压高于所述验证电压的单元判断为所述第一快单元。
6.如技术方案5所述的编程方法，其中，所述验证电压是所述第二存储器单元组的编程起始电压和所述第一存储器单元组的编程起始电压之间的差值。
7.如技术方案1所述的编程方法，其中，判断所述第一存储器单元组中的所述第一快单元和所述第一慢单元包括以下步骤：
判断是否所述第一存储器单元组中的至少一个单元已达到所述至少一个单元的目标电压电平；以及
在所述第一存储器单元组中的所述至少一个单元已达到所述至少一个单元的目标电压电平时，判断所述第一快单元和所述第一慢单元。
8.如技术方案1所述的编程方法，其中，所述至少一个编程循环还包括以下步骤：
将第五编程脉冲施加至第三存储器单元组；以及
判断所述第二存储器单元组中的第二快单元和第二慢单元，以及
所述至少一个编程循环之后的编程循环还包括以下步骤：
将所述第五编程脉冲增加了所述步进电压的第六编程脉冲施加至所述第二存储器单元组中的所述第二慢单元和所述第三存储器单元组，
其中，将所述第四编程脉冲施加至所述第一存储器单元组中的所述第一慢单元和所述第二存储器单元组中的所述第二快单元。
9.一种半导体存储器件，包括：
存储器单元阵列，所述存储器单元阵列包括与多个字线耦接的多个存储器单元；以及
外围电路，适用于：在编程操作期间，在至少一个编程循环中将第一编程脉冲施加至与第一存储器单元组耦接的第一字线、将第二编程脉冲施加至与第二存储器单元组耦接的第二字线、以及判断所述第一存储器单元组中的第一快单元和第一慢单元，所述外围电路适用于：在所述至少一个编程循环之后的编程循环中，将所述第一编程脉冲增加了步进电压的第三编程脉冲施加至所述第一字线之中的与所述第一快单元耦接的字线、以及将所述第二编程脉冲增加了所述步进电压的第四编程脉冲施加至所述第一字线之中的与所述第一慢单元耦接的字线和所述第二字线。
10.如技术方案9所述的半导体存储器件，其中，所述第一存储器单元组和所述第二存储器单元组被编程至不同的目标电压电平。
11.如技术方案10所述的半导体存储器件，其中，所述第二存储器单元组被编程至比所述第一存储器单元组更高的目标电压电平。
12.如技术方案11所述的半导体存储器件，其中，所述第二存储器单元组包括被编程至不同目标电压电平的单元。
13.如技术方案9所述的半导体存储器件，其中，当判断所述第一存储器单元组中的所述第一快单元和所述第一慢单元时，所述外围电路将验证电压施加至所述第一字线，以及将阈值电压低于所述验证电压的单元判断为所述第一慢单元，而将阈值电压高于所述验证电压的单元判断为所述第一快单元。
14.如技术方案13所述的半导体存储器件，其中，所述验证电压是所述第二存储器单元组的编程起始电压和所述第一存储器单元组的编程起始电压之间的差值。
15.如技术方案9所述的半导体存储器件，其中，当判断所述第一存储器单元组中的所述第一快单元和所述第一慢单元时，所述外围电路判断是否所述第一存储器单元组中的至少一个单元已达到所述至少一个单元的目标电压电平，以及在所述第一存储器单元组中的所述至少一个单元已达到所述至少一个单元的目标电压电平时判断所述第一快单元和所述第一慢单元。
16.如技术方案9所述的半导体存储器件，其中，所述外围电路在所述至少一个编程循环中将第五编程脉冲施加至与第三存储器单元组耦接的第三字线，以及判断所述第二存储器单元组中的第二快单元和第二慢单元，以及
所述外围电路将所述第五编程脉冲增加了所述步进电压的第六编程脉冲施加至所述第二字线之中的与所述第二慢单元耦接的字线和所述第三字线，以及在所述至少一个编程循环之后的编程循环中将所述第四编程脉冲施加至所述第一字线之中的与所述第一慢单元耦接的字线以及所述第二字线之中的与所述第二快单元耦接的字线。
17.一种半导体存储器件的编程方法，所述编程方法包括以下步骤：
在至少一个编程循环中，
将第一编程脉冲施加至存储器单元；以及
判断所述存储器单元之中的快单元和慢单元，以及
在所述至少一个编程循环之后的编程循环中，
将验证电压作为偏置电压施加至与所述快单元耦接的位线；以及
将所述第一编程脉冲增加了所述步进电压和所述验证电压之和的第二编程脉冲施加至所述存储器单元。
18.如技术方案17所述的编程方法，其中，判断所述存储器单元之中的所述快单元和所述慢单元包括以下步骤：
施加所述验证电压；以及
将阈值电压低于所述验证电压的单元判断为所述慢单元，而将阈值电压高于所述验证电压的单元判断为所述快单元。
19.如技术方案18所述的编程方法，其中，所述验证电压是一些存储器单元达到的n目标电压电平与其余的存储器单元或者一些存储器单元达到的n+1目标电压电平之间的差值，n是大于零的整数。
20.如技术方案17所述的编程方法，其中，判断所述存储器单元之中的所述快单元和所述慢单元包括以下步骤：
判断是否至少一个存储器单元已达到所述至少一个存储器单元的目标电压电平；以及
在所述至少一个存储器单元已达到所述至少一个存储器单元的目标电压电平时，判断所述快单元和所述慢单元。

Claims (13)

1.一种半导体存储器件的编程方法，所述编程方法包括以下步骤：
在至少一个编程循环中，
将第一编程脉冲施加至第一存储器单元组；
将第二编程脉冲施加至第二存储器单元组，所述第二编程脉冲相比于所述第一编程脉冲具有更高的电压电平；以及
判断所述第一存储器单元组中的第一快单元和第一慢单元，所述第一快单元具有高于验证电压的阈值电压，而所述第一慢单元具有低于所述验证电压的阈值电压，以及
在所述至少一个编程循环之后的编程循环中，
将所述第一编程脉冲增加了步进电压的第三编程脉冲施加至所述第一存储器单元组中的所述第一快单元；以及
将所述第二编程脉冲增加了所述步进电压的第四编程脉冲施加至所述第一存储器单元组中的所述第一慢单元以及施加至所述第二存储器单元组，
其中，相比于所述第一存储器单元组，所述第二存储器单元组被编程至更高的目标电压电平。
2.如权利要求1所述的编程方法，其中，所述第二存储器单元组包括分别被编程至不同的目标电压电平的多个单元。
3.如权利要求1所述的编程方法，其中，所述验证电压是所述第一编程脉冲与所述第二编程脉冲之间的差值。
4.如权利要求1所述的编程方法，其中，所述至少一个编程循环还包括以下步骤：
将第五编程脉冲施加至第三存储器单元组；以及
判断所述第二存储器单元组中的第二快单元和第二慢单元，以及
所述至少一个编程循环之后的编程循环还包括以下步骤：
将所述第五编程脉冲增加了所述步进电压的第六编程脉冲施加至所述第二存储器单元组中的所述第二慢单元以及施加至所述第三存储器单元组，
其中，所述第四编程脉冲被施加至所述第一存储器单元组中的所述第一慢单元和所述第二存储器单元组中的所述第二快单元。
5.如权利要求1所述的编程方法，其中，所述验证电压低于所述第一存储器单元组的目标电压电平。
6.如权利要求1所述的编程方法，其中，如果所述第一存储器单元组中的至少一个单元已经达到所述第一存储器单元组的目标电压电平，则执行所述判断。
7.如权利要求1所述的编程方法，其中，所述至少一个编程循环还包括：在所述第三编程脉冲被施加至所述第一快单元时，将验证电压作为偏置电压施加至与所述第一快单元耦接的位线。
8.一种半导体存储器件，包括：
存储器单元阵列，所述存储器单元阵列包括与多个字线耦接的多个存储器单元；以及
外围电路，被配置成：在编程操作期间：
在至少一个编程循环中将第一编程脉冲施加至与所述多个字线之中选中的字线耦接的第一存储器单元组、将相比于所述第一编程脉冲而具有更高的电压电平的第二编程脉冲施加至与所述选中的字线耦接的第二存储器单元组、以及判断所述第一存储器单元组中的第一快单元和第一慢单元，所述第一快单元具有高于验证电压的阈值电压，而所述第一慢单元具有低于所述验证电压的阈值电压；以及
在所述至少一个编程循环之后的编程循环中，将所述第一编程脉冲增加了步进电压的第三编程脉冲施加至所述第一快单元、以及将所述第二编程脉冲增加了所述步进电压的第四编程脉冲施加至所述第一慢单元以及施加至所述第二存储器单元组，
其中，所述第二存储器单元组的目标电压电平高于所述第一存储器单元组的目标电压电平。
9.如权利要求8所述的半导体存储器件，其中，所述验证电压是所述第一编程脉冲与所述第二编程脉冲之间的差值。
10.如权利要求8所述的半导体存储器件，其中，在所述至少一个编程循环中，所述外围电路将第五编程脉冲施加至与所述选中的字线耦接的第三存储器单元组，以及判断所述第二存储器单元组中的第二快单元和第二慢单元，以及
在所述至少一个编程循环之后的编程循环中，所述外围电路将所述第五编程脉冲增加了所述步进电压的第六编程脉冲施加至所述第二慢单元，以及将所述第四编程脉冲施加至所述第一慢单元。
11.如权利要求8所述的半导体存储器件，其中，所述验证电压低于所述第一存储器单元组的目标电压电平。
12.如权利要求8所述的半导体存储器件，其中，如果所述第一存储器单元组中的至少一个单元已经达到所述第一存储器单元组的目标电压电平，则所述外围电路判断所述第一快单元和所述第一慢单元。
13.如权利要求8所述的半导体存储器件，其中，在所述第三编程脉冲被施加至所述第一快单元时，所述外围电路将所述验证电压作为偏置电压施加至与所述第一快单元耦接的位线。
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