JP2018156708A - 記憶装置およびメモリコントローラ - Google Patents

Abstract

【課題】 向上されたデータ読み出し精度が可能なメモリコントローラを提供する。
【解決手段】 一実施形態によるメモリコントローラは、直列接続された複数のセルトランジスタと、複数のセルトランジスタのそれぞれのゲートとそれぞれ接続された複数のワード線と、第１データラッチと、第２データラッチと、を備える記憶装置に、複数のワード線の１つに正の電圧を印加する第１指示を送信するように構成されている。メモリコントローラは、さらに、第１指示の送信後に記憶装置からのデータの出力を指示する第２指示を送信する前に、第２指示と異なりかつ第１データラッチから第２データラッチへのデータへのコピーを指示する第３指示と異なる第４指示を送信する、ように構成されている。
【選択図】 図１

Description

実施形態は、概して記憶装置およびメモリコントローラに関する。

３次元に配列されたメモリセルを含んだ記憶装置が知られている。

特開２０１６−１７０８３５号公報

向上されたデータ読み出し精度が可能な記憶装置およびメモリコントローラを提供しようとするものである。

一実施形態によるメモリコントローラは、直列接続された複数のセルトランジスタと、複数のセルトランジスタのそれぞれのゲートとそれぞれ接続された複数のワード線と、第１データラッチと、第２データラッチと、を備える記憶装置に、複数のワード線の１つに正の電圧を印加する第１指示を送信するように構成されている。メモリコントローラは、さらに、第１指示の送信後に記憶装置からのデータの出力を指示する第２指示を送信する前に、第２指示と異なりかつ第１データラッチから第２データラッチへのデータへのコピーを指示する第３指示と異なる第４指示を送信する、ように構成されている。

第１実施形態のメモリコントローラの機能ブロックおよび関連する要素を示す。 第１実施形態の記憶装置の機能ブロックを示す。 第１実施形態のブロックの要素および接続、ならびに関連する要素を示す。 第１実施形態のブロックの構造の例を示す。 第１実施形態のセルトランジスタの閾値電圧の分布の例を示す。 第１実施形態のロウデコーダ、ドライバ、および関連する機能ブロックの要素および接続の例を示す。 第１実施形態のメモリコントローラおよび記憶装置の動作のフローを示す。 第１実施形態での始動条件の第１例についてのＷＬバイアスの始動のタイミングを示す。 第１実施形態での始動条件の第２例についてのＷＬバイアスの始動のタイミングを示す。 第１実施形態での始動条件の第３例についてのＷＬバイアスの始動のタイミングを示す。 第１実施形態での始動条件の第４例についてのＷＬバイアスの始動のタイミングを示す。 第１実施形態でのＷＬバイアスの第１例の間の信号ＤＱの第１例を示す。 第１実施形態の単レベル読み出しの間の記憶装置のいくつかの配線の電圧を時間に沿って示す。 第１実施形態でのＷＬバイアスの第１例の間の信号ＤＱの第２例を示す。 第１実施形態でのＷＬバイアスでの電圧の例を示す。 セルアレイへのアクセスの間のいくつかの配線の電圧の例を示す。 データ読み出し間隔とフェイルビット数との関係を示す。 データ読み出し間隔とフェイルビット数との関係の別の形態を示す。 第２実施形態の記憶装置の機能ブロックを示す。 第２実施形態の記憶装置の動作のフローを示す。 第３実施形態の記憶装置の機能ブロックの一部を示す。 第３実施形態の検知部とブロックとの関係を示す。 第３実施形態の検知部とブロックとの関係の別の例を示す。 第３実施形態の記憶装置の機能ブロックの一部の別の例を示す。 第３実施形態の検知回路の詳細の第１例を示す。 第３実施形態の検知回路の詳細の第２例を示す。 第３実施形態の容量素子の構造の第１例を示す。 第３実施形態の容量素子の構造の第２例を示す。 第３実施形態の容量素子の構造の第３例を示す。 第４実施形態の記憶装置の機能ブロックの一部を示す。 第４実施形態の検知部の詳細の第１例を示す。 第４実施形態の検知部の詳細の第２例を示す。 第４実施形態の記憶装置の動作のフローを示す。 第５実施形態の記憶装置の動作のフローを示す。

以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能および構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される場合がある。図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なり得る。ある実施形態についての記述はすべて、明示的にまたは自明的に排除されない限り、別の実施形態の記述としても当てはまる。

各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。このため、各機能ブロックがこれらのいずれでもあることが明確となるように、概してそれらの機能の観点から記述される。各機能ブロックが、以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。

実施形態の方法のフローにおけるいずれのステップも、例示の順序に限定されず、そうでないと示されない限り、例示の順序とは異なる順序でおよび（または）別のステップと並行して起こることが可能である。

本明細書および特許請求の範囲において、ある第１要素が別の第２要素に「接続されている」とは、第１要素が直接的または常時あるいは選択的に導電性となる要素を介して第２要素に接続されていることを含む。

（第１実施形態）
＜１−１．構造（構成）＞
図１は、第１実施形態の記憶装置（半導体記憶装置）１と関連する要素を示す。図１に示されるように、記憶装置１は、メモリコントローラ２により制御される。メモリコントローラ２は、ホスト装置３から命令を受け取り、受け取られた命令に基づいて記憶装置１を制御する。

メモリコントローラ２は、ホストインターフェイス２１、ＣＰＵ（central processing unit）２２、ＲＡＭ（random access memory）２３、ＲＯＭ（read only memory）２４、メモリインターフェイス２５、ＷＬバイアスコントローラ２６、タイマ２７、および温度センサ２８を含む。ＲＯＭ２４に保持されかつＲＡＭ２３上にロードされたファームウェア（プログラム）がＣＰＵ２２によって実行されることによって、メモリコントローラ２は種々の動作、およびホストインターフェイス２１ならびにメモリインターフェイス２５の機能の一部、ＷＬバイアスコントローラ２６の機能の一部または全部を実行する。ＲＡＭ２３は、さらに、データを一時的に保持し、バッファおよびキャッシュとしての機能を有する。データは、記憶装置１に書き込まれるデータ、記憶装置１から読み出されたデータ、ホスト装置３から受け取られたデータ、ホスト装置３に送信されるデータ、および管理データを含む。

ホストインターフェイス２１は、バスを介してホスト装置３と接続され、メモリコントローラ２とホスト装置３との通信を司る。メモリインターフェイス２５は、記憶装置１と接続され、メモリコントローラ２と記憶装置１との通信を司る。ＷＬバイアスコントローラ２６は、記憶装置１中のワード線ＷＬ（図示せず）の電圧を制御するための処理を制御する。タイマ２７は、任意の時間間隔で始動からの経過時間を計測し、経過時間を出力することができる。温度センサ２８は、温度センサ２８の位置での温度を計測し、現在の温度を示す情報（温度情報）を保持する。

図２は、第１実施形態の記憶装置１の機能ブロックを示す。図２に示されるように、記憶装置１は、メモリセルアレイ（セルアレイ）１０、入出力回路１１、入出力制御回路１２、シーケンサ（制御回路）１３、電位生成回路１４、ドライバ１５、センスアンプ１６、カラムデコーダ１７、データラッチセット１８、およびロウデコーダ１９等の要素を含む。

セルアレイ１０は複数のメモリブロック（ブロック）ＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を含む。ブロックＢＬＫは、例えばデータの消去単位であり、各ブロックＢＬＫ中のデータは一括して消去される。１つのブロックＢＬＫより小さい単位（例えばブロックＢＬＫの半分）でデータが消去されてもよい。

各ブロックＢＬＫは複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、…）の集合である。各ストリングユニットＳＵは複数のＮＡＮＤストリング（ストリング）ＳＴＲ（ＳＴＲ０、ＳＴＲ１、…）（図示せず）の集合である。ストリングＳＴＲは、複数のメモリセルトランジスタ（セルトランジスタ）ＭＴを含む。

入出力回路１１および入出力制御回路１２は、ＮＡＮＤバスを介して、メモリコントローラ２と接続されている。ＮＡＮＤバスは、信号￣ＣＥ、ＣＬＥ、ＡＬＥ、￣ＷＥ、￣ＲＥ、￣ＷＰ、信号ＤＱ（ＤＱ０〜ＤＱ７）、およびデータストローブ信号ＤＱＳならびに￣ＤＱＳを伝送する。本明細書において、信号の名称の前の記「￣」は、記号￣のない名称の信号の反転論理を示し、信号がローレベルの場合にアサートされていることを意味する。

入出力回路１１は、信号ＤＱを受け取り、信号ＤＱを送信する。入出力回路１１は、また、データストローブ信号ＤＱＳならびに￣ＤＱＳを受け取り、データストローブ信号ＤＱＳならびに￣ＤＱＳを送信する。入出力制御回路１２は、メモリコントローラ２から種々の制御信号を受け取り、制御信号に基づいて、入出力回路１１を制御する。制御信号は、信号￣ＣＥ、ＣＬＥ、ＡＬＥ、￣ＷＥ、￣ＲＥ、￣ＷＰ、およびデータストローブ信号ＤＱＳならびに￣ＤＱＳを含む。

信号ＤＱ（ＤＱ０〜ＤＱ７）は、例えば８ビットの幅を有し、データの実体であり、コマンド（ＣＭＤ）、書き込みデータまたは読み出しデータ（ＤＡＴ）、アドレス信号（ＡＤＤ）、ステータスデータ（ＳＴＡ）等を含む。

アサートされている信号￣ＣＥは、記憶装置１をイネーブルにする。アサートされている信号ＣＬＥは、この信号ＣＬＥと並行して記憶装置１に入力される信号ＤＱがコマンドＣＭＤであることを記憶装置１に通知する。アサートされている信号ＡＬＥは、この信号ＡＬＥと並行して記憶装置１に入力される信号ＤＱがアドレス信号ＡＤＤであることを記憶装置１に通知する。アサートされている信号￣ＷＥは、この信号￣ＷＥと並行して記憶装置１に入力される信号ＤＱを記憶装置１に記憶させることを指示する。アサートされている信号￣ＲＥは、記憶装置１に信号ＤＱを出力することを指示する。アサートされている信号￣ＷＰは、データ書き込みおよび消去の禁止を記憶装置１に指示する。信号ＲＹ／￣ＢＹは、記憶装置１がレディー状態であるか、ビジー状態であるかを示し、ローレベルによってビジー状態を示す。記憶装置１は、レディー状態においてメモリコントローラ２からの命令を受け付け、ビジー状態においてメモリコントローラ２からの命令を受け付けない。

メモリコントローラ２から記憶装置１に向かう信号ＤＱＳおよび￣ＤＱＳは、信号ＤＱを出力するタイミングを記憶装置１に指示する。記憶装置１からメモリコントローラ２に向かう信号ＤＱＳおよび￣ＤＱＳは、信号ＤＱを出力するタイミングをメモリコントローラ２に通知する。

シーケンサ１３は、入出力回路１１からコマンドＣＭＤおよびアドレス信号ＡＤＤを受け取り、コマンドＣＭＤおよびアドレス信号ＡＤＤに基づいて、電位生成回路１４、ドライバ１５、センスアンプ１６、およびカラムデコーダ１７を制御する。

電位生成回路１４は、記憶装置１の外部から電源電位を受け取り、電源電位から複数の電位（電圧）を生成する。生成された電位は、ドライバ１５およびセンスアンプ１６等の要素に供給される。種々の電位の印加により、記憶装置１中の種々の要素および配線に電圧が印加される。ドライバ１５は、電位生成回路１４によって生成された電位を受け取り、受け取られた電位のうちの選択されたものをロウデコーダ１９に供給する。

ロウデコーダ１９は、ドライバ１５から種々の電位を受け取り、入出力回路１１からアドレス信号ＡＤＤを受け取り、受け取られたアドレス信号ＡＤＤに基づいて１つのブロックＢＬＫを選択し、選択されたブロックＢＬＫにドライバ１５からの電位を転送する。

センスアンプ１６は、セルトランジスタＭＴの状態をセンスし、センスされた状態に基づいて読み出しデータを生成し、また、書き込みデータをセルトランジスタＭＴに転送する。

データラッチセット１８は、入出力回路１１からの書き込みデータＤＡＴを保持し、書き込みデータＤＡＴをセンスアンプ１６に供給する。また、データラッチセット１８は、センスアンプ１６から読み出しデータＤＡＴを受け取り、カラムデコーダ１７の制御に従って、読み出しデータＤＡＴを入出力回路１１に供給する。カラムデコーダ１７は、アドレス信号ＡＤＤに基づいて、データラッチセット１８を制御する。

＜１−１−１．ブロック＞
図３は、セルアレイ１０の一部の要素および接続の例を示し、１つのブロックＢＬＫ０の要素および接続、ならびに関連する要素を示す。複数の（例えば全ての）ブロックＢＬＫは、みな図３に示される要素および接続を含む。

１つのブロックＢＬＫは、複数のストリングユニットＳＵ０〜ＳＵ３を含む。１つのブロックＢＬＫが１つのストリングユニットＳＵのみを含んでいてもよい。

ｍ（ｍは自然数）本のビット線ＢＬ０〜ＢＬｍ−１の各々は、各ブロックＢＬＫにおいて、ストリングユニットＳＵ０〜ＳＵ３の各々からの１つのストリングＳＴＲと接続されている。

各ストリングＳＴＲは、１つの選択ゲートトランジスタＳＴ、複数（例えば８つ）のメモリセルトランジスタＭＴ、および１つの選択ゲートトランジスタＤＴ（ＤＴ０〜ＤＴ３）を含む。トランジスタＳＴ、ＭＴ、およびＤＴは、この順で、ソース線ＣＥＬＳＲＣと１つのビット線ＢＬとの間に直列に接続されている。セルトランジスタＭＴは、制御ゲート電極（ワード線ＷＬ）、および周囲から絶縁された電荷蓄積層を含み、電荷蓄積層中の電荷の量に基づいてデータを不揮発に保持することができる。

相違する複数のビット線ＢＬとそれぞれ接続された複数のストリングＳＴＲは１つのストリングユニットＳＵを構成する。各ストリングユニットＳＵにおいて、セルトランジスタＭＴ０〜ＭＴ７の制御ゲート電極（ゲート）は、ワード線ＷＬ０〜ＷＬ７とそれぞれ接続されている。さらに、各ブロックＢＬＫにおいて、相違するストリングユニットＳＵ中の同じアドレスのワード線ＷＬも相互に接続されている。１つのストリングユニットＳＵ中でワード線ＷＬを共有するセルトランジスタＭＴの組は、セルユニットＣＵと称される。

トランジスタＤＴ０〜ＤＴ３はストリングユニットＳＵ０〜ＳＵ３にそれぞれ属する。各α＝０〜３の各々の場合について、ストリングユニットＳＵαの複数のストリングＳＴＲの各々のトランジスタＤＴαのゲートは選択ゲート線ＳＧＤＬαに接続されている。トランジスタＳＴのゲートは、選択ゲート線ＳＧＳＬに接続されている。

各ブロックＢＬＫは、図４に示される構造を有する。図４に示されるように、ストリングユニットＳＵは基板ｓｕｂ上に設けられている。基板ｓｕｂは、ｘｙ面に沿って広がり、表面の領域においてｐ型のウェルｐｗを含む。各ストリングユニットＳＵは、ｘ軸に沿って並ぶ複数のストリングＳＴＲを含む。各ストリングＳＴＲは、半導体の柱（ピラー）ＰＬを含む。柱ＰＬは、ｚ軸に沿って延び、下端においてウェルｐｗと接し、トランジスタＭＴ、ＤＴ、およびＳＴのチャネルが形成されるチャネル領域およびボディとして機能する。柱ＰＬの上端は、導電性のプラグＣＰＰを介して導電体ＣＴと接続されている。導電体ＣＴはｙ軸に沿って延び、１つのビット線ＢＬとして機能し、ｘ軸上で別の座標に位置する導電体ＣＴと間隔を有する。柱ＰＬの側面はトンネル絶縁体（層）ＩＴにより覆われている。トンネル絶縁体ＩＴは、ウェルｐｗ上にも位置する。トンネル絶縁体ＩＴの側面は、電荷蓄積層ＣＡにより覆われている。電荷蓄積層ＣＡは、絶縁性または導電性であり、側面をブロック絶縁体（層）ＩＢにより覆われている。

各ストリングユニットＳＵにおいて、ウェルｐｗの上方に、１つの導電体ＣＳ、複数（例えば８つ）の導電体ＣＷ、および複数（例えば３つ）の導電体ＣＤが設けられている。複数の導電体ＣＳが設けられていてもよい。導電体ＣＳ、ＣＷ、およびＣＤは、この順で間隔を有してｚ軸に沿って並び、ｘ軸に沿って延び、ブロック絶縁体ＩＢと接している。導電体ＣＳは、また、ウェルｐｗの表面とともにトンネル絶縁体ＩＴを挟む。導電体ＣＳ、ＣＷ、およびＣＤは、それぞれ、選択ゲート線ＳＧＳＬ、ワード線ＷＬ０〜ＷＬ７、および選択ゲート線ＳＧＤＬとして機能する。各ストリングユニットＳＵにおいて、導電体ＣＳ、ＣＷ、およびＣＤは、このストリングユニットＳＵ中の全ての柱ＰＬの側面上のブロック絶縁体ＩＢと内部において接している。

柱ＰＬ、トンネル絶縁体ＩＴ、電荷蓄積層ＣＡ、およびブロック絶縁体ＩＢのうちの導電体ＣＳ、ＣＷ、およびＣＤと交わる部分は、それぞれ選択ゲートトランジスタＳＴ、セルトランジスタＭＴ、および選択ゲートトランジスタＤＴとして機能する。柱ＰＬを共有しかつｚ軸に沿って並ぶトランジスタＳＴ、ＭＴ、およびＤＴは、１つのストリングＳＴＲを構成する。

ウェルｐｗの表面内の領域には、ｐ^＋型不純物の拡散層Ｄｐが設けられている。拡散層Ｄｐは、導電性のプラグＣＰＷを介して、導電体ＣＣＷと接続されている。プラグＣＰＷは、ｘｚ面に沿って広がる。

ウェルｐｗの表面の領域内には、ｎ^＋型不純物の拡散層Ｄｎがさらに設けられている。拡散層Ｄｎは、導電性のプラグＣＰＳを介して、導電体ＣＣＳと接続されている。導電体ＣＣＷは、ソース線ＣＥＬＳＲＣとして機能する。

基板ｓｕｂ上で、導電体ＣＳ、ＣＷ、ＣＤ、ＣＣＳ、およびＣＣＷ、ならびにプラグＣＰＳおよびＣＰＷが設けられていない領域は、絶縁体ＩＩＬ１を設けられている。

＜１−１−２．セルトランジスタ＞
図５を参照して、セルトランジスタＭＴについて記述される。記憶装置１は、１つのセルトランジスタＭＴにおいて２ビット以上のデータを保持することができる。図５は、プログラムの結果、１セルトランジスタ当たり３ビットのデータを保持するセルトランジスタＭＴの閾値電圧の分布を示す。各セルトランジスタＭＴの閾値電圧は、保持されるデータに応じた値を有する。セルトランジスタＭＴ当たり３ビットの記憶の場合、各セルトランジスタＭＴは、８つの閾値電圧のうちのいずれかを有し得る。８つの閾値電圧は、“１１１” データ、“１１０”データ、“１００”データ、“０００”データ、“０１０”データ、“０１１”データ、“００１”データ、および“１０１”データをそれぞれ保持している状態である。

ある同じ３ビットデータを保持する複数のセルトランジスタＭＴであっても、セルトランジスタＭＴの特性のばらつき等に起因して、互いに相違する閾値電圧を有し得る。このため、ある同じデータを保持する複数のトランジスタＭＴの閾値電圧は１つの分布を形成する。分布はＥｒ、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、およびＧレベルと称される。

読み出し対象のセルトランジスタＭＴによって保持されているデータの判別のために、当該セルトランジスタＭＴの閾値電圧が属するレベルが判断される。レベルの判断のために、読み出し電圧ＶＡ、ＶＢ、ＶＣ、ＶＤ、ＶＥ、ＶＦ、およびＶＧが用いられる。以下、電圧ＶＡ、ＶＢ、ＶＣ、ＶＤ、ＶＥ、ＶＦ、およびＶＧを含め、レベルの判断ために読み出し対象のセルトランジスタＭＴに印加されるある値の電圧は、読み出し電圧ＶＣＧＲと称される場合がある。

読み出し対象のセルトランジスタＭＴの閾値電圧がある読み出し電圧ＶＣＧＲを超えているか否かが、このセルトランジスタＭＴの閾値電圧が属するレベルの判定に用いられる。読み出し電圧ＶＣＧＲ以上の閾値電圧を有するセルトランジスタＭＴは、制御ゲート電極において読み出し電圧ＶＣＧＲを受け取ってもオフを維持する。一方、読み出し電圧ＶＣＧ未満の閾値電圧を有するセルトランジスタＭＴは、制御ゲート電極において読み出し電圧ＶＣＧＲを受け取っていると、オンしている。電圧ＶＲＥＡＤは、非読み出し対象のセルユニットＣＵのセルトランジスタＭＴのワード線ＷＬに印加され、いずれのレベルにあるセルトランジスタＭＴの閾値電圧より高い。

１つのセルユニットＣＵのセルトランジスタＭＴのある同じ位置のビットのデータの組は、１つのページを構成する。

＜１−１−３．ロウデコーダ＞
図６は、第１実施形態のロウデコーダ２０、ドライバ１５、および関連する機能ブロックの要素および接続の例を示す。図６に示されるように、電位生成回路１４は、電位ＶＰＧＭ、ＶＰＡＳＳ、ＶＣＧＲ、およびＶＲＥＡＤ等の電位を生成し、これらをドライバ１５に供給する。

ドライバ１５は、ドライバＳＧＤｄｒｖ０〜ＳＧＤｄｒｖ３、ドライバＳＧＳｄｒｖ、およびドライバＣＧｄｒｖ０〜ＣＧｄｒｖ７を含む。ドライバＳＧＤｄｒｖ０〜ＳＧＤｄｒｖ３、ＳＧＳｄｒｖ、およびＣＧｄｒｖ０〜ＣＧｄｒｖ７は、電位生成回路１４から種々の電位を受け取る。ドライバＳＧＤｄｒｖ０〜ＳＧＤｄｒｖ３、ＳＧＳｄｒｖ、およびＣＧｄｒｖ０〜ＣＧｄｒｖ７は、受け取られた電位を、それぞれ、配線ＳＧＤ０〜ＳＧＤ３、ＳＧＳ、およびＣＧ０〜ＣＧ７に供給する。

各β（βは０または自然数）について、配線ＳＧＤ０〜ＳＧＤ３、ＳＧＳ、およびＣＧ０〜ＣＧ７は、それぞれ、対応する１つのトランジスタＸＦＲβを介して、ブロックＢＬＫβの選択ゲート線ＳＧＤＬ０〜ＳＧＤＬ３およびＳＧＳＬ、ならびにワード線ＷＬ０〜ＷＬ７に接続されている。各βについて、トランジスタＸＦＲβは、ゲートにおいて、ブロックデコーダ１９ａβから、ブロック選択線ＢＳＬβ上で信号を受け取る。ブロックデコーダ１９ａ（１９ａ０〜１９ａβ）は、ロウデコーダ１９に含まれており、ブロックアドレス信号を受け取る。ブロックアドレス信号は、アドレス信号ＡＤＤの一部である。ブロックアドレス信号ＡＤＤによって、１つのブロックデコーダ１９ａが選択され、選択されたブロックデコーダ１９ａβが、アサートされている信号をトランジスタＸＦＲβに供給する。この結果、選択されたブロックＢＬＫβのみの選択ゲート線ＳＧＤＬ０〜ＳＧＤＬ３およびＳＧＳＬ、ならびにワード線ＷＬ０〜ＷＬ７が、ドライバ１５からの電位を受け取る。

＜１−２．動作＞
図７は、第１実施形態のメモリコントローラおよび記憶装置の動作のフローを示す。図７に示されるように、メモリコントローラ２は、通常状態に移行する（ステップＳ１）。通常状態は、例えばメモリコントローラ２が外部から電源供給を受けていて、何らかの動作を行える間の、メモリコントローラ２の状態を指し、また、メモリコントローラ２が記憶装置１にアクセス可能な状態および（または）記憶装置１がメモリコントローラ２からのアクセスを受け付ける状態であり得る。

図７に示されるように、メモリコントローラ２は、任意の動作または振る舞いを行う（ステップＳ２）。任意の動作または振る舞いは、メモリコントローラ２が通常状態の間に行い得るあらゆる動作または振る舞いを含み、例えば、ホスト装置３とのあらゆる通信、および記憶装置１とのあらゆる通信を含む。記憶装置１との通信は、例えば記憶装置１へのコマンドまたはデータの送信、記憶装置１からのデータの受信を含む。また、任意の動作または振る舞いは、メモリコントローラ２がホスト装置３および記憶装置１と何らの通信も行わない状態を含む。そのような状態は、例えばメモリコントローラ２中で何らかの処理が行われている状態、およびメモリコントローラ２が何らの処理も行わずに待機している状態を含む。

ステップＳ３において、ＷＬバイアスコントローラ２６は、後述のステップＳ６で行われるＷＬバイアスの始動条件が満たされているかを判断するための情報を参照する。情報は、メモリコントローラ２が利用可能な種々の情報のうち、ＷＬバイアスコントローラ２６によって採用されている始動条件に基づいて選択されたものである。

始動条件が満たされていない（ステップＳ４のＮｏ分岐）場合、フローはステップＳ２に戻る。すなわち、メモリコントローラ２が通常状態の間に任意の動作または振る舞いを行いながら、ＷＬバイアスコントローラ２６は監視を行い、監視の間にステップＳ３のように情報を参照する。

ステップＳ４で始動条件が満たされている場合（Ｙｅｓ分岐）、ＷＬバイアスコントローラ２６は記憶装置１にＷＬバイアスを指示する（ステップＳ５）。記憶装置１は、指示を受け取ると、ＷＬバイアスを行う（ステップＳ６）。ＷＬバイアスは、ある１または複数のワード線ＷＬに正の電圧を印加する動作を指す。ＷＬバイアスの詳細は、後述される。記憶装置１が通常状態にある限り、フローはステップＳ２に戻る。

次に、図８〜図１１を参照して、始動条件のいくつかの例が記述される。

始動条件の第１例は、ある時間の経過である。図８は、第１実施形態での始動条件の第１例についてのＷＬバイアスの始動のタイミングを示す。図８に示されるように、ＷＬバイアスコントローラ２６は、ある時間ｔＷＬＢの経過の度にＷＬバイアスを記憶装置１に指示する。したがって、始動条件の第１例では、ＷＬバイアスコントローラ２６は、ステップＳ３において、前回のＷＬバイアスの指示（ステップＳ６の実行）からの経過時間をタイマ２７を使用して参照する。そのために、ＷＬバイアスコントローラ２６は、ステップＳ３において、タイマ２７によって示される経過時間を含む情報をタイマ２７から取得する。または、タイマ２７が予め設定された経過時間が経過したときにＷＬバイアスコントローラ２６に供給してもよい、第１例では、ＷＬバイアスコントローラ２６は、ステップＳ６の実行の度に、タイマ２７をリセットする。

ステップＳ３の任意の動作がメモリコントローラ２の待機状態の持続を含む場合、ステップＳ４の始動条件の充足はメモリコントローラ２がある時点から待機状態のままある時間が経過したことを指す。

始動条件の第２例は、記憶装置１でのデータの読み出しまたはデータ消去（あるいはデータ書き込み）の回数が基準値に達したことである。図９は、第１実施形態での始動条件の第２例についてのＷＬバイアスの始動のタイミングを示す。ＷＬバイアスコントローラ２６は、ＲＡＭ２３において図９に示される表（回数表）を保持し、すなわち、図９に形式で互いに関連付けられた値（データ）の組を保持する。図９に示されるように、各ブロックアドレスについての読み出し回数および（または）消去（あるいは書き込み）回数を保持する。ＷＬバイアスコントローラ２６は、各ブロックＢＬＫ中のセルトランジスタＭＴがアクセスされる度に当該ブロックＢＬＫについての対応する読み出し回数および（または）消去（書き込み）回数を１増分する。具体的には、ＷＬバイアスコントローラ２６は、あるブロックＢＬＫｘ（ｘは０または自然数）中のいずれかのセルユニットＣＵからデータが読み出されると、ブロックＢＬＫｘについての読み出し回数Ｒ（Ｒ０、Ｒ１、…）を１増分する。同様に、ＷＬバイアスコントローラ２６は、ブロックＢＬＫｘのデータが消去されると、ブロックＢＬＫｘについての消去回数Ｅ（Ｅ０、Ｅ１、…）を１増分する。または、消去回数に代えて書き込み回数が計数されてもよい。この場合、ＷＬバイアスコントローラ２６は、例えばブロックＢＬＫｘ中のいずれかのセルユニットＣＵにデータが書き込まれると、ブロックＢＬＫｘについての書き込み回数を１増分する。以下、消去回数または書き込み回数は、消去／書き込み回数と称される。

図９に示されるように、ある時点でブロックＢＬＫｘについての読み出し回数はＲｘである。この状態で、ブロックＢＬＫｘのセルユニットＣＵからデータが読み出される。すると、ＷＬバイアスコントローラ２６は、ブロックＢＬＫｘについての読み出し回数を（Ｒｘ）＋１に増分する。いずれかのブロックＢＬＫについての読み出し回数が基準値Ｒｅｆ１を超えることが、ＷＬバイアスの始動条件である。そして、回数（Ｒｘ）＋１は、基準値Ｒｅｆ１を超えている。よって、ＷＬバイアスコントローラ２６は、ＷＬバイアスを記憶装置１に指示する。

第２例において複数のブロックＢＬＫの組（ブロックセット）ごとに、読み出し（または消去／書き込み）回数が管理されてもよい。この場合、ＷＬバイアスコントローラ２６は、ブロックＢＬＫｘのセルユニットＣＵからデータが読み出されると、ブロックＢＬＫｘを含むブロックセットについての読み出し回数を１増分する。同様に、ＷＬバイアスコントローラ２６は、ブロックＢＬＫｘのデータが消去されると、ブロックＢＬＫｘを含むブロックセットについての消去／書き込み回数を１増分する。

始動条件の第３例は、温度が基準値を超えたことである。図１０は、第１実施形態での始動条件の第３例についてのＷＬバイアスの始動のタイミングを示す。図１０に示されるように、ＷＬバイアスコントローラ２６は、ある時間ｔＴＬの経過の度に温度を知得する。温度は温度センサ２８から取得され、ＷＬバイアスコントローラ２６は時間ｔＴＬごとに温度センサ２８によって保持されている温度情報を温度センサ２８から取得して、現在の温度を知得する。温度Ｔが基準値Ｒｅｆ２を超えることがＷＬバイアスの始動条件である。時刻ｔ１およびｔ２で知得された温度が温度Ｔ１であり、温度Ｔ１はＲｅｆ２以下であり、このため、ＷＬバイアスコントローラ２６は、時刻ｔ１およびｔ２においてＷＬバイアスの指示を行わない。一方、時刻ｔ３での温度がＴ２であり、温度Ｔ２はＲｅｆ２超である。このため、ＷＬバイアスコントローラ２６は、時刻ｔ４から、ＷＬバイアスを記憶装置１に指示する。

始動条件の第４例は、温度変化が基準値を超えたことである。図１１は、第１実施形態での始動条件の第４例のケースについてのＷＬバイアスの始動のタイミングを示す。図１１に示されるように、ＷＬバイアスコントローラ２６は、始動条件の第４例についての記述と同様にして時間ｔＴＬの経過ごとに温度を知得する。図１１の例では、時刻ｔ１１、ｔ１２、ｔ１３、…において、温度Ｔ１、Ｔ２、Ｔ３、…がそれぞれ知得される。ＷＬバイアスコントローラ２６は、温度を知得するごとに、当該知得された温度Ｔｗ（ｗは自然数）と前回知得された温度Ｔｗ−１との差ΔＴｗを算出する。ＷＬバイアスコントローラ２６は、各差ΔＴ（ΔＴ２、ΔＴ３、ΔＴ４、…）の絶対値｜ΔＴ｜を基準値Ｒｅｆ３と比較する。差｜ΔＴ｜が基準値Ｒｅｆ３を超えることがＷＬバイアスの始動条件であり、差｜ΔＴ３｜は基準値Ｒｅｆ３を超えている。このため、ＷＬバイアスコントローラ２６は、時刻ｔ１３ａからＷＬバイアスを記憶装置１に指示する。

始動条件の第１〜第４例の２つ以上が組み合わせられてもよい。

次に、図１２〜図１４を参照して、ＷＬバイアスのいくつかの例が記述される。

ＷＬバイアス指示の第１例は、単レベル読み出しを利用する。図１２は、第１実施形態でのＷＬバイアスの第１例の間の信号ＤＱの第１例を示す。メモリコントローラ２は、ＷＬバイアスの指示として、単レベル読み出しを記憶装置１に指示する。単レベル読み出しは、読み出し対象のセルトランジスタＭＴが１つの読み出し電圧ＶＣＧＲ超の閾値電圧を有するか否かに基づいた当該セルトランジスタＭＴからのデータ読み出しを指す。単レベル読み出しは、複数レベル読み出しと対照的である。複数レベル読み出しは、２ビット以上のデータを保持するセルトランジスタＭＴのいずれかのビットでのデータの読み出しを指す。単レベル読み出しは、典型的には、２つのレベルのいずれかに属するようにデータを書き込まれたセルトランジスタＭＴからのデータ読み出しに使用される。メモリコントローラ２は、セルトランジスタＭＴがいくつのレベルを使用して書き込まれたか（すなわち、セルトランジスタＭＴに何ビットのデータが書き込まれたか）に関わらず、単レベル読み出しを使用してＷＬバイアスを行う。

図１２に示されるように、単レベル読み出しの指示のために、メモリコントローラ２は、例えば、コマンドＸＸｈ、コマンド００ｈ、アドレス信号ＡＤＤ、およびコマンド３０ｈを順に記憶装置１に送信する。アドレス信号ＡＤＤは、１または複数または全てのブロックＢＬＫを指定する。複数のブロックＢＬＫは、例えばアドレスの連続する複数のブロックＢＬＫである。また、アドレス信号ＡＤＤは、任意の１つのワード線ＷＬを指定する。さらに、アドレス信号ＡＤＤは、任意の１つのストリングユニットＳＵを指定することが可能であり、任意の複数のストリングユニットＳＵを指定することも可能である。

ＷＬバイアスの第１例（単レベル読み出し使用）が始動条件の第１例（一定時間経過）と組合せられた場合で、かつ１つの単レベル読み出し指示が１ブロックＢＬＫまたは複数ブロックＢＬＫを指定する場合、メモリコントローラ２は、ＷＬバイアスの対象のブロックのアドレスをＷＬバイアスの指示の度にインクリメントする。こうして、メモリコントローラ２は、全ブロックをＷＬバイアスの対象として選択することが可能である。

ＷＬバイアスの第１例が始動条件の第２例（読み出し、または消去／書き込み回数が基準値越え）と組み合わせられた場合、１つの単レベル読み出し指示は、基準値Ｒｅｆ１を超えた読み出し（または消去／書き込み）回数の計数対象のブロックＢＬＫまたは当該ブロックＢＬＫを含むブロックセットを指定することが可能である。

ＷＬバイアスの第１例が始動条件の第３または第４例（温度、または温度上昇あるいは下降が基準値越え）と組み合わせられた場合、１つのＷＬバイアス指示は全ブロックＢＬＫを指定することが可能である。

記憶装置１が単レベル読み出し指示のコマンド３０ｈを受け取ると、シーケンサ１３は指定された１または複数のブロックＢＬＫに対して単レベル読み出しを行う。記憶装置１は、単レベル読み出しの間の時間ｔＲに亘って、ビジー信号を出力する。図１３は、第１実施形態の単レベル読み出しの間の記憶装置１のいくつかの配線の電圧を時間に沿って示す。図１３に示されるように、シーケンサ１３は、時刻ｔ２１から、ビット線ＢＬの電圧を電圧ＶＢＬにする。電圧ＶＢＬは、電圧ＶＳＳより高い。

シーケンサ１３は、時刻ｔ２１から、ソース線ＣＥＬＳＲＣの電圧を電圧ＶＣＥＬＳＲＣにする。電圧ＶＣＥＬＳＲＣは電圧ＶＳＳより高く、電圧ＶＢＬより低い。

シーケンサ１３は、時刻ｔ２１から、選択（指定）されたストリングユニットＳＵｖ（ｖは自然数）の選択ゲート線ＳＧＤＬｖおよび選択ゲート線ＳＧＳＬを電圧ＶＳＧにする。電圧ＶＳＧは、選択ゲートトランジスタＤＴおよびＳＴをオンさせる大きさを有する。非選択のストリングユニットＳＵの選択ゲート線ＳＧＤＬは電圧ＶＳＳに維持される。

シーケンサ１３は、選択されたワード線ＷＬおよび非選択のワード線ＷＬの電圧をそれぞれ電圧ＶＣＧＲおよび電圧ＶＲＥＡＤにする。

単レベル読み出しによって、選択ワード線ＷＬと接続されたセルトランジスタＭＴの電圧に応じたデータが、センスアンプ１６によってデータラッチセット１８に読み出される。しかしながら、通常のデータ読み出しでは、１つのブロックＢＬＫおよび１つのストリングユニットＳＵ、１つのセルユニットＣＵが選択されて、選択されたセルユニットＣＵのデータが読み出されるのに対して、本実施形態のようなアドレス指定を伴う単レベル読み出しでは、複数のブロックＢＬＫ、および（または）複数のストリングユニットＳＵが選択され得る。したがって、読み出されるデータは、セルトランジスタＭＴに保持されているデータを正しく反映しない。

図１２に戻る。通常の読み出しでは、メモリコントローラ２は、時間ｔＲの経過後にレディー信号を受け取り始めると、信号￣ＲＥを点線により示されるように複数回繰り返しイネーブルにする。すなわち、メモリコントローラ２からデータ読み出しの指示に応答してセルトランジスタＭＴから読み出されたデータは、あるデータラッチセット１８中のある第１型データラッチを経て、データラッチセット１８中の入出力用データラッチに保持されて出力されることが可能な状態に至る。そして、入出力用データラッチ中のデータが、信号￣ＲＥのイネーブルに応答して、部分（Ｄａｔａ）ごとに、記憶装置１から出力され、メモリコントローラ２に到達する（点線の波形により示されている）。しかしながら、ＷＬバイアスのための単レベル読み出しでは、メモリコントローラ２は、信号￣ＲＥをイネーブルにしない。よって、データは記憶装置１から出力されない。代わりに、次の任意のコマンドＺＺｈがメモリコントローラ２から記憶装置１に送信される。

ＷＬバイアスのための単レベル読み出しで入出力用データラッチに到達したデータは、記憶装置１から出力される必要はない。このため、コマンドＺＺは、読み出しコマンドであることが可能である。一方、第１実施形態と異なりデータの読み出しのための読み出し指示に、通常、信号￣ＲＥのイネーブルおよびそれに伴う記憶装置１からのデータの出力が後続する。データ読み出し指示に、信号￣ＲＥのイネーブルおよびそれに伴う記憶装置１からのデータの出力無しに、別のデータ読み出し指示が後続すると、最初のデータ読み出しで、入出力用データラッチ中のデータが上書きされて失われてしまうからである。したがって、一般に、ＷＬバイアスのための読み出しでない場合、すなわち記憶装置１からのデータの取得を目的とする読み出し指示には、信号￣ＲＥが後続し、また、キャッシュリードを除くセルアレイ１０へのアクセスを伴う指示は後続しない。キャッシュリードは、第１型データラッチ中のデータの入出力用データラッチへのコピー、およびセルアレイ１０から第１型データラッチへのデータの読み出しを指示する。一方、記憶装置１は、単レベル読み出しの指示と、後続する任意の指示を受け取り得る。同様に、メモリコントローラ２は、単レベル読み出しの指示と、後続の任意の指示を記憶装置１に送信し得る。

ＷＬバイアス指示のために、複数レベル読み出し指示が使用されてもよい。具体的には、１セルトランジスタＭＴ当たり２ビット以上のデータを記憶するセルトランジスタＭＴを含んだセルユニットＣＵのいずれかのページからの読み出しの指示が使用され得る。

ＷＬバイアスの第１例の単レベル読み出しは、専用コマンドによって指示されてもよい。図１４は、第１実施形態でのＷＬバイアスの第１例の間の信号ＤＱの第２例を示す。図１４に示されるように、メモリコントローラ２は、ＷＬバイアス指示として、コマンドＺ１ｈ、アドレス信号ＡＤＤ、コマンド１Ｚｈを記憶装置１に送信する。アドレス信号ＡＤＤについては、図１２を参照してなされた記述が当てはまる。記憶装置１がコマンド１Ｚｈを受け取ると、シーケンサ１３は指定されたブロックＢＬＫに対して図１３を参照して記述されたのと同様にして単レベル読み出しを行う。記憶装置１は、単レベル読み出しの間の時間ｔＷＬＢに亘って、ビジー信号を出力する。

ＷＬバイアスの第２例は、ワード線ＷＬへの電圧の単なる印加を含む。ＷＬバイアスの第２例は、図１４の専用コマンドによって指示されることが可能である。記憶装置１がコマンド１Ｚｈを受け取ると、シーケンサ１３は、指定されたブロックＢＬＫの１または複数または全てのワード線ＷＬにバイアス電圧ＶＷＬＢを印加する。電圧ＶＷＬＢは、記憶装置１の他の動作において、ワード線ＷＬに印加される種々の電圧のいずれかであることが可能である。具体的には、メモリコントローラ２は、ＷＬバイアスにおいて、１または複数または全てのワード線ＷＬに電圧ＶＰＡＳＳを印加する。電圧ＶＰＡＳＳは、記憶装置１でのデータ書き込みにおいて使用され、非選択のワード線ＷＬに印加され、電圧ＶＳＳより高く、電圧ＶＰＧＭより低い。電圧ＶＰＧＭは、選択ワード線ＷＬに印加される電圧である。電圧ＶＷＬＢが電圧ＶＰＧＭより低い理由は、電圧ＶＰＧＭの印加によって、意図せぬデータ書き込み、すなわちセルトランジスタＭＴの閾値電圧の意図せぬ上昇を避けることである。専用コマンドにより始動されるワード線ＷＬへの電圧の印加の間、他の配線（例えば、選択ゲート線ＳＧＤＬ、ＳＧＳＬ）は、任意の電圧を受け取ることが可能である。

または、シーケンサ１３は、コマンド１Ｚｈを受け取ると、指定されたブロックＢＬＫの１または複数または全てのワード線ＷＬに電圧ＶＣＵを印加する。電圧ＶＣＵは以下の大きさを有する。図１５に示されるように、データ読み出し（またはデータ書き込み）において、ワード線ＷＬの電圧は、電圧ＶＲＥＡＤ（または電圧ＶＰＡＳＳあるいはＶＧＰＭ）から電圧ＶＳＳに戻された後、点線のように電圧ＶＳＳを維持せずに意図せず上昇することがある。この上昇したときのワード線ＷＬの電圧と同じまたは類似の電圧が電圧ＶＣＵである。電圧ＶＣＵは、記憶装置１の種々の要素（配線、導電体、半導体等）の寸法や、配線に印加される電圧に基づく。

＜１−３．利点（効果）＞
第１実施形態によれば、記憶装置１からのデータ読み出しの信頼性が向上されることが可能である。詳細は、以下の通りである。

第１実施形態の記憶装置１のような三次元構造の記憶装置では、セルトランジスタＭＴのチャネル領域は、二次元構造の記憶装置とは対照的に、基板に直接接続されていない。代わりに、チャネル領域は、選択ゲートトランジスタＤＴおよびＳＴを介してそれぞれビット線ＢＬおよび基板ｓｕｂと接続されている。このため、チャネル領域に位置する電荷は、二次元構造での場合のように基板ｓｕｂへ自由に移動できず、選択ゲートトランジスタＤＴおよび（または）ＳＴを介してビット線ＢＬおよび（または）基板ｓｕｂへ移動するしかない。このため、選択ゲートトランジスタＤＴおよび（または）ＳＴがオンしていないと、チャネル領域の電荷は、チャネル領域に留まる。

このような残存電荷により、チャネル領域は、図１６に示されるように、意図されている電圧を維持できない可能性がある。図１６は、セルアレイへのアクセスの間のいくつかの配線の電圧の例を示し、記憶装置１に第１実施形態が適用されない場合の例を示す。図１６に示されるように、時刻ｔ２００において、セルアレイ１０へのアクセスのための配線への電圧の印加によりワード線ＷＬと当該ワード線ＷＬと対向するチャネル領域に大きな電位差がついている。この状態で時刻ｔ２００においてワード線ＷＬの電圧が電圧ＶＳＳに戻されると、ワード線ＷＬとチャネル領域とのカップリングにより、チャネル領域の電圧は負に低下する。このとき、二次元構造のようにチャネル領域の電荷が基板へと移動できるのであれば、チャネル領域の電圧は電圧ＶＳＳに保たれることが可能である。しかしながら、上記のように三次元構造では、チャネル領域の電荷は移動を制限されており、チャネル領域に留まり、負へ低下した電圧が維持される。チャネル領域の残存電荷がリークにより基板ｓｕｂおよび（または）ビット線ＢＬへと移動すると、チャネル領域の電圧が電圧ＶＳＳへと戻る。すると、チャネル領域とカップリングしているワード線ＷＬの電圧が、上昇したチャネル領域の電圧によって上昇し、意図せずに電圧ＶＳＳより高い電圧となる。このようなチャネル領域とのカップリングによって上昇したワード線ＷＬの電圧は、リーク電流によって徐々に低下する。

このようなチャネル領域とのカップリングに起因したワード線ＷＬの電圧の意図せぬ上昇（以下、カップリング上昇と称される）および下降は、当該ワード線ＷＬと接続されたセルトランジスタＭＴの閾値電圧に影響する。すなわち、データ読み出しの時に種々の配線に印加される電圧は、ワード線ＷＬの電圧がカップリング上昇している状態またはワード線ＷＬの電圧がカップリング上昇していない場合の一方に合わせて最適化されている。このため、データ読み出しの間の各配線の電圧によって、図１７に示されるように、セルトランジスタＭＴから正しいデータが読み出されない場合がある。横軸は、あるデータ読み出しから次のデータ読み出しまでの間隔をログスケールで示す。図１７に示されるように、配線に印加される電圧がワード線ＷＬの電圧のカップリング上昇していない場合に合わせられているため、初期状態で電圧がカップリング上昇している場合、フェイルビット数（ある任意の大きさの読み出しデータ中の誤りビット数）は高い。一方、初期状態で電圧のカップリング上昇なしの場合、フェイルビット数は低い。ところが、次の読み出しまでの間隔が長いと、初期状態でカップリング上昇していたワード線ＷＬの電圧が低下し、これに合わせてフェイルビット数が増加する。

このような問題は、ワード線ＷＬの電圧のカップリング上昇を打ち消すことによって、解消されることが理論上は可能である。しかしながら、ワード線ＷＬの電圧のカップリング上昇による影響は、セルトランジスタＭＴが属するレベルに基づいて、均一ではない。より低いレベルにあるセルトランジスタＭＴは、より高い閾値電圧を有すると誤って判断され得、他方、より高いレベルにあるセルトランジスタＭＴはより低い閾値電圧を有すると誤って判断され得る。このため、ワード線ＷＬの電圧のカップリング上昇を単に打ち消すように補正して、ワード線ＷＬの電圧のカップリング上昇が対処されるということができない。

第１実施形態のメモリコントローラ２は、データ読み出しでない間にワード線ＷＬの電圧をバイアスする。バイアスされたワード線ＷＬは、カップリング上昇によって電圧が上昇した状態のように、電圧ＶＳＳより高い電圧を有する。このため、ワード線ＷＬのセルユニットＣＵからデータの読み出しは、ワード線ＷＬの電圧がカップリング上昇した状態に類似の状態で行われる。よって、セルユニットＣＵからの誤読み出しが抑制されることが可能である。

特に、始動条件の第１例のように定期的にＷＬバイアスが行われれば、データ読み出しは、ほとんどの場合、ワード線ＷＬがバイアスされた状態で行われることになる。この結果、図１８に示されるように、フェイルビット数は低く抑制される。横軸は、あるデータ読み出しから次のデータ読み出しまでの間隔を示す。図１８から分かりかつ図１７を参照して記述されたように、ＷＬバイアスがない場合、あるデータ読み出しから次のデータ読み出しまでの間隔が長いほど、フェイルビット数が多い。一方、始動条件の第１例のように定期的にＷＬバイアスが行われることにより、ワード線ＷＬは、カップリング上昇した状態と類似の状態に維持される。この結果、フェイルビット数は、データ読み出し間隔が長くても低く抑制され、ワード線ＷＬの電圧のカップリング上昇が固定された状態の場合のフェイルビット数に近い。

ＷＬバイアスが行われる間隔は、例えば、最初のデータ読み出しから、図１７の初期状態でワード線ＷＬの電圧のカップリング上昇なしのフェイルビット数が大きく増加し始めるまでのデータ読み出し間隔より短いことが可能である。このことに基づいて、例えば、ＷＬバイアスの間隔は、１０［ａ．ｕ．］とされることが可能である。図１８の定期的ＷＬバイアスありの結果は、１０［ａ．ｕ．］間隔のＷＬバイアスの例に基づく。

また、一般に電流のリークは温度に依存し、リーク電流の特性は上昇したワード線ＷＬの電圧の低下の仕方に影響し得、ワード線ＷＬの電圧の低下の仕方はデータ読み出しの精度に影響し得る。このため、記憶装置１が使用される平均的な温度範囲を超える温度は、リーク電流に大きく影響し、ひいてはデータ読み出しの精度に大きく影響し得る。そこで、始動条件の第３例のように記憶装置１が記憶装置１の使用される平均的な温度範囲を超える温度にあるとＷＬバイアスが行われる。こうすることによって、平均的温度範囲外にある場合の記憶装置１からのデータ読み出しの精度が改善されることが可能である。

同様に、温度が大きく変動すると、変動の前後でリーク電流の変動の振る舞いは大きく相違し得る。そこで、始動条件の第４例のように記憶装置１の温度変化がある基準値を超えた場合、ＷＬバイアスが行われる。こうすることによって、温度が大きく変化した場合に、変化後の記憶装置１からのデータ読み出しの精度が改善されることが可能である。

（第２実施形態）
第２実施形態は、ＷＬバイアスコントローラ２６が含まれる要素の点で、第１実施形態と異なる。

図１９は、第２実施形態の記憶装置の機能ブロックを示す。第２実施形態において、メモリコントローラ２は、第１実施形態のものと同じ機能ブロックを有することが可能である。または、メモリコントローラ２は、ＷＬバイアスコントローラ２６、タイマ２７、および温度センサ２８の１つまたは複数または全てを含んでいなくてもよい。

図１９に示されるように、シーケンサ１３は、温度センサ３１、タイマ３２、ＲＡＭ３３、およびＷＬバイアスコントローラ３４を含む。温度センサ３１およびタイマ３２は、メモリコントローラ２中の温度センサ２８およびタイマ２７とそれぞれ同じ機能を有する。ＲＡＭ３３は、メモリコントローラ２中のＲＡＭ２３が有する機能のうち、ＷＬバイアスに関する情報（例えば、図９に示される回数表）を保持する。

ＷＬバイアスコントローラ３４は、メモリコントローラ２中のＷＬバイアスコントローラ２６に類似の機能を有し、記憶装置１中に位置することに基づく違いを除いて、ＷＬバイアスコントローラ２６と同じ機能を有する。すなわち、ＷＬバイアスコントローラ３４は、メモリコントローラ２からの指示に基づかずに、ＷＬバイアスの始動条件を検査し、始動条件が満たされると、電位生成回路１４、ドライバ１５、およびロウデコーダ１９等の要素を制御して、第１実施形態において記述されたのと同様にＷＬバイアスを行う。

図２０は、第２実施形態の記憶装置の動作のフローを示す。図２０のフローは、記憶装置１がメモリコントローラ２から受け取った指示（コマンド）に基づく処理を行っていない間に生じる。

図２０に示されるように、記憶装置１は、例えばメモリコントローラ２から電源の供給を受け始める（ステップＳ１１）。次いで記憶装置１は、パワーオンリードを行う（ステップＳ１２）。パワーオンリードは、セルアレイ１０からの記憶装置１の動作に必要なパラメータの値の読み出し、および読み出された値のシーケンサ１３中のレジスタ（図示せず）への設定を含む。記憶装置１は、パワーオンリードの後、メモリコントローラ２からの指示（コマンド）を受け付ける。

記憶装置１は、任意の動作または振る舞いを行う（ステップＳ１３）。任意の動作または振る舞いは、第１実施形態において図７を参照して記述されたのと同様に、例えばメモリコントローラ２からの指示に基づく処理の実行、および待機を含む。ステップＳ１４において、ＷＬバイアスコントローラ３４は、後述のステップＳ１６で行われるＷＬバイアスの始動条件が満たされているかを判断するための情報を参照する。情報は、ＷＬバイアスコントローラ３４が利用可能な種々の情報のうち、ＷＬバイアスコントローラ３４によって採用されている始動条件に基づいて選択されたものであり、第１実施形態でのものと同じである。

ＷＬバイアスコントローラ３４は、始動条件が満たされているかを判断する（ステップＳ１５）。始動条件が満たされていない（ステップＳ１５のＮｏ分岐）場合、フローはステップＳ１３に戻る。ステップＳ１５で始動条件が満たされている場合、ＷＬバイアスコントローラ３４はＷＬバイアスを行う（ステップＳ１６）。ＷＬバイアスの詳細は、第１実施形態の記述が当てはまる。

第２実施形態によれば、記憶装置１は、第１実施形態と同じく、ＷＬバイアスを行う。このため、第１実施形態と同じ利点を得られる。

（第３実施形態）
第３実施形態は、ＷＬバイアスの始動条件の判断の方法に関し、第２実施形態の詳細に関する。

＜３−１．構造（構成）＞
図２１は、第３実施形態の記憶装置１の機能ブロックの一部を示す。第３実施形態の記憶装置１は、第２実施形態の記憶装置１と同じ機能ブロックを含み、さらに、図２１に示される機能ブロックを含む。

図２１に示されるように、ＷＬバイアスコントローラ３４は、複数の検知部４１（４１＿０、４１＿１、…）、およびバイアス制御回路４２を含む。各検知部４１は、図２２および図２３にそれぞれ示されるように、１つのブロックＢＬＫに対して、または複数のブロックＢＬＫの組に対して設けられる。

図２１に戻る。検知部４１は、みな、同じ要素および接続を有する。各検知部４１は、検知回路４１１および容量素子４１２を含む。各検知部４１は、ノード１Ｎ（１Ｎ０、１Ｎ１、…）において、セルアレイ１０へのアクセス（データ読み出し、データ書き込み、またはデータ消去を含む動作）の間にアクセスの詳細に基づく電圧（例えば電圧ＶＲＥＡＤ、またはＶＣＧＲ）をワード線ＷＬに印加したときから当該ワード線ＷＬへの電圧の印加が停止した（例えば電圧ＶＳＳに戻された）ときまでに電圧を印加されるノードと接続されている。具体的には、ノード１Ｎは、当該ノード１Ｎが設けられる対象の１つのブロックＢＬＫのためのブロック選択線ＢＳＬ（ＢＬＳ０、ＢＬＳ１、…）と接続される。または、各ノード１Ｎは、当該ノード１Ｎが設けられる対象の複数のブロックＢＬＫのいずれか１つのブロックＢＬＫのためのブロック選択線ＢＳＬｙ（ｙは自然数）と接続される。各検知部４１＿０、４１＿１、…は、それぞれ検知信号ＤＳ０、ＤＳ１、…を出力する。

バイアス制御回路４２は、各検知部４１から検知信号ＤＳ（ＤＳ０、ＤＳ１、…）を受け取り、電位生成回路１４、ドライバ１５、およびロウデコーダ１９等の要素を制御して、ＷＬバイアスを行う。

各検知部４１の容量素子４１２は、図２４に示されるように、セルアレイ１０内に設けられていてもよい。

図２５は、第３実施形態の１つの検知部４１の詳細の第１例を示す。図２５に示されるように、検知回路４１１は、オペアンプＯＰ１を含み、検知部４１はｎ型のＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）Ｔｒ４を含む。オペアンプＯＰ１は、反転入力において基準電圧Ｖｒｅｆ（基準値）を受け取り、信号ＤＳを出力する。オペアンプＯＰはまた、非反転入力においてノードＮＤと接続され、ノードＮＤは容量素子４１２およびトランジスタＴｒ４の第１端と接続されている。トランジスタＴｒ４は、第２端において電圧ＶＣＣのノードと接続されている。電圧ＶＣＣは、記憶装置１の内部電源電圧である。トランジスタＴｒ４のゲートは、ノード１Ｎである。

図２６は、第３実施形態の１つの検知部４１の詳細の第２例を示す。図２６に示されるように、検知回路４１１は、ｐ型のＭＯＳＦＥＴ Ｔｒ１、ｎ型のＭＯＳＦＥＴ Ｔｒ２、抵抗素子Ｒ１およびＲ２、ならびにインバータ回路ＩＶ１を含み、検知部４１はトランジスタＴｒ４を含む。トランジスタＴｒ１の第１端（一端）は電圧ＶＣＣのノードと接続されており、トランジスタＴｒ１の第２端（他端）は抵抗素子Ｒ１を介して接地されている。トランジスタＴｒ１は、ゲートにおいて、ノードＮＤと接続され、ノードＮＤは容量素子４１２およびトランジスタＴｒ４の第１端と接続されている。トランジスタＴｒ４は、第２端において電圧ＶＣＣのノードと接続されている。トランジスタＴｒ４のゲートは、ノード１Ｎである。

抵抗素子Ｒ２は、第１端において電圧ＶＣＣのノードと接続され、第２端においてトランジスタＴｒ２の第１端と接続されている。トランジスタＴｒ２は、第２端において接地され、ゲートにおいてトランジスタＴｒ１と抵抗素子Ｒ１とが接続されているノードと接続されている。トランジスタＴｒ２の第２端は、さらにインバータ回路ＩＶ１に入力される。インバータ回路ＩＶ１は信号ＤＳを出力する。

図２７は、第３実施形態の容量素子４１２の構造の第１例を示し、記憶装置１のｙｚ面に沿った断面を示し、図４の一部を含む。図２７に示されるように、容量素子４１２は、基板ｓｕｂ上の絶縁体４１２ａ、絶縁体４１２ａ上の導電体４１２ｂ、基板ｓｕｂのうちの絶縁体４１２ａの下方の部分４１２ｃを含む。容量素子４１２は、部分４１２ｃを一方の電極として、導電体４１２ｂを他方の電極として用いて、電荷を蓄積する。導電体４１２ｂは、上面において、プラグＣＰＳ、導電体ＣＣＳ、プラグＣＰＰ、および導電体ＣＴ等の要素を介して、ノードＮＤ（図２５または図２６を参照）に接続されている。

図２８は、第３実施形態の容量素子４１２の構造の第２例を示し、記憶装置１のｙｚ面に沿った断面の一部を示し、図４の一部を含む。図２８に示されるように、導電体ＣＴの層の上方の層中の導電体ＣＬ１、絶縁体Ｉ、導電体ＣＬ２により容量素子４１２が形成される。絶縁体Ｉは導電体ＣＬ１の上面上に位置し、導電体ＣＬ２は絶縁体Ｉの上面上に位置する。導電体ＣＬ２は、導電性のプラグＣＰ１および導電体ＣＬ３等の要素を介して、ノードＮＤ（図２５または図２６を参照）に接続されている。

図２９は、第３実施形態の容量素子４１２の構造の第３例を示し、記憶装置１のｙｚ面に沿った断面の一部を示し、図４の一部を含む。第３例は、図２４の例に対応する。図２９に示されるように、柱ＰＬ１が設けられる。柱ＰＬ１は、セルトランジスタＭＴの一部を構成する柱ＰＬと同じ構造および特徴を有する。柱ＰＬ１は、底面において、基板ｓｕｂ上の絶縁体４１２ｅの上面上に設けられている。基板ｓｕｂのうちの絶縁体４１２ｅの下方の部分４１２ｄ、絶縁体４１２ｅ、柱ＰＬ１のうちの絶縁体４１２ｅの上方の部分４１２ｆは、容量素子４１２を形成する。柱ＰＬ１の上面は、プラグＣＰＰおよび導電体ＣＴ等の要素を介して、ノードＮＤ（図２５または図２６を参照）に接続されている。

＜３−２．動作＞
図２５の例では、記憶装置１へのアクセスにより、アクセスされるブロックＢＬＫのための１つの検知部４１において、トランジスタＴｒ４がオンし、ノードＮＤが電圧ＶＣＣのノードによって充電される。ノードＮＤは、当該ノードＮＤが設けられている対象の（当該ノードＮＤに対応する）ブロックＢＬＫがアクセスされている間、充電された電圧を有している。当該ノードＮＤに対応するブロックＢＬＫがアクセスされている間、ノードＮＤの電圧の上昇によって、容量素子４１２が充電される。ノードＮＤに対応するブロックＢＬＫへのアクセスの終了とともに、ノードＮＤの充電、ひいては容量素子４１２の充電は停止し、ノードＮの電圧は低下し始める。ノード１Ｎの電圧が、基準電圧Ｖｒｅｆを下回ると、オペアンプＯＰ１はローレベルの信号ＤＳを出力する。バイアス制御回路４２は、ローレベルの信号ＤＳを受け取ると、当該信号ＤＳの出力元の検知部４１が設けられた対象のブロックＢＬＫに対してＷＬバイアスを行う。

また、ＷＬバイアスによっても対応するブロックＢＬＫがアクセスされるので、容量素子４１２はＷＬバイアスによって充電される。そして、容量素子４１２の放電によって、ノード１Ｎの電圧が、基準電圧Ｖｒｅｆ以下に低下すると、再度対応するブロックに対してＷＬバイアスが行われる。こうして、定期的に繰り返しＷＬバイアスが行われる。

図２６の例でも同様の図２５の例と同様の動作が起こる。図２５を参照して記述されたのと同様に、ノード１Ｎは、当該ノード１Ｎが設けられている対象のブロックＢＬＫがアクセスされている間、充電され、ひいては、容量素子４１２が充電される。ノード１Ｎに対応するブロックＢＬＫへのアクセスの終了とともに、ノード１Ｎの電圧は低下し始める。ノード１Ｎの電圧が、トランジスタＴｒ１をオンさせる大きさ（基準値）以下に低下すると、信号ＤＳはローレベルとなる。バイアス制御回路４２は、ローレベルの信号ＤＳを受け取ると、ＷＬバイアスを行う。

＜３−３．利点（効果）＞
第３実施形態によれば、各検知部４１は、ノード１Ｎにおいて、対応するブロックＢＬＫがアクセスされている間上昇される電圧を有するノード１Ｎと接続され、かつ容量素子４１２と接続されている。このため、対応するブロックＢＬＫがアクセスされると容量素子４１２が充電され、アクセスの終了とともに容量素子４１２は放電を開始し、これに伴ってノード１Ｎの電圧も低下する。ノード１Ｎの電圧が基準値以下に低下すると、バイアス制御回路４２は検知部４１が対応するブロックＢＬＫに対して、第１実施形態で記述されたのと同様にＷＬバイアスを行う。容量素子４１２の放電に伴うノード１Ｎの電圧の低下は、対応するブロックＢＬＫへのアクセス終了からの経過時間と相関し、ブロックＢＬＫへのアクセスの終了からある時間が経過するとＷＬバイアスが行われる。このため、定期的なＷＬバイアスによって、ＷＬバイアスされたワード線ＷＬの電圧は、カップリング上昇した状態に類似の状態に定期的に戻される。よって、データの読み出しは、ワード線ＷＬの電圧は上昇した状態で行われる。このため、第１実施形態、特に始動条件の第１例によって得られるのと同じ利点を得られる。

（第４実施形態）
第４実施形態は、ＷＬバイアスの始動の方法に関し、第２実施形態の詳細に関する。

＜４−１．構造（構成）＞
図３０は、第４実施形態の記憶装置１の機能ブロックの一部を示す。第４実施形態の記憶装置１は、第２実施形態の記憶装置１と同じ機能ブロックを含み、さらに、図３０に示される機能ブロックを含む。図３０は、図２１（第３実施形態の機能ブロックを示す図）に類似する。検知部４１は、みな、同じ要素および接続を有する。図３０に示されるように、各検知部４１のノード１Ｎは、１つのブロックＢＬＫに、具体的には後述のようにブロックＢＬＫ中のあるノードと接続されている。また、各検知部４１は、ノード２Ｎ（２Ｎ０、２Ｎ１、…）において、バイアス制御回路４２と接続されている。ノード２Ｎは、対応する信号ＯＰＳＥＬ（ＯＰＳＥＬ１、ＯＰＳＥＬ２、…）を伝送する。

各検知部４１は、第３実施形態と同様に、１つのブロック（図２２を参照）または複数のブロックの組（図２３を参照）に対して設けられている。

図３１は、第４実施形態の１つの検知部４１の詳細の第１例を示す。図３１に示されるように、検知部４１は、オペアンプＯＰ２およびｎ型のＭＯＳＦＥＴ Ｔｒ１０を含む。オペアンプＯＰ２は、反転入力において基準電圧Ｖｒｅｆを受け取り、非反転入力においてトランジスタＴｒ１０の第１端と接続されており、信号ＤＳを出力する。トランジスタＴｒ１０のゲートはノード２Ｎであり、トランジスタＴｒ１０はゲートにおいてバイアス制御回路４２から信号ＯＰＳＥＬを受け取る。トランジスタＴｒ１０の第２端は、ノード１Ｎであり、検知部４１が設けられる対象のブロックＢＬＫのいずれかのワード線ＷＬｚ（ｚは０または自然数）と接続されている。接続されるワード線ＷＬｚは、ブロックＢＬＫ中のいずれのワード線ＷＬであってもよい。

図３２は、第４実施形態の１つの検知部４１の詳細の第２例を示す。図３２に示されるように、検知部４１は、ｐ型のＭＯＳＦＥＴ Ｔｒ１１およびＴｒ１３、ｎ型のＭＯＳＦＥＴ Ｔｒ１０およびＴｒ１２、抵抗素子Ｒ１１およびＲ１２、ならびにインバータ回路ＩＶ１１およびＩＶ１２を含む。トランジスタＴｒ１０の第１端は、図３１でのオペアンプに代えて、トランジスタＴｒ１１のゲートと接続されている。

トランジスタＴｒ１３およびＴｒ１１は電圧ＶＣＣのノードと抵抗素子Ｒ１１の第１端との間に直列に接続されている。抵抗素子Ｒ１１の第１端は、トランジスタＴｒ１１の一端に接続されるとともに、トランジスタＴｒ１２のゲートに接続されている。抵抗素子Ｒ１１の第２端は接地されている。トランジスタＴｒ１３は、ゲートにおいて、インバータ回路ＩＶ１２の入力と接続されており、インバータ回路ＩＶ１２はノード２Ｎと接続されている。抵抗素子Ｒ１２は、電圧ＶＣＣのノードとトランジスタＴｒ１２の第１端の間に直列に接続されている。トランジスタＴｒ１２の第１端は、抵抗素子Ｒ１２の一端に接続されるとともに、インバータ回路ＩＶ１１の入力に接続されている。トランジスタＴｒ１２の第２端は接地されている。インバータ回路ＩＶ１１は、信号ＤＳを出力する。

＜４−２．動作＞
検知部４１は、ハイレベルの対応する信号ＯＰＳＥＬを受け取ると、イネーブルとされ、トランジスタＴｒ１０がオンする。図３１の例では、イネーブルとされると、ノード１Ｎの電圧がオペアンプＯＰ２の非反転入力端子に伝達される。オペアンプＯＰ２は、非反転入力端子の電圧が基準電圧Ｖｒｅｆ（基準値）超であると、ハイレベルの信号ＤＳを出力し、非反転入力端子の電圧が基準電圧Ｖｒｅｆ以下であると、ローレベルの信号ＤＳを出力する。

図３２の例でも図３１の例と同様の動作が起こる。トランジスタＴｒ１０がオンして、ノード１Ｎの電圧がトランジスタＴｒ１１のゲートに伝達される。検知部４１は、ノード１Ｎの電圧がトランジスタＴｒ１１をオンさせないほどに高いと、ハイレベルの信号ＤＳを出力し、トランジスタＴｒ１１のゲートの電圧がトランジスタＴｒ１１をオンさせる大きさ（基準値）以下であると、ローレベルの信号ＤＳを出力する。

図３３は、第４実施形態の記憶装置１の動作のフローを示す。図３３のフローは、記憶装置１がブロックＢＬＫｘ中のセルユニットＣＵｙからの読み出しの指示を受け取ったことにより開始する（ステップＳ２１）。指示が記憶装置１によって受け取られると、シーケンサ１３は、ブロックＢＬＫｘ用の検知部４１の信号ＯＰＳＥＬをハイレベルにして、検知部４１をイネーブルにする（ステップＳ２２）。

検知部４１は、ノード１Ｎの電圧が、基準電圧Ｖｒｅｆ以下であるかを判断する（ステップＳ２３）。ノード１Ｎの電圧が基準電圧Ｖｒｅｆ以下である場合（ステップＳ２３のＹｅｓ分岐）、ブロックＢＬＫｘ中のワード線ＷＬが、上昇した状態になく、低下していると判断される。このため、ＷＬバイアス制御回路４２はブロックＢＬＫｘに対してＷＬバイアスを行う（ステップＳ２４）。ＷＬバイアスは、第１実施形態においてなされた記述が当てはまる。ステップＳ２５において、シーケンサ１３は、セルユニットＣＵｙからデータを読み出す。

ノード１Ｎの電圧が基準電圧Ｖｒｅｆ以下でない場合（ステップＳ２３のＮｏ分岐）、これは、ブロックＢＬＫｘ中のワード線ＷＬは、上昇した状態であると判断される。このため、ＷＬバイアス制御回路４２はブロックＢＬＫｘに対してＷＬバイアスを行わず、すなわち、フローはステップＳ２５に移行する。

＜４−３．利点（効果）＞
第４実施形態によれば、検知部４１は、記憶装置１がブロックＢＬＫｘ中のセルユニットＣＵｙからの読み出しを指示されると、ブロックＢＬＫｘ中のワード線ＷＬのうち当該検知部４１と接続されたワード線ＷＬの電圧を基準値と比較する。電圧比較対象のワード線ＷＬの電圧が基準値以下を超えていれば、シーケンサ１３は、ブロックＢＬＫｘに対してＷＬバイアスを行う。このため、ＷＬバイアスによって、ＷＬバイアスされたワード線ＷＬの電圧、カップリング上昇した状態に類似の状態に戻される。そして、セルユニットＣＵが属するブロックＢＬＫのワード線ＷＬが上昇した状態でセルユニットＣＵからのデータが読み出される。よって、第１実施形態で得られるのと同じ利点を得られる。

（第５実施形態）
第５実施形態は、第１実施形態と第４実施形態の組合せの構成に関する。

第５実施形態のメモリコントローラ２は、第１実施形態のメモリコントローラ２と同じ機能ブロックを含み、第５実施形態の記憶装置１は第４実施形態の記憶装置１と同じ機能ブロックを含む。ただし、第５実施形態では、記憶装置１、特にシーケンサ１３は、以下に記述される動作を行えるように構成されている。また、記憶装置１は、ｋ＋１（ｋは自然数）の検知部４１＿０〜４１＿ｋを含む。

図３４は、第５実施形態の記憶装置１の動作のフローを示す。図３４は、第１実施形態の図７のフローのステップＳ６のサブフローであり、始動条件の第１例が適用された場合のステップＳ６のサブフローである。具体的には、ステップＳ４で始動条件が満たされると、すなわち最後のＷＬバイアス指示から時間ｔＷＬＢが経過すると、メモリコントローラ２は、ステップＳ５でＷＬバイアスを記憶装置１に指示する。ＷＬバイアス指示が記憶装置１によって受け取られると、シーケンサ１３は、複数（例えば全て）の検知部４１を順にイネーブルにし、各検知部４１の結果に基づいて当該検知部４１が設けられた対象の１または複数のブロックＢＬＫに対してＷＬバイアスを行う。そのための具体例が図３４を参照して記述される。

ステップＳ５はステップＳＳ６１に継続する。ステップＳＳ６１において、シーケンサ１３は、パラメータｉをｉ＝０にする。ステップＳＳ６２において、シーケンサ１３は、検知部４１＿ｉのための信号ＯＰＳＥＬｉをハイレベルにして検知部４１＿ｉをイネーブルにする。ステップＳＳ６３において、検知部４１＿ｉは、第４実施形態で記述されたのと同様にして、検知部４１＿ｉが設けられた対象の１または全てのブロックＢＬＫに対してＷＬバイアスを行う。

ステップＳＳ６４において、シーケンサ１３は、パラメータｉがｋであるかを判断する。ｉ≠ｋであれば（ステップＳＳ６４のＮｏ分岐）、シーケンサ１３は、ステップＳＳ６５においてｉ＝ｉ＋１とし、ステップＳＳ６２に戻る。一方、ｉ＝ｋであれば（ステップＳＳ６４のＹｅｓ分岐）、フローは、ステップＳ７に移行する。

第５実施形態によれば、第１実施形態と同じく、ＷＬバイアスが行われる。このため、第１実施形態と同じ利点、特に始動条件の第１例が適用された場合の利点と同じ利点を得られる。また、第５実施形態によれば、第４実施形態のようにデータ読み出し指示のときのＷＬバイアスの必要性の判断および必要な場合のＷＬの実行が行われないので、データ読み出し指示の受信に応答して行われる処理が第４実施形態での場合よりも早く完了する。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…入出力回路、１２…入出力制御回路、１３…シーケンサ、１４…電位生成回路、１５…ドライバ、１６…センスアンプ、１７…カラムデコーダ、１８…データラッチセット、１９…ロウデコーダ。

Claims (20)

1. 直列接続された複数のセルトランジスタと、前記複数のセルトランジスタのそれぞれのゲートとそれぞれ接続された複数のワード線と、第１データラッチと、第２データラッチと、を備える記憶装置に、前記複数のワード線の１つに正の電圧を印加する第１指示を送信し、
   前記第１指示の送信後に前記記憶装置からのデータの出力を指示する第２指示を送信する前に、前記第２指示と異なりかつ前記第１データラッチから前記第２データラッチへのデータへのコピーを指示する第３指示と異なる第４指示を送信する、
   ように構成されているメモリコントローラ。
2. 前記第１指示は、前記複数のセルトランジスタの１つからのデータの読み出しを指示する、
   請求項１のメモリコントローラ。
3. 前記第１指示を第１期間の経過の度に前記記憶装置に送信するようにさらに構成されている、
   請求項１のメモリコントローラ。
4. 検出された温度が基準値を超えると、前記第１指示を前記記憶装置に送信するようにさらに構成された、
   請求項１のメモリコントローラ。
5. 第１温度の検出の後に検出された第２温度が、前記第１温度と基準値を超える差を有すると、前記第１指示を前記記憶装置に送信するようにさらに構成された、
   請求項１のメモリコントローラ。
6. 直列接続された複数のセルトランジスタと、
   前記複数のセルトランジスタのそれぞれのゲートとそれぞれ接続された複数のワード線と、
   コントローラと、
   を備える記憶装置であって、
   前記コントローラは、前記複数のセルトランジスタに書き込まれるデータを伴わない第１指示に応答して、前記複数のワード線の少なくとも１つに第１電圧を印加するように構成されており、
   前記第１電圧は、前記複数のセルトランジスタのうちの第１セルトランジスタへのデータの書き込みのときに前記第１セルトランジスタと接続されたワード線に印加される第２電圧より低い、
   記憶装置。
7. 前記第１電圧は、前記第１セルトランジスタへのデータの書き込みのときに前記複数のセルトランジスタのうちの前記第１セルトランジスタと異なる第２セルトランジスタと接続されたワード線に印加される電圧である、
   請求項６の記憶装置。
8. 前記記憶装置は、ビット線と接続された第１トランジスタと、ソース線と接続された第２トランジスタと、をさらに備え、
   前記複数のセルトランジスタは前記第１トランジスタと前記第２トランジスタとの間に直列接続されており、
   前記コントローラは、前記第１指示に応答して、前記複数のワード線のいずれにも前記第２電圧を印加することなく、前記複数のワード線の１つに前記第１電圧を印加するようにさらに構成されている、
   請求項６の記憶装置。
9. 複数のセルトランジスタと、
   前記複数のセルトランジスタのそれぞれのゲートとそれぞれ接続された複数のワード線と、
   コントローラと、
   を備える記憶装置であって、
   前記コントローラは、前記記憶装置の外部から前記複数のセルトランジスタの１つへのアクセスの指示を受け取った後、第１条件が満たされると前記記憶装置の外部からコマンドを受け取ることなく前記複数のワード線の１つに正の第１電圧を印加することを含む第１処理を実行する、ように構成されている、
   記憶装置。
10. 前記第１電圧は、前記複数のセルトランジスタのうちの第１セルトランジスタからデータを読み出す間に前記第１セルトランジスタと接続されたワード線に印加される電圧である、
    請求項９の記憶装置。
11. 第１期間の経過の度に前記第１処理を実行するようにさらに構成されている、
    請求項９の記憶装置。
12. 検出された温度が基準値を超えると、前記第１処理を実行するようにさらに構成されている、
    請求項９の記憶装置。
13. 第１温度の検出の後に検出された第２温度が、前記第１温度と第１基準値を超える差を有すると、前記第１処理を実行するようにさらに構成されている、
    請求項９の記憶装置。
14. セルトランジスタと、
    ワード線と、
    前記セルトランジスタがアクセスされている間に上昇する電圧を有する第１ノードと接続された第１端を有する容量素子と、
    コントローラと、
    を備える記憶装置であって、
    前記コントローラは、前記容量素子の第１端の電圧が基準値を下回ると、前記記憶装置の外部からの指示を受け取ることなく前記ワード線に電圧を印加するように構成されている、
    記憶装置。
15. 前記セルトランジスタは、前記ワード線と同じブロックに含まれている、
    請求項１４の記憶装置。
16. 前記セルトランジスタは、前記ワード線と異なるブロックに含まれている、
    請求項１４の記憶装置。
17. セルトランジスタと、
    前記セルトランジスタと接続された第１ワード線と、
    第２ワード線と、
    前記第２ワード線と接続され、前記第２ワード線の電圧が基準値を下回ると、第１信号を出力するように構成されている、検知回路と、
    前記第１信号を受け取ると、前記第１ワード線に電圧を印加するコントローラと、
    を備える記憶装置。
18. 前記検知回路は、前記セルトランジスタからのデータの読み出しの指示が前記記憶装置によって受け取られると、前記第２ワード線の電圧を前記基準値と比較する、ようにさらに構成されている、
    請求項１７の記憶装置。
19. 前記第１ワード線は前記第２ワード線である、
    請求項１７の記憶装置。
20. 前記第１ワード線は前記第２ワード線と異なり、
    前記第１ワード線および前記第２ワード線は、同じブロックに含まれている、
    請求項１７の記憶装置。