CN112447231B - 非易失性半导体存储装置 - Google Patents

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Abstract

实施方式提供一种能够实现高速动作的半导体存储装置。实施方式的半导体存储装置具备：存储单元；字线，连接于存储单元；源极线，连接于存储单元；位线，连接于存储单元；感测放大器，连接于存储单元；以及控制电路；在存储单元的读出动作中，控制电路构成为，对字线施加第1电压，在施加了第1电压之后，施加大于第1电压的第2电压，在施加了第2电压之后，施加大于第1电压且小于第2电压的第3电压，相应于对字线施加第2电压的时序而对源极线施加第4电压，在施加了第4电压之后，施加小于第4电压的第5电压，在施加了第5电压之后，施加大于第5电压的第6电压，相应于对源极线施加第4电压的时序而对感测放大器施加第7电压。

Description

非易失性半导体存储装置
[相关申请案]
本申请案享有以日本专利申请案2019-156008号(申请日：2019年8月28日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。
技术领域
本发明的实施方式涉及一种非易失性半导体存储装置。
背景技术
作为非易失性半导体存储装置已知有NAND(Not and，与非)型闪速存储器。
发明内容
实施方式提供一种能够实现高速动作的半导体存储装置。
本实施方式的半导体存储装置具备：存储单元；字线，连接于存储单元；源极线，连接于存储单元；位线，连接于存储单元；感测放大器，连接于存储单元；以及控制电路；在存储单元的读出动作中，控制电路构成为，对字线施加第1电压，在施加了第1电压之后，施加大于第1电压的第2电压，在施加了第2电压之后，施加大于第1电压且小于第2电压的第3电压，相应于对字线施加第2电压的时序而对源极线施加第4电压，在施加了第4电压之后，施加小于第4电压的第5电压，在施加了第5电压之后，施加大于第5电压的第6电压，相应于对源极线施加第4电压的时序而对感测放大器施加第7电压。
附图说明
图1是表示包含第1实施方式的半导体存储装置的存储器系统的构成的一例的框图。
图2是表示第1实施方式的半导体存储装置的构成的一例的框图。
图3是表示第1实施方式的半导体存储装置中的存储单元阵列的电路构成的一例的图。
图4是表示利用第1实施方式的半导体存储装置的存储单元晶体管形成的阈值分布的一例的图。
图5是表示第1实施方式的半导体存储装置中的感测放大器模块的电路构成的一部分的一例的图。
图6是表示第1实施方式的半导体存储装置中的某驱动器的电路构成的一例的图。
图7是表示在第1实施方式的比较例(以往例)的半导体存储装置中的读出动作中利用的施加至各种电路构成要素的电压的时间变化的一例的时序图。
图8是表示在第1实施方式的半导体存储装置中的读出动作中利用的施加至各种电路构成要素的电压的时间变化的一例的时序图。
图9(A)、(B)是表示第1实施方式的半导体存储装置中的读出动作的变化例的时序图。
图10是表示在第2实施方式的半导体存储装置中的读出动作中利用的施加至各种电路构成要素的电压的时间变化的一例的时序图。
具体实施方式
以下，参照附图对实施方式进行说明。此外，在以下的说明中，关于具有相同的功能以及构成的构成要素，标注共通的参照符号。另外，在将具有共通的参照符号的多个构成要素加以区别的情况下，对该共通的参照符号标注下标来加以区别。此外，在关于多个构成要素不需要特别区别的情况下，对这些多个构成要素仅标注共通的参照符号，而不标注下标。
＜第1实施方式＞
以下，对第1实施方式的半导体存储装置1进行说明。
＜1.构成例＞
＜1-1.存储器系统＞
图1是表示包含第1实施方式的半导体存储装置1的存储器系统3的构成的一例的框图。
如图1所示，存储器系统3包含半导体存储装置1以及存储器控制器2，且连接于主机装置4。存储器系统3由主机装置4控制。存储器系统3例如为SSD(solid state drive，固态驱动器)、SDTM卡等。
半导体存储装置1例如连接于存储器控制器2，由存储器控制器2控制。存储器控制器2从主机装置4接收命令，且基于该已接收的命令控制半导体存储装置1。
存储器控制器2包含主机接口单元(主机I/F)21、CPU(Central Processing Unit，中央处理器)22、RAM(Random Access Memory，随机存取存储器)23、ROM(Read OnlyMemory，只读存储器)24、以及存储器接口单元(存储器I/F)25。存储器控制器2例如构成为SoC(System on Chip，片上系统)。
ROM24例如连接于主机I/F21、CPU22、RAM23、以及存储器I/F25。ROM24储存固件(程序)。RAM23连接于主机I/F21、CPU22、以及存储器I/F25。RAM23能够保存该固件，且用作CPU22的作业区域。RAM23还暂时保存数据，作为缓冲器及高速缓冲存储器发挥功能。储存在ROM24中、且载入至RAM23上的固件由CPU22执行。由此，存储器控制器2执行包含下述读出动作、写入动作等的各种动作、以及主机I/F21及存储器I/F25的功能的一部分。
主机I/F21例如经由总线连接于主机装置4，且负责存储器控制器2与主机装置4之间的通信。存储器I/F25例如经由存储器总线连接于半导体存储装置1，且负责存储器控制器2与半导体存储装置1之间的通信。存储器总线例如将芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读取使能信号REn、写入保护信号WPn、就绪/忙碌信号R/Bn、以及信号DQ从存储器控制器2传输至半导体存储装置1。存储器总线例如将信号DQ从半导体存储装置1传输至存储器控制器2。
＜1-2.半导体存储装置的构成＞
图2是表示第1实施方式的半导体存储装置1的构成的一例的框图。第1实施方式的半导体存储装置1例如为能够非易失地存储数据的NAND型闪速存储器。有时省略与图1相同或类似的构成的说明。
如图2所示，半导体存储装置1包含存储单元阵列10、感测放大器模块11、行解码器模块12、输入输出电路13、寄存器14、逻辑控制电路15、定序器16、就绪/忙碌控制电路17、电压产生电路18、以及驱动器组19。在半导体存储装置1中，执行使写入数据DAT存储在存储单元阵列10中的写入动作、将读出数据DAT从存储单元阵列10读出的读出动作等各种动作。
存储单元阵列10例如与存储单元阵列10、感测放大器模块11、行解码器模块12、以及驱动器组19连接。包含区块BLK0、BLK1、···、BLKn(n为1以上的整数)。区块BLK包含与位线以及字线建立关联的多个非易失性存储单元。区块BLK例如成为数据的删除单位。在半导体存储装置1中，例如能够应用SLC(Single-Level Cell，单层存储单元)方式或MLC(Multi-Level Cell，多层存储单元)方式。在SLC方式中，在各存储单元保存1比特数据，在MLC方式中，在各存储单元保存2比特的数据。此外，也可在各存储单元保存3比特以上的数据。
输入输出电路13例如连接于寄存器14、逻辑控制电路15、以及感测放大器模块11。输入输出电路13控制与存储器控制器2的信号DQ的输入输出。信号DQ包含指令CMD、数据DAT、地址信息ADD、以及状态信息STS等。指令CMD例如包含用来执行来自主机装置4的命令的命令。数据DAT包含写入数据DAT或读出数据DAT。地址信息ADD例如包含列地址以及行地址。状态信息STS例如包含与写入动作以及读出动作相关的半导体存储装置1的状态有关的信息。
更具体来说，输入输出电路13具备输入电路以及输出电路，输入电路以及输出电路进行以下所述的处理。输入电路从存储器控制器2接收写入数据DAT、地址信息ADD、以及指令CMD。输入电路将所接收的写入数据DAT传输至感测放大器模块11，将所接收的地址信息ADD以及指令CMD传输至寄存器14。另一方面，输出电路从寄存器14接收状态信息STS，从感测放大器模块11接收读出数据DAT。输出电路将所接收的状态信息STS以及读出数据DAT发送至存储器控制器2。
寄存器14包含状态寄存器141、地址寄存器142、以及指令寄存器143。
状态寄存器141例如连接于输入输出电路13以及定序器16。状态寄存器141保存状态信息STS，且将该状态信息STS基于定序器16的指示传输至输入输出电路13。
地址寄存器142例如连接于感测放大器模块11、行解码器模块12、以及输入输出电路13。地址寄存器142保存从输入输出电路13传输的地址信息ADD。地址寄存器142将地址信息ADD中的列地址传输至感测放大器模块11，将地址信息ADD中的行地址传输至行解码器模块12。
指令寄存器143例如连接于输入输出电路13。指令寄存器143保存从输入输出电路13传输的指令CMD，且将指令CMD传输至定序器16。
逻辑控制电路15例如连接于定序器16。从存储器控制器2例如接收芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读取使能信号REn、以及写入保护信号WPn。逻辑控制电路15基于所接收的信号，控制输入输出电路13以及定序器16。
芯片使能信号CEn是为了使半导体存储装置1使能而使用的信号。指令锁存使能信号CLE是为了将输入至半导体存储装置1的信号DQ为指令CMD通知给输入输出电路13而使用的信号。地址锁存使能信号ALE是为了将输入至半导体存储装置1的信号DQ为地址信息ADD通知给输入输出电路13而使用的信号。写入使能信号WEn以及读取使能信号REn分别例如是为了对输入输出电路13命令信号DQ的输入以及输出而使用的信号。写入保护信号WPn是为了对半导体存储装置1指示禁止数据写入及删除而使用的信号。
定序器16例如连接于就绪/忙碌控制电路17、感测放大器模块11、以及驱动器组19。定序器16基于保存在指令寄存器143中的指令CMD，控制半导体存储装置1整体的动作。例如，定序器16控制感测放大器模块11、行解码器模块12、电压产生电路18、以及驱动器组19等，执行写入动作以及读出动作等各种动作。
就绪/忙碌控制电路17根据定序器16的控制产生就绪/忙碌信号R/Bn，且将所产生的就绪/忙碌信号R/Bn发送至存储器控制器2。就绪/忙碌信号R/Bn是为了通知半导体存储装置1处于受理来自存储器控制器2的命令的就绪状态还是处于不受理命令的忙碌状态而使用的信号。
电压产生电路18例如连接于驱动器组19等。电压产生电路18基于定序器16的控制，产生写入动作以及读出动作等中所使用的电压，且将所产生的电压供给至驱动器组19。
驱动器组19包含驱动器SLDRV。驱动器组19例如连接于存储单元阵列10、感测放大器模块11、以及行解码器模块12。驱动器组19基于从电压产生电路18供给的电压，例如，产生在读出动作以及写入动作等各种动作中施加至下述字线WL以及源极线SL等的各种电压。驱动器组19将该所产生的电压传输至感测放大器模块11以及行解码器模块12。驱动器SLDRV将该所产生的电压传输至源极线SL。
感测放大器模块11从地址寄存器142接收列地址，且将所接收的列地址解码。感测放大器模块11基于该解码的结果，执行存储器控制器2与存储单元阵列10之间的数据DAT的传输动作。例如，感测放大器模块11感测从存储单元阵列10读出的数据，产生读出数据DAT，将所产生的读出数据DAT经由输入输出电路13输出至存储器控制器2。另外，感测放大器模块11从存储器控制器2经由输入输出电路13接收写入数据DAT，且将所接收的写入数据DAT传输至存储单元阵列10。
行解码器模块12从地址寄存器142接收行地址，且将所接收的行地址解码。行解码器模块12基于该解码的结果，选择执行读出动作以及写入动作等各种动作的对象的区块BLK。行解码器模块12能够对该已选择的区块BLK传输从驱动器组19供给的电压。
＜1-3.NAND型闪速存储器的存储单元阵列＞
图3是作为图2所示的存储单元阵列10的电路构成的一例，表示存储单元阵列10中所包含的多个区块BLK中1个区块BLK的电路构成的一例的图。例如，存储单元阵列10中所包含的多个区块BLK分别具有图3所示的电路构成。有时省略与图1或图2相同或类似的构成的说明。
如图3所示，区块BLK例如包含4个串单元SU0～SU3。各串单元SU包含多个NAND串NS。多个NAND串NS分别与位线BL0～BLm(m为1以上的整数)中某位线BL建立对应关系，例如包含存储单元晶体管MT0～MT7以及选择晶体管STl及ST2。存储单元晶体管MT包含控制栅极以及电荷储存层，且非易失地存储数据。选择晶体管STl以及ST2分别用来选择各种动作时的包含该选择晶体管STl以及ST2的NAND串NS。
在多个NAND串NS的各者中，选择晶体管STl的漏极连接于如上所述建立对应关系的位线BL。在选择晶体管STl的源极与选择晶体管ST2的漏极之间，串联连接着存储单元晶体管MT0～MT7。选择晶体管ST2的源极连接于源极线SL。详细情况将在下文叙述，在本说明书等中，将源极线SL表示为源极线CELSRC的示例。
在相同的区块BLK中所包含的多个NAND串NS之间，各NAND串NS中所包含的存储单元晶体管MT0～MT7的控制栅极分别共通连接于字线WL0～WL7中对应的字线WL。串单元SU0～SU3中所分别包含的多个NAND串NS的选择晶体管STl的栅极(控制栅极)分别共通连接于与各串单元SU对应的选择栅极线SGD0～SGD3。在相同的区块BLK中所包含的多个NAND串NS之间，各NAND串NS中所包含的选择晶体管ST2的栅极分别共通连接于选择栅极线SGS。
各位线BL共通连接于在多个串单元SU间对应的NAND串NS的选择晶体管STl的漏极。源极线SL在多个串单元SU间共用。
在1个串单元SU内连接于共通的字线WL的多个存储单元晶体管MT的集合例如被称为单元组件CU。例如，在单元组件CU内的存储单元晶体管MT分别保存1比特数据的情况下，将相当于该单元组件CU的存储容量的数据例如称为“1页数据”。
存储单元阵列10的电路构成并不限定于图3所示的构成。例如，也可使各区块BLK所包含的串单元SU的个数为任意的个数。另外，也可使各NAND串NS所包含的存储单元晶体管MT以及选择晶体管STl及ST2的各者的个数为任意的个数。字线WL以及选择栅极线SGD及SGS的各者的条数基于NAND串NS中的存储单元晶体管MT以及选择晶体管STl及ST2的个数变更。
＜1-4.存储单元晶体管的阈值分布＞
图4是表示图1所示的存储单元阵列10中的存储单元晶体管MT保存2比特数据的情况下的阈值分布、数据的分配、读出电压、以及验证电压的一例的图。有时省略与图1～图3相同或类似的构成的说明。
存储单元晶体管MT基于能够使该存储单元晶体管MT为导通状态的栅极与源极之间的电位差(以下，称为阈值电压)，保存所述2比特数据。在所述写入动作中，进行存储单元晶体管MT的该阈值电压的控制。图4表示了作为阈值电压的这种控制的结果形成的4个阈值分布。在图4所示的阈值分布中，纵轴与存储单元晶体管MT的个数对应，横轴与存储单元晶体管MT的阈值电压Vth对应。横轴作为一例，表示了在对存储单元晶体管MT的源极施加电压VSRC的情况下，为了使该存储单元晶体管MT为导通状态而施加至该存储单元晶体管MT的栅极的电压。
例如，将该4个阈值分布从位于阈值电压低的区域的分布起依次设为处于“Er”电平、“A”电平、“B”电平、以及“C”电平而加以区别。例如，对“Er”电平分配“11”(“下位比特/上位比特”)数据，对“A”电平分配“10”数据，对“B”电平分配“00”数据，对“C”电平分配“01”数据。分配至各电平的阈值分布的数据是存储在该阈值分布包含阈值电压的存储单元晶体管MT中的数据。
在相邻的阈值分布之间，分别设定写入动作中所使用的验证电压。具体来说，与“A”电平对应设定验证电压AV，与“B”电平对应设定验证电压BV，与“C”电平对应设定验证电压CV。验证电压是在确认是否达到存储单元晶体管MT的目标电平的验证动作中使用的电压。
更具体来说，验证电压AV设定在“Er”电平中的最大阈值电压与“A”电平中的最小阈值电压之间。当对存储单元晶体管MT施加验证电压AV时，阈值电压为“Er”电平的阈值分布中所包含的存储单元晶体管MT成为导通状态，另一方面，阈值电压为“A”电平以上的阈值分布中所包含的存储单元晶体管MT为断开状态。由此，例如“01”数据的写入动作的结果，能够确认存储单元晶体管MT的阈值电压是否包含在“A”电平的阈值分布中。
其它验证电压EV及CV也与验证电压AV相同地设定。验证电压EV设定在“A”电平中的最大阈值电压与“B”电平中的最小阈值电压之间，验证电压CV设定在“B”电平中的最大阈值电压与“C”电平中的最小阈值电压之间。
另外，在相邻的阈值分布之间，分别设定在读出动作中所使用的读出电压。具体来说，与“A”电平对应设定读出电压AR，与“B”电平对应设定读出电压BR，与“C”电平对应设定读出电压CR。读出电压是在确认存储单元晶体管MT的阈值电压包含在哪个电平的阈值分布中的读出动作中使用的电压。
更具体来说，读出电压AR与所述验证电压AV相同，设定在“Er”电平中的最大阈值电压与“A”电平中的最小阈值电压之间。当对存储单元晶体管MT施加读出电压AR时，阈值电压为“Er”电平的阈值分布中所包含的存储单元晶体管MT成为导通状态，另一方面，阈值电压为“A”电平以上的阈值分布中所包含的存储单元晶体管MT为断开状态。由此，能够判定存储单元晶体管MT的阈值电压是包含在“Er”电平的阈值分布中还是包含在“A”电平以上的阈值分布中。
其它读出电压BR及CR也与读出电压AR相同地设定。读出电压BR设定在“A”电平中的最大阈值电压与“B”电平中的最小阈值电压之间，读出电压CR设定在“B”电平中的最大阈值电压与“C”电平中的最小阈值电压之间。
在第1实施方式中，例如，验证电压AV设定为高于读出电压AR的电压，验证电压BV设定为高于读出电压BR的电压，验证电压CV设定为高于读出电压CR的电压。例如，验证电压AV设定在“A”电平的阈值分布的下麓附近，验证电压BV设定在“B”电平的阈值分布的下麓附近，验证电压CV设定在“C”电平的阈值分布的下麓附近。
另外，对位于阈值电压最高的区域的阈值分布中高于最大的阈值电压的电压，设定读出路径电压VREAD。将读出路径电压VREAD施加至栅极的存储单元晶体管MT无论所存储的数据如何均为导通状态。
此外，第1实施方式中所说明的1个存储单元晶体管MT中所存储的数据的比特数及对于阈值分布的数据的分配相关的构成只不过为一例，并不限定于该构成。例如，1个存储单元晶体管MT中所存储的数据的比特数及对于阈值分布的数据的分配相关的构成也可为将1比特或3比特以上的数据保存在1个存储单元晶体管MT中的构成。另外，第1实施方式中所说明的验证电压与读出电压的构成只不过为一例，并不限定于该构成。第1实施方式中所说明的验证电压与读出电压的构成只要在不脱离发明的主旨的范围内适当决定即可。
＜1-5.感测放大器模块的电路构成＞
图5是表示图2所示的感测放大器模块11的电路构成的一部分的一例的图。在以下的说明中，将写入对象或读出对象的存储单元晶体管MT称为选择存储单元晶体管MT。有时省略与图1～图4相同或类似的构成的说明。
感测放大器模块11例如包含针对每条位线设置的感测放大器单元SAU。如图5所示，1个感测放大器单元SAU包含连接部111、感测部112、以及锁存电路113。例如，在各存储单元晶体管MT保存2比特以上的数据的情况下，基于该数据的比特数设置2个以上的锁存电路。
连接部111将对应的位线BL与感测部112连接。具体来说，连接部111包含n通道MOS(metal oxide semiconductor，金属氧化物半导体)晶体管Tr1以及Tr2。晶体管Tr1的第1端子连接于所述对应的位线BL，晶体管Tr1的第2端子连接于晶体管Tr2的第1端子。对晶体管Tr1的栅极施加控制信号BLS。晶体管Tr2的第2端子连接于节点SCOM，对晶体管Tr2的栅极施加控制信号BLC。利用晶体管Tr2，能够将所述对应的位线BL箝位为与控制信号BLC对应的电位。
感测部112感测基于位线BL的电位读出的数据。感测部112包含n通道MOS晶体管Tr3、Tr4、···、及Tr9、p通道MOS晶体管Tr10、以及电容元件Cl。
晶体管Tr3的第1端子连接于节点SCOM，晶体管Tr3的第2端子连接于节点SSRC。对晶体管Tr3的栅极施加控制信号BLX。晶体管Tr10的第1端子连接于节点SSRC，对晶体管Tr10的第2端子施加电压VDD。晶体管Tr10的栅极连接于节点INV_S。晶体管Tr5的第1端子连接于节点SSRC，晶体管Tr5的第2端子连接于节点SEN。对晶体管Tr5的栅极施加控制信号HLL。电容元件Cl的第1电极连接于所述节点SEN，对电容元件C2的第2电极供给信号CLK。晶体管Tr4的第1端子连接于所述节点SEN，晶体管Tr4的第2端子连接于所述节点SCOM。对晶体管Tr4的栅极施加控制信号XXL。晶体管Tr9的第1端子连接于所述节点SCOM，晶体管Tr9的第2端子连接于节点SRCGND，晶体管Tr9的栅极连接于节点INV_S。施加至节点SRCGND的电压例如为电压VSS。
电压VSS例如为0V。
晶体管Tr10以及晶体管Tr3能够将位线BL预充电。电容元件Cl在位线BL的预充电中被充电。晶体管Tr10以及晶体管Tr5能够将电容元件Cl充电。晶体管Tr4能够在数据感测中将节点SEN放电。晶体管Tr9能够将位线BL固定为固定的电位。
晶体管Tr6的第1端子连接于节点SEN，晶体管Tr6的第2端子连接于节点LBUS。对晶体管Tr6的栅极施加控制信号BLQ。节点LBUS为将感测部112与锁存电路113连接的信号路径。晶体管Tr7的第1端子连接于节点LBUS，晶体管Tr7的第2端子连接于晶体管Tr8的第1端子。对晶体管Tr7的栅极施加控制信号STB。晶体管Tr8的第2端子接地，晶体管Tr8的栅极连接于节点SEN。
晶体管Tr7能够决定数据的感测时序，与使锁存电路113存储读出数据。晶体管Tr8能够基于节点SEN的电位，感测读出数据为“0”还是为“1”。
节点INV_S为锁存电路113内的节点，可取得与锁存电路113存储的数据对应的逻辑电平。例如，在读出数据时选择存储单元晶体管MT成为导通状态而节点SEN的电位充分降低时，节点INV_S成为H电平。另一方面，在选择存储单元晶体管MT为断开状态而节点SEN保存固定电位时，节点INV_S为L电平。
在第1实施方式的感测放大器模块11的构成中，在确立控制信号STB的时序，将基于节点SEN的电位的读出数据利用晶体管Tr7传输至锁存电路113。控制信号STB、BLS、BLC、BLX、HLL、XXL、以及BLQ例如从定序器16供给。
此外，第1实施方式的感测放大器模块11的构成为一例，并不限定于该构成。第1实施方式的感测放大器模块11的构成只要在不脱离发明的主旨的范围内适当决定即可，例如，能够基于存储器系统3、主机装置4等的构成，应用各种构成。
＜1-6.驱动器SLDRV的电路构成＞
图6是表示驱动器SLDRV的电路构成的一例的图。有时省略与图1～图5相同或类似的构成的说明。
在图6中，除了驱动器SLDRV的电路构成以外，还图示了包含存储单元阵列10中的1个以上的NAND串NS的NAND串群NSGl、NSG2、···、及NSGn。
NAND串群NSG1、NSG2、···、及NSGn共通连接于节点N1。节点N1与源极线SL对应。源极线SL为源极线CELSRC。此处，k为1至n的整数的任一个。
驱动器SLDRV包含放电部192以及基准电位设定部194。此外，以下，驱动器SLDRV的构成并不限定于图6所示的构成。在图6所示的构成中，放电部192以及基准电位设定部194的区分只不过为方便起见，例如，驱动器SLDRV的构成也可为将这些各部件中的任意的电路在个别的装置中分离存在的构成。
放电部192包含高耐压n通道MOS晶体管Tr14_1、Tr14_2、···、以及Tr14_n。
晶体管Tr14_k的第1端子连接于节点N1，晶体管Tr14_k的第2端子连接于节点N9。晶体管Tr14_k的栅极连接于节点N8。此处，k为1至n的整数的任一个。例如利用定序器16对晶体管Tr14_1、Tr14_2、···、以及Tr14_n的栅极施加相同的控制信号。
基准电位设定部194包含p通道MOS晶体管Tr11及Tr12、电流源CS、运算放大器OA、高耐压n通道MOS晶体管Tr15及Tr17、以及n通道MOS晶体管Tr16_1、Tr16_2、···、及Tr16_n。
对晶体管Tr11的第1端子施加电压VDDSA，晶体管Tr11的第2端子连接于节点N9，晶体管Tr11的栅极连接于节点N3。对晶体管Tr12的第1端子施加电压VDDSA，晶体管Tr12的第2端子以及栅极连接于节点N3。电流源CS的输入端子连接于节点N3，电流源CS的输出端子接地。
晶体管Tr15的第1端子连接于节点N9，晶体管Tr15的第2端子连接于节点N10。对晶体管Tr15的栅极施加控制信号SRCHV_SWMON的反转信号。控制信号SRCHV_SWMON例如由定序器16供给。运算放大器OA的反转输入端子连接于节点N10，对运算放大器OA的非反转输入端子施加电压VREF_SRC。运算放大器OA的输出端子连接于节点N6。晶体管Tr16_1、Tr16_2、···、以及Tr16_n的各自的第1端子连接于节点N9，晶体管Tr16_1、Tr16_2、···、以及Tr16_n的各自的第2端子连接于节点N7。对节点N7施加电压VSS。晶体管Tr16_1、Tr16_2、···、以及Tr16_n的各自的栅极连接于节点N6。晶体管Tr17的第1端子连接于节点N1，晶体管Tr17的第2端子连接于节点N10。对晶体管Tr17的栅极施加控制信号SRCHV_SWMON。
详细情况将在下文叙述，利用第1实施方式所示的驱动器SLDRV的构成，将节点N1的电位设定为与电压VREF_SRC对应的电位。也就是说，能够将源极线CELSRC的电位从近端侧朝远端侧控制为与电压VREF_SRC对应的电位。此外，在本说明书等中，将与从NAND串NS的位线BL向源极线CELSRC伸展的方向平行的方向设为第1方向D1，将与第1方向D1交叉且与字线WL伸展的方向(从位线BL1朝向位线BLn的方向)平行的方向设为第2方向D2。另外，在字线WL、源极线CELSRC、位线BL等中，相对于第2方向D2将位线BL1侧表示为近端(Near)，相对于第2方向D2将位线BLn侧表示为远端(Far)。
＜2.动作例＞
＜2-1.写入动作以及读出动作的概要＞
第1实施方式的半导体存储装置1在写入动作中重复执行编程循环。编程循环包含编程动作以及验证动作。编程动作是通过在选择存储单元晶体管MT中将电子注入至电荷储存层来使该选择存储单元晶体管MT的阈值电压上升的动作。或者，编程动作是通过禁止向电荷储存层注入电子来维持选择存储单元晶体管MT的阈值电压的动作。验证动作是继编程动作之后，通过使用验证电压进行读出的动作，确认选择存储单元晶体管MT的阈值电压是否达到目标电平的动作。阈值电压达到目标电平的选择存储单元晶体管MT之后被禁止写入。
在第1实施方式的半导体存储装置1中，通过重复执行如以上所说明的包含编程动作与验证动作的编程循环，选择存储单元晶体管MT的阈值电压上升至目标电平。
储存在电荷储存层中的电子有时以不稳定的状态储存。因此，有时从所述编程动作结束的时间点，存储单元晶体管MT的电荷储存层中所储存的电子随着时间经过而从电荷储存层漏出。当电子从电荷储存层漏出时，存储单元晶体管MT的阈值电压下降。因此，在写入动作完成后执行的读出动作中，为了应对随着时间经过而产生的这种存储单元晶体管的阈值电压的降低，使用低于验证电压的读出电压进行读出动作。读出动作也可包含验证动作。
以下将说明的动作的例为半导体存储装置1的读出动作包含验证动作的例。
＜2-2.读出动作中所使用的各种电压的例＞
图7是表示在第1实施方式的比较例(以往例)的半导体存储装置中的读出动作中利用的施加至各种电路构成要素的电压的时间变化的一例的时序图。在比较例的半导体存储装置中，像图6所示的驱动器SLDRV一样，不具有源极线CELSRC的电位从近端侧朝远端侧能够控制的构成。
图8是表示在第1实施方式的半导体存储装置中的读出动作中利用的施加至各种电路构成要素的电压的时间变化的一例的时序图。
图7及图8所示的时序图只不过为用来表示施加至各种电路构成要素的电压的概略性的时序图，未必准确地图示例如有位线BL的放电的情况下的位线BL的电位的变化等。在图7及图8中，表示了在读出动作中执行使用任意的读出电压DR的读出处理的情况下的例。读出动作例如既可连续地执行使用读出电压AR的读出处理、使用读出电压BR的读出处理、以及使用读出电压CR的读出处理，也可将与以下将说明的处理相同的处理应用于使用验证电压的读出处理。有时省略与图1～图6相同或类似的构成的说明。
在以下的说明中，将连接于选择存储单元晶体管MT的字线称为选择字线WL_sel，将未连接于选择存储单元晶体管MT的字线称为非选择字线WL_usel。另外，将选择栅极线SGD中所选择的串单元SU的选择栅极线SGD称为选择选择栅极线SGDsel，将非选择的串单元SU的选择栅极线称为非选择选择栅极线SGD_usel。
像所述说明的一样，对于字线WL_sel及WL_usel、以及选择栅极线SGD_sel、SGD_usel、及SGS的电压的施加通过由定序器16进行的电压产生电路18、驱动器组19以及行解码器模块12的控制来执行。另外，对于源极线CELSRC的电压的施加通过由定序器16进行的电压产生电路18与驱动器组19中的驱动器SLDRV的控制来执行。另外，对于位线BL的电压的施加通过由定序器16进行的电压产生电路18、驱动器组19以及感测放大器模块11的控制来执行。进而，控制信号BLC以及STB由定序器16供给。
在图7所示的比较例中，在读出动作的开始时，施加至字线WL_sel及WL_usel、选择栅极线SGD_sel、SGD_usel、及SGS、位线BL、以及源极线CELSRC的电压分别为电压VSS。另外，控制信号BLC的电压为电压VSS，控制信号STB的电压为低(Low)电平。
此处，有时在对字线WL施加电压时，例如，由于RC延迟，而直至该字线WL中物理上接近施加电压的位置的部分的电位稳定为止的时间相对短，直至该字线WL中物理上远离施加电压的位置的部分的电位稳定为止的时间相对长。以下，作为一例，对字线WL中直至电位稳定为止的时间相对短的部分处于字线WL的近端侧进行说明，对字线WL中直至电位稳定为止的时间相对长的部分处于字线WL的远端侧进行说明。
如图7所示，在读出动作中，对选择字线WL_sel执行突跳动作。突跳动作例如是指在对作为对象的配线施加某目标电压而该配线的电位上升的情况下，在施加该目标电压之前，将比该目标电压更大的电压施加某时间的动作。通过对选择字线WL_sel执行突跳动作，而选择字线WL_sel的远端侧的部分的电位缩短直至由所述目标电压稳定为止的时间。此处，以下，例如，将比所述目标电压更大的电压称为突跳电压，将突跳电压与目标电压的大小的差称为突跳量。
首先，执行使用任意的读出电压DR的读出处理。在时刻t11中，对选择字线WL_sel施加将作为目标电压的任意的读出电压DR加上突跳量DK所得的电压，对字线WL_usel施加电压VREAD。然后，在时刻t13中，对选择字线WL_sel施加任意的读出电压DR。这样，对选择字线WL_sel执行突跳动作。有时通过该突跳动作，选择字线WL_sel的近端侧的部分的电位(由“Near”的符号与实线一起图示的电位)在由任意的读出电压DR稳定之前，变得比由该读出电压DR稳定的电位高。
在时刻t11中，对源极线CELSRC例如施加作为目标电压的电压VSRC，对选择栅极线SGD_sel以及SGS施加电压VGS，对选择栅极线SGD_usel施加电压VSRC。
接着，例如，在时刻t12中，开始位线BL的充电。在该充电中，在时刻t12中，控制信号BLC的电压设为对作为目标电压的电压VBLC加上突跳量DKb所得的电压。结果，对位线BL施加作为目标电压的电压VBL。然后，在时刻t14中，控制信号BLC的电压设为电压VBLC。此外，控制信号BLC与选择字线WL_sel相同地，在时刻t11中，被施加对电压VBLC加上突跳量DKb所得的电压，在时刻t13中，也可施加电压VBLC。
这样，根据对于选择字线WL_sel的突跳动作，也对控制信号BLC执行突跳动作。
时刻t13例如与选择字线WL_sel的远端侧的部分的电位(由符号“Far”所示)稳定的时刻对应。也就是说，时刻t13能够基于对任意的读出电压DR加上突跳量DK所得的电压上升至选择字线WL_sel的远端侧的部分的电位所需要的时间，设定为选择字线WL_sel的远端侧的部分的电位达到由作为目标电压的任意的读出电压DR稳定的电位的时刻，或其前后的时刻。
利用这样施加的电压，字线WL_sel及WL_usel、选择栅极线SGD_sel、SGD_usel、及SGS、位线BL、以及源极线SL的各电位稳定之后，在时刻t15中，控制信号STB从低(Low)电平成为高(High)电平，而确立。由此，对感测放大器模块11中的锁存电路传输基于任意的读出电压DR的读出数据。
如以上所述，对控制信号BLC执行的突跳动作与对选择字线WL_sel执行的突跳动作对应。在图7所示的以往例中，利用字线WL_sel的突跳动作，用来将位线BL放电或充电的时间变慢。为了使用来将位线BL放电或充电的时间变快，对控制信号BLC执行突跳动作。然而，当对控制信号BLC执行突跳动作时，晶体管Tr2的栅极与晶体管Tr2的第1端子之间的电位差变大。结果，连接于包含晶体管Tr2的连接部111的位线BL被过充电，花费直至放电为目标电压为止的时间，所以到读出动作为止的时间(例如，时刻t13～时刻t15为止的时间)变长。
另一方面，如图8所示，在第1实施方式的半导体存储装置1中，对控制信号BLC施加作为目标电压的电压VBLC，对源极线CELSRC施加低于首先施加的电压的电压。通过这样，能够使存储单元晶体管MT的栅极及与存储单元晶体管MT的选择晶体管TS2连接的端子之间的电位差变大。结果，在第1实施方式的半导体存储装置1中，能够抑制位线BL的过充电，缩短直至放电为位线BL的目标电压为止的时间。另外，在第1实施方式的半导体存储装置1中，随着能够缩短直至放电为位线BL的目标电压为止的时间，能够实现读出动作的高速化。
以下，使用图8，详细地说明第1实施方式的半导体存储装置1的读出动作。图8与图7相比，施加至控制信号BLC、位线BL、以及源极线CELSRC的电压的时间变化不同。另外，图8与图7相比，追加电压VREF_SRC、以及控制信号SRCHV_SWMON的方面不同。在使用图8的第1实施方式的半导体存储装置1的读出动作的说明中，省略与图7相同的说明。另外，在使用图8的第1实施方式的半导体存储装置1的读出动作的说明中，表示控制信号SRCHV_SWMON的反转信号为低(Low)电平，控制信号SRCHV_SWMON为高(High)电平的例。此外，在图8中，省略控制信号SRCHV_SWMON的反转信号的记载及说明。
在时刻t21至时刻t23中，例如，电压VREF_SRC从低电平变化为目标电压Vtarget。当电压VREF_SRC从低电平变化至电压VSRC时，源极线CELSRC的电压从电压VSS变化为电压VSRC。此处，理想的是，优选为目标电压Vtarget为电压VSRC，低电平为电压VSS。实际上，根据由晶体管、配线等引起的电阻、电容等，以源极线CELSRC的电压成为电压VSRC的方式，调整目标电压Vtarget，以源极线CELSRC的电压成为电压VSS的方式，调整低电平。
在时刻t22中，开始位线BL的充电。在该充电中，在时刻t22中，控制信号BLC的电压设为作为目标电压的电压VBLC。
接着，在时刻t23中，电压VREF_SRC变化为从电压Vtarget下降了电压DV的电压(电压Vtarget－电压DV)。电压VREF_SRC变化为从电压Vtarget下降了电压DV的电压(电压Vtarget－电压DV)的结果，利用图6所示的放电部192以及基准电位设定部194，对源极线CELSRC施加比电压VSRC下降了电压Vcelsrc的电压(电压VSRC－电压Vcelsrc)。此处，电压Vcelsrc例如为与电压VREF_SRC对应的电压。此处，理想的是，优选为电压DV为电压Vcelsrc，实际上，目标电压Vtarget与电压VSRC相同地，低电平与电压VSS相同地，根据由晶体管、配线等引起的电阻、电容等，以源极线CELSRC的电压成为电压Vcelsrc的方式，调整电压DV。
随着对源极线CELSRC施加比电压VSRC下降了电压Vcelsrc的电压(VSRC－Vcelsrc)，存储单元晶体管MT的栅极及与存储单元晶体管MT的选择晶体管TS2连接的端子之间的电位差变大，所以能够将位线BL迅速充电。结果，施加至位线BL的电压与以往例相比迅速收束为固定值。
在时刻t24中，电压VREF_SRC从自电压Vtarget下降了电压DV的电压(电压Vtarget－电压DV)变化为电压Vtarget。结果，利用图6所示的放电部192以及基准电位设定部194，对源极线CELSRC施加电压VSRC。此处，例如，将电压VREF_SRC的电压的变化时间的宽度称为转变时间SPW，将电压VREF_SRC的电压的变化(目标电压Vtarget与电压DV的电位差)称为电位差PH。另外，例如，将对源极线CELSRC施加低于作为目标电压的电压VSRC的电压的时间称为源极线电压降宽度CPW。
在时刻t24至时刻t25中，对控制信号BLC施加作为目标电压的电压VBLC，对源极线CELSRC施加电压VSRC。结果，对位线BL施加作为目标电压的电压VBL。
利用这样施加的电压，字线WL_sel及WL_usel、选择栅极线SGD_sel、SGD_usel、及SGS、位线BL、以及源极线CELSRC的各电位稳定之后，在时刻t25中，控制信号STB从低(Low)电平成为高(High)电平，而确立。由此，对感测放大器模块11中的锁存电路传输基于任意的读出电压DR的读出数据。
＜2-3.读出动作的变化例＞
图9是表示第1实施方式的半导体存储装置1中的读出动作的变化例的时序图。以下，使用图9，说明第1实施方式的半导体存储装置1的读出动作的变化例。图9与图8相比，以下方面不同：随着电压VREF_SRC的转变时间SPW的变化，而改变施加至源极线CELSRC的电压或源极线CELSRC的电压下降的时间。在图9中，由于除此以外的方面与图8相同，所以省略此处的说明。另外，有时省略与图1～图7相同或类似的构成的说明。
图9(A)表示第1实施方式的半导体存储装置1中的读出动作的第1变化例。在第1变化例中，表示将电压VREF_SRC的转变时间SPW扩大为转变时间SPWb的例。将与电压VREF_SRC的转变时间SPWb对应的源极线电压降宽度称为源极线电压降宽度CPWb。
随着电压VREF_SRC的转变时间SPW扩大为转变时间SPWb，而电压VREF_SRC从电压Vtarget下降了电压DV的电压(电压Vtarget－电压DV)的时间变长。结果，对源极线CELSRC施加“电压VSRC－电压Vcelsrc”的时间变长。随着对源极线CELSRC施加“电压VSRC－电压Vcelsrc”的时间变长，例如，能够将远端侧的位线BL也迅速地充电，与以往例相比能够迅速地收束为固定值。控制信号脉冲宽度SPW或控制信号脉冲宽度SPWb例如以成为1微秒以上10微秒以下的方式被调整。因此，源极线电压降宽度CPW或源极线电压降宽度CPWb也例如以成为1微秒以上10微秒以下的方式被调整。
也可不改变电压VREF_SRC的转变时间SPW，而使电压DV变化。可使电压VREF_SRC的电压从“目标电压Vtarget－电压DV”降低，也可使电压VREF_SRC的电压从“目标电压Vtarget－电压DV”上升。例如，通过使电压VREF_SRC的电压从“电压VSRC－电压Vcelsrc”降低，也可使源极线CELSRC的电压从“电压VSRC－电压Vcelsrc”降低。例如，也可预先在电压产生电路18中产生与电压VREF_SRC对应的多个电压，利用存储器控制器2，基于所需的读出动作，以将所产生的电压施加至电压VREF_SRC的方式进行控制。例如，如图9(A)所示，也可以对电压VREF_SRC施加“目标电压Vtarget－电压DVb”，将与电压DVb对应的电压Vcelsrcb施加至源极线CELSRC的方式进行控制。此处，理想的是，优选为电压DVb为电压Vcelsrcb，但实际上，电压DV与电压Vcelsrc相同地，根据由晶体管、配线等引起的电阻、电容等，以源极线CELSRC的电压成为电压Vcelsrcb的方式，调整电压DVb。另外，电压Vcelsrcb大于电压Vcelsrc，“电压VSRC－电压Vcelsrcb”为低于“电压VSRC－电压Vcelsrc”的电压。电压Vcelsrc或电压Vcelsrcb例如以成为作为目标电压的电压VSRC的5％以上90％以下的电压的方式被调整。另外，电压Vcelsrc与电压Vcelsrcb相同地，以电压DV或电压DVb也例如成为目标电压Vtarget的5％以上90％以下的电压的方式被调整。
因此，存储单元晶体管MT的栅极及与存储单元晶体管MT的选择晶体管TS2连接的端子之间的电位差变大，结果，与将电压VREF_SRC的转变时间扩大的情况下相同地，电压VREF_SRC从电压Vtarget下降了电压DVb的电压(电压Vtarget－电压DVb)的时间变长。结果，对源极线CELSRC施加“电压VSRC－电压Vcelsrcb”的时间变长。因此，能够将远端侧的位线BL也迅速地充电，与以往例相比能够迅速地收束为固定值。
此外，在第1实施方式的半导体存储装置1中，也可应用电压VREF_SRC的转变时间的扩大与使源极线CELSRC的电压比“电压VSRC－电压Vcelsrc”降低这两者。
图9(B)表示第1实施方式的半导体存储装置1中的读出动作的第2变化例。在第2变化例中，在使源极线CELSRC的电压为电压Vcelsrc之后，以逐渐变低为电压Vcelsrcb的方式进行控制。
例如，也可预先在电压产生电路18中产生根据与电压VREF_SRC对应的时间而电压逐渐降低的斜坡波形状的多个电压，利用存储器控制器2，基于所需的读出动作，以将所产生的电压施加至电压VREF_SRC的方式进行控制。例如，如图9(B)所示，也可以将从目标电压Vtarget逐渐降低为电压DVb的斜坡波形状的电压施加至电压VREF_SRC，将从电压Vcelsrc逐渐降低为电压Vcelsrcb的斜坡波形状的电压施加至源极线CELSRC的方式进行控制。此外，在图9(B)中，表示将从目标电压Vtarget直线地逐渐降低为电压DVb的斜坡波形状的电压施加至电压VREF_SRC的例，但施加至电压VREF_SRC的电压并不限定于此处所示的例。例如，在电压产生电路18中，根据与电压VREF_SRC对应的时间而产生的电压既可为阶梯状(阶段地)降低的电压，也可将阶梯状(阶段地)降低的电压施加至电压VREF_SRC。
通过将如图9(B)所示的电压施加至源极线CELSRC，例如，在选择字线WL_sel的电位从选择字线WL_sel的近端侧朝远端侧逐渐降低的比率并不固定的情况下等，也能够将与从选择字线WL_sel以及源极线CELSRC的近端侧朝远端侧的电位变化对应的电压从位线BL的近端侧施加至远端侧。
＜第2实施方式＞
在第2实施方式的半导体存储装置1中，对除了图8中所说明的读出动作以外，还对控制信号BLC执行突跳动作的例进行说明。
以下，使用图10，详细地说明第2实施方式的半导体存储装置中的读出动作中所利用的施加至各种电路构成要素的电压的时间变化的一例。图10与图8相比，施加至控制信号BLC、以及位线BL的电压的时间变化不同。在图10中，由于除此以外的方面与图8相同，所以省略此处的说明。另外，有时省略与图1～图9相同或类似的构成的说明。
在时刻t32中，开始位线BL的充电。在该充电中，在时刻t32中，控制信号BLC的电压设为对作为目标电压的电压VBLC加上突跳量DKb所得的电压。
接着，在时刻t33中，电压VREF_SRC变化为从电压Vtarget下降了电压DV的电压(电压Vtarget－电压DV)。电压VREF_SRC变化为从电压Vtarget下降了电压DV的电压(电压Vtarget－电压DV)的结果，利用图6所示的放电部192以及基准电位设定部194，对源极线CELSRC施加比电压VSRC下降了电压Vcelsrc的电压(电压VSRC－电压Vcelsrc)。此处，电压Vcelsrc例如为与电压VREF_SRC对应的电压。此外，将电压VREF_SRC的电压的变化(目标电压Vtarget与电压DVb的电位差)称为电位差PHb。
随着对源极线CELSRC施加比电压VSRC下降了电压Vcelsrc的电压(VSRC－Vcelsrc)，存储单元晶体管MT的栅极及与存储单元晶体管MT的选择晶体管TS2连接的端子之间的电位差变大，所以能够将位线BL迅速地充电。结果，施加至位线BL的电压与以往例相比迅速收束为固定值。
另外，通过对控制信号BLC执行突跳动作，晶体管Tr2的栅极与晶体管Tr2的第1端子之间的电位差变大。结果，连接于包含晶体管Tr2的连接部111的位线BL被过充电。通过降低施加至源极线CELSRC的电压能够实现高速动作的第1实施方式的半导体存储装置1中，如图8的时刻t23至时刻t25的位线BL的波形所示，在时刻t23至时刻t24中施加至位线BL的电压有与作为目标电压的电压VBL的差。在第2实施方式的半导体存储装置1中，对控制信号BLC执行突跳动作，连接于包含晶体管Tr2的连接部111的位线BL被过充电。因此，如图9所示，能够将位线BL高速地充电，减少与作为目标电压的电压VBL的差。结果，在第2实施方式的半导体存储装置1中，能够进而缩短位线BL收束至作为目标电压的电压VBL的时间，进而缩短直至读出动作为止的时间(例如，时刻t33～时刻t35为止的时间)。
＜其它实施方式＞
在所述第1实施方式以及第2实施方式中作为半导体存储装置中所包含的构成所说明的各部既可由硬件或软件的任一个来实现，或者也可由硬件与软件的组合来实现。
在所述第1实施方式以及第2实施方式中，在使用相同以及一致的表述的情况下，相同以及一致也可含有包含设计的范围内的误差的情况。
另外，在表述为施加或供给某电压的情况下，也包含进行像施加或供给该电压一样的控制的情况与实际上施加或供给该电压的情况的任一者。进而，施加或供给某电压也可包含施加或供给例如0V的电压。
在本说明书中所谓“连接”表示电连接，也包含例如中间介置其它元件的情况。
以上，对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并不旨在限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，在不脱离发明的主旨的范围内，也可适当组合而实施，能够进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨，并且包含在权利要求书所记载的发明及其均等的范围内。
符号的说明
1 半导体存储装置
2 存储器控制器
3 存储器系统
4 主机装置
10 存储单元阵列
11 感测放大器模块
12 行解码器模块
13 输入输出电路
14 寄存器
15 逻辑控制电路
16 定序器
17 就绪/忙碌控制电路
18 电压产生电路
19 驱动器组
21 主机接口单元(主机I/F)
22 CPU
23 RAM
24 ROM
25 存储器接口单元(存储器I/F)
111 连接部
112 感测部
113 锁存电路
141 状态寄存器
142 地址寄存器
143 指令寄存器
192 放电部
194 基准电位设定部

Claims (8)

1.一种半导体存储装置，具备：
存储单元；
字线，连接于所述存储单元；
源极线，连接于所述存储单元；
位线，连接于所述存储单元；
感测放大器，连接于所述存储单元；以及
控制电路；
在所述存储单元的读出动作中，
所述控制电路构成为，
对所述字线施加第1电压，在施加了所述第1电压之后，施加大于所述第1电压的第2电压，在施加了所述第2电压之后，施加大于所述第1电压且小于所述第2电压的第3电压，
相应于对所述字线施加所述第2电压的时序而对所述源极线施加第4电压，在施加了所述第4电压之后，施加小于所述第4电压的第5电压，在施加了所述第5电压之后，施加大于所述第5电压的第6电压，
相应于对所述源极线施加所述第4电压的时序而对所述感测放大器施加第7电压，
所述第1电压与所述第2电压不是读出电压，所述第3电压为读出电压。
2.根据权利要求1所述的半导体存储装置，其中所述控制电路
以如下方式进行控制，根据对所述字线施加所述第2电压的时序，将控制施加至所述位线的电压的第1控制信号从低电平变化为高电平，
随着所述第1控制信号从低电平变化为高电平，调整所述第4电压与所述第5电压的电压差，
对所述源极线施加调整了所述第4电压与所述第5电压的差的电压。
3.根据权利要求1所述的半导体存储装置，其中所述控制电路
具有第1控制信号，相应于对所述字线施加所述第2电压的时序，将控制施加至所述位线的电压的第1控制信号从低电平变化为高电平，维持高电平，
在所述第1控制信号维持高电平的期间，对所述源极线施加所述第5电压。
4.根据权利要求1所述的半导体存储装置，其中所述控制电路
具有第1控制信号，相应于对所述字线施加所述第2电压的时序，将控制施加至所述位线的电压的所述第1控制信号从低电平变化为高电平，维持高电平，在维持高电平之后，从高电平变化为低电平，
随着所述第1控制信号从高电平变化为低电平，对所述源极线施加的电压从所述第4电压变成所述第5电压。
5.根据权利要求1所述的半导体存储装置，其中所述控制电路
相应于对所述源极线施加所述第5电压的时序，对所述感测放大器施加大于所述第7电压的第8电压，
在对所述源极线施加了所述第5电压之后，相应于施加所述第4电压的时序，对所述感测放大器施加大于所述第7电压且小于所述第8电压的第9电压，
利用所述第5电压与所述第4电压的电压差、以及所述第8电压与所述第9电压的电压差，控制施加至所述位线的电压。
6.根据权利要求1所述的半导体存储装置，其中所述控制电路
以如下方式进行控制，相应于对所述字线施加所述第2电压的时序，将控制施加至所述位线的电压的第1控制信号从低电平变化为高电平，
随着所述第1控制信号从低电平变化为高电平，调整所述第4电压与所述第5电压的电压差，
相应于对所述源极线施加所述第5电压的时序，对所述感测放大器施加大于所述第7电压的第8电压，
在对所述源极线施加了所述第5电压之后，相应于施加所述第4电压的时序，对所述感测放大器施加大于所述第7电压且小于所述第8电压的第9电压，
利用所述第5电压与所述第4电压的电压差、以及所述第8电压与所述第9电压的电压差，控制施加至所述位线的电压。
7.根据权利要求1所述的半导体存储装置，其中所述控制电路
具有第1控制信号，相应于对所述字线施加所述第2电压的时序，将控制施加至所述位线的电压的第1控制信号从低电平变化为高电平，维持高电平，
在所述第1控制信号维持高电平的期间，对所述源极线施加所述第5电压，
在所述第1控制信号维持高电平的期间，对所述感测放大器施加大于所述第7电压的第8电压，
通过使所述第1控制信号维持高电平的时间变化，利用所述第5电压与所述第4电压的电压差以及所述第8电压，控制施加至所述位线的电压。
8.根据权利要求1所述的半导体存储装置，其中所述第4电压与所述第6电压为大致相同电压。
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