KR20210014589A - 반도체 장치 및 연속 판독 방법 - Google Patents

반도체 장치 및 연속 판독 방법 Download PDF

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Abstract

플래시 메모리의 연속 판독 방법이 제공된다. 선택된 비트 라인(BL0, BL4, BL8 및 BL12)은 메모리 셀 어레이의 선택된 페이지의 캐시 메모리 C0의 데이터가 판독될 때 3 개의 선택되지 않은 비트 라인에 의해 마스킹 된다. 선택된 비트 라인(BL2, BL6, BL10 및 BL14)은 동일한 선택된 페이지의 캐시 메모리 C1의 데이터가 판독될 때 3 개의 선택되지 않은 비트 라인에 의해 마스킹 된다. 이러한 방식으로, 복수의 선택된 페이지로부터 판독된 제1 페이지 데이터 및 제2 페이지 데이터 각각이 연속적으로 출력된다.

Description

반도체 장치 및 연속 판독 방법{SEMICONDUCTOR DEVICE AND CONTINUOUS READING METHOD}
본 발명은 반도체 장치에 관한 것으로, 특히 플래시 메모리의 연속 판독(continuous reading)에 관한 것이다.
본 출원은 2019년 7월 29일에 출원된 일본 출원 일련 번호 2019-138625의 우선권을 주장한다. 상기 언급된 특허 출원 전체가 본 명세서에 참고로 포함되고 본 명세서의 일부를 구성한다.
NAND 플래시 메모리(flash memory)는 외부 명령에 응답하여 여러 페이지를 연속적으로 판독할 수 있는 연속 판독 기능(continuous reading function)(버스트 판독 기능(burst reading function))을 나타낸다. 페이지 버퍼/센싱 회로는 예를 들어 2 개의 래치(latch)를 포함한다. 연속 판독 동작에서, 어레이(array)로부터 판독된 데이터가 하나의 래치에 유지될 때, 다른 래치에 의해 유지되는 데이터가 출력될 수 있다(예를 들어, 특허 문헌 1, 2, 3 등).
특허 문헌 1: 일본 특허 번호 5323170호
특허 문헌 2: 일본 특허 번호 5667143호
특허 문헌 3: 미국 특허 출원 US 2014/0104947A1.
본 개시에 의해 해결될 문제는 다음을 포함한다.
도 1a 및 도 1b는 칩 레벨 에러 체크(chip-level error checking) 및 정정(correction)(ECC) 기능을 갖춘 NAND 플래시 메모리의 개략적인 구성을 도시한다. 플래시 메모리는: NAND 스트링(string), 페이지 버퍼/센싱 회로(page buffer/sensing circuit)(20), 데이터 전송 회로(data transmission circuit)(30), 데이터 전송 회로(32), 및 에러 검출 및 정정 회로(error detection and correction circuit)(ECC라고 함), 및 입력 출력 회로(input output circuit)(50)를 포함하는 메모리 셀 어레이(memory cell array)(10)를 포함한다. 페이지 버퍼/센싱 회로(20)는 프로그램 될 판독 데이터 또는 입력 데이터를 보유하는 2 개의 래치 L1 및 L2(예를 들어, 1 개의 래치는 4KB를 가짐)를 포함하고, 래치 L1 및 래치 L2는 각각 캐시 메모리(cache memory)(C0) 및 캐시 메모리 C1(예를 들어, 하나의 캐시 메모리는 2KB를 가짐)를 포함한다. 캐시 메모리 C0 및 캐시 메모리 C1은 각각 독립적인 동작을 수행할 수 있다. 또한, ECC 회로(40)는 사용자 옵션을 통해 활성화 또는 비활성화 될 수 있다.
도 2는 종래의 연속 판독(continuous reading)의 타이밍도이다. 연속 판독은 다수의 페이지로부터 데이터를 연속적으로 판독하는 것이며, 이러한 동작은 명령을 통해 실행될 수 있다. 먼저, 페이지 P0(페이지 0)의 어레이 판독이 수행된다. 이 시점에서, 판독 시간 tRD1은 약 24μs이다. 판독 페이지 P0의 데이터는 래치 L1(래치 1)의 캐시 메모리 C0 및 캐시 메모리 C1(P0C0, P0C1)에 유지된다. 그리고, 래치 L1의 캐시 메모리 C0 및 캐시 메모리 C1의 데이터는 래치 L2의 캐시 메모리 C0 및 캐시 메모리 C1으로 전송된다(래치 2). 캐시 메모리 C0와 캐시 메모리 C1 중 하나가 데이터 출력을 수행하는 동안 다른 하나는 ECC 처리를 수행하고, 다른 하나가 데이터 출력을 수행하는 기간 동안, 그것은 ECC 처리를 수행한다. 또한, 데이터가 래치 L1에서 래치 L2로 전송된 후, 다음 페이지 P1(1 페이지)의 어레이 판독이 수행되고 판독 데이터는 래치 L1에 유지된다.
연속 판독에서, 행 어드레스가 자동으로 점진적으로 증가하고, 및 복수의 페이지의 연속 판독이 페이지 P1으로부터 시작된다. 연속 판독에서의 어레이 판독(array reading) 시간 tR은 약 18 μs이다. 어레이 판독은 내부 클록 신호(internal clock signal)와 동기화되어 수행되고, 입력 출력 회로(50)의 데이터 출력은 내부 클록 신호와 비동기인 외부 클록 신호(external clock signal) ExCLK와 동기하여 수행된다. 한 페이지의 데이터 출력 시간 tDOUT은 외부 클록 신호 ExCLK의 주파수에 의존한다. 예를 들어, 외부 클록 신호 ExCLK가 104 MHz 일 때, 데이터 출력 시간 tDOUT은 약 39.4 μs이다. 연속 판독에서, 어레이 판독 시간 tR은 한 페이지의 데이터 출력 시간 tDOUT보다 작아야 한다.
메모리 셀 어레이(memory cell array)(10)는 데이터를 저장하기 위한 메인 영역(main region)과 ECC 처리에 의해 생성된 에러 검출 코드 및 사용자 정보를 저장하기 위한 스페어 영역(spare region)을 포함한다. 도 1b는 메모리 셀 어레이(10)의 메인 영역 및 스페어 영역을 도시한다. 메인 영역은 캐시 메모리 C0에 대응하는 메인 파트 C0_M 및 캐시 메모리 C1에 대응하는 메인 파트 C1_M을 포함하고, 메인 파트 C0_M의 열 어드레스는 000h-3FFh이고, 메인 파트 C1_M의 열 어드레스는 400h-7FFh 이다. 스페어 영역은 캐시 메모리 C0에 대응하는 스페어 파트 C0_S 및 캐시 메모리 C1에 대응하는 스페어 파트 C1_S를 포함하고, 스페어 파트 C0_S의 열 어드레스는 800h-83Fh이며, 스페어 파트 C1_S의 열 어드레스는 840h87Fh 이다.
사용자가 사용하는 캐시 메모리 C0 및 캐시 메모리 C1는 C0 = 메인 파트 C0_M + 스페어 파트 C0_S, C1 = 메인 파트 C1_M + 스페어 파트 C1_S에 의해 정의된다. 이 사용자 정의는 내부 동작(internal operation)에서 플래시 메모리의 정의와 동일하다. 또한, 메모리 셀 어레이의 열 어드레스는 페이지 버퍼/센싱 회로(20)의 래치 L1 및 L2의 열 어드레스와 동일하며 일대일로 대응한다. 또한, 연속 판독 동작에서, 데이터는 열 어드레스 000h로부터 열 어드레스 87Fh의 순서로 순차적으로 출력된다.
높은 통합(high integration)으로 인해 한 페이지의 크기가 커지면, 페이지 버퍼/센싱 회로(20)의 전용 영역은 비례적으로 확대된다. 래치 L2가 제거될 수 있으면, 페이지 버퍼/센싱 회로(20)가 차지하는 면적이 크게 감소될 수 있다. 도 3은 단일 래치 L1를 사용하여(래치 L2 없이) 수행된 연속 판독의 타이밍도이다. 이 경우, 래치(L1)의 데이터를 비울 곳이 없기 때문에, 래치(L1)의 데이터가 비어 있지 않으면, 어레이 판독을 수행할 수 없다. 즉, 끊김 없는 판독(seamless reading)이 실질적으로 불가능하다.
따라서, 한 페이지의 데이터를 판독을 위해 캐시 메모리 C0와 캐시 메모리 C1의 두 개의 1/2 페이지로 나누어 연구되었다. 이 경우 동일한 페이지를 두 번 판독하므로 판독 동작으로 인해 간섭(interference)이 발생할 수 있다. 즉, 판독 동작에서, 모든 비트 라인이 사전충전/방전되기 때문에, 비트 라인 사이의 용량성 커플링(capacitive coupling)에 의해 야기되는 바람직하지 않은 전압은 비트 라인과 메모리 셀에 영향을 줄 수 있다.
도 4는 연속 판독 동작에서 캐시 메모리 C0 및 캐시 메모리 C1의 1/2 페이지의 판독(이중 어레이 판독(twice array reading))을 수행하는 타이밍도이다. 메모리 셀 어레이의 선택된 페이지의 캐시 메모리 C0가 판독될 때, 도 1b에 도시된 바와 같이, 메인 파트 C0_M 및 스페어 파트 C0_S가 판독되고, 데이터는 래치 L1로 전송되고, 캐시 메모리 C1가 판독될 때, 메인 파트 C1_M 및 스페어 파트 C1_S가 판독되고, 데이터는 래치 L1로 전송된다.
따라서, 다음 페이지 P1의 캐시 메모리 C0의 데이터 전송은 래치 L1의 페이지 P0의 캐시 메모리 C0의 출력 이후에 이루어져야 한다. 그 전에 페이지 P1의 캐시 메모리 C0의 데이터 전송이 수행되면, 페이지 P0의 캐시 메모리 C0는 덮어쓰기 된다. 캐시 메모리 C0의 데이터 출력은 캐시 메모리 C0의 스페어 파트 C0_S이 출력될 때 완료되며, 다시말해, 페이지 P1의 캐시 메모리 C0의 데이터 전송이 캐시 메모리 C1의 스페어 파트 C1_S의 데이터 출력에서 수행되지 않으면, 페이지 P1의 데이터를 끊김 없이 출력할 수 없다. 그러나, 캐시 메모리 C1의 스페어 파트 C1_S의 데이터 출력 시간 tDOUT_C1Sp은 약 1.2μs이고, 및 이러한 짧은 기간에서, 다음 페이지의 캐시 메모리 C0의 데이터 전송을 수행하기 위해, 엄격한 타이밍 조정이 필요하므로 달성하기가 어렵다.
본 발명은 페이지 버퍼/센싱 회로의 규모를 줄이면서 높은 신뢰성을 갖는 연속 판독을 수행할 수 있는 반도체 장치 및 연속 판독 방법에 관한 것이다.
[0014]
본 개시는 플래시 메모리의 연속 판독 방법을 제공하고, 이 방법은 다음 단계를 포함한다. 메모리 셀 어레이의 제1 페이지의 제1 페이지 데이터가 판독될 때, 접지 레벨에 연결된 2 개 이상의 선택되지 않은 비트 라인이 선택된 비트 라인 사이에 제공되는 단계, 메모리 셀 어레이의 제1 페이지의 제2 페이지 데이터가 판독될 때, 접지 레벨에 연결된 2 개 이상의 선택되지 않은 비트 라인이 선택된 비트 라인 사이에 제공되는 단계이다. 이와 같이, 복수의 선택된 페이지로부터 판독된 제1 페이지 데이터 및 제2 페이지 데이터 각각이 연속적으로 출력된다.
[0015]
본 개시는 다음을 포함하는 반도체 장치를 제공한다: 메모리 셀 어레이; 메모리 셀 어레이의 각각의 비트 라인에 연결된 페이지 버퍼/센싱 회로; 메모리 셀 어레이의 선택된 페이지를 판독하는 판독 컴포넌트; 및 판독 컴포넌트에 의해 판독된 데이터를 출력하는 출력 컴포넌트를 포함한다. 판독 컴포넌트가 복수의 페이지의 연속 판독을 수행할 때, 및 메모리 셀 어레이의 선택된 페이지의 제1 페이지 데이터가 판독될 때, 접지 레벨에 연결된 2 개 이상의 선택되지 않은 비트 라인이 선택된 비트 라인 사이에 제공된다. 메모리 셀 어레이의 선택된 페이지의 제2 페이지 데이터가 판독될 때, 접지 레벨에 연결된 2 개 이상의 선택되지 않은 비트 라인이 선택된 비트 라인 사이에 제공된다.
[0016]
본 개시에 따르면, 메모리 셀 어레이의 제1 페이지의 제1 페이지 데이터가 판독될 때, 복수의 선택되지 않은 비트 라인이 선택된 비트 라인을 마스킹 하기 위해 사용된다. 메모리 셀 어레이의 제1 페이지의 제2 페이지 데이터가 판독될 때, 복수의 선택되지 않은 비트 라인이 선택된 비트 라인을 마스킹 하기 위해 사용된다. 이러한 방식으로, 연속 판독 동작에서, 동일한 페이지가 여러 번 판독될 때 발생되는 판독 간섭(reading interference)이 억제되고, 이에 의해 신뢰성이 높은 판독이 제공되고 페이지 버퍼/센싱 회로의 회로 규모가 감소된다.
첨부 도면은 본 개시의 추가 이해를 제공하기 위해 포함되며, 본 명세서에 포함되어 본 명세서의 일부를 구성한다. 도면은 본 개시의 실시예를 예시하고, 상세한 설명과 함께 본 개시의 원리를 설명하는 역할을 한다.
도 1a 및 도 1b는 종래의 NAND 플래시 메모리의 개략적인 구성을 나타내는 도면이다.
도 2는 래치 L1 및 래치 L2를 사용하여 수행된 종래의 연속 판독의 타이밍도이다.
도 3은 단일 래치 L1를 사용하여 수행된 종래의 연속 판독의 타이밍도이다.
도 4는 래치 L1를 사용하여 수행되는 다른 종래의 연속 판독의 타이밍도이다.
도 5는 본 발명의 일 실시예에 따른 플래시 메모리의 구성을 나타내는 도면이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 캐시 메모리 C0 및 캐시 메모리 C1의 정의를 설명하는 도면이다.
도 7은 본 개시 내용의 실시예에 따른 연속 판독 동작의 타이밍도이다.
도 8a 및 도 8b는 본 개시의 일 실시예에 따른 페이지 버퍼/센싱 회로의 레이아웃을 나타내는 도면이다.
도 9는 본 개시의 일 실시예에 따라 캐시 메모리 C0 및 캐시 메모리 C1가 판독될 때 행 방향으로 페이지 버퍼/센싱 회로에 의해 수행되는 선택의 도면이다.
도 10a 및 도 10b는 본 발명의 일 실시예에 따라 캐시 메모리 C0 및 캐시 메모리 C1가 판독될 때 열 방향으로 페이지 버퍼/센싱 회로에 의해 수행되는 선택의 도면이다.
도 11은 본 개시의 실시예에 따라 캐시 메모리 C0 및 캐시 메모리 C1가 판독될 때 선택된 페이지 버퍼/센싱 회로의 테이블이다.
도 12는 본 개시의 일 실시예에 따른 플래시 메모리의 페이지 버퍼/센싱 회로의 예의 도면이다.
도 13은 본 발명의 일 실시예에 따른 페이지 버퍼/센싱 회로와 구동 트랜지스터 BLCD_U/BLCD_L를 위해 사용되는 와이어 사이의 연결 관계를 도시한 도면이다.
도 14는 본 발명의 일 실시예에 따른 페이지 버퍼/센싱 회로와 비트 라인 사이의 전기적 연결 관계를 도시 한 도면이다.
도 15a는 도 14에 도시된 서브 비트 라인 SBL과 비트 라인 사이의 연결 관계를 나타내는 도면이고, 도 15b는 캐시 메모리 C0와 캐시 메모리 C1가 판독될 때 선택된 비트 라인을 나타내는 도면이다.
도 16은 본 개시의 일 실시예에 따른 서브 비트 라인과 비트 라인 선택 회로의 각 스위치(선택된 트랜지스터) 사이의 연결 관계를 도시한 도면이다.
도 17은 비교 예의 페이지 버퍼/센싱 회로와 구동 트랜지스터 BLCD_U/BLCD_L를 위해 사용되는 와이어 사이의 연결 관계를 도시한 도면이다.
도 18은 비교 예의 페이지 버퍼/센싱 회로와 비트 라인 사이의 전기적 연결 관계를 도시한 도면이다.
도 19a는 비교 예의 서브 비트 라인 SBL과 비트 라인 사이의 연결 관계를 도시한 도면이고, 도 19b는 캐시 메모리 C0와 캐시 메모리 C1이 판독될 때 선택된 비트 라인을 도시한 도면이다.
도 20은 비교 예의 비트 라인 선택 회로의 서브 비트 라인과 각 스위치(선택 트랜지스터)의 연결 관계를 나타내는 도면이다.
도 21은 비교 예에 따라 캐시 메모리 C0 및 캐시 메모리 C1가 판독될 때 행 방향으로 페이지 버퍼/센싱 회로에 의해 수행되는 선택의 도면이다.
도 22는 비교 예에 따라 캐시 메모리 C0 및 캐시 메모리 C1가 판독될 때 열 방향으로 페이지 버퍼/센싱 회로에 의해 수행되는 선택의 도면이다.
본 개시의 실시예는 도면을 참조하여 상세하게 설명될 것이다. 본 개시의 반도체 장치는, 예를 들어 NAND 플래시 메모리(flash memory) 또는 마이크로 프로세서(microprocessor), 마이크로 컨트롤러(microcontroller), 로직, 주문형 집적 회로(application specific integrated circuit)(ASIC), 이미지 또는 사운드를 처리하도록 적용된 프로세서, 또는 이러한 플래시 메모리에 내장된 무선 신호 등 신호를 처리하도록 적용된 프로세서이다.
도 5는 본 발명의 일 실시예에 따른 플래시 메모리의 구성을 나타내는 도면이다. 본 실시예의 플래시 메모리(flash memory)(100)는: 매트릭스 형태로 배열된 복수의 메모리 셀을 갖는 메모리 셀 어레이(memory cell array)(110); 외부 클록 신호(external clock signal) ExCLK에 응답하여 데이터를 외부로 출력하거나 외부로부터 입력된 데이터를 출력하도록 구성된 입력 출력 회로(input output circuit)(120); 데이터의 에러 검출(error detection) 및 정정(correction)을 수행하도록 구성된 ECC 회로(130); 입력 출력 회로(120)를 통해 어드레스 데이터를 수신하는 어드레스 레지스터(address register)(140); 입력 출력 회로(120)를 통해 수신된 명령 또는 외부 단자에 인가되는 제어 신호에 기초하여 각 파트를 제어하는 제어부(controller)(150); 디코딩 결과에 기초하여, 어드레스 레지스터(address register)(140)로부터 행 어드레스 정보 Ax를 수신하고, 행 어드레스 정보 Ax를 디코딩하고, 블록 선택 및 워드 라인 선택 등을 수행하는 워드 라인 선택 회로(word line selection circuit)(160); 워드 라인 선택 회로(160)에 의해 선택된 페이지로부터 판독된 데이터를 유지하거나 선택된 페이지에 프로그래밍 될 데이터를 유지하는 페이지 버퍼/센싱 회로(page buffer/sensing circuit)(170); 어드레스 레지스터(140)로부터 열 어드레스 정보(column address information)(Ay)를 수신하고, 열 어드레스 정보(Ay)를 디코딩 하고, 디코딩 결과에 기초하여 페이지 버퍼/센싱 회로(170)에서 행 선택을 수행하는 행 선택 회로(row selection circuit)(180); 및 데이터의 판독, 프로그래밍, 소거 등에 필요한 각종 전압(프로그래밍 전압 Vpgm, 패스 전압 Vpass, 판독 패스 전압 Vread, 소거 전압 Vers 등)을 생성하는 내부 전압 생성 회로(internal voltage generating circuit)(190)을 포함한다.
메모리 셀 어레이(110)는 예를 들어 열 방향으로 배열된 m 개의 메모리 블록(memory block)(BLK(0), BLK(1), ..., BLK(m-1))을 갖는다. 하나의 메모리 블록에는 복수의 NAND 스트링(string)이 형성되고, 및 복수의 메모리 셀을 직렬로 연결하여 NAND 스트링이 형성된다. NAND 스트링은 2 차원 방식 또는 3 차원 방식으로 기판 표면 상에 형성될 수 있다. 또한, 메모리 셀은 하나의 비트(이진 데이터)를 저장하는 단일 레벨 셀(single level cell)(SLC) 타입 또는 다중 비트를 저장하는 멀티 레벨 셀(multi level cell)(MLC) 타입 일 수 있다. 하나의 NAND 스트링은 복수의 메모리 셀(예를 들어, 64 개의 메모리 셀), 비트 라인 측 선택 트랜지스터(bit line side selection transistor)(선택 게이트 라인(selection gate line)) 및 소스 라인 측 선택 트랜지스터(source line side selection transistor)(선택 게이트 라인(selection gate line))을 직렬로 연결함으로써 형성된다. 비트 라인 측 선택 트랜지스터의 드레인은 대응하는 비트 라인 GBL에 연결되고, 소스 라인 측 선택 트랜지스터의 소스는 공통 소스 라인(common source line)에 연결된다.
플래시 메모리(100)의 판독 동작에서, 비트 라인에 일정한 양의 전압이 인가되고, 선택된 워드 라인에 특정 전압(예를 들어, 0V)이 인가되고, 패스 전압(pass voltage) Vpass(예를 들어, 4.5V)이 선택되지 않은 워드 라인에 인가되고, 및 양의 전압(예를 들어, 4.5V)이 NAND 스트링의 비트 라인 측 선택 트랜지스터 및 소스 라인 측 선택 트랜지스터를 턴 온시키기 위해 선택 게이트 라인(selection gate line) 및 선택 게이트 라인(selection gate line)에 인가되고, 및 공통 소스 라인(common source line)에 0V가 인가된다. 프로그래밍(기록) 동작에서, 선택된 워드 라인에 고전압 프로그래밍 전압(high-voltage programming voltage) Vpgm(15V 내지 20V)이 인가되고, 및 중간 전위(intermediate potential)(예를 들어, 10 V)가 비트 라인 측 선택 트랜지스터를 턴온 하고 소스 라인 측 선택 트랜지스터를 턴오프 하기 위해 선택되지 않은 워드 라인에 인가되고, 및 데이터 "0" 또는 "1"에 대응하는 전위가 비트 라인에 공급된다. 소거 동작(erasing operation)에서, 블록에서 선택한 워드 라인에 0V가 인가되고, 및 고전압(예를 들어, 20V)이 플로팅 게이트(floating gate)의 전자들을 기판으로 추출하여 블록 단위로 데이터를 소거하기 위해 P-웰(well)에 인가된다.
페이지 버퍼/센싱 회로(170)는 도 1a 및 도 1b에 도시된 바와 같이, 2 개의 래치 L1 및 L2를 포함하는 것 이외의 단일 래치 L1을 포함한다. 더욱이, 플래시 메모리(100)의 내부 동작에서, 캐시 메모리 C0 및 캐시 메모리 C1는 1/2 페이지의 연속 열 어드레스에 의해 정의됨에 유의해야 한다. 도 6a는 메모리 셀 어레이 상의 메인 영역 및 스페어 영역의 구성을 도시하고, 및 도 6b는 내부 캐시 메모리(C0) 및 캐시 메모리 C1의 정의를 도시한다.
메인 영역은 캐시 메모리 C0에 대응하는 메인 파트 C0_M 및 캐시 메모리 C1에 대응하는 메인 파트 C1_M을 포함하고, 메인 파트 C0_M의 열 어드레스는 000h-3FFh이고, 메인 파트 C1_M의 열 어드레스는 400h-7FFh이다. 스페어 영역은 캐시 메모리 C0에 대응하는 스페어 파트 C0_S 및 캐시 메모리 C1에 대응하는 스페어 파트 C1_S를 포함하고, 스페어 파트 C0_S의 열 주소는 800h-83Fh이고, 및 스페어 파트 C1_S의 열 주소는 840h-87Fh이다.
플래시 메모리(100)의 내부 동작에서, 캐시 메모리 C0는 열 어드레스 000h-43Fh로 정의되고, 캐시 메모리 C1는 열 어드레스 440h-87Fh로 정의된다. 따라서, 캐시 메모리 C0는 메인 파트 C0_M 및 메인 파트 C1_M의 일부를 포함한다. 캐시 메모리 C1는 메인 파트 C1_M의 일부, 스페어 파트 C0_S 및 스페어 파트 C1_S를 포함한다. 반면에 사용자 정의 측면에서, 캐시 메모리 C0는 메인 파트 C0_M 및 스페어 파트 C0_S를 포함하고, 및 캐시 메모리 C1는 메인 파트 C1_M 및 스페어 파트 C1_S를 포함한다.
메모리 셀 어레이의 선택된 페이지로부터 판독된 데이터는 페이지 버퍼/센싱 회로(170)의 센싱 노드(sensing node)에 의해 센싱 되고, 센싱 된 데이터는 래치 L1로 전송되고 래치 L1에 의해 유지된다. 연속 판독 동작에서, 동일한 페이지의 판독이 두 번 수행되며, 여기서 캐시 메모리 C0의 데이터가 먼저 판독되고, 래치 L1의 열 어드레스 000h-43Fh로 전송된 후, 캐시 메모리 C1의 데이터가 판독되고, 래치 L1의 열 어드레스 440h-87Fh로 전송된다. 래치 L1의 캐시 메모리 C0 및 캐시 메모리 C1는 각각 독립적인 동작을 수행할 수 있다. 즉, 연속 판독 동작에서, 어레이로부터의 판독 및 데이터 출력은 1/2 페이지 단위로 독립적으로 수행된다. 어레이 판독은 내부 클록 신호에 기초하여 수행되고, 래치 L1와 입력 출력 회로(120) 사이의 데이터 전송과 입력 출력 회로(120)로부터 출력된 데이터는 외부 클록 신호 ExCLK에 기초하여 수행된다.
행 선택 회로(row selection circuit)(180)는 입력 열 어드레스 정보(input column address information)(Ay)에 따라 페이지에서 데이터의 시작 판독 위치를 선택하거나, 또는 열 주소를 사용하지 않고 페이지 시작부터 자동으로 데이터를 판독한다. 또한, 행 선택 회로(row selection circuit)(180)는 클록 신호(clock signal)에 응답하여 열 어드레스를 증가시키는 열 어드레스 카운터(column address counter)를 포함할 수 있다.
다음에, 본 실시 형태의 플래시 메모리(100)의 연속 판독 동작에 대하여 설명한다. 예를 들어, 연속 판독 동작은 직렬 주변 장치 인터페이스(SPI) 기능이 장착된 플래시 메모리에서 수행된다. 도 7은 실시예의 연속 판독 동작의 타이밍도이다. 도 7에 도시된 바와 같이, 페이지 P0의 캐시 메모리 C0의 데이터가 출력된 후, 페이지 P0의 캐시 메모리 C1의 데이터 출력에서, 다음 페이지 P1의 캐시 메모리 C0의 어레이 판독이 수행되고, 및 캐시 메모리 C0의 판독 데이터가 래치 L1로 전송된다. 래치 L1에 보유된 데이터의 출력이 열 어드레스 43F에 도달하면, 제어부(150)는 캐시 메모리 C0의 어레이 판독을 시작한다.
그리고, 페이지 P0의 캐시 메모리 C1의 데이터가 출력된 후, 페이지 P1의 캐시 메모리 C0의 데이터 출력에서, 페이지 1은 페이지 P1의 캐시 메모리 C1의 데이터를 래치 L1에 전송하도록 다시 선택된다. 래치 L1에 보유된 데이터의 출력이 열 어드레스 87F에 도달하면, 제어부(150)는 캐시 메모리 C1의 어레이 판독을 시작한다.
이러한 방식으로, 본 실시예에서, 래치 L1의 캐시 메모리 C1의 출력에서, 다음 페이지의 캐시 메모리 C0의 데이터는 래치 L1에 판독되고, 캐시 메모리 C0의 출력에서, 다음 페이지의 캐시 메모리 C1의 데이터는 래치 L1로 판독되고, 고주파 외부 클록 신호(ExCLK)가 사용되더라도, 1/2 페이지의 캐시 메모리의 데이터 출력 시간 tDOUT이 1/2 페이지의 어레이 판독 시간 tR 보다 커서 다수 페이지의 끊김 없는 데이터 출력이 수행될 수 있도록 만족시키기 쉽다.
다음에, 도 8a는 실시예의 페이지 버퍼/센싱 회로(170)의 레이아웃의 개략적인 도면이다. 도 8b는 페이지 버퍼/센싱 회로 PB <0> 내지 <7>, 서브 비트 라인(sub-bit line) SBL <0> 내지 <7> 및 글로벌 비트 라인(global bit line) GBL <0> 내지 <15>의 연결 관계를 도시하는 테이블이다. 도 8a에 도시된 바와 같이, 페이지 버퍼/센싱 회로(170)는 행 방향의 하나의 피치(pitch) 내에서 2 개의 열 × 4 개의 세그먼트(2-columnХ4-segment)로 구성된다. 하나의 페이지 버퍼/센싱 회로는 센싱 회로 및 래치 회로로 구성된다. 페이지 버퍼/센싱 회로의 센싱 노드에 연결된 서브 비트 라인 SBL은 비트 라인 선택 회로(bit line selection circuit)(172)를 통해 짝수 번째 글로벌 비트 라인 GBL_e 및 홀수 번째 글로벌 비트 라인 GBL_o에 연결된다. 짝수 번째 글로벌 비트 라인 GBL_e 및 홀수 번째 글로벌 비트 라인 GBL_o은 메모리 셀 어레이(110)의 복수의 블록에서 열 방향으로 연장된다. 따라서, 1 피치 내에서, 8 개의 서브-비트 라인이 배치되고, 및 8 개의 서브 비트 라인(sub-bit line)에 연결된 8 개의 페이지 버퍼/센싱 회로(170)가 구성되며, 여기서 8 개의 서브 비트 라인은 비트 라인 선택 회로(bit line selection circuit)(172)를 통해 16 개의 짝수 번째 글로벌 비트 라인 GBL_e 및 홀수 번째 글로벌 비트 라인 GBL_o에 연결된다. 페이지 버퍼/센싱 회로를 2 개의 열 × 4 세그먼트로 배열함으로써, 열 방향으로의 페이지 버퍼/센싱 회로(170)의 세그먼트의 수가 감소되어, 면적 효율이 개선된다. 또한, 본 실시예에서, 페이지 버퍼/센싱 회로(170)는 복수의 래치 L1, L2를 포함하지 않으므로 높이 방향의 크기가 감소될 수 있다. 또한, 연속 판독 동작에서, 캐시 메모리 C0가 판독될 때, 페이지 버퍼/센싱 회로 PB <0> 내지 <3>에 연결된 서브 비트 라인 SBL <0, 2, 4, 6>에 대응하는 짝수 번째 글로벌 비트 라인 GBL_e 또는 홀수 번째 글로벌 비트 라인 GBL_o 중 어느 하나가 판독되고, 및 캐시 메모리 C1가 판독될 때, 페이지 버퍼/센싱 회로 PB <4> 내지 <7>에 연결된 서브 비트 라인 SBL <1, 3, 5, 7>에 대응하는 짝수 번째 글로벌 비트 라인 GBL_e 또는 홀수 번째 글로벌 비트 라인 GBL_o 중 어느 하나가 판독된다. 이때, 선택하지 않은 짝수 글로벌 비트 라인 또는 홀수 글로벌 비트 라인은 GND에 전기적으로 연결되어 마스크 판독(mask reading)을 수행한다.
도 9, 도 10a 및 도 10b, 도 11은 각각 도 8a 및 도 8b에 도시된 캐시 메모리 C0, 캐시 메모리 C1 및 페이지 버퍼/센싱 회로(글로벌 비트 라인) 사이의 연결 관계를 도시한다. 도면에서, Y1_PB_SA × 8 <0> 및 Y1_PB_SA × 8 <1>은 8 개의 페이지 버퍼/센싱 회로의 레이아웃을 나타낸다. YAEb<*> 신호, YAOb<*> 신호 및 YBC<*> 신호는 행 선택 회로(180)에 의해 열 어드레스를 디코딩함으로써 생성된 선택 신호(selection signal)이다. 도 10a는 열 어드레스(CA)의 디코딩 테이블을 도시한다.
[0054]
캐시 메모리 C0 및 캐시 메모리 C1의 판독이 수행될 때, 대응하는 페이지 버퍼/센싱 회로(170)는 YBC <*>에 의해 선택된다. 도 10b에서, 캐시 메모리 C0의 판독에서 YBC <0> 내지 YBC <67>은 페이지 버퍼/센싱 회로 PB <0> 내지 <3>을 선택하고, 및 캐시 메모리 C1의 판독에서 YBC <68> 내지 YBC <135>는 페이지 버퍼/센싱 회로 PB <4> 내지 <7>을 선택한다. YBC [0, 68], YBC [1, 69], ... YBC [67, 135]는 Y1_PB_SA × 8의 페이지 버퍼/센싱 회로에서 캐시 메모리 C0 및 캐시 메모리 C1 쌍이다. 이러한 방식으로, 캐시 메모리 C0 및 캐시 메모리 C1의 판독 동작에서, 활성화된 페이지 버퍼/센싱 회로를 열 방향으로 및 비활성화된 페이지 버퍼/센싱 회로를 열 방향으로 배열함으로써, 도 6b에 도시된 물리적으로 분리된 캐시 메모리(C0)와 캐시 메모리(C1)가 연결되고, 및 활성화된 페이지 버퍼/센싱 회로가(비활성화된 페이지 버퍼/센싱 회로의 개입으로 인해) 물리적으로 분리되기 때문에, 캐시 메모리 C0 또는 캐시 메모리 C1에서 동시에 선택된 비트 라인이 분리될 수있고, 그리하여 동일한 페이지가 반복적으로 판독될 때 페이지 버퍼/센싱 회로 사이 및 비트 라인 사이에서 발생된 용량성 커플링(capacitive coupling)의 영향을 억제한다.
다음에, 본 실시 형태의 연속 판독 동작에 있어서의 판독 간섭을 억제하는 구체적인 방법에 대하여 설명한다. 도 12는 실시예의 페이지 버퍼/감지 회로(page buffer/sensing circuit)(170)의 구성을 도시한 도면이다. 도 12에 도시된 바와 같이, 하나의 페이지 버퍼/센싱 회로(170)는 비트 라인 선택 회로를 통해 짝수 번째 비트 라인 및 홀수 번째 비트 라인에 연결된다. 하나의 페이지 버퍼/감지 회로(170)는 짝수 번째 비트 라인과 홀수 번째 비트 라인의 2 개의 비트 라인에 의해 공유된다.
위에서 설명한 것처럼, 페이지 버퍼/센싱 회로(170)는 캐시 메모리 C0 및 캐시 메모리 C1의 판독 동작에서 선택적으로 구동된다. 따라서, 페이지 버퍼/센싱 회로(170)는 두 가지 유형을 가지며, 하나는 캐시 메모리 C0가 캐시 될 때 활성화되고, 하나는 캐시 메모리 C1가 캐시 될 때 활성화된다. 다음 설명에서, 참조 심볼(reference symbol)의 끝에 추가된 "_U"는 캐시 메모리 C0에 속함을 나타내고 "_L"은 캐시 메모리 C1에 속함을 나타낸다.
페이지 버퍼/감지 회로(170)는 래치 회로(latch circuit)(174)를 포함하고, 래치 회로(174)는 선택된 메모리 셀로부터 판독된 데이터를 유지하거나 또는 선택된 메모리 셀에 프로그래밍 될 데이터를 유지한다. 모든 페이지 버퍼/감지 회로(170)의 래치 회로(174)는 하나의 페이지에 대응하는 래치 L1을 구성한다. 래치 회로(174)는 전하 전송에 사용되는 트랜지스터 BLCD_U/BLCD_L을 통해 센싱 노드(sensing node) SN에 연결된다. 비트 라인을 사전 충전하는 데 사용되는 트랜지스터 BLPRE는 센싱 노드 SN에 연결된다. 또한, 센싱 노드 SN는 서브 비트 라인을 연결하기 위해 사용되는 트랜지스터 BLCN 및 비트 라인의 전위를 클램핑 하기 위해 사용되는 트랜지스터 BLCP를 포함한다.
도 13은 본 실시예의 페이지 버퍼/센싱 회로(170)와 트랜지스터 BLCD_U/BLCD_L을 구동하는데 사용되는 와이어 사이의 연결 관계를 도시한다. 페이지 버퍼/센싱 회로(170)는 피치 내에서 2 개의 열 × 4 세그먼트로 배열되고, 이들 8 개의 페이지 버퍼/센싱 회로(170)는 행 방향으로 반복적으로 배열된다. BLCD_U는 캐시 메모리 C0가 판독될 때 선택된 페이지 버퍼/센싱 회로 <0>, 페이지 버퍼/센싱 회로 <1>, 페이지 버퍼/센싱 회로 <2> 및 페이지 버퍼/센싱 회로 <3>에 연결되고, BLCD_L은 캐시 메모리 C1이 판독될 때 선택된 페이지 버퍼/센싱 회로 <4>, 페이지 버퍼/센싱 회로 <5>, 페이지 버퍼/센싱 회로 <6> 및 페이지 버퍼/센싱 회로 <7>에 연결된다.
도 14는 본 실시예에서의 페이지 버퍼/센싱 회로와 비트 라인 사이의 전기적 연결 관계를 도시한 도면이다. 도 15a는 서브 비트 라인 SBL과 도 14에 도시된 비트 라인 사이의 연결 관계를 도시하고, 도 15b는 캐시 메모리 C0 및 캐시 메모리 C1가 판독될 때 선택된 비트 라인을 도시한다. 또한, 비트 라인 BL0 내지 비트 라인 BL15는 도 8a 및 도 8b에 도시된 글로벌 비트 라인 GBL_e/GBL_o에 대응한다. 게다가, 도 14에 도시된 C00, C01, C02, 및 C03은 캐시 메모리 C0가 판독될 때 선택된 페이지 버퍼/센싱 회로를 나타내고, 및 C1 <4>, C1 <5>, C1 <6> 및 C1 <7>은 캐시 메모리 C1이 판독될 때 선택된 페이지 버퍼/센싱 회로를 나타낸다.
도 14에 도시된 바와 같이, 페이지 버퍼/센싱 회로 <0>은 트랜지스터 BLCD_U, 트랜지스터 BLCP 및 트랜지스터 BLCN을 통해 서브 비트 라인 SBL0에 연결된다. 서브 비트 라인 SBL0은 비트 라인 선택 회로(172)를 통해 짝수 번째 비트 라인 BL0 및 홀수 번째 비트 라인 BL3에 연결된다(도 8a 및 도 8b 참조). 물리적 레이아웃에서 페이지 버퍼/센싱 회로 <0>에 인접한 페이지 버퍼/센싱 회로 <4>는 트랜지스터 BLCD_L, 트랜지스터 BLCP 및 트랜지스터 BLCN을 통해 서브 비트 라인 SBL1에 연결된다. 서브 비트 라인 SBL1은 비트 라인 선택 회로(172)를 통해 짝수 번째 비트 라인 BL2 및 홀수 번째 비트 라인 BL1에 연결된다. 상기 관계는 페이지 버퍼/감지 회로 <1> 및 페이지 버퍼/감지 회로 <5>, 페이지 버퍼/감지 회로 <2> 및 페이지 버퍼/감지 회로 <6> 및 페이지 버퍼/감지 회로 <3> 및 페이지 버퍼/감지 회로 <7>에서 동일하다.
도 16은 비트 라인 선택 회로(172)의 서브 비트 라인과 각 스위치(선택 트랜지스터)의 접속 관계를 나타내는 도면이다. 페이지 버퍼/센싱 회로 <0>은 서브 비트 라인 SBL0을 통해 스위치 SW <0>에 연결된다. 스위치 SW <0>은 도 14에 도시된 비트 라인 BL0 및 비트 라인 BL3에 연결된 트랜지스터 BLSEE 및 트랜지스터 BLSOO이다. 페이지 버퍼/센싱 회로 <4>는 서브 비트 라인 SBL1을 통해 스위치 SW <4>에 연결된다. 스위치 SW <4>는, 도 14에 나타내는 비트 라인 BL1 및 비트 라인 BL2에 접속된 트랜지스터 BLSEO 및 트랜지스터 BLSOE이다. 기타 페이지 버퍼/감지 회로 <1>, 페이지 버퍼/감지 회로 <5>, 페이지 버퍼/감지 회로 <2>, 페이지 버퍼/감지 회로 <6>, 페이지 버퍼/감지 회로 <3> 및 페이지 버퍼/감지 회로 <7>은 각각 비트 라인 선택 회로(172)의 스위치 SW <1>, 스위치 SW <5>, 스위치 SW <2>, 스위치 SW <6>, 스위치 SW <3> 및 스위치(SW <7>)는 각각 스위치(SW <7>)에 유사하게 연결된다.
비트 라인 선택 회로(172)는 캐시 메모리 C0의 짝수 번째 페이지를 판독할 때 트랜지스터(BLSEE)를 선택적으로 턴온 하고, 캐시 메모리 C0의 홀수 번째 페이지를 판독할 때 트랜지스터 BLSOO를 선택적으로 턴온 하고; 캐시 메모리 C1의 짝수 번째 페이지를 판독할 때 트랜지스터 BLSOE를 선택적으로 턴온 하고; 캐시 메모리 C1의 홀수 번째 페이지를 판독할 때 트랜지스터(BLSEO)를 선택적으로 턴온 한다.
따라서, 도 15b에 도시된 바와 같이, 캐시 메모리 C0의 짝수 번째 페이지를 판독할 때, 비트 라인 BL0, 비트 라인 BL4, 비트 라인 BL8 및 비트 라인 BL12이 선택되고, 홀수 번째 페이지를 판독할 때, 비트 라인 BL3, 비트 라인 BL7, 비트 라인 BL11 및 비트 라인 BL15이 선택되고; 캐시 메모리 C1의 짝수 번째 페이지가 판독될 때, 비트 라인 BL2, 비트 라인 BL6, 비트 라인 BL10 및 비트 라인 BL14가 선택되고, 캐시 메모리 C1의 홀수 번째 페이지를 판독할 때, 비트 라인 BL1, 비트 라인 BL5, 비트 라인 BL9 및 비트 라인 BL13이 선택된다. 선택되지 않은 비트 라인은 비트 라인 선택 회로(172)의 가상 전원을 통해 GND 레벨에 전기적으로 연결된다.
실시예에 따르면, 캐시 메모리 C0 및 캐시 메모리 C1을 판독할 때, 3 개의 비트 라인마다 이격된 비트 라인이 선택되고, 다시 말해, 선택된 비트 라인들 사이에 GND 레벨에 연결된 3 개의 선택되지 않은 비트 라인이 제공되므로, 비트 라인들 간의 플로팅 게이트(FG) 결합이 효과적으로 억제될 수 있다. 따라서 연속 판독 동작에서, 동일한 페이지를 두 번 판독하는 경우에도 판독 간섭으로 인한 영향을 최대한 줄여서 신뢰할 수 있는 판독을 수행할 수 있다.
다음에, 본 실시예의 비교 예가 도 17 내지 도 22에 도시되어 있다. 도 17 내지 도 20은 각각 도 13 내지 도 16에 대응하고, 도 21 및 도 22는 각각 도 9 및 도 10b에 대응한다. 도 17에서, 비교 예에서, 페이지 버퍼/센싱 회로가 피치 내에서 2 개의 열 Х 4 세그먼트 레이아웃으로 배열될 때, 캐시 메모리 C0를 판독할 때 선택된 페이지 버퍼/센싱 회로는 행 방향으로 <0>, <4>, <2> 및 <6>이며, 캐시 메모리 C1를 판독할 때 선택된 페이지 버퍼/센싱 회로는 행 방향으로 <1>, <5>, <3> 및 <7>이다. 그러나, 비교 예에서는, "_U" 및 "_L"은 캐시 메모리 C0 및 캐시 메모리 C1에 속하는 것으로 정의되지 않는다. 도 17에서, _U <0,1> 및 _L <1,0>은 캐시 메모리 C0에 속하고, _U <2,3> 및 _L <3,2>는 캐시 메모리 C1에 속한다.
비교 예에서, 도 21에 도시된 바와 같이, 열 어드레스로부터 생성된 YAEb 신호 <0> 내지 YAEb 신호 <7> 및 YAOb 신호 <0> 및 YAOb 신호 <7>은 16 개의 페이지 버퍼/센싱 회로 중 어느 하나에 연결되고, 도 22에 도시된 바와 같이, 열 어드레스로부터 생성된 YBC <*> 신호는 일반적으로 8 개의 페이지 버퍼/센싱 회로 <0> 내지 <7>에 연결된다. 따라서 비교 예에서, YAEb 신호 및 YAOb 신호는 행 방향으로 페이지 버퍼/센싱 회로를 선택하는 데 사용되며, YBC 신호는 열 방향으로 8 페이지 버퍼/센싱 회로를 선택하는 데 사용된다. 비교 예에서, 판독 간섭은 본 실시예에서의 것으로 간주되지 않는다. 그러므로, 캐시 메모리 C0 또는 캐시 메모리 C1의 판독 동작에서, 인접한 페이지 버퍼/센싱 회로가 동시에 선택된다. 예를 들어, 캐시 메모리 C0의 판독 동작에서, 페이지 버퍼/감지 회로 <0>, 페이지 버퍼/감지 회로 <2>, 페이지 버퍼/감지 회로 <4> 및 페이지 버퍼/감지 회로 <6>는 후술하는 바와 같이 선택되고, 선택된 페이지 버퍼/센싱 회로는 행 방향으로 인접해 있다.
한편, 본 실시예에서는 도 9, 도 10a 및 도 10b에 도시된 바와 같이, YAEb 신호 <0> 내지 YAEb 신호 <7> 또는 YAOb 신호 <0> 내지 YAOb 신호 <7>는 각각 16 개의 페이지 버퍼/센싱 회로에 교대로 연결되고, 하나의 YAEb 신호 또는 하나의 YAOb 신호는 일반적으로 행 방향으로 서로 인접하여 위치한 2 개의 페이지 버퍼/센싱 회로에 연결된다. 예를 들어, YAEb 신호 <0>은 페이지 버퍼/감지 회로 <0> 및 페이지 버퍼/감지 회로 <4>에 연결되고, 및 YAOb 신호 <0>은 인접한 16 개의 페이지 버퍼/센싱 회로에서 <0> 및 <4>에 연결된다. 게다가, 캐시 메모리 C0 또는 캐시 메모리 C1를 식별하는데 사용되는 YBC 신호는 하나의 YAEb 신호 또는 하나의 YAOb 신호에 의해 선택된 한 쌍의 인접한 페이지 버퍼/센싱 회로 중 어느 하나를 선택하기 위해 인가된다. 이러한 방식으로, 실시예에서, YAEb/YAOb 신호 및 YBC 신호를 사용하여 선택된 페이지 버퍼/센싱 회로의 리매핑(remapping)이 수행된다. 결과적으로, 캐시 메모리 C0 및 캐시 메모리 C1가 판독될 때, 행 방향으로 인접한 한 쌍의 캐시 메모리 C0 및 캐시 메모리 C1의 한 쌍의 페이지 버퍼/센싱 회로 중 어느 하나가 선택되어, 동일한 페이지를 여러 번 판독함으로써 야기되는 판독 간섭의 영향을 억제한다.
도 18, 도 19a 및 도 19b에 도시된 바와 같이, 서브 비트 라인 SBL0, 서브 비트 라인 SBL1, 서브 비트 라인 SBL2 및 서브 비트 라인 SBL3은 캐시 메모리 C0에 속하고, 서브 비트 라인 SBL4, 서브 비트 라인 SBL5, 서브 비트 라인 SBL6 및 서브 비트 라인 SBL7은 캐시 메모리 C1에 속한다. 도 20은 비트 라인 선택 회로와 페이지 버퍼/센싱 회로 사이의 연결 관계를 도시한다. 전술한 실시예와 유사하게, 비트 라인 선택 회로는 캐시 메모리 C0의 짝수 번째 페이지를 판독할 때 트랜지스터 BLSEE를 선택적으로 턴온 하고, 캐시 메모리 C0의 홀수 번째 페이지를 판독할 때 트랜지스터 BLSOO를 선택적으로 턴온 하고; 캐시 메모리 C1의 짝수 번째 페이지를 판독할 때 트랜지스터 BLSOE를 선택적으로 턴온 하고; 캐시 메모리 C1의 홀수 번째 페이지를 판독할 때 트랜지스터 BLSEO를 선택적으로 턴온 시킨다.
따라서, 도 19b에 도시된 바와 같이, 캐시 메모리 C0의 짝수 번째 페이지를 판독할 때, 비트 라인 BL0, 비트 라인 BL2, 비트 라인 BL4 및 비트 라인 BL6이 선택된다. 홀수 번째 페이지를 판독할 때, 비트 라인 BL1, 비트 라인 BL3, 비트 라인 BL5 및 비트 라인 BL7이 선택된다. 캐시 메모리 C1의 짝수 번째 페이지를 판독할 때, 비트 라인 BL8, 비트 라인 BL10, 비트 라인 BL12 및 비트 라인 BL16이 선택된다. 홀수 번째 페이지를 판독할 때, 비트 라인 BL9, 비트 라인 BL11, 비트 라인 BL13 및 비트 라인 BL15이 선택된다. 선택되지 않은 비트 라인은 비트 라인 선택 회로(172)의 가상 전원을 통해 GND 레벨에 전기적으로 연결된다. 또한, 도 20에 도시한 비교 예에서는, 서브 비트 라인 SBL <7:0>은 페이지 버퍼/센싱 회로에 대해 상이한 할당을 갖기 때문에, 도 16에 도시된 서브 비트 라인은 스크램블링 된다.
따라서 비교 예에서, 캐시 메모리 C0 및 캐시 메모리 C1가 문자 그대로 판독될 때, 짝수 번째 비트 라인 또는 홀수 번째 비트 라인이 동시에 선택되고, 다시 말해, GND 레벨에 연결된 선택되지 않은 비트 라인이 선택된 비트 라인들 사이에 제공되어, 선택된 비트 라인들 사이의 FG 커플링을 억제한다. 비트 라인 사이의 공간이 좁아지면 커플링 비율이 높아지고, 따라서 동일한 페이지를 두 번 연속해서 판독할 때 하나의 선택되지 않은 비트 라인을 사용하면 FG 커플링을 충분히 억제할 수 없으므로 판독 간섭이 발생할 수 있다.
본 개시의 바람직한 실시예들이 상세히 설명되었지만, 본 개시는 특정 실시예들로 제한되지 않으며, 청구 범위에 기술된 개시의 범위 내에서 다양한 수정 및 변경이 이루어질 수 있다

Claims (11)

  1. 연속 판독 방법에 있어서,
    플래시 메모리에 적용되며,
    메모리 셀 어레이의 제1 페이지의 제1 페이지 데이터가 판독될 때, 접지 레벨에 연결된 2 개 이상의 선택되지 않은 비트 라인이 선택된 비트 라인 사이에 제공되고,
    상기 메모리 셀 어레이의 상기 제1 페이지의 제2 페이지 데이터가 판독될 때, 상기 접지 레벨에 연결된 2 개 이상의 선택되지 않은 비트 라인이 상기 선택된 비트 라인 사이에 제공되고, 및
    복수의 선택된 페이지로부터 판독된 상기 제1 페이지 데이터 및 상기 제2 페이지 데이터 각각은 연속적으로 출력되는
    방법.
  2. 제1항에 있어서,
    상기 메모리 셀 어레이의 상기 제1 페이지의 상기 제1 페이지 데이터 또는 상기 제2 페이지 데이터가 판독될 때,
    상기 접지 레벨에 연결된 3 개의 상기 선택되지 않은 비트 라인이 상기 선택된 비트 라인 사이에 제공되는
    방법.
  3. 제1항에 있어서,
    상기 제1 페이지 데이터의 판독은 짝수 번째 페이지의 판독 및 홀수 번째 페이지의 판독을 포함하고,
    상기 제1 페이지 데이터의 상기 짝수 번째 페이지를 판독할 때 짝수 번째 비트 라인이 선택되고, 및 상기 제1 페이지 데이터의 상기 홀수 번째 페이지를 판독할 때, 홀수 번째 비트 라인이 선택되는
    방법.
  4. 제3항에 있어서,
    상기 제2 페이지 데이터를 판독은 짝수 번째 페이지를 판독하고 홀수 번째 페이지를 판독하는 것을 포함하고,
    상기 제2 페이지 데이터의 상기 짝수 번째 페이지를 판독할 때 짝수 번째 비트 라인이 선택되고, 및 상기 제2 페이지 데이터의 상기 홀수 번째 페이지를 판독할 때, 홀수 번째 비트 라인이 선택되는
    방법.
  5. 제1항에 있어서,
    상기 저장 셀 어레이로부터 판독된 상기 제1 페이지 데이터 및 상기 제2 페이지 데이터는 각각 페이지 버퍼/센싱 회로의 데이터 유지 부분의 제1 유지 영역 및 제2 유지 영역에 유지되는
    방법.
  6. 반도체 장치에 있어서,
    메모리 셀 어레이;
    상기 메모리 셀 어레이의 각각의 비트 라인에 연결된 페이지 버퍼/센싱 회로;
    상기 메모리 셀 어레이의 선택된 페이지를 판독하는 판독 컴포넌트; 및
    상기 판독 컴포넌트에 의해 판독된 데이터를 출력하는 출력 컴포넌트
    를 포함하고,
    상기 판독 컴포넌트가 복수의 페이지의 연속 판독을 수행할 때,
    상기 메모리 셀 어레이의 선택된 페이지의 제1 페이지 데이터가 판독될 때, 접지 레벨에 연결된 2 개 이상의 선택되지 않은 비트 라인이 선택된 비트 라인 사이에 제공되고,
    상기 메모리 셀 어레이의 선택된 페이지의 제2 페이지 데이터가 판독될 때, 접지 레벨에 연결된 2 개 이상의 선택되지 않은 비트 라인이 선택된 비트 라인 사이에 제공되는
    장치.
  7. 제6항에 있어서,
    상기 페이지 버퍼/센싱 회로는 행 방향으로 복수의 2 개의 행 Х m 개의 세그먼트의 레이아웃을 포함하고,
    상기 제1 페이지 데이터가 판독될 때, 상기 제1 행의 상기 페이지 버퍼/센싱 회로가 동작을 위해 선택되고, 및 상기 제2 페이지 데이터가 판독될 때, 제2 행의 상기 페이지 버퍼/센싱 회로가 동작을 위해 선택되는
    장치.
  8. 제7항에 있어서,
    상기 2 개의 인접한 페이지 버퍼/센싱 회로는 대응하는 전하 전송 트랜지스터, 상기 비트 라인의 전위를 클램핑 하는 대응하는 트랜지스터, 및 서브 비트 라인에 연결된 대응하는 트랜지스터를 통해 대응하는 상기 서브 비트 라인에 각각 연결되고,
    상기 서브 비트 라인 각각은 대응하는 비트 라인 선택 회로를 통해 짝수 번째 비트 라인 및 홀수 번째 비트 라인에 연결되는
    장치.
  9. 제6항에 있어서,
    하나의 페이지 버퍼/센싱 회로는 비트 라인 선택 회로를 통해 짝수 번째 비트 라인 및 홀수 번째 비트 라인에 연결되고,
    짝수 번째 페이지 또는 홀수 번째 페이지를 판독할 때, 상기 접지 레벨에 연결된 2 개 이상의 선택되지 않은 비트 라인이 상기 선택된 비트 라인 사이에 제공되는
    장치.
  10. 제6항에 있어서,
    상기 페이지 버퍼/센싱 회로는 데이터 유지 부분을 포함하고, 및 상기 데이터 유지 부분은:
    상기 메모리 셀 어레이로부터 판독된 상기 제1 페이지 데이터를 유지하기 위한 제1 유지 영역 및 상기 제2 페이지 데이터를 유지하기 위한 제2 유지 영역을 포함하는
    장치.
  11. 제6항에 있어서,
    상기 제1 페이지 데이터가 판독될 때 선택된 페이지 버퍼/센싱 회로에 연결된 복수의 제1 트랜지스터; 및 상기 제2 페이지 데이터가 판독될 때 선택된 페이지 버퍼/센싱 회로에 연결된 복수의 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터에 연결된 상기 페이지 버퍼/센싱 회로 및 상기 제2 트랜지스터에 연결된 상기 페이지 버퍼/센싱 회로는 행 방향으로 반복적으로 배열되는
    장치.

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