JP7089622B1 - 半導体記憶装置 - Google Patents

Abstract

【課題】 高集積化を図りつつ信頼性を改善した半導体記憶装置を提供する。【解決手段】 本発明のフラッシュメモリのビット線選択回路１００は、ビット線ＢＬ０～ＢＬ３の列方向にトランジスタＢＬＳｅＯ、ＢＬＳｅＥ、ＢＬＳｏＯ、ＢＬＳｏＥを含み、これらのトランジスタを介して偶数ビット線ＢＬ０と奇数ビット線ＢＬ３のペアを選択し、選択するペアに隣接するペアのビット線ＢＬ１、ＢＬ２を非選択とし、選択されたペアＢＬ０、ＢＬ３をページバッファ／センス回路のノードＢＬＳ０、ＢＬＳ１に接続する。【選択図】 図５

Description

本発明は、半導体記憶装置に関し、特に、ＮＡＮＤ型フラッシュメモリのビット線選択方式に関する。

ＮＡＮＤ型のフラッシュメモリにおいて、ページの読出しまたはプログラムを行うとき、ビット線間の容量カップリングによるノイズを抑制するため、１つのワード線を偶数ページと奇数ページに分けて動作させている。例えば、偶数ページの読出しを行うとき、奇数ページを接地し、奇数ページの読み出しを行うとき、偶数ページを接地し、また、偶数ページのプログラムを行うとき、奇数ページをプログラム禁止にし、奇数ページのプログラムを行うとき、偶数ページをプログラム禁止にしている（例えば、特許文献１）。

特開２０１３－０２１２０２号公報

図１は、従来のＮＡＮＤ型フラッシュメモリのページバッファ／センス回路とビット線選択回路の接続関係を示す図である。メモリセルアレイのＮＡＮＤストリングは、それぞれビット線ＢＬ０、ＢＬ１、…ＢＬ７（ここでは、８つのビット線を例示）に接続され、これらのビット線は、ビット線選択回路１０を介してページバッファ／センス回路２０に接続される。ビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６が偶数ビット線であり、ビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７が奇数ビット線であり、メモリアレイの１つのワード線は、偶数ページと奇数ページとを含む。

ビット線選択回路１０は、ノードＢＬＳ０、ＢＬＳ１、ＢＬＳ２、ＢＬＳ３を介してページバッファ／センス回路２０に接続される。ノードＢＬＳ０、ＢＬＳ１、ＢＬＳ２、ＢＬＳ３は、隣接する偶数ビット線と奇数ビット線とによって共有される。ビット線選択回路１０は、偶数ビット線を選択するためのトランジスタと奇数ビット線を選択するためのトランジスタとを含み、偶数ビット線を選択するトランジスタの各ゲートには、選択ゲート線ＢＬＳＥが接続され、奇数ビット線を選択するためのトランジスタの各ゲートには、選択ゲート線ＢＬＳＯが接続される。便宜上、選択ゲート線ＢＬＳＥが接続されるトランジスタをトランジスタＢＬＳＥ、選択ゲート線ＢＬＳＯが接続されるトランジスタをトランジスタＢＬＳＯと称す。また、図１には図示しないが、ビット線選択回路１０は、非選択ビット線を仮想電源ＶＩＲＰＷＲ（読出し動作時はＧＮＤ）に接続するためのトランジスタを含む。

ページバッファ／センス回路２０は、ビット線の接続／非接続を切り替えるためにゲート線ＢＬＣＮ、／ＢＬＣＮに接続されたトランジスタ、ビット線にクランプ電圧を生成するためのゲート線ＢＬＣＬＡＭＰ、／ＢＬＣＬＡＭＰに接続されたトランジスタ、センスアンプＳＡ、センスアンプＳＡでセンスされたデータを保持するラッチＬＴ０、ＬＴ１、ＬＴ２、ＬＴ３を含み、偶数ビット線のセンシングと奇数ビット線のセンシングを交互に行う。

フラッシュメモリの高集積化に向けてビット線選択回路の小型化が重要な課題の一つになっている。ビット線選択回路をメモリセルアレイ内に形成することで、ビット線選択回路の小型化を図ることが可能であるが、従来のように偶数ビット線と奇数ビット線を交互にセンシングする方式は、メモリセル間のＦＧカップリングやビット線間のカップリングの影響を無視することができなくなる。

本発明は、このような従来の課題を解決し、高集積化を図りつつ信頼性を改善した半導体記憶装置を提供することを目的とする。

本発明に係る半導体記憶装置は、複数のビット線の各々に接続された複数のＮＡＮＤストリングと、前記複数のビット線と同一のピッチのビット線に接続されたビット線選択回路とを含むメモリセルアレイと、前記ビット線選択回路に接続されたページバッファ／センス回路とを含み、前記ビット線選択回路は、偶数ビット線と奇数ビット線のペアを選択し、選択されたペアに隣接するビット線のペアを非選択とし、選択されたペアが前記ページバッファ／センス回路に接続される。

ある態様では、前記複数のビット線は、第１ないし第４のビット線を１単位としたとき、当該単位を複数含み、前記ビット線選択回路は、第１ないし第４のビット線を選択または非選択するための第１ないし第４のトランジスタを含み、第１ないし第４のトランジスタは、第１ないし第４のビット線の各ビット線の列方向に沿うように直列に配置され、第１ないし第４のトランジスタの各ゲートは、行方向に延在する第1ないし第４のゲート線にそれぞれ共通に接続される。ある態様では、前記ビット線選択回路は、第１ないし第４のゲート線に基づき第１ないし第４のビット線の中から偶数ビット線と奇数ビット線のペアを選択し、残りのペアを非選択とする。ある態様では、選択ペアの一方のビット線と非選択ペアの一方のビット線とが第１の出力ノードを共有し、選択ペアの他方のビット線と非選択ペアの他方のビット線が第２の出力ノードを共有し、第１の出力ノードおよび第２の出力ノードが前記ページバッファ／センス回路に接続される。ある態様では、第１ないし第４のビット線は、第１ないし第４のコンタクトを介して対応する第１ないし第４のトランジスタの拡散領域に電気的に接続される。ある態様では、第１のコンタクトは、第1のトランジスタに関し行方向に４ビット線のピッチで形成され、第２のコンタクトは、第２のトランジスタに関し行方向に４ビット線のピッチで形成され、第３のコンタクトは、第３のトランジスタに関し行方向に４ビット線のピッチで形成され、第４のコンタクトは、第４のトランジスタに関し行方向に４ビット線のピッチで形成される。ある態様では、前記ビット線選択回路は、第１の出力ノードを形成する第１のノード層と、第２の出力ノードを形成する第２のノード層とを含み、第１のノード層は、第１の下部導電層を介して選択ペアの一方のビット線と非選択ペアの一方のビット線に接続され、第２のノード層は、第２の下部導電層を介して選択ペアの他方のビット線と非選択ペアの他方のビット線に接続される。ある態様では、前記ビット線選択回路は、第１ないし第４のビット線を仮想電源に接続または非接続するための第５ないし第８のトランジスタを含み、第５ないし第８のトランジスタは、第１ないし第４のビット線の各ビット線の列方向に沿うように直列に配置され、第５ないし第８のトランジスタの各ゲートは、行方向に延在する第５ないし第８のゲート線にそれぞれ共通に接続される。ある態様では、前記ビット線選択回路は、第５ないし第８のゲート線に基づき非選択ペアのビット線を前記仮想電源に接続する。ある態様では、読出し動作時、前記ページバッファ／センス回路は、選択ペアのビット線に流れる電流を検出する。

本発明によれば、メモリセルアレイ内にビット線選択回路を配置することで半導体記憶装置の高集積化を図ることができる。さらにビット線選択回路が偶数ビット線と奇数ビット線のペアを選択または非選択し、選択ペアの一方のビット線を隣接する非選択ペアによりシールドし、選択ペアの他方のビット線を隣接する非選択ペアによりシールドし、かつ選択ペアと選択ペアとの間に非選択の２本のビット線を介在させることで、メモリセルのＦＧカップリングやビット線間のカップリングの影響を軽減する。

従来のＮＡＮＤ型フラッシュメモリのページバッファ／センス回路とビット線選択回路を示す図である。 従来のビット線選択回路の構成を示す図である。 従来のビット線選択回路の平面図である。 図３に示すビット線選択回路のＡ－Ａ線断面およびＢ－Ｂ線断面図である。 本発明の第１の実施例に係るＮＡＮＤ型フラッシュメモリのビット線選択回路の回路図である。 第１の実施例に係るビット線選択回路により選択される奇数組と偶数組との関係を示すテーブルである。 図７（Ａ）は、仮想電源とビット線との接続関係を例示するテーブル、図７（Ｂ）は、ノードＢＬＳとビット線との接続関係を例示するテーブルである。 図８（Ａ）は、第１の実施例に係るビット線選択回路の平面図、図８（Ｂ）は、活性領域とポリシリコンゲートとを示す平面図である。 図９（Ａ）は、図８（Ａ）の下部配線層Ｍ０を示す平面図、図９（Ｂ）は、図８（Ａ）の上部配線層Ｍ１を示す平面図である。 図８（Ａ）のビット線ＢＬ０が延在する方向の断面図とビット線ＢＬ１が延在する方向の断面図である。 本発明の第２の実施例に係るビット線選択回路の回路図である。 第２の実施例に係るビット線選択回路の平面図である。 図１１のビット線ＢＬ０が延在する方向の断面図とビット線ＢＬ１が延在する方向の断面図である。 本発明の実施例に係るフラッシュメモリの構成を示すブロック図である。

本発明の実施の形態について図面を参照して詳細に説明する。本発明に係る半導体記憶装置は、ＮＡＮＤ型フラッシュメモリ、あるいはこのようなフラッシュメモリを埋め込むマイクロプロセッサ、マイクロコントローラ、ロジック、ＡＳＩＣ、画像や音声を処理するプロセッサ、無線信号等の信号を処理するプロセッサなどを含む。以下の説明では、ＮＡＮＤ型フラッシュメモリを例示する。なお、添付する図面は、発明を分かり易くするために強調してあり、必ずしも実際のデバイスのスケールと同じではないことに留意すべきである。

次に、本発明の実施例について詳細に説明する。本実施例に係るＮＡＮＤ型フラッシュメモリは、ビット線選択回路の小型化を図るため、ビット線選択回路をメモリセルアレイ内に形成し、ビット線選択回路のビット線のピッチや活性領域のピッチをメモリセルアレイと同じにする。さらに本実施例のビット線選択回路は、ペアービット線センス方式を採用し、従来のように偶数ビット線または奇数ビット線を選択するのではなく、偶数ビット線と奇数ビット線をペアで選択し、選択するペアに隣接するペアを非選択とし、選択ペアの各ビット線を非選択ペアでシールドすることで読出し時のノイズを抑制する一方で、選択ペアと選択ペアとの間に非選択の２つのビット線を介在させることでメモリセルのＦＧカップリングやおよびビット線間カップリングの影響を軽減し、動作の信頼性を向上させる。

また、ページバッファ／センス回路は、ビット線間のカップリングの影響をさらに低減するために電流センス方式を用いることが望ましい。センス回路が電圧検出型である場合、ビット線の放電された電位を検出するため、一方のビット線の電位が変化せず他方のビット線が放電されるとき、ビット線間の容量結合により他方のビット線の電位が放電され難くなり、センス回路によってビット線の電位を迅速にかつ正確に検出することができない事態が生じ得る。センス回路が電流検出型である場合には、ビット線の電位を検出しないので、電圧検出型よりはビット線間の容量結合の影響を受けない。電流検出型のセンスアンプは、例えば、シャント抵抗の両端の電圧を測定する。

図２は、従来のビット線選択回路の一部を例示し、偶数ビット線が選択されるときのトランジスタの動作状態を示している。同図に示すように、偶数ビット線ＢＬ０、ＢＬ２が選択されるとき、トランジスタＢＬＳＥがオンし、トランジスタＢＬＳＯがオフし、偶数ビット線ＢＬ０がページバッファ／センス回路への出力ノードＢＬＳ０に接続され、偶数ビット線ＢＬ２が出力ノードＢＬＳ１に接続される。他方、トランジスタＹＢＬＯがオンし、トランジスタＹＢＬＥがオフし、奇数ビット線ＢＬ１、ＢＬ３が仮想電源ＶＩＲＰＷＲ（読出し時はＧＮＤ）に接続される。奇数ビット線ＢＬ１、ＢＬ３が選択される場合には、トランジスタのオン／オフが上記と反転する。

図３は、図２のビット線選択回路の平面図、図４は、図３のビット線選択回路のＡ－Ａ線断面およびＢ－Ｂ線断面を示している。各トランジスタ（ダミーを含む）のゲートは、ポリシリコン層で構成され、出力ノードＢＬＳ０、ＢＬＳ１、ビット線ＢＬ０～ＢＬ３は、金属層Ｍ１で構成される。ＢＣ０は、活性領域ＡＡとコンタクトＣ１との間のコンタクト、Ｃ１は、コンタクトＢＣ０とビット線ＢＬとの間のコンタクトである。なお、活性領域ＡＡのトランジスタのソース／ドレイン領域は省略してある。

次に、本実施例のビット線選択回路について説明する。従来のビット線選択回路では、コンタクトＢＣ０、Ｃ１が２ビット線のピッチに配置され、金属層Ｍ１のみが配線に使用され、全ての偶数ビット線または全ての奇数ビット線が一度に選択される。この構成は、偶数ビット線とこれに隣接する奇数ビット線をペアとして選択する、ペアービット線センス方式に適用することはできない。

本実施例では、メモリセルアレイ内にビット線選択回路を形成し、フラッシュメモリの高集積化を図る。ビット線選択回路は、隣接するビット線間でページバッファ／センス回路への出力ノードＢＬＳを共有し、かつ偶数ビット線と奇数ビット線のペアを選択する。偶数ビット線と奇数ビット線をペアで選択するためには、コンタクトＢＣ０、Ｃ１を４ＢＬピッチ（４ビット線の間隔）で配置する必要があるが、４ＢＬピッチのＢＣ０の形成は、プロセス難易度が高いため、コンタクトＢＣ０は、従来と同様に２ＢＬピッチで配置し、コンタクトＣ１のみを４ＢＬピッチで形成する。２ＢＬピッチで形成したコンタクトＢＣ０のうち、半分にコンタクトＣ１を配置せず、活性領域ＡＡと下層の金属層（Ｍ０）とのみ接続される状態にすることで、偶数ビット線と奇数ビット線のペアでの選択を可能にする。また、従来のビット線選択回路と異なり、金属層Ｍ１よりも下層の金属層Ｍ０を使用する多層配線構造とする。

図５は、第１の実施例のビット線選択回路の一部を示し、ここには、４つのビット線ＢＬ０～ＢＬ３が例示されている。図６（Ａ）は、ビット線ＢＬ０～ＢＬ７を例示し、ビット線のペアとして奇数組が選択されるときの各ビット線の状態を示し、図６（Ｂ）は、ビット線のペアとして偶数組が選択されるときの各ビット線の状態を示している。ここでは、便宜上、ＢＬ０、ＢＬ３、ＢＬ４、ＢＬ７を奇数組と定義し、ＢＬ１、ＢＬ２、ＢＬ５、ＢＬ６を偶数組と定義している。なお、先頭のビット線ＢＬ０に関しては、ペアの選択または非選択とせず、単一のビット線の選択または非選択としているが、これは一例であり、ビット線ＢＬ０、ＢＬ１をペアとして選択または非選択としてもよい。また、連続する４つのビット線を１単位として、それぞれのビット線を左から順にＢＬｅＯ、ＢＬｅＥ、ＢＬｏＥ、ＢＬｏＯと定義する。これにより、奇数組の選択では、読出し対象としてビット線ＢＬｅＯ、ＢＬｏＯが選択され、偶数組の選択では、読出し対象としてＢＬｅＥ、ＢＬｏＥが選択されることになる。

図６（Ａ）に示すように、奇数組が選択されるとき、ビット線ＢＬｅＯ、ＢＬｏＯがページバッファ／センス回路への出力ノードＢＬＳに接続される。つまり、ビット線ＢＬ０が出力ノードＢＬＳ０に接続され、ビット線ＢＬ３が出力ノードＢＬＳ１に接続され、ビット線ＢＬ４が出力ノードＢＬＳ２に接続され、ビット線ＢＬ７が出力ノードＢＬＳ３に接続される。他方、非選択のビット線ＢＬｅＥ、ＢＬｏＥは、仮想電源ＶＩＲＰＷＲ（読出し動作時はＧＮＤ）に接続される。

また、図６（Ｂ）に示すように、偶数組が選択されるとき、ビット線ＢＬｅＥ、ＢＬｏＥがページバッファ／センス回路の出力ノードＢＬＳに接続される。つまり、ビット線ＢＬ１が出力ノードＢＬＳ０に接続され、ビット線ＢＬ２が出力ノードＢＬＳ１に接続され、ビット線ＢＬ５が出力ノードＢＬＳ２に接続され、ビット線ＢＬ６が出力ノードＢＬＳ３に接続される。非選択のビット線ＢＬｅＯ、ＢＬｏＯは、仮想電源ＶＩＲＰＷＲに接続される。

再び、図５を参照する。ビット線選択回路１００は、ビット線ＢＬｅＯ、ＢＬｅＥ、ＢＬｏＥ、ＢＬｏＯを、それぞれ対応する出力ノードＢＬＳ０、ＢＬＳ１に接続するためのＮＭＯＳタイプのトランジスタＢＬＳｅＯ、ＢＬＳｅＥ、ＢＬＳｏＯ、ＢＬＳｏＥを含む。ビット線ＢＬｅＯ、ＢＬｅＥ、ＢＬｏＥ、ＢＬｏＯは、それぞれ列方向に延在し、これらのビット線のピッチに対応するように、トランジスタＢＬＳｅＯ、ＢＬＳｅＥ、ＢＬＳｏＯ、ＢＬＳｏＥが列方向に直列に配置される。各トランジスタＢＬＳｅＯのゲートには、行方向に延在する選択ゲート線ＢＬＳｅＯが共通に接続され、各トランジスタＢＬＳｅＥのゲートには、行方向に延在する選択ゲート線ＢＬＳｅＥが共通に接続され、各トランジスタＢＬＳｏＯのゲートには、行方向に延在する選択ゲート線ＢＬＳｏＯが共通に接続され、各トランジスタＢＬＳｏＥのゲートには、行方向に延在する選択ゲート線ＢＬＳｏＥが共通に接続される。

トランジスタＢＬＳｅＯの一方の拡散領域がビット線ＢＬｅＯに電気的に接続され、他方の拡散領域が出力ノードＢＬＳ０に電気的に接続され、トランジスタＢＬＳｅＥの一方の拡散領域がビット線ＢＬｅＯＥ電気的に接続され、他方の拡散領域が出力ノードＢＬＳ０に電気的に接続される。また、トランジスタＢＬＳｏＥの一方の拡散領域がビット線ＢＬｏＥに電気的に接続され、他方の拡散領域が出力ノードＢＬＳ１に電気的に接続され、トランジスタＢＬＳｏＯの一方の拡散領域がビット線ＢＬｏＯに電気的に接続され、他方の拡散領域が出力ノードＢＬＳ１に電気的に接続される。

ここでは、奇数組が選択された例として、トランジスタＢＬＳｅＯ、ＢＬＳｏＯがオンされ、ビット線ＢＬｅＯ、ＢＬｏＯがノードＢＬＳ０、ＢＬＳ１にそれぞれ接続される。トランジスタＢＬＳｅＥ、ＢＬＳｏＥはオフされ、ビット線ＢＬｅＥ、ＢＬｏＥは、出力ノードＢＬＳ０、ＢＬＳ１から隔離される。

また、ビット線選択回路１００は、ビット線ＢＬｅＯ、ＢＬｅＥ、ＢＬｏＥ、ＢＬｏＯを、それぞれ仮想電源ＶＩＲＰＷＲ＿０、ＶＩＲＰＷＲ＿１、ＶＩＲＰＷＲ＿２（仮想電源を総称するときはＶＩＲＰＷＲと称す）に接続するためのＮＭＯＳタイプのトランジスタＹＢＬｅＯ、ＹＢＬｏＥ、ＹＢＬｅＥ、ＹＢＬｏＯを含む。トランジスタＹＢＬｅＯ、ＹＢＬｏＥ、ＹＢＬｅＥ、ＹＢＬｏＯは、各ビット線に対応するように列方向に直列に配置され、仮想電源ＶＩＲＰＷＲ＿０と仮想電源ＶＩＲＰＷＲ＿１との間にトランジスタＹＢＬｅＯ、ＹＢＬｏＥが直列に配置され、仮想電源ＶＩＲＰＷＲ＿１と仮想電源ＶＩＲＰＷＲ＿２との間にトランジスタＹＢＬｅＥ、ＹＢＬｏＯが直列に配置される。各トランジスタＹＢＬｅＯのゲートには、行方向に延在する選択ゲート線ＹＢＬｅＯが共通に接続され、各トランジスタＹＢＬｏＥのゲートには、行方向に延在する選択ゲート線ＹＢＬｏＥが共通に接続され、各トランジスタＹＢＬｅＥのゲートには、行方向に延在する選択ゲート線ＹＢＬｅＥが共通に接続され、各トランジスタＹＢＬｏＯのゲートには、行方向に延在する選択ゲート線ＹＢＬｏＯが共通に接続される。

ここでは、奇数組が選択された例として、トランジスタＹＢＬｅＥ、ＹＢＬｏＥがオンされ、ビット線ＢＬｅＥ、ＢＬｏＥが仮想電源ＶＩＲＰＷＲにそれぞれ接続される。トランジスタＹＢＬｅＯ、ＹＢＬｏＯがオフされ、ビット線ＢＬｅＯ、ＢＬｏＯが仮想電源ＶＩＲＰＷＲから切り離される。

図７（Ａ）に、奇数組、偶数組が選択されたときのトランジスタＹＢＬｅＯ、ＹＢＬｏＥ、ＹＢＬｅＥ、ＹＢＬｏＯの動作状態を示し、図７（Ｂ）に、奇数組、偶数組が選択されたときのトランジスタＢＬＳｅＯ、ＢＬＳｅＥ、ＢＬＳｏＯ、ＢＬＳｏＥの状態を示す。ビット線選択回路１００のトランジスタＹＢＬｅＯ、ＹＢＬｏＥ、ＹＢＬｅＥ、ＹＢＬｏＯ、トランジスタＢＬＳｅＯ、ＢＬＳｅＥ、ＢＬＳｏＯ、ＢＬＳｏＥの動作は、図示しない列選択回路からの選択ゲート線ＹＢＬｅＯ、ＹＢＬｏＥ、ＹＢＬｅＥ、ＹＢＬｏＯ、選択ゲート線ＢＬＳｅＯ、ＢＬＳｅＥ、ＢＬＳｏＯ、ＢＬＳｏＥによって制御される。なお、ビット線選択回路１００はレイアウト等を考慮し、トランジスタＢＬＳｅＯとトランジスタＹＢＬｏＯとの間や、トランジスタＢＬＳｏＥに隣接した位置にダミートランジスタが配置される。ダミートランジスタは、通常は、オフ状態である。

図８（Ａ）は、本実施例のビット線選択回路の一部の平面図を示し、ここには、ビット線ＢＬ０～ＢＬ７が例示されている。図８（Ｂ）は、金属層Ｍ１のレイアウト、図９（Ａ）は、金属層Ｍ０のレイアウト、図９（Ｂ）は、拡散領域とポリシリコン層とのレイアウト、図１０は、図８（Ａ）のビット線ＢＬ０とビット線ＢＬ１の列方向の断面図である。ＢＣ０は、活性領域ＡＡとコンタクトＣ１との間のコンタクト、Ｃ１は、コンタクトＢＣ０とビット線ＢＬとの間のコンタクトであり、コンタクトＢＣ０、Ｃ１は、導電性材料から構成される。また、金属層Ｍ０、Ｍ１は、必ずしも金属材料に限らず、他の導電性材料であってもよい。

図８（Ｂ）に示すように、金属層Ｍ１は、列方向に延在するビット線ＢＬ０～ＢＬ７を形成するとともに、出力ノードＢＬＳ０～ＢＬＳ３の電極パターンＢＬＳ０～ＢＬＳ３を形成する。ビット線ＢＬ０～ＢＬ７は、上記したように対応するトランジスタの拡散領域にコンタクトＣ１、ＢＣ０を介して電気的に接続される。電極パターンＢＬＳ０、ＢＬＳ２は、ビット線ＢＬ０、ＢＬ４の列方向にそれぞれ延在し、コンタクトＣ１を介して下層の金属層Ｍ０に接続され、さらにその直下のコンタクトＢＣ０を介してトランジスタＢＬＳｏＥの一方の拡散領域にも電気的に接続される。電極パターンＢＬＳ１は、ビット線ＢＬ２、ＢＬ３の列方向に延在し、コンタクトＣ１、ＢＣ０を介してビット線ＢＬ２のトランジスタＢＬＳｏＥの拡散領域、ビット線ＢＬ３のトランジスタＢＬＳｏＥの拡散領域に接続される。また、電極パターンＢＬＳ３は、ビット線ＢＬ６、ＢＬ７の列方向に延在し、コンタクトＣ１、ＢＣ０を介してビット線ＢＬ６のトランジスタＢＬＳｏＥの拡散領域、ビット線ＢＬ７のトランジスタＢＬＳｏＥの拡散領域に接続される。

図９（Ａ）に示すように、金属層Ｍ０は、ビット線ＢＬ０、ＢＬ１、およびビット線ＢＬ４、ＢＬ５の列方向にそれぞれ延在する屈曲した中継電極パターンＱ０、Ｑ１を形成する。中継電極パターンＱ０、Ｑ１は、コンタクトＣ１を介してビット線ＢＬ０、ＢＬ４に接続され、さらにコンタクトＢＣ０を介して対応するトランジスタの拡散領域に電気的に接続される。中継金属パターンＱ０は、ビット線ＢＬ０、ＢＬ１が電極パターンＢＬＳ０に共通に接続することを可能にし、中継金属パターンＱ１は、ビット線ＢＬ４、ＢＬ５が電極パターンＢＬＳ２に共通に接続することを可能にする。金属層Ｍ０はさらに、行方向に延在する仮想電源ＶＩＲＰＷＲを形成するとともに、コンタクトＣ１とコンタクトＢＣ０との間の中継を形成する。

図９（Ｂ）に示すように、ビット線ＢＬ０～ＢＬ７に対応するように活性領域ＡＡが列方向に形成される。また、活性領域ＡＡを横切るようにポリシリコン層からなる各トランジスタのゲート電極が行方向に形成される。なお、ここにはトランジスタのソース／ドレインを形成する拡散領域は示されていないが、列方向に隣接するトランジスタの拡散領域は共通に形成され得る。

図９（Ａ）から分かるように、トランジスタＢＬＳｅＯ、ＢＬＳｅＥ、ＢＬＳｏＯ、ＢＬＳｏＥのコンタクトＢＣ０は、２ＢＬピッチで形成されているが、中継電極パターンＱ０、Ｑ１を用いることでコンタクトＢＣ０の半分にコンタクトＣ１を４ＢＬピットで形成し、プロセスの簡素化を図っている。このように本実施例によれば、メモリセルアレイ内にビット線選択回路１００を配置させることでフラッシュメモリの小型化、高集積化を図ることができる。さらに選択ペアの各ビット線を隣接する非選択ペアでＧＮＤにシールドし、選択ペアと選択ペアとの間に非選択ペアの２つのビット線を介在させることで、読出しノイズが抑制され、メモリセルのＦＧカップリングやビット線間のカップリングの影響が抑制される。

次に、本発明の第２の実施例に係るビット線選択回路について説明する。第１の実施例では、金属層Ｍ０をビット線の接続配線（中継電極パターンＱ０、Ｑ１）として使用するが、コンタクトＢＣ０と金属層Ｍ０の接続により中継電極パターンＱ０、Ｑ１の形状が変化し、微細ピッチの下では金属層Ｍ０のショート等の問題が発生する可能性がある。そこで、第２の実施例は、コンタクトＢＣ０と金属層Ｍ０との接続を使用することなく、偶数ビット線と奇数ビット線のペアの選択を可能にする。

図１１は、第２の実施例のビット線選択回路の一部を示し、ここには、４つのビット線ＢＬ０～ＢＬ３が例示されている。第２の実施例のビット線選択回路１００Ａでは、トランジスタＹＢＬｅＯとトランジスタＹＢＬｅＥとの共通の拡散領域に行方向に延在する仮想電源ＶＩＲＰＷＲ＿０が共通に接続され、ビット線ＢＬｅＯがトランジスタＹＢＬｅＯの他方の拡散領域に接続され、ビット線ＢＬｅＥがトランジスタＹＢＬｅＥの他方の拡散領域に接続され、また、トランジスタＹＢＬｏＥとトランジスタＹＢＬｏＥとの共通の拡散領域に行方向に延在する仮想電源ＶＩＲＰＷＲ＿１が共通に接続され、ビット線ＢＬｏＥがトランジスタＹＢＬｏＥの他方の拡散領域に接続され、ビット線ＢＬｏＯがトランジスタＹＢＬｏＯの他方の拡散領域に接続される。これにより、第１の実施例のビット線選択回路１００のときよりも仮想電源ＶＩＲＰＷＲの配線数が減少される。

また、出力ノードＢＬＳ０は、偶数ビット線ＢＬ０（ＢＬｅＯ）、ＢＬ２（ＢＬｅＥ）で共有され、出力ノードＢＬＳ１は、奇数ビット線ＢＬ１（ＢＬｏＥ）、ＢＬ３（ＢＬｏＯ）で共有される。図の例は、奇数組が選択される場合を示しており、ビット線ＢＬｏＥ、ＢＬｅＥが仮想電源ＶＩＲＰＷＲ＿０、ＶＩＲＰＷＲ＿１に接続され、ビット線ＢＬｅＯが出力ノードＢＬＳ０に接続され、ビット線ＢＬｏＯが出力ノードＢＬＳ１に接続される。

図１２は、第２の実施例のビット線選択回路の平面図を示し、ここには、ビット線ＢＬ０～ＢＬ７が例示されている。図１３は、図１２のビット線ＢＬ０とビット線ＢＬ１の列方向の断面図である。

図１２（Ａ）、（Ｂ）に示すように、金属層Ｍ１は、列方向に延在するビット線ＢＬ０～ＢＬ７を形成するとともに、出力ノードＢＬＳ０～ＢＬＳ３の電極パターンＢＬＳ０～ＢＬＳ３を形成する。電極パターンＢＬＳ０、ＢＬＳ３は、コンタクトＣ１を介して金属層Ｍ０の中継電極パターンＱ３、Ｑ４にそれぞれ接続され、中継電極パターンＱ３がコンタクトＣ１を介してビット線ＢＬ０、ＢＬ２に接続され、中継電極パターンＱ４がコンタクトＣ１を介してビット線ＢＬ４、ＢＬ６に接続される。ビット線ＢＬ０、ＢＬ４がコンタクトＣ１、ＢＣ０を介してトランジスタＢＬＳｅＯの一方の拡散領域に接続され、ビット線ＢＬ２、ＢＬ６がコンタクトＣ１、ＢＣ０を介してトランジスタＢＬＳｅＥの一方の拡散領域に接続される。

電極パターンＢＬＳ１、コンタクトＣ１、ＢＣ０を介してビット線ＢＬ１、ＢＬ３に接続され、電極パターンＢＬＳ３は、コンタクトＣ１、ＢＣ０を介してビット線ＢＬ５、ＢＬ７に接続される。ビット線ＢＬ１、ＢＬ５は、トランジスタＢＬＳｏＥの一方の拡散領域に接続され、ビット線ＢＬ３、ＢＬ７は、トランジスタＢＬＳｏＯの一方の拡散領域に接続される。

金属層Ｍ０は、電極パターンＢＬＳ０、ＢＬＳ２を偶数ビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６に接続するための中継電極パターンＱ３、Ｑ４を形成するとともに、分断された奇数ビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７を中継する中継電極パターンＱ５を形成する。ビット線を分断することで、ビット線の一部を配線として利用する。

このような構成によりコンタクトＢＣ０と金属層Ｍ０との接続が回避され、コンタクトＢＣ０と金属層Ｍ０とを接続したことによる形状の変化に起因する短絡等の発生を極力防止することができる。

次に、図１４に、本実施例のＮＡＮＤ型フラッシュメモリの全体構成を示す。フラッシュメモリ２００は、行列状に配置された複数のメモリセルや先の実施例のビット線選択回路１００、１００Ａを含むメモリセルアレイ２１０と、読出しデータを外部に出力したり外部から入力されるデータを取り込む入出力回路２２０と、データの誤り検出・訂正を行うＥＣＣ回路２３０と、入出力回路２２０を介してアドレスデータを受け取るアドレスレジスタ２４０と、入出力回路２２０を介して受け取ったコマンドデータや端子に印加された制御信号に基づき各部を制御するコントローラ２５０と、アドレスレジスタ２４０から行アドレス情報Ａｘに基づきブロックの選択やワード線の選択等を行うワード線選択回路２６０と、メモリセルアレイ２１０から読み出されたデータを保持したり、プログラムするデータを保持するページバッファ／センス回路２７０と、列アドレス情報Ａｙに基づきページバッファ／センス回路２７０内の列の選択やビット線選択回路１００／１００Ａのトランジスタの選択ゲート線の選択を行う列選択回路２８０と、データの読出し、プログラムおよび消去等のために必要な種々の電圧（書込み電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Vers、内部供給電圧ＶＤＤなど）を生成する内部電圧発生回路２９０とを含んで構成される。

メモリセルアレイ２１０は、複数のブロックを有し、１つのメモリブロックには、複数のビット線の各々に接続された複数のＮＡＮＤストリングが形成される。さらにメモリセルアレイ２１０は、メモリセルアレイのビット線と同じピッチで形成されたビット線に接続されたビット線選択回路１００／１００Ａを含む。メモリセルは、１ビット（２値データ）を記憶するＳＬＣタイプでもよいし、多ビットを記憶するタイプであってもよい。

ページバッファ／センス回路２７０は、ビット線選択回路１００／１００Ａによって選択されたペアのビット線に接続され、選択メモリセルから読み出されたデータをセンシングし、その結果をラッチに保持する。

コントローラ２５０は、マイクロコントローラあるいはステートマシンによりフラッシュメモリ２００の動作を制御する。読出し動作では、ビット線に或る正の電圧を印加し、選択ワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧Vpass（例えば４．５Ｖ）を印加し、ビット線側選択トランジスタ、ソース線側選択トランジスタをオンし、共通ソース線に０Ｖを印加する。プログラム動作では、選択ワード線に高電圧のプログラム電圧Vpgm（１５～２０Ｖ）を印加し、非選択のワード線に中間電位（例えば１０Ｖ）を印加し、ビット線側選択トランジスタをオンさせ、ソース線側選択トランジスタをオフさせ、「０」または「１」のデータに応じた電位をビット線に供給する。消去動作では、ブロック内の選択ワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば２０Ｖ）を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。

以上のように本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０：ビット線選択回路
２０：ページバッファ／センス回路
１００、１００Ａ：ビット線選択回路
Ｑ０、Ｑ１、Ｑ３、Ｑ４：中継電極パターン
２００：フラッシュメモリ

Claims (10)

1. 複数のビット線の各々に接続された複数のＮＡＮＤストリングと、前記複数のビット線と同一のピッチのビット線に接続されたビット線選択回路とを含むメモリセルアレイと、
   前記ビット線選択回路に接続されたページバッファ／センス回路とを含み、
   前記ビット線選択回路は、偶数ビット線と奇数ビット線のペアを選択し、選択されたペアに隣接するビット線のペアを非選択とし、選択されたペアが前記ページバッファ／センス回路に接続される、半導体記憶装置。
2. 前記複数のビット線は、第１ないし第４のビット線を１単位としたとき、当該単位を複数含み、
   前記ビット線選択回路は、第１ないし第４のビット線を選択または非選択するための第１ないし第４のトランジスタを含み、
   第１ないし第４のトランジスタは、第１ないし第４のビット線の各ビット線の列方向に沿うように直列に配置され、第１ないし第４のトランジスタの各ゲートは、行方向に延在する第1ないし第４のゲート線にそれぞれ共通に接続される、請求項１に記載の半導体記憶装置。
3. 前記ビット線選択回路は、第１ないし第４のゲート線に基づき第１ないし第４のビット線の中から偶数ビット線と奇数ビット線のペアを選択し、残りのペアを非選択とする、請求項２に記載の半導体記憶装置。
4. 選択ペアの一方のビット線と非選択ペアの一方のビット線とが第１の出力ノードを共有し、選択ペアの他方のビット線と非選択ペアの他方のビット線が第２の出力ノードを共有し、第１の出力ノードおよび第２の出力ノードが前記ページバッファ／センス回路に接続される、請求項１ないし３いずれか１つに記載の半導体記憶装置。
5. 第１ないし第４のビット線は、第１ないし第４のコンタクトを介して対応する第１ないし第４のトランジスタの拡散領域に電気的に接続される、請求項２に記載の半導体記憶装置。
6. 第１のコンタクトは、第1のトランジスタに関し行方向に４ビット線のピッチで形成され、第２のコンタクトは、第２のトランジスタに関し行方向に４ビット線のピッチで形成され、第３のコンタクトは、第３のトランジスタに関し行方向に４ビット線のピッチで形成され、第４のコンタクトは、第４のトランジスタに関し行方向に４ビット線のピッチで形成される、請求項５に記載の半導体記憶装置。
7. 前記ビット線選択回路は、第１の出力ノードを形成する第１のノード層と、第２の出力ノードを形成する第２のノード層とを含み、第１のノード層は、第１の下部導電層を介して選択ペアの一方のビット線と非選択ペアの一方のビット線に接続され、第２のノード層は、第２の下部導電層を介して選択ペアの他方のビット線と非選択ペアの他方のビット線に接続される、請求項４に記載の半導体記憶装置。
8. 前記ビット線選択回路は、第１ないし第４のビット線を仮想電源に接続または非接続するための第５ないし第８のトランジスタを含み、
   第５ないし第８のトランジスタは、第１ないし第４のビット線の各ビット線の列方向に沿うように直列に配置され、第５ないし第８のトランジスタの各ゲートは、行方向に延在する第５ないし第８のゲート線にそれぞれ共通に接続される、請求項１または２に記載の半導体記憶装置。
9. 前記ビット線選択回路は、第５ないし第８のゲート線に基づき非選択ペアのビット線を前記仮想電源に接続する、請求項８に記載の半導体記憶装置。
10. 読出し動作時、前記ページバッファ／センス回路は、選択ペアのビット線に流れる電流を検出する、請求項１または２に記載の半導体記憶装置。

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