TW201513120A - 半導體裝置及其控制方法 - Google Patents

Abstract

在具備電阻變化型記憶體單元之半導體裝置中，實現有效率的頁面模式。半導體裝置具備：字元線、複數之位元線、對應於字元線和複數之位元線之交點位置而被配置，一端分別與複數之位元線連接的複數之電阻變化型記憶體單元、分別與複數之位元線連接之複數之資料控制電路，和指令控制電路。在此，指令控制電路係因應第1指令之輸入，使字元線活性化，並因應第2指令之輸入，在被選擇出之1個以上之資料控制電路分別保持資料，並因應第3指令之輸入，將保持於被選擇出之1個以上之資料控制電路的資料同時寫入至分別對應的電阻變化型記憶體單元。

Description

半導體裝置及其控制方法

本發明係關於具備有電阻變化型記憶體單元之半導體裝置及其控制方法。

現在，快閃記憶體廣泛使用非揮發性之半導體記憶裝置，但基於取代該快閃記憶體之目的，發展出各種半導體記憶裝置的開發。其中，所知的有使用電阻變化型元件，藉由其電阻狀態，記憶邏輯0和邏輯1之資訊的電阻變化型記憶體單元。

電阻變化型元件之寫入有使高電阻狀態變化成低電阻狀態之寫入，和使低電阻狀態變化成高電阻狀態之寫入的2種方式。在本說明書中，將低電阻狀態設為邏輯1(資料1)，將高電阻狀態設為邏輯0(資料0)。

例如，電阻變化型元件有使用磁性隧道連接(MTJ；Magnetic Tunnel Junction)元件而進行旋轉注入磁矩翻轉之STT-RAM(Spin Transfer Torque-Random Access Memory)，或使用金屬氧化物等之Re-RAM(Resistive-Random Access Memory)等。

專利文獻1及2揭示著在STT-RAM中，為了解決進行讀出之記憶體單元之資料由於讀出時之電流所產生之干擾而反轉之問題，閂鎖以感測放大器讀出之資料，並進行將其閂鎖之資料再次寫入至記憶體單元(重寫)的控制方式。

[先前技術文獻] [專利文獻]

[專利文獻1]日本特開2009-230798號公報

[專利文獻2]日本特開2011-65701號公報

以下之分析係從本案發明之觀點所取得。

然而，在揮發性記憶體之DRAM中，所知的有進行使用頁面模式之列存取，提升主記憶體和CPU(Central Processing Unit)間之資料匯流排之頻寬的技術。再者，將晶片內構成多記憶庫構成，使複數之記憶庫的頁面成為開啟狀態而進行記憶庫交插，也進行效率更佳地提升頻寬

但是，一般而言，電阻變化型記憶體單元之寫入時間比起DRAM(Dynamic Random Access Memory)多數倍長。因此，因當使用寫入時間長的電阻變化型記憶體單元時，列存取之循環時間變長，故有無法提升頁面模 式動作時之頻寬的問題。

為了解決上述問題，在頁面模式進行存取時，寫入資料寫入不被寫入至記憶體單元，於關閉頁面之前一起將資料至寫入至電阻變化型記憶體單元。然而，一般而言，因頁面尺寸成為數K位元，故於一起寫入時流入電阻變化型記憶體單元之寫入電流之合計到達至數100mA，消耗電力增加。再者，於以複數之記憶庫開啟頁面之時，流通更數倍的電流，產生由於電源雜訊之增加或半導體裝置之發熱，降低可靠性之問題。

如此一來，在使用電阻變化型記憶體單元之半導體裝置中，被期待著實現有效率的頁面模式。

藉由本發明之第1觀點的半導體裝置具備：字元線；複數之位元線；複數之電阻變化型記憶體單元，其係對應於上述字元線和上述複數之位元線之交點位置而配置，一端分別與上述複數之位元線連接；複數之資料控制電路，其係分別與上述複數之位元線連接；和指令控制電路。在此，上述指令控制電路係因應第1指令之輸入而使上述字元線活性化，因應第2指令之輸入，而在被選擇出之1個以上之上述資料控制電路分別保持資料，因應第3指令之輸入，將被保持於上述被選擇出之1個以上之資料控制電路的上述資料同時寫入至分別對應的上述電阻變化型記憶體單元。

藉由本發明之第2觀點之半導體裝置之控制方法係具備字元線、複數之位元線、對應於上述字元線和上述複數之位元線之交點位置而被配置，一端分別與上述複數之位元線連接的複數之電阻變化型記憶體單元的半導體裝置之控制方法，包含以下之步驟。即是，該半導體裝置之控制方法包含因應第1指令之輸入而使上述字元線活性化之步驟。再者，該半導體裝置之控制方法係因應第2指令之輸入，保持分別寫入至與被選擇出之1個以上之上述位元線連接之上述電阻變化型記憶體單元之資料的步驟。並且，該半導體裝置之控制方法包含因應第3指令之輸入，將上述被選擇出之1個以上之資料同時寫入至分別對應的上述電阻變化型記憶體單元之步驟。

藉由藉由本發明之半導體裝置時，可以提供可對實現有效率的頁面模式有貢獻之電阻變化型記憶體單元的半導體裝置。

1、501、502‧‧‧半導體裝置

2a~h‧‧‧記憶體單元陣列(記憶庫_0~7)

3a~d‧‧‧陣列_0~3

5a~h‧‧‧BLOCK_0~7

11‧‧‧列解碼器

12‧‧‧陣列控制電路

13‧‧‧MWL(主字元線)解碼器

14‧‧‧RW(讀出寫入)放大器

15‧‧‧閂鎖電路

16‧‧‧資料輸入輸出緩衝器

17‧‧‧列位址緩衝器

18‧‧‧記憶庫及行位址緩衝器

19‧‧‧模式暫存器

20‧‧‧晶片控制電路

21‧‧‧指令解碼器

22‧‧‧時脈產生電路

43‧‧‧MAT(墊)

44a~c、144b、244b‧‧‧RWC(讀出、寫入控制電路)(資料控制電路)

45a~c‧‧‧SWL(次字元線)驅動器

46a~c‧‧‧sub-MAT(次墊)控制電路

51a~b‧‧‧活性化RWC列

52‧‧‧活性化區段

63、163‧‧‧sub-MAT(次墊)

67a~f、502a~d‧‧‧電阻變化型記憶體單元

68a~f‧‧‧第1端子

69a~f‧‧‧第2端子

71‧‧‧LCS(地域共同源極線)控制電路

72‧‧‧LBL(地域位元線)預充電電路

73‧‧‧記憶體單元陣列

74‧‧‧LBL(地域位元線)選擇電路

75a~f‧‧‧電阻變化型元件

76a~f、77、78、101、104、105、106、107、161、163、164、303‧‧‧NMOS電晶體

79a~c‧‧‧預充電NMOS電晶體

80a~c‧‧‧連接NMOS電晶體

82‧‧‧GBL_GCS驅動器

83‧‧‧MAT區域

84‧‧‧感測閂鎖電路

85、285、385‧‧‧MAT寫入控制電路

86‧‧‧輸入輸出電路

87‧‧‧感測放大器電路

88‧‧‧資料閂鎖電路

89‧‧‧I/O線對

98、176、178、298‧‧‧反相器電路

102、103、160、162、212、213‧‧‧PMOS電晶體

173、174‧‧‧NAND邏輯電路

175‧‧‧NOR邏輯電路

191‧‧‧列選擇訊號檢測電路

192、292、392‧‧‧寫入控制電路

230‧‧‧多核心處理器

231a~d‧‧‧核心_1~4

232‧‧‧I/O

233‧‧‧外部記憶裝置控制區塊

234‧‧‧晶片上記憶體

282‧‧‧GBL驅動器

301‧‧‧閂鎖元件

302‧‧‧EX-OR邏輯電路

391‧‧‧資料變化檢測電路

503a~d‧‧‧資料控制電路

504a~d‧‧‧位元線(BL_0~BL_M-1)

505‧‧‧字元線

506b~c‧‧‧資料

507a~d‧‧‧讀出資料

508‧‧‧指令控制電路

510‧‧‧(外部之)處理手段

601、602‧‧‧節點

C1~C4‧‧‧控制訊號

DQ‧‧‧資料輸入輸出端子

GCS、GCS_i‧‧‧廣域共同源極線

GBL、GBL_i‧‧‧廣域位元線

LCS‧‧‧地域共同源極線

LBL、LBL0~LBLk-1‧‧‧地域位元線

SEL‧‧‧區段選擇訊號

/SEL‧‧‧反轉區段選擇訊號

PC0~PCk-1‧‧‧預充電訊號

SWL0~SWLm-1‧‧‧次字元線

SW0~SWk-1‧‧‧連接訊號

YS_i‧‧‧(列)選擇訊號

N0、Nin0、Nin1、Nin2、Nin3、Nin4、Nout‧‧‧節點

/PC‧‧‧節點N0之預充電訊號

/WP‧‧‧寫入脈衝訊號

RP‧‧‧讀出脈衝訊號

VSS、Vread、VDD、VPP、VCS‧‧‧電源

圖1為表示與一實施型態有關之半導體裝置之構成的方塊圖。

圖2為表示與另一實施型態有關之半導體裝置之構成的方塊圖。

圖3為表示與第1實施型態有關之半導體裝置之全體構成的方塊圖。

圖4為表示與第1實施型態有關之半導體裝置之晶片全體之構成的圖示。

圖5為表示與第1實施型態有關之半導體裝置之1記憶庫之構成的圖示。

圖6為表示與第1實施型態有關之半導體裝置之1陣列之構成的圖示。

圖7為表示與第1實施型態有關之半導體裝置之1墊(MAT)之構成的圖示。

圖8為與第1實施型態有關之半導體裝置之1次墊(sub-MAT)的電路圖。

圖9為表示與第1實施型態有關之半導體裝置之次墊之動作的波形圖。

圖10為與第1實施型態有關之半導體裝置之RWC(讀出、寫入控制電路)之電路圖。

圖11為表示與第1實施型態有關之半導體裝置之動作的波形圖。

圖12為表示與第1實施型態有關之半導體裝置之動作的波形圖。

圖13為與第2實施型態有關之半導體裝置之1次墊的電路圖。

圖14為表示與第2實施型態有關之半導體裝置之次墊之動作的波形圖。

圖15為與第2實施型態有關之半導體裝置之RWC(讀出、寫入控制電路)之電路圖。

圖16為表示與第2實施型態有關之半導體裝置之動作的波形圖。

圖17為表示與第2實施型態有關之半導體裝置之動作的波形圖。

圖18為與第3實施型態有關之半導體裝置之RWC(讀出、寫入控制電路)之電路圖。

圖19為表示與第3實施型態有關之半導體裝置之動作的波形圖。

圖20為表示與第3實施型態有關之半導體裝置之動作的波形圖。

圖21為表示與第4實施型態有關之資訊處理系統之構成的方塊圖。

首先，針對一實施型態之概要予以說明。並且，在實施型態之概要之說明中標記的圖面參照符號為專用以幫助理解的例示，並非限定於圖示的態樣之意。

在一實施型態中之半導體裝置501係如圖1所示般，具備字元線505、複數之位元線504a~d、對應於字元線505和複數之位元線504a~d之交點位置而配置，一端分別與複數之位元線504a~d連接之複數的電阻變化型記憶體單元502a~d，和分別與複數之位元線504a~d連 接之複數資料控制電路503a~d，和指令控制電路508。在此，指令控制電路508係因應第1指令(例如，圖11之Act)之輸入，使字元線505活性化，並因應第2指令(例如，圖11之Wt)之輸入，在被選擇出之1個以上之資料控制電路(在圖1中，表示選擇兩個資料控制電路503b、503c之情形)分別保持資料(506b、506c)，並因應第3指令(例如，圖11之Pre)之輸入，將保持在被選擇出之1個以上之資料控制電路(例如，503b、503c)的資料(506b、506c)同時寫入至分別對應的電阻變化型記憶體單元(例如，502b、502c)。

若藉由上述構成，在藉由第2指令之頁面存取中，對被選擇出之資料控制電路(在圖1之情況，為503b、503c)寫入資料(506b、506c)。然後，藉由第3指令，可僅對被連接於上述被選擇出之資料控制電路(503b、503c)之電阻變化型記憶體單元(圖1之情況，為502b、502c)，進行寫入，可以實現有效率的頁面模式。再者，藉此，可以刪減半導體裝置之消耗電流。

再者，即使如圖2所示之其他一實施型態之半導體裝置502般，複數之資料控制電路503a~d係因應第1指令(例如，圖11之Act)之輸入，保持從分別對應的電阻變化型記憶體單元502a~d讀出之讀出資料507a~d，被選擇出之1個以上之資料控制電路(在圖2中，表示選擇兩個資料控制電路503b、503c之情況)，係以因應第2指令(例如，圖11之Wt)之輸入而產生之 資料，重寫資料控制電路之讀出資料(507b、507c)，當作上述資料(圖1之506b、506c)而予以保持亦可。再者，即使因應第2指令(例如，圖11之Wt)之輸入而產生之資料，非資料控制電路之讀出資料(507b、507c)而係重寫在另外的讀出資料(例如，507a、507d)，而當作上述資料予以保持亦可。

在上述半導體裝置(501、502)中，如圖1、圖2所示般，不管第3指令(例如，圖11之Pre)之輸入，複數之資料控制電路中，不被選擇之1個以上之資料控制電路(在圖1、圖2之情況，為503a、503d等)係以不執行寫入至分別對應之電阻變化型記憶體單元(在圖1、圖2之情況，為502a、502d等)為佳。

在上述半導體裝置(501、502)中，以藉由第3指令(例如，圖11之Pre)進行對電阻變化型記憶體單元(圖1之502b、502c等)的寫入之後，使字元線505非活性化為佳。

在圖3之半導體裝置1中，即使如圖10所示般，被供給至資料控制電路(44b等)之列選擇訊號YS_i為活性狀態之時，該資料控制電路(44b等)被選擇亦可。

在上述半導體裝置1中，即使如圖10所示般，資料控制電路(44b等)具備：列選擇訊號檢測電路191，其係用以於第2指令(例如，圖11之Wt)之實行時檢測出活性化的列選擇訊號YS_i而予以保持；和寫入 控制電路192，其係在列選擇訊號檢測電路191之輸出為活性化狀態之情況下，用以於第3指令(例如，圖11之Pre)之實行時根據資料(資料閂鎖電路88之Q，/Q)而控制對應的位元線(GBL_i)之電位亦可。

上述半導體裝置1即使如圖10所示般，又具備與複數之電阻變化型記憶體單元之另一端(圖8之第1端子68a~f等)連接之源極線(GCS_i)亦可。在此，資料控制電路44b之寫入控制電路192即使於被保持之列選擇訊號YS_i為活性化狀態之時，於第3指令(例如，圖11之Pre)之實行時(資料閂鎖電路88之/Q)又控制源極線(GCS_i等)之電位亦可。

如圖13所示般，即使在複數之電阻變化型記憶體單元之另一端(圖8之第1端子68a~f等)被供給第1固定電位(VCS)亦可。

如圖18所示般，在資料控制電路(244b等)中，即使在藉由第1指令(例如圖19之Act)的讀出資料(讀出脈衝訊號RP為活性之時的資料閂鎖電路88之/Q)，和資料(資料閂鎖電路88之/Q)不同之時，該資料控制電路(244b等)被選擇亦可。

再者，如圖18所示般，資料控制電路(244b等)即使具備：資料變化檢測電路391，其具備保持藉由第1指令(圖11、19之Act)之讀出資料(讀出脈衝訊號RP為活性時之資料閂鎖電路88之/Q)之閂鎖元件301，和在一方之輸入端子被輸入閂鎖元件301之輸出， 在另一方之輸入端子被輸入資料(資料閂鎖電路88之/Q)的排他的邏輯電路302：和寫入控制電路392，其係控制對應之位元線(GBL_i)之電位亦可。

再者，在具備有上述資料控制電路(244b等)之半導體裝置中，即使如圖13所示般，在複數之電阻變化型記憶體單元之另一端(圖8之第1端子68a~f等)被供給第1固定電位(VCS)亦可。

一實施型態中之半導體裝置之控制方法係如圖1、圖11中之任一者所示般，為具備有字元線505、複數之位元線504a~d、對應於字元線505複數之位元線504a~d之交點位置而配置，一端分別與複數之位元線504a~d連接之複數之電阻變化型記憶體單元502a~d的半導體裝置之控制方法，包含以下之步驟。即是，該半導體裝置之控制方法包含：因應第1指令(例如，圖11之Act)之輸入，而使字元線505活性化之步驟(圖11之時序t0’)；因應第2指令(例如，圖11之Wt)之輸入，保持分別寫入至與被選擇出之1個以上之位元線(圖1中，表示選擇兩個位元線504b、504c之情況)連接之電阻變化型記憶體單元(在圖1中，為502b、502c)的資料(506b、506c)之步驟(圖11之期間T3)；和因應第3指令(例如，圖11之Pre)之輸入，將上述被選擇出之1個以上之資料(506b、506c)同時寫入至分別對應之電阻變化型記憶體單元(在圖1中，為502b、502c)之步驟(圖11之期間T4)。

上述之半導體裝置之控制方法即使如圖2、圖11中之任一者所示般，又包含：因應第1指令(例如，圖11之Act)之輸入，從複數之電阻變化型記憶體單元502a~d將讀出資料507a~d予以讀出並保持之步驟(圖11之期間T1)，和以因應第2指令(例如，圖11之Wt)之輸入而產生之資料，重寫讀出資料(507b、507c)，而當作上述寫入資料(圖1之506b、506c)而予以保持之步驟(圖11之期間T3)。

以下，針對各實施型態，參考圖面而予以詳細說明。

[第1實施型態] (第1實施型態之構成)

接著，針對與第1實施型態有關之半導體裝置1之構成，一面參照圖3一面予以詳細說明。

圖3為表示半導體裝置1之全體構成的方塊圖。圖3所示之半導體裝置1具備使用進行旋轉注入磁矩翻轉寫入之雙極型之STT-RAM(Spin Transfer Torque Random Access Memory)的記憶體單元陣列(2a~h)，以當作電阻變化型記憶體單元。再者，半導體裝置1具備外部時脈端子CK、/CK、時脈允許端子CKE、指令端子/CS、/RAS、/CAS、/WE、資料輸入輸出端子DQ以當作外部端子。又，在本說明書中於訊號名之前頭賦予「/」之訊號係指對應的訊號之反轉訊號或低活性訊號之意。因 此，CK、/CK為互相互補之訊號。

時脈產生電路22被輸入外部時脈訊號CK、/CK和時脈允許訊號CKE，時脈產生電路22產生在半導體裝置1內部所需之內部時脈訊號，並供給至各部。

指令端子/CS、/RAS、/CAS、/WE分別被供給晶片選擇訊號/CS、行位址選通訊號/RAS、列位址選通訊號/CAS、讀出允許訊號/WE。該些指令訊號被供給至指令解碼器21。指令解碼器21解碼輸入的指令訊號，並供給至晶片控制電路20。

模式暫存器19設定半導體裝置1之動作模式。晶片控制電路20輸入被指令解碼器21之輸出及模式暫存器19設定的動作模式，根據該些生成各種控制訊號，供給至陣列控制電路12、RW(讀出寫入)放大器14、閂鎖電路15、資料輸入輸出緩衝器16、列位址緩衝器17、記憶庫及低位址緩衝器18。

在圖3中，上述指令解碼器21、模式暫存器19及晶片控制電路20構成指令控制電路(相當於圖1、圖2之508)。

位址訊號ADD包含特定記憶庫之記憶庫位準，和特定字元線(藉由主字元線MWL、次字元線SWL構成)之低位準，和特定位元線(藉由廣域位元線GBL、區域位元線LBL所構成)之列位址。在位址訊號ADD中，記憶庫及行位址被供給至記憶庫及行位址緩衝器18，列位址被供給至列位址緩衝器17。

記憶庫及行位址緩衝器18特定記憶庫0~7中之任一者而輸出行位址。再者，記憶庫及行位址緩衝器18輸出的行位址藉由MWL解碼器13被解碼，因應該解碼，選擇其中之任一主字元線MWL。

再者，列位址緩衝器17輸出之列位址藉由列解碼器11被解碼，因應該解碼，選擇複數之位元線中，對應於列位址之位元線。對應於被選擇出之位元線之記憶體單元陣列內之資料閂鎖電路(圖10之88)係經I/O線對89而被連接於RW(讀出寫入)放大器14。

RW放大器14係經閂鎖電路15及資料輸入輸出緩衝器16，而與外部端子之資料輸入輸出端子DQ連接之讀出放大器及寫入放大器電路。在此，在閂鎖電路15及資料輸入輸出緩衝器16，從時脈產生電路22被供給內部時脈訊號，並控制記憶體單元陣列和資料輸入輸出端子DQ之間的資料之輸入輸出的時序。

圖4為表示與第1實施型態有關之半導體裝置1之晶片全體之構成的圖示。如圖4所示般，以8記憶庫構成，在各記憶庫之中央部縱方向配置兩列MWL(主字元線)解碼器13，在中央部橫方向配置列解碼器11。在以MWL解碼器13和列解碼器11被分割之4個區域，配置陣列_0~陣列_3(3a~d)。

圖5為表示半導體裝置1之1記憶庫之構成的圖示，以90度旋轉之形式表示圖4之記憶庫_0(2a)。4個陣列_0~3(3a~d)分別為在橫方向被8分割，在縱 方向被16分割，合計128個之墊MAT(43等)。在各MAT之上下端配置次字元線SWL驅動器45a和次墊sub-MAT控制電路46a，在各MAT之左右端配置讀出、寫入控制電路RWC(44a等)。雖然無特別限制，但是sub-MAT控制電路(46a等)及RWC(44a等)在鄰接之MAT間共有。

圖6為表示圖5之1個陣列之構成的圖示。陣列被區分成在縱方向排列16個MAT之MAT列所構成之8個區塊BLOCK_0~BLOCK_7(5a~5h)；當電阻變化型記憶體單元被存取時，如圖6所示般，在1個記憶庫內之4個各陣列中，選擇1個區塊內之1個區段52(被選擇之區段52也稱為「活性化區段」)，位於該區段之兩側的讀出、寫入控制電路RWC列51a、51b被活性化(被活性化之RWC列也稱為「活性化RWC列」)。因此，在1個記憶庫中，產生合計8個活性化RWC列，構成開啟頁面。

圖7為表示圖6之1個墊MAT43之構成的圖示。如圖7所示般，MAT被分割成在橫方向16分割，在縱方向32分割，合計512個之sub-MAT(在此，將以1個墊MAT43所含的512個之sub-MAT構成之區域稱為MAT區域83)。在縱方向排列1列之sub-MAT構成上述1個活性化區段52，在圖7中表示活性化區段52中，在MAT43內者。在橫方向排列之16個之sub-MAT中，活性化區段52內之sub-MAT經1條廣域位元線GBL和1條 廣域共通源極線GCS而選擇性地連接於配置在MAT端之RWC。例如，在圖7中，在最上行之16個之sub-MAT中，活性化區段52內之sub-MAT63與被配置在其行之兩端的RWC44b、44c中之一方連接。

如此一來，將MAT區域83分割成sub-MAT，再者如圖8所示般，藉由將位元線階層化成廣域位元線GBL和區域位元線LBL，有可以降低以比較高電阻之材料所構成的區域位元線LBL之電阻的影響之效果。同樣藉由將源極線階層化成廣域共同源極線GCS和地域共同源極線LCS，有可以降低以比較高電阻之材料所構成之地域共同源極線LCS之電阻的影響之效果。並且，地域共同源極線LCS因可以在sub-MAT內之所有電阻變化型記憶體單元共有，故有可以更降低地域共同源極線LCS之電阻的效果。

在1MAT之兩側，分別配置16個RWC(合計32個RWC)，當選擇1條字元線時，同時選擇其32個RWC。在1陣列內，成為512個RWC被選擇(在圖6中，活性化RWC列51a、51b)分別包含256個RWC。因此，因在一個記憶庫內由4個陣列構成，故當1條字元線被選擇時，選擇2048個RWC，2048位元(256位元組)之頁面則開啟。

寫入脈衝訊號/WP之訊號線在配置在圖7之MAT之左右端的16個RWC係共同地一條一條配線在圖之縱方向。在上下鄰接之MAT設為使用與此相同之訊號 線之構成亦可，即是為在圖6之RWC列設置各1條之訊號線的構成亦可。於藉由預充電指令Pre之寫入時，因同時驅動多數個RWC而進行寫入，故寫入脈衝訊號/WP之發送，可以使用該共同之訊號線。

並且，每對GBL和GCS被分成偶數和奇數，第偶數之GBL和GCS對與右側之RWC(44c等)連接，第奇數之GBL和GCS對與左側之RWC(44b等)連接。

圖8為表示圖7之1個次墊sub-MAT63之構成的圖示。sub-MAT63係由LCS(地域共同源極線)控制電路71、LBL(地域位元線)預充電電路72、記憶體單元陣列73、LBL(地域位元線)選擇電路74所構成。在此，記憶體單元陣列73係在1次墊sub-MAT內，被二次元性配置之記憶體單元陣列，與圖3之記憶庫單位之記憶體單元陣列(2a~h)所定義之範圍不同。

記憶體單元陣列73係由m條之次字元線SWL0~SWLm-1、k條之地域位元線LBL0~LBLk-1、配置在該些交點之m×k個之電阻變化型記憶體單元(67a~f)所構成。並且，在1對GBL、GCS係如圖7所示般連接16個sub-MAT。

LCS控制電路71係由區段選擇訊號SEL被連接於閘極之NMOS電晶體78，和反轉區段選擇訊號/SEL被連接於閘極之NMOS電晶體77所構成。半導體裝置1在預充電狀態，及區段在非選擇狀態之時，SEL被控制成Low位準，/SEL被控制成High位準，LCS(地域共同源 極線)被控制成預充電電位VSS，LCS和GCS被電性切離。於區段被選擇且被活性化之時，SEL控制成High位準，/SEL被控制成Low位準，LCS從VSS被電性切離，且被電性連接於GCS。

LBL預充電電路72係相對於k條LBL(地域位元線)之k條預充電訊號PC0~PCk-1分別從連接於閘極之k個預充電NMOS電晶體79a~c所構成。當各預充電訊號PC0~PCk-1被控制成High位準時，LBL0~LBLk-1分別與LCS電性連接，被預充電成VSS。再者，在區段被選擇且被活性化之時，僅對應於所選擇之1條LBL的預充電訊號，被控制成Low位準，被選擇之LBL從LCS被電性切離。

LBL選擇電路74係與k條LBL對應之k條連接訊號SW0~SWk-1分別由被連接於閘極之k個連接NMOS電晶體80a~c所構成，半導體裝置1為預充電狀態之情況下，連接訊號SW0~SWk-1被控制成Low位準，各LBL成為從GBL被電性切離之狀態。當區段被選擇且被活性化之時，僅與被選擇之1條LBL對應之連接訊號被控制成High位準，僅被選擇之LBL與GBL電性連接。

並且，上述LCS控制電路71、LBL預充電電路72、記憶體單元陣列73及LBL選擇電路74之控制訊號之/SEL、SEL、PC0~PCk-1、SWL0~SWLm-1、SW0~SWk-1係High位準為電位VPP，Low位準為電位VSS(參照圖9)。

在被選擇且被活性化之狀態之sub-MAT中，LCS係從VSS被電性切離，與GCS電性連接。再者，被選擇之LBL被從LCS被電性切離，與GBL電性連接，剩下的非選擇LBL與LCS電性連接。選擇SWL和連接於選擇LBL之1個電阻變化型記憶體單元(例如，設為67e)係第1端子68e經由LCS和GCS而與GBL_GCS驅動器(圖10之參照符號82)電性連接，第2端子69e經LBL0和GBL而與GBL_GCS驅動器(圖10之參照符號82)電性連接。

另外，連接於選擇SWL和非選擇LBL之剩下的k-1個電阻變化型記憶體單元因第1端子(68a、c等)及第2端子(69a、c等)皆被電性連接於LCS，故即使電阻變化型記憶體單元內之NMOS電晶體(76a、c等)導通，因在電阻變化型元件(75a、c等)不會被施加電壓，也不會流通電流，故如後述般，即使將LCS之電位驅動成VDD或VSS，也不會有該電阻變化型元件之記憶資訊被破壞之情形。

圖10為與第1實施型態有關之半導體裝置1之RWC(讀出、寫入控制電路)之電路圖，表示圖7中之複數RWC中之1個(例如，44b)(各RWC之構成相同)。在圖6中，雖然RWC在相鄰接之左右的MAT共有，但是在此為了簡單說明，僅針對單側之MAT連接RWC之情形予以說明。在圖10中，標記在各GBL、GCS、感測放大器電路SA、資料閂鎖電路LT、YS的i表 示圖7中之RWC之處(從下方起第i號)。如圖10所示般，RWC(44b)係由MAT寫入控制電路85、GBL_GCS驅動器82、感測閂鎖電路84、輸入輸出電路86所構成。

首先，針對MAT寫入控制電路85予以說明。MAT寫入控制電路85係藉由列選擇訊號檢測電路191和寫入控制電路192所構成。

列選擇訊號檢測電路191係在構成圖6、圖7所示之操作頁面的活性化RWC列(51a、51b)所含之RWC中，發揮藉由預充電指令Pre選擇進行寫入之RWC的功能。

在圖10中，列選擇訊號檢測電路191係藉由PMOS電晶體(160、162)、NMOS電晶體(161、163、164)及反相器電路178所構成。PMOS電晶體162、NMOS電晶體163及NMOS電晶體164被串聯地連接於電源VDD和接地間。再者，在PMOS電晶體162之閘極連接預充電訊號/PC。再者，PMOS電晶體162之汲極及NMOS電晶體163之汲極被共同地連接於節點N0。藉由上述構成，在預充電期間(/PC為Low位準)中，可以將節點N0預充電成電位VDD。

再者，在NMOS電晶體163之閘極被供給列選擇訊號YS_i，在NMOS電晶體164之閘極被供給寫入允許訊號WE。藉由上述構成，事先被預充電成電位VDD之節點N0，於寫入允許訊號WE為High位準(於指令Wt之實行時成為High位準)，並且於列選擇訊號YS_i 為High位準(選擇時)之時，被控制成遷移至Low位準。

再者，PMOS電晶體160和NMOS電晶體161在電源VDD和接地之間被串聯連接，構成1個反相器電路。該反相器電路與反相器電路178連接。依此，構成閂鎖電路。PMOS電晶體160之汲極、NMOS電晶體161之汲極及反相器電路178之輸入端子皆與節點N0連接。藉由上述構成，藉由/PC、YS_i、WE被控制之節點N0之電位藉由該閂鎖電路被保持。

接著，寫入控制電路192根據列選擇訊號檢測電路191之輸出及被保持在資料閂鎖電路88之資料Q、/Q，生成控制廣域位元線GBL_i之電位的控制訊號C1，及控制廣域共同源極線GCS_i之電位的控制訊號C2。寫入控制電路192係如圖10所示般，藉由NOR邏輯電路175及兩個NAND邏輯電路(173、174)而構成。NOR邏輯電路175之一方之輸入端子與節點N0連接。再者，在NOR邏輯電路175之另一方之輸入端子被供給寫入脈衝訊號/WP。再者，兩個NAND邏輯電路(173、174)之一方之輸入端子皆與NOR邏輯電路175之輸出端子連接。再者，NAND邏輯電路173之另一方之輸入端子與資料閂鎖電路88之輸出端子Q連接。再者，NAND邏輯電路174之另一方之輸入端子與資料閂鎖電路88之輸出端子/Q連接。然後，NAND邏輯電路(173、174)之輸出分別成為上述控制訊號C1、C2。

接著，GBL_GCS驅動器82發揮接受上述控制訊號C1、C2，分別驅動廣域位元線GBL_i及廣域共同源極線GCS_i之功能。GBL_GCS驅動器82係藉由PMOS電晶體(102、103)、NMOS電晶體(104、105)及反相器電路(98、176)所構成。PMOS電晶體(102、103)係在電源VDD和節點Nout之間被串聯連接，NMOS電晶體(104、105)係在節點Nout和接地之間被串聯連接。再者，PMOS電晶體102及NMOS電晶體105之閘極與節點Nin1連接，控制訊號C1從寫入控制電路192被供給至節點Nin1。節點Nin0與PMOS電晶體103之閘極連接，並且經反相器電路98而與NMOS電晶體104之閘極連接。再者，在節點Nin0被供給讀出脈衝訊號RP。再者，節點Nout與廣域位元線GBL_i連接。

再者，從寫入控制電路192被供給之控制訊號C2經反相器電路176而與廣域共同源極線GCS_i連接。

藉由上述構成，於讀出時，當讀出脈衝訊號RP被控制成High位準時，PMOS電晶體103及NMOS電晶體104皆成為斷開，使GBL_GCS驅動器82不執行寫入動作。另外，於讀出脈衝訊號RP為Low位準之時，PMOS電晶體103及NMOS電晶體104皆成為導通，藉由該些上下連接之PMOS電晶體102和NMOS電晶體105，因應控制訊號C1而驅動廣域位元線GBL_i。另外，廣域共同源極線GCS_i係使控制訊號C2邏輯反轉，而被驅 動。

具體而言，在RP為Low位準，且/WP為Low位準之情況下，資料閂鎖電路88之Q為High位準(資料1)之時，控制訊號C1、C2分別成為Low位準、High位準，GBL_i、GCS_i分別被驅動成High位準(VDD)、Low位準(VSS)。另外，在RP為Low位準，且/WP為Low位準之情況下，資料閂鎖電路88之Q為Low位準(資料0)之時，控制訊號C1、C2分別成為High位準、Low位準，GBL_i、GCS_i分別被驅動成Low位準(VSS)、High位準(VDD)。

接著，針對感測閂鎖電路84予以說明。感測閂鎖電路84係如圖10所示般，包含感測放大器電路SA_i(87)、資料閂鎖電路LT_i(88)及NMOS電晶體101而構成。在NMOS電晶體101之閘極被供給讀出脈衝訊號RP，NMOS電晶體101之源極/汲極之一方與GBL_GCS驅動器82之節點Nout連接。再者，NMOS電晶體101之源極/汲極之另一方與感測放大器電路87之輸入端子連接。

藉由上述構成，感測閂鎖電路84當讀出脈衝訊號RP被控制成High位準時，NMOS電晶體101導通，並且感測放大器電路87之輸入端子和廣域位元線GBL_i成為被電性連接之狀態。此時，感測放大器電路87比較流至廣域位元線GBL_i之讀出電流Iread和參照電流Iref，資料閂鎖電路88閂鎖因應其大小關係的讀出資料。

再者，資料閂鎖電路88之輸出端子Q、/Q分別經輸入輸出電路86而與I/O線對89連接。

輸入輸出電路86係由NMOS電晶體106、107所構成。NMOS電晶體106之閘極和NMOS電晶體107之閘極被連接，其連接節點與選擇訊號YS_i之端子連接。NMOS電晶體106、107之源極/汲極之一方分別與資料閂鎖電路88之輸出端子Q、/Q連接，NMOS電晶體106、107之源極/汲極之另一方與I/O線對89分別連接。

藉由上述構成，資料閂鎖電路88藉由輸出端子Q、/Q，經I/O線對89而進行與外部的資料輸入輸出。具體而言，於讀出時(例如讀出指令Rd之實行時)，當YS_i被控制成High位準時，藉由YS_i被保持在所選擇的RWC內之資料閂鎖電路88之讀出資料被讀出至I/O線對89。再者，於寫入時(例如，於寫入指令Wt實行時)，當YS_i被控制成High位準時，經I/O線對89而供給之資料被寫入至資料閂鎖電路88。

當如此地控制時，因僅選擇1頁面分2048個之RWC中以寫入指令Wt進行寫入之RWC，進行MAT寫入動作，故可以大幅度地刪減1頁面分2048個之電阻變化型記憶體單元中，實際寫入電流流通之電阻變化型記憶體單元之個數。

為了進行如此之控制所需之RWC之面積，相對於例如DRAM等之感測放大器增加，但是如圖7、圖8所示般，GBL及GCS之配線間距，因可以從LBL之配線 間距之數倍緩和至數10倍，故與該些連接之RWC之配置間距比起DRAM之情況也可以緩和。

(第1實施型態之動作)

接著，針對與第1實施型態有關之半導體裝置1之動作，一面參照圖9、圖11、圖12一面予以詳細說明。

圖9為表示與第1實施型態有關之半導體裝置1之sub-MAT(圖8之63)之動作的波形圖。sub-MAT(圖8之63)設為活性化區段(圖6之52)中之1個sub-MAT。在此，就以次字元線和地域位元線而言，假設分別選擇SWL0和LBL0之情形。圖9之左半部(A)表示依序進行與活性指令Act對應之資料0之讀出(讀出資料為0)→頁面存取期間→與預充電指令Pre對應之資料1之MAT寫入的各動作。在此，「MAT寫入」係指將被保持在資料閂鎖電路(圖10之88)之資料寫入至對應的電阻變化型記憶體單元之動作。

預充電期間係/SEL、PC0~PCk-1被控制成電位VPP，SEL、SW0~SWk-1、SWL0~SWLm-1皆被控制成電位VSS。依此，LBL0及LCS被預充電至VSS，GBL及GCS也藉由RWC(圖10之44b等)被充電至電位VSS。

接著當成為單元選擇期間時，/SEL、PC0被控制成電位VSS，SEL、SW0及SWL0被控制成電位VPP，LBL0被電性連接於GBL，LCS被電性連接於GCS。

於感測閂鎖期間之開始前，GBL及LBL0之電位被設定成讀出電位Vread，讀出電流Iread0流至電阻變化型記憶體單元(圖8之67e等)。Iread0因係對應於高電阻狀態之小值，故小於參照電流，當成為感測閂鎖期間時，該電流差藉由感測放大電路(圖10之87)被感測放大，在資料閂鎖電路(圖10之88)保持資料0(讀出資料0)。在該期間，GCS及LCS之電位被保持在VSS，GBL和LBL0之電位幾乎被保持在Vread。

當感測閂鎖期間結束時，GBL及LBL0返回至電位VSS，成為頁面存取期間。在該期間中，對應於讀出指令Rd，從資料閂鎖電路(圖10之88)讀出資料。接著，對應於寫入指令Wt而對資料閂鎖電路(圖10之88)寫入資料。頁面存取因僅對資料閂鎖電路(圖10之88)進行，故GBL及GCS中之任一者皆被保持在電位VSS，sub-MAT(圖8之63)內之各訊號保持其狀態。

再者，當對RWC之資料閂鎖電路(圖10之88)，進行藉由寫入指令Wt之寫入(重寫)時。進行該寫入之RWC當作於預充電指令Pre之實行時進行MAT寫入之RWC而被選擇(針對RWC選擇之詳細於後述)。接著，對應於預充電指令Pre而成為MAT寫入期間，在被選擇之RWC中，對應於資料1之寫入而將GBL及LBL0驅動成電位VDD，並將GCS及LCS驅動至電位VSS時，資料1被寫入至MAT內之電阻變化型記憶體單元(圖8之67e等)。

之後，當成為選擇解除期間時，SWL0、SW0及SEL被控制至電位VSS。接著，當成為預充電期間時，/SEL及PC0被控制成VPP，LCS及LBL0被預充電成VSS。再者，GCS及GBL藉由RWC(圖10之44b等)被預充電成電位VSS。

圖9之右半部(B)係表示依序進行資料1讀出(讀出資料為1)→頁面存取期間→資料0之MAT寫入之時的動作。從預充電期間到單元選擇期間之動作因與圖9之左半部(A)相同，故省略說明。於感測閂鎖期間之開始前，GBL及LBL0之電位被設定成讀出電位Vread，讀出電流Iread1流至電阻變化型記憶體單元(圖8之67e等)。讀出電流Iread1因係對應於低電阻狀態之大值，故大於參照電流Iref，當成為感測期間時，該電流差藉由感測放大電路(圖10之87)被感測放大，在資料閂鎖電路(圖10之88)保持資料1。在該期間，GCS及LCS之電位被保持在VSS，GBL和LBL0之電位幾乎被保持在Vread。

當感測閂鎖期間結束時，GBL及LBL0返回至電位VSS，成為頁面存取期間。並且，因存取期間之動作與圖9之左半部(A)之情形相同，故省略說明。

再者，當在頁面存取期間，對RWC之資料閂鎖電路(圖10之88)，進行藉由寫入指令Wt之寫入(重寫)時。進行該寫入之RWC當作於預充電指令Pre之實行時進行MAT寫入之RWC而被選擇(針對RWC選 擇之詳細於後述)。接著，對應於預充電指令Pre而成為MAT寫入期間，對應於資料0之寫入而將GBL及LBL0驅動成電位VSS，並將GCS及LCS驅動至電位VDD時，資料0被寫入至MAT內之電阻變化型記憶體單元(圖8之67e等)。之後，從預選擇解除期間到預充電期間之動作因與圖9之左半部(A)相同，故省略說明。

接著，一面參照圖11及圖12，一面針對與第1實施型態有關之半導體裝置1之動作而予以說明。在圖11中，在頁面存取期間中，藉由讀出指令Rd，將被保持於資料閂鎖電路(圖10之88)之讀出資料讀出至外部，並藉由無圖示之處理電路處理該讀出資料之後，假設藉由寫入指令Wt被處理之讀出資料寫入至資料閂鎖電路(圖10之88)。並且，就以藉由該處理電路之處理內容，即使例如對複數之讀出資料進行錯誤訂正之處理亦可。但是，並不限定於此，可以適用任意之處理。並且，該處理電路係相當於在實施型態之概要說明中參照的圖2之510。

圖11表示在頁面存取期間，藉由讀出指令Wt，在RWC之資料閂鎖電路(圖10之88)產生寫入(重寫)之時的動作波形。在圖11中，首先記憶庫活性指令Act和行位址XA(包含記憶庫位址)被輸入(圖11之時序t0)。接著，在與包含對應於行位址XA之區段的MAT鄰接之RWC中，預充電訊號/PC被控制成High位準，次字元線SWL(例如，設為SWL0被選擇)被控制 成High位準(電位VPP)。接著，當RP被控制成一定期間High位準時(圖11之期間T1)、讀出電流Iread經GBL_i及LBL0而流至被選擇之電阻變化型記憶體單元(圖8之67e等)。藉由感測放大器電路(圖10之87)將此感測放大並藉由資料閂鎖電路(圖10之88)予以閂鎖，依此Q及/Q之資料對應於讀出資料而被更新。

接著，成為頁面存取期間，當讀出指令Rd和列位址YA(包含記憶庫位準)被輸入時(圖11之時序t1)，之後，對應於列位址YA，在一定期間High控制列選擇訊號YS_i(圖11之期間T2)、Q及/Q之資料被讀出至I/O線對89。接著，藉由僅更新列位址YA，持續藉由頁面存取的讀出(在圖11中，省略圖示)。

接著，藉由讀出指令Rd被讀出至RWC之外部的讀出資料藉由上述外部之處理電路而被處理。在此，假設被讀出之讀出資料藉由該處理電路被反轉之情形。

接著，當寫入指令Wt和列位址YA(包含記憶庫位址)被輸入(圖11之時序t2)時，寫入允許訊號WE被控制成一定期間High位準(圖11之期間T3)，列選擇訊號YS_i被控制成一定期間High位準，資料閂鎖電路(圖10之88)之Q及/Q之資料經I/O線對(圖10之89)以在外部處理電路被反轉處理之讀出資料而被寫入(在此，設為反轉的讀出資料為0)。此時，列選擇訊號YS_i、寫入允許訊號WE皆為High位準，故節點N0從High位準遷移至Low位準。接著，藉由更新列位址YA， 持續藉由頁面存取對資料閂鎖電路(圖10之88)進行寫入(在圖11中，省略圖示)。

最後，當預充電指令Pre被輸入時(圖11之時序t3)，開始MAT寫入動作。當寫入脈衝訊號/WP被控制成一定期間Low位準時(圖11之期間T4)時，因應資料閂鎖電路88之Q之Low位準(資料0)，GBL_i被控制成Low位準，GCS_i被控制成High位準，反轉的資料0被寫入至MAT內之電阻變化型記憶體單元(圖8之67e等)。之後，SWL被控制成Low位準，接著/PC被控制成Low位準，節點N0被預充電至High位準(電位VDD)，完成一連串之頁面存取動作。

並且，在圖11中，雖然針對預充電指令Pre從外部被施加之時而予以表示，但是並不限定於此，例如即使藉由隨著預充電動作之讀出指令，或隨著預充電動作之寫入指令，於讀出或寫入動作結束後在半導體裝置1內自動性地發行預充電指令Pre亦可，此時進行與圖11相同之動作。

接著，圖12表示在頁面存取期間，在RWC之資料閂鎖電路(圖10之88)不產生寫入(重寫)之時的動作波形。在圖12中，與圖11不同的係第2次之頁面存取也進行藉由讀出指令Rd的讀出動作之點。因此，因寫入允許訊號WE不被活性化，維持Low位準，故節點N0維持High位準。因此，即使開始與預充電指令Pre對應之MAT寫入動作，GBL_i及GCS_i皆維持電位VSS。 其結果，不對MAT內之電阻變化型記憶體單元進行寫入。

並且，即使在第2次之頁面存取為寫入指令Wt之時，對於不被寫入指令Wt選擇的RWC，與圖12之情形相同，於預充電指令Pre之實行時，不對與該RWC對應之電阻變化型記憶體單元進行寫入。

如上述說明般，若藉由第1實施型態之半導體裝置1時，可取得以下所示之效果。

在半導體裝置1中，在與充電指令Pre對應之MAT寫入中，不對1頁面分之電阻變化型記憶體單元全部進行寫入動作，僅對以寫入指令Wt對RWC之資料閂鎖電路(圖10之88)進行寫入之RWC，對所對應的電阻變化型記憶體單元進行MAT寫入。因此，能取得可以大幅度地刪減進行MAT寫入之電阻變化型記憶體單元之個數，並可以刪減半導體裝置之消耗電流的效果。

再者，對複數個記憶庫同時進行MAT寫入之時，上述電阻變化型記憶體單元之個數之刪減效果為顯著，其結果，能取得可以抑制因電源雜訊之增加或半導體裝置之發熱引起可靠性下降之效果。

再者，因頁面存取期間中之寫入僅對RWC內之資料閂鎖電路(圖10之88)進行，故即使使用比起DRAM等，MAT寫入時間長的電阻變化型記憶體單元，亦不會增加列存取之循環時間。並且，因可以於關閉頁面之前，一次對電阻變化型記憶體單元進行MAT寫入，故 在使用電阻變化型記憶體單元之半導體裝置中，能與DRAM等之情況相同實現有效率之頁面模示的效果。

再者，為了進行上述般之控制，即使增加1個RWC之面積(例如，追加圖10中之列選擇訊號檢測電路191、寫入控制電路192等)，因可以緩和RWC之配置間距，故能取得可以合理地佈局RWC，並且因可以刪減其數量，故可以抑制半導體裝置之晶片面積增加的效果。

[第2實施型態] (第2實施型態之構成)

接著，一面參照圖13、圖15，一面針對第2實施型態之構成予以說明。圖13為與第2實施型態有關之半導體裝置之1次墊(sub-MAT)163的電路圖。當比較圖13和圖8(第1實施型態)時可知在圖13中，無地域共同源極線LCS及廣域共同源極線GCS，固定電位VCS供給至電阻變化型記憶體單元之第1端子(在第1實施型態中連接有LCS之端子)。在此，固定電位VCS被設定成例如VDD和VSS之中間的電位。隨著上述變更，GBL之預充電電壓被設為VCS。再者，在圖13中，因不需要圖8之LCS控制電路71及控制LCS控制電路71之訊號SEL、/SEL，故被刪除。針對圖13之其他點因與圖8相同，故賦予相同參照符號，省略重複說明。

接著，圖15表示第2實施型態中之複數 RWC中之1個(144b)(各RWC之構成相同)。當比較圖15和圖10(第1實施型態)時可知圖10之寫入控制電路192在圖15中被置換成寫入控制電路292。再者，圖10之GBL_GCS驅動器82在圖15中被置換成GBL驅動器282。因圖15之其他部分與圖10相同，故賦予相同參照符號，省略重複說明。

在圖15中，寫入控制電路292因不需要控制GCS_i，故僅以NOR邏輯電路175構成，比起寫入控制電路192(第1實施型態)為小規模之電路。為NOR邏輯電路175之輸出的控制訊號C3被供給至GBL驅動器282。

接著，在GBL驅動器282中，以PMOS電晶體(102、103)、NMOS電晶體(104、105)構成之輸出電路之部分的構成與GBL_GCS驅動器82(第1實施型態)相同。但是，在GBL驅動器282中，NMOS電晶體104之閘極與節點Nin2連接，PMOS電晶體103之閘極經反相器電路298而與節點Nin2連接。

再者，在GBL驅動器282中，在電源VCS和節點Nin4(GBL_i)之間，追加串聯連接兩個PMOS電晶體212、213之電路。在此，讀出脈衝訊號RP被供給至PMOS電晶體212之閘極，PMOS電晶體213之閘極與節點Nin2連接。節點Nin2與寫入控制電路292之NOR邏輯電路175之輸出端子連接，供給控制訊號C3。

藉由上述構成，當RP為High位準之時，成 為GBL_i從電源VCS被切斷。再者，RP為Low位準且控制訊號C3為Low位準之時，GBL_i被設定成電位VCS。另外，RP為Low位準並且控制訊號C3為High位準之時，GBL_i以反轉資料閂鎖電路88之/Q的訊號而被驅動。依此，於/Q為High位準(資料0)之時，GBL_i被驅動成Low位準(VSS)，/Q為Low位準(資料1)之時，GBL_i被驅動成High位準(VDD)。

(第2實施型態之動作)

接著，一面參照圖14、圖16、圖17，一面針對第2實施型態之動作予以說明。首先，圖14表示在被選擇出之1個sub-MAT(圖13之163)內，SWL0及LBL0被選擇出之時的各訊號之動作波形。在圖14中，與圖9(第1實施型態)不同的部分係不存在/SEL、SEL、GCS、LCS之點，和GBL及LBL之預充電電位成為VCS之點，和GBL及LBL之讀出時和寫入時之電位不同之點。針對除此之外之動作，因與圖9相同，故省略重複說明。

圖14之左半部(A)係表示依序進行資料0讀出(讀出資料為0)→頁面存取期間→資料1之MAT寫入之時的動作。預充電期間係LBL被預充電至VCS，GBL藉由RWC被預充電至VCS。接著，當成為單元選擇期間時，LBL0連接於GBL。

再者，於感測閂鎖期間之開始前，GBL及LBL0之電位被設定成讀出電位Vread，讀出電流Iread0 流至電阻變化型記憶體單元(圖13之67e等)。再者，當感測閂鎖期間結束時，GBL及LBL0返回至電位VCS，接著成為頁面存取期間。

在頁面存取期間，當對RWC之資料閂鎖電路(圖15之88)藉由寫入指令Wt進行寫入時，進行該寫入之RWC於預充電指令Pre之實行時，當作進行MAT寫入之RWC而被選擇。接著，當對應於預充電指令Pre而成為MAT寫入期間時，且在被選擇之RWC中，對應於資料1之寫入而將GBL及LBL0驅動成電位VDD時，資料1被寫入至MAT內之電阻變化型記憶體單元(圖13之67e等)。接著，當成為預充電期間時，LBL0被預充電至電位VCS，GBL也藉由RWC被預充電至電位VCS。

圖14之右半部(B)係表示依序進行資料1讀出→頁面存取期間→資料0之MAT寫入之時的動作。從預充電期間到單元選擇期間之動作因與圖14之左半部(A)相同，故省略說明。於感測閂鎖期間之開始前，GBL及LBL0之電位被設定成讀出電位Vread，讀出電流Iread1流至電阻變化型記憶體單元(圖13之67e等)。當感測閂鎖期間結束時，GBL及LBL0返回至電位VCS，成為頁面存取期間。

在頁面存取期間，當對RWC之資料閂鎖電路(圖15之88)藉由寫入指令Wt進行寫入時，進行該寫入之RWC於預充電指令Pre之實行時，當作進行MAT寫入之RWC而被選擇。接著，當對應於預充電指令Pre而 成為MAT寫入期間時，且在被選擇之RWC中，對應於資料0之寫入而將GBL及LBL0驅動成電位VSS時，資料0被寫入至MAT內之電阻變化型記憶體單元(圖13之67e等)。從之後的選擇解除期間到預充電期間之動作因與圖14之左半部(A)相同，故省略說明。

接著，一面參照圖16、圖17，一面針對與第2實施型態有關之半導體裝置之動作而予以說明。首先，圖16表示在頁面存取期間，藉由讀出指令Wt，在RWC之資料閂鎖電路(圖15之88)產生寫入(重寫)之時的動作波形。在圖16中，與圖11(第1實施型態)不同之點僅在於無GCS_i，及GBL_i之預充電位準及MAT寫入時之位準不同之點。圖16中除此之外的點因與圖11相同，故僅針對上述不同點予以說明。在圖16中，對應於活性指令Act而RP被控制成High位準之期間，GBL_i被驅動成Vread。再者，對應於預充電指令Pre而/WP被控制成Low位準之期間，GBL_i對應於寫入資料而被驅動成VDD或VSS(於資料0之寫入之時，GBL_i被驅動成VSS，於資料1之寫入時，GBL_i被驅動成VDD)。

接著，圖17表示在頁面存取期間，在RWC之資料閂鎖電路(圖15之88)不產生寫入(重寫)之時的動作波形。圖17與圖16不同的係第2次之頁面存取也為讀出動作之點。因此，寫入允許訊號WE仍為Low位準，節點N0維持High位準。因此，即使開始與預充電指令Pre對應之MAT寫入動作，GBL_i亦維持電位VCS。 其結果，不對MAT內之電阻變化型記憶體單元進行寫入。

並且，即使在第2次之頁面存取為寫入指令Wt之時，對於不被寫入指令Wt選擇的RWC，與圖17之情形相同，於預充電指令Pre之實行時，不對與該RWC對應之電阻變化型記憶體單元進行寫入。

如上述說明般，若藉由第2實施型態之半導體裝置時，除第1實施型態之效果外，可取得下述效果。

在第2實施型態中，因不需要驅動GCS及LCS，故比起第1實施型態，可以更降低半導體裝置之消耗電流。

再者，在第2實施型態中，由於無GCS及LCS，故可以大幅度地減少配線數。再者，在各sub-MAT(圖13之163等)中，因可以不用LCS控制電路71，故可以使sub-MAT之電路小規模。並且，在RWC(圖15之144b等)中，不需要控制GCS_i之電路，故可以使MAT寫入控制電路285之寫入控制電路292小規模化。依此，對全體而言可取得刪減半導體裝置之晶片面積的效果。

[第3實施型態] (第3實施型態之構成)

接著，一面參照圖18，一面針對第3實施型態之構成予以說明。圖18為表示第3實施型態之RWC(讀出、 寫入控制電路)244b的方塊圖。當比較圖18和圖15(第2實施型態)時，可知圖15之列選擇訊號檢測電路191在圖18中被置換成資料變化檢測電路391。因圖18之其他部分與圖15(第2實施型態)相同，故賦予相同參照符號，省略重複說明。

圖18之資料變化檢測電路391為藉由活性指令Act(第1指令)檢測出被保持於資料閂鎖電路88之讀出資料/Q，和藉由此後之動作(例如，頁面存取期間之動作)而產生資料閂鎖電路88之資料/Q變化的電路。因此，在資料變化檢測電路391中，不使用在第1及第2實施型態之列選擇訊號檢測電路191(圖10、圖15)中所使用之寫入允許訊號WE， 再者，在圖18之資料變化檢測電路391中，雖然使用資料閂鎖電路88之/Q，但是即使構成使用Q以代替/Q亦可。

圖18之資料變化檢測電路391係以圖18中由NMOS電晶體303，閂鎖元件301、EX-OR邏輯電路302及NMOS電晶體163所構成之部分，置換列選擇訊號檢測電路191(圖15)之兩個NMOS電晶體(163、164)之部分。具體而言，如圖18所示般，資料閂鎖電路88之/Q經NMOS電晶體303而與閂鎖元件301之輸入端子D連接。在NMOS電晶體303之閘極被輸入讀出脈衝訊號RP。依此，在閂鎖元件301中，讀出脈衝訊號RP為High位準之時的資料閂鎖電路88之/Q(即是，藉由活性指令 Act被保持於資料閂鎖電路88之讀出資料/Q)被閂鎖。

再者，EX-OR邏輯電路302之一方之輸入端子與閂鎖元件301之輸出端子Q連接，EX-OR邏輯電路302之另一方之輸入端子與資料閂鎖電路88之輸出端子/Q連接。再者，EX-OR邏輯電路302之輸出端子與NMOS電晶體163之閘極連接。

節點N0之電位在預充電期間(/PC為Low位準)被預充電至電位VDD。此時，藉由預充電指令Pre，/PC被控制成Low位準之前，藉由將閂鎖元件301之資料Q設成與資料閂鎖電路88之/Q之資料相同的控制電路(無圖示)，將EX-OR邏輯電路302之輸出端子控制成Low位準。然後，藉由上述構成，依據活性指令Act被保持於資料閂鎖電路88之讀出資料/Q，和頁面存取期間之資料閂鎖電路88之/Q不同之時，EX-OR邏輯電路302之輸出端子遷移至High位準，其結果，節點N0之電位遷移至Low位準。

然後，寫入控制電路392係在接受資料變化檢測電路391之輸出遷移至Low位準之況狀下，於/WP為活性化狀態(Low位準)之時，將控制訊號C4活性化成High位準。然後，在GBL驅動器282中，與第2實施型態相同，當在控制訊號C4(在第2實施型態中為控制訊號C3)被活性化時，根據被保持在資料閂鎖電路88之資料/Q，GBL_i被驅動成電位VDD或VSS，進行MAT寫入。另外，在控制訊號C4為非活性狀態(Low位準)之 時，GBL_i成為電位VCS，不進行MAT寫入。

(第3實施型態之動作)

接著，針對第3施施型態之動作，一面參照圖19、圖20，一面予以說明。

首先，圖19係對應於圖16(第2實施型態)，藉由寫入指令Wt使讀出資料反轉之資料被寫入至被選擇出之RWC之情形的動作波形。如上述般，在第3實施型態中，因不使用寫入允許訊號WE，進行控制，故在圖19不顯示訊號WE。在圖19中，除此之外成為與圖16相同之動作波形。

在圖19中，藉由寫入指令Wt對RWC之資料閂鎖電路88進行寫入之時，在讀出資料藉由外部之處理電路被反轉之情況下，藉由活性指令Act之讀出資料和被寫入至資料閂鎖電路88之資料成為不同之資料。此時，如上述般，以資料變化檢測電路391檢測出資料變化，節點N0遷移至Low位準，該RWC當作於預充電指令Pre之實行時進行寫入之RWC而被選擇。接著，在與預充電指令Pre對應之MAT寫入期間中，寫入資料(資料閂鎖電路88之Q)為High位準(資料1)之時，GBL_i從電位VCS被驅動成電位VDD。再者，於寫入資料為Low位準(資料0)之情況下，GBL_i從電位VCS被驅動至電位VSS，與RWC對應之MAT內之電阻變化型記憶體單元被進行寫入。

圖20係於被選擇出之RWC不產生上述反轉寫入之時(即是，讀出資料藉由外部之處理電路不改變之情形)的動作波形。在圖20中，與圖19不同，即使藉由頁面存取期間之寫入指令Wt之寫入，資料閂鎖電路88之資料不會從藉由活性指令Act之讀出資料變化。其結果，在資料變化檢測電路391中，不檢測出資料之變化，與預充電指令Pre之GBL_i仍成為電位VCS，不對MAT內之電阻變化型記憶體單元進行寫入。

如上述說明般，若藉由第3實施型態時，在與充電指令Pre對應之MAT寫入中，在以寫入指令Wt對RWC之資料閂鎖電路(圖10之88)進行寫入之RWC中，僅選擇寫入與讀出資料不同之資料的RWC，使所對應之電阻變化型記憶體單元進行MAT寫入。因此，因比起第1及第2實施型態之時可以更刪減進行MAT寫入之電阻變化型記憶體單元之個數，故能取得可以更刪減半導體裝置之消耗電流之效果。

並且，在第3實施型態之半導體裝置中，與第2實施型態相同，雖然例示對各電阻變化型記憶體單元之第1端子(圖13之68a~f)供給至固定電位VCS之情形，但並不限定於此。在第3實施型態中，如第1實施型態般，以廣域共同源極線GCS及地域共同源極線LCS之階層構造構成源極線，並構成各RWC構成廣域位元線GBL_i及廣域共同源極線GCS_i。

(第4實施型態)

接著，一面參照圖21，一面針對第4實施型態予以說明。

圖21為表示與第4實施型態有關之資訊處理系統之構成的方塊圖。第4實施型態構成包含各實施型態之半導體裝置1和多核心處理器230的資訊處理系統。多核心處理器230如圖21所示般，包含核心_1~核心_4(231a~d)、I/O232、外部記憶裝置控制區塊233及晶片上記憶體234而構成。外部記憶裝置控制區塊233藉由處理半導體裝置1和指令訊號、位址訊號及資料訊號，控制半導體裝置1。

若藉由第4實施型態之資訊處理系統時，可以對多核心處理器230提供使用電阻變化型記憶體單元之大容量且可靠性高並且消耗電流少之主記憶體。

再者，以各實施型態揭示之半導體裝置如上述般，即使使用寫入時間比較長之變阻變化型記憶體單元之時，亦可以實現有效率之頁面模式。因此，可以確保僅維持多核心處理器之性能的主記憶體匯流排之資料頻寬。

並且，在各實施型態揭示之半導體裝置中，雖然針對使用進行旋轉注入磁矩翻轉寫入之STT-RAM以當作電阻變化型元件之情形予以說明，但是並不限定於此，例如即使對使用採用金屬氧化物等之Re-RAM(Resistive Random Access Memory)，或相位變化記憶體(PCM：Phase Change Memory)的半導體裝置亦可適 用各實施型態之揭示內容。

再者，在各實施型態中，雖然針對雙極型之電阻變化型記憶體單元之情形予以說明，但是藉由變更施加至位元線或源極線之電壓的方向等，即使對單極型之電阻變化型記憶體單元，亦可適用本發明。

[產業上之利用可能性]

本發明可以適用於電阻變化型記憶體單元之半導體記憶裝置。

再者，在本發明所有揭示(包含請求項及圖面)之框架內，又根據其基本的技術思想，可實施型態的變更、調整。再者，在本發明所有揭示的框架內，可進行各種揭示要素(各請求項之各要素、各實施型態之各要素、各圖面之各要素等)之多樣組合至選擇。即是，本發明當然包含包括申請專利範圍及圖面之所有揭示，若該項技藝者依技術思想可思及之各種變形、修正。尤其，針對在本說明書所記載之數值範圍，該範圍內所含之任意之數值至小範圍，即使在無特別記載之情況下，也應解釋成已具體性地被記載。

501‧‧‧半導體裝置

502a~d‧‧‧電阻變化型記憶體單元

503a~d‧‧‧資料控制電路

504a~d‧‧‧位元線(BL_0~BL_M-1)

505‧‧‧字元線

506b~c‧‧‧資料

508‧‧‧指令控制電路

Claims (13)

1. 一種半導體裝置，具備：字元線；複數之位元線；複數之電阻變化型記憶體單元，其係對應於上述字元線和上述複數之位元線之交點位置而配置，一端分別與上述複數之位元線連接；複數之資料控制電路，其係分別與上述複數之位元線連接；和指令控制電路，上述指令控制電路係因應第1指令之輸入而使上述字元線活性化，因應第2指令之輸入，而在被選擇出之1個以上之上述資料控制電路分別保持資料，因應第3指令之輸入，將被保持於上述被選擇出之1個以上之資料控制電路的上述資料同時寫入至分別對應的上述電阻變化型記憶體單元。
2. 如請求項1所記載之半導體裝置，其中上述複數資料控制電路係因應上述第1指令之輸入，保持從分別對應的上述電阻變化型記憶體單元讀出之讀出資料，上述被選擇出之1個以上之資料控制電路係以因應上述第2指令之輸入而產生的資料，重寫上述資料控制電路之讀出資料，而當作上述資料予以保持。
3. 如請求項1或2所記載之半導體裝置，其中不管上述第3指令之輸入，在上述複數之資料控制電路中，不被選擇之1個以上之資料控制電路不進行對分別對應的上述電阻變化型記憶體單元的寫入。
4. 如請求項1至3中之任一項所記載之半導體裝置，其中於藉由上述第3指令，進行對上述電阻變化型記憶體的上述寫入之後，使上述字元線非活性化。
5. 如請求項1至4中之任一項所記載之半導體裝置，其中於被供給至上述資料控制電路之列選擇訊號為活性狀態之時，該資料控制電路被選擇。
6. 如請求項5所記載之半導體裝置，其中上述資料控制電路具備：列選擇訊號檢測電路，其係用以於上述第2指令之實行時檢測出活性化的上述列選擇訊號並予以保持；寫入控制電路，其係在上述列選擇訊號檢測電路之輸出為活性化狀態之時，於上述第3指令之實行時根據上述資料控制對應的上述位元線之電位。
7. 如請求項6所記載之半導體裝置，其中又具備與上述複數之電阻變化型記憶體單元之另一端連接的源極線，上述資料控制電路之上述寫入控制電路係在上述被保持之列選擇訊號為活性化狀態之時，於上述第3指令之實 行時根據上述資料更控制上述源極線之電位。
8. 如請求項6所記載之半導體裝置，其中在上述複數之電阻變化型記憶體單元之另一端被供給第1固定電位。
9. 如請求項2至4中任一項所記載之半導體裝置，其中在上述資料控制電路中，於藉由上述第1指令的上述讀出資料，和上述資料不同時，該資料控制電路被選擇。
10. 如請求項9所記載之半導體裝置，其中上述資料控制電路具備：資料變化檢測電路，其具有：保持藉由上述第1指令的上述讀出資料之閂鎖元件；和一方之輸入端子被輸入上述閂鎖元件之輸出，另一方之輸入端子被輸入上述資料的排他性邏輯電路；和寫入控制電路，其係根據上述資料變化檢測電路之輸出，控制對應的上述位元線的電位。
11. 如請求項9或10所記載之半導體裝置，其中在上述複數之電阻變化型記憶體單元之另一端被供給第1固定電位。
12. 一種半導體裝置之控制方法，該半導體裝置具備：字元線、複數之位元線、對應於上述字元線和上述複數之位元線之交點位置而被配置，一端分別與上述複數之位元線連接的複數之電阻變化型記憶體單元，其特徵在於：包含 因應第1指令之輸入而使上述字元線活性化之步驟；因應第2指令之輸入，保持分別寫入至與被選擇出之1個以上之上述位元線連接之上述電阻變化型記憶體單元之資料的步驟；和因應3指令之輸入，將上述被選擇出之1個以上之資料同時寫入至分別對應的上述電阻變化型記憶體單元之步驟。
13. 如請求項12所記載之半導體裝置，其中又包含：因應上述第1指令之輸入，從上述複數之電阻變化型記憶體單元，將讀出資料予以讀出並保持之步驟；和以因應上述第2指令之輸入而產生之資料，重寫上述讀出資料，而當作上述寫入資料予以保持之步驟。