KR101119393B1 - 반도체 집적회로장치 - Google Patents

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엘피다 메모리 가부시키가이샤
가부시키가이샤 히타치세이사쿠쇼
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Abstract

짧은 동작 사이클 시간에, 상변화 메모리의 안정동작을 가능하게 하고, 고집적인 고속 불휘발성 메모리를 실현한다.
기록 드라이버(WD) 내에 래치를 설치하고, 상변화소자의 고저항화는 컬럼사이클마다 기록 인에이블신호에 의해 행하고, 저저항화는 프리차지 커맨드가 입력된 후에 프리차지신호를 비활성화하면 동시에 행한다. 그것에 의해, 컬럼사이클 시간을 연장하지 않고, 상변화저항을 저저항화하는 메모리셀로의 기록시간과, 상변화저항을 고저항화하는 기록동작으로부터 그 메모리셀로의 판독동작까지의 기간을 길게 할 수 있으며, 안정한 기록동작이 가능하게 된다.
상변화소자, 상변화저항, 메모리셀, 기록동작, 판독동작

Description

반도체 집적회로장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
도1은 본 발명의 실시형태1에 의한 불휘발성 메모리의 블록도이다.
도2는 도1의 불휘발성 메모리에 설치된 메모리셀 어레이의 구성예를 나타낸 회로도이다.
도3은 도2의 메모리셀 어레이에 설치된 메모리셀의 구성도이다.
도4는 도1의 불휘발성 메모리에 설치된 컬럼셀렉터의 회로도이다.
도5는 도4의 컬럼셀렉터에 설치된 프리차지회로의 일예를 나타내는 회로도이다.
도6은 도4의 컬럼셀렉터에 설치된 센스앰프의 일예를 나타내는 회로도이다.
도7은 도4의 컬럼셀렉터에 설치된 기록 드라이버의 일예를 나타내는 회로도이다.
도8은 도1의 불휘발성 메모리에서의 기록동작의 타이밍 차트이다.
도9는 도1의 불휘발성 메모리에서의 판독동작의 타이밍 차트이다.
도10은 도1의 불휘발성 메모리에서의 기록동작의 다른예를 나타내는 타이밍 차트이다.
도11은 도1의 불휘발성 메모리에서의 판독동작의 다른예를 나타내는 타이밍 차트이다.
도12는 본 발명의 실시형태2에 의한 불휘발성 메모리에 설치된 컬럼셀렉터의 회로도이다.
도13은 도12의 컬럼셀렉터에 설치된 기록 드라이버의 회로도이다.
도14는 본 발명의 실시형태2에 의한 불휘발성 메모리에 의한 기록동작의 일예를 나타내는 타이밍 차트이다.
도15는 본 발명의 실시형태2에 의한 불휘발성 메모리에 의한 기록동작의 다른예를 나타내는 타이밍 차트이다.
도16은 본 발명의 실시형태3에 의한 불휘발성 메모리에 설치된 컬럼셀렉터의 회로도이다.
도17은 도16의 컬럼셀렉터에 설치된 기록 드라이버의 회로도이다.
도18은 본 발명의 실시형태3에 의한 불휘발성 메모리에서의 기록동작의 일예를 나타내는 타이밍 차트이다.
도19는 도16의 컬럼셀렉터에서의 다른예를 나타내는 회로도이다.
도20은 본 발명의 실시형태3에 의한 리플레시 동작기능이 부가된 불휘발성 메모리의 일예를 나타내는 블록도이다.
도21은 도20의 불휘발성 메모리에서의 메모리셀의 일예를 나타내는 구성도이다.
도22는 본 발명의 실시형태3에 의한 데이터의 수정기능이 부가된 불휘발성 메모리의 일예를 나타내는 블록도이다.
도23은 도22의 불휘발성 메모리에서의 메모리셀 어레이의 일예를 나타내는 회로도이다.
(부호의 설명)
1 불휘발성 메모리(반도체 집적회로장치)
1a 불휘발성 메모리(반도체 집적회로장치)
1b 불휘발성 메모리(반도체 집적회로장치)
2 어드레스 버퍼
3 타이밍 생성회로
4 뱅크 셀렉터
5 로어드레스 버퍼
6 컬럼어드레스 버퍼
7 모드 레지스터
8 컬럼어드레스 카운터
9 로디코더
10 워드 드라이버
11 컬럼디코더
12 컬럼셀렉터
12a, 12b 컬럼셀렉터
13 기록 데이터 컨트롤
14 I/O 컨트롤
15 출력버퍼
16 입력버퍼
17 메모리셀 어레이
17a 메모리셀 어레이
18 리플레시 어드레스 버퍼
19 리플레시 카운터
20 체크비트 인코더/디코더
WL 워드선(제1 워드선)
BL 비트선(제1 비트선)
MC 메모리셀
SL 소스선
C01, C23 컬럼선택선
PCR 상변화저항
MT 메모리셀 트랜지스터
SAB 센스앰프 블록
PC 프리차지회로
WD 기록 드라이버(제1 기록 드라이버, 제2 기록 드라이버, 제2 데이터 유지회로)
SA 센스앰프(제1 데이터 유지회로)
WDC 기록 데이터 컨트롤
MC 메모리셀(제1 메모리셀)
RMC 리플레시 시 데이터용 퇴피 메모리셀(제2 메모리셀)
T1, T2 트랜지스터
NT0, NT1 트랜지스터
PT0, PT1 트랜지스터
MPL2 트랜지스터
INV0, INV1 인버터
MPL, MPL1 트랜지스터
MPH 트랜지스터
MPWE 비트선 기록 트랜지스터
DQ 데이터 입출력 핀
RP 프리차지신호
RP2 액티브 스탠바이 프리차지신호
CLK 클록신호
RTG 비트선 분리신호
W 기록 인에이블신호
RP2 액티브 스탠바이 프리차지신호
RTG 비트선 분리신호
WR 기록 인에이블신호(제1 기록신호)
RS 기록 인에이블신호(제2 기록신호)
WL 워드선(제1 워드선)
RWL 리플레시 데이터 퇴피용 워드선(제2 워드선)
MCP 체크비트용 메모리셀
BLP 비트선(제2 비트선)
본 발명은 반도체 집적회로장치에서의 데이터 기록기술에 관한 것으로, 특히 상변화저항을 이용한 반도체 메모리에서의 데이터 기록의 안정화에 적용하는 유효한 기술한 관한 것이다.
고속이며 고집적 불휘발성 메모리를 목표로 상변화 메모리의 개발이 진행되고 있다.
이 상변화 메모리에서는, 카르코게나이드(chalcogenide) 재료라 불리는 상변화 재료가, 상태에 따라 저항이 다른 것을 이용하여 정보를 기억한다.
상변화저항의 재기록은 전류를 흘려 발열시키는 것에 의해, 상태를 변화시켜 행한다. 셋트동작이라고도 불리는 저저항화는 비교적 저온으로 충분한 기간 유지하는 것에 의해, 상변화 재료를 판독하는 동작은 상변화저항의 상태를 변화시키지 않는 범위에서 전류를 흘려 행한다(비특허문헌1 참조).
또한, IEEE 인터내셔널?일렉트론?디바이시스?미팅, 테크니컬?다이제스트(비특허문헌2 참조)에는 상변화저항의 특성에 대해서 서술되어 있다.
또한, 논볼러타일(non-volatile)?세미콘덕터?메모리?워크숍, 다이제스트 ?오브?테크니컬?페이퍼즈(비특허문헌3 참조)에는 상변화저항과 N채널 MOS(Metal Oxide Semiconductor) 트랜지스터에 의해 구성된 메모리셀에 대해서 서술되어 있다.
이들의 문헌에서, 고속 ROM(Read Only Memory)에 머물지 않고, 불휘발성의 RAM(Random Access Memory)의 가능성도 서술되어 있으며, ROM과 RAM의 기능을 겸비하는 통합형 메모리의 실현도 언급되어 있다.
동일한 고속불휘발성 메모리로서, FeRAM(ferroelectric RMA)과 MRAM(Magnetic RAM)도 개발되어 있다. FeRAM은 강유전체 캐패시터의 면적을 작게 하는 것이 어렵고, 셀면적을 작게 하는 것이 곤란하다. 또한 MRAM은 자기저항의 변화율이 작으므로 판독신호량이 작고 고속 판독동작이 곤란하다.
한편, 상변화 메모리는 상변화저항의 전극면적이 작은쪽이 작은 전력으로 상변화저항을 상변화시킬 수 있으므로, 스케일링이 용이하다. 또한 상변화저항은 MRAM의 자기저항에 비해 크게 변화하므로 고속 판독동작을 실현할 수 있다. 이들의 이유로부터, 상변화 메모리에 의한 고속 불휘발성 메모리의 실현이 기대되고 있다.
(비특허문헌1) 2002 IEEE International Solid-State Circuits Conference, Digest of Technical Papers, pp.202-203.
(비특허문헌2) 2002 IEEE International Electron Devices Meeting, Technical Digest, pp.923-926.
(비특허문헌3) 2002 Non-Volatile Semiconductor Memory Workshop, Digest of Technical Papers, pp91-92.
그런데, 상기와 같은 상변화 메모리에서는 다음과 같은 문제점이 있는 것이 본 발명자에 의해 발견되었다.
즉, 상변화 메모리에서는, 기록시간의 확보가 과제로 되어 있다. 전술과 같이 상변화 메모리에서는 주울열에 의한 발열로 일어나는 상변화를 정보기억에 이용하고 있다. 저저항화하기 위해서는 비교적 긴시간, 예를 들면 20㎱정도, 상변화저항에 전류를 계속 흘릴 필요가 있다. 또한 고저항화 한 직후는 고온상태에서 정상상태로 떨어져 안정화될 때까지 충분히 긴시간, 예를 들면 20㎱정도 대기해 둘 필요가 있다.
한편, SDRAM(Synchronous Dynamic RAM)의 스펙에서는 판독, 기록 사이클에 10㎱ 이하의 동작이 필요하게 된다. 그 때문에, 일반적인 DRAM 메모리셀에 상변화저항을 이용한 메모리셀 어레이로 치환한 것만으로는 상변화 메모리의 동작 상의 과제를 만족시킬 수 없다는 문제가 있다.
본 발명의 목적은, 짧은 동작 사이클 시간에, 상변화 메모리의 안정동작을 가능하게 하고, 고집적인 고속 불휘발성 메모리를 실현할 수 있는 기술을 제공하는데 있다.
또한, 본 발명의 다른 목적은, 고속동작을 실현한 경우에, 상변화소자의 특성의 변화에 따른 데이터 신뢰성의 저하를 방지할 수 있는 기술을 제공하는데 있다.
본 발명의 상기 및 그 이외의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부도면으로부터 명백하게 될 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다.
본 발명에 의한 반도체 집적회로장치는, 복수의 워드선과, 그 복수의 워드선과 교차하는 복수의 비트선과, 복수의 워드선과 복수의 비트선과의 소망의 교점에 배치된 다수의 메모리셀과, 복수의 비트선의 각각에 접속된 센스앰프와, 그 센스앰프에 접속되고, 복수의 비트선의 각각에 접속된 메모리셀에 제1 정보를 기록하는 제1 기록 드라이버를 가지고, 그 복수의 제1 기록 드라이버가 센스앰프로의 데이터 입력 사이클마다 활성화되는 것이다.
또한, 본원의 그 이외의 발명의 개요를 간단하게 나타낸다.
본 발명의 의한 반도체 집적회로장치는, 복수의 제1 워드선과, 그 복수의 제1 워드선과 교차하는 복수의 제1 비트선과, 복수의 제1 워드선과 복수의 제1 비트선과의 소망의 교점에 배치된 다수의 제1 메모리셀을 포함하는 메모리셀 어레이를 구비하고, 그 메모리셀 어레이는, 제1 워드선과 평행하게 배치되는 제2 워드선과, 그 제2 워드선과 복수의 제1 비트선과의 소망의 교점에 배치된 다수의 제2 메모리셀을 가지고, 제2 메모리셀은 일시적으로 제1 워드선 상의 제1 메모리셀의 데이터를 유지하는 것이다.
또, 본 발명에 의한 반도체 집적회로장치는, 복수의 제1 워드선과, 그 복수의 제1 워드선과 교차하는 복수의 제1 비트선과, 복수의 제1 워드선과 복수의 제1 비트선과의 소망의 교점에 배치된 다수의 제1 메모리셀을 포함하는 메모리셀 어레이를 구비하고, 그 메모리셀 어레이는 제1 비트선과 평행하게 배치되는 제2 비트선과, 복수의 제1 워드선과 복수의 제2 비트선과의 소망의 교점에 배치된 다수의 제2 메모리셀을 가지고, 그 제2 메모리셀에는 복수의 제1 메모리셀의 데이터로부터 생성되는 제1 체크비트 데이터가 기록되어 있는 것이다.
이하, 본 발명의 실시형태를 도면에 의거해 상세하게 설명한다. 또 실시형태를 설명하기 위한 전체 도면에 있어서, 동일한 부재에는 원칙적으로 동일한 부호를 붙여, 그 반복의 설명은 생략한다.
또한, 실시형태를 설명하기 위한 도면에 있어서, 각 기능블록을 구성하는 회로소자는 특별히 제한되지 않지만, 공지의 CMOS(상보형 MOS) 트랜지스터 등의 집적회로기술에 의해, 단결정 실리콘과 같은 반도체기판 상에 형성된다. 도면에서, P채널 MOS 트랜지스터에는 몸체에 화살표의 기호를 붙이는 것으로, N채널 MOS 트랜지스터와 구별하는 것으로 한다. 도면에는, MOS 트랜지스터의 기판전위의 접속은 특별히 명기하지 않지만, MOS 트랜지스터가 정상동작 가능한 범위이면, 그 접속방법은 특별히 한정되지 않는다. 또한 특별히 예고가 없는 경우, 신호의 로레벨을 '0', 하이레벨을 '1'로 한다.
(실시형태1)
도1은 본 발명의 실시형태1에 의한 불휘발성 메모리의 블록도, 도2는 도1의 불휘발성 메모리에 설치된 메모리셀 어레이의 구성예를 나타낸 회로도, 도3은 도2의 메모리셀 어레이에 설치된 메모리셀의 구성도, 도4는 도1의 불휘발성 메모리에 설치된 컬럼셀렉터의 회로도, 도5는 도4의 컬럼셀렉터에 설치된 프리차지회로의 일예를 나타내는 회로도, 도6은 도4의 컬럼셀렉터에 설치된 센스앰프의 일예를 나타내는 회로도, 도7은 도4의 컬럼셀렉터에 설치된 기록 드라이버의 일예를 나타내는 회로도, 도8은 도1의 불휘발성 메모리에서의 기록동작의 타이밍 차트, 도9는 도1의 불휘발성 메모리에서의 판독동작의 타이밍 차트, 도10은 도1의 불휘발성 메모리에서의 기록동작의 다른예를 나타내는 타이밍 차트, 도11은 도1의 불휘발성 메모리에서의 판독동작의 다른예를 나타내는 타이밍 차트이다.
본 실시형태에 있어서, 불휘발성 메모리(반도체 집적회로장치)(1)는 상변화소자를 메모리셀에 이용한 SDRAM 인터페이스를 가지는 메모리이다.
이 불휘발성 메모리(1)는 컬럼셀렉터(12) 내에 메모리셀로의 기록전압과 기록시간 및 기록 타이밍을 제어하는 기록 데이터 컨트롤(13)을 포함하고, 고저항화를 컬럼사이클마다, 저저항화를 프리차지 커맨드가 입력된 후에 행하는 것이 특징이다.
불휘발성 메모리(1)는 도1에 나타내는 바와 같이, 어드레스 버퍼(2), 타이밍 생성회로(3), 뱅크 셀렉터(4), 로어드레스 버퍼(5), 컬럼어드레스 버퍼(6), 모드 레지스터(7)는 컬럼어드레스 카운터(8), 로디코더(9), 워드 드라이버(10), 컬럼디코더(11), 컬럼셀렉터(12), 기록 데이터 컨트롤(13), I/O(Input/Output) 컨트롤(14), 출력버퍼(15), 입력버퍼(16) 및 메모리셀 어레이(17)로 구성되어 있다. 이 도1에서는, 간단화를 위해, 결함구제회로와 내부전원 발생회로 등은 생략하고 있다.
어드레스 버퍼(2)는 외부에서 입력된 어드레스를 일시적으로 유지한다. 타이밍 생성회로(3)는 외부에서 커맨드 핀과 일부의 어드레스 핀에 입력된 커맨드에 따라 칩 전체에 제어신호를 보낸다. 뱅크 셀렉터(4)는 입력된 어드레스(Add)에 따라 특정의 뱅크를 선택한다.
로어드레스 버퍼(5)는 X어드레스로서 입력된 어드레스(Add)를 일시적으로 유지한다. 컬럼어드레스 버퍼(6)는 Y어드레스로서 입력된 어드레스(Add)를 일시적으로 유지한다.
모드 레지스터(7)는 컬럼액세스로 판독?기록?버스트 동작을 제어한다. 컬럼어드레스 카운터(8)는 버스트 동작시의 어드레스를 내부에서 생성한다. 로디코더(9)는 입력된 X어드레스에 따라 서브 어레이 및 워드선을 선택하기 위한 선택신호를 생성하고, 그들의 신호에 따라 센스앰프 등의 회로블록을 제어한다.
워드 드라이버(10)는 로디코더(9)로부터 출력되는 선택신호에 따라, 특정의 워드선을 선택한다. 컬럼디코더(11)는 입력된 Y어드레스에 따라 입출력하는 데이터를 선택하기 위한 신호와 기록을 제어하기 위한 신호를 출력한다.
컬럼셀렉터(12)는 컬럼디코더(11)로부터 출력된 선택신호에 따라, 메모리셀 어레이(17) 외부로 출력하는 데이터를 선택한다. 기록 데이터 컨트롤(13)은 컬럼셀렉터(12) 내에 배치되고, 외부로부터 입력된 데이터를 그 컬럼셀렉터(12) 내의 기록 데이터에 따라 메모리셀 어레이(17)로의 기록동작을 행한다.
I/O 컨트롤(14)은 메모리셀 어레이(17)로부터 출력된 데이터를 칩 외부로 출력하는 순번과, 칩 외부로부터 입력된 데이터를 메모리셀 어레이로 기록하는 동작 을 제어한다. 출력버퍼(15)는 I/O 컨트롤(14)로부터 전송되어 온 데이터를 칩 외부로 출력한다.
입력버퍼(16)는 외부로부터 입력된 데이터를 일시적으로 유지하고, 타이밍 생성회로(3)에 의해 제어되어 메모리셀 어레이(17)에 기록하는 I/O 컨트롤(14)로 전송한다. 메모리셀 어레이(17)는 정보를 기억하는 메모리셀(MC)이 어레이 모양으로 배치되어 있다.
도2는 메모리셀 어레이(17)의 구성예를 나타낸 도면이다.
메모리셀 어레이(17)는 워드 드라이버(10)에 접속된 워드선(WL0, WL1, WL2, WL3, …)과, 비트선(BL0, BL1, BL2, BL3 …)과 각각 소망의 교점에 있는 메모리셀(MC)을 포함하는 구성으로 이루어진다.
또한, 소스선(SL01, SL23, …)이 설치되고, 판독, 기록, 대기시에 제어되는 제어선, 혹은 특정의 전위 예를 들면, 그라운드 레벨(기준전위)(VSS)에 접속된다. 소스선은 메모리셀 어레이(17)에서 공통의 플레이트로 함으로써 구조를 간소화할 수 있다. 여기서 비트선은 데이터선이라고도 불리고 있다.
각 메모리셀(MC)은 도3에 나타내는 바와 같이, 상변화저항(PCR)과 메모리셀 트랜지스터(MT)에 의해 구성되어 있다. 상변화저항(RPC)의 일단은 비트선에 접속되고, 타단은 메모리셀 트랜지스터(MT)의 한쪽의 접속부에 접속된다.
상변화저항(RPC)은, 예를 들면 게르마늄, 안티몬, 테루르 등을 함유한 카르코게나이드 재료로 이루어진다. 메모리셀 트랜지스터(MT)의 다른쪽의 접속부는 소스선에 접속되어 있으며, 그 메모리셀 트랜지스터(MT)의 게이트는 워드선에 접속된 다.
또한, 메모리셀(MC) 내의 구성으로서, 도3(b)와 같이 도3(a)의 메모리셀 트랜지스터(MT)와 상변화저항(PCR)을 교체한 구성이라도 상관없다.
이 구성에서는 기록동작 등에서 비트선을 구동해도, 워드선을 비선택 상태로 해둠으로써 비트선에서 상변화저항에 AC(교류)적인 전류가 흐르는 것을 방지할 수 있는 이점이 있다. 또한 비트선(BL)에서 상변화소자를 통하지 않고 확산층 용량이 보이기 때문에 데이터 패턴 의존성이 없는 것도 이점이다.
여기서는 간단히 하기 위해 나타내고 있지 않지만, 필요에 따라 판독시의 참조신호를 발생시키기 위한 더미셀도 설치된다. 또한 여기서는, 메모리셀 트랜지스터로서 N채널 MOS 트랜지스터를 나타내고 있지만, P채널 MOS 트랜지스터나 바이폴라 트랜지스터의 사용도 가능하다. 단, 고집적화의 관점에서 MOS 트랜지스터가 바람직하고, P채널 MOS 트랜지스터에 비해 온상태에서의 채널저항이 작은 N채널 MOS 트랜지스터가 적합하다.
도4는 컬럼셀렉터(12)의 일예를 나타내는 회로도이다. 이 도4에서는 컬럼셀렉터(12)의 일부분을 나타낸 것이다.
컬럼셀렉터(12)는 비트선(BL0, BL1, BL2, …)에 각각에 접속되는 센스앰프 블록(SAB)과 각각의 센스앰프 블록(SAB)에 걸쳐 배치되는 기록 데이터 컨트롤(13)을 포함하고 있다.
센스앰프 블록(SAB)은 비트선을 소망의 기간, 소망의 레벨로 설정하는 프리차지회로(PC)와, 기록 데이터 컨트롤(13)에 포함되고, 기록 데이터에 따라 메모리 셀(MC)에 데이터를 기록하기 위해 비트선(BL0, BL1, BL2, …)을 구동하는 기록 드라이버(제1 기록 드라이버, 제2 기록 드라이버, 제2 데이터 유지회로)(WD)와, 메모리셀(MC)에서 판독한 미소신호를 증폭하기 위한 센스앰프(제1 데이터 유지회로)(SA)로 이루어진다.
도5는 센스앰프 블록(SAB)에서의 프리차지회로(PC)의 구성예를 나타내는 회로이다.
프리차지회로(PC)는 비트선(BL)을 로디코더(9)로부터 출력되는 프리차지신호(RP)에 의해 스탠바이 상태는 프리차지 레벨(VR)로 설정하고, 액티브 상태에서 판독기간과 기록기간 이외의 액티브 스탠바이 상태에는 로디코더(9)로부터 출력되는 액티브 스탠바이 프리차지신호(RP2)와 컬럼디코더(11)로부터 출력되는 기록 인에이블신호(W)에 의해 메모리셀의 소스선과 동전위(도5에서는 그라운드 레벨(VSS))로 설정한다.
기록 데이터 컨트롤(13)에 배치되는 기록 드라이버(WD)는 센스앰프 블록(SAB)마다 배치되고, 기록 데이터에 따라 메모리셀(MC)에 기록하기 위해 필요한 전압을 비트선에 인가한다.
도6은 센스앰프(SA)의 구성예를 나타낸 회로도이다.
이 도6에서는 센스앰프(SA) 내의 비트선(BLI) 및 출력노드(SAOt/b)의 프리차지회로는 생략하고 있지만, 대기시에 소망의 레벨로 설정하는 스위치를 접속하고 있다.
센스앰프(SA)에서는 센스앰프 블록(SAB) 내의 비트선(BLI)을 게이트로 받는 트랜지스터(T1)와, 레퍼런스 레벨(VREF)을 게이트로 받는 트랜지스터(T2)가 쌍으로 이루어지며, N채널 MOS 트랜지스터(NT0, NT1)의 소스에 각각 입력된다.
P채널 MOS 트랜지스터(PT0, PT1)와 N채널 MOS 트랜지스터(NT0, NT1)는 크로스 커플형의 앰프를 구성하고 있으며, 트랜지스터(NT1)와 트랜지스터(PT1)와의 드레인측이 출력노드(SAOb)에 각각 접속되어 있다.
또한, 트랜지스터(NT0)와 트랜지스터(PT0)와의 드레인측이 출력노드(SAOt)에 각각 접속되어 있으며, 센스앰프 소스노드(SAN)를 그라운드 레벨(VSS)로 구동함으로써, 비트선(BLI)과 레퍼런스 레벨(VREF)과의 사이의 미소신호를 크로스 커플로 증폭하여 출력노드(SAOt/b)에 전원진폭을 가지는 신호를 출력한다.
여기서, 프리차지회로(PC), 기록 드라이버(WD), 센스앰프(SA)의 회로구성은 본 구성에 한정되는 것이 아니라, 동일한 기능을 가지는 회로구성이면 다른 구성이라도 상관없다.
예를 들면, 본 구성에서는 레퍼런스 레벨(VREF)을 복수의 센스앰프에서 공통으로 하고 있지만, 각각의 레퍼런스 레벨을 각각 다른 더미셀 등에서 생성하도록 해도 된다.
도7은 기록 드라이버(WD)의 일예를 나타내는 회로도이다.
P채널 MOS 트랜지스터(MPH)는 센스앰플 출력노드(SAOb)가 '0' 상태일 때에 온으로 하고, 기록 인에이블신호(W)로 P채널 MOS 트랜지스터(MPH2)가 활성화 상태로 되면 고저항 전압(VWH)을 비트선(BL)에 공급한다.
또한, P채널 MOS 트랜지스터(MPL1)는 센스앰프 출력노드(SAOt)가 '0' 상태일 때에 기록 인에이블신호(W)에 의해, 게이트 레벨을 그라운드 레벨(VSS)로 설정되고, 액티브 스탠바이 프리차지신호(RP2)에 의해 P채널 MOS 트랜지스터(MPL2)가 활성화 상태가 되면 저저항전압(VWL)을 비트선(BL)에 공급한다.
2개의 인버터(INV0, INV1)는 래치를 구성하고 있으며, 기록선택이 일어났을 때, 센스앰프 출력노드(SAOb)의 데이터를 래치하고, 그 센스앰프 출력노드(SAOb)의 데이터에 따라, 저저항화 전압공급용인 P채널 MOS 트랜지스터(MPL)의 게이트 레벨을 설정한다. 이 래치는 프리차지신호(RP)에 의해 초기화된다. 기록 드라이버(WD)의 회로구성은 본 구성에 한정되는 것이 아니라, 동일한 기능을 가지는 회로구성이면 다른 구성이라도 상관없다.
다음에, 본 실시형태1에서의 불휘발성 메모리(1)의 동작에 대해서 설명한다.
불휘발성 메모리(1)에 있어서는, 어드레스(Add)와 커맨드 입력 핀에 입력되는 신호의 조합에 의해, 내부동작이 결정된다. 통상, SDRAM에서는 어드레스는 로어드레스와 컬럼어드레스로 분할하여 입력된다.
먼저, 액티베이트(activate) 커맨드가 뱅크 어드레스와 로어드레스와 함께 입력된다. 뱅크 어드레스는 뱅크 셀렉터(4)로 전송되어 칩 내의 특정의 뱅크를 활성화한다. 동시에 입력되는 어드레스는 어드레스 버퍼(2)로부터 로어드레스 버퍼(5), 그리고, 로디코더(9)로 전송되고, 특정의 워드선을 선택하기 위한 선택신호를 생성한다.
그 후, 워드 드라이버(10)에 있어서, 입력된 어드레스에 대응한 워드선이 선택된다. 워드선이 선택되면 컬럼셀렉터(12) 내의 센스앰프(SA)에 메모리셀(MC)의 데이터가 판독된다.
로어드레스가 입력되고 나서 스펙에서 규정되는 기간 이상을 경과한 후, 판독?기록 등의 커맨드와 함께, 컬럼어드레스가 어드레스 버퍼(2)에 입력된다. 입력된 어드레스는 어드레스 버퍼(2)로부터 컬럼어드레스 버퍼(6)로 전송되고, 컬럼디코더(11)에서 특정의 어드레스의 센스앰프를 선택하기 위한 컬럼선택선을 출력한다.
컬럼동작에서는, 1회의 어드레스 입력에 대해서, 복수회의 데이터의 입출력을 행하는 경우가 있다. 이를 위해 컬럼어드레스 카운터(8)에서, 모드 레지스터(7)에 의해 규정된 순서로 초기 입력 어드레스로부터 순서대로 어드레스를 생성하고, 생성한 어드레스는 컬럼디코더(11)로 전송된다.
판독의 커맨드와 함께 컬럼어드레스가 입력된 경우, 컬럼디코더(11)의 출력한 컬럼선택선에 의해 선택되는 어드레스의 센스앰프(SA)의 데이터는 컬럼셀렉터(12)로부터 I/O 컨트롤(14)로 전송된다. 여기서, 출력데이터의 선택을 행하고 출력버퍼(15)로부터 입출력 핀(DQ)에 출력된다.
기록 커맨드와 함께 컬럼어드레스가 입력된 경우, 커맨드?어드레스와 동시, 혹은 특정의 기간 경과 후에 입출력 핀(DQ)에 데이터가 입력된다. 입력된 데이터는 입력버퍼(16)로부터 I/O 컨트롤(14)로 전송된다.
I/O 컨트롤(14)에서는 기록 데이터의 기록순서와 데이터 마스크 처리 등을 행하고, 기록 데이터를 컬럼셀렉터(12)로 전송한다. 여기서, 컬럼셀렉터(12)로부터 출력된 컬럼선택신호에 의해 데이터를 기록하는 센스앰프(SA)가 선택되며, 그 센스 앰프(SA)에 기록된 데이터에 따라 기록 데이터 컨트롤에서 메모리셀(MC)로의 기록동작을 행한다.
기록 데이터 컨트롤(13)에서는 상변화소자를 고저항화(제1 정보)하는 경우와 저저항화(제2 정보)하는 경우에서 비트선에 인가하는 전압과 인가하고 있는 기간을 제어한다.
다음에, 프리차지 커맨드가 입력되면, 기록 데이터 컨트롤(13)에서의 기록동작이 완료할 때까지 기다린 후, 워드 드라이버(10)에서는 워드선의 비활성화가 행해지고, 메모리셀 어레이(17) 내의 비트선이 프리차지되며, 다음 사이클의 준비가 행해진다.
다음에, 도8의 타이밍 차트를 이용하여 워드 드라이버(10), 메모리셀 어레이(17) 및 컬럼셀렉터(12)의 동작에 대해서 설명한다.
도8에 있어서는, 상방에서 하방에 걸쳐, 클록신호(CLK), 커맨드(CMD), 로디코더(9)로부터 출력되는 프리차지신호(RP), 워드선(WL), 비트선 분리신호(RTG), 컬럼선택선(C01, C23), 기록 인에이블신호(W01, W23), 액티브 스탠바이 프리차지신호(RP2), 센스앰프 소스노드(SAN), 비트선(BL1~BL3), 출력노드(SAOt0, SAOb0, SAOt1, SAOb1) 및 데이터 입출력 핀(DQ)에서의 각각의 신호 타이밍을 나타내고 있다. 또한 도8은 주요 어레이 제어신호만 표시하고, 그 이외의 신호에 대해서는 생략한다.
먼저, 클록신호(CLK)에 동기하여, 커맨드 핀의 조합에 의해 액트커맨드(ACT)가 입력된다. 이것에 따라 메모리셀 어레이(17)에서는 비트선(BL0, BL1, …)의 프리차지가 종료한다.
계속해서, 커맨드와 함께 입력되는 어드레스를 로어드레스 디코더(9)에 의해 디코드되고, 워드 드라이버(10)에 의해 복수의 워드선으로부터 대응한 워드선(WL)이 선택된다.
소망의 프리차지 레벨(VR)로 프리차지되어 있는 비트선(BL0, BL1, …)은 선택된 메모리셀(MC) 내의 상변화저항(PCR)의 저항의 크기에 따라 흐르는 전류에 의해 방전되어 전위가 저하한다.
이때, 상변화저항(PCR)의 저항이 높을 때 즉, 상변화소자가 아모르퍼스 상태에서는 비트선(BL) 레벨이 그다지 저하하지 않는다. 한편, 상변화저항(PCR)이 저저항 상태 즉, 상변화소자가 결정화 상태에서는 비트선(BL) 레벨이 급격하게 저하한다.
비트선 분리신호(RTG)를 게이트로 받는 트랜지스터는 메모리셀 어레이(17)측의 비트선(BL)으로의 전하주입량을 제한하며, 전하전송앰프를 구성하고 있다. 이것에 의해 메모리셀 어레이(17)측의 비트선(BL)에서 미소한 신호라도 센스앰프(SA) 내의 비트선(BLI)에는 큰 신호량이 발생한다.
일정시간의 후, 비트선(BL0, BL1, …)과 센스앰프(SA) 내 비트선(BL0, BL1, …)이 비트선 분리신호(RTG)에 의해 분리된다. 그 후 센스앰프 소스노드(SAN)를 그라운드 레벨(VSS)로 구동함으로써 센스앰프(SA)가 활성화되며, 미소한 판독신호를 전원전압진폭까지 증폭하여 출력노드(SAOt/b1)에 출력한다.
이 후, 액티브 기간의 액티브 스탠바이 프리차지신호(RP2)를 활성화 레벨로 천이시키고, 비트선(BL0, BL1, …)을 메모리셀(MC)의 소스선(SL)과 동전위, 여기서 는 그라운드 레벨(VSS)로 설정한다. 여기까지가 컬럼액세스 전에 행해지는 일련의 시퀀스이다.
다음에, 컬럼액세스에서 기록동작이 행해지는 경우에 대해서 설명한다. 도8에서는 컬럼액세스에서, 예를 들면 기록 커맨드(WRIT)가 입력된 경우를 나타내고 있다.
액트커맨드로부터 소정의 기간, 도면에서는 기간(tRCD)을 지나자마자, 기록 커맨드(WRIT)가 입력되고 있다. 커맨드와 동시, 혹은 미리 정해진 클록 후에 기록 데이터가 데이터 입출력 핀(DQ)에 입력된다.
본 도면에서는, 외부 입출력방식으로서, 외부 클록신호(CLK)의 상승에 맞추어 출력하는 싱글 데이터 레이트(SDR)방식으로 나타내고 있지만, 외부 클록신호(CLK)의 상승과 하강에 맞추어 출력하는 더블 데이터 레이트(DDR)에도 적용할 수 있다.
커맨드와 동시에 입력되는 기록 어드레스에 따라, 컬럼선택선, 예를 들면 컬럼선택선(C01)이 활성화되며, I/O 컨트롤부(14)에서 I/O선을 지나 센스앰프 출력노드(SAOt/b)에 데이터가 기록된다.
도면에서는, 출력노드(SAOt0, SAOb1)에 '0', 출력노드(SAOb0, SAOt1)에 '1'이 각각 기록된다. 기록이 종료하면 컬럼선택선(C01)이 비활성화 상태로 천이하고, 센스앰프에서 새로운 데이터가 래치된다.
그 후, 컬럼선택선(CO1…)과 평행하게 배선되는 기록 인에이블신호(W01, W23, …) 중, 기록이 행해진 컬럼선택선에 대응한 기록 인에이블신호(W01)가 그라 운드 레벨(VSS)로 천이한다.
이것에 의해, 기록 드라이버(WD)에서는, 비트선(BL1)에는 고저항화 전압(VWH)이 인가되고, 선택 메모리셀(MC)의 상변화소자에는 고저항화에 필요한 전류가 흘러 발열한다.
한편, 비트선(BL0)에 접속되어 있는 기록 드라이버(WD)에서는 인버터(INV0, INV1)에 의해 선택 트랜지스터(MPL)의 게이트 레벨이 그라운드 레벨(VSS)로 설정된다.
기록 인에이블신호(W01)는 고저항화에 필요한 기간만큼 활성화된다. 비활성화되면 동시에, 비트선(BL0, BL1)은 스탠바이 레벨의 비트선 레벨(VS)로 설정하고, 고저항화 기록을 행하고 있던 메모리셀(MC)에서는 이 동작에 의해 전류가 급격하게 감소하고, 냉각되어 고저항화 한다. 도6에서는 또 비트선(BL0, BL1)으로의 기록동작에 이어서 비트선(BL2, BL3)으로의 기록동작을 행하고 있다.
이들의 비트선(BL2, BL3)에 접속되어 있는 메모리셀(MC)로의 기록동작은 전술의 비트선(BL0, BL1)의 경우와 동일하다.
다음에, 연속한 컬럼사이클에서 동일한 어드레스로의 기록 커맨드가 입력된 경우에 대해서 설명한다.
이 경우, 메모리셀(MC)에 기록 중의 센스앰프(SA)로 신규 데이터를 기록하는 경우가 생긴다. 그래서, 컬럼어드레스 버퍼(6) 혹은 컬럼어드레스 카운터(8)의 어느 것으로 동일 어드레스로의 액세스인지 어떤지를 판정하여, 동일 어드레스의 경우에는 컬럼디코더(11)로부터 기록 데이터 컨트롤(13)로의 기록 인에이블신호(W)를 비활성화하여, 메모리셀(MC)로의 기록동작을 중지하고, 센스앰프(SA)로의 기록동작을 행하며, 그 후 셀로의 기록동작을 행한다.
이것에 의해, 다른 데이터를 메모리셀(MC)에 기록하는 것을 방지함과 동시에, 센스앰프(SA)에 기록된 데이터를 확실하게 메모리셀(MC)에 기록할 수 있다.
다음에, 컬럼동작이 종료하고, 프리차지 커맨드(PRE)가 입력된 후의 동작에 대해서 설명한다.
프리차지 커맨드(PRE)가 입력되면, 액티브 스탠바이 프리차지신호(PR2)가 비활성화 한다. 액티브 스탠바이 프리차치신호(PR2)가 그라운드 레벨(VSS)로 천이하면, 비트선(BL1)에 접속된 기록 드라이버(WD)에서는 트랜지스터(MPL)의 게이트가 그라운드 레벨(VSS)로 되어 있으며, 직렬로 접속되어 있는 트랜지스터(MPL1)의 게이트가 그라운드 레벨로 되기 때문에, 비트선(BL1)에는 저저항화에 필요한 전압(VWL)이 인가되고, 선택 메모리셀(MC)에는 저저항화에 필요한 전류가 흘러 발열한다.
그 후, 저저항화에 필요한 시간이 지난 후, 선택되어 있던 워드선(WL)이 비활성화되고, 메모리셀에 흐르고 있던 전류가 차단되며, 상변화소자는 냉각되어 저저항화 한다. 이것과 전후하여 센스앰프 활성화 신호(SAN)가 센스앰프(SA)를 비활성화 한다.
마지막으로, 프리차지신호(RP)가 활성화되고, 프리차지회로(PC)에서 비트선을 프리차지 레벨(VR)로 설정한다. 동시에, 기록 드라이버(WD) 내의 인버터(INV0, INV1)로 구성되는 래치도 초기화되어 트랜지스터(MPL)의 게이트를 고전위 상태로 설정한다.
이것에 의해, 프리차지동작이 완료함과 동시에, 일련의 로사이클에서의 판독?저저항화?고저항화가 완료한다.
다음에, 불휘발성 메모리(1)에서의 판독동작에 대해서, 도9의 타이밍 차트를 이용하여 설명한다.
이 도9에서는, 주요 어레이 제어신호만 표시하고, 그 이외의 신호에 대해서는 생략한다. 또한 도9에서는 상방에서 하방에 걸쳐, 클록신호(CLK), 커맨드(CMD), 프리차지신호(RP), 워드선(WL), 비트선 분리신호(RTG), 컬럼선택선(C01, C23), 액티브 스탠바이 프리차지신호(RP2), 센스앰프 소스노드(SAN), 비트선(BL0, BL1), 센스앰프(SA) 내의 비트선(BLI0, BLI1), 출력노드(SAOt0, SAOb0, SAOt1, SAOb1) 및 데이터 입출력 핀(DQ)에서의 각각의 신호 타이밍을 나타내고 있다.
컬럼액세스 전에 행해지는 일련의 시퀀스에서는 전술과 같다. 판독 커맨드와 함께 입력된 컬럼어드레스에 대응한 컬럼선택신호(C01)가 선택되고, 출력노드(SAOt0/t0, SAOt1/b1)의 데이터가 I/O선(IO0t/b, IO1t/b)에 각각 출력되어 외부로 전송된다.
또, 동작모드가 버스트 모드인 경우, 연속한 어드레스에 대응해서 컬럼선택신호(C23)가 선택되고, 출력노드(SAOt2/b2, SAOt3/b3)가 I/O선에 각각 출력된다.
그 후, 판독된 데이터는 I/O 컨트롤(14), 출력버퍼(15)를 경유하여 판독 커맨드가 입력되고 나서 소정의 클록수 지난 후, 입출력 핀(DQ)에 출력된다.
도면에서는, 외부 데이터의 입출력 방식으로서, 외부 클록의 상승에 맞추어 출력하는 싱글 데이터 레이트(SDR) 방식으로 나타내고 있지만, 외부 클록의 상승과 하강에 맞추어 출력하는 더블 데이터 레이트(DDR)에도 적용할 수 있다.
프리차지동작은 일련의 컬럼사이클로 기록동작이 있는 경우라도, 그렇지 않은 경우라도 동일하다.
이와 같이, 기록 데이터 컨트롤(13)에서, 기록용의 래치를 설치해, 비교적 기록시간을 요하는 저저항화 동작을, 컬럼사이클마다가 아니라, 프리차지 커맨드가 입력되고 나서 행함으로써, 고속인 컬럼사이클 동작을 실현할 수 있다.
한편, 고저항화 후의 메모리셀(MC)은 기록동작의 직후에 판독동작을 행하지 않고, 프리차지 후에 재차 워드선을 선택할 때까지 판독동작을 행하지 않으므로, 충분한 냉각기간을 둘 수 있으며, 안정동작을 실현할 수 있다.
또한, 기록 사이클 시간을 크게 확보한 동작에 대해서, 도10의 타이밍 차트를 이용하여 설명한다. 도8의 동작에서는 출력핀(DQ)의 1회분의 입출력 데이터를 동시에 센스앰프(SA)로부터 판독해, 센스앰프(SA)에 기록하고 있다. 본 도면에서는 출력핀(DQ)의 복수 회분의 입출력 데이터를 동시에 센스앰프(SA)로부터 I/O 컨트롤(14)로 판독하고, 또한 I/O 컨트롤(14)로부터 센스앰프(SA)에 기록하고 있다.
본 도면에서는 주요 어레이 제어신호만 표시하고, 그 이외의 신호에 대해서는 생략한다. 또한 도10의 신호변화의 항목에 있어서는 도8과 동일하므로 생략한다.
컬럼액세스 전에 행해지는 일련의 시퀀스에서는 전술과 같다. 다음에, 컬럼액세스에서 기록동작이 행해지는 경우에 대해서 설명한다. 도9에서는 비트선(BL1) 및 컬럼액세스에서 기록 커맨드(WRIT)가 입력되면, 커맨드와 동시, 혹은 미리 결정된 클록신호(CLK) 후에 기록 데이터(D0))가 데이터 출력핀(DQ)에 입력된다.
이때의 데이터는, 다음의 데이터(D1)가 입력될 때까지 I/O 컨트롤(14)에 유지된다. 여기서, 도10에서는 외부 입출력 방식으로서, 외부 클록의 상승에 맞추어 출력하는 싱글 데이터 레이트(SDR) 방식으로 나타내고 있지만, 외부 클록의 상승과 하강에 맞추어 출력하는 더블 데이터 레이트(DDR)에도 적용할 수 있다.
기록 데이터(D0)에 계속해서 기록 데이터(D1)가 입력된다. 커맨드와 동시에 입력되는 기록 어드레스에 따라 컬럼선택선, 예를 들면 컬럼선택선(C01)이 활성화되고, 데이터(D0, D1)가 각각 I/O 컨트롤(14)로부터 I/O선을 지나 센스앰프 출력노드(SAOt0/t0, SAOt1/t0)에 각각 기록된다.
도면에서는, 센스앰프 출력노드(SAOt0, SAOb1)에 '0', 센스앰프 출력노드(SAOb0, SAOt1)에 '1'이 각각 기록된다. 기록이 종료하면 컬럼선택선(C01)이 비활성화 상태로 천이하고, 센스앰프(SA)에서 새로운 데이터가 래치된다.
그 후, 컬럼선택선(C01, C23, …)과 평행하게 배선되는 기록 인에이블신호(W01, W23, …) 중, 기록이 행해진 컬럼선택선에 대응한 기록 인에이블신호(W01)가 그라운드 레벨(VSS)로 천이한다.
이것에 의해, 기록 드라이버(WD)에 있어서, 비트선(BL1)에는 고저항화 전압(VWH)이 인가되고, 선택 메모리셀(MC)의 상변화소자에는 고저항화에 필요한 전류가 흘러 발열한다.
한편, 비트선(BL0)에 접속되어 있는 기록 드라이버(WD)에서는 인버터(INV0, INV1)에 의해 트랜지스터(MPL)의 게이트 레벨이 그라운드 레벨(VSS)로 설정된다.
기록 인에이블신호(W01)는 고저항화에 필요한 기간만 활성화된다. 비활성화됨과 동시에, 비트선(BL0, BL1)은 스탠바이 레벨의 비트선 레벨(VS)로 설정하고, 고저항화 기록을 행하고 있던 메모리셀(MC)에서는 이 동작에 의해 전류가 급격하게 감소하고, 냉각되어 고저항화 한다.
도10에서는 또 비트선(BL0, BL1)으로의 기록동작에 계속해서 비트선(BL2, BL3)으로의 기록동작을 행하고 있다. 이들의 비트선에 접속되어 있는 메모리셀(MC)로의 기록동작은 전술의 비트선(BL0, BL1)의 경우와 동일하다.
연속한 컬럼사이클에서 동일한 어드레스로의 기록 커맨드가 입력된 경우에는, 전술과 같이 컬럼어드레스 버퍼(6) 혹은 컬럼어드레스 카운터(8) 중 어느 것으로, 동일 어드레스로의 액세스인지 어떤지를 판정하여, 동일 어드레스인 경우에는 컬럼디코더(11)로부터 기록 데이터 컨트롤(13)로의 기록 인에이블신호(W)를 비활성화 하여, 메모리셀(MC)로의 기록동작을 중지한다. 그것과 평행하게 샌스앰프(SA)로의 기록동작을 행하고, 그 후 메모리셀(MC)로의 기록동작을 행한다.
이것에 의해, 다른 데이터를 메모리셀(MC)에 기록하는 것을 방지함과 동시에, 센스앰프(SA)에 기록된 데이터를 확실하게 메모리셀(MC)에 기록하는 것이 가능하게 된다.
이와 같이, 비교적 기록시간을 요하는 저저항화 동작을 컬럼사이클마다가 아니라 프리차지 커맨드가 입력되고 나서 행함으로써, 고속인 컬럼사이클 동작을 실현할 수 있다. 한편, 고저항화 후의 메모리셀(MC)은 프리차지 후에 재차 워드선을 선택할 때까지 판독동작을 행하지 않으므로, 충분한 냉각기간을 둘 수 있으며, 안정동작을 실현할 수 있다. 데이터 입력 사이클에 비교해, 센스앰프(SA), 상변화소자로의 기록 사이클 시간을 길게 확보할 수 있으므로, 안정한 기록동작을 실현할 수 있다.
또, 고저항화에 할당되는 시간을 길게 할 수 있으며, 확실한 기록동작을 실현할 수 있다는 이점이 있다.
본 실시형태1에서는, 외부에서 기록 데이터 1회분을 단위로 하여 메모리셀에 기록을 행하고 있지만, 예를 들면 도11의 타이밍 차트에 나타내는 바와 같이, 기록 데이터 4회분을 단위로 하여 메모리셀(MC)에 기록하도록 해도 된다.
이 도11에서는 비트선(BL0, BL2)은 고항 상태에서 저저항 상태로 기록동작을 행하고 있다. 또한 비트선(BL1, BL3)은 저저항 상태에서 고저항 상태로 기록동작을 행하고 있는 예이다. 상세한 동작에 대해서는 전술한 실시형태1과 동일하다.
이와 같이, 기록 데이터 4회분을 단위로 하여 메모리셀(MC)에 기록동작을 행하기 위해서, 외부 데이터 기록 사이클의 4배의 시간으로 메모리 어레이(17)를 동작시키면 되고, 고저항화에 충분한 기록시간을 할당할 수 있으며, 안정한 기록동작을 실현할 수 있다.
(실시형태2)
도12는 본 발명의 실시형태2에 의한 불휘발성 메모리에 설치된 컬럼셀렉터의 회로도, 도13은 도12의 컬럼셀렉터에 설치된 기록 드라이버의 회로도, 도14는 본 발명의 실시형태2에 의한 불휘발성 메모리에 의한 기록동작의 일예를 나타내는 타 이밍 차트, 도15는 본 발명의 실시형태2에 의한 불휘발성 메모리에 의한 기록동작의 다른예를 나타내는 타이밍 차트이다.
본 실시형태2에 있어서, 불휘발성 메모리는 상기 실시형태1과 동일한 구성으로 이루어지며, 다른 점은 컬럼셀렉터(12a)의 회로구성이다.
도12는 컬럼셀렉터(12a)의 일부를 나타낸 회로도이다.
컬럼셀렉터(12a)는 컬럼사이클마다 고저항화와 저저항화를 같은 기간에서 동시에 하는 것이다.
컬럼셀렉터(12a)는 비트선(BL0, BL1, BL2 …)의 각각에 접속되는 센스앰프 블록(SAB)과 각각의 센스앰프 블록(SAB)에 걸쳐 배치되는 기록 데이터 컨트롤(13)등으로 구성되어 있다.
센스앰프 블록(SAB)은 비트선을 소망의 기간, 소망의 레벨로 설정하는 프리차지회로(PC)와, 기록 데이터 컨트롤(13)에 포함되고, 기록 데이터에 따라, 메모리셀(MC)에 데이터를 기록하기 위해 비트선(BL0, …)을 구동하는 기록 드라이버(WD)와, 메모리셀로부터 판독한 미소신호를 증폭하기 위한 센스앰프(SA)를 구비한다. 센스앰프(SA) 및 프리차지회로(PC)는 상기 실시형태1과 같은 구성이라도 상관없다.
또한, 도13은, 기록 드라이버(WD)의 구성예를 나타내는 회로도이다.
도13(a)에서는, P채널 MOS 트랜지스터(MPH)는 센스앰프 출력노드(SAOb)가 '0' 상태일 때에 온으로 하고, 비트선 기록 트랜지스터(MPWE)에 고저항화를 위한 전류를 흘리기 위해서 필요한 고저항화 전압(VWH)을 공급한다.
한편, P채널 MOS 트랜지스터(MPL)는 센스앰프 출력노드(SAOt)가 '0' 상태일 때에 온으로하고, 비트선 기록 트랜지스터(MPWE)에 저저항화를 위한 전류를 흘리기 위해 필요한 저저항화 전압(VWL)을 공급한다.
비트선 기록 트랜지스터(MPWE)는 기록 인에이블신호(W)로 활성화되고, 기록 데이터에 따라 비트선(BL)에 전압을 인가한다. 비트선(BL)에 전압이 인가되는 시간은 기록 인에이블신호(W)의 펄스폭에 의해 설정되고, 고저항화 및 저저항화하는데 필요한 시간으로 설정된다.
또한, 도13(b)에서는, P채널 MOS 트랜지스터(MPH)는, 센스앰프 출력노드(SAOb)가 '0' 상태일 때에 온으로 하고, 비트선 기록 트랜지스터(MPWE)에 고저항화를 위한 전류를 흘리기 위해 필요한 고저항화 전압(VWH)을 공급한다.
한편, P채널 MOS 트랜지스터(MPL)는 센스앰프 출력노드(SAOt)가 '0' 상태일 때에 온으로 하고, 비트선 기록 트랜지스터(MPWE)에 고저항화 전압(VWH)을 공급한다.
여기서, P채널 MOS 트랜지스터(MPL)는, 온저항이 트랜지스터(MPH)에 비교해 높고, 비트선 기록 트랜지스터(MPWE)를 통해서 저저항화에 필요한 전류로 제한한다.
비트선 기록 트랜지스터(MPWE)는 기록 인에이블신호(W)로 활성화되고, 기록 데이터에 따라 비트선(BL)에 전류를 흘린다. 비트선(BL)에 전류를 흘리는 시간은 기록 인에이블신호(W)의 펄스폭에 의해 설정되고, 고저항화 및 저저항화가 함께 완료하는데 필요한 시간으로 설정된다.
기록 드라이버(WD)의 회로구성은 본 구성에 한정되는 것이 아니라, 같은 기 능을 가지는 회로구성이면 다른 구성이라도 상관없다.
다음에, 컬럼셀렉터(12a)에서의 기록동작에 대해서, 도14의 타이밍 차트를 이용해서 설명한다. 이 도14에서는 기록 사이클이 컬럼사이클 시간 이하의 경우를 나타내고 있다.
액트커맨드(ACT)가 입력되고 나서, 컬럼액세스 전에 행해지는 일련의 시퀸스에서는, 상기 실시형태1과 동일하다. 또, 컬럼액세스에서 기록 커맨드(WRIT)가 입력되고 나서, 센스앰프 기록 데이터가 기록될 때까지의 동작에 있어서도, 상기 실시형태1과 동일하므로 생략한다.
도14에서는, 센스앰프 출력노드(SAOtO, SAOb1)에 '0', 센스앰프 출력노드(SAOb0, SAOt1)에 '1'이 각각 기록된 경우를 나타내고 있다.
센스앰프(SA)에서 새로운 데이터가 래치한 후, 다음 컬럼사이클에서, 컬럼선택선(C01, C23, …)과 평행하게 배선되는 기록 인에이블신호(W01, W23, …) 중, 기록이 행해진 컬럼선택선에 대응한 기록 인에이블신호(W01)가 그라운드 레벨(VSS)로 천이한다.
이 때, 비트선(BL1)에 접속된 기록 드라이버(WD)에서는, 트랜지스터(MPH)에 의해, 비트선 기록 트랜지스터(MPWE)에 고저항화 전압(VWH)이 인가된다. 또, 비트선 기록 트랜지스터(MPWE)의 게이트 신호인 기록 인에이블신호가 활성화 상태로 됨으로써 비트선(BL1)에는 고저항화 전압(VWH)이 인가되고, 선택 메모리셀(MC)의 상변화소자에는 고저항화에 필요한 전류가 흘러 발열한다.
한편, 비트선(BL0)에 접속된 기록 드라이버(WD)에서는 트랜지스터(MPL)가 활 성화되어, 비트선 기록 트랜지스터(MPWE)에 저저항화 전압(VWL)이 인가된다. 비트선 기록 트랜지스터(MPWE)의 게이트 신호인 기록 인에이블신호가 활성화 상태로 됨으로써 비트선(BL1)에는 저저항화 전압(VWL)이 인가되고, 선택 메모리셀(MC)의 상변화소자에는 저저항화에 필요한 전류가 흘러 발열한다.
이들의 기록동작은 기록 인에이블신호(W)가 활성화 상태의 기간에 행해진다. 도14에서는, 컬럼사이클 시간과 같은 기간만 기록 인에이블신호가 활성화되어 있다. 기록 인에이블신호(W)가 비활성화 상태로 되면, 프리차지회로(PC)에 있어서, 비트선(BL0, BL1)은, 스탠바이 레벨의 비트선 레벨(VS)로 설정하고, 기록을 행하고 있던 메모리셀(MC)에서는 전류가 감소하고 냉각된다.
본 도면에서는, 또 비트선(BL0, BL1)으로의 기록동작에 계속해서 비트선(BL2, BL3)으로의 기록동작을 행하고 있다. 이들의 비트선에 접속되어 있는 메모리셀(MC)로의 기록동작은 전술의 비트선(BL0, BL1)의 경우와 동일하다.
본 구성에 있어서, 연속한 컬럼사이클에서 동일한 어드레스로의 기록 커맨드가 입력된 경우에 대한 동작은, 상기 실시형태1과 같이 어드레스 비교를 행하고, 메모리셀(MC)로의 기록동작을 중지하는 동시에, 새로운 기록 데이터를 센스앰프(SA)에 기록하고, 그 후 메모리셀(MC)로의 기록동작을 행한다.
다음에, 저저항화 혹은 고저항화에 컬럼사이클 이상의 시간이 요하는 경우의 동작에 대해서 도15의 타이밍 차트를 이용해서 설명한다.
액트커맨드(ACT)가 입력되고 나서, 컬럼액세스 전에 행해지는 일련의 시퀸스 및 컬럼액세스에서 기록 커맨드(WRIT)가 입력되고 나서, 센스앰프 기록 데이터가 기록될 때까지의 동작은 상기 실시형태1과 동일하므로 생략한다.
도15에서는, 센스앰프 출력노드(SAOtO, SAOb1)에 '0', 센스앰프 출력노드(SAOb0, SAOt1)에 '1'이 각각 기록된 경우를 나타내고 있다.
센스앰프(SA)에서 새로운 데이터가 래치한 후, 다음 컬럼사이클에서, 컬럼선택선(C01, C03, …)과 평행하게 배선되는 기록 인에이블신호(W01, W23, …) 중, 기록이 행해진 컬럼선택선에 대응한 기록 인에이블신호(W01)가 그라운드 레벨(VSS)로 천이한다.
이 때, 비트선(BL1)에 접속된 기록 드라이버(WD)에서는, 트랜지스터(MPH)에 의해 비트선 기록 트랜지스터(MPWE)에 고저항화 전압(VWH)이 인가된다. 또 비트선 기록 트랜지스터(MPWE)의 게이트 신호인 기록 인에이블신호가 활성화 상태로 됨으로써 비트선(BL1)에는 고저항화 전압(VWH)이 인가되고, 선택 메모리셀(MC)의 상변화소자에는 고저항화에 필요한 전류가 흘러 발열한다.
한편, 비트선(BL0)에 접속된 기록 드라이버(WD)에서는, 트랜지스터(MPL)가 활성화되어, 비트선 기록 트랜지스터(MPWE)에 저저항화 전압(VWL)이 인가된다. 또 비트선 기록 트랜지스터(MPWE)의 게이트 신호인 기록 인에이블신호가 활성화 상태로 됨으로써 비트선(BL1)에는 저저항화 전압(VWL)이 인가되고, 선택 메모리셀(MC)의 상변화소자에는 저저항화에 필요한 전류가 흘러 발열한다.
이들의 기록동작은 기록 인에이블신호(W)가 활성화 상태의 기간에 행해진다. 도15에서는, 컬럼사이클 시간보다도 긴 기간 기록 인에이블신호가 활성화되어 있다. 기록 인에이블신호(W)가 비활성화 상태가 되면, 프리차지회로(PC)에서, 비트선 (BL0, BL1)은 스탠바이 레벨의 비트선 레벨(VS)로 설정하고, 기록을 행하고 있던 메모리셀(MC)에서는, 전류가 감소하고 냉각된다.
도15에서는, 또 비트선(BL0, BL1)으로의 기록동작에 계속해서, 비트선(BL2, BL3)으로의 기록동작을 행하고 있다. 이들의 비트선에 접속되어 있는 메모리셀(MC)로의 기록동작은 전술의 비트선(BL0, BL1)의 경우와 동일하다.
연속한 컬럼사이클에서 동일한 어드레스로의 기록 커맨드가 입력된 경우에 대한 동작은, 상기 실시형태1과 동일하게 어드레스 비교를 행하고, 메모리셀로의 기록동작을 중지하는 동시에, 새로운 기록 데이터를 센스앰프(SA)에 기록하고, 그 후 메모리셀(MC)로의 기록동작을 행한다.
이와 같이, 메모리셀(MC)로의 기록동작을 컬럼사이클마다 행하는 것에 의해, 로사이클에서 특별한 기간을 두지 않고 기록동작을 할 수 있다.
또한, 센스앰프(SA)로의 기록동작과 메모리셀(MC)로의 기록동작을 다른 타이밍으로 행하는 것에 의해, 메모리셀(SA)로의 기록시간이 컬럼사이클 시간을 제한하는 일이 없어지며, 고속인 컬럼사이클 동작과 확실한 메모리셀로의 기록동작을 양립할 수 있다.
또, 저저항화?고저항화의 후에 메모리셀(MC)의 데이터를 판독하는 동작이 프리차지 후에 재차 동일한 어드레스를 액세스한 경우가 되므로, 충분한 냉각기간을 취할 수 있다.
(실시형태3)
도16은 본 발명의 실시형태3에 의한 불휘발성 메모리에 설치된 컬럼셀렉터의 회로도, 도17은 도16의 컬럼셀렉터에 설치된 기록 드라이버의 회로도, 도18은 본 발명의 실시형태3에 의한 불휘발성 메모리에서의 기록동작의 일예를 나타내는 타이밍 차트, 도19는 도16의 컬럼셀렉터에서의 다른예를 나타내는 회로도, 도20은 본 발명의 실시형태3에 의한 리플레시 동작기능이 부가된 불휘발성 메모리의 일예를 나타내는 블록도, 도21은 도20의 불휘발성 메모리에서의 메모리셀의 일예를 나타내는 구성도, 도22는 본 발명의 실시형태3에 의한 데이터의 수정기능이 부가된 불휘발성 메모리의 일예를 나타내는 블록도, 도23은 도22의 불휘발성 메모리에서의 메모리셀 어레이의 일예를 나타내는 회로도이다.
본 실시형태3에 있어서, 불휘발성 메모리는 상기 실시형태1, 2와 같은 구성으로 이루어지며, 다른점은 컬럼셀렉터(12b)의 회로구성이다.
도16은 컬럼셀렉터(12b)의 일부를 나타낸 회로도이다.
컬럼셀렉터(12b)는 컬럼사이클마다 고저항화와 저저항화를 각각 필요한 기간에서 행한다. 컬럼셀렉터(12b)는 비트선(BLO, BL1, BL2, …)의 각각에 접속되는 센스앰프 블록(SAB)과 각각의 센스앰프 블록(SAB)에 걸쳐 배치되는 기록 데이터 컨트롤(WDC) 등으로 구성되어 있다.
센스앰프 블록(SAB)은 비트선을 소망의 기간, 소망의 레벨로 설정하는 프리차지회로(PC)와, 기록 데이터 컨트롤(13)에 포함되고, 기록 데이터에 따라 기록 인에이블신호(제1 기록신호)(WR) 및 기록 인에이블신호(제2 기록신호)(RS)에서 결정되는 기록시간의 동안, 메모리셀에 데이터를 기록하기 위해 비트선(BLO, …)을 구동하는 기록 드라이버(WD)와, 메모리셀(MC)로부터 판독한 미소신호를 증폭하기 위 한 센스앰프(SA)를 포함한다. 센스앰프(SA) 및 프리차지회로(PC)는 상기 실시형태1, 2와 같은 구성이라도 상관없다.
도17은, 기록 드라이버(WD)의 구성예를 나타내는 회로도이다.
도17(a)는, P채널 MOS 트랜지스터(MPH)는 센스앰프 출력노드(SAOb)가 '0' 상태일 때 온으로 하고, 고저항화 기록 트랜지스터(MPWR)에 고저항화 전압(VWH)을 공급한다.
한편, P채널 MOS 트랜지스터(MPL)는 센스앰프 출력노드(SAOt)가 '0' 상태일 때 온으로 하고, 저저항화 기록 트랜지스터(MPWS)에 저저항화 전압(VWL)을 공급한다.
고저항화 기록 트랜지스터(MPWR)는 고저항화 기록 인에이블신호(WR)에 의해 제어되고, 고저항화 기록 인에이블신호(WP)가 활성화하는 동안, 비트선(BL)에 고저항화 전압(VWH)을 인가한다.
저저항화 기록 트랜지스터(MPWS)는 저저항화 기록 인에이블신호(WS)에 의해 제어되고, 해당 저저항화 기록 인에이블신호(WS)가 활성화하는 동안, 비트선(BL)에 고저항화 전압(VWL)을 인가한다.
비트선에 전압이 인가되는 시간은 고저항화?저저항화 각각, 고저항화 기록 인에이블신호(WR), 저저항화 기록 인에이블신호(WS)의 펄스폭에 의해 설정되고, 고저항화 및 저저항화하는데 필요한 시간으로 설정된다.
또한, 도17(b)는 도17(a)의 변형예이다.
P채널 MOS 트랜지스터(MPH)는 센스앰프 출력노드(SAOb)가 '0' 상태일 때 온 으로 하고, 고저항화 기록 트랜지스터(MPWR)에 고저항화 전압(VWH)을 공급한다.
한편, P채널 MOS 트랜지스터(MPL)는 센스앰프 출력노드(SAOt)가 '0' 상태일 때 온으로 하고, 저저항화 기록 트랜지스터(MPWR)에 고저항화 전압(VWH)을 접속한다.
여기에서, 트랜지스터(MPWR)와 트랜지스터(MPH)의 적어도 한쪽의 온저항이 높다. 이것에 의해, 비트선에 흐르는 전류를 저저항화에 필요한 전류로 억제하고 있다. 고저항화 기록 트랜지스터(MPWR)는 고저항화 기록 인에이블신호(WR)에 의해 제어되고, 고저항화 기록 인에이블신호(WR)가 활성화하는 동안, 비트선(BL)에 고저항화 전압(VWH)을 인가한다.
저저항화 기록 트랜지스터(MPWS)는 저저항화 기록 인에이블신호(WS)에 의해 제어되고, 해당 저저항화 기록 인에이블신호(WS)가 활성화하는 동안, 비트선(BL)에 저저항화에 필요한 전류를 공급한다.
비트선(BL)에 전압이 인가되는 시간은, 고저항화?저저항화 각각, 고저항화 기록 인에이블신호(WR), 저저항화 기록 인에이블신호(WS)의 펄스폭에 따라 설정되며, 고저항화 및 저저항화하는데도 필요한 시간으로 설정된다.
기록 드라이버(WD)의 회로구성은, 본 구성에 한정되는 것이 아니라, 같은 기능을 가지는 회로구성이면 다른 구성이라도 상관없다.
다음에, 컬럼셀렉터(12b)에서의 기록동작에 대해서, 도18의 타이밍 차트를 이용해서 설명한다.
이 도18에서는, 고저항화는 컬럼사이클 시간, 저저항화는 컬럼사이클 시간의 2배로 설정되어 있는 경우를 나타내고 있다. 액트커맨드(ACT)가 입력되고 나서, 컬럼액세스 전에 행해지는 일련의 시퀸스에서는 상기 실시형태1과 동일하다.
또, 컬럼액세스에서 기록 커맨드(WRIT)가 입력되고 나서, 센스앰프 기록 데이터가 기록될 때까지의 동작은 상기 실시형태1과 동일하므로 생략한다.
본 도면에서는, 센스앰프 출력노드(SAOtO, SAOb1)에 '0', 센스앰프 출력노드(SAOb0, SAOt1)에 '1'이 각각 기록된 경우를 나타내고 있다.
센스앰프(SA)에서 새로운 데이터를 래치한 후, 다음 컬럼사이클에서, 컬럼선택선(C01, C23, …)과 평행하게 배선되는 기록 인에이블신호(W01, W23, …) 중, 기록이 행해진 컬럼선택선에 대응한 기록 인에이블신호(W01)가 그라운드 레벨(VSS)로 천이한다.
이 때, 비트선(BL1)에 접속된 기록 드라이버(WD)에서는, 트랜지스터(MPH)에 의해, 고저항화 기록 트랜지스터(MPWR)에 고저항화 전압(VWH)이 인가된다. 또 고저항화 기록 트랜지스터(MPWR)의 게이트 신호인 고저항화 기록 인에이블신호(WR)가 활성화 상태로 됨으로써 비트선(BL1)에는 고저항화 전압(VWH)이 인가되고, 선택 메모리셀(MC)의 상변화소자에는 고저항화에 필요한 전류가 흘러 발열한다.
고저항화의 기록동작은 고저항화 기록 인에이블신호(WR)가 활성화 상태의 기간 행해진다. 한편, 비트선(BL0)에 접속된 기록 드라이버(WD)에서는 트랜지스터(MPL)가 활성화되어, 저저항화 기록 트랜지스터(MPWS)에 저저항화 전압(VWL)이 인가된다.
또, 저저항화 기록 트랜지스터(MPWS)의 게이트 신호인 저저항화 기록 인에이 블신호(WS)가 활성화 상태로 됨으로써 비트선(BL1)에는 저저항화 전압(VWL)이 인가되고, 선택 메모리셀(MC)의 상변화소자에는 저저항화에 필요한 전류가 흘러 발열한다. 저저항화 기록동작은 저저항화 기록 인에이블신호(WS)가 활성화 상태의 기간 행해진다. 도18에 있어서는, 고저항화 동작은 컬럼사이클 시간과 같은 기간만 행해지고, 저저항화 동작은 컬럼사이클의 2배의 기간을 가지고 행해진다.
본 구성에서는, 메모리셀(MC)로의 기록특성으로서, 저저항화의 기록시간이 긴 것을 상정하고 있으므로, 저저항화 기록 인에이블신호(WS)가 비활성화 상태로 되면, 프리차지회로(PC)에서 비트선(BL0, BL1)은 스탠바이 레벨의 비트선 레벨(VS)로 설정하고, 기록을 행하고 있던 메모리셀(MC)에서는 전류가 감소하고 냉각된다.
도17에서는, 또 비트선(BLO, BL1)으로의 기록동작에 계속해서, 비트선(BL2, BL3)으로의 기록동작을 행하고 있다. 이들의 비트선에 접속되어 있는 메모리셀(MC)로의 기록동작은 전술의 비트선(BLO, BL1)의 경우와 동일하다.
본 구성에 있어서, 연속한 컬럼사이클에서 동일한 어드레스로의 기록 커맨드가 입력된 경우에 대한 동작은, 상기 실시형태1과 같이 어드레스 비교를 행하고, 메모리셀로의 기록동작을 중지하는 동시에, 새로운 기록 데이터를 센스앰프(SA)에 기록하고, 그 후 메모리셀(MC)로의 기록동작을 행한다.
이와 같이, 상변화소자의 고저항화 및 저저항화의 기록동작을 컬럼사이클마다 행하는 것에 의해, 로사이클에서 특별한 기간을 두지 않고 기록동작을 행할 수 있다.
또한, 센스앰프(SA)로의 기록동작과 메모리셀(MC)로의 기록동작을 다른 타이 밍으로 행하는 것에 의해, 메모리셀(MC)로의 기록시간이 컬럼사이클 시간을 제한하는 일이 없어지며, 고속인 컬럼사이클 동작과 확실한 메모리셀(MC)로의 기록동작을 양립할 수 있다.
또, 저저항화?고저항화의 후에 메모리셀(MC)의 데이터를 판독동작은 일단, 프리차지동작이 삽입되어 재차 같은 어드레스를 액세스한 경우가 되므로, 충분한 냉각기간을 취할 수 있다.
도19는 컬럼셀렉터(12)의 다른 구성예를 나타내는 회로도이다.
도19에 있어서는, 2개의 비트선, 예를 들면 비트선(BL0, BL1)에 대해서 센스앰프 블록(SAB)이 1개 배치되어 있다.
상변화소자를 이용한 메모리셀(MC)에서는, 비파괴 판독을 위해, 판독한 데이터를 재기록할 필요가 없고, 비트선마다 센스앰프(SA) 및 기록 드라이버(WD)를 배치할 필요가 없다.
그 때문, 동시에 판독되는 메모리셀(MC)이 접속된 2개 이상의 비트선에서 하나의 센스앰프 블록(SAB)을 공유해도 상관없다. 센스앰프 블록(SAB) 및 프리차지회로(PC), 기록 드라이버(WD), 센스앰프(SA)의 구성은, 상기 실시형태1, 2와 동일하다.
이것에 의해, 복수의 비트선으로 센스앰프 블록(SAB)을 공유화 함으로써 컬럼셀렉터(12)의 레이아웃 면적을 저감할 수가 있고, 작은 칩 면적화를 실현하는 것이 가능하게 된다.
또 본 구성은, 상기 실시형태1, 2의 어느것이라도 조합시키는 것이 가능하 다. 그 경우, 센스앰프 면적의 저감 및 기록 드라이버(WD), 센스앰프(SA)의 레이아웃 피치를 완화하는 것이 가능하게 되며, 여유가 있는 레이아웃을 실현할 수가 있고, 트랜지스터의 문턱치, 전류구동력 등의 변동을 저감하는 레이아웃을 실현할 수가 있다.
여기서, 상변화소자는 소자의 저항치를 변화시켜서 정보를 기억하고 있다. 기록을 반복하면, 저항치의 변화량, 즉 기록 저항치가 변화할 가능성이 있다. 저항치의 변화율이 변화해, 고저항이 초기 설정 저항치보다도 높아지면, 저저항화에 필요한 전류가 흐르지 않게 되므로, 기록동작을 할 수 없게 된다.
반대로, 고저항치가 저하해 가면, 저저항 상태와의 구별을 짓기 어렵게 되어, 오판독의 가능성이 생긴다. 또한, 저저항치가 초기 상정 저항치보다도 높아지면, 고저항 상태와의 구별을 짓기 어렵게 되어, 오판독의 가능성이 생긴다.
또, 반대로 저저항 상태의 저항치가 저하하면, 고저항 상태로 하기 위한 발열량을 얻을 수 없게 되어, 기록할 수 없게 된다. 그 때문, 초기의 고저항?저저항치로부터 크게 변화하는 것을 방지할 필요가 있다.
도20은 저항치의 변화율이 변해버리는 것을 방지하기 위한 상변화막 리플레시 동작 기능이 부가된 불휘발성 메모리(반도체 집적회로장치)(1a)의 일예를 나타내는 블록도이다.
불휘발성 메모리(1a)는, 어드레스 버퍼(2), 타이밍 생성회로(3), 뱅크 셀렉터(4), 로어드레스 버퍼(5), 컬럼어드레스 버퍼(6), 모드 레지스터(7)는 컬럼어드레스 카운터(8), 로디코더(9), 워드 드라이버(10), 컬럼디코더(11), 컬럼셀렉터 (12), 기록 데이터 컨트롤(13), I/O컨트롤(14), 출력버퍼(15), 입력버퍼(16) 및 메모리셀 어레이(17a)로 이루어지는 상기 실시형태1(도1)과 동일한 구성으로, 리플레시 어드레스 버퍼(18)와 리플레시 카운터(19)가 새롭게 추가되어 있다.
리플레시 어드레스 버퍼(18) 및 리플레시 카운터(19)는 상변화 메모리의 상변화 막을 리플레시할 때의 어드레스의 제어를 한다.
도21은, 메모리셀 어레이(17a)의 구성예를 나타내고 있다.
메모리셀 어레이(17a)에는, 데이터를 기억하고 있는 메모리셀(제1 메모리셀)(MC)과 리플레시 시에 일단 데이터를 유지하기 위한 리플레시 시 데이터용 퇴피 메모리셀(제2 메모리셀)(RMC)이 포함된다. 메모리셀(MC)의 구성은, 상기 실시형태1과 동일한 상변화소자와 선택 트랜지스터를 교체한 형태라도 된다.
다음에, 불휘발성 메모리(1a)에서의 리플레시 커맨드가 입력되었을 때의 동작에 대해서 설명한다.
리플레시 커맨드는 커맨드 핀(/RAS, /CAS, /WE) 및 어드레스 핀으로의 특정 입력패턴으로 구성된다. 혹은 리플레시 전용 입력핀에 의한 제어라도 상관없다.
리플레시 커맨드가 입력되면, 리플레시 카운터(19)에서 리플레시하는 어드레스가 로디코더(9)로 전송된다. 이것과 동시에, 리플레시하고 있는 어드레스는 리플레시 어드레스 버퍼(18)로 전송된다.
로디코더(9)에서는, 전송된 어드레스가 디코드 되고, 워드 드라이버(10)에서 특정한 워드선(제1 워드선)(WL)이 선택된다. 선택 워드선(WL)에 접속되어 있는 상변화소자에 기억된 정보가 센스앰프로 판독된다.
여기에서, 선택 워드선(WL)은 비활성화된다. 그 한편에서, 리플레시 카운터(19)로부터, 리플레시 데이터 퇴피용의 워드선(제2 워드선)(RWL)의 어드레스가 로디코더(9)로 전송되고, 리플레시 데이터 퇴피용 워드선(RWL)이 활성화된다.
그 후, 리플레시 데이터 퇴피용 워드선(RWL) 상의 메모리셀(RMC)에 센스앰프 블록(SAB)(도4)으로 퇴피한 데이터를 기록하는 동작을 행한다. 기록방식은 상기 실시형태1과 동일하든지, 혹은 같은 기능을 가지는 별도의 회로구성으로 구성해도 상관없다.
메모리셀(MC)로의 기록동작이 종료한 후, 리플레시 데이터 퇴피용 워드선(RWL)은 비활성화 되고, 리플레시 데이터 퇴피용 메모리셀(RMC)에는, 리플레시 어드레스 버퍼(18)에 유지된 데이터가 기억된다.
이상이, 리플레시를 행하는 메모리셀(MC)내의 데이터를 리플레시 데이터 퇴피용 메모리셀로 전송하는 일련의 시퀸스이다.
다음에, 데이터가 리플레시 퇴피용 메모리셀(RMC)로 옮겨지고 있는 동안에, 리플레시 선택 어드레스에 액세스가 온 경우에 대해서 설명한다.
외부에서 입력된 어드레스는 로어드레스 버퍼(5)에 설치된 어드레스 비교기에 의해, 항상 리플레시 어드레스 버퍼(18)에 보관되어 있는 어드레스와 비교된다. 리플레시 어드레스 버퍼(18)에 보관되어 있는 어드레스와, 입력 어드레스가 불일치한 경우에는, 입력 어드레스를 활성화한다.
한편, 리플레시 어드레스 버퍼(18)에 보관되어 있는 어드레스와, 입력 어드레스가 일치한 경우에는, 입력 어드레스의 데이터가 퇴피되어 있는 리플레시 데이 터 퇴피용 워드선(RWL)을 선택해, 데이터의 판독, 기록을 행한다.
다음에, 리플레시 동작의 시퀸스에 대해서 설명한다.
동일한 리플레시 사이클 혹은 다음의 리플레시 커맨드가 입력되면, 리플레시 어드레스 버퍼(18)에 유지된 어드레스가 로디코더(9)로 전송된다. 로디코더(9)에서는, 리플레시하는 어드레스가 디코드되어 대응한 워드선(WL)이 선택된다.
그 후, 상변화소자에 대해서 리플레시 동작을 행한다. 리플레시 동작으로서 들 수 있는 동작은 기록동작에서 고저항화, 혹은 저저항화, 혹은 저저항화 및 고저항화를 반복한다.
이것에 의해, 빈번히 액세스한 메모리셀(MC)과 액세스가 없었던 메모리셀(MC)과의 사이에서 소자의 저항치의 변동을 저감한다. 막의 리플레시 동작이 종료하면, 이번은, 반대로 리플레시 데이터 퇴피용 메모리셀(RMC)로부터, 리플레시가 종료한 워드선(WL) 상의 메모리셀(MC)에 데이터를 되돌려 기록한다.
이 동작은, 전술의 리플레시를 행하는 워드선(WL)으로부터, 리플레시 데이터 퇴피용 워드선(RWL)에 데이터를 옮기는 동작과 동일하다. 데이터가 옮겨짐과 동시에, 리플레시 어드레스 버퍼(18)에 유지되어 있는 어드레스도 초기화 된다.
이와 같은 구성에 의해, 리플레시 데이터 퇴피용 메모리셀(RMC) 및 리플레시 어드레스 카운터(18)와 리플레시 어드레스 버퍼(19)를 부가함으로써 어느 정도의 재기록 회수를 행한 메모리셀(MC)에 대해서, 리플레시 동작을 행함으로써 액세스 이력의 영향을 제거해, 동작 마진의 향상을 도모할 수 있다. 또한, 반복 재기록를 행하는 것에 의한 막의 특성 변화의 영향을 완화할 수가 있고, 데이터 신뢰성을 향 상시킬 수 있다.
특정 비트로의 기록에 의한 상변화소자의 열화에 의해, 충분한 저항비를 취할 수 없게 될 염려가 있다. 임의의 메모리셀이 동작 중에 불량으로 되었다 하더라도, 외부로의 출력 데이터가 파괴되는 것을 방지하는 것이 필요하다.
도22는 에러 수정용의 체크비트를 부가하고, 데이터의 수정기능을 추가하고 있는 불휘발성 메모리(반도체 집적회로장치)(1b)의 블록도이다.
불휘발성 메모리(1b)는, 어드레스 버퍼(2), 타이밍 생성회로(3), 뱅크 셀렉터(4), 로어드레스 버퍼(5), 컬럼어드레스 버퍼(6), 모드 레지스터(7)는, 컬럼어드레스 카운터(8), 로디코더(9), 워드 드라이버(10), 컬럼디코더(11), 컬럼셀렉터(12), 기록 데이터 컨트롤(13), I/O 컨트롤(14), 출력버퍼(15), 입력버퍼(16) 및 메모리셀 어레이(17b)로 이루어지는 상기 실시형태1과 동일한 구성으로, 체크비트 인코더/디코더(20)를 새롭게 추가한 구성으로 이루어진다.
체크비트 인코더/디코더(20)는 컬럼셀렉터(12)와 I/O 컨트롤(14)과의 사이에 접속되어 있다. 체크비트 인코더/디코더(20)는 체크비트 데이터의 생성 및 판독한 데이터의 에러의 검출을 행한다.
도23에 메모리셀 어레이(17b)의 구성을 나타낸다.
메모리셀 어레이(17b)는 도시하는 바와 같이, 워드선(WL)에 데이터용의 메모리셀(MC)과 체크비트용 메모리셀(MCP)이 부가되어 있는 구성으로 이루어진다. 메모리셀(MC)은 워드 드라이버(10)에 접속된 워드선(WL1, WL2, WL3, …)과, 비트선(제1 비트선)(BLO, BL1, BL2, BL3…)과 각각 소망의 교점에 접속되고 있으며, 체크비트 용 메모리셀(MCP)은 워드선(WL1, LW2, WL3, …)과 비트선(제2 비트선)(BLP0, BLP1…)과 각각 소망의 교점에서 접속되어 있다.
체크비트의 수는 ECC(Error Correcting Code)블록에 포함되는 데이터 비트의 수로 결정된다. 예를 들면, 데이터 비트가 64비트인 경우에는, 1비트의 수정을 행하기 위해서는 적어도 7비트, 1비트의 수정 혹은 2비트의 에러를 검출하기 위해서는, 8비트의 체크비트가 필요하다.
다음에, 도22 및 도23을 이용해서 동작설명을 한다.
어드레스와 커맨드 입력핀에 입력되는 신호의 조합에 의해, 내부동작이 결정된다. 보통, SDRAM 인터페이스에서는 어드레스는 로어드레스와 컬럼어드레스로 분할하여 입력된다.
우선, 액티베이트 커맨드가 뱅크 어드레스와 로어드레스와 함께 입력된다. 뱅크 어드레스는 뱅크 셀렉터(4)로 전송되고, 칩 내의 특정한 뱅크를 활성화한다.
동시에 입력되는 어드레스는 어드레스 버퍼(2)로부터 로어드레스 버퍼(5) 그리고, 로디코더(9)로 전송되고, 특정한 워드선을 선택하기 위한 선택신호를 생성한다. 그 후, 워드 드라이버(10)에서, 입력된 어드레스에 대응한 워드선이 선택된다. 워드선이 선택되면 컬럼셀렉터(12) 내의 센스앰프에 메모리셀(MC)의 데이터가 판독된다.
로어드레스가 입력되고 나서 스펙에서 규정되는 기간을 지난 후, 판독?기록 등의 커맨드와 함께, 컬럼어드레스가 어드레스 버퍼(2)에 입력된다. 입력된 어드레스는 어드레스 버퍼(2)로부터 컬럼어드레스 버퍼(6)로 전송되고, 컬럼디코더(11)에 서, 특정한 어드레스의 센스앰프를 선택하기 위한 컬럼선택선을 출력한다.
컬럼동작에서는, 1회의 어드레스 입력에 대해서, 복수회의 데이터의 입출력을 행하는 경우가 있다. 그 때문에 컬럼어드레스 카운터(8)에서, 모드 레지스터(7)에 의해 규정된 순서로 초기 입력 어드레스로부터 차례 차례로 어드레스를 생성하고, 생성한 어드레스는 컬럼디코더(11)로 전송된다.
판독의 커맨드와 함께 컬럼어드레스가 입력된 경우, 컬럼디코더(11)의 출력한 컬럼선택선에 의해 선택되는 어드레스의 센스앰프의 데이터는, 데이터 비트와 체크비트와 함께 컬럼셀렉터(12)로부터 체크비트 인코더/디코더(20)로 전송된다. 여기에서, 체크비트 인코더/디코더(20)에서는 메모리셀 어레이(17)로부터 판독되며, 컬럼셀렉터(12)로부터 전송되 온 데이터 비트와 체크비트를 사용해, 데이터 비트열의 에러를 검출?수정을 행한다.
수정이 끝난 데이터열은, I/O 컨트롤(14)로 전송된다. 여기에서, 출력 데이터의 선택을 행하고, 출력버퍼(15)로부터 입출력 핀(DQ)으로 출력된다.
기록의 커맨드와 함께 컬럼어드레스가 입력된 경우, 커맨드?어드레스와 동시, 혹은 특정한 기간 경과 후에 입출력 핀(DQ)에 데이터가 입력된다. 입력된 데이터는 입력버퍼(16)로부터 I/O 컨트롤(14)로 전송된다. 이 I/O 컨트롤(14)에서는 기록 데이터의 기록순이나 데이터 마스크 처리 등을 행하여, 기록 데이터열을 체크비트 인코더/디코더(20)로 전송한다.
체크비트 인코더/디코더(20)에서는 대응한 기록을 행하는 어드레스에 기록되어 있는 데이터와, 기록 데이터를 이용해서 새롭게 체크비트를 생성한다. 생성한 체크비트와 기록하는 데이터 비트열은 컬럼셀렉터(12)로 전송된다.
여기에서, 컬럼셀렉터(12)로부터 출력된 컬럼선택신호에 의해, 데이터를 기록하는 센스앰프가 선택되며, 센스앰프에 기록된 데이터에 따라, 기록 데이터 컨트롤(13)에서, 메모리셀(MC)로의 기록동작을 행한다.
기록 데이터 컨트롤(13)에서는, 상변화소자를 고저항화하는 경우와 저저항화하는 경우에서 비트선에 인가하는 전압과 인가하고 있는 기간을 제어한다.
다음에, 프리차지 커맨드가 입력되면, 기록 데이터 컨트롤(13)에서의 기록동작이 완료할 때까지 기다린 후, 기록 드라이버(WD)(도4)에서는, 워드선의 비활성화가 행해져, 메모리셀 어레이(17) 내의 비트선이 프리차지되고, 다음 사이클의 준비가 행해진다.
그것에 의해, 데이터 비트 이외에 체크비트를 추가함으로써 데이터의 에러 수정기능을 부가할 수가 있고, 체크비트를 포함하는 임의의 메모리셀(MC)의 저항치가, 어떠한 영향으로 동작중에 불량으로 되었다 하더라도, 외부로의 출력 데이터가 파괴되는 것을 방지할 수 있다.
또한, 본 실시형태3에 기재의 어느 회로구성도, 일례이며, 동일한 효과가 있는 회로구성이라도 상관없다. 예를 들면, 기록 드라이버(WD)의 P채널 MOS 트랜지스터를 N채널 MOS 트랜지스터로 구성하고, 전원레벨을 최적의 값으로 함으로써 동일한 효과를 얻을 수 있다. 이 경우, N채널 MOS로 구성함으로써 기록 드라이버의 전류구동력이 P채널 MOS에 비교해서 크기 때문에, 기록 드라이버의 레이아웃 면적을 저감할 수 있는 이점이 있다.
이상, 본 발명자에 의해 행해진 발명을 실시형태에 의거해 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 여러가지 변경가능한 것은 말할 필요도 없다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 이하와 같다.
상변화소자를 메모리셀에 이용한 반도체 집적회로장치에 있어서, 안정한 기록동작을 실현하면서, 기존의 SDRAM과 같은 정도의 스펙을 실현할 수 있다.

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  20. 반도체 집적회로장치로서,
    복수의 워드(word) 선, 상기 복수의 워드 선과 교차하는 복수의 비트(bit) 선 및 상기 복수의 워드 선과 복수의 비트 선의 교점(intersection)에 제공되며, 각 메모리 셀이 상변화(phase-change) 저항을 갖는 복수의 메모리 셀을 구비하는 메모리셀 어레이;
    상기 복수의 워드 선에 접속되는 워드 드라이버; 및
    상기 복수의 비트 선에 접속되는 복수의 센스 앰프(sense amplifier)를 갖는 컬럼(column) 셀렉터를 포함하며,
    상기 반도체 집적회로장치가 제1 어드레스를 갖는 제1 명령을 수신하면, 상기 워드 드라이버는 상기 제1 어드레스에 따라 상기 복수의 워드 선 중의 하나를 선택하고, 상기 복수의 센스 앰프는 상기 복수의 워드 선 중의 하나를 선택함으로써 상기 복수의 메모리 셀로부터 독출된 제1 데이터를 증폭하여 그 제1 데이터를 거기(메모리셀)에 유지하며,
    상기 반도체 집적회로장치가 기록(write) 동작을 지시하는, 상기 제1 명령에 이웃하는 제2 어드레스 및 제2 데이터를 갖는 제2 명령을 수신하면, 상기 컬럼 셀렉터는 상기 제2 어드레스에 따라 상기 복수의 센스 앰프 중의 일부를 선택하고, 제1 데이터의 일부를 상기 제2 데이터로 변경하기 위하여 상기 제2 데이터를 상기 복수의 센스 앰프 중의 일부에 입력하고,
    상기 반도체 집적회로장치가 판독(read) 동작을 지시하는, 상기 제1 명령에 이웃하는 제3 어드레스를 갖는 제3 명령을 수신하면, 상기 컬럼 셀렉터는 상기 제3 어드레스에 따라 상기 복수의 센스 앰프 중의 일부를 선택하고, 그 선택된 센스 앰프에 유지되어 있는 제1 데이터의 일부를 출력하는 것을 특징으로 하는 반도체 집적회로장치.
  21. 제20항에 있어서,
    상기 컬럼 셀렉터는 상기 복수의 센스 앰프 및 상기 복수의 비트 선에 접속된 복수의 기록 드라이버를 더 가지며,
    상기 반도체 집적회로장치가 상기 제2 명령을 수신하면, 상기 제2 어드레스에 따라 선택되어 상기 상변화 저항의 더 높은 값 상태에 대응하는 데이터를 유지하는, 상기 복수의 센스 앰프의 일부에 접속된 상기 복수의 기록 드라이버의 일부가 활성화되고,
    상기 반도체 집적회로장치가 사전 충전 동작을 지시하는, 상기 제2 명령에 이웃하는 제4 명령을 수신하면, 상기 제2 어드레스에 따라 선택되어 상기 상변화 저항의 더 낮은 값 상태에 대응하는 데이터를 유지하는, 상기 복수의 센스 앰프의 일부에 접속된 상기 복수의 기록 드라이버의 일부가 활성화되는 것을 특징으로 하는 반도체 집적회로장치.
  22. 제21항에 있어서,
    상기 상변화 저항이 더 높은 값 상태로 설정되면, 상기 기록 드라이버는 제1 기간 동안 제1 전압을 상기 비트 선에 출력하고,
    상기 상변화 저항이 더 낮은 값 상태로 설정되면, 상기 기록 드라이버는 상기 제1 기간보다 더 긴 제2 기간동안 상기 제1 전압보다 더 낮은 제2 전압을 상기 비트 선에 출력하는 것을 특징으로 하는 반도체 집적회로장치.
  23. 제21항에 있어서,
    상기 반도체 집적회로장치가 상기 제4 명령을 수신하면, 상기 복수의 센스 앰프는 상기 상변화 저항의 더 낮은 값 상태에 대응하는 데이터에 관한 기록 동작을 완료한 후 비활성화 상태로 되는 것을 특징으로 하는 반도체 집적회로장치.
  24. 복수의 워드 선;
    상기 복수의 워드 선과 교차하는 복수의 비트 선;
    상기 복수의 워드 선과 상기 복수의 비트 선 사이의 대응하는 교점에 배치된 다수의 메모리 셀;
    각 센스 앰프가 상기 복수의 비트 선 중의 대응하는 하나에 접속되는 복수의 센스 앰프; 및
    상기 복수의 센스 앰프에 접속되는 복수의 기록 드라이버를 포함하며,
    상기 복수의 기록 드라이버의 각 기록 드라이버는 제1 정보를 상기 메모리 셀들의 대응하는 메모리 셀에 기록하는(writing) 제1 기록 스위치와, 제2 정보를 상기 대응하는 메모리 셀들에 기록하는 제2 기록 스위치를 포함하고,
    데이터 입력 싸이클의 하나의 시퀀스(sequence) 동안, 상기 복수의 기록 드라이버에서의 상기 제1 기록 스위치들은 제1 정보를 기록하는 동안 대응하는 시퀀스에서 활성화되며,
    데이터 입력 싸이클의 전체 시퀀스 동안, 상기 복수의 기록 드라이버에서의 상기 제2 기록 스위치들은 제2 정보를 기록하는 동안 한 번 활성화되는 것을 특징으로 하는 반도체 집적회로장치.
  25. 제24항에 있어서,
    상기 각 센스 앰프는,
    상기 메모리 셀을 위한 데이터 또는 외부로부터의 기록 데이터를 유지하는 제1 데이터 유지 회로; 및
    기록 선택 이력을 유지하는 제2 데이터 유지 회로를 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  26. 제24항에 있어서,
    상기 제1 기록 스위치들이 활성화되는 기간은 상기 제2 기록 스위치들이 활성화되는 기간보다 더 짧은 것을 특징으로 하는 반도체 집적회로장치.
  27. 제24항에 있어서,
    상기 제1 기록 스위치들은 제1 기록 신호에 의해, 상기 제1 정보를 상기 메모리 셀에 기록하도록 활성화되고,
    상기 제2 기록 스위치들은 제2 기록 신호에 의해, 상기 제2 정보를 상기 메모리 셀에 기록하도록 활성화되는 것을 특징으로 하는 반도체 집적회로장치.
  28. 제24항에 있어서,
    상기 메모리 셀들의 각각은 불휘발성인 것을 특징으로 하는 반도체 집적회로장치.
  29. 제28항에 있어서,
    상기 메모리 셀들의 각각은 전류의 인가에 의해 저항값을 변경하는 상변화 저항을 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  30. 복수의 제1 워드 선;
    상기 복수의 제1 워드 선과 교차하는 복수의 제1 비트 선;
    일정한 간격으로 내부 어드레스를 생성하는 리프레시(refresh) 어드레스 카운터;
    외부로부터 입력된 외부 입력 어드레스와 상기 리프레시 어드레스 카운터에 의해 생성된 내부 생성 어드레스를 저장하는 리프레시 어드레스 버퍼;
    판독과 기록 동작을 수행하는 때에 상기 내부 생성 어드레스와 상기 리프레시 어드레스 버퍼에 저장되어 있는 상기 입력 어드레스를 비교하는 어드레스 비교기; 및
    상기 복수의 제1 워드 선과 상기 복수의 제1 비트 선 사이의 대응하는 교점에 배치된 다수의 제1 메모리 셀을 포함하는 메모리셀 어레이를 포함하며,
    상기 메모리셀 어레이는 상기 제1 워드 선들과 평행하게 배치된 제2 워드 선과 상기 복수의 제1 비트 선 사이의 대응하는 교점에 배치된 다수의 제2 메모리 셀을 포함하고,
    상기 제2 메모리 셀들은 상기 제1 메모리 셀들을 위한 데이터를 일시적으로 저장하는 것을 특징으로 하는 반도체 집적회로장치.
  31. 제30항에 있어서,
    상기 메모리 셀들의 각각은 불휘발성인 것을 특징으로 하는 반도체 집적회로장치.
  32. 제31항에 있어서,
    상기 메모리 셀들의 각각은 상변화 저항을 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  33. 복수의 제1 워드 선;
    상기 복수의 제1 워드 선과 교차하는 복수의 제1 비트 선; 및
    상기 복수의 제1 워드 선과 상기 복수의 제1 비트 선 사이의 대응하는 교점에 배치된 복수의 제1 메모리 셀을 포함하는 메모리셀 어레이를 포함하며,
    상기 메모리셀 어레이는,
    상기 제1 비트선과 평행하게 배치된 제2 비트 선; 및
    상기 복수의 제1 워드 선과 상기 제2 비트 선 사이의 대응하는 교점에 배치된 다수의 제2 메모리 셀을 포함하고,
    상기 복수의 제1 메모리 셀을 위한 데이터로부터 생성된 제1 체크(check) 비트 데이터가 상기 제2 메모리 셀 속에 기록되는 것을 특징으로 하는 반도체 집적회로장치.
  34. 제33항에 있어서,
    상기 복수의 제1 메모리 셀을 위한 데이터로부터 상기 복수의 제2 메모리 셀을 위한 데이터를 생성하는 인코더 회로; 및
    상기 복수의 제1 메모리 셀을 위한 데이터를 이용하여 상기 제1 메모리 셀을 위한 데이터 및 상기 복수의 제2 메모리 셀을 위한 데이터를 검출하고 에러(error)를 수정하는 디코더 회로를 더 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  35. 제33항에 있어서,
    상기 메모리 셀들의 각각은 불휘발성인 것을 특징으로 하는 반도체 집적회로장치.
  36. 제35항에 있어서,
    상기 메모리 셀들의 각각은 상변화 저항을 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  37. 복수의 워드 선;
    상기 복수의 워드 선과 교차하는 복수의 비트 선;
    상기 복수의 워드 선과 상기 복수의 비트 선의 미리 설정된 교점에 배치된 복수의 메모리 셀;
    상기 복수의 비트 선에 접속되는 복수의 센스 앰프; 및
    상기 복수의 센스 앰프에 접속되며, 각 기록(write) 드라이버가 제1 정보를 대응하는 메모리 셀에 기록하는 제1 기록 스위치 및 제2 정보를 대응하는 상기 메모리 셀에 기록하는 제2 기록 스위치를 포함하는 복수의 기록 드라이버를 포함하며,
    상기 제1 정보를 유지하는 센스 앰프에 접속된 기록 드라이버의 상기 제1 기록 스위치는 4개의 데이터가 데이터 입력 버퍼에 입력된 후에 활성화되고,
    상기 제2 정보를 유지하는 센스 앰프에 접속된 기록 드라이버의 상기 제2 기록 스위치는 사전 충전 동작을 시작하기 전에 상기 제1 기록 스위치가 상기 제1 정보를 기록하도록 활성화시킨 후 활성화되는 것을 특징으로 하는 반도체 집적회로장치.
  38. 제37항에 있어서,
    상기 제1 기록 스위치는 기록 인에이블(enable) 신호의 활성화에 응하여 활성화되고,
    상기 제2 기록 스위치는 액티브 스탠바이(active standby) 사전 충전 신호의 비활성화에 응하여 활성화되며,
    상기 기록 인에이블(enable) 신호는 기록 명령의 입력에 응하여 활성화되고,
    상기 액티브 스탠바이(active standby) 사전 충전 신호는 사전 충전 명령의 입력에 응하여 비활성화되는 것을 특징으로 하는 반도체 집적회로장치.
  39. 제37항에 있어서,
    상기 각 센스 앰프는,
    상기 대응하는 메모리 셀을 위한 데이터 또는 외부로부터의 기록 데이터를 유지하는 제1 데이터 유지 회로; 및
    기록 선택 이력을 유지하는 제2 데이터 유지 회로를 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  40. 제37항에 있어서,
    상기 제1 기록 스위치가 활성화되는 기간은 상기 제2 기록 스위치가 활성화되는 기간보다 더 짧은 것을 특징으로 하는 반도체 집적회로장치.
  41. 제37항에 있어서,
    상기 복수의 메모리 셀은 불휘발성 메모리 셀인 것을 특징으로 하는 반도체 집적회로장치.
  42. 제37항에 있어서,
    상기 각 메모리 셀은 전류의 인가에 의해 저항값을 변경하는 상변화 저항을 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  43. 반도체 장치로서,
    비트 선;
    상기 비트 선에 접속된 복수의 메모리 셀;
    상기 복수의 메모리 셀 중의 하나로부터 독출된 신호와 기준 레벨을 수신하고, 상기 독출된 신호를 증폭하는 센스 앰프;
    상기 비트 선 및 상기 센스 앰프에 접속되며, 데이터를 상기 복수의 메모리 셀 중의 하나에 기록하기 위하여 상기 비트 선을 활성화하는 기록(write) 드라이버; 및
    컬럼(column) 스위치를 통하여 상기 센스 앰프에 접속되는 입/출력선을 포함하며,
    상기 기록 드라이버는 상기 센스 앰프에 유지되는 정보에 따라 상기 비트 선을 활성화하고,
    상기 기록 데이터는 상기 컬럼 스위치를 통하여 상기 입/출력선으로부터 상기 센스 앰프로 전달되고, 상기 증폭된 신호는 상기 컬럼 스위치를 통하여 상기 센스 앰프로부터 상기 입/출력선으로 전달되며,
    상기 컬럼 스위치는 외부로부터 상기 반도체 장치로 입력된 어드레스에 따라 선택되는 것을 특징으로 하는 반도체 장치.
  44. 제43항에 있어서,
    상기 센스 앰프는 상기 비트 선에 접속되는 게이트를 갖는 제1 트랜지스터와, 상기 기준 레벨을 수신하도록 접속되는 게이트를 갖는 제2 트랜지스터 및 상기 제1 및 제2 트랜지스터에 접속되는 교차 결합형 증폭기를 포함하는 것을 특징으로 하는 반도체 장치.
  45. 제44항에 있어서,
    상기 비트 선과 상기 센스 앰프 사이에 접속되는 제3 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 장치.
  46. 비트 선;
    상기 비트 선에 접속된 복수의 메모리 셀;
    상기 복수의 메모리 셀 중의 하나로부터 독출된 신호와 기준 레벨을 수신하고, 상기 독출된 신호를 증폭하는 센스 앰프; 및
    상기 비트 선 및 상기 센스 앰프에 접속되며, 데이터를 상기 복수의 메모리 셀 중의 하나에 기록하기 위하여 상기 비트 선을 활성화하는 기록(write) 드라이버를 포함하며,
    상기 기록 드라이버는 상기 센스 앰프에 유지되는 정보에 따라 상기 비트 선을 활성화하고,
    상기 센스 앰프는 상기 비트 선에 접속되는 게이트를 갖는 제1 트랜지스터와, 상기 기준 레벨을 수신하도록 접속되는 게이트를 갖는 제2 트랜지스터 및 상기 제1 및 제2 트랜지스터에 접속되는 교차 결합형 증폭기를 포함하며,
    제3 트랜지스터가 상기 비트 선과 상기 센스 앰프 사이에 접속되고,
    상기 제3 트랜지스터의 게이트는 비트 선 분리 신호를 수신하며,
    상기 비트 선과 상기 센스 앰프는, 상기 복수의 메모리 셀 중의 하나가 선택된 다음, 상기 센스 앰프가 상기 복수의 메모리 셀 중의 하나로부터 독출된 신호를 증폭하도록 활성화된 후 상기 비트 선 분리 신호에 의해 분리되는 것을 특징으로 하는 반도체 장치.
  47. 비트 선;
    상기 비트 선에 접속된 복수의 메모리 셀;
    상기 복수의 메모리 셀 중의 하나로부터 독출된 신호와 기준 레벨을 수신하고, 상기 독출된 신호를 증폭하는 센스 앰프; 및
    상기 비트 선 및 상기 센스 앰프에 접속되며, 데이터를 상기 복수의 메모리 셀 중의 하나에 기록하기 위하여 상기 비트 선을 활성화하는 기록(write) 드라이버를 포함하며,
    상기 기록 드라이버는 상기 센스 앰프에 유지되는 정보에 따라 상기 비트 선을 활성화하고,
    상기 기록 드라이버는 상기 센스 앰프가 제1 정보를 유지하는 경우 상기 비트 선을 제1 전위로 활성화하며,
    상기 기록 드라이버는 상기 센스 앰프가 상기 제1 정보와는 다른 제2 정보를 유지하는 경우 상기 비트 선을 상기 제1 전위보다 더 낮은 제2 전위로 활성화하는 것을 특징으로 하는 반도체 장치.
  48. 제47항에 있어서,
    상기 기록 드라이버는 상기 센스 앰프가 상기 제1 정보를 유지하면 제1 기간 동안 상기 비트 선을 활성화하고,
    상기 기록 드라이버는 상기 센스 앰프가 상기 제2 정보를 유지하면 상기 제1 기간 보다 더 긴 제2 기간 동안 상기 비트 선을 활성화하는 것을 특징으로 하는 반도체 장치.
  49. 제43항에 있어서,
    상기 복수의 메모리 셀의 각각은 상변화 요소를 갖는 것을 특징으로 하는 반도체 장치.
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