KR100610008B1 - 버스트 리드동작에 적합한 상변화 메모리 장치 및 그에따른 데이터 리딩방법 - Google Patents

버스트 리드동작에 적합한 상변화 메모리 장치 및 그에따른 데이터 리딩방법 Download PDF

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Abstract

버스트 리드동작에 적합한 상변화 메모리 장치 및 그에 따른 데이터 리딩방법이 개시되어 있다. 본 발명의 상변화 메모리 장치는, 복수의 비트라인 및 복수의 워드라인과; 상기 복수의 비트라인과 복수의 워드라인의 교차점 마다 연결된 복수의 상변화 메모리 셀을 포함하는 메모리 셀 어레이 블록과; 상기 비트라인들에 각기 대응적으로 연결되며, 버스트 리드 동작을 위해 동일 워드라인에 연결된 메모리 셀들의 데이터를 한꺼번에 래치한 후, 순차로 변경되는 컬럼 어드레스에 응답하여 상기 래치된 데이터를 연속적으로 제공하는 센스앰프 동작블록을 구비한다. 본 발명의 상변화 메모리 장치에 따르면, 버스트 리드 동작이 지원되어 상변화 메모리 장치의 리드 동작 퍼포먼스가 개선되는 장점이 있다.
상변화 메모리, 센스앰프, 리드 동작, 버스트 리드

Description

버스트 리드동작에 적합한 상변화 메모리 장치 및 그에 따른 데이터 리딩방법{Phase change memory device for use in burst read operation and data reading method therefor}
도 1은 통상적인 상변화 메모리 셀의 회로도,
도 2는 도 1중 상변화 물질의 시간 대 온도에 따른 상변화 특성 그래프도,
도 3은 통상적인 디램(DRAM)에서의 메모리 코어회로를 보여주는 도면,
도 4는 본 발명의 실시 예에 따라 상변화 메모리 장치에서의 메모리 코어회로를 보여주는 도면,
도 5는 도 4중 일부 회로에 대한 상세를 보여주는 도면,
도 6은 도 5중 센스앰프 블록의 구체도, 및
도 7은 도 5에 따른 리드 동작관련 타이밍도.
본 발명은 반도체 메모리에 관한 것으로, 특히 버스트 리드동작에 적합한 상 변화 메모리 장치 및 그에 따른 데이터 리딩방법에 관한 것이다.
통상적으로, 상변화 물질(phase change material)을 두 물리적 상태들 중의 하나로 세팅하는 것에 의해, 상변화 물질로 구성된 상변화 메모리 셀 내에 데이터가 저장될 수 있다. 예를 들면, 상변화 물질의 제1 물리적 상태는 고 저항상태를 포함할 수 있고, 제2 물리적 상태는 저 저항상태를 포함할 수 있다. 여기서, 상기 고 저항상태가 바이너리 1을 표현하는 경우에 상기 저 저항상태는 바이너리 0을 표현할 수 있다.
그러한 상변화 메모리 셀을 복수로 갖는 상변화 메모리 장치(PRAM:Phase change Random Access Memory)는 일반적으로, 온도변화에 따른 상전이(phase transition)에 의해 저항이 변화되어지는 것을 이용하여 만들어 진다. 그러한 상변화 메모리 장치가 컴퓨터 등과 같은 전자적 시스템 내에 채용될 경우에, 전원의 공급이 중단되더라도 상기 상변화 메모리 장치내의 메모리 셀에 저장된 데이터는 상기 상변화 물질의 특성에 기인하여 멸실되지 않는다. 즉, 상기 상변화 메모리 장치는 디램과는 달리 불휘발성 메모리인 것이다. 더구나, 고속 동작 및 저소비 전력 특성은 상기 상변화 메모리 장치가 갖는 또 다른 장점으로 부각된다.
통상적인 상변화 메모리 셀(C)은 도 1에서 보여지는 바와 같이, 워드라인(WL)에 연결된 하나의 억세스 트랜지스터(AT)와 비트라인(BL)에 연결된 하나의 가변저항체(GST)로 구성된다. 비록 도면에서 상기 가변 저항체(GST)는 비트라인(BL)과 연결되어 있지만, 사안이 다를 경우에 상기 가변 저항체(GST)는 상기 억세스 트랜지스터(AT)의 소오스 단자와 그라운드 전압(GND)사이에 연결될 수도 있다.
상기 가변 저항체(GST)는 온도 및 히팅시간에 따라 상(phase)이 결정(crystalline)상태 또는 비정질(amorphous)상태로 변화됨으로써 저항값이 변화되는 상변화 물질(phase change material)로서, 예컨대 GexSbyTez(이하, GST)등으로 구성될 수 있다. 상기 가변 저항체(GST)는 비정질 상태에서 결정화상태로 변화함에 따라 비저항이 약 1000배 정도로 변화되는 것으로 알려져 있다. 여기서, 상기 가변 저항체(GST)로 구성된 메모리 셀을 형성하는 기술들 중 하나는 이현(Heon Lee)외 다수에게 2003년 8월 12일자로 특허허여된 미국특허번호 6,605,821호에 개시되어 있다.
상기 가변 저항체(GST)를 가열하는 방법으로서는, 레이저빔을 이용하는 방법과 전류를 이용하는 방법 등이 알려져 있는데, 메모리 칩의 구현용이성 측면에서 전류를 이용하는 방법이 선호된다. 전류를 이용하는 방법을 적용 시, 전류 펄스들이 데이터 라이팅을 위해 비트라인(BL)에 제공된다. 결국, 상기 가변 저항체(GST)는 전류의 세기(magnitude) 및 전류의 인가시간에 따라 발생되는 주울열(joule heating)에 의해 결정화 상태 또는 비정질 상태로 된다. 여기서, 상기 가변 저항체(GST)의 상태가 비정질화 상태에서 결정화 상태로 바뀌는 경우를 셋(SET)이라고 정의하면, 결정화 상태에서 비정질화 상태로 다시 바뀌는 경우는 리셋(RESET)으로 정의될 수 있다.
상기한 PRAM에서 라이트 및 리드 동작을 설명하면 다음과 같다. 먼저, PRAM의 라이트 동작은 도 2의 상변화 특성 그래프에 의존하여 수행된다. 도 2는 도 1에 서 보여지는 상변화 물질인 가변 저항체(GST)의 시간 대 온도에 따른 상변화 특성을 보여준다. 도면에서, 가로축은 시간(time)을 나타내며, 세로축은 온도(T)를 나타낸다. 먼저, 메모리 셀 어레이내의 첫 번째 워드라인과 첫 번째 비트라인 사이에 연결된 상변화 메모리 셀에 라이트 데이터를 저장하는 경우라고 가정하면, 도시되지 아니한 메인 디코더의 로우 디코딩 동작에 의해 상기 첫 번째 워드라인이 활성화된다. 한편, 컬럼 패스 및 컬럼 디코더의 컬럼 디코딩 동작에 의해 상기 첫 번째 비트라인이 선택된다. 또한, 데이터 입력 버퍼를 통해 인가되는 라이트 데이터는 라이트 드라이버에 제공된다. 상기 라이트 드라이버는 상기 라이트 데이터가 논리 1인 경우에 도 2의 펄스 폭(T1)을 갖는 리셋 전류 펄스를 첫 번째 비트라인에 인가한다. 상기 리셋 전류 펄스가 상기 첫 번째 비트라인에 인가되면, 선택된 상변화 메모리 셀의 가변 저항체(GST)는 도 2의 온도 그래프(SP)를 따르는 온도를 받게 되어 리셋된다. 따라서, 리셋된 메모리 셀은 고저항 상태를 가지므로, 데이터 1을 저장하고 있는 메모리 셀로서 기능할 수 있다. 결국, 라이트 동작(또는 프로그램 동작)에서 정보 "1"의 저장은, 도 2에서의 그래프(SP)와 같이 GST 박막을 용융점(melting temperature,Tm) 이상으로 가열한 뒤 급속히 냉각(quenching)을 시켜 GST가 비정질 상태로 변화되도록 함에 의해 달성된다.
또한, 정보 "0"의 저장은 도 2의 그래프(RP)에서와 같이 GST를 결정화 온도(crystallization temperature,Tx) 이상 용융점 이하로 일정시간 가열한 뒤 냉각을 시켜, 상기 GST가 결정화 형태로 변화되도록 함에 의해 달성된다.
종래기술로서, 상변화 메모리 장치에서 라이트 동작을 수행하는 기술의 예는 로레이(Lowrey)외 다수에게 2003년 4월 8일자로 특허 허여된 미국특허번호 6,545,907호에 개시되어 있다. 상기 로레이 특허에는 라이트 전류로서의 리셋펄스와 셋펄스로써 라이트 동작을 수행하는 방법이 개시되어 있다.
PRAM의 리드 동작이 이하에서 설명된다. 워드라인과 비트라인의 선택동작에 의해 첫 번째 워드라인과 첫 번째 비트라인이 선택된 경우에, 데이터 1 또는 0으로서 메모리 셀에 라이팅된 데이터는 첫 번째 비트라인을 통해 리드된다. 예를 들어, 데이터 1이 저장된 경우에 선택된 메모리 셀은 고저항 상태로 되어 있으므로, 도 1에서 보여지는 바와 같이 비트라인(BL)에서 접지로 흐르는 셀 관통 전류의 레벨은 상대적으로 낮다. 반대로, 데이터 0이 저장된 경우에 상기 메모리 셀은 저저항 상태이므로 상기 셀 관통 전류의 레벨은 상대적으로 높다. 따라서, 상기 셀 관통 전류에 의한 전류 변화를 감지하는 전류 센스앰프를 상기 비트라인(BL)에 연결하여 구동시키는 것에 의해, 상기 메모리 셀에 저장된 데이터가 1 인지 0인지 판독된다. 여기서, GST 상태가 변할 경우에 메모리 셀에 정보는 멸실된다. 따라서, 이를 방지하기 위해서는 메모리 셀의 양단에 걸어주는 전압 레벨이 결정화 온도보다 낮은 열에너지가 걸릴 만큼의 값으로서 설정될 필요가 있다. 결국, 논리 레벨 1 또는 0으로 리드된 데이터는 미도시된 컬럼 패스 및 컬럼 디코더를 거쳐 장치의 외부로 출력될 수 있다.
종래기술로서 상변화 메모리 셀로부터 데이터를 리드하는 회로기술들 중 하나는 로레이(Lowrey)외 다수에게 2003년 8월 19일자로 특허허여된 미국특허번호 6,608,773호에 개시되어 있다.
한편, 고속동작을 하는 메모리의 경우에 버스트 리드 동작이 선호되어진다. 디램의 버스트 리드 동작에서, 선택된 워드라인에 연결된 메모리 셀들의 데이터는 한꺼 번에 래치되고, 래치된 데이터는 순차적으로 변화되는 컬럼 어드레스(column address)에 의해 출력되기 때문에 데이터의 고속 출력동작이 이루어진다.
상기 선행 특허의 구조에서는 버스트 리드동작이 수행되기 어렵기 때문에 고속동작에 적합하지 않은 문제점이 있다. 따라서, PRAM의 경우에도 그러한 버스트 리드(burst read)동작을 효과적으로 수행할 수 있는 메모리 코어(core)회로의 아키텍쳐가 요구된다. 여기서, 메모리 코어 회로는 메모리 셀 어레이 및 센스 앰프(sense amp)의 구성을 포함하는 의미이다.
본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 상변화 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 버스트 리드동작에 적합한 상변화 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 버스트 리드동작을 갖는 상변화 메모리 장치에서의 데이터 리딩방법을 제공함에 있다.
상기한 목적들 및 타의 목적을 달성하기 위한 본 발명의 예시적 구체화(embodiment)에 따라, 상변화 메모리 장치는, 복수의 비트라인 및 복수의 워드라인과; 상기 복수의 비트라인과 복수의 워드라인의 교차점 마다 연결된 복수의 상변화 메모리 셀을 포함하는 메모리 셀 어레이 블록과; 상기 비트라인들에 각기 대응적으로 연결되며, 버스트 리드 동작을 위해 동일 워드라인에 연결된 메모리 셀들의 데이터를 한꺼번에 래치한 후, 순차로 변경되는 컬럼 어드레스에 응답하여 상기 래치된 데이터를 연속적으로 제공하는 센스앰프 동작블록을 구비한다.
바람직하기로, 상기 센스앰프 동작블록을 구성하는 센스앰프는 각각의 비트라인마다 대응적으로 연결되며, 상기 센스앰프는 상기 메모리 셀 어레이 블록 사이에 두줄로 배치될 수 있다. 또한, 상기 센스앰프에 인가되는 센싱 기준전압은 외부에서 인가되는 기준전압일 수 있으며, 하프 전원전압의 레벨로 설정될 수 있다. 상기 센싱 기준전압은 상기 센스 앰프가 활성화된 후에는 상기 센스 앰프에 인가되지 않게 된다.
본 발명의 다른 양상에 따라, 복수의 비트라인 및 복수의 워드라인과, 상기 복수의 비트라인과 복수의 워드라인의 교차점 마다 연결된 복수의 상변화 메모리 셀을 포함하는 메모리 셀 어레이 블록과, 상기 비트라인들에 각기 대응적으로 연결된 센스앰프 동작블록을 구비한 상변화 메모리 장치에서의 데이터 리드방법은,
상기 복수의 워드라인들중 하나의 워드라인을 선택하는 단계와;
상기 선택된 워드라인에 연결된 메모리 셀들의 데이터를 한꺼번에 래치하는 단계와;
순차로 변경되는 컬럼 어드레스에 대응하여 상기 래치된 데이터를 리드 동작 사이클 내에서 연속적으로 출력하는 단계를 가진다.
상기한 구성에 따르면, 버스트 리드 동작이 달성되어 상변화 메모리 장치의 리드 동작 퍼포먼스가 개선된다.
상기한 본 발명의 목적들 및 타의 목적들, 특징, 그리고 이점들은, 첨부된 도면들을 참조하여 이하에서 기술되는 본 발명의 상세하고 바람직한 실시예들의 설명에 의해 보다 명확해질 것이다. 도면들 내에서 서로 동일 내지 유사한 부분들은 설명 및 이해의 편의상 동일 내지 유사한 참조부호들로 기재됨을 주목(note)하여야 한다.
먼저, 통상적인 디램에서 버스트 리드동작을 수행하는 메모리 코어회로의 구조가, 본 발명에 대한 철저한 이해를 제공할 의도로, 이하에서 설명된다. 버스트 리드동작을 위한 디램의 일반적 회로구조는, 동일한 워드라인을 공유하는 메모리 셀들의 데이터가 래치기능을 갖는 각각의 센스앰프 내에 한꺼번에 래치되도록 하는 구조이다. 도 3에는 통상적인 디램(DRAM)에서의 메모리 코어회로가 보여진다.
도 3을 참조하면, DRAM 셀 어레이 블록들(8,10,12)과 센스앰프들(20,21,22,23)간의 연결관계가 보여진다. 도면에서는, 4개의 비트라인 피치당 하나의 센스앰프(이하 "SA")가 배치될 정도로 DRAM 셀의 사이즈가 예를 들어 설정된 것이다. 하나의 SA(22)를 중심으로 보면, SA(22)는 좌우 양쪽에 위치한 두개의 메모리 셀 어레이 블록(10,12)에 의하여 공유된다. 또한, 메모리 셀 어레이 블록(10)을 중심으로 보면, SA들(20,21)은 좌측에, SA들(22,23)은 우측에 배치되며, 센스앰프들(20,22) 각각은 대응되는 비트라인 쌍(BLk 와 BLl, BLi 와 BLj)에 연결되어 있다.
도 3의 구조에서는, 워드라인(WL)과 비트라인 쌍의 교차점들 중에서 특정한 교차점들에는 메모리 셀이 연결되어 있지 않음을 알 수 있다. 이에 따라, 임의의 워드라인(WL)이 선택 되었을 때, 선택된 워드라인(WL)과 비트라인(BLi)의 교차점에는 메모리 셀이 존재하고, 상기 선택된 워드라인(WL)과 상보 비트라인(BLj)의 교차점에는 메모리 셀이 존재하지 않는다. 이 경우에, 메모리 셀이 연결되어 있지 않은 상보 비트라인(BLj)은 대응되는 SA가 비트라인(BLi)의 전압 레벨을 감지하는데 필요한 기준(reference)전압라인으로서의 역할을 하게된다. 상기한 바와 같은 배치구조에 의해 동일 워드라인에 연결된 메모리 셀들의 데이터는 각기 대응되는 센스앰프에 의해 감지증폭된 후 래치된다. 그러므로, 각각의 센스앰프에 래치된 데이터는 컬럼 어드레스 만을 변화시킴에 의해 동일 출력 사이클 내에서 한꺼번에 출력되므로, DRAM에서의 버스트 리드 동작이 구현된다.
본 발명의 발명자들은 상기한 바와 같은 디램의 버스트 리드동작을 어떻게 하면 PRAM에서도 적용할 수 있을 까 하는 것에 관하여 오랫동안 골몰해왔다. 그 결과로서, 도 4에서와 같은 상변화 메모리 장치에서의 메모리 코어회로를 하나의 예로서 마침내 창작하였다.
도 4는 본 발명의 실시 예에 따라 상변화 메모리 장치에서의 메모리 코어회로를 보인 것이다. 도면을 참조하면, PRAM 셀 어레이 블록들(9,11,13)과 센스앰프들(30-37)간의 연결관계가 보여진다. 도면에서, PRAM 셀 사이즈도 DRAM 셀과 거의 같다고 가정할 때, 하나의 SA의 폭은 4개의 비트라인 피치(bit line pitch)에 대응되는 사이즈를 가질 수 있다. 상기 PRAM 셀 어레이 블록들(9,11,13)내에서 워드라인들과 비트라인들의 모든 교차점에는 상변화 메모리 셀(MC)이 연결된다. 도면에서는 생략되어 있지만, 상기 워드라인들은 로우(row) 어드레스를 디코딩하는 로우 디코딩부의 출력에 통상적으로 연결되어 있다.
도 4의 PRAM의 메모리 코어회로구조에서는 도 3의 구조와는 명백히 달리, 워드라인들과 비트라인들의 교차점 마다 하나의 상변화 메모리 메모리 셀이 대응연결 되어 있고, 각각의 비트라인 마다 하나의 SA가 대응적으로 연결되어있다. 따라서 도 4의 경우에는, 비트라인 두 개당 한 개의 SA가 연결된 DRAM 의 메모리 코어회로를 나타내는 도 3에 비해, 한 셀 어레이 블록당 필요한 SA의 개수는 두 배가 된다. 그러므로, SA가 셀 어레이 블록 사이에 두 줄로 배치된다. 상기 SA들의 기준 전압은, 도 3에서 프리차아지(precharge)된 상보 비트라인의 전압을 기준 전압으로서 이용하는 DRAM의 경우와는 달리, 외부의 인가전압이 기준전압(Vref)으로 사용되며, 그 전압 레벨은 예를 들어 하프 전원전압이 될 수 있다.
도 4에서 리드 동작에 관련된 또 다른 회로들은 문자부호 A로서 동일하게 라벨링된 비트라인 프리 디스차아지 부(41-46), 문자부호 C로서 라벨링된 클램프 부(60,61), 문자부호 D 및 B로서 라벨링된 전류 공급 및 센싱 라인 프리 디스차아지부(51,52)를 포함한다.
도 5는 도 4중 PRAM 셀 어레이 블록들(11,13)과 센스앰프들(34,35)사이의 상세회로를 보여준다. 도 5를 참조하면, 도 4에서 SA 블록의 구체적 구성과 주위의 PRAM 셀들과의 와이어링 관계가 나타나 있다. 도 5에서 SA 수행 블록은 SA(38: 34,35)를 기본적으로 포함함은 물론, 셀 어레이 블록의 선택, 셀 데이터의 읽기 및 쓰기 등의 동작과 관련된 회로들을 모두 포함한다. 따라서, SA 수행블록은 도 4 및 도 5에서 보여지는 바와 같이, 비트라인과 센싱라인을 프리 디스차아지(pre-discharge)하기 위한 프리 디스차아지 부(A, B), 클램프 부(Clamp part:C), 메모리 셀에 리딩과 라이팅 전류를 공급하는 전류 공급부(D), 셀에 저장된 데이터를 감지한 결과로서의 증폭된 전압값을 출력하는 센스 앰프(34,35), 및 외부 전압원 들을 포함한다.
도 5에서 나타낸 상기 센스 앰프(34,35)의 내부구성에 관한 구체회로는 도 6에 보여진다. 도 5중 센스앰프 블록의 구체를 보인 도 6을 참조하면, 센스 앰프(34)는 엔형 모오스 트랜지스터들(N2,N3)과 피형 모오스 트랜지스터들(P1,P2)로 구성되어 인버터 래치를 형성하고, 센스 앰프(35)는 엔형 모오스 트랜지스터들(N8,N9)과 피형 모오스 트랜지스터들(P5,P6)로 구성되어 인버터 래치를 형성한다.
상기한 바와 같이 PRAM 메모리 코어회로의 구성에 따른 버스트 리드동작은 도 7을 주로 참조로 이하에서 설명된다. 도 7은 도 5에 따른 리드 동작관련 타이밍도로서, 도 5의 각 신호들의 부호와 일치되게 표시되어 있다.
도 7을 참조하면, 리드 동작에 관련된 콘트롤 신호들(control signals)과 센싱 노드들(sensing nodes)의 전압 파형이 보여진다. PRAM이 리드 동작 모드로 진입되기 이전에는, PG와 PEQ 신호는 각기 하이레벨로 인에이블(enable)된다. 이에 따라 비트라인(BL)과 센싱 노드(SEN)는 각각 그라운드 레벨로 프리 디스차아지(pre-discharge)된다. 리드 동작 모드로의 진입은 상기 프리 디스차아지 신호들인 PEQ 와 PG가 각기 로우 레벨로 디세이블되면서 시작된다. 입력된 로우 어드레스에 대응되는 워드라인(WLm)이 선택되면, 상변화 메모리 셀을 구성하는 억세스 트랜지스터(AT)가 턴온된다. 이에 따라 비트라인(BL)에 연결된 메모리 셀의 가변 저항체(GST)와 접지(GND)간에는 전류경로가 형성된다. 여기서, 예를 들어 도 5의 좌측 상단의 메모리 셀이 선택된 경우라고 가정한다. 신호 BIASB와 신호 CLMPm 가 적절한 레벨로 인에이블되어, 전류 공급부(D)내의 바이어스 트랜지스터들(M5,M6)이 턴온된다. 따라서, 적절한 양의 전류가 전류 경로에 공급되어 센싱 노드(SEN)에는 전압레벨이 디벨롭된다. 상기 디벨롭 되는 전압레벨은 상기 메모리 셀의 가변 저항체(GST)의 저항 상태에 의존된다. 여기서, 상기 신호 CLMPm 에 의해 인에이블되는 클램프 트랜지스터(clamp transistor)들(M3,M4)은 턴온된다. 이에 따라 도 5내의 SA(38)중 센스앰프(34)와 선택된 셀 어레이 블록(11)간에는 전기적 연결이 이루어진다. 한편, 신호 CLMPn 에 응답하는 클램프 트랜지스터들은 턴오프되어, 상기 SA(38)중 센스앰프(35)와 미선택된 셀 어레이 블록(13)간에는 전기적 연결이 차단된다. 결국, 클램프 부(C)는 센스앰프와 셀 어레이 블록간을 전기적으로 스위칭하는 역할을 하며, 또한 선택된 셀 어레이 블록의 비트라인(BL)전압이 특정한 전압 레벨(예, 0.5 V)이상으로 높아지지 않도록 하는 기능도 수행한다. 후자의 기능을 위해 신호 CLMP 의 신호레벨은 적절히 설정되는 것이 바람직하다.
상기 BIASB의 신호 레벨은 셀에 흐르는 전류량과 센싱 노드(SEN)의 전압 레벨을 결정하는데 기여하므로, 적절히 조절되는 것이 필요하다. 예를 들어, 선택된 메모리 셀이 상대적으로 높은 저항 값(RESET 상태, 데이터 1)을 가지는 경우에 상기 센싱 노드(SEN)에 나타나는 전압이 기준 전압레벨 예컨대 하프 전원전압( Vcc/2)보다 높은 레벨이 되도록 상기 신호 BIAS의 레벨은 설정된다. 한편, 선택된 메모리 셀이 상대적으로 낮은 저항값(SET상태, 데이터 0)을 가지는 경우에 상기 센싱 노드(SEN)에 나타나는 전압이 상기 하프 전원전압보다 낮은 레벨이 되도록 상기 신호 BIAS의 레벨이 설정된다. 도 7에서는 인에이블 상태에서 상기 신호 BIAS의 레벨이 그라운드 레벨과 전원전압 사이에 설정된 것이 보여진다.
상기 SA(38)중 상기한 가정에 따라 활성화 되는 센스앰프(34)의 동작이 설명 된다. 먼저, 상기 SA(34)의 증폭 동작은, 상기 센싱 노드(SEN,NO1)에 나타나는 전압의 레벨이 기준전압의 레벨보다 높을 경우에 센싱 노드(SEN)에 나타난 전압을 전원전압(Vcc)의 레벨로 끌어올려 주는 동작과, 상기 센싱 노드(SEN)에 나타나는 전압의 레벨이 기준전압의 레벨보다 낮을 경우에 센싱 노드(SEN)에 나타난 전압을 그라운드 레벨로 강하 시켜주는 동작을 모두 포함한다.
SA(34)에 연결된 센싱 노드(SEN,NO1)의 전압레벨이 도 7의 타이밍도에서와 같이 일정한 레벨에 도달되는 시점에서, 신호 LA, LAB가 각기 하이와 로우레벨로서 제공된다. 이에 따라, 도 6에서 보여지는 엔형 및 피형 트랜지스터들(N5,P3)이 턴온되어 SA(34)는 활성화된다. 따라서, 도 5의 센싱 노드(SEN)의 전압레벨은 CMOS 레벨로서 전원전압(VCC)까지 증폭되고, 그 증폭된 전압의 레벨은 센스앰프(34)의 래치 동작에 의해 래치된다. 한편, 래치동작과 동시에 도 6의 기준전압 스위칭 트랜지스터(N4)가 턴오프되므로, SA(34)의 기준 전압노드(NO2)에는 기준전압(Vref)인 하프 전원전압이 인가되지 않게 된다. 즉, 기준전압과의 연결이 차단된다. 이에 따라 기준 전압 노드(NO2)는 플로팅 되므로, 센싱 노드(NO1)의 레벨과는 반대의 레벨인 로우 레벨로 변하게 된다.
상기한 바와 같이, 동일 워드라인에 연결된 모든 메모리 셀들의 데이터가 각기 대응되는 센스앰프에 동시에 래치되도록 한 후에, 컬럼 어드레스를 인가하면, 컬럼 디코더에 의해 대응되는 컬럼 선택라인(CSL)이 도 7의 파형과 같이 선택되어지고, 대응되는 센스앰프에 저장된 데이터가 데이터 라인(I/O-i)을 통해 외부로 출력된다. 이때, 로우 어드레스의 액티브 상태를 그대로 유지시킨 상태에서, 컬럼 어 드레스를 클럭에 맞추어 순차로 바꾸어 주면, 래치된 데이터가 순차로 출력된다. 따라서, 버스트 리드(burst read)동작이 달성된다.
상술한 바와 같이, 본 발명의 실시 예는 도면을 기준으로 예를 들어 기술되었지만 이에 한정되지 않으며 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명이 속하는 기술분야에서 통상의 지식을 갖는 자에 의해 다양한 변화와 변경이 가능함은 물론이다. 예를 들어, 센스 앰프 내부의 회로구성을 다르게 구현할 수 있음은 물론이다.
상술한 바와 같이 본 발명에 따르면, 버스트 리드 동작이 수행되어 데이터가 고속으로 출력되는 효과가 있다. 따라서, 상변화 메모리 장치의 리드동작 퍼포먼스가 개선되는 장점이 있다.

Claims (8)

  1. 복수의 비트라인과 상보 비트라인 및 복수의 워드라인과;
    상기 복수의 비트라인과 복수의 워드라인의 교차점 마다 연결된 복수의 상변화 메모리 셀을 포함하여 임의의 워드라인과 비트라인 사이 및 상기 임의의 워드라인과 상보 비트라인 사이에 모두 상변화 메모리 셀이 배치되는 구조의 메모리 셀 어레이 블록과;
    상기 비트라인 마다 연결되어 상기 셀 어레이 블록과 상기 셀 어레이 블록의 인접 셀 어레이 블록에 선택적으로 공유되는 제1 센스앰프와, 상기 제1 센스앰프에 인접 배치되어 인가되는 센싱 기준전압을 공유하고 상기 상보 비트라인 마다 연결되어 상기 셀 어레이 블록과 상기 인접 셀 어레이 블록에 선택적으로 공유되는 제2 센스앰프를 가지며, 버스트 리드 동작 명령에 응답하여 동일 워드라인에 연결된 메모리 셀들의 데이터를 복수의 상기 제1 센스앰프나 복수의 상기 제2 센스앰프를 통해 한꺼번에 래치한 후, 순차로 변경되는 컬럼 어드레스에 응답하여 상기 래치된 데이터를 연속적으로 제공하는 센스앰프 동작블록을 구비함을 특징으로 하는 상변화 메모리 장치.
  2. (삭제)
  3. 제1항에 있어서, 상기 제1,2 센스앰프들은 상기 메모리 셀 어레이 블록 사이에 두줄로 배치됨을 특징으로 하는 상변화 메모리 장치.
  4. 제3항에 있어서, 상기 제1,2 센스앰프들에 인가되는 센싱 기준전압은 외부에서 인가되는 기준전압임을 특징으로 하는 상변화 메모리 장치.
  5. 제4항에 있어서, 상기 센싱 기준전압은 하프 전원전압의 레벨임을 특징으로 하는 상변화 메모리 장치.
  6. 제4항에 있어서, 상기 센싱 기준전압은 상기 센스 앰프가 활성화된 후에는 상기 센스 앰프에 인가되지 않음을 특징으로 하는 상변화 메모리 장치.
  7. 제1항에 있어서, 상기 상변화 메모리 셀은 GexSbyTez 으로 구성된 상변화 물질을 포함함을 특징으로 하는 상변화 메모리 장치.
  8. 복수의 비트라인과 상보 비트라인 및 복수의 워드라인과; 상기 복수의 비트라인과 복수의 워드라인의 교차점 마다 연결된 복수의 상변화 메모리 셀을 포함하여 임의의 워드라인과 비트라인 사이 및 상기 임의의 워드라인과 상보 비트라인 사이에 모두 상변화 메모리 셀이 배치되는 구조의 메모리 셀 어레이 블록과; 상기 비트라인 마다 연결되어 상기 셀 어레이 블록과 상기 셀 어레이 블록의 인접 셀 어레이 블록에 공유되는 제1 센스앰프와, 상기 제1 센스앰프에 인접 배치되어 센싱 기준전압을 공유하고 상기 상보 비트라인 마다 연결되어 상기 셀 어레이 블록과 상기 인접 셀 어레이 블록에 공유되는 제2 센스앰프를 가지는 센스앰프 동작블록을 구비한 상변화 메모리 장치에서의 데이터 리드방법에 있어서:
    상기 복수의 워드라인들중 하나의 워드라인을 선택하는 단계와;
    상기 선택된 워드라인에 연결된 메모리 셀들의 데이터를 한꺼번에 래치하는 단계와;
    순차로 변경되는 컬럼 어드레스에 대응하여 상기 래치된 데이터를 리드 동작 사이클 내에서 연속적으로 출력하는 단계를 가짐을 특징으로 하는 방법.
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