JP5257598B2 - 磁気ランダムアクセスメモリ及びその動作方法 - Google Patents

Description

本発明は、磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）及びその動作方法に関する。特に、本発明は、複数のポートを有するＭＲＡＭ及びその動作方法に関する。

現在のシステムＬＳＩでは、性能を効率よく最大限に引き出すために、様々なタイプのメモリマクロが使用されている。例えば、大容量が要求される用途には、ＤＲＡＭマクロやフラッシュメモリマクロ等のセル面積が小さいメモリマクロが使用される。特に、不揮発性のフラッシュメモリは、プログラムの格納に使用されることが多い。一方、ある程度の高速動作が要求されるワーク領域には、シングルポートＳＲＡＭマクロが使用されることが多い。更なる高速動作が要求されるキャッシュ等には、マルチポートＳＲＡＭマクロが使用される。典型的には、マルチポートＳＲＡＭは２個のデータ入出力ポートを有する２ポートＳＲＡＭである。それら２個のデータ入出力ポートを用いることによって、異なる２つのメモリセルに対してデータ書き込みとデータ読み出しを同時並行に実行することができる。このように、マルチポートＳＲＡＭは、超高速動作に適している（特許文献１、特許文献２参照）。

また、不揮発性メモリの一種としてＭＲＡＭが知られている。ＭＲＡＭは、ＳＲＡＭと同等の高速動作が可能であり、且つ、その書き換え回数に制限が無いという特徴を有する。従って、上述のＳＲＡＭマクロをＭＲＡＭマクロで置き換えることにより、システムＬＳＩ内のメモリ全てを不揮発化できる可能性がある。その場合、非動作状態の一部の機能ブロックへの電力供給を遮断したり、スタンバイ時にチップへの電力供給を遮断したりすることが可能となり、消費電力の格段の低減が期待される。

このような観点から、ＳＲＡＭと同等の動作速度を有する高速ＭＲＡＭが期待されている。特に、マルチポートＳＲＡＭマクロと同様に複数のポートを有するマルチポートＭＲＡＭマクロが望まれている（特許文献３、特許文献４参照）。全てのＳＲＡＭをＭＲＡＭで置き換えるためには、数１００ＭＨｚ以上で動作可能な超高速のマルチポートＭＲＡＭマクロが好ましい。

図１は、特許文献４に開示されている、超高速の２ポートＭＲＡＭマクロに対応した磁気メモリセル１０を示している。この磁気メモリセル１０は、ライトワード線ＷＷＬ、ライトビット線ＷＢＬ，／ＷＢＬ、リードワード線ＲＷＬ、及びリードビット線ＲＢＬに接続されている。このうちライトワード線ＷＷＬとライトビット線ＷＢＬ，／ＷＢＬがライトポートに対応しており、リードワード線ＲＷＬ及びリードビット線ＲＢＬがリードポートに対応している。そして、ライトポートを用いることによってデータ書き込みが可能であり、リードポートを用いることによってデータ読み出しが可能である。

より詳細には、磁気メモリセル１０は、磁気抵抗素子１１、１２、セルノード１３、書き込みトランジスタＭＷ１、ＭＷ２、及び出力素子１５を備えている。出力素子１５は、信号増幅用のインバータ１６と読み出しトランジスタＭＲ１を含んでいる。インバータ１６は、トランジスタＭＲ２、ＭＲ３で構成されている。このように、図１で示される磁気メモリセル１０は、５つのトランジスタと２つの磁気抵抗素子（ＭＴＪ（Magnetic Tunnel Junction）素子）からなる「５Ｔ２ＭＴＪ構成」を有している。

データ書き込み時、ライトワード線ＷＷＬが駆動され、書き込みトランジスタＭＷ１、ＭＷ２がＯＮする。また、ライトビット線ＷＢＬ，／ＷＢＬに相補電位が印加される。その結果、ライトビット線ＷＢＬ，／ＷＢＬの間の書き込み配線には、印加された相補電位に応じた方向の書き込み電流ＩＷが流れる。図２は、磁気抵抗素子１１、１２、書き込み配線１４、及び書き込み電流ＩＷの関係を示している。磁気抵抗素子１１、１２は、それぞれ書き込み配線１４−１、１４−２の上に形成されている。そして、それら書き込み配線１４−１、１４−２は、書き込み電流ＩＷが逆方向に流れるように接続されている。従って、書き込み配線１４−１、１４−２を流れる書き込み電流ＩＷによって、磁気抵抗素子１１、１２にはそれぞれ逆向きの書き込み磁場が印加される。すなわち、磁気抵抗素子１１、１２には相補データが書き込まれる。例えば、磁気抵抗素子１１が高抵抗状態であれば、磁気抵抗素子１２は低抵抗状態である。

データ読み出し時には、リードワード線ＲＷＬが駆動され、読み出しトランジスタＭＲ１がＯＮする。また、プレート線ＳＰＬには電源電位Ｖｄｄが印加される。磁気抵抗素子１１、１２は、プレート線ＳＰＬとグランド線との間に直列に接続されており、プレート線ＳＰＬから磁気抵抗素子１１、１２を通してグランド線にトンネル電流が流れる。その結果、セルノード１３には、磁気抵抗素子１１、１２のそれぞれの抵抗状態、すなわち、磁気メモリセル１０の記録データに依存するセル電位Ｖｓが現れる。磁気抵抗素子１１が低抵抗状態であり磁気抵抗素子１２が高抵抗状態である場合、セル電位Ｖｓは中間電位Ｖｄｄ／２より高くなる。一方、磁気抵抗素子１１が高抵抗状態であり磁気抵抗素子１２が低抵抗状態である場合、セル電位Ｖｓは中間電位Ｖｄｄ／２より低くなる。出力素子１５は、セルノード１３とリードビット線ＲＢＬとの間に接続されており、セル電位Ｖｓに応じた読み出し電位をリードビット線ＲＢＬに出力する。この時、出力素子１５中のインバータ１６は、セル電位Ｖｓを論理振幅レベルまで増幅する役割を果たす。

図１で示された磁気メモリセル１０は、超高速動作が可能である。まず、書き込みトランジスタＭＷ１、ＭＷ２が設けられるため、書き込み電流ＩＷは選択セルのみに流れる。従って、書き込み電流ＩＷが選択セル以外のセルに影響を及ぼすライトディスターブが防止される。その結果、書き込み電流値の高精度な制御が不要となり、書き込み電流ＩＷのパルス幅を１ｎｓ程度まで短縮することが可能となる。また、データ読み出し時、この磁気メモリセル１０は、記録データに応じた電流信号ではなく、記録データに応じた読み出し電位信号をリードビット線ＲＢＬに出力する。従って、複雑なセンスアンプは不要であり、簡易な構成で高速にデータを読み出すことが可能となる。更に、出力素子１５中のインバータ１６による信号増幅も、高速読み出しに寄与する。磁気抵抗素子のＭＲ比が１００％程度であれば、読み出し速度を２ｎｓ以下まで短縮することができる。すなわち、５００ＭＨｚ程度の超高速読み出しを実現することが可能である。

また、データ書き込みにはライトワード線ＷＷＬとライトビット線ＷＢＬ，／ＷＢＬが用いられ、データ読み出しにはリードワード線ＲＷＬ、リードビット線ＲＢＬ、及びプレート線ＳＰＬが用いられる。すなわち、書き込み経路と読み出し経路が全く異なっている。従って、この磁気メモリセル１０をアレイ状に配置することによって、超高速の２ポートＭＲＡＭマクロを実現することができる。その場合、ライトポートとリードポートが別々に設けられ、それら２個のポートを用いることによって、２つの異なるセルに対してデータ書き込みとデータ読み出しを同時並行に実行することができる。

尚、図１で示された１つの磁気メモリセル１０に対して、書き込み処理と読み出し処理を同時に実行することはできない。もし、書き込みトランジスタＭＷ１、ＭＷ２がＯＮした状態で、プレート線ＳＰＬに電源電位Ｖｄｄが印加されると、磁気抵抗素子１１を流れたトンネル電流がセルノード１３において分岐してしまう。つまり、トンネル電流のリークパスが生じてしまう。その結果、セルノード１３のセル電位Ｖｓが設計値からずれてしまい、正確なデータを読み出すことができなくなる。

従って、ライトポートに入力されるライトアドレスとリードポートに入力されるリードアドレスが一致する場合、書き込み処理を優先し、読み出し処理を後回しにする必要がある。上述の特許文献４では、読み出し処理の遅延を防ぐために、次のような処理が実施される。すなわち、書き込み処理と並行して、書き込みデータが読み出し回路内のプリフェッチ回路（データラッチ回路）にも直接書き込まれる。そして、プリフェッチ回路に書き込まれた書き込みデータが、擬似的に読み出しデータとして外部に出力される。

特開２００４−３６２６９５号公報 特開２００８−４７１８０号公報 特開２００４−８６９５２号公報 特開２００７−２０７４０６号公報

上述の２ポートＭＲＡＭマクロにおいて、ライトポートに入力されるライトアドレスとリードポートに入力されるリードアドレスが一致する場合がある。その場合、上述の特許文献４によれば、書き込みデータが読み出し回路内のプリフェッチ回路にも直接書き込まれる。よって、そのプリフェッチ回路は、通常のリードイネーブル信号だけでなく、ライトイネーブル信号、書き込みデータ、及びアドレス一致信号にも基づいて動作する必要があり、回路構成が複雑になる。

図３は、そのようなプリフェッチ回路の一例を示している。１つのプリフェッチ回路は、１本のリードビット線ＲＢＬとマルチプレクサとの間に接続されている。リードビット線ＲＢＬには、磁気メモリセル１０から読み出しデータが出力される。プリフェッチ回路には、その読み出しデータとリードイネーブル信号ＲＥに加えて、アドレス一致信号ＡＨＩＴ、ライトイネーブル信号ＷＥ、及び書き込みデータＤｉｎが入力される。アドレス一致信号ＡＨＩＴは、ライトアドレスとリードアドレスが一致する場合にＨｉｇｈレベルであり、不一致の場合にＬｏｗレベルである。

クロックドインバータＣ１はインバータＩＮＶと共にラッチ部を構成する。クロックドインバータＣ２には、リードビット線ＲＢＬに出力された読み出しデータが入力される。このクロックドインバータＣ２は、リードイネーブル信号ＲＥとアドレス一致信号ＡＨＩＴに依存して、読み出しデータをラッチ部に転送するスイッチ素子の役割を果たす。クロックドインバータＣ３には、書き込みデータＤｉｎが入力される。このクロックドインバータＣ３は、ライトイネーブル信号ＷＥとアドレス一致信号ＡＨＩＴに依存して、書き込みデータＤｉｎをラッチ部に転送するスイッチ素子の役割を果たす。

通常のデータ読み出し時、アドレス一致信号ＡＨＩＴはＬｏｗレベルであり、ライトイネーブル信号ＷＥはＬｏｗレベルである。この場合、クロックドインバータＣ３は非活性化される。そして、リードイネーブル信号ＲＥのパルスに応答して、読み出しデータがラッチされる。マルチプレクサは、選択セルに対応したプリフェッチ回路に記憶されている読み出しデータを選択し、出力データＱｏｕｔとして出力する。一方、アドレス一致の場合、アドレス一致信号ＡＨＩＴはＨｉｇｈレベルであり、リードイネーブル信号ＲＥはＬｏｗレベルである。この場合、クロックドインバータＣ２は非活性化される。そして、ライトイネーブル信号ＷＥのパルスに応答して、書き込みデータＤｉｎが、ライトビット線ＷＢＬ，／ＷＢＬに出力されると共に、プリフェッチ回路によってラッチされる。

図３に示されるようにプリフェッチ回路が複雑化すると、その回路面積が増大する。特に、プリフェッチ回路はリードビット線ＲＢＬ毎に設ける必要があるため、プリフェッチ回路の面積の増大はセル占有率の低下を招き、好ましくない。また、プリフェッチ回路の複雑化は、プリフェッチ回路内の寄生容量を増加させ、その結果、データ出力パスの遅延が増大してしまう。このことは、高速読み出し動作の妨げとなる。

本発明の１つの目的は、プリフェッチ回路の複雑化を防止することができるマルチポートＭＲＡＭ及びその動作方法を提供することにある。

本発明の第１の観点において、ＭＲＡＭが提供される。そのＭＲＡＭは、第１アドレス信号が入力される第１ポートと、第２アドレス信号が入力される第２ポートと、第１ポート及び第２ポートに接続されたポート制御回路と、第１アドレス信号と第２アドレス信号が一致するか否か判定するアドレス一致検出回路と、複数の磁気メモリセルと、ビット線制御回路と、を備える。各磁気メモリセルは、第１ワード線、第１ビット線、第２ワード線、及び第２ビット線に接続されており、ビット線制御回路は、第１ビット線及び第２ビット線に接続されている。

第１アドレス信号あるいは第２アドレス信号が複数の磁気メモリセルのうち書き込み対象セルを指定する場合、ポート制御回路は、その書き込み対象セルに対して第１ワード線及び第１ビット線を通して書き込み処理を行う。第１アドレス信号あるいは第２アドレス信号が複数の磁気メモリセルのうち読み出し対象セルを指定する場合、ポート制御回路は、その読み出し対象セルに対して第２ワード線及び第２ビット線を通して読み出し処理を行う。

第１アドレス信号及び第２アドレス信号のそれぞれが同一セルを書き込み対象セル及び読み出し対象セルとして指定するアドレス一致の場合、次の処理が実施される。ここで、同一セルに接続された第１ビット線及び第２ビット線はそれぞれ選択第１ビット線及び選択第２ビット線である。この場合、ビット線制御回路は、選択第２ビット線の電位レベルを、選択第１ビット線上の書き込みデータに応じた電位レベルに設定する。ポート制御回路は、読み出し処理を非活性化し、選択第２ビット線の電位レベルに応じたデータをラッチする。

本発明の第２の観点において、ＭＲＡＭの動作方法が提供される。ＭＲＡＭは、第１アドレス信号が入力される第１ポートと、第２アドレス信号が入力される第２ポートと、複数の磁気メモリセルとを備える。各磁気メモリセルは、第１ワード線、第１ビット線、第２ワード線、及び第２ビット線に接続されている。ＭＲＡＭの動作方法は、（Ａ）第１アドレス信号あるいは第２アドレス信号が複数の磁気メモリセルのうち書き込み対象セルを指定する場合、その書き込み対象セルに対して第１ワード線及び第１ビット線を通して書き込み処理を行うステップと、（Ｂ）第１アドレス信号あるいは第２アドレス信号が複数の磁気メモリセルのうち読み出し対象セルを指定する場合、その読み出し対象セルに対して第２ワード線及び第２ビット線を通して読み出し処理を行うステップと、（Ｃ）第１アドレス信号及び第２アドレス信号のそれぞれが同一セルを書き込み対象セル及び読み出し対象セルとして指定するアドレス一致の場合、当該同一セルに対する読み出し処理を中止するステップと、を含む。ここで、当該同一セルに接続された第１ビット線及び第２ビット線はそれぞれ選択第１ビット線及び選択第２ビット線である。上記（Ｃ）中止するステップは、（Ｃ１）選択第２ビット線の電位レベルを、選択第１ビット線上の書き込みデータに応じた電位レベルに設定するステップと、（Ｃ２）選択第２ビット線の電位レベルに応じたデータをラッチするステップと、を含む。

本発明によれば、マルチポートＭＲＡＭにおいてプリフェッチ回路の複雑化を防止することが可能となる。その結果、プリフェッチ回路の面積が縮小され、セル占有率が向上する。更に、データ出力パスの遅延増加が防止され、高速読み出し動作が可能となる。

添付図面を参照して、本発明の実施の形態に係るＭＲＡＭ及びその駆動方法を説明する。

１．第１の実施の形態
１−１．全体構成
図４は、第１の実施の形態に係るＭＲＡＭ１の構成を概略的に示すブロック図である。ＭＲＡＭ１は、複数のポートを有するマルチポートＭＲＡＭである。複数のポートは、第１ポートＰ１と第２ポートＰ２を含んでいる。

本実施の形態では、第１ポートＰ１は、データ書き込み専用のライトポートであり、第２ポートＰ２は、データ読み出し専用のリードポートである。従って、第１ポートＰ１には、書き込み対象セルを指定するライトアドレス信号ＡＤＤＷ及び書き込みデータＤｉｎが入力される。一方、第２ポートＰ２には、読み出し対象セルを指定するリードアドレス信号ＡＤＤＲが入力され、また、第２ポートＰ２からは、その読み出し対象セルの記録データに応じた出力データＱｏｕｔが出力される。

ＭＲＡＭ１は、複数の磁気メモリセル１０がアレイ状に配置されたメモリセルアレイＡＲＲを備えている。各磁気メモリセル１０は、磁気抵抗素子を利用してデータを不揮発的に記憶する。また、本実施の形態に係る磁気メモリセル１０は、マルチポートに対応している。具体的には、各磁気メモリセル１０は、ライトワード線ＷＷＬ（第１ワード線）、ライトビット線ＷＢＬ（第１ビット線）、リードワード線ＲＷＬ（第２ワード線）、及びリードビット線ＲＢＬ（第２ビット線）に接続されている。このうちライトワード線ＷＷＬとライトビット線ＷＢＬが第１ポートＰ１に対応しており、データ書き込みに用いられる。一方、リードワード線ＲＷＬとリードビット線ＲＢＬが第２ポートＰ２に対応しており、データ読み出しに用いられる。

ポート制御回路（１００，２００）は、第１ポートＰ１、第２ポートＰ２、及びメモリセルアレイＡＲＲに接続されており、ＭＲＡＭ１におけるデータ書き込み及びデータ読み出しを制御する。より詳細には、ポート制御回路は、第１ポートＰ１に対応したライトポート制御回路１００（第１ポート制御回路）と、第２ポートＰ２に対応したリードポート制御回路２００（第２ポート制御回路）を含んでいる。

ライトポート制御回路１００は、第１ポートＰ１、複数のライトワード線ＷＷＬ、及び複数のライトビット線ＷＢＬに接続されている。ライトポート制御回路１００は、第１ポートＰ１に入力されたライトアドレス信号ＡＤＤＷ及び書き込みデータＤｉｎを受け取る。そして、ライトポート制御回路１００は、ライトアドレス信号ＡＤＤで指定される書き込み対象セルに対して、ライトワード線ＷＷＬ及びライトビット線ＷＢＬを通して書き込み処理を行う。より詳細には、ライトワードデコーダ１１０は、ライトアドレス信号ＡＤＤに基づいて、書き込み対象セルにつながる選択ライトワード線ＷＷＬを駆動する。また、書き込みデータドライバ１２０は、ライトアドレス信号ＡＤＤに基づいて、書き込み対象セルにつながる選択ライトビット線ＷＢＬに書き込みデータＤｉｎを出力する。その結果、書き込み対象セルに書き込みデータＤｉｎが書き込まれる。

リードポート制御回路２００は、第２ポートＰ２、複数のリードワード線ＲＷＬ、及び複数のリードビット線ＲＢＬに接続されている。また、リードポート制御回路２００は、それぞれのリードビット線ＲＢＬに対して設けられたプリフェッチ回路２３０を有している。リードポート制御回路２００は、第２ポートＰ２に入力されたリードアドレス信号ＡＤＤＲを受け取る。そして、リードポート制御回路２００は、リードアドレス信号ＡＤＤＲで指定される読み出し対象セルに対して、リードワード線ＲＷＬ及びリードビット線ＲＢＬを通して読み出し処理を行う。より詳細には、リードワードデコーダ２１０は、リードアドレス信号ＡＤＤに基づいて、読み出し対象セルにつながる選択リードワード線ＲＷＬを駆動する。その結果、選択リードワード線ＲＷＬにつながる磁気メモリセル１０からそれぞれ記録データが読み出され、それぞれのリードビット線ＲＢＬにはその記録データに応じた読み出し電位が現れる。各プリフェッチ回路２３０は、対応するリードビット線ＲＢＬの読み出し電位に応じたデータを読み出しデータとしてラッチする。図示されないマルチプレクサは、リードアドレス信号ＡＤＤＲに基づいて、読み出し対象セルに対応したプリフェッチ回路２３０に記憶されている読み出しデータを選択する。そして、マルチプレクサは、選択された読み出しデータを出力データＱｏｕｔとして第２ポートＰ２に出力する。

このように、第１ポートＰ１及び第２ポートＰ２を用いることにより、書き込み処理と読み出し処理をそれぞれ独立して実行することができる。特に、２つの異なる磁気メモリセル１０に対してデータ書き込みとデータ読み出しを同時並行に実行することができる。これにより、超高速の２ポートＭＲＡＭマクロが実現される。

次に、図４中の同一の磁気メモリセル１０ｓに対して、同時にデータ書き込みとデータ読み出しが要求される場合を考える。この場合、第１ポートＰ１に入力されるライトアドレス信号ＡＤＤＷと第２ポートＰ２に入力されるリードアドレス信号ＡＤＤＲのそれぞれが、当該同一セル１０ｓを書き込み対象セル及び読み出し対象セルとして同時に指定する。すなわち、ライトアドレス信号ＡＤＤＷとリードアドレス信号ＡＤＤＲが一致する。この場合は、以下「アドレス一致」と参照される。

図４に示されるように、ＭＲＡＭ１は、アドレス一致を検出するアドレス一致検出回路２０を備えている。アドレス一致検出回路２０は、第１ポートＰ１に入力されたライトアドレス信号ＡＤＤＷと、第２ポートＰ２に入力されたリードアドレス信号ＡＤＤＲとを受け取る。そして、アドレス一致検出回路２０は、ライトアドレス信号ＡＤＤＷとリードアドレス信号ＡＤＤＲが一致するか否か判定し、その判定結果を示すアドレス一致信号ＡＨＩＴを出力する。アドレス一致の場合、アドレス一致信号ＡＨＩＴは“１（Ｈｉｇｈ）”であり、不一致の場合、アドレス一致信号ＡＨＩＴは“０（Ｌｏｗ）”である。

リードポート制御回路２００は、アドレス一致信号ＡＨＩＴを受け取る。アドレス一致信号ＡＨＩＴが“０”の場合、リードポート制御回路２００は、読み出し対象セルに対して通常の読み出し処理を実行する。一方、アドレス一致信号ＡＨＩＴが“１”であるアドレス一致の場合、リードポート制御回路２００は、同一セル１０ｓに対する読み出し処理を中止する。より詳細には、リードポート制御回路２００は、読み出し非活性化回路２２０を有している。読み出し非活性化回路２２０は、アドレス一致信号ＡＨＩＴを受け取り、アドレス一致の場合に読み出し処理を非活性化する。

更に、本実施の形態によれば、読み出し処理が中止される代わりに、同一セル１０ｓへの書き込みデータＤｉｎが、同一セル１０ｓからの読み出しデータとして取得される。この時、書き込みデータＤｉｎは、リードポート制御回路２００のプリフェッチ回路２３０に直接は書き込まれない。その代わり、同一セル１０ｓにつながる選択ライトビット線ＷＢＬに出力されている書き込みデータＤｉｎが、同一セル１０ｓにつながる選択リードビット線ＲＢＬを介してプリフェッチ回路２３０に転送される。そのために、図４に示されるように、ＭＲＡＭ１にはビット線制御回路３０が設けられている。

ビット線制御回路３０は、カラム方向に並んだ磁気メモリセル１０につながるライトビット線ＷＢＬとリードビット線ＲＢＬに接続されている。このビット線制御回路３０は、アドレス一致信号ＡＨＩＴを受け取る。アドレス一致信号ＡＨＩＴが“１”であるアドレス一致の場合、ビット線制御回路３０は、選択リードビット線ＲＢＬの電位レベルを、選択ライトビット線ＷＢＬ上の書き込みデータＤｉｎに応じた電位レベルに設定する。その結果、読み出し処理は中止されるが、選択リードビット線ＲＢＬには擬似的に読み出し電位が現れる。その読み出し電位は、書き込みデータＤｉｎに応じたレベルである。

プリフェッチ回路２３０は、通常通り、その選択リードビット線ＲＢＬの読み出し電位に応じたデータを読み出しデータとしてラッチする。その読み出しデータは、書き込みデータＤｉｎと同じである。このように、アドレス一致時、リードポート制御回路２００は、読み出し処理を非活性化し、書き込みデータＤｉｎを読み出しデータとして取得する。その結果、データ読み出し速度が向上する。

以上に説明されたように、本実施の形態によれば、アドレス一致時、書き込みデータＤｉｎに応じた読み出し電位が選択リードビット線ＲＢＬに現れる。プリフェッチ回路２３０は、通常時と同様に、その読み出し電位に応じたデータを読み出しデータとしてラッチするだけでよい。それにより、同一セル１０ｓへの書き込みデータＤｉｎを、同一セル１０ｓからの読み出しデータとして取得することができる。ビット線制御回路３０は、選択ライトビット線ＷＢＬと選択リードビット線ＲＢＬとの間の“バイパス”として機能していると言える。

本実施の形態では書き込みデータＤｉｎがプリフェッチ回路２３０に直接は入力されないことに留意されたい。上述の通り、ビット線制御回路３０が“バイパス”として機能するため、プリフェッチ回路２３０は、リードビット線ＲＢＬの出力をラッチするだけでよい。すなわち、プリフェッチ回路２３０としては、一般的なラッチ回路で十分である。既出の図３で示されたような、書き込みデータＤｉｎ等の入力に対応した複雑な回路構成は不要である。プリフェッチ回路２３０が簡素化されるため、プリフェッチ回路２３０の面積が縮小され、セル占有率が向上する。また、プリフェッチ回路２３０の複雑化が防止されるため、プリフェッチ回路２３０内の寄生容量の増加が防止される。その結果、データ出力パスの遅延増加が防止される。このことも、高速データ読み出しに寄与する。

１−２．回路構成
図５は、本実施の形態に係るＭＲＡＭ１の回路構成を示している。本実施の形態において、１本のリードビット線ＲＢＬは、複数本のサブリードビット線ＳＲＢＬに階層化される。１本のサブリードビット線ＳＲＢＬは、所定数の磁気メモリセル１０に接続される。また、相補のライトビット線対ＷＢＬ，／ＷＢＬが用いられる。以下、各構成を詳しく説明する。

（磁気メモリセル１０）
本実施の形態において、磁気メモリセル１０は、図１で示された構成と同様の構成を有している。すなわち、磁気メモリセル１０は、ライトワード線ＷＷＬ、ライトビット線対ＷＢＬ，／ＷＢＬ、リードワード線ＲＷＬ、サブリードビット線ＳＲＢＬ、及びプレート線ＳＰＬに接続されている。また、磁気メモリセル１０は、第１磁気抵抗素子１１、第２磁気抵抗素子１２、セルノード１３、書き込みトランジスタＭＷ１、ＭＷ２、及び出力素子１５を備えている。出力素子１５は、インバータ１６と読み出しトランジスタＭＲ１を含んでいる。インバータ１６は、Ｐ型トランジスタＭＲ２とＮ型トランジスタＭＲ３で構成されている。このように、磁気メモリセル１０は、５つのトランジスタと２つの磁気抵抗素子（ＭＴＪ素子）からなる「５Ｔ２ＭＴＪ構成」を有している。

より詳細には、第１磁気抵抗素子１１の一端はセルノード１３に接続され、その他端はプレート線ＳＰＬ（第１配線）に接続されている。第２磁気抵抗素子１２の一端はセルノード１３に接続され、その他端はグランド線（第２配線）に接続されている。すなわち、磁気抵抗素子１１、１２は、プレート線ＳＰＬとグランド線との間に直列に接続されている。第１磁気抵抗素子１１と第２磁気抵抗素子１２は、同じ構造を有していることが好ましい。

書き込みトランジスタＭＷ１は、ライトビット線ＷＢＬとセルノード１３との間に接続されている。一方、書き込みトランジスタＭＷ２は、ライトビット線／ＷＢＬとセルノード１３との間に接続されている。書き込みトランジスタＭＷ１、ＭＷ２のゲートは共にライトワード線ＷＷＬに接続されている。ライトワード線ＷＷＬが駆動されＨｉｇｈレベルになると、書き込みトランジスタＭＷ１、ＭＷ２はＯＮする。

出力素子１５は、セルノード１３とサブリードビット線ＳＲＢＬ（第３配線）との間に介在している。具体的には、インバータ１６の入力がセルノード１３に接続されている。読み出しトランジスタＭＲ１は、インバータ１６の出力とサブリードビット線ＳＲＢＬとの間に接続されている。読み出しトランジスタＭＲ１のゲートは、リードワード線ＲＷＬに接続されている。リードワード線ＲＷＬが駆動されＨｉｇｈレベルになると、読み出しトランジスタＭＲ１はＯＮする。

本実施の形態において、第１磁気抵抗素子１１と第２磁気抵抗素子１２には相補データが記録される。つまり、第１磁気抵抗素子１１が高抵抗状態であれば、第２磁気抵抗素子１２は低抵抗状態である。この状態の磁気メモリセル１０の記録データは、「０」（第１データ）であるとする。逆に、第１磁気抵抗素子１１が低抵抗状態であれば、第２磁気抵抗素子１２は高抵抗状態である。この状態の磁気メモリセル１０の記録データは、「１」（第２データ）であるとする。

尚、磁気抵抗素子１１、１２、書き込み配線１４、及び書き込み電流ＩＷの関係は、既出の図２で示されたものと同じである。すなわち、磁気抵抗素子１１、１２は、それぞれ書き込み配線１４−１、１４−２の上に形成されている。そして、それら書き込み配線１４−１、１４−２は、書き込み電流ＩＷが逆方向に流れるように接続されている。従って、書き込み配線１４−１、１４−２を流れる書き込み電流ＩＷによって、磁気抵抗素子１１、１２にはそれぞれ逆向きの書き込み磁場が印加される。すなわち、磁気抵抗素子１１、１２には相補データが書き込まれる。

（ビット線制御回路３０）
本実施の形態において、ビット線制御回路３０は、プリチャージ回路４０とバイパス回路５０を含んでいる。

（プリチャージ回路４０）
プリチャージ回路４０は、リードビット線ＲＢＬとサブリードビット線ＳＲＢＬとの間に介在している。プリチャージ回路４０は、リードビット線ＲＢＬ及びサブリードビット線ＳＲＢＬを、所定のプリチャージ電位（第１電位）にプリチャージする。プリチャージ電位は、例えば電源電位Ｖｄｄである。図５に示されるように、プリチャージ回路４０は、Ｐ型トランジスタ４１、４２、Ｎ型トランジスタ４３、４４、４５、及びインバータ４６を備えている。Ｐ型トランジスタ４１、４２及びＮ型トランジスタ４３のゲートには、プリチャージ信号ＰＣが入力される。

（バイパス回路５０）
バイパス回路５０は、ライトビット線ＷＢＬとリードビット線ＲＢＬとの間に接続されている。本実施の形態において、バイパス回路５０は、リードビット線ＲＢＬとグランド端子との間に直列に接続されたＮ型トランジスタ５１、５２を含んでいる。グランド端子は、グランド電位Ｇｎｄ（第２電位）を供給する電源端子である。Ｎ型トランジスタ５１のゲートは、ライトビット線ＷＢＬに接続されている。従って、書き込みデータＤｉｎが“１”（第２データ）である場合、Ｎ型トランジスタ５１はＯＮする。一方、Ｎ型トランジスタ５２のゲートは、アドレス一致検出回路２０の出力に接続されている。つまり、Ｎ型トランジスタ５２のゲートには、アドレス一致信号ＡＨＩＴが入力される。従って、アドレス一致信号ＡＨＩＴが“１”であるアドレス一致の場合、Ｎ型トランジスタ５２はＯＮする。このように、アドレス一致の場合であって、且つ、書き込みデータＤｉｎが“１”の場合、バイパス回路５０は、リードビット線ＲＢＬの電位レベルをグランド電位Ｇｎｄに設定する。

（書き込みデータドライバ１２０）
書き込みデータドライバ１２０は、ＡＮＤゲート１２１、１２２を有している。ＡＮＤゲート１２１、１２２の出力は、それぞれライトビット線ＷＢＬ、／ＷＢＬに接続されている。ＡＮＤゲート１２１には、書き込みデータＤｉｎとライトイネーブル信号ＷＥが入力される。一方、ＡＮＤゲート１２２には、書き込みデータＤｉｎの反転データとライトイネーブル信号ＷＥが入力される。従って、ライトイネーブル信号ＷＥがＨｉｇｈレベルになると、ＡＮＤゲート１２１は、書き込みデータＤｉｎをライトビット線ＷＢＬに出力し、ＡＮＤゲート１２２は、書き込みデータＤｉｎの反転データをライトビット線／ＷＢＬに出力する。すなわち、書き込みデータドライバ１２０は、ライトビット線対ＷＢＬ，／ＷＢＬに相補データを出力する。

（読み出し非活性化回路２２０）
読み出し非活性化回路２２０は、読み出し処理の活性／非活性を示す活性化信号ＤＡを出力する。活性化信号ＤＡがＨｉｇｈレベルの場合、読み出し処理は活性化され、活性化信号ＤＡがＬｏｗレベルの場合、読み出し処理は非活性化される。より詳細には、読み出し非活性化回路２２０は、ＡＮＤゲート２２５を有している。このＡＮＤゲート２２５には、アドレス一致信号ＡＨＩＴの反転信号とリードイネーブル信号ＲＥが入力される。アドレス一致信号ＡＨＩＴが“０”の場合、リードイネーブル信号ＲＥがＨｉｇｈレベルになると、活性化信号ＤＡはＨｉｇｈレベルとなり、読み出し処理が活性化される。一方、アドレス一致信号ＡＨＩＴが“１”であるアドレス一致の場合、活性化信号ＤＡはＬｏｗレベルとなり、読み出し処理が非活性化される。

（ＳＰＬドライバ２４０）
ＳＰＬドライバ２４０は、リードワード線ＲＷＬとプレート線ＳＰＬとの間に介在している。このＳＰＬドライバ２４０は、選択セルにつながるリードワード線ＲＷＬが駆動されると、その選択セルにつながるプレート線ＳＰＬに電源電位Ｖｄｄを印加する。より詳細には、プレート線ＳＰＬ毎にＡＮＤゲート２４５が設けられている。ＡＮＤゲート２４５の出力は、プレート線ＳＰＬに接続されている。ＡＮＤゲート２４５の入力は、リードワード線ＲＷＬと読み出し非活性化回路２２０の出力に接続されている。上述の活性化信号ＤＡがＨｉｇｈレベルである場合、リードワード線ＲＷＬがＨｉｇｈレベルに駆動されると、対応するプレート線ＳＰＬもＨｉｇｈレベル（電源電位Ｖｄｄ）に駆動される。一方、活性化信号ＤＡがＬｏｗレベルである場合、プレート線ＳＰＬは駆動されず、Ｌｏｗレベル（グランド電位Ｇｎｄ）のままである。上述の読み出し非活性化回路２２０は、このＳＰＬドライバ２４０の活性／非活性を制御していると言える。

（プリフェッチ回路２３０）
プリフェッチ回路２３０は、リードビット線ＲＢＬ毎に設けられている。１つのプリフェッチ回路２３０は、１本のリードビット線ＲＢＬとマルチプレクサ２５０との間に接続されている。このプリフェッチ回路２３０は、対応するリードビット線ＲＢＬの電位レベルに応じたデータを、読み出しデータとしてラッチする。本実施の形態では、リードビット線ＲＢＬは、インバータ２６０を介してプリフェッチ回路２３０に接続されている。従って、プリフェッチ回路２３０は、リードビット線ＲＢＬ上のデータの反転データを、読み出しデータとしてラッチする。

本実施の形態に係るプリフェッチ回路２３０は、一般的なラッチ回路と同様の構成を有する。図６は、プリフェッチ回路２３０の回路構成を示している。プリフェッチ回路２３０は、第１クロックドインバータ２３１、第２クロックドインバータ２３２、インバータ２３３〜２３６を備えている。第１クロックドインバータ２３１は、Ｐ型トランジスタＭＰ１、ＭＰ２とＮ型トランジスタＭＮ１、ＭＮ２で構成されている。第２クロックドインバータ２３２は、Ｐ型トランジスタＭＰ３、ＭＰ４とＮ型トランジスタＭＮ３、ＭＮ４で構成されている。

リードビット線ＲＢＬは、上述のインバータ２６０を介して、第１クロックドインバータ２３１の入力に接続されている。第１クロックドインバータ２３１の出力は、ノードＮ１に接続されている。ノードＮ１は、インバータ２３３を介して、第２クロックドインバータ２３２の入力に接続されている。第２クロックドインバータ２３２の出力は、ノードＮ１に接続されている。ノードＮ１は、インバータ２３６を介してマルチプレクサ２５０に接続されている。

インバータ２３４には、リードイネーブル信号ＲＥが入力される。インバータ２３４の出力は、Ｐ型トランジスタＭＰ２とＮ型トランジスタＭＮ４のゲート、及びインバータ２３５の入力に入力される。インバータ２３５の出力は、Ｎ型トランジスタＭＮ２とＰ型トランジスタＭＰ４のゲートに入力される。リードイネーブル信号ＲＥがＨｉｇｈレベルになると、第１クロックドインバータ２３１が活性化され、第２クロックドインバータ２３２が非活性化される。一方、リードイネーブル信号ＲＥがＬｏｗレベルになると、第１クロックドインバータ２３１が非活性化され、第２クロックドインバータ２３２が活性化される。

このように構成されたプリフェッチ回路２３０は、リードイネーブル信号ＲＥのパルスに応答して、リードビット線ＲＢＬ上のデータの反転データをラッチすることができる。本実施の形態によれば、図３の場合と異なり、ライトイネーブル信号ＷＥや書き込みデータＤｉｎがプリフェッチ回路２３０に入力されないことに留意されたい。つまり、図３の場合と比較して、プリフェッチ回路２３０の構成が簡素化されている。

１−３．動作
次に、図５を参照して、本実施の形態に係るＭＲＡＭ１の動作方法を説明する。

（書き込み処理）
書き込み対象セルに接続された選択ライトワード線ＷＷＬが、Ｈｉｇｈレベルに駆動される。その結果、書き込みトランジスタＭＷ１、ＭＷ２がＯＮする。また、ライトイネーブル信号ＷＥがＨｉｇｈレベルになると、書き込みデータドライバ１２０は、選択ライトビット線ＷＢＬに書き込みデータＤｉｎを出力し、書き込みデータＤｉｎの反転データを選択ライトビット線／ＷＢＬに出力する。その結果、書き込み対象セルには、書き込みデータＤｉｎに応じた方向の書き込み電流ＩＷが流れる。

例えば、書き込みデータＤｉｎが「０」（第１データ）の場合、選択ライトビット線ＷＢＬにはグランド電位Ｇｎｄが印加され、選択ライトビット線／ＷＢＬには電源電位Ｖｄｄが印加される。その結果、選択ライトビット線／ＷＢＬから選択ライトビット線ＷＢＬに向けて書き込み電流ＩＷが流れる。この場合、第１磁気抵抗素子１１が高抵抗状態となり、第２磁気抵抗素子１２が低抵抗状態となる。一方、書き込みデータＤｉｎが「１」（第２データ）の場合、選択ライトビット線ＷＢＬには電源電位Ｖｄｄが印加され、選択ライトビット線／ＷＢＬにはグランド電位Ｇｎｄが印加される。その結果、選択ライトビット線ＷＢＬから選択ライトビット線／ＷＢＬに向けて書き込み電流ＩＷが流れる。この場合、第１磁気抵抗素子１１が低抵抗状態となり、第２磁気抵抗素子１２が高抵抗状態となる。このように、第１磁気抵抗素子１１と第２磁気抵抗素子１２には相補データが書き込まれる（図２参照）。

選択ライトワード線ＷＷＬ及びライトイネーブル信号ＷＥがＬｏｗレベルになると、書き込み処理は終了する。

（プリチャージ）
本実施の形態によれば、読み出し動作をより高速化するために、上述のプリチャージ回路４０が設けられている。読み出し処理の前のスタンバイ時、プリチャージ信号ＰＣはＬｏｗレベルである。このとき、Ｐ型トランジスタ４１、４２がＯＮし、Ｎ型トランジスタ４３、４４、４５がＯＦＦする。その結果、リードビット線ＲＢＬ及びサブリードビット線ＳＲＢＬが、電源電位Ｖｄｄ（第１電位）にプリチャージされる。

（読み出し処理）
アドレス一致信号ＡＨＩＴ＝“０”の場合の読み出し処理を説明する。読み出し処理が始まると、プリチャージ信号ＰＣはＨｉｇｈレベルに変わる。その結果、Ｐ型トランジスタ４１、４２がＯＦＦし、Ｎ型トランジスタ４３がＯＮする。また、リードイネーブル信号ＲＥがＨｉｇｈレベルになり、上述の活性化信号ＤＡがＨｉｇｈレベルとなる。その結果、ＳＰＬドライバ２４０が活性化される。

また、読み出し対象セルに接続された選択リードワード線ＲＷＬがＨｉｇｈレベルに駆動される。これにより、選択リードワード線ＲＷＬにつながる読み出しトランジスタＭＲ１がＯＮする。更に、ＳＰＬドライバ２４０が、読み出し対象セルにつながるプレート線ＳＰＬに電源電位Ｖｄｄを印加する。その結果、プレート線ＳＰＬとグランド線との間に所定の読み出し電圧（Ｖｄｄ−Ｇｎｄ）が印加される。この読み出し電圧の印加に応答して、プレート線ＳＰＬから磁気抵抗素子１１、１２を通してグランド線にトンネル電流が流れる。このとき、セルノード１３には、磁気抵抗素子１１、１２のそれぞれの抵抗状態、すなわち、読み出し対象セルの記録データに依存するセル電位Ｖｓが現れる。セルノード１３とサブリードビット線ＳＲＢＬとの間に接続されている出力素子１５は、セル電位Ｖｓに応じた出力電位をサブリードビット線ＳＲＢＬに出力する。ここで、出力素子１５中のインバータ１６は、セル電位Ｖｓを論理振幅レベルまで増幅する役割を果たす。

記録データが「０」（第１データ）の場合、第１磁気抵抗素子１１が高抵抗状態であり、第２磁気抵抗素子１２が低抵抗状態である。従って、セル電位Ｖｓは中間電位Ｖｄｄ／２より低くなる。この場合、インバータ１６は電源電位Ｖｄｄを出力する。つまり、サブリードビット線ＳＲＢＬの電位レベルは、プリチャージ電位（Ｖｄｄ）のままである。Ｎ型トランジスタ４４、４５がＯＦＦのまま変わらないため、選択リードビット線ＲＢＬの電位レベルもプリチャージ電位（Ｖｄｄ）のままである。

記録データが「１」（第２データ）の場合、第１磁気抵抗素子１１が低抵抗状態であり、第２磁気抵抗素子１２が高抵抗状態である。従って、セル電位Ｖｓは中間電位Ｖｄｄ／２より高くなる。この場合、インバータ１６はグランド電位Ｇｎｄを出力し、サブリードビット線ＳＲＢＬの電位はグランド電位Ｇｎｄに遷移する。Ｎ型トランジスタ４４がＯＮすると、サブリードビット線ＳＲＢＬの電位は完全にグランド電位Ｇｎｄとなる。同時にＮ型トランジスタ４５もＯＮするため、選択リードビット線ＲＢＬの電位がグランド電位Ｇｎｄに遷移する。

以上に説明されたように、読み出し対象セルは、選択リードワード線ＲＷＬの駆動に応答して、記録データに応じた出力電位を出力する。読み出し対象セルに接続された選択リードビット線ＲＢＬには、その出力電位に応じた読み出し電位が現れる。具体的には、記録データが「０」（第１データ）の場合、選択リードビット線ＲＢＬの読み出し電位は電源電位Ｖｄｄ（第１電位）である。一方、記録データが「１」（第２データ）の場合、選択リードビット線ＲＢＬの読み出し電位はグランド電位Ｇｎｄ（第２電位）である。

プリフェッチ回路２３０は、その読み出し電位の反転レベルを読み出しデータとしてラッチする。従って、記録データが「０」の場合、読み出しデータも「０」となる。記録データが「１」の場合、読み出しデータも「１」となる。マルチプレクサ２５０は、リードアドレス信号ＡＤＤＲに基づいて、読み出し対象セルに対応したプリフェッチ回路２３０に記憶されている読み出しデータを選択する。そして、マルチプレクサ２５０は、選択された読み出しデータを出力データＱｏｕｔとして第２ポートＰ２に出力する。

選択リードワード線ＲＷＬ及びリードイネーブル信号ＲＥがＬｏｗレベルになると、読み出し処理は終了する。プリチャージ信号ＰＣは再びＬｏｗレベルに戻る。

（アドレス一致時の処理）
次に、アドレス一致信号ＡＨＩＴが“１”となるアドレス一致の場合の処理を説明する。このとき、選択リードビット線ＲＢＬは、電源電位Ｖｄｄ（第１電位）にプリチャージされている。また、プリチャージ信号ＰＣがＨｉｇｈレベルに変わり、Ｐ型トランジスタ４１、４２がＯＦＦする。

アドレス一致の場合、読み出し処理が中止される。具体的には、アドレス一致信号ＡＨＩＴが“１”であるため、読み出し非活性化回路２２０は、Ｌｏｗレベルの活性化信号ＤＡを出力する。その結果、ＳＰＬドライバ２４０が非活性化され、プレート線ＳＰＬに電源電位Ｖｄｄが印加されない。言い換えれば、プレート線ＳＰＬとグランド線との間に所定の読み出し電圧（Ｖｄｄ−Ｇｎｄ）が印加されない。その結果、磁気抵抗素子１１、１２にはトンネル電流が流れず、データ読み出しが行われない。このように、アドレス一致の場合、読み出し非活性化回路２２０は、読み出し電圧の印加を非活性化し、それにより読み出し処理を非活性化する。

一方、書き込み処理は通常通り行われる。つまり、書き込みデータドライバ１２０は、選択ライトビット線ＷＢＬに書き込みデータＤｉｎを出力し、書き込みデータＤｉｎの反転データを選択ライトビット線／ＷＢＬに出力する。それにより、対象セル（書き込み対象セル且つ読み出し対象セル）に書き込みデータＤｉｎが書き込まれる。

書き込みデータＤｉｎが「０」（第１データ）の場合、選択ライトビット線ＷＢＬにはグランド電位Ｇｎｄが印加される。この場合、バイパス回路５０のＮ型トランジスタ５１はＯＦＦのままである。従って、選択リードビット線ＲＢＬの電位レベルは、電源電位Ｖｄｄ（第１電位）のままである。

一方、書き込みデータＤｉｎが「１」（第２データ）の場合、選択ライトビット線ＷＢＬには電源電位Ｖｄｄが印加される。従って、バイパス回路５０のＮ型トランジスタ５１がＯＮする。また、アドレス一致信号ＡＨＩＴが“１”であるため、Ｎ型トランジスタ５２もＯＮしている。従って、選択リードビット線ＲＢＬの電位レベルは、強制的にグランド電位Ｇｎｄ（第２電位）に設定される。このように、アドレス一致の場合であって、且つ、書き込みデータＤｉｎが「１」の場合、バイパス回路５０は、選択リードビット線ＲＢＬの電位レベルをグランド電位Ｇｎｄに設定する。

以上に説明されたように、書き込みデータＤｉｎが「０」（第１データ）の場合、選択リードビット線ＲＢＬには電源電位Ｖｄｄ（第１電位）が現れる。一方、書き込みデータＤｉｎが「１」（第２データ）の場合、選択リードビット線ＲＢＬにはグランド電位Ｇｎｄ（第２電位）が現れる。すなわち、選択リードビット線ＲＢＬには、書き込みデータＤｉｎに応じた電位が現れる。

プリフェッチ回路２３０は、通常通り、その選択リードビット線ＲＢＬの電位レベルの反転レベルを読み出しデータとしてラッチする。書き込みデータＤｉｎが「０」（第１データ）の場合、読み出しデータも「０」となる。一方、書き込みデータＤｉｎが「１」（第２データ）の場合、読み出しデータも「１」となる。このようにして、同一セル１０ｓへの書き込みデータＤｉｎが、同一セル１０ｓからの読み出しデータとして取得される。

マルチプレクサ２５０は、リードアドレス信号ＡＤＤＲに基づいて、読み出し対象セルに対応したプリフェッチ回路２３０に記憶されている読み出しデータを選択する。そして、マルチプレクサ２５０は、選択された読み出しデータを出力データＱｏｕｔとして第２ポートＰ２に出力する。

以上に説明されたように、アドレス一致の場合、同一セル１０ｓに対する読み出し処理が中止される。その代わりに、同一セル１０ｓへの書き込みデータＤｉｎが、同一セル１０ｓからの読み出しデータとして取得される。この時、書き込みデータＤｉｎは、プリフェッチ回路２３０に直接は書き込まれない。その代わり、ビット線制御回路３０によって、書き込みデータＤｉｎに応じた読み出し電位が選択リードビット線ＲＢＬに現れる。プリフェッチ回路２３０は、その選択リードビット線ＲＢＬの出力をラッチするだけでよい。従って、プリフェッチ回路２３０の回路構成としては図６で示された一般的なもので十分であり、図３で示されたような複雑な回路構成は不要である。

プリフェッチ回路２３０が簡素化されるため、プリフェッチ回路２３０の面積が縮小され、セル占有率が向上する。また、プリフェッチ回路２３０の複雑化が防止されるため、プリフェッチ回路２３０内の寄生容量の増加が防止される。その結果、データ出力パスの遅延増加が防止される。このことも、高速データ読み出しに寄与する。

２．第２の実施の形態
図７は、第２の実施の形態に係る回路構成を示している。第１の実施の形態と重複する説明は適宜省略される。第２の実施の形態では、プリチャージ方式は採用されず、プリチャージ回路４０が排除されている。サブリードビット線ＳＲＢＬは、リードビット線ＲＢＬに直接接続されている。書き込み処理は、第１の実施の形態と同じである。読み出し処理は、プリチャージが実施されないことを除いて、第１の実施の形態と同じである。

本実施の形態に係るビット線制御回路３０は、バイパス回路６０を含んでいる。図７に示されるように、バイパス回路６０は、ライトビット線ＷＢＬとリードビット線ＲＢＬとの間に接続されたクロックドインバータである。

より詳細には、バイパス回路６０は、Ｐ型トランジスタ６１、６２、Ｎ型トランジスタ６３、６４、電源端子６５、６６、出力端子６７、及びインバータ６８を有している。電源端子６５は電源電位Ｖｄｄ（第１電位）を供給し、電源端子６６はグランド電位Ｇｎｄ（第２電位）を供給する。Ｐ型トランジスタ６１、６２は、電源端子６５と出力端子６７との間に直列に接続されている。Ｎ型トランジスタ６３、６４は、電源端子６６と出力端子６７との間に直列に接続されている。出力端子６７は、リードビット線ＲＢＬに接続されている。Ｐ型トランジスタ６１とＮ型トランジスタ６４のゲートは、ライトビット線ＷＢＬに接続されている。Ｐ型トランジスタ６２のゲートは、インバータ６８を介して、アドレス一致検出回路２０の出力に接続されている。つまり、Ｐ型トランジスタ６２のゲートには、アドレス一致信号ＡＨＩＴの反転信号が入力される。Ｎ型トランジスタ６３のゲートは、アドレス一致検出回路２０の出力に接続されている。つまり、Ｎ型トランジスタ６３のゲートには、アドレス一致信号ＡＨＩＴが入力される。

アドレス一致の場合、アドレス一致信号ＡＨＩＴは“１”である。従って、Ｐ型トランジスタ６２及びＮ型トランジスタ６３がＯＮする。選択ライトビット線ＷＢＬの書き込みデータＤｉｎが「０」（第１データ）の場合、Ｐ型トランジスタ６１がＯＮし、Ｎ型トランジスタ６４がＯＦＦする。従って、選択リードビット線ＲＢＬの電位レベルは、電源電位Ｖｄｄ（第１電位）となる。一方、書き込みデータＤｉｎが「１」（第２データ）の場合、Ｐ型トランジスタ６１がＯＦＦし、Ｎ型トランジスタ６４がＯＮする。従って、選択リードビット線ＲＢＬの電位レベルは、グランド電位Ｇｎｄ（第２電位）となる。

このように、アドレス一致の場合であって、且つ、書き込みデータＤｉｎが「０」の場合、バイパス回路６０は、選択リードビット線ＲＢＬの電位レベルを強制的に電源電位Ｖｄｄに設定する。また、アドレス一致の場合であって、且つ、書き込みデータＤｉｎが「１」の場合、バイパス回路６０は、選択リードビット線ＲＢＬの電位レベルを強制的にグランド電位Ｇｎｄに設定する。結果として、第１の実施の形態と同じ効果が得られる。

３．第３の実施の形態
磁気メモリセル１０の構成は、図１や図５で示されたものに限られない。特許文献４（特開２００７−２０７４０６号公報）に開示されている全てのセル構成が適用可能である。

図８は、磁気メモリセル１０の変形例を示している。図８の例では、Ｐ型トランジスタＭＲ２の代わりに、ダイオード接続されたＮ型トランジスタＭＲ４が用いられている。このような構成でも、Ｎ型トランジスタＭＲ３、ＭＲ４はインバータ１６として機能する。

図９は、磁気メモリセル１０の他の変形例を示している。図９の例では、出力素子１５からインバータ１６が省略されている。従って、出力素子１５は、読み出しトランジスタＭＲ１だけを含んでいる。その読み出しトランジスタＭＲ１は、セルノード１３とサブリードビット線ＳＲＢＬとの間に接続されている。この場合、読み出しトランジスタＭＲ１がＯＮすると、セルノード１３のセル電位Ｖｓがサブリードビット線ＳＲＢＬに直接出力される。従って、インバータ１６の代わりとなるインバータ（図示されない）が、サブリードビット線ＳＲＢＬ上に配置されるとよい。

図１０は、磁気メモリセル１０の更に他の変形例を示している。図１０の例では、出力素子１５は、読み出しトランジスタＭＲ５を含んでいる。読み出しトランジスタＭＲ５は、グランド電位Ｇｎｄ（第２電位）を供給する電源端子とサブリードビット線ＳＲＢＬとの間に接続されている。読み出しトランジスタＭＲ５のゲートは、セルノード１３に直接接続されている。記録データが「０」の場合、セル電位Ｖｓは中間電位Ｖｄｄ／２より低い。この場合、読み出しトランジスタＭＲ５はＯＦＦするため、サブリードビット線ＳＲＢＬの電位レベルはプリチャージ電位（Ｖｄｄ）のままである。一方、記録データが「１」の場合、セル電位Ｖｓは中間電位Ｖｄｄ／２より高い。この場合、読み出しトランジスタＭＲ５はＯＮし、サブリードビット線ＳＲＢＬの電位はグランド電位Ｇｎｄに遷移する。

４．第４の実施の形態
第４の実施の形態では、第１ポートＰ１及び第２ポートＰ２は、それぞれライト専用ポート及びリード専用ポートに固定されない。つまり、第１ポートＰ１は、ライトポートとしてもリードポートとしても用いられ得る。同様に、第２ポートＰ２は、ライトポートとしてもリードポートとしても用いられ得る。この場合、「２データ書き込み」、「２データ読み出し」、あるいは、「１データ書き込み＋１データ読み出し」を同時並行に実行することができる。

図１１は、第４の実施の形態に係るＭＲＡＭ１’の構成を示している。図１２は、第４の実施の形態で用いられる磁気メモリセル１０’の一例を示している。図１１及び図１２に示されるように、第１ポートＰ１と第２ポートＰ２の各々に対して、書き込み用の構成と読み出し用の構成の両方が設けられている。

より詳細には、第１ポートＰ１側には、第１ポート制御回路３００−１、ライトワード線ＷＷＬ１、ライトビット線ＷＢＬ１、リードワード線ＷＢＬ１、リードビット線ＲＢＬ１、及びビット線制御回路３０−１が設けられている。一方、第２ポートＰ２側には、第２ポート制御回路３００−２、ライトワード線ＷＷＬ２、ライトビット線ＷＢＬ２、リードワード線ＷＢＬ２、リードビット線ＲＢＬ２、及びビット線制御回路３０−２が設けられている。第１ポート制御回路３００−１と第２ポート制御回路３００−２の各々は、上述のライトポート制御回路１００とリードポート制御回路２００の両方の構成を有している。磁気メモリセル１０’は、第１磁気抵抗素子１１及び第２磁気抵抗素子１２に加えて、第１ポートＰ１側の出力素子１５−１と書き込みトランジスタ群１７−１、及び第２ポートＰ２側の出力素子１５−２と書き込みトランジスタ群１７−２を有している。

第１ポートＰ１には、第１アドレス信号ＡＤＤ１と、書き込みあるいは読み出しを指定する第１モード信号ＭＯＤ１が入力される。第１モード信号ＭＯＤ１が書き込みを指定する場合、第１アドレス信号ＡＤＤ１はライトアドレス信号ＡＤＤＷであり、書き込みデータＤｉｎが第１ポートＰ１に入力される。この場合、第１ポート制御回路３００−１は、ライトポート制御回路１００として動作する。一方、第１モード信号ＭＯＤ１が読み出しを指定する場合、第１アドレス信号ＡＤＤ１はリードアドレス信号ＡＤＤＲである。この場合、第１ポート制御回路３００−１は、リードポート制御回路２００として動作し、出力データＱｏｕｔを第１ポートＰ１から出力する。

第２ポートＰ２には、第２アドレス信号ＡＤＤ２と、書き込みあるいは読み出しを指定する第２モード信号ＭＯＤ２が入力される。第２モード信号ＭＯＤ２が書き込みを指定する場合、第２アドレス信号ＡＤＤ２はライトアドレス信号ＡＤＤＷであり、書き込みデータＤｉｎが第２ポートＰ２に入力される。この場合、第２ポート制御回路３００−２は、ライトポート制御回路１００として動作する。一方、第２モード信号ＭＯＤ２が読み出しを指定する場合、第２アドレス信号ＡＤＤ２はリードアドレス信号ＡＤＤＲである。この場合、第２ポート制御回路３００−２は、リードポート制御回路２００として動作し、出力データＱｏｕｔを第２ポートＰ２から出力する。

アドレス一致検出回路２０’は、第１アドレス信号ＡＤＤ１、第１モード信号ＭＯＤ１、第２アドレス信号ＡＤＤ２、及び第２モード信号ＭＯＤ２を受け取る。そして、アドレス一致検出回路２０’は、第１アドレス信号ＡＤＤ１と第２アドレス信号ＡＤＤ２が一致するか否かを判定し、アドレス一致信号ＡＨＩＴ１及びアドレス一致信号ＡＨＩＴ２を生成する。

第１モード信号ＭＯＤ１が読み出しを指定し、第２モード信号ＭＯＤ２が書き込みを指定し、且つ、第１アドレス信号ＡＤＤ１と第２アドレス信号ＡＤＤ２が一致する場合、アドレス一致信号ＡＨＩＴ１が“１”になる。この場合、第１ポート制御回路３００−１は読み出し処理を中止する。また、ビット線制御回路３０−１は、第１ポートＰ１側のリードビット線ＲＢＬ１の電位レベルを、第２ポートＰ２側のライトビット線ＷＢＬ２上の書き込みデータＤｉｎに応じた電位レベルに設定する。

第１モード信号ＭＯＤ１が書き込みを指定し、第２モード信号ＭＯＤ２が読み出しを指定し、且つ、第１アドレス信号ＡＤＤ１と第２アドレス信号ＡＤＤ２が一致する場合、アドレス一致信号ＡＨＩＴ２が“１”になる。この場合、第２ポート制御回路３００−２は読み出し処理を中止する。また、ビット線制御回路３０−２は、第２ポートＰ２側のリードビット線ＲＢＬ２の電位レベルを、第１ポートＰ１側のライトビット線ＷＢＬ１上の書き込みデータＤｉｎに応じた電位レベルに設定する。

以上に説明された実施の形態は、矛盾しない限りにおいて互いに組み合わせることが可能である。また、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。

図１は、２ポートＭＲＡＭマクロに対応した磁気メモリセルの構成を示す回路図である。 図２は、図１で示された磁気メモリセルの構造の一部を示す概略図である。 図３は、プリフェッチ回路の一例を示す回路図である。 図４は、本発明の第１の実施の形態に係るＭＲＡＭの構成を概略的に示すブロック図である。 図５は、第１の実施の形態に係るＭＲＡＭの構成を示す回路図である。 図６は、プリフェッチ回路の構成を示す回路図である。 図７は、本発明の第２の実施の形態に係るＭＲＡＭの構成を示す回路図である。 図８は、磁気メモリセルの変形例を示す回路図である。 図９は、磁気メモリセルの他の変形例を示す回路図である。 図１０は、磁気メモリセルの更に他の変形例を示す回路図である。 図１１は、本発明の第４の実施の形態に係るＭＲＡＭの構成を概略的に示すブロック図である。 図１２は、第４の実施の形態に係る磁気メモリセルの構成を示す回路図である。

符号の説明

１ 磁気ランダムアクセスメモリ（ＭＲＡＭ）
１０ 磁気メモリセル
１１ 第１磁気抵抗素子
１２ 第２磁気抵抗素子
１３ セルノード
１４ 書き込み配線
１５ 出力素子
１６ インバータ
２０ アドレス一致検出回路
３０ ビット線制御回路
４０ プリチャージ回路
５０ バイパス回路
６０ バイパス回路
７０ アドレス一致信号生成回路
１００ ライトポート制御回路
１１０ ライトワードデコーダ
１２０ 書き込みデータドライバ
２００ リードポート制御回路
２１０ リードワードデコーダ
２２０ 読み出し非活性化回路
２３０ プリフェッチ回路
２４０ ＳＰＬドライバ
２５０ マルチプレクサ
３００−１ 第１ポート制御回路
３００−２ 第２ポート制御回路
Ｐ１ 第１ポート
Ｐ２ 第２ポート
ＷＷＬ ライトワード線
ＷＢＬ ライトビット線
ＲＷＬ リードワード線
ＲＢＬ リードビット線
ＳＲＢＬ サブリードビット線
ＳＰＬ プレート線
ＡＤＤＷ ライトアドレス信号
ＡＤＤＲ リードアドレス信号
ＡＤＤ１ 第１アドレス信号
ＡＤＤ２ 第２アドレス信号
ＡＨＩＴ アドレス一致信号

Claims (14)

1. 第１アドレス信号が入力される第１ポートと、
   第２アドレス信号が入力される第２ポートと、
   前記第１ポート及び前記第２ポートに接続されたポート制御回路と、
   前記第１アドレス信号と前記第２アドレス信号が一致するか否か判定するアドレス一致検出回路と、
   各々が第１ワード線、第１ビット線、第２ワード線、及び第２ビット線に接続された複数の磁気メモリセルと、
   前記第１ビット線及び前記第２ビット線に接続されたビット線制御回路と
   を備え、
   前記第１アドレス信号あるいは前記第２アドレス信号が前記複数の磁気メモリセルのうち書き込み対象セルを指定する場合、前記ポート制御回路は、前記書き込み対象セルに対して前記第１ワード線及び前記第１ビット線を通して書き込み処理を行い、
   前記第１アドレス信号あるいは前記第２アドレス信号が前記複数の磁気メモリセルのうち読み出し対象セルを指定する場合、前記ポート制御回路は、前記読み出し対象セルに対して前記第２ワード線及び前記第２ビット線を通して読み出し処理を行い、
   前記第１アドレス信号及び前記第２アドレス信号のそれぞれが同一セルを前記書き込み対象セル及び前記読み出し対象セルとして指定するアドレス一致の場合、
   前記同一セルに接続された前記第１ビット線及び前記第２ビット線はそれぞれ選択第１ビット線及び選択第２ビット線であり、
   前記ビット線制御回路は、前記選択第２ビット線の電位レベルを、前記選択第１ビット線上の書き込みデータに応じた電位レベルに設定し、
   前記ポート制御回路は、前記読み出し処理を非活性化し、前記選択第２ビット線の電位レベルに応じたデータをラッチする
   磁気ランダムアクセスメモリ。
2. 請求項１に記載の磁気ランダムアクセスメモリであって、
   前記ポート制御回路は、
   前記第２ビット線の電位レベルに応じたデータをラッチするプリフェッチ回路と、
   前記アドレス一致の場合に前記読み出し処理を非活性化する非活性化回路と、
   を有する
   磁気ランダムアクセスメモリ。
3. 請求項２に記載の磁気ランダムアクセスメモリであって、
   前記読み出し処理において、
   前記ポート制御回路は、前記読み出し対象セルに接続された前記第２ワード線を駆動し、
   前記読み出し対象セルは、前記第２ワード線の駆動に応答して、記録データに応じた出力電位を出力し、
   前記読み出し対象セルに接続された前記第２ビット線には、前記出力電位に応じた読み出し電位が現れ、
   前記記録データが第１データである場合、前記読み出し電位は第１電位であり、
   前記記録データが第２データである場合、前記読み出し電位は前記第１電位より低い第２電位である
   磁気ランダムアクセスメモリ。
4. 請求項３に記載の磁気ランダムアクセスメモリであって、
   前記ビット線制御回路は、
   前記第２ビット線を前記第１電位にプリチャージするプリチャージ回路と、
   前記第１ビット線と前記第２ビット線との間に接続されたバイパス回路と
   を備え、
   前記アドレス一致の場合であって、且つ、前記書き込みデータが前記第２データである場合、前記バイパス回路は、前記選択第２ビット線の電位レベルを前記第２電位に設定する
   磁気ランダムアクセスメモリ。
5. 請求項４に記載の磁気ランダムアクセスメモリであって、
   前記バイパス回路は、前記第２電位を供給する電源端子と前記第２ビット線との間に直列に接続された第１トランジスタと第２トランジスタとを含み、
   前記第１トランジスタのゲートは前記第１ビット線に接続され、前記書き込みデータが前記第２データである場合に前記第１トランジスタはＯＮし、
   前記第２トランジスタのゲートは前記アドレス一致検出回路の出力に接続され、前記アドレス一致の場合に前記第２トランジスタはＯＮする
   磁気ランダムアクセスメモリ。
6. 請求項３に記載の磁気ランダムアクセスメモリであって、
   前記ビット線制御回路は、前記第１ビット線と前記第２ビット線との間に接続されたバイパス回路を備え、
   前記アドレス一致の場合であって、且つ、前記書き込みデータが前記第１データである場合、前記バイパス回路は、前記選択第２ビット線の電位レベルを前記第１電位に設定し、
   前記アドレス一致の場合であって、且つ、前記書き込みデータが前記第２データである場合、前記バイパス回路は、前記選択第２ビット線の電位レベルを前記第２電位に設定する
   磁気ランダムアクセスメモリ。
7. 請求項６に記載の磁気ランダムアクセスメモリであって、
   前記バイパス回路は、
   前記第１電位を供給する第１電源端子と、
   前記第２電位を供給する第２電源端子と、
   前記第２ビット線に接続された出力端子と、
   前記第１電源端子と前記出力端子との間に直列に接続された第１トランジスタ及び第２トランジスタと、
   前記第２電源端子と前記出力端子との間に直列に接続された第３トランジスタ及び第４トランジスタと
   を備え、
   前記第１トランジスタ及び前記４トランジスタのゲートは、前記第１ビット線に接続され、
   前記書き込みデータが前記第１データである場合、前記第１トランジスタがＯＮし、前記第４トランジスタがＯＦＦし、
   前記書き込みデータが前記第２データである場合、前記第４トランジスタがＯＮし、前記第１トランジスタがＯＦＦし、
   前記第２トランジスタ及び前記第３トランジスタのゲートは、前記アドレス一致検出回路の出力に接続され、
   前記アドレス一致の場合に、前記第２トランジスタ及び前記３トランジスタはＯＮする
   磁気ランダムアクセスメモリ。
8. 請求項３乃至７のいずれか一項に記載の磁気ランダムアクセスメモリであって、
   前記複数の磁気メモリセルの各々は、
   セルノードと、
   一端が前記セルノードに接続され、他端が第１配線に接続された第１磁気抵抗素子と、
   一端が前記セルノードに接続され、他端が第２配線に接続された第２磁気抵抗素子と、
   前記第２ビット線に接続された第３配線と前記セルノードとの間に介在する出力素子と
   を有し、
   前記第１磁気抵抗素子と前記第２磁気抵抗素子には、前記記録データとして相補データが記録され、
   前記読み出し処理において、
   前記ポート制御回路は、前記読み出し対象セルに接続された前記第２ワード線を駆動し、且つ、前記読み出し対象セルに接続された前記第１配線と前記第２配線との間に所定の読み出し電圧を印加し、
   前記出力素子は、前記第２ワード線の駆動に応答して、前記セルノードの電位レベルに応じた前記出力電位を前記第３配線に出力し、
   前記読み出し対象セルに接続された前記第２ビット線には、前記出力電位に応じた前記読み出し電位が現れ、
   前記アドレス一致の場合、前記非活性化回路は、前記所定の読み出し電圧の印加を非活性化する
   磁気ランダムアクセスメモリ。
9. 請求項８に記載の磁気ランダムアクセスメモリであって、
   前記出力素子は、
   入力が前記セルノードに接続されたインバータと、
   前記インバータの出力と前記第３配線との間に接続された読み出しトランジスタと
   を含み、
   前記読み出しトランジスタのゲートは前記第２ワード線に接続され、
   前記第２ワード線が駆動されると、前記読み出しトランジスタはＯＮする
   磁気ランダムアクセスメモリ。
10. 請求項８に記載の磁気ランダムアクセスメモリであって、
    前記出力素子は、前記セルノードと前記第３配線との間に接続された読み出しトランジスタを含み、
    前記読み出しトランジスタのゲートは前記第２ワード線に接続され、
    前記第２ワード線が駆動されると、前記読み出しトランジスタはＯＮする
    磁気ランダムアクセスメモリ。
11. 請求項８に記載の磁気ランダムアクセスメモリであって、
    前記出力素子は、前記第２電位を供給する電源端子と前記第３配線との間に接続された読み出しトランジスタを含み、
    前記読み出しトランジスタのゲートは前記セルノードに接続されている
    磁気ランダムアクセスメモリ。
12. 請求項８乃至１１のいずれか一項に記載の磁気ランダムアクセスメモリであって、
    前記第１ビット線は、相補ビット線対であり、
    前記複数の磁気メモリセルの各々は、更に、
    前記相補ビット線対の一方と前記セルノードとの間に接続された第１書き込みトランジスタと、
    前記相補ビット線対の他方と前記セルノードとの間に接続された第２書き込みトランジスタと
    を有し、
    前記第１書き込みトランジスタ及び前記第２書き込みトランジスタのゲートは前記第１ワード線に接続されており、
    前記書き込み処理において、前記ポート制御回路は、前記書き込み対象セルに接続された前記第１ワード線を駆動し、且つ、前記書き込み対象セルに接続された前記相補ビット線対に前記書き込みデータとして相補データを出力することにより、前記書き込みデータに応じた方向の書き込み電流を前記書き込み対象セルに流し、
    前記書き込み対象セルの前記第１磁気抵抗素子及び前記第２磁気抵抗素子には、前記書き込み電流によって前記相補データが書き込まれる
    磁気ランダムアクセスメモリ。
13. 請求項１乃至１２のいずれか一項に記載の磁気ランダムアクセスメモリであって、
    前記第１ポートは、前記書き込み対象セルを指定する前記第１アドレス信号専用のポートであり、
    前記第２ポートは、前記読み出し対象セルを指定する前記第２アドレス信号専用のポートである
    磁気ランダムアクセスメモリ。
14. 磁気ランダムアクセスメモリの動作方法であって、
    前記磁気ランダムアクセスメモリは、
    第１アドレス信号が入力される第１ポートと、
    第２アドレス信号が入力される第２ポートと、
    各々が第１ワード線、第１ビット線、第２ワード線、及び第２ビット線に接続された複数の磁気メモリセルと
    を備え、
    前記動作方法は、
    前記第１アドレス信号あるいは前記第２アドレス信号が前記複数の磁気メモリセルのうち書き込み対象セルを指定する場合、前記書き込み対象セルに対して前記第１ワード線及び前記第１ビット線を通して書き込み処理を行うステップと、
    前記第１アドレス信号あるいは前記第２アドレス信号が前記複数の磁気メモリセルのうち読み出し対象セルを指定する場合、前記読み出し対象セルに対して前記第２ワード線及び前記第２ビット線を通して読み出し処理を行うステップと、
    前記第１アドレス信号及び前記第２アドレス信号のそれぞれが同一セルを前記書き込み対象セル及び前記読み出し対象セルとして指定するアドレス一致の場合、前記同一セルに対する前記読み出し処理を中止するステップと
    を含み、
    前記同一セルに接続された前記第１ビット線及び前記第２ビット線はそれぞれ選択第１ビット線及び選択第２ビット線であり、
    前記中止するステップは、
    前記選択第２ビット線の電位レベルを、前記選択第１ビット線上の書き込みデータに応じた電位レベルに設定するステップと、
    前記選択第２ビット線の電位レベルに応じたデータをラッチするステップと
    を含む
    磁気ランダムアクセスメモリの動作方法。

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