JPWO2007142138A1 - ２ｔ２ｍｔｊセルを用いたｍｒａｍ - Google Patents

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Abstract

本発明による磁気ランダムアクセスメモリは、第１方向へ延在する複数の第１配線及び複数の第２配線と、第２方向へ延在する複数の第３配線及び複数の第４配線と、前記複数の第１配線と前記複数の第３配線との交点の各々に対応して設けられた複数のメモリセルとを具備する。前記複数のメモリセルの各々は、前記第１配線と前記第２配線との間に直列に接続され、前記第３配線の信号で制御される第１トランジスタ及び第２トランジスタと、一端を前記第１トランジスタと前記第２トランジスタとをつなぐ書き込み配線に、他端を接地に接続された第１磁気抵抗素子と、一端を前記書き込み配線に、他端を前記第４配線に接続された第２磁気抵抗素子とを含む。

Description

本出願は、２００６年６月８日に出願された、日本特許出願（出願番号：特願２００６−１５９３５３）に基づくものであり、且つ、当該日本特許出願からの優先権の利益を主張するものであり、当該日本特許出願の開示の全体は、参照することをもって本出願に組み込まれる。
本発明は、磁気抵抗素子（ＭＴＪ：Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）を記憶素子としてメモリセルに用いた磁気ランダムアクセスメモリ（ＭＲＡＭ：Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関する。
ＭＲＡＭのメモリセルに用いられるＭＴＪ素子は、磁化が任意の方向に固定された固定磁性層と、外部磁場により磁化が可変である自由磁性層とを含む。これら固定磁性層と自由磁性層とは、トンネル絶縁膜を挟むように積層されている。ＭＲＡＭにおいて、１ビットの記憶情報は、それら固定磁性層と自由磁性層との相対的な磁化状態に割り当てられる。例えば、固定磁性層と自由磁性層の磁化が同じ向きである場合、即ち平行状態である場合が「０」と定義される。固定磁性層と自由磁性層の磁化が互いに１８０度向きが異なる場合、即ち反平行状態である場合が「１」と定義される。そして、ＭＴＪ抵抗値が上記磁化状態によって異なることを利用してＭＲＡＭの読み出しが実行される。
ＭＴＪ抵抗値を読み出す方法は、ＭＴＪ素子に一定電圧を印加してセンス電流を読み出す方法が一般的である（電流センス方式）。しかし、「０」記憶時のＭＴＪ抵抗値Ｒｊ０と「１」記憶時のＭＴＪ抵抗値Ｒｊ１との差、すなわちＭＲ比はせいぜい３０％〜５０％であり、読み出し信号は決して大きくない。典型的なＭＲＡＭでは、メモリアレイ内にＲｊ０とＲｊ１の中間の抵抗値を持つ参照セルを配置して読み出し動作を行う。この場合、実質的な読み出し信号はＭＲ比の１／２となる。従って、このように低いＭＲ比は、数ｎｓレベルの高速な読み出し動作を行うには不十分である。さらに、上記電流センス方式においては電流電圧変換に時間がかかる、センスアンプ回路が大きくなる等の問題点がある。
その対策として、電位でＭＴＪ抵抗値を読み出すＭＲＡＭが特開２００４−２２０７５９号公報（以下、「’７５９出願」という。）に開示されている。図１、図２は、’７５９出願に開示されたＭＲＡＭの構成の一部を示す図である。図１は書き込み動作について、図２は読み出し動作についてそれぞれ主に示している。ここで、このＭＲＡＭは、複数のメモリセル１０２、複数の第１ビット線（／ＷＢＬ）１０４、複数の第２ビット線（ＷＢＬ）１０５、複数の第３ビット線（ＲＢＬ）１１０、複数の第１ワード線（ＷＷＬ）１０３ａ、複数の第２ワード線（ＲＷＬ）１０３ｂ、書き込み回路１０９、センスアンプ１０８を具備する。なお、本明細書の図面では、ＭＴＪ素子が可変抵抗の記号で示されている。
第１ワード線１０３ａ及び第２ワード線１０３ｂは、ワード線組を形成し、Ｘ方向に延在する。第１ビット線１０４、第２ビット線１０５及び第３ビット線１１０は、ビット線組を形成し、Ｙ方向に延在する。第１ビット線１０４及び第２ビット線１０５は、一端を書き込み回路１０９に接続されている。第３ビット線１１０は、一端をセンスアンプ１０８に接続されている。複数のメモリセル１０２は、行列状に配置されている。複数のメモリセル１０２の各々は、複数のワード線組と複数のビット線組との交点の各々に対応して設けられている。書き込み回路１０９は、書き込み動作時に、アドレス信号に基づいて複数のビット線組から選択された選択ビット線組において、書き込みデータＤｉｎに対応した向きで、第１ビット線１０４及び第２ビット線１０５に相補的に書き込み電流Ｉｙ、／Ｉｙを流す。センスアンプ１０８は、読み出し動作時に、第３ビット線１１０の電位と参照電位（Ｖｄｄ／２）とを比較し、比較結果を読み出しデータＱｏｕｔとして出力する。
メモリセル１０２は、ＭＴＪ素子Ｊ０、トランジスタＭ０、トランジスタＭ１及びＭＴＪ素子Ｊ１を備える。ＭＴＪ素子Ｊ０、トランジスタＭ０、トランジスタＭ１及びＭＴＪ素子Ｊ１は、第１ビット線１０４と第２ビット線１０５との間に、この順に直列に接続されている。トランジスタＭ０とトランジスタＭ１との中間のノードＮ１には、第３ビット線が接続されている。トランジスタＭ０、Ｍ１は、第２ワード線１０３ｂの信号によりオン／オフが制御される。ＭＴＪ素子Ｊ０は、第１ビット線１０４と第１ワード線１０３ａとが交わる点の近傍に設けられている。ＭＴＪ素子Ｊ１は、第２ビット線１０５と第１ワード線１０３ａとが交わる点の近傍に設けられている。
図１を参照して、このメモリセル１０２では、直列に接続された２つのＭＴＪ素子Ｊ０、Ｊ１に相補のデータが書き込まれる。すなわち、このメモリセル１０２の書き込み動作では、まず、第１ワード線１０３ａに書き込み電流Ｉｘを流す。さらに、第１ビット線１０４に書き込み電流／Ｉｙを、第２ビット線１０５に書き込み電流Ｉｙを、相補的にそれぞれ流す。ここで、書き込み電流Ｉｙと書き込み電流／Ｉｙとは必ず異なる向きに流れる。これらの書き込み電流により、ＭＴＪ素子Ｊ０及びＭＴＪ素子Ｊ１に相補のデータが書き込まれる。すなわち、ＭＴＪ素子Ｊ０とＭＴＪ素子Ｊ１には、「０」と「１」、及び、「１」と「０」のいずれか一方の状態が書き込まれる。
図２を参照して、このメモリセル１０２の読み出し動作では、まず、第２ワード線１０３ｂを活性化してトランジスタＭ０、Ｍ１をオンの状態にする。次に、第２ビット線１０５に電源電圧（Ｖｄｄ）、第１ビット線１０４に接地電圧（Ｇｎｄ）を印加する。これにより、直列接続されるＭＴＪ素子Ｊ０とＭＴＪ素子Ｊ１とに読み出し電流ＩＲが流れる。このとき、第３ビット線１１０には、ノードＮ１の電圧としてセンス電圧Ｖｓが出力される。センス電圧Ｖｓは、ＭＴＪ素子Ｊ０、Ｊ１の記憶状態により、Ｖｄｄ／２より高い電圧と低い電圧のいずれか一方となる。例えば、ＭＴＪ素子Ｊ０が「０」（低抵抗状態）、ＭＴＪ素子Ｊ１が「１」（高抵抗状態）の場合、Ｖｓ＜Ｖｄｄ／２となる。一方、ＭＴＪ素子Ｊ０が「１」、ＭＴＪ素子Ｊ１が「０」の場合、Ｖｓ＞Ｖｄｄ／２となる。このメモリセル１０２の利点は、相補のデータを記憶する２つのＭＴＪ素子を利用して読み出しているので読み出し信号が大きいことである。さらに、読み出し信号が電圧であるため（電圧センス方式）、信号を増幅するセンスアンプ回路が従来のＤＲＡＭと同様の回路を利用でき、小さい回路で高速に増幅できることである。
しかし、’７５９出願に記載のＭＲＡＭセルに限らず、典型的なＭＲＡＭセルは、電流方向が直交する書き込み電流Ｉｘと書き込み電流Ｉｙとが作る合成磁場によって、選択状態のメモリセルにデータを書き込む。従って、書き込み電流Ｉｘ，Ｉｙの電流値が小さいと書き込みができない。逆に、その電流値が大きいと非選択状態のメモリセルに誤書き込みをしてしまう。従って、選択的に書き込み動作を行うためには電
流値や電流波形を正確に制御する必要がある。そのため、高速な書き込み動作を行うことは容易ではない。
一方、ＭＲＡＭの書き込みマージンを飛躍的に向上させることができるメモリセル（２Ｔｒａｎｓｉｓｔｏｒ−１ＭＴＪメモリセル：２Ｔ１ＭＴＪセル）が、特開２００４−３４８９３４号公報（以下、「’９３４出願」という。）に開示されている。図３、図４は、’９３４出願に開示されたＭＲＡＭの構成の一部を示す図である。図３は書き込み動作について、図４は読み出し動作についてそれぞれ主に示している。ここで、このＭＲＡＭは、複数のメモリセル２０２、複数の第１ビット線（／ＷＢＬ）２０４、複数の第２ビット線（ＷＢＬ）２０５、複数の第３ビット線（ＲＢＬ）２１０、複数のワード線（ＷＬ）２０３、書き込み回路２０９、センスアンプ２０８を具備する。
ワード線２０３は、Ｘ方向に延在する。第１ビット線２０４、第２ビット線２０５及び第３ビット線２１０は、ビット線組を形成し、Ｙ方向に延在する。第２ビット線２０４及び第２ビット線２０５は、一端を書き込み回路２０９に接続されている。第３ビット線２１０は、一端をセンスアンプ２０８に接続されている。複数のメモリセル１０２は、行列状に配置されている。複数のメモリセル２０２の各々は、複数のワード線２０３と複数のビット線組との交点の各々に対応して設けられている。書き込み回路２０９は、書き込み動作時に、アドレス信号に基づいて複数のビット線組から選択された選択ビット線組において、第１ビット線２０４−選択セル２０２−第２ビット線２０５の経路に、書き込みデータＤｉｎに対応した向きで書き込み電流Ｉｗを流す。ただし、選択セル２０２は、複数のメモリセル２０２のうち、複数のワード線２０３から選択された選択ワード線２０３と選択ビット線組とで選択されたメモリセル２０２である。センスアンプ２０８は、読み出し動作時に、第３ビット線１１０に流れる読み出し電流ＩＲとリファンレンスビット線ＲＢＬＲを流れる参照電流とを比較し、比較結果を読み出しデータＱｏｕｔとして出力する。
メモリセル２０２は、第１トランジスタ２０６と第２トランジスタ２１６とＭＴＪ素子２０７とを含む（２Ｔ１ＭＴＪ）。第１トランジスタ２０６は、ゲートをワード線２０３に、一方の端子を第１ビット線２０４にそれぞれ接続されている。第２トランジスタ２１６は、ゲートをワード線２０３に、一方の端子を第１トランジスタ２０６の他方の端子に、他方の端子を第２ビット線２０５にそれぞれ接続されている。すなわち、第１トランジスタ２０６と第２トランジスタ２１６とは、第１ビット線２０４と第２ビット線２０５との間で直列接続されている。ＭＴＪ素子２０７は、一方の端子を第１トランジスタ２０６と第２トランジスタ２１６との接続点に、他方の端子を第３ビット線２１０にそれぞれ接続されている。
図３を参照して、このメモリセル２０２の書き込み動作では、デコーダ（図示されず）が、複数のワード線３のうちから選択ワード線３を選択して活性化し、第１トランジスタ２０６及び第２トランジスタ２１６をオン状態とする。そして、書き込み回路２０９が、書き込みデータＤｉｎに応じて、第２ビット線２０５及び第１ビット線２０４のうち、一方を電源電圧（Ｖｄｄ）に、他方を接地電圧（Ｇｎｄ）にする。これにより、第１トランジスタ２０６及び第２トランジスタ２１６とＭＴＪ素子２０７との接続点である書き込み配線に、双方向のうち一方の向きの書き込み電流Ｉｗが流れ、書き込みが行われる。例えば、図３では、第２ビット線２０５を電源電圧に、第１ビット線２０４を接地電圧にすることで、第２ビット線２０５から第１ビット線２０４の向きに書き込み電流Ｉｗが流れる。
図４を参照して、このメモリセル２０２の読み出し動作では、ワード線２０３を活性化して第１トランジスタ２０６及び第２トランジスタ２１６をオン状態とする。そして、第２ビット線２０５と第１ビット線２０４の両方を接地する。これにより、センスアンプ２０８から選択セル２０２のＭＴＪ素子２０７を介して読み出し電流Ｉｗが流れる。センスアンプ２０８は、その読み出し電流Ｉｗと参照電流とを比較し、その比較結果を読み出しデータＱｏｕｔとして出力する。
このメモリセル２０２の利点は、書き込み動作時におけるメモリセル２０２の選択性が飛躍的に向上し、書き込み動作マージンが広いことである。従って、書き込み電流の電流値を正確に制御することから解放され、書き込み回路が簡単になるだけでなく、高速な書き込み動作を行うことも容易となる。
特開２００４−２２０７５９号公報に記載のＭＲＡＭにおいては、相補のデータが記憶された２つのＭＴＪ素子Ｊ０、Ｊ１の直列接続端子電圧を読み出すことで高速な読み出し動作が期待できる。しかし、書き込み方法は従来のＭＲＡＭと同様であり、特に書き込みマージンが狭いことから書き込み電流Ｉｗを正確に制御しなければならない。つまり、書き込み動作の動作速度は改善されない。また、２つのＭＴＪ素子Ｊ０、Ｊ１に相補のデータを書き込むには回路的な工夫が必要である。
一方、特開２００４−３４８９３４号公報に記載のＭＲＡＭにおいては、メモリセル２０２内に設けられたトランジスタ２０６、２１６によって書き込み電流Ｉｗを選択状態のメモリセル２０２に流すため、動作マージンが広い特徴がある。よって、書き込み電流Ｉｗを正確に制御する必要がなくなり、高速な書き込み動作速度を実現することが可能である。しかし、従来のＭＲＡＭと同様の読み出し方法を行うため、読み出しの動作マージン（読み出し信号）は改善されない。つまり、読み出し動作の動作速度は改善されない。
本出願に関連して、特開２００３−２４９０７２号公報は、直列に接続された複数のＭＴＪ素子が基板と垂直な方向に積み重なれた構造のＭＲＡＭを開示している。このような構造によれば、ＭＴＪ素子を高密度に集積化することができる。
また、特開２００５−２３６１７７号公報は、メモリアレイをメモリセルの磁化困難軸と平行な軸に関して鏡面対称に配置する技術を開示している。このような配置によれば、ビット線を流れる書き込み電流の方向と書き込みデータとの対応関係は全てのメモリアレイについて同一になり、書き込みデータと自由層の磁化方向との対応関係を全て同一になる。これにより、書き込みデータと読み出しデータとの一貫性を維持することができる。
更に、特開２００４−１４５９５２号公報は、主ワード線と副ワード線と主ビット線と副ビット線とを備えたＭＲＡＭを開示している。このＭＲＡＭでは、ＭＴＪ素子を含むＭＲＡＭセルが、副ワード線と副ビット線との交点に配置されている。副ワード線を選択する選択トランジスタは、ＭＲＡＭセルよりも書き込み電流の下流側に設けられ、主ワード線と副ワード線とは、直接に接続されている。選択トランジスタは、スナックバック現象を起こすように駆動される。メモリセルへの書き込みは、選択トランジスタの基板電流によって行われる。このような構成によれば、書き込み電流が選択トランジスタのチャネル電流によって制限されない。当該ＭＲＡＭは、基板電流を利用して書き込み電流を流すため、小さなサイズの選択トランジスタで大きな書き込み電流を流すことができ、メモリアレイの面積を小さくすることができる。
本発明の目的は、書き込みマージンと読み出しマージンの両方を改善し、高速動作を可能とするＭＲＡＭ及びその動作方法を提供することである。
本発明の一の観点において、磁気ランダムアクセスメモリは、複数の第１配線及び複数の第２配線と、複数の第３配線及び複数の第４配線と複数のメモリセルとを具備する。複数の第１配線及び複数の第２配線は、第１方向へ延在する。複数の第３配線及び複数の第４配線は、第２方向へ延在する。複数のメモリセルは、複数の第１配線と複数の第３配線との交点の各々に対応して設けられている。複数のメモリセルの各々は、第１トランジスタ及び第２トランジスタと、第１磁気抵抗素子と、第２磁気抵抗素子とを含む。第１トランジスタ及び第２トランジスタは、第１配線と第２配線との間に直列に接続され、第３配線の信号で制御される。第１磁気抵抗素子は、一端を第１トランジスタと第２トランジスタとをつなぐ書き込み配線に、他端を接地に接続されている。第２磁気抵抗素子は、一端を書き込み配線に、他端を第４配線に接続されている。
本発明によれば、ＭＲＡＭにおいて書き込みマージンと読み出しマージンの両方が改善され、高速動作が可能となる。
図１は、’７５９出願に開示されたＭＲＡＭの構成の一部を示す図である。 図２は、’７５９出願に開示されたＭＲＡＭの構成の一部を示す図である。 図３は、’９３４出願に開示されたＭＲＡＭの構成の一部を示す図である。 図４は、’９３４出願に開示されたＭＲＡＭの構成の一部を示す図である。 図５は、本発明の一実施例のＭＲＡＭの構成を示す回路ブロック図である。 図６は、図５のメモリセルのレイアウトの一例を示す平面図である。 図７は、本発明の他の実施例のＭＲＡＭの構成を示す回路ブロック図である。 図８は、図７に示したメモリセルを用いたメモリアレイを示す回路図である。 図９は、図８のメモリアレイのレイアウトの一例を示す平面図である。 図１０は、図８のメモリアレイのレイアウトの他の一例を示す平面図である。 図１１は、図８のメモリアレイのレイアウトの更に他の一例を示す平面図である。
以下、本発明のＭＲＡＭ及びその動作方法の実施例に関して説明する。本発明の一実施例において、磁気ランダムアクセスメモリは、複数の第１配線及び複数の第２配線と、複数の第３配線及び複数の第４配線と複数のメモリセルとを具備する。複数の第１配線及び複数の第２配線は、第１方向へ延在する。複数の第３配線及び複数の第４配線は、第２方向へ延在する。複数のメモリセルは、複数の第１配線と複数の第３配線との交点の各々に対応して設けられている。複数のメモリセルの各々は、第１トランジスタ及び第２トランジスタと、第１磁気抵抗素子と、第２磁気抵抗素子とを含む。第１トランジスタ及び第２トランジスタは、第１配線と第２配線との間に直列に接続され、第３配線の信号で制御される。第１磁気抵抗素子は、一端を第１トランジスタと第２トランジスタとをつなぐ書き込み配線に、他端を接地に接続されている。第２磁気抵抗素子は、一端を書き込み配線に、他端を第４配線に接続されている。
上記の磁気ランダムアクセスメモリは、第１方向へ延在する複数の第５配線と、第２方向へ延在する複数の第６配線とを更に具備してもよい。複数のメモリセルの各々は、書き込み配線と第５配線との間に接続され、第６配線の信号で制御される第３トランジスタを含む。
上記の磁気ランダムアクセスメモリにおいて、複数のメモリセルのうちの隣り合う２つのメモリセルは、書き込み配線が鏡面対称に配置されていることが好ましい。また、隣り合う２つのメモリセルが、書き込み配線が鏡面対称に配置され、且つ、磁気抵抗素子層が併進対称に配置されていることは一層に好ましい。
上記の磁気ランダムアクセスメモリにおいて、複数のメモリセルの各々は、書き込み配線を流れる書き込み電流により、第１磁気抵抗素子と第２磁気抵抗素子とに異なるデータが書き込まれることが好ましい。
好ましい実施例では、第１配線と第１トランジスタとを接続する端子が、複数のメモリセルのうちの隣り合う２つのメモリセルにおいて物理的に共有され、且つ、第２配線と第２トランジスタとを接続する端子が、隣り合う２つのメモリセルにおいて物理的に共有されている。
好ましい実施例では、複数のメモリセルのうちの隣り合う２つのメモリセルのうち一方のメモリセルにおいて、第１磁気抵抗素子が第１配線側に配置され、且つ、第２磁気抵抗素子が第２配線側に配置されており、他方のメモリセルにおいて、第１磁気抵抗素子が第２配線側に配置され、且つ、第２磁気抵抗素子が第１配線側に配置されている。
上記の磁気ランダムアクセスメモリにおいて、書き込み配線は、略Ｕ字型形状を有することが好ましい。
本発明の一実施例では、第１方向へ延在する複数の第１配線及び複数の第２配線と、第２方向へ延在する複数の第３配線及び複数の第４配線と、複数の第１配線と複数の第３配線との交点の各々に対応して設けられた複数のメモリセルとを具備し、複数のメモリセルの各々が、第１配線と第２配線との間に直列に接続され、第３配線の信号で制御される第１トランジスタ及び第２トランジスタと、一端を第１トランジスタと第２トランジスタとをつなぐ書き込み配線に、他端を接地に接続された第１磁気抵抗素子と、一端を書き込み配線に、他端を第４配線に接続された第２磁気抵抗素子とを含む磁気ランダムアクセスメモリの動作方法が提供される。当該動作方法は、メモリセルの読み出し動作時に、
（Ａ）第４配線を接地電位よりも高電位の第１電位にするステップと、
（Ｂ）書き込み配線の電位と第１電位の１／２の基準電位とを比較した比較結果に基づいて、読み出しデータを出力するステップ
とを具備する。
好適な実施例では、
（Ｂ）ステップは、
（Ｂ１）第３配線を選択して、第１トランジスタと第２トランジスタとをオンにするステップと、
（Ｂ２）第１配線及び第２配線のいずれか一方から書き込み配線の電位を取得するステップ
とを備える。
磁気ランダムアクセスメモリが、第１方向へ延在する複数の第５配線と、第２方向へ延在する複数の第６配線とを更に具備し、複数のメモリセルの各々が、書き込み配線と第５配線との間に接続され、第６配線の信号で制御される第３トランジスタを含む場合、（Ｂ）ステップは、
（Ｂ１）第６配線を選択して、第３トランジスタをオンにするステップと、
（Ｂ２）第５配線から書き込み配線の電位を取得するステップ
とを備えることが好ましい。
以下では、本発明のＭＲＡＭ及びその動作方法の実施例について、添付図面を参照してより具体的に説明する。図５は、本発明の一実施例のＭＲＡＭの構成を示す回路ブロック図である。ＭＲＡＭ１は、複数のメモリセル２、複数の第１ビット線（／ＢＬ）１４、複数の第２ビット線（ＢＬ）１５、複数のワード線（ＷＬ）３、複数のプレート線（ＰＬ）１１、書き込み回路９、センスアンプ８を具備する。
ワード線３及びプレート線１１は、ワード線組を形成し、Ｘ方向に延在する。ワード線３及びプレート線１１は、一端をデコーダ（図示されず）に接続されている。第１ビット線１４及び第２ビット線１５は、ビット線組を形成し、Ｙ方向に延在する。第１ビット線１４及び第２ビット線１５は、一端を書き込み回路９に接続されている。第２ビット線１５は、センスアンプ８にも接続されている。
複数のメモリセル２は、行列状に配置されている。複数のメモリセル２の各々は、複数のワード線組と複数のビット線組との交点の各々に対応して設けられている。書き込み回路９は、書き込み動作時に、アドレス信号に基づいて複数のビット線組から選択された選択ビット線組において、第１ビット線１４−選択セル２−第２ビット線１５の経路に、書き込みデータＤｉｎに対応した向きで書き込み電流Ｉｗを流す。ただし、選択セル２は、複数のメモリセル２のうち、複数のワード線３から選択された選択ワード線３と選択ビット線組とで選択されたメモリセル２である。センスアンプ８は、読み出し動作時に、第２ビット線１５の電位と参照電位Ｖｄｄ／２とを比較し、比較結果を読み出しデータＱｏｕｔとして出力する。
メモリセル２は、第１トランジスタ６と第２トランジスタ１６と第１ＭＴＪ素子７と第２ＭＴＪ素子１７とを含む。すなわち、メモリセル２は、２Ｔ２ＭＴＪセル（２Ｔｒａｎｓｉｓｔｏｒ−２ＭＴＪメモリセル）である。第１トランジスタ６は、ゲートをワード線３に、一方の端子を第１ビット線１４に、他方の端子をノードＮ１にそれぞれ接続されている。第２トランジスタ１６は、ゲートをワード線３に、一方の端子をノードＮ１に、他方の端子を第２ビット線１５にそれぞれ接続されている。すなわち、第１トランジスタ６と第２トランジスタ１６とは、第１ビット線１４と第２ビット線１５との間で直列接続されている。この第１トランジスタ６と第２トランジスタ１６とを接続する配線としての書き込み配線２０に電流が流れることで、第１ＭＴＪ素子７と第２ＭＴＪ素子１７にデータが書き込まれる。第１ＭＴＪ素子７は、一方の端子をノードＮ１（第１トランジスタ６と第２トランジスタ１６との間の書き込み配線２０）に、他方の端子を接地配線にそれぞれ接続されている。第２ＭＴＪ素子１７は、一方の端子をノードＮ１に、他方の端子をプレート線１１にそれぞれ接続されている。
本メモリセル２の書き込み動作について説明する。
まず、デコーダ（図示されず）は、プレート線１１を接地、又は、開放とする。そして、デコーダが、アドレス信号に基づいて、複数のワード線３のうちから選択ワード線３を選択して活性化する。それにより、選択ワード線３に接続された第１トランジスタ６及び第２トランジスタ１６がオン状態となる。一方、書き込み回路９は、アドレス信号に基づいて、複数のビット線組のうちから選択ビット線組を選択する。これにより、選択ワード線３と選択ビット線組とにより、複数のメモリセル２から選択セル２が選択される。そして、書き込み回路９は、書き込みデータＤｉｎに応じて、選択ビット線組の第２ビット線１５及び第１ビット線１４のうち、一方を電源電圧（Ｖｄｄ）に、他方を接地電圧（Ｇｎｄ）にする。これにより、選択セル２において、第１トランジスタ６及び第２トランジスタ１６との間の書き込み配線２０において、双方向のうち書き込みデータＤｉｎに応じた一方の向きに書き込み電流Ｉｗが流れる。これにより、書き込み配線２０の周辺に、書き込み電流Ｉｗによる書き込み用の磁界が発生する。このとき、選択セル２の第１ＭＴＪ素子７と第２ＭＴＪ素子１７は、書き込み配線２０近傍にあるので、書き込み用の磁界により書き込みデータＤｉｎを書き込まれる。
本メモリセル２は、書き込み電流Ｉｗが選択セル２のみに流れるように回路が工夫されている。そのため、選択セル２の書き込みの動作マージンを広くとることが出来る。それにより、書き込み回路が簡単になり、さらに高速な書き込み動作を可能とする。
本メモリセル２においては、入力された書き込みデータＤｉｎに応じて第１ＭＴＪ素子７と第２ＭＴＪ素子１７に相補のデータを書き込むため、書き込み配線２０のレイアウトを以下のように工夫する。図６は、図５のメモリセルのレイアウトの一例を示す平面図である。図面を見やすくするため、複数の第１ビット線１４（／ＢＬ０、／ＢＬ１、…）、複数の第２ビット線１５（ＢＬ０、ＷＢＬ１、…）、書き込み配線２０（第１トランジスタ６と第２トランジスタ１６とを接続する配線）、複数のプレート線１１（ＰＬ０、ＰＬ１、ＰＬ２、…）、接地配線（Ｇｎｄ）、第１ＭＴＪ素子７、第２ＭＴＪ素子１７のみを描写している。第１ＭＴＪ素子７と第２ＭＴＪ素子１７上に示す白抜き矢印の向きは、書き込み電流Ｉｗにより生成され、自由磁性層へ印加される磁化の向きを示す。本図に示すように、この例において、第１ＭＴＪ素子７及び第２ＭＴＪ素子１７は書き込み配線２０層の直上に積層されている。２つの第１ＭＴＪ素子７及び第２ＭＴＪ素子１７に相補のデータを書き込むため、書き込み配線２０を略Ｕ字形にレイアウトし、各々のＭＴＪ素子に印加される書き込み電流Ｉｗからの磁化反転磁場が反対の向きになるよう工夫している。
次に、本メモリセル２の読み出し動作について説明する。
まず、デコーダ（図示されず）は、複数のプレート線１１から選択プレート線１１を選択し、選択プレート線１１に電源電圧（Ｖｄｄ）を印加する。そして、デコーダが、アドレス信号に基づいて、複数のワード線３のうちから選択ワード線３を選択して活性化する。それにより、選択ワード線３に接続された第１トランジスタ６及び第２トランジスタ１６がオン状態となる。このとき、プレート線１１−第２ＭＴＪ素子１７−第１ＭＴＪ素子７−接地の経路に読み出し電流ＩＲが流れる。その結果、第２ＭＴＪ素子１７と第１ＭＴＪ素子７が接続されたノードＮ１すなわち書き込み配線２０にセンス電圧Ｖｓが発生する。ここで、第２トランジスタ１６がオン状態であるため、第２ビット線５にセンス電圧Ｖｓが出力される。センス電圧Ｖｓは、第２ＭＴＪ素子１７と第１ＭＴＪ素子７とが記憶するデータによって、Ｖｄｄ／２より高い、又は、低い電圧となる。例えば、第１ＭＴＪ素子７に「０」、第２ＭＴＪ素子１７に「１」（第１ＭＴＪ素子７が低抵抗状態、第２ＭＴＪ素子１７が高抵抗状態）が記憶されている場合、センス電圧Ｖｓ＜Ｖｄｄ／２となる。逆に、第１ＭＴＪ素子７に「１」、第２ＭＴＪ素子１７に「０」（第１ＭＴＪ素子７が高抵抗状態、第２ＭＴＪ素子１７が低抵抗状態）が記憶されている場合、センス電圧Ｖｓ＞Ｖｄｄ／２となる。第２ビット線５に接続されたセンスアンプ８は、センス電圧Ｖｓと参照電圧（Ｖｄｄ／２）とを比較して記憶データを読み出す。ここで、第２ＭＴＪ素子１７と第１ＭＴＪ素子７の経路のみに読み出し電流ＩＲが流れるようにするため、センスアンプ８の入力インピーダンスは高い回路が好ましい。
このように、本メモリセル２は、相補のデータを記憶する２つのＭＴＪ素子（第２ＭＴＪ素子１７と第１ＭＴＪ素子７）を利用して読み出し動作を行っているので読み出し信号を大きくすることが出来る。即ち、読み出しマージンを広く取ることが出来る。さらに、読み出し信号が電圧であるため（電圧センス方式）、信号を増幅するセンスアンプを小さくでき、高速な読み出し動作を行うことが可能となる。
以上説明したように、本発明によるメモリセル及びそれを用いたＭＲＡＭでは、書き込みマージンと読み出しマージンの両方を改善し、動作速度を高速にすることが可能となる。
図７は、本発明の他の実施例のＭＲＡＭの構成を示す回路ブロック図である。ＭＲＡＭ１ａは、複数のメモリセル２、複数の第１ビット線（／ＷＢＬ）４、複数の第２ビット線（ＷＢＬ）５、複数の第３ビット線（ＲＢＬ）１０、複数の第１ワード線（ＷＷＬ）３、複数の第２ワード線（ＲＷＬ）１２、複数のプレート線（ＰＬ）１１、書き込み回路９、センスアンプ８を具備する。
本実施例では、読み出しのための第３トランジスタ２６をさらに備え、書き込み用のビット線（第１ビット線４、第２ビット線５）と読み出し用のビット線（第３ビット線１０）とを分離している点が、図１の実施例と異なる。これにより、本実施例のメモリセル２は、３Ｔ２ＭＴＪセル（３Ｔｒａｎｓｉｓｔｏｒ−２ＭＴＪメモリセル）となる。すなわち、本実施例のＭＲＡＭの構成は以下のようになる。
第１ワード線３、第２ワード線１２及びプレート線１１は、ワード線組を形成し、Ｘ方向に延在する。第１ワード線３、第２ワード線１２及びプレート線１１は、一端をデコーダ（図示されず）に接続されている。第１ビット線４、第２ビット線５及び複数の第３ビット線１０は、ビット線組を形成し、Ｙ方向に延在する。第１ビット線４及び第２ビット線５は、一端を書き込み回路９に接続されている。複数の第３ビット線１０は、センスアンプ８に接続されている。
複数のメモリセル２は、行列状に配置されている。複数のメモリセル２の各々は、複数のワード線組と複数のビット線組との交点の各々に対応して設けられている。書き込み回路９は、書き込み動作時に、アドレス信号に基づいて複数のビット線組から選択された選択ビット線組において、第１ビット線４−選択セル２−第２ビット線５の経路に、書き込みデータＤｉｎに対応した向きで書き込み電流Ｉｗを流す。ただし、選択セル２は、複数のメモリセル２のうち、複数のワード線組から選択された選択ワード線組と選択ビット線組とで選択されたメモリセル２である。センスアンプ８は、読み出し動作時に、複数の第３ビット線１０から選択された選択第３ビット線１０の電位と参照電位Ｖｄｄ／２とを比較し、比較結果を読み出しデータＱｏｕｔとして出力する。
メモリセル２は、第１トランジスタ６と第２トランジスタ１６と第３トランジスタ２６と第１ＭＴＪ素子７と第２ＭＴＪ素子１７とを含む。第１トランジスタ６は、ゲートを第１ワード線３に、一方の端子を第１ビット線４に、他方の端子をノードＮ１にそれぞれ接続されている。第２トランジスタ１６は、ゲートを第１ワード線３に、一方の端子をノードＮ１に、他方の端子を第２ビット線５にそれぞれ接続されている。すなわち、第１トランジスタ６と第２トランジスタ１６とは、第１ビット線４と第２ビット線５との間で直列接続されている。この第１トランジスタ６と第２トランジスタ１６とを接続する配線としての書き込み配線２０に電流が流れることで、第１ＭＴＪ素子７と第２ＭＴＪ素子１７にデータが書き込まれる。第３トランジスタ２６は、ゲートを第２ワード線１２に、一方の端子を第３ビット線１０に、他方の端子をノードＮ１にそれぞれ接続されている。第１ＭＴＪ素子７は、一方の端子をノードＮ１（第１トランジスタ６と第２トランジスタ１６との間の書き込み配線２０）に、他方の端子を接地配線にそれぞれ接続されている。第２ＭＴＪ素子１７は、一方の端子をノードＮ１に、他方の端子をプレート線１１にそれぞれ接続されている。
このメモリセル２（３Ｔ２ＭＴＪセル）は、第３ビット線１０の負荷容量が低減できるため、図５のメモリセルよりもより高速に読み出し動作を行うことができる。さらに、読み出し動作時に、第１トランジスタ６と第２トランジスタ１６をオフ状態にできるので、センスアンプ８の回路構成の自由度を上げることが出来る。さらに、異なるアドレスのメモリセル２であれば、書き込み動作と読み出し動作を同時に行うことができる利点もある。
本メモリセル２の書き込み動作について説明する。
まず、デコーダ（図示されず）は、プレート線１１及び第２ワード線１２を接地、又は、開放とする。これにより、第３トランジスタ２６はオフ状態である。そして、デコーダが、アドレス信号に基づいて、複数の第１ワード線３のうちから選択第１ワード線３を選択して活性化する。それにより、選択第１ワード線３に接続された第１トランジスタ６及び第２トランジスタ１６がオン状態となる。一方、書き込み回路９は、アドレス信号に基づいて、複数のビット線組のうちから選択ビット線組を選択する。これにより、選択第１ワード線３と選択ビット線組とにより、複数のメモリセル２から選択セル２が選択される。そして、書き込み回路９は、書き込みデータＤｉｎに応じて、選択ビット線組の第２ビット線１５及び第１ビット線１４のうち、一方を電源電圧（Ｖｄｄ）に、他方を接地電圧（Ｇｎｄ）にする。これにより、選択セル２において、第１トランジスタ６及び第２トランジスタ１６との間の書き込み配線２０において、双方向のうち書き込みデータＤｉｎに応じた一方の向きに書き込み電流Ｉｗが流れる。これにより、書き込み配線２０の周辺に、書き込み電流Ｉｗによる書き込み用の磁界が発生する。このとき、選択セル２の第１ＭＴＪ素子７と第２ＭＴＪ素子１７は、書き込み配線２０近傍にあるので、書き込み用の磁界により書き込みデータＤｉｎを書き込まれる。
本メモリセル２は、書き込み電流Ｉｗが選択セル２のみに流れるように回路が工夫されている。そのため、選択セル２の書き込みの動作マージンを広くとることが出来る。それにより、書き込み回路が簡単になり、さらに高速な書き込み動作を可能とする。
次に、本メモリセル２の読み出し動作について説明する。
まず、デコーダ（図示されず）は、複数の第２ワード線１２から選択第２ワード線１２を選択して活性化する。これにより、第３トランジスタ２６がオン状態になる。また、デコーダは、複数のプレート線１１から選択プレート線１１を選択し、選択プレート線１１に電源電圧（Ｖｄｄ）を印加する。ここで、選択第１ワード線３は選択されないので、第１トランジスタ６及び第２トランジスタ１６は共にオフ状態である。このとき、プレート線１１−第２ＭＴＪ素子１７−第１ＭＴＪ素子７−接地の経路に読み出し電流ＩＲが流れる。その結果、第２ＭＴＪ素子１７と第１ＭＴＪ素子７が接続されたノードＮ１すなわち書き込み配線２０にセンス電圧Ｖｓが発生する。ここで、第３トランジスタ２６がオン状態であるため、第３ビット線１０にセンス電圧Ｖｓが出力される。センス電圧Ｖｓは、上述のように第２ＭＴＪ素子１７と第１ＭＴＪ素子７とが記憶するデータによって、Ｖｄｄ／２より高い、又は、低い電圧となる。第３ビット線１０に接続されたセンスアンプ８は、センス電圧Ｖｓと参照電圧（Ｖｄｄ／２）とを比較して記憶データを読み出す。ここで、第２ＭＴＪ素子１７と第１ＭＴＪ素子７の経路のみに読み出し電流ＩＲが流れるようにするため、センスアンプ８の入力インピーダンスは高い回路が好ましい。
このように、本メモリセル２は、相補のデータを記憶する２つのＭＴＪ素子（第２ＭＴＪ素子１７と第１ＭＴＪ素子７）を利用して読み出し動作を行っているので読み出し信号を大きくすることが出来る。即ち、読み出しマージンを広く取ることが出来る。さらに、読み出し信号が電圧であるため（電圧センス方式）、信号を増幅するセンスアンプを小さくでき、高速な読み出し動作を行うことが可能となる。
図８は、図７に示したメモリセルを用いたメモリアレイを示す回路図である。図８は、図面を見やすくするため、複数の第１ビット線４（／ＷＢＬ０、／ＷＢＬ１、…）、複数の第２ビット線５（ＷＢＬ０、ＷＢＬ１、…）、複数の第３ビット線１０（ＲＢＬ０、ＲＢＬ１、…）、書き込み配線２０（第１トランジスタ６と第２トランジスタ１６とを接続する配線）、複数の第１ワード線３（ＷＷＬ０、ＷＷＬ１、ＷＷＬ２、…）、複数の第２ワード線１２（ＲＷＬ０、ＲＷＬ１、ＲＷＬ２、…）、複数のプレート線１１（ＰＬ０、ＰＬ１、ＰＬ２、…）、接地配線（Ｇｎｄ）、第１ＭＴＪ素子７、第２ＭＴＪ素子１７のみを描写している。
図９は、図８のメモリアレイのレイアウトの一例を示す平面図である。図９は、図面を見やすくするため、複数の第１ビット線４（／ＷＢＬ０、／ＷＢＬ１、…）、複数の第２ビット線５（ＷＢＬ０、ＷＢＬ１、…）、複数の第３ビット線１０（ＲＢＬ０、ＲＢＬ１、…）、書き込み配線２０（第１トランジスタ６と第２トランジスタ１６とを接続する配線）、複数のプレート線１１（ＰＬ０、ＰＬ１、ＰＬ２、…）、接地配線（Ｇｎｄ）、第１ＭＴＪ素子７、第２ＭＴＪ素子１７のみを描写している。第１ＭＴＪ素子７と第２ＭＴＪ素子１７上に示す白抜き矢印の向きは、書き込み電流Ｉｗにより生成され、自由磁性層へ印加される磁化の向きを示す。この例において、第１ＭＴＪ素子７及び第２ＭＴＪ素子１７は書き込み配線２０層の直上に積層されている。２つの第１ＭＴＪ素子７及び第２ＭＴＪ素子１７に相補のデータを書き込むため、書き込み配線２０を略Ｕ字形にレイアウトし、各々のＭＴＪ素子に印加される書き込み電流Ｉｗからの磁化反転磁場が反対の向きになるよう工夫している。
図６及び図９のレイアウトは、メモリセル２の面積を小さくするため、符号３１、３２で示す共有箇所のように、Ｙ方向で物理的に隣り合うメモリセル間でトランジスタの拡散層やビア層を共有してレイアウトを行っている。このため、隣接するメモリセル２＿ＭＣ０とメモリセル２＿ＭＣ１とは鏡面対称性を持つ。ここで、メモリセル２＿ＭＣ０は偶のＸアドレス、メモリセル２＿ＭＣ１は奇のＸアドレスに対応するとする。このとき、偶のＸアドレスのメモリセル２と奇のＸアドレスのメモリセル２との間で、反転磁場の不一致が生じる。例えば、第２ビット線５から第１ビット線４の向きに書き込み電流Ｉｗが流れる場合、メモリセル２＿ＭＣ０の第１ＭＴＪ素子７には右向きに、第２ＭＴＪ素子１７には左向きに反転磁場が加わる。一方、メモリセル２＿ＭＣ１の第１ＭＴＪ素子７には左向きに、第２ＭＴＪ素子１７には右向きに反転磁場が加わる。
このミスマッチを防ぐため、一つの解決方法は、偶奇のＸアドレスによって書き込み電流Ｉｗの向きを変えることが考えられる。ただし、デコーダや書き込み回路等の周辺回路が相対的に複雑になり、動作速度の低下や回路面積のオーバヘッドが生じる可能性がある。また、他の解決方法は、第１ＭＴＪ素子７と第２ＭＴＪ素子１７とで固定磁性層の磁化の向きを１８０°変えることが考えられる。ただし、これはＭＴＪ素子の製造上、非常に困難であると考えられる。また、隣接するメモリセル２を併進配置すれば上記の問題は生じない。しかし、セル面積が増加するというオーバヘッドが生じることが考えられる。
図１０は、図８のメモリアレイのレイアウトにおける他の一例を示す平面図である。図１０についても、図面を見やすくするため、複数の第１ビット線４（／ＷＢＬ０、／ＷＢＬ１、…）、複数の第２ビット線５（ＷＢＬ０、ＷＢＬ１、…）、複数の第３ビット線１０（ＲＢＬ０、ＲＢＬ１、…）、書き込み配線２０（第１トランジスタ６と第２トランジスタ１６とを接続する配線）、複数のプレート線１１（ＰＬ０、ＰＬ１、ＰＬ２、…）、接地配線（Ｇｎｄ）、第１ＭＴＪ素子７、第２ＭＴＪ素子１７のみを描写している。第１ＭＴＪ素子７と第２ＭＴＪ素子１７上に示す白抜き矢印の向きは、書き込み電流Ｉｗにより生成され、自由磁性層へ印加される磁化の向きを示す。
メモリセル２の面積を小さくするため、符号３１、３２で示す共有箇所のように、Ｙ方向で物理的に隣り合うメモリセル間でトランジスタの拡散層やビア層を共有できるよう鏡面配置を行っている。このレイアウトによると、メモリセル２＿ＭＣ０とメモリセル２＿ＭＣ１との間で書き込みデータＤｉｎの不一致を防ぐために、各ＭＴＪ素子のレイアウトを工夫している。例えば、偶のＸアドレスに対応するメモリセル２＿ＭＣ０は、第２ビット線５側に第２ＭＴＪ素子１７を配置しプレート線１１と接続され、且つ、第１ビット線４側に第１ＭＴＪ素子７を配置し接地線（Ｇｎｄ）と接続されている。これに対し、奇のアドレスに対応するメモリセル２＿ＭＣ１は、第２ビット線５側に第１ＭＴＪ素子７を配置し接地線（Ｇｎｄ）と接続され、且つ、第１ビット線４側に第２ＭＴＪ素子１７を配置してプレート線１１と接続されている。本レイアウト方法によれば、書き込み電流Ｉｗが第２ビット線５から第１ビット線４に流れる場合、偶奇のＸアドレスによらず、第１ＭＴＪ素子７は紙面（図面）に対し右側に反転磁場が加わり、第２ＭＴＪ素子１７は紙面（図面）に対し左側に反転磁場が加わる。従って、偶奇のＸアドレス間の書き込みデータＤｉｎの不一致は生じない。すなわち、図１０のレイアウトは、図９のレイアウトに比較して、より好ましい。
図１１は、図８のメモリアレイのレイアウトにおける更に他の一例を示す平面図である。図１１についても、図面を見やすくするため、複数の第１ビット線４（／ＷＢＬ０、／ＷＢＬ１、…）、複数の第２ビット線５（ＷＢＬ０、ＷＢＬ１、…）、複数の第３ビット線１０（ＲＢＬ０、ＲＢＬ１、…）、書き込み配線２０（第１トランジスタ６と第２トランジスタ１６とを接続する配線）、複数のプレート線１１（ＰＬ０、ＰＬ１、ＰＬ２、…）、接地配線（Ｇｎｄ）、第１ＭＴＪ素子７、第２ＭＴＪ素子１７のみを描写している。第１ＭＴＪ素子７と第２ＭＴＪ素子１７上に示す白抜き矢印の向きは、書き込み電流Ｉｗにより生成され、自由磁性層へ印加される磁化の向きを示す。
メモリセル２の面積を小さくするため、符号３１、３２で示す共有箇所のように、Ｙ方向で物理的に隣り合うメモリセル間だけでなく、Ｘ方向で物理的に隣り合うメモリセル間においても鏡面配置を行っている。このレイアウトによると、図１０のレイアウトと同様に、偶奇のＸアドレス間で書き込みデータＤｉｎの不一致を防ぐために、各ＭＴＪ素子のレイアウトを工夫している。例えば、メモリセル２＿ＭＣ０とメモリセル２＿ＭＣ２は、第２ビット線５側に第２ＭＴＪ素子１７を配置しプレート線１１と接続され、且つ、第１ビット線４側に第１ＭＴＪ素子７を配置し接地線（Ｇｎｄ）と接続されている。これに対し、メモリセル２＿ＭＣ１とメモリセル２＿ＭＣ３は、第２ビット線５側に第１ＭＴＪ素子７を配置し接地線（Ｇｎｄ）と接続され、且つ、第１ビット線４側に第２ＭＴＪ素子１７を配置してプレート線１１と接続されている。本レイアウト方法によれば、書き込み電流Ｉｗが第２ビット線５から第１ビット線４に流れる場合、全てのメモリセル２において、第１ＭＴＪ素子７は紙面（図面）に対し右側に反転磁場が加わり、第２ＭＴＪ素子１７は紙面（図面）に対し左側に反転磁場が加わる。従って、偶奇のＸアドレス間、及び、偶奇のＹアドレス間の書き込みデータの不一致は生じない。すなわち、図１１のレイアウトは、図１０のレイアウトに比較して、より好ましい。
以上説明したように、本実施例の構成によれば、書き込み特性と読み出し特性の両方を改善することができ、サイクル時間が数ｎｓ程度の高速動作をさせることが可能となる。
また、隣接するメモリセル間において、ＭＴＪ素子を除くレイアウトが鏡面対称性を有して配置し、ＭＴＪ素子のレイアウトは併進対称性を有して配置される。さらに、第１ＭＴＪ素子７と第２ＭＴＪ素子１７の配置が上記メモリセル間で入れ替わっていることも特徴の一つでる。また、本発明は上記実施例に制限されず、例えば、隣接する左右のメモリセル間において、ＭＴＪ素子を除くレイアウトが鏡面対称性を有して配置され、ＭＴＪ素子のレイアウトは併進対称性を有して配置されても良い。
上記の図９〜図１１に示すレイアウトは、図１の実施例のＭＲＡＭにおいても同様に用いることが出来る。その場合も、上記に示した効果と同様の効果を得ることが出来る。
以上説明したように、本発明によるメモリセルによれば、書き込みマージンと読み出しマージンの両方が改善され、高速動作が可能となる。また、本発明によるメモリセルのレイアウト方法によれば、セル面積を増加させることなく、さらに、メモリアレイ周辺の回路に変更を加えることなく、隣接メモリセル間においてデータの整合をとることができる。
本発明は上記実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。

Claims (11)

  1. 第１方向へ延在する複数の第１配線及び複数の第２配線と、
    第２方向へ延在する複数の第３配線及び複数の第４配線と、
    前記複数の第１配線と前記複数の第３配線との交点の各々に対応して設けられた複数のメモリセルと
    を具備し、
    前記複数のメモリセルの各々は、
    前記第１配線と前記第２配線との間に直列に接続され、前記第３配線の信号で制御される第１トランジスタ及び第２トランジスタと、
    一端を前記第１トランジスタと前記第２トランジスタとをつなぐ書き込み配線に、他端を接地に接続された第１磁気抵抗素子と、
    一端を前記書き込み配線に、他端を前記第４配線に接続された第２磁気抵抗素子と
    を含む
    磁気ランダムアクセスメモリ。
  2. 請求の範囲１に記載の磁気ランダムアクセスメモリにおいて、
    前記第１方向へ延在する複数の第５配線と、
    前記第２方向へ延在する複数の第６配線と
    を更に具備し、
    前記複数のメモリセルの各々は、前記書き込み配線と前記第５配線との間に接続され、前記第６配線の信号で制御される第３トランジスタを含む
    磁気ランダムアクセスメモリ。
  3. 請求の範囲１に記載の磁気ランダムアクセスメモリにおいて、
    前記複数のメモリセルのうちの隣り合う２つのメモリセルは、前記書き込み配線が鏡面対称に配置されている
    磁気ランダムアクセスメモリ。
  4. 請求の範囲３に記載の磁気ランダムアクセスメモリにおいて、
    前記隣り合う２つのメモリセルは、前記書き込み配線が鏡面対称に配置され、且つ、磁気抵抗素子層が併進対称に配置されている
    磁気ランダムアクセスメモリ。
  5. 請求の範囲１に記載の磁気ランダムアクセスメモリにおいて、
    前記複数のメモリセルの各々は、前記書き込み配線を流れる書き込み電流により、前記第１磁気抵抗素子と前記第２磁気抵抗素子とに異なるデータが書き込まれる
    磁気ランダムアクセスメモリ。
  6. 請求の範囲１に記載の磁気ランダムアクセスメモリにおいて、
    前記第１配線と前記第１トランジスタとを接続する端子が、前記複数のメモリセルのうちの隣り合う２つのメモリセルにおいて物理的に共有され、且つ、前記第２配線と第２トランジスタとを接続する端子が、前記隣り合う２つのメモリセルにおいて物理的に共有されている
    磁気ランダムアクセスメモリ。
  7. 請求の範囲１に記載の磁気ランダムアクセスメモリにおいて、
    前記複数のメモリセルのうちの隣り合う２つのメモリセルのうち一方のメモリセルにおいて、前記第１磁気抵抗素子が前記第１配線側に配置され、且つ、前記第２磁気抵抗素子が前記第２配線側に配置されており、他方のメモリセルにおいて、前記第１磁気抵抗素子が前記第２配線側に配置され、且つ、前記第２磁気抵抗素子が前記第１配線側に配置されている
    磁気ランダムアクセスメモリ。
  8. 請求の範囲１に記載の磁気ランダムアクセスメモリにおいて、
    前記書き込み配線は、略Ｕ字型形状を有する
    磁気ランダムアクセスメモリ。
  9. 磁気ランダムアクセスメモリの動作方法であって、
    ここで、前記磁気ランダムアクセスメモリは、
    第１方向へ延在する複数の第１配線及び複数の第２配線と、
    第２方向へ延在する複数の第３配線及び複数の第４配線と、
    前記複数の第１配線と前記複数の第３配線との交点の各々に対応して設けられた複数のメモリセルと
    を具備し、
    前記複数のメモリセルの各々は、
    前記第１配線と前記第２配線との間に直列に接続され、前記第３配線の信号で制御される第１トランジスタ及び第２トランジスタと、
    一端を前記第１トランジスタと前記第２トランジスタとをつなぐ書き込み配線に、他端を接地に接続された第１磁気抵抗素子と、
    一端を前記書き込み配線に、他端を前記第４配線に接続された第２磁気抵抗素子と
    を含み、
    前記磁気ランダムアクセスメモリの動作方法は、前記メモリセルの読み出し動作時に、
    （Ａ）前記第４配線を接地電位よりも高電位の第１電位にするステップと、
    （Ｂ）前記書き込み配線の電位と前記第１電位の１／２の基準電位とを比較した比較結果に基づいて、読み出しデータを出力するステップと
    を具備する
    磁気ランダムアクセスメモリの動作方法。
  10. 請求の範囲９に記載の磁気ランダムアクセスメモリの動作方法において、
    前記（Ｂ）ステップは、
    （Ｂ１）前記第３配線を選択して、前記第１トランジスタと前記第２トランジスタとをオンにするステップと、
    （Ｂ２）前記第１配線及び前記第２配線のいずれか一方から前記書き込み配線の電位を取得するステップと
    を備える
    磁気ランダムアクセスメモリの動作方法。
  11. 請求の範囲９に記載の磁気ランダムアクセスメモリの動作方法において、
    前記磁気ランダムアクセスメモリは、
    前記第１方向へ延在する複数の第５配線と、
    前記第２方向へ延在する複数の第６配線と
    を更に具備し、
    前記複数のメモリセルの各々は、前記書き込み配線と前記第５配線との間に接続され、前記第６配線の信号で制御される第３トランジスタを含み、
    前記（Ｂ）ステップは、
    （Ｂ１）前記第６配線を選択して、前記第３トランジスタをオンにするステップと、
    （Ｂ２）前記第５配線から前記書き込み配線の電位を取得するステップと
    を備える
    磁気ランダムアクセスメモリの動作方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8315081B2 (en) 2010-03-22 2012-11-20 Qualcomm Incorporated Memory cell that includes multiple non-volatile memories
JP6126566B2 (ja) 2014-09-19 2017-05-10 株式会社東芝 不揮発性メモリ
US20160254318A1 (en) * 2015-02-27 2016-09-01 Qualcomm Incorporated MAGNETIC RANDOM ACCESS MEMORY (MRAM) BIT CELLS EMPLOYING SOURCE LINES (SLs) AND/OR BIT LINES (BLs) DISPOSED IN MULTIPLE, STACKED METAL LAYERS TO REDUCE MRAM BIT CELL RESISTANCE
US10008537B2 (en) 2015-06-19 2018-06-26 Qualcomm Incorporated Complementary magnetic tunnel junction (MTJ) bit cell with shared bit line
US9520173B1 (en) * 2016-02-29 2016-12-13 Freescale Semiconductor, Inc. Magnetic random access memory (MRAM) and method of operation
US9715916B1 (en) 2016-03-24 2017-07-25 Intel Corporation Supply-switched dual cell memory bitcell
CN110111822B (zh) * 2019-05-07 2021-03-02 江南大学 一种具有较高工作频率的mram
US11101320B2 (en) 2019-10-22 2021-08-24 Samsung Electronics Co., Ltd System and method for efficient enhancement of an on/off ratio of a bitcell based on 3T2R binary weight cell with spin orbit torque MJTs (SOT-MTJs)

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6473336B2 (en) 1999-12-16 2002-10-29 Kabushiki Kaisha Toshiba Magnetic memory device
JP3913971B2 (ja) 1999-12-16 2007-05-09 株式会社東芝 磁気メモリ装置
JP2002269968A (ja) 2001-03-13 2002-09-20 Canon Inc 強磁性体メモリの情報再生方法
JP2003151262A (ja) 2001-11-15 2003-05-23 Toshiba Corp 磁気ランダムアクセスメモリ
JP4146170B2 (ja) 2001-12-21 2008-09-03 株式会社東芝 磁気ランダムアクセスメモリ
JP4488684B2 (ja) 2002-08-09 2010-06-23 イビデン株式会社 多層プリント配線板
JP2004086952A (ja) 2002-08-23 2004-03-18 Renesas Technology Corp 薄膜磁性体記憶装置
JP2004145952A (ja) 2002-10-23 2004-05-20 Nec Electronics Corp Ｍｒａｍ及びその書込方法
JP3888463B2 (ja) * 2002-11-27 2007-03-07 日本電気株式会社 メモリセル及び磁気ランダムアクセスメモリ
US7184301B2 (en) 2002-11-27 2007-02-27 Nec Corporation Magnetic memory cell and magnetic random access memory using the same
JP3766380B2 (ja) 2002-12-25 2006-04-12 株式会社東芝 磁気ランダムアクセスメモリ及びその磁気ランダムアクセスメモリのデータ読み出し方法
JP2004213771A (ja) 2002-12-27 2004-07-29 Toshiba Corp 磁気ランダムアクセスメモリ
JP3873055B2 (ja) 2002-12-27 2007-01-24 株式会社東芝 半導体記憶装置
US6914808B2 (en) 2002-12-27 2005-07-05 Kabushiki Kaisha Toshiba Magnetoresistive random access memory device
US6980465B2 (en) 2003-12-19 2005-12-27 Hewlett-Packard Development Company, L.P. Addressing circuit for a cross-point memory array including cross-point resistive elements
JP4819316B2 (ja) 2004-02-23 2011-11-24 ルネサスエレクトロニクス株式会社 半導体装置
JP2006185477A (ja) * 2004-12-27 2006-07-13 Fujitsu Ltd 磁気メモリ装置並びにその読み出し方法及び書き込み方法
US7272034B1 (en) * 2005-08-31 2007-09-18 Grandis, Inc. Current driven switching of magnetic storage cells utilizing spin transfer and magnetic memories using such cells
US7577017B2 (en) 2006-01-20 2009-08-18 Industrial Technology Research Institute High-bandwidth magnetoresistive random access memory devices and methods of operation thereof

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