WO2007142138A1 - ２t２mtjセルを用いたmram - Google Patents

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WO2007142138A1
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transistor
write
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magnetic random
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Noboru Sakimura
Takeshi Honda
Tadahiko Sugibayashi
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Nec Corporation
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Definitions

  • the present invention relates to a magnetic random access memory (MRAM) using a magnetoresistive element (MTJ: Magnetic Tunnel Junction) as a memory element in a memory cell.
  • MRAM magnetic random access memory
  • MTJ magnetoresistive element
  • An MTJ element used in an MRAM memory cell includes a fixed magnetic layer whose magnetization is fixed in an arbitrary direction, and a free magnetic layer whose magnetic field is variable by an external magnetic field. These pinned magnetic layer and free magnetic layer are laminated so as to sandwich the tunnel insulating film.
  • 1-bit stored information is assigned to the relative magnetic state of the pinned magnetic layer and the free magnetic layer. For example, the case where the pinned magnetic layer and the free magnetic layer are in the same direction, that is, in the parallel state, is defined as “0”. The case where the magnetic directions of the pinned magnetic layer and the free magnetic layer are 180 degrees different from each other, that is, the antiparallel state is defined as “1”.
  • the MRAM is read using the fact that the MTJ resistance value varies depending on the magnetic state.
  • a method of reading the MTJ resistance value is generally a method of reading a sense current by applying a constant voltage to the MTJ element (current sensing method).
  • current sensing method the difference between the MTJ resistance value Rj 0 when storing “0” and the MTJ resistance value Rj 1 when storing “1”, that is, the MR ratio is 30% to 50%, and the read signal is None big.
  • a read operation is performed by placing a reference cell having a resistance value between RjO and Rjl in a memory array.
  • the actual readout signal is MR ratio 1Z2. Therefore, such a low MR ratio is insufficient to perform a high-speed read operation of several ns level.
  • the current sensing method there are problems such as time-consuming current-voltage conversion and a large sense amplifier circuit.
  • '759 application As a countermeasure, an MRAM that reads an MTJ resistance value with a potential is disclosed in Japanese Patent Application Laid-Open No. 2004-220759 (hereinafter referred to as “'759 application”).
  • Fig. 1 mainly shows the write operation
  • Fig. 2 mainly shows the read operation.
  • the MRAM includes a plurality of memory cells 102, a plurality of first bit lines (ZWBL) 104, a plurality of second bit lines (WBL) 105, a plurality of third bit lines (RBL) 110, and a plurality of first bits.
  • ZWBL first bit lines
  • WBL second bit lines
  • RBL third bit lines
  • a word line (WWL) 103a, a plurality of second word lines (RWL) 103b, a write circuit 109, and a sense amplifier 108 are provided.
  • the MTJ element is indicated by a variable resistance symbol.
  • the first word line 103a and the second word line 103b form a word line set and extend in the X direction.
  • the first bit line 104, the second bit line 105, and the third bit line 110 form a bit line set and extend in the Y direction.
  • One end of each of the first bit line 104 and the second bit line 105 is connected to the write circuit 109.
  • One end of the third bit line 110 is connected to the sense amplifier 108.
  • the plurality of memory cells 102 are arranged in a matrix. Each of the plurality of memory cells 102 is provided corresponding to each of the intersections of the plurality of word line sets and the plurality of bit line sets.
  • the write circuit 109 has a first bit line 104 and a second bit in a direction corresponding to the write data Din through a selected bit line set selected from a plurality of bit line sets based on an address signal during a write operation.
  • the write currents Iy and Zly are supplied to the line 105 in a complementary manner.
  • the sense amplifier 108 compares the potential of the third bit line 110 with the reference potential (VddZ2) during a read operation, and outputs the comparison result as read data Qout.
  • the memory cell 102 includes an MTJ element J0, a transistor M0, a transistor Ml, and an MTJ element J1.
  • the MTJ element J0, the transistor M0, the transistor Ml, and the MTJ element J1 are connected in series between the first bit line 104 and the second bit line 105 in this order.
  • a third bit line is connected to a node N1 between the transistor M0 and the transistor Ml.
  • the transistors M0 and Ml are turned on and off by the signal of the second word line 103b.
  • the MTJ element J0 is provided in the vicinity of the point where the first bit line 104 and the first word line 103a intersect.
  • the MTJ element J1 is provided near the point where the second bit line 105 and the first word line 103a intersect. ing.
  • complementary data is written into two MTJ elements J0 and J1 connected in series. That is, in the write operation of the memory cell 102, first, the write current Ix is supplied to the first word line 103a. Further, the write current Zly is supplied to the first bit line 104 and the write current Iy is supplied to the second bit line 105 in a complementary manner. Here, the write current Iy and the write current Zly always flow in different directions. With these write currents, complementary data is written to MTJ element JO and MTJ element J1. In other words, either one of “0” and “1” and “1” and “0” is written in the MTJ element JO and the MTJ element J1.
  • second word line 103b is activated to turn on transistors M0 and Ml.
  • a power supply voltage (Vdd) is applied to the second bit line 105 and a ground voltage (Gnd) is applied to the first bit line 104.
  • Vdd power supply voltage
  • Gnd ground voltage
  • the sense voltage Vs is output as the voltage at node N1 on line 110.
  • the sense voltage Vs is higher than VddZ2 depending on the storage state of the MTJ elements J0 and J1, and is either the voltage or low voltage! For example, when MTJ element J0 is “0” (low resistance state) and MTJ element J1 is “1” (high resistance state), Vs and VddZ2. On the other hand, when MTJ element J0 is “1” and MTJ element J1 is “0”, Vs> VddZ2.
  • the advantage of this memory cell 102 is that the read signal is large because two MTJ elements that store complementary data are used for reading. Furthermore, since the read signal is a voltage (voltage sense method), the sense amplifier circuit that amplifies the signal can use the same circuit as the conventional DRAM, and can be amplified at high speed with a small circuit.
  • a typical MRAM cell uses a combined magnetic field generated by a write current Ix and a write current Iy whose current directions are orthogonal to each other to store data in a selected memory cell. Write. Therefore, writing cannot be performed if the current values of the write currents Ix and Iy are small. On the other hand, if the current value is large, erroneous writing is performed on a non-selected memory cell. Therefore, in order to selectively perform the write operation,
  • the memory cell (2 Transistor-1 MTJ memory cell: 2T 1 MTJ cell) power that can dramatically improve the write margin of the MRAM JP-A-2004-348934 (hereinafter referred to as “'934 application”)
  • Fig. 3 mainly shows the write operation
  • Fig. 4 mainly shows the read operation.
  • the MRAM includes a plurality of memory cells 202, a plurality of first bit lines (ZWBL) 204, a plurality of second bit lines (WBL) 205, a plurality of third bit lines (RBL) 210, and a plurality of word lines.
  • WL writing circuit 209, and a sense amplifier 208 are provided.
  • the word line 203 extends in the X direction.
  • the first bit line 204, the second bit line 205, and the third bit line 210 form a bit line set and extend in the Y direction.
  • One end of each of the second bit line 204 and the second bit line 205 is connected to the write circuit 209.
  • the third bit line 210 has one end connected to the sense amplifier 208.
  • the plurality of memory cells 102 are arranged in a matrix. Each of the plurality of memory cells 202 is provided corresponding to each of the intersections of the plurality of word lines 203 and the plurality of bit line sets.
  • the write circuit 209 performs the first bit line 204—the selected cell 202—the second bit line 205 based on the selected bit line set selected from the plurality of bit line sets based on the address signal during the write operation.
  • the write current Iw is passed in the direction corresponding to the write data Din.
  • the selected cell 202 is the memory cell 202 selected by the selected word line 203 and the selected bit line set selected from the plurality of word lines 203 among the plurality of memory cells 202.
  • the sense amplifier 208 generates a read current I that flows through the third bit line 110 and a reference current that flows through the reference bit line RBLR during a read operation.
  • the memory cell 202 includes a first transistor 206, a second transistor 216, and an MTJ element 207 (2T1MTJ).
  • the first transistor 206 has a gate connected to the word line 203 and one terminal connected to the first bit line 204.
  • the second transistor 216 has a gate connected to the word line 203, one terminal connected to the other terminal of the first transistor 206, and the other terminal connected to the second bit line 205. That is, the first transistor 206 and the second transistor 216 are connected in series between the first bit line 204 and the second bit line 205.
  • MTJ element 20 7 has one terminal connected to the connection point between the first transistor 206 and the second transistor 216, and the other terminal connected to the third bit line 210.
  • a decoder (not shown) selects and activates selected word line 3 from among a plurality of word lines 3, and first transistor 20 6 and the second transistor 216 are turned on. Then, the write circuit 209 sets one of the second bit line 205 and the first bit line 204 to the power supply voltage (Vdd) and the other to the ground voltage (Gnd) according to the write data Din.
  • the write current Iw in one of the two directions flows through the write wiring, which is a connection point between the first transistor 206 and the second transistor 216, and the MTJ element 207, and writing is performed.
  • the write current Iw flows from the second bit line 205 to the first bit line 204 by setting the second bit line 205 to the power supply voltage and the first bit line 204 to the ground voltage.
  • word line 203 is activated to turn on first transistor 206 and second transistor 216. Then, both the second bit line 205 and the first bit line 204 are grounded. As a result, a read current Iw flows from the sense amplifier 208 via the MTJ element 207 of the selected cell 202. The sense amplifier 208 compares the read current Iw with the reference current and outputs the comparison result as read data Qout.
  • the advantages of the memory cell 202 are that the selectivity of the memory cell 202 during the write operation is dramatically improved and the write operation margin is wide. Therefore, it is freed from accurately controlling the current value of the write current, and it becomes easy not only to simplify the write circuit but also to perform a high-speed write operation.
  • the memory cell 202 Since the write current Iw is caused to flow through the selected memory cell 202 by the transistors 206 and 216 provided therein, the operation margin is wide. Therefore, it is not necessary to accurately control the write current Iw, and a high write operation speed can be realized.
  • the read method is the same as the conventional MRAM, the read operation margin (read signal) is not improved. In other words, the operation speed of the read operation is not improved.
  • Japanese Patent Application Laid-Open No. 2003-249072 discloses an MRAM having a structure in which a plurality of MTJ elements connected in series are stacked in a direction perpendicular to a substrate. According to such a structure, MTJ elements can be integrated with high density.
  • Japanese Patent Laid-Open No. 2005-236177 discloses a technique in which a memory array is arranged mirror-symmetrically with respect to an axis parallel to the magnetically difficult axis of a memory cell. According to such an arrangement, the correspondence between the direction of the write current flowing through the bit line and the write data is the same for all the memory arrays, and the correspondence between the write data and the magnetic layer direction of the free layer is entirely the same. Be the same. This makes it possible to maintain consistency between write data and read data.
  • Japanese Patent Application Laid-Open No. 2004-145952 discloses an MRAM including a main word line, a sub word line, a main bit line, and a sub bit line.
  • the MRA M cell force including the MTJ element is placed at the intersection of the sub word line and the sub bit line.
  • the selection transistor for selecting the sub word line is provided on the downstream side of the write current from the MRAM cell, and the main word line and the sub word line are directly connected.
  • the selection transistor is driven to cause a snackback phenomenon.
  • Writing to the memory cell is performed by the substrate current of the selection transistor. According to such a configuration, the write current is not limited by the channel current of the selection transistor. Since the MRAM uses a substrate current to flow a write current, a large write current can flow with a small selection transistor, and the area of the memory array can be reduced.
  • a magnetic random access memory includes a plurality of first wirings and a plurality of second wirings, a plurality of third wirings, a plurality of fourth wirings, and a plurality of memory cells.
  • the plurality of first wirings and the plurality of second wirings extend in the first direction.
  • the plurality of third wirings and the plurality of fourth wirings extend in the second direction.
  • the plurality of memory cells are provided corresponding to the intersections of the plurality of first wirings and the plurality of third wirings.
  • Each of the plurality of memory cells includes a first transistor and a second transistor, a first magnetoresistive element, and a second magnetoresistive element.
  • the first transistor and the second transistor are connected in series between the first wiring and the second wiring, and are controlled by a signal of the third wiring.
  • the first magnetoresistive element has one end connected to the write wiring connecting the first transistor and the second transistor, and the other end connected to the ground.
  • the second magnetoresistive element has one end connected to the write wiring and the other end connected to the fourth wiring.
  • both the write margin and the read margin are improved in the MRAM, and high-speed operation becomes possible.
  • FIG. 1 is a diagram showing a part of the configuration of the MRAM disclosed in the '759 application.
  • FIG. 2 is a diagram showing a part of the configuration of the MRAM disclosed in the 759 application.
  • FIG. 3 is a diagram showing a part of the configuration of the MRAM disclosed in the 934 application.
  • FIG. 4 is a diagram showing a part of the configuration of the MRAM disclosed in the 934 application.
  • FIG. 5 is a circuit block diagram showing a configuration of an MRAM according to an embodiment of the present invention.
  • FIG. 6 is a plan view showing an example of the layout of the memory cell of FIG.
  • FIG. 7 is a circuit block diagram showing a configuration of an MRAM according to another embodiment of the present invention.
  • FIG. 8 is a circuit diagram showing a memory array using the memory cell shown in FIG.
  • FIG. 9 is a plan view showing an example of the layout of the memory array of FIG.
  • FIG. 10 is a plan view showing another example of the layout of the memory array of FIG. 8.
  • FIG. 11 is a plan view showing still another example of the layout of the memory array of FIG. 8.
  • the magnetic random access memory includes a plurality of first wirings and a plurality of second wirings, a plurality of third wirings, a plurality of fourth wirings, and a plurality of memory cells.
  • Multiple The first wiring and the plurality of second wirings extend in the first direction.
  • the plurality of third wirings and the plurality of fourth wirings extend in the second direction.
  • the plurality of memory cells are provided corresponding to the intersections of the plurality of first wirings and the plurality of third wirings.
  • Each of the plurality of memory cells includes a first transistor and a second transistor, a first magnetoresistive element, and a second magnetoresistive element.
  • the first transistor and the second transistor are connected in series between the first wiring and the second wiring, and are controlled by the signal of the third wiring.
  • the first magnetoresistive element has one end connected to the write wiring connecting the first transistor and the second transistor, and the other end connected to the ground.
  • the second magnetoresistive element has one end connected to the write wiring and the other end connected to the fourth wiring.
  • the magnetic random access memory may further include a plurality of fifth wirings extending in the first direction and a plurality of sixth wirings extending in the second direction.
  • Each of the plurality of memory cells includes a third transistor connected between the write wiring and the fifth wiring and controlled by a signal of the sixth wiring.
  • the write wirings of two adjacent memory cells among the plurality of memory cells are arranged in mirror symmetry. Further, it is more preferable that two adjacent memory cell force writing wirings are arranged in mirror symmetry and the magnetoresistive element layer is arranged in translation symmetry.
  • each of the plurality of memory cells may have different data written to the first magnetoresistive element and the second magnetoresistive element due to a write current flowing through the write wiring. I like it.
  • a terminal connecting the first wiring and the first transistor is physically shared by two adjacent memory cells of the plurality of memory cells, and the second wiring and the second transistor Terminal power to connect a transistor Physically shared between two adjacent memory cells.
  • the first magnetoresistance element in one of the two adjacent memory cells of the plurality of memory cells, is disposed on the first wiring side, and the second magnetoresistance element Is disposed on the second wiring side, and in the other memory cell, the first magnetoresistive element is disposed on the second wiring side, and the second magnetoresistive element is disposed on the first wiring side.
  • the write wiring has a substantially U-shaped shape.
  • a plurality of first wirings and a plurality of second wirings extending in the first direction
  • a plurality of third wirings and a plurality of fourth wirings extending in the second direction
  • a plurality of memory cells provided corresponding to each of the intersections of the plurality of first wirings and the plurality of third wirings, and each of the plurality of memory cells has a first power and a second wiring.
  • An operation method of a magnetic random access memory including a first magnetoresistive element and a second magnetoresistive element having one end connected to a write wiring and the other end connected to a fourth wiring is provided.
  • the operation method is as follows when a memory cell is read.
  • the magnetic random access memory further includes a plurality of fifth wirings extending in the first direction and a plurality of sixth wirings extending in the second direction, and each of the plurality of memory cells is a write
  • (B) step is
  • FIG. 5 is a circuit block diagram showing the configuration of the MRAM according to one embodiment of the present invention.
  • MRAM1 includes a plurality of memory cells 2, a plurality of first bit lines (ZBL) 14, a plurality of second bit lines (BL) 15, a plurality of word lines (WL) 3, a plurality of plate lines (PL) 1 1,
  • ZBL first bit lines
  • BL bit lines
  • WL word lines
  • PL plate lines
  • the word line 3 and the plate line 11 form a word line set and extend in the X direction. One end of the word line 3 and the plate line 11 is connected to a decoder (not shown).
  • the first bit line 14 and the second bit line 15 form a bit line set and extend in the Y direction. One end of each of the first bit line 14 and the second bit line 15 is connected to the write circuit 9.
  • the second bit line 15 is also connected to the sense amplifier 8!
  • the plurality of memory cells 2 are arranged in a matrix! Each of the plurality of memory cells 2 is provided corresponding to each of the intersections of the plurality of word line sets and the plurality of bit line sets.
  • the write circuit 9 is connected to the first bit line 14—the selected cell 2—the second bit line 15 based on the selected bit line set selected from the plurality of bit line sets based on the address signal.
  • the write current Iw is passed through the path in the direction corresponding to the write data Din.
  • the selected cell 2 is the memory cell 2 selected from among the plurality of memory cells 2 by the selected word line 3 selected from the plurality of word lines 3 and the selected bit line set.
  • the sense amplifier 8 compares the potential of the second bit line 15 with the reference potential VddZ2, and outputs the comparison result as read data Qout.
  • the memory cell 2 includes a first transistor 6, a second transistor 16, a first MTJ element 7, and a second MTJ element 17. That is, the memory cell 2 is a 2T2MTJ cell (2Transistor—2MTJ memory cell).
  • the first transistor 6 has a gate connected to the word line 3, one terminal connected to the first bit line 14, and the other terminal connected to the node N1.
  • the second transistor 16 has a gate connected to the word line 3, one terminal connected to the node N 1, and the other terminal connected to the second bit line 15. That is, the first transistor 6 and the second transistor 16 are connected in series between the first bit line 14 and the second bit line 15.
  • the first MTJ element 7 has one terminal connected to the node N1 (the write wiring 20 between the first transistor 6 and the second transistor 16) and the other terminal connected to the ground wiring.
  • the second MTJ element 17 has one terminal connected to the node N1 and the other terminal connected to the plate line 11.
  • a decoder (not shown) grounds or opens the plate line 11. Then, the decoder selects and activates the selected word line 3 from among the plurality of word lines 3 based on the address signal. As a result, the first transistor 6 and the second transistor 16 connected to the selected word line 3 are turned on. On the other hand, the write circuit 9 selects a selected bit line set from a plurality of bit line sets based on the address signal. As a result, the selected cell 2 is selected from the plurality of memory cells 2 by the selected word line 3 and the selected bit line set.
  • the write circuit 9 sets one of the second bit line 15 and the first bit line 14 of the selected bit line set to the power supply voltage (Vdd) and the other to the ground voltage (Gnd).
  • Vdd power supply voltage
  • Gnd ground voltage
  • the circuit of the memory cell 2 is devised so that the write current Iw flows only to the selected cell 2. For this reason, the write operation margin of the selected cell 2 can be widened. This simplifies the writing circuit and enables a higher-speed writing operation.
  • FIG. 6 is a plan view showing an example of the layout of the memory cell of FIG.
  • a plurality of first bit lines 14 ZBL0, ZBL1,...)
  • a plurality of second bit lines 15 BL0, WBL1, etc
  • a write wiring 20 the first transistor 6 and the second transistor. Wiring to connect the transistor 16), multiple plate wires 11 (PL0, PL1, PL2, ...;), grounding Only the wiring (Gnd), the first IMTJ element 7 and the second MTJ element 17 are depicted.
  • the direction of the white arrow shown on the first MTJ element 7 and the second MTJ element 17 indicates the direction of the magnetic field generated by the write current Iw and applied to the free magnetic layer.
  • the first MTJ element 7 and the second MTJ element 17 are stacked immediately above the 20 layers of the write wiring.
  • the write wiring 20 is laid out in a substantially U shape, and the magnetic field inverting magnetic field from the write current Iw applied to each MTJ element is generated. Devise it in the opposite direction.
  • a decoder selects a selected plate line 11 from a plurality of plate lines 11 and applies a power supply voltage (Vdd) to the selected plate line 11. Then, the decoder selects and activates the selected word line 3 from among the plurality of word lines 3 based on the address signal. As a result, the first transistor 6 and the second transistor 16 connected to the selected word line 3 are turned on. At this time, the readout current I in the path of plate line 11—second MTJ element 17—first MTJ element 7—ground
  • the sense voltage Vs is generated at the node N1, that is, the write wiring 20, to which the second MTJ element 17 and the first MTJ element 7 are connected.
  • the sense voltage Vs is output to the second bit line 5.
  • the sense voltage Vs is higher or lower than VddZ2 depending on data stored in the second MTJ element 17 and the first MTJ element 7. For example, if “1” is stored in the first MTJ element 7 and “1” is stored in the second MTJ element 17 (the first MTJ element 7 is in the low resistance state and the second MTJ element 17 is in the high resistance state), the sense voltage Vs VddZ2.
  • the sense amplifier 8 connected to the second bit line 5 compares the sense voltage Vs with the reference voltage (VddZ2) and reads the stored data.
  • VddZ2 the reference voltage
  • a circuit having a high input impedance of the sense amplifier 8 is preferable.
  • the present memory cell 2 performs the read operation using the two MTJ elements (second MTJ element 17 and first MTJ element 7) that store complementary data, the read signal is increased. I can do it. That is, a wide reading margin can be taken.
  • the extraction signal is a voltage (voltage sensing method)
  • the sense amplifier that amplifies the signal can be reduced, and a high-speed read operation can be performed.
  • FIG. 7 is a circuit block diagram showing a configuration of an MRAM according to another embodiment of the present invention.
  • MRAMla includes a plurality of memory cells 2, a plurality of first bit lines (ZWBL) 4, a plurality of second bit lines (WBL) 5, a plurality of third bit lines (RBL) 10, and a plurality of first word lines ( WWL) 3, a plurality of second word lines (RWL) 12, a plurality of plate lines (PL) 11, a write circuit 9, and a sense amplifier 8.
  • a third transistor 26 for reading is further provided, a bit line for writing (first bit line 4, second bit line 5) and a bit line for reading (third bit).
  • first bit line 4, second bit line 5) is separated.
  • bit line for reading is different from the example in Fig. 1 in that line 10.
  • the memory cell 2 of this embodiment becomes a 3T2 MTJ cell (3Transistor-2MTJ memory cell). That is, the configuration of the MRAM in this embodiment is as follows.
  • the first word line 3, the second word line 12, and the plate line 11 form a word line set and extend in the X direction. One end of each of the first word line 3, the second word line 12, and the plate line 11 is connected to a decoder (not shown).
  • the first bit line 4, the second bit line 5, and the plurality of third bit lines 10 form a bit line set and extend in the Y direction. One end of each of the first bit line 4 and the second bit line 5 is connected to the write circuit 9.
  • the plurality of third bit lines 10 are connected to the sense amplifier 8.
  • the plurality of memory cells 2 are arranged in a matrix! Each of the plurality of memory cells 2 is provided corresponding to each of the intersections of the plurality of word line sets and the plurality of bit line sets.
  • the write circuit 9 has a path of the first bit line 4—selected cell 2—second bit line 5 in a selected bit line set selected from a plurality of bit line sets based on an address signal during a write operation. Write current Iw flows in the direction corresponding to write data Din.
  • the selected cell 2 is a memory cell 2 selected by a selected word line set selected from a plurality of word line sets and a selected bit line set among the plurality of memory cells 2.
  • Sense amplifier 8 is used for read operation. Further, the potential of the selected third bit line 10 selected from the plurality of third bit lines 10 is compared with the reference potential Vdd Z2, and the comparison result is output as read data Qout.
  • the memory cell 2 includes a first transistor 6, a second transistor 16, a third transistor 26, a first MTJ element 7, and a second MTJ element 17.
  • the first transistor 6 has a gate connected to the first word line 3, one terminal connected to the first bit line 4, and the other terminal connected to the node N1.
  • the second transistor 16 has a gate connected to the first word line 3, one terminal connected to the node N1, and the other terminal connected to the second bit line 5. That is, the first transistor 6 and the second transistor 16 are connected in series between the first bit line 4 and the second bit line 5. Data flows into the first MTJ element 7 and the second MTJ element 17 when a current flows through a write wiring 20 as a wiring connecting the first transistor 6 and the second transistor 16.
  • the third transistor 26 has a gate connected to the second word line 12, one terminal connected to the third bit line 10, and the other terminal connected to the node N1.
  • the first MTJ element 7 has one terminal connected to the node N1 (the write wiring 20 between the first transistor 6 and the second transistor 16) and the other terminal connected to the ground wiring.
  • the second MTJ element 17 has one terminal connected to the node N1 and the other terminal connected to the plate line 11.
  • the memory cell 2 (3T2MTJ cell) can reduce the load capacity of the third bit line 10, a read operation can be performed at a higher speed than the memory cell of FIG. Furthermore, since the first transistor 6 and the second transistor 16 can be turned off during the read operation, the circuit configuration of the sense amplifier 8 can be increased. Further, if the memory cell 2 has a different address, there is an advantage that the write operation and the read operation can be performed simultaneously.
  • the decoder sets the plate line 11 and the second word line 12 to ground or open. As a result, the third transistor 26 is off. Then, the decoder selects and activates the selected first word line 3 from among the plurality of first word lines 3 based on the address signal. As a result, the first transistor 6 and the second transistor 16 connected to the selected first word line 3 are turned on. On the other hand, the write circuit 9 selects a selected bit line set from a plurality of bit line sets based on the address signal. As a result, the selected cell 2 is selected from the plurality of memory cells 2 by the selected first mode line 3 and the selected bit line set.
  • the write circuit 9 selects one of the second bit line 15 and the first bit line 14 of the selected bit line set as the power supply voltage (Vdd) and the other as the ground voltage (Gnd).
  • the write current Iw flows in one of the two directions according to the write data Din.
  • a magnetic field for writing by the write current Iw is generated around the write wiring 20.
  • the write data Din is written by the magnetic field for writing.
  • the memory cell 2 is devised so that the write current Iw flows only through the selected cell 2. For this reason, the write operation margin of the selected cell 2 can be widened. This simplifies the writing circuit and enables a higher-speed writing operation.
  • the decoder selects and activates the selected second word line 12 from the plurality of second word lines 12. As a result, the third transistor 26 is turned on. Further, the decoder selects the selected plate line 11 from the plurality of plate lines 11 and applies the power supply voltage (Vdd) to the selected plate line 11.
  • Vdd power supply voltage
  • both the first transistor 6 and the second transistor 16 are off. At this time, the read current I flows through the path of the plate line 11—the second MTJ element 17—the first MTJ element 7—the ground. That
  • a sense voltage Vs is generated at the node N1 to which the second MTJ element 17 and the first MTJ element 7 are connected, that is, the write wiring 20.
  • the sense voltage Vs is output to the third bit line 10.
  • the sense voltage Vs is higher or lower than VddZ2 depending on the data stored in the second MTJ element 17 and the first MTJ element 7 as described above.
  • the sense amplifier 8 connected to the third bit line 10 compares the sense voltage Vs with the reference voltage (VddZ2) and reads the stored data.
  • VddZ2 reference voltage
  • Input impedance is high, circuit is preferred.
  • the present memory cell 2 performs a read operation using two MTJ elements (second MTJ element 17 and first MTJ element 7) that store complementary data. It can be enlarged. That is, a wide reading margin can be taken. Furthermore, since the read signal is a voltage (voltage sense method), the sense amplifier that amplifies the signal can be reduced, and a high-speed read operation can be performed.
  • the read signal is a voltage (voltage sense method)
  • the sense amplifier that amplifies the signal can be reduced, and a high-speed read operation can be performed.
  • FIG. 8 is a circuit diagram showing a memory array using the memory cell shown in FIG. FIG. 8 shows a plurality of first bit lines 4 (ZWBL0, ZWBL1,...), A plurality of second bit lines 5 (WBLO, WBL1,...), A plurality of third bit lines. (RBLO, RBL1, one), write wiring 20 (wiring connecting first transistor 6 and second transistor 16), multiple first word lines 3 (WWLO, WWL1, WWL2, ...;), multiple Second word line 12 (RWL0, RWL 1, RWL2,...), Multiple plate lines ll (PLO, PL1, PL2,...), Ground wiring (Gnd), first MTJ element 7, second MTJ element 17 Describes only.
  • RBLO, RBL1, one write wiring 20 (wiring connecting first transistor 6 and second transistor 16), multiple first word lines 3 (WWLO, WWL1, WWL2, ...;), multiple Second word line 12 (RWL0, RWL 1, RWL2,...), Multiple plate lines ll (PLO, PL1, PL2,...),
  • FIG. 9 is a plan view showing an example of the layout of the memory array of FIG.
  • FIG. 9 shows a plurality of first bit lines 4 (ZWBL0, ZWBL1,...), A plurality of second bit lines 5 (WBLO, WBL1,...), A plurality of third bit lines to make the drawing easier to see. 10 (RBLO, RBL1, ...;), write wiring 20 (wiring connecting the first transistor 6 and the second transistor 16), multiple plate lines ll (PLO, PL1, PL2, ...;), ground wiring (Gnd ), Only the first MTJ element 7 and the second MTJ element 17 are depicted.
  • the direction of the white arrow shown on the first MTJ element 7 and the second MTJ element 17 indicates the direction of the magnetic field generated by the write current Iw and applied to the free magnetic layer.
  • the first MTJ element 7 and the second MTJ element 17 are stacked immediately above the write wiring 20 layer.
  • the write wiring 20 is laid out in a substantially U shape, and the magnetization reversal magnetic field from the write current Iw applied to each MTJ element is opposite. Devise it in the direction of
  • the memory Molycell 2—An inverted magnetic field is applied to the first MTJ element 7 of the MCO to the right and to the second MTJ element 17 to the left.
  • a reversal magnetic field is applied to the first MTJ element 7 of the memory cell 2-MC1 in the left direction and the second MTJ element 17 in the right direction.
  • one solution may be to change the direction of the write current Iw with an even / odd X address.
  • peripheral circuits such as decoders and write circuits become relatively complex, which may cause a reduction in operation speed and circuit area overhead.
  • Another possible solution is to change the direction of the magnetic layer of the pinned magnetic layer by 180 ° between the first MTJ element 7 and the second MTJ element 17.
  • this is considered extremely difficult in the manufacture of MTJ elements.
  • the adjacent memory cells 2 are arranged in parallel, the above problem does not occur.
  • the overhead of increasing the cell area may occur.
  • FIG. 10 is a plan view showing another example of the layout of the memory array of FIG. Also in FIG. 10, in order to make the drawing easier to see, a plurality of first bit lines 4 (ZWBL0, / WBL1,...), A plurality of second bit lines 5 (WBLO, WBL1,...), A plurality of third bit lines.
  • Bit line 10 (RBLO, R BL1,%), Write wiring 20 (wiring connecting the first transistor 6 and the second transistor 16), multiple plate lines ll (PLO, PL1, PL2,...), Only the ground wiring (Gnd), the first MTJ element 7 and the second MTJ element 17 are depicted.
  • the direction of the white arrow shown on the first MTJ element 7 and the second MTJ element 17 indicates the direction of magnetization generated by the write current Iw and applied to the free magnetic layer.
  • a mirror surface is used so that the diffusion layer and the via layer of the transistor can be shared between memory cells physically adjacent in the Y direction, such as shared portions indicated by reference numerals 31 and 32. Placement is performed. According to this layout, the layout of each MTJ element is changed to prevent the mismatch of the write data Din between the memory cell 2-MCO and the memory cell 2-MC1.
  • the memory cell 2-MCO corresponding to the even X address has the second MTJ element 17 arranged on the second bit line 5 side and connected to the plate line 11, and the first MTJ element on the first bit line 4 side. 7 is placed and connected to the ground wire (Gnd).
  • the memory cell 2-MC1 corresponding to the odd address is arranged with the first MTJ element 7 on the second bit line 5 side and connected to the ground line (Gnd) and on the first bit line 4 side.
  • the second MTJ element 17 is placed on the plate wire 11 and It is connected.
  • the first MTJ element 7 has a reversal magnetic field on the right side with respect to the paper (drawing) regardless of the odd / even X address.
  • a reversed magnetic field is applied to the second MTJ element 17 on the left side of the drawing (drawing). Therefore, there is no discrepancy in the write data Din between the even and odd X addresses. That is, the layout of FIG. 10 is more preferable than the layout of FIG.
  • FIG. 11 is a plan view showing still another example of the layout of the memory array of FIG. Also in FIG. 11, in order to make the drawing easier to see, a plurality of first bit lines 4 (ZWBL0, / W BL1,...), A plurality of second bit lines 5 (WBL0, WBL1,. 3 bit lines 10 (RBL 0, RBL1,...), Write wiring 20 (wiring connecting the first transistor 6 and the second transistor 16), a plurality of plate lines 11 (PL0, PL1, PL2,... ), Ground wiring (Gnd), IMTJ element 7 and 2nd MTJ element 17 only.
  • the directions of the white arrows shown on the first MTJ element 7 and the second MTJ element 17 indicate the directions of magnetization generated by the write current Iw and applied to the free magnetic layer.
  • each MTJ element is devised to prevent inconsistencies in the write data Din between even and odd X addresses.
  • the second MTJ element 17 is arranged on the second bit line 5 side and connected to the plate line 11, and the first MTJ element is arranged on the first bit line 4 side. 7 is placed and connected to the ground wire (Gnd).
  • the memory cell 2-MC1 and the memory cell 2-MC3 are arranged with the first MTJ element 7 on the second bit line 5 side, connected to the ground line (Gnd), and on the first bit line 4 side.
  • the second MTJ element 17 is arranged and connected to the plate line 11. According to this layout method, when the write current Iw flows from the second bit line 5 to the first bit line 4, in all the memory cells 2, the first MTJ element 7 has a reversed magnetic field on the right side with respect to the paper surface (the drawing surface). In addition, a reversal magnetic field is applied to the second MTJ element 17 on the left side of the drawing (drawing). Therefore, there is no discrepancy between the even and odd X addresses and the even and odd Y addresses.
  • the layout of FIG. 11 is more preferable than the layout of FIG.
  • both the write characteristics and the read characteristics can be improved, and a high-speed operation with a cycle time of about several ns can be performed.
  • the layout excluding the MTJ element is arranged with mirror symmetry, and the MTJ element layout is arranged with translational symmetry.
  • one of the features is that the arrangement of the first MTJ element 7 and the second MTJ element 17 is switched between the memory cells.
  • the present invention is not limited to the above-described embodiments.
  • a layout excluding MTJ elements is arranged with mirror symmetry between adjacent left and right memory cells, and the layout of MTJ elements has translational symmetry. It may be arranged.
  • FIGS. 9 to 11 can be similarly used in the MRAM in the embodiment of FIG. In that case, the same effect as the above can be obtained.
  • both the write margin and the read margin are improved, and high-speed operation is possible. Also, according to the memory cell layout method of the present invention, it is possible to achieve data matching between adjacent memory cells without increasing the cell area and without changing the circuit around the memory array.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

　本発明による磁気ランダムアクセスメモリは、第１方向へ延在する複数の第１配線及び複数の第２配線と、第２方向へ延在する複数の第３配線及び複数の第４配線と、前記複数の第１配線と前記複数の第３配線との交点の各々に対応して設けられた複数のメモリセルとを具備する。前記複数のメモリセルの各々は、前記第１配線と前記第２配線との間に直列に接続され、前記第３配線の信号で制御される第１トランジスタ及び第２トランジスタと、一端を前記第１トランジスタと前記第２トランジスタとをつなぐ書き込み配線に、他端を接地に接続された第１磁気抵抗素子と、一端を前記書き込み配線に、他端を前記第４配線に接続された第２磁気抵抗素子とを含む。

Description

明 細 書
磁気ランダムアクセスメモリ及びその動作方法
技術分野
[0001] 本出願は、 2006年 6月 8日に出願された、日本特許出願（出願番号:特願 2006— 159353)に基づくものであり、且つ、当該日本特許出願からの優先権の利益を主張 するものであり、当該日本特許出願の開示の全体は、参照することをもって本出願に 組み込まれる。
[0002] 本発明は、磁気抵抗素子（MTJ : Magnetic Tunnel Junction)を記憶素子とし てメモリセルに用いた磁気ランダムアクセスメモリ（MRAM : Magnetic Random A ccess Memory)に関する。
背景技術
[0003] MRAMのメモリセルに用いられる MTJ素子は、磁化が任意の方向に固定された固 定磁性層と、外部磁場により磁ィ匕が可変である自由磁性層とを含む。これら固定磁 性層と自由磁性層とは、トンネル絶縁膜を挟むように積層されている。 MRAMにお いて、 1ビットの記憶情報は、それら固定磁性層と自由磁性層との相対的な磁ィ匕状態 に割り当てられる。例えば、固定磁性層と自由磁性層の磁ィ匕が同じ向きである場合、 即ち平行状態である場合が「0」と定義される。固定磁性層と自由磁性層の磁ィ匕が互 いに 180度向きが異なる場合、即ち反平行状態である場合が「1」と定義される。そし て、 MTJ抵抗値が上記磁ィ匕状態によって異なることを利用して MRAMの読み出し が実行される。
[0004] MTJ抵抗値を読み出す方法は、 MTJ素子に一定電圧を印加してセンス電流を読 み出す方法が一般的である（電流センス方式)。しかし、「0」記憶時の MTJ抵抗値 Rj 0と「1」記憶時の MTJ抵抗値 Rj 1との差、すなわち MR比はせ!/、ぜ 、30%〜50%で あり、読み出し信号は決して大きくない。典型的な MRAMでは、メモリアレイ内に RjO と Rj lの中間の抵抗値を持つ参照セルを配置して読み出し動作を行う。この場合、実 質的な読み出し信号は MR比の 1Z2となる。従って、このように低い MR比は、数 ns レベルの高速な読み出し動作を行うには不十分である。さらに、上記電流センス方式 においては電流電圧変換に時間がかかる、センスアンプ回路が大きくなる等の問題 点がある。
[0005] その対策として、電位で MTJ抵抗値を読み出す MRAMが特開 2004— 220759 号公報（以下、「' 759出願」という。）に開示されている。図 1、図 2は、 ' 759出願に開 示された MRAMの構成の一部を示す図である。図 1は書き込み動作について、図 2 は読み出し動作についてそれぞれ主に示している。ここで、この MRAMは、複数の メモリセル 102、複数の第 1ビット線（ZWBL) 104、複数の第 2ビット線 (WBL) 105、 複数の第 3ビット線 (RBL) 110、複数の第 1ワード線 (WWL) 103a,複数の第 2ヮー ド線 (RWL) 103b,書き込み回路 109、センスアンプ 108を具備する。なお、本明細 書の図面では、 MTJ素子が可変抵抗の記号で示されている。
[0006] 第 1ワード線 103a及び第 2ワード線 103bは、ワード線組を形成し、 X方向に延在す る。第 1ビット線 104、第 2ビット線 105及び第 3ビット線 110は、ビット線組を形成し、 Y方向に延在する。第 1ビット線 104及び第 2ビット線 105は、一端を書き込み回路 1 09に接続されている。第 3ビット線 110は、一端をセンスアンプ 108に接続されている 。複数のメモリセル 102は、行列状に配置されている。複数のメモリセル 102の各々 は、複数のワード線組と複数のビット線組との交点の各々に対応して設けられている 。書き込み回路 109は、書き込み動作時に、アドレス信号に基づいて複数のビット線 組から選択された選択ビット線組にぉ 、て、書き込みデータ Dinに対応した向きで、 第 1ビット線 104及び第 2ビット線 105に相補的に書き込み電流 Iy、 Zlyを流す。セン スアンプ 108は、読み出し動作時に、第 3ビット線 110の電位と参照電位 (VddZ2)と を比較し、比較結果を読み出しデータ Qoutとして出力する。
[0007] メモリセル 102は、 MTJ素子 J0、トランジスタ M0、トランジスタ Ml及び MTJ素子 J 1 を備える。 MTJ素子 J0、トランジスタ M0、トランジスタ Ml及び MTJ素子 J 1は、第 1ビ ット線 104と第 2ビット線 105との間に、この順に直列に接続されている。トランジスタ M0とトランジスタ Mlとの中間のノード N1には、第 3ビット線が接続されている。トラン ジスタ M0、 Mlは、第 2ワード線 103bの信号によりオン Zオフが制御される。 MTJ素 子 J0は、第 1ビット線 104と第 1ワード線 103aとが交わる点の近傍に設けられている。 MTJ素子 J1は、第 2ビット線 105と第 1ワード線 103aとが交わる点の近傍に設けられ ている。
[0008] 図 1を参照して、このメモリセル 102では、直列に接続された 2つの MTJ素子 J0、J1 に相補のデータが書き込まれる。すなわち、このメモリセル 102の書き込み動作では 、まず、第 1ワード線 103aに書き込み電流 Ixを流す。さらに、第 1ビット線 104に書き 込み電流 Zlyを、第 2ビット線 105に書き込み電流 Iyを、相補的にそれぞれ流す。こ こで、書き込み電流 Iyと書き込み電流 Zlyとは必ず異なる向きに流れる。これらの書 き込み電流により、 MTJ素子 JO及び MTJ素子 J1に相補のデータが書き込まれる。す なわち、 MTJ素子 JOと MTJ素子 J1には、「0」と「1」、及び、「1」と「0」のいずれか一方 の状態が書き込まれる。
[0009] 図 2を参照して、このメモリセル 102の読み出し動作では、まず、第 2ワード線 103b を活性ィ匕してトランジスタ M0、 Mlをオンの状態にする。次に、第 2ビット線 105に電 源電圧 (Vdd)、第 1ビット線 104に接地電圧 (Gnd)を印加する。これにより、直列接 続される MTJ素子 J0と MTJ素子 J1とに読み出し電流 Iが流れる。このとき、第 3ビット
R
線 110〖こは、ノード N1の電圧としてセンス電圧 Vsが出力される。センス電圧 Vsは、 MTJ素子 J0、 J 1の記憶状態により、 VddZ2より高!、電圧と低!ヽ電圧の!/、ずれか一 方となる。例えば、 MTJ素子 J0が「0」（低抵抗状態）、 MTJ素子 J1が「1」（高抵抗状 態）の場合、 Vsく VddZ2となる。一方、 MTJ素子 J0が「1」、 MTJ素子 J1が「0」の場 合、 Vs>VddZ2となる。このメモリセル 102の利点は、相補のデータを記憶する 2つ の MTJ素子を利用して読み出しているので読み出し信号が大きいことである。さらに 、読み出し信号が電圧であるため（電圧センス方式）、信号を増幅するセンスアンプ 回路が従来の DRAMと同様の回路を利用でき、小さい回路で高速に増幅できること である。
[0010] しかし、， 759出願に記載の MRAMセルに限らず、典型的な MRAMセルは、電流 方向が直交する書き込み電流 Ixと書き込み電流 Iyとが作る合成磁場によって、選択 状態のメモリセルにデータを書き込む。従って、書き込み電流 Ix, Iyの電流値が小さ いと書き込みができない。逆に、その電流値が大きいと非選択状態のメモリセルに誤 書き込みをしてしまう。従って、選択的に書き込み動作を行うためには電
流値や電流波形を正確に制御する必要がある。そのため、高速な書き込み動作を行 うことは容易ではない。
[0011] 一方、 MRAMの書き込みマージンを飛躍的に向上させることができるメモリセル（2 Transistor - 1 MTJメモリセル： 2T 1 MTJセル）力 特開 2004— 348934号公報（ 以下、「' 934出願」という。）に開示されている。図 3、図 4は、 ' 934出願に開示された MRAMの構成の一部を示す図である。図 3は書き込み動作について、図 4は読み 出し動作についてそれぞれ主に示している。ここで、この MRAMは、複数のメモリセ ル 202、複数の第 1ビット線（ZWBL) 204、複数の第 2ビット線 (WBL) 205、複数の 第 3ビット線 (RBL) 210、複数のワード線 (WL) 203、書き込み回路 209、センスアン プ 208を具備する。
[0012] ワード線 203は、 X方向に延在する。第 1ビット線 204、第 2ビット線 205及び第 3ビ ット線 210は、ビット線組を形成し、 Y方向に延在する。第 2ビット線 204及び第 2ビット 線 205は、一端を書き込み回路 209に接続されている。第 3ビット線 210は、一端を センスアンプ 208に接続されている。複数のメモリセル 102は、行列状に配置されて いる。複数のメモリセル 202の各々は、複数のワード線 203と複数のビット線組との交 点の各々に対応して設けられている。書き込み回路 209は、書き込み動作時に、アド レス信号に基づ 、て複数のビット線組から選択された選択ビット線組にぉ 、て、第 1 ビット線 204—選択セル 202—第 2ビット線 205の経路に、書き込みデータ Dinに対 応した向きで書き込み電流 Iwを流す。ただし、選択セル 202は、複数のメモリセル 20 2のうち、複数のワード線 203から選択された選択ワード線 203と選択ビット線組とで 選択されたメモリセル 202である。センスアンプ 208は、読み出し動作時に、第 3ビット 線 110に流れる読み出し電流 Iとリファンレンスビット線 RBLRを流れる参照電流とを
R
比較し、比較結果を読み出しデータ Qoutとして出力する。
[0013] メモリセル 202は、第 1トランジスタ 206と第 2トランジスタ 216と MTJ素子 207とを含 む（2T1MTJ)。第 1トランジスタ 206は、ゲートをワード線 203に、一方の端子を第 1 ビット線 204にそれぞれ接続されている。第 2トランジスタ 216は、ゲートをワード線 20 3に、一方の端子を第 1トランジスタ 206の他方の端子に、他方の端子を第 2ビット線 205にそれぞれ接続されている。すなわち、第 1トランジスタ 206と第 2トランジスタ 21 6とは、第 1ビット線 204と第 2ビット線 205との間で直列接続されている。 MTJ素子 20 7は、一方の端子を第 1トランジスタ 206と第 2トランジスタ 216との接続点に、他方の 端子を第 3ビット線 210にそれぞれ接続されている。
[0014] 図 3を参照して、このメモリセル 202の書き込み動作では、デコーダ（図示されず）が 、複数のワード線 3のうちから選択ワード線 3を選択して活性化し、第 1トランジスタ 20 6及び第 2トランジスタ 216をオン状態とする。そして、書き込み回路 209が、書き込 みデータ Dinに応じて、第 2ビット線 205及び第 1ビット線 204のうち、一方を電源電 圧 (Vdd)に、他方を接地電圧 (Gnd)にする。これにより、第 1トランジスタ 206及び第 2トランジスタ 216と MTJ素子 207との接続点である書き込み配線に、双方向のうち 一方の向きの書き込み電流 Iwが流れ、書き込みが行われる。例えば、図 3では、第 2 ビット線 205を電源電圧に、第 1ビット線 204を接地電圧にすることで、第 2ビット線 20 5から第 1ビット線 204の向きに書き込み電流 Iwが流れる。
[0015] 図 4を参照して、このメモリセル 202の読み出し動作では、ワード線 203を活性化し て第 1トランジスタ 206及び第 2トランジスタ 216をオン状態とする。そして、第 2ビット 線 205と第 1ビット線 204の両方を接地する。これにより、センスアンプ 208から選択 セル 202の MTJ素子 207を介して読み出し電流 Iwが流れる。センスアンプ 208は、 その読み出し電流 Iwと参照電流とを比較し、その比較結果を読み出しデータ Qoutと して出力する。
[0016] このメモリセル 202の利点は、書き込み動作時におけるメモリセル 202の選択性が 飛躍的に向上し、書き込み動作マージンが広いことである。従って、書き込み電流の 電流値を正確に制御することから解放され、書き込み回路が簡単になるだけでなぐ 高速な書き込み動作を行うことも容易となる。
[0017] 特開 2004— 220759号公報に記載の MRAMにおいては、相補のデータが記憶 された 2つの MTJ素子 J0、J1の直列接続端子電圧を読み出すことで高速な読み出し 動作が期待できる。しかし、書き込み方法は従来の MRAMと同様であり、特に書き 込みマージンが狭 、ことから書き込み電流 Iwを正確に制御しなければならな!/、。つ まり、書き込み動作の動作速度は改善されない。また、 2つの MTJ素子 J0、 J1に相補 のデータを書き込むには回路的な工夫が必要である。
[0018] 一方、特開 2004— 348934号公報に記載の MRAMにおいては、メモリセル 202 内に設けられたトランジスタ 206、 216によって書き込み電流 Iwを選択状態のメモリ セル 202に流すため、動作マージンが広い特徴がある。よって、書き込み電流 Iwを 正確に制御する必要がなくなり、高速な書き込み動作速度を実現することが可能で ある。しかし、従来の MRAMと同様の読み出し方法を行うため、読み出しの動作マ 一ジン (読み出し信号）は改善されない。つまり、読み出し動作の動作速度は改善さ れない。
[0019] 本出願に関連して、特開 2003— 249072号公報は、直列に接続された複数の M TJ素子が基板と垂直な方向に積み重なれた構造の MRAMを開示して 、る。このよう な構造によれば、 MTJ素子を高密度に集積ィ匕することができる。
[0020] また、特開 2005— 236177号公報は、メモリアレイをメモリセルの磁ィ匕困難軸と平 行な軸に関して鏡面対称に配置する技術を開示している。このような配置によれば、 ビット線を流れる書き込み電流の方向と書き込みデータとの対応関係は全てのメモリ アレイについて同一になり、書き込みデータと自由層の磁ィ匕方向との対応関係を全 て同一になる。これにより、書き込みデータと読み出しデータとの一貫性を維持するこ とがでさる。
[0021] 更に、特開 2004— 145952号公報は、主ワード線と副ワード線と主ビット線と副ビ ット線とを備えた MRAMを開示している。この MRAMでは、 MTJ素子を含む MRA Mセル力 副ワード線と副ビット線との交点に配置されている。副ワード線を選択する 選択トランジスタは、 MRAMセルよりも書き込み電流の下流側に設けられ、主ワード 線と副ワード線とは、直接に接続されている。選択トランジスタは、スナックバック現象 を起こすように駆動される。メモリセルへの書き込みは、選択トランジスタの基板電流 によって行われる。このような構成によれば、書き込み電流が選択トランジスタのチヤ ネル電流によって制限されない。当該 MRAMは、基板電流を利用して書き込み電 流を流すため、小さなサイズの選択トランジスタで大きな書き込み電流を流すことが でき、メモリアレイの面積を小さくすることができる。
発明の開示
[0022] 本発明の目的は、書き込みマージンと読み出しマージンの両方を改善し、高速動 作を可能とする MRAM及びその動作方法を提供することである。 [0023] 本発明の一の観点において、磁気ランダムアクセスメモリは、複数の第 1配線及び 複数の第 2配線と、複数の第 3配線及び複数の第 4配線と複数のメモリセルとを具備 する。複数の第 1配線及び複数の第 2配線は、第 1方向へ延在する。複数の第 3配線 及び複数の第 4配線は、第 2方向へ延在する。複数のメモリセルは、複数の第 1配線 と複数の第 3配線との交点の各々に対応して設けられている。複数のメモリセルの各 々は、第 1トランジスタ及び第 2トランジスタと、第 1磁気抵抗素子と、第 2磁気抵抗素 子とを含む。第 1トランジスタ及び第 2トランジスタは、第 1配線と第 2配線との間に直 列に接続され、第 3配線の信号で制御される。第 1磁気抵抗素子は、一端を第 1トラ ンジスタと第 2トランジスタとをつなぐ書き込み配線に、他端を接地に接続されている。 第 2磁気抵抗素子は、一端を書き込み配線に、他端を第 4配線に接続されている。
[0024] 本発明によれば、 MRAMにおいて書き込みマージンと読み出しマージンの両方が 改善され、高速動作が可能となる。
図面の簡単な説明
[0025] [図 1]図 1は、 ' 759出願に開示された MRAMの構成の一部を示す図である。
[図 2]図 2は、， 759出願に開示された MRAMの構成の一部を示す図である。
[図 3]図 3は、， 934出願に開示された MRAMの構成の一部を示す図である。
[図 4]図 4は、， 934出願に開示された MRAMの構成の一部を示す図である。
[図 5]図 5は、本発明の一実施例の MRAMの構成を示す回路ブロック図である。
[図 6]図 6は、図 5のメモリセルのレイアウトの一例を示す平面図である。
[図 7]図 7は、本発明の他の実施例の MRAMの構成を示す回路ブロック図である。
[図 8]図 8は、図 7に示したメモリセルを用いたメモリアレイを示す回路図である。
[図 9]図 9は、図 8のメモリアレイのレイアウトの一例を示す平面図である。
[図 10]図 10は、図 8のメモリアレイのレイアウトの他の一例を示す平面図である。
[図 11]図 11は、図 8のメモリアレイのレイアウトの更に他の一例を示す平面図である。 発明を実施するための最良の形態
[0026] 以下、本発明の MRAM及びその動作方法の実施例に関して説明する。本発明の 一実施例において、磁気ランダムアクセスメモリは、複数の第 1配線及び複数の第 2 配線と、複数の第 3配線及び複数の第 4配線と複数のメモリセルとを具備する。複数 の第 1配線及び複数の第 2配線は、第 1方向へ延在する。複数の第 3配線及び複数 の第 4配線は、第 2方向へ延在する。複数のメモリセルは、複数の第 1配線と複数の 第 3配線との交点の各々に対応して設けられている。複数のメモリセルの各々は、第 1トランジスタ及び第 2トランジスタと、第 1磁気抵抗素子と、第 2磁気抵抗素子とを含 む。第 1トランジスタ及び第 2トランジスタは、第 1配線と第 2配線との間に直列に接続 され、第 3配線の信号で制御される。第 1磁気抵抗素子は、一端を第 1トランジスタと 第 2トランジスタとをつなぐ書き込み配線に、他端を接地に接続されている。第 2磁気 抵抗素子は、一端を書き込み配線に、他端を第 4配線に接続されている。
[0027] 上記の磁気ランダムアクセスメモリは、第 1方向へ延在する複数の第 5配線と、第 2 方向へ延在する複数の第 6配線とを更に具備してもよい。複数のメモリセルの各々は 、書き込み配線と第 5配線との間に接続され、第 6配線の信号で制御される第 3トラン ジスタを含む。
[0028] 上記の磁気ランダムアクセスメモリにおいて、複数のメモリセルのうちの隣り合う 2つ のメモリセルは、書き込み配線が鏡面対称に配置されていることが好ましい。また、隣 り合う 2つのメモリセル力 書き込み配線が鏡面対称に配置され、且つ、磁気抵抗素 子層が併進対称に配置されて 、ることは一層に好まし 、。
[0029] 上記の磁気ランダムアクセスメモリにお 、て、複数のメモリセルの各々は、書き込み 配線を流れる書き込み電流により、第 1磁気抵抗素子と第 2磁気抵抗素子とに異なる データが書き込まれることが好まし 、。
[0030] 好ましい実施例では、第 1配線と第 1トランジスタとを接続する端子が、複数のメモリ セルのうちの隣り合う 2つのメモリセルにおいて物理的に共有され、且つ、第 2配線と 第 2トランジスタとを接続する端子力 隣り合う 2つのメモリセルにおいて物理的に共 有されている。
[0031] 好ましい実施例では、複数のメモリセルのうちの隣り合う 2つのメモリセルのうち一方 のメモリセルにおいて、第 1磁気抵抗素子が第 1配線側に配置され、且つ、第 2磁気 抵抗素子が第 2配線側に配置されており、他方のメモリセルにおいて、第 1磁気抵抗 素子が第 2配線側に配置され、且つ、第 2磁気抵抗素子が第 1配線側に配置されて いる。 [0032] 上記の磁気ランダムアクセスメモリにお 、て、書き込み配線は、略 U字型形状を有 することが好ましい。
[0033] 本発明の一実施例では、第 1方向へ延在する複数の第 1配線及び複数の第 2配線 と、第 2方向へ延在する複数の第 3配線及び複数の第 4配線と、複数の第 1配線と複 数の第 3配線との交点の各々に対応して設けられた複数のメモリセルとを具備し、複 数のメモリセルの各々力 第 1配線と第 2配線との間に直列に接続され、第 3配線の 信号で制御される第 1トランジスタ及び第 2トランジスタと、一端を第 1トランジスタと第 2トランジスタとをつなぐ書き込み配線に、他端を接地に接続された第 1磁気抵抗素 子と、一端を書き込み配線に、他端を第 4配線に接続された第 2磁気抵抗素子とを含 む磁気ランダムアクセスメモリの動作方法が提供される。当該動作方法は、メモリセル の読み出し動作時に、
(A)第 4配線を接地電位よりも高電位の第 1電位にするステップと、
(B)書き込み配線の電位と第 1電位の 1Z2の基準電位とを比較した比較結果に基 づいて、読み出しデータを出力するステップ
とを具備する。
[0034] 好適な実施例では、
(B)ステップは、
(B1)第 3配線を選択して、第 1トランジスタと第 2トランジスタとをオンにするステップ と、
(B2)第 1配線及び第 2配線の 、ずれか一方から書き込み配線の電位を取得する ステップ
とを備える。
[0035] 磁気ランダムアクセスメモリが、第 1方向へ延在する複数の第 5配線と、第 2方向へ 延在する複数の第 6配線とを更に具備し、複数のメモリセルの各々が、書き込み配線 と第 5配線との間に接続され、第 6配線の信号で制御される第 3トランジスタを含む場 合、（B)ステップは、
(B1)第 6配線を選択して、第 3トランジスタをオンにするステップと、
(B2)第 5配線から書き込み配線の電位を取得するステップ とを備えることが好ましい。
[0036] 以下では、本発明の MRAM及びその動作方法の実施例について、添付図面を参 照してより具体的に説明する。図 5は、本発明の一実施例の MRAMの構成を示す 回路ブロック図である。 MRAM1は、複数のメモリセル 2、複数の第 1ビット線（ZBL) 14、複数の第 2ビット線 (BL) 15、複数のワード線 (WL) 3、複数のプレート線 (PL) 1 1、書き込み回路 9、センスアンプ 8を具備する。
[0037] ワード線 3及びプレート線 11は、ワード線組を形成し、 X方向に延在する。ワード線 3及びプレート線 11は、一端をデコーダ（図示されず）に接続されている。第 1ビット線 14及び第 2ビット線 15は、ビット線組を形成し、 Y方向に延在する。第 1ビット線 14及 び第 2ビット線 15は、一端を書き込み回路 9に接続されている。第 2ビット線 15は、セ ンスアンプ 8にも接続されて!ヽる。
[0038] 複数のメモリセル 2は、行列状に配置されて!、る。複数のメモリセル 2の各々は、複 数のワード線組と複数のビット線組との交点の各々に対応して設けられている。書き 込み回路 9は、書き込み動作時に、アドレス信号に基づいて複数のビット線組から選 択された選択ビット線組にぉ 、て、第 1ビット線 14—選択セル 2—第 2ビット線 15の経 路に、書き込みデータ Dinに対応した向きで書き込み電流 Iwを流す。ただし、選択セ ル 2は、複数のメモリセル 2のうち、複数のワード線 3から選択された選択ワード線 3と 選択ビット線組とで選択されたメモリセル 2である。センスアンプ 8は、読み出し動作時 に、第 2ビット線 15の電位と参照電位 VddZ2とを比較し、比較結果を読み出しデー タ Qoutとして出力する。
[0039] メモリセル 2は、第 1トランジスタ 6と第 2トランジスタ 16と第 1MTJ素子 7と第 2MTJ素 子 17とを含む。すなわち、メモリセル 2は、 2T2MTJセル（2Transistor— 2MTJメモ リセル)である。第 1トランジスタ 6は、ゲートをワード線 3に、一方の端子を第 1ビット線 14に、他方の端子をノード N1にそれぞれ接続されている。第 2トランジスタ 16は、ゲ ートをワード線 3に、一方の端子をノード N1に、他方の端子を第 2ビット線 15にそれ ぞれ接続されている。すなわち、第 1トランジスタ 6と第 2トランジスタ 16とは、第 1ビット 線 14と第 2ビット線 15との間で直列接続されている。この第 1トランジスタ 6と第 2トラン ジスタ 16とを接続する配線としての書き込み配線 20に電流が流れることで、第 1MTJ 素子 7と第 2MTJ素子 17にデータが書き込まれる。第 1MTJ素子 7は、一方の端子を ノード N1 (第 1トランジスタ 6と第 2トランジスタ 16との間の書き込み配線 20)に、他方 の端子を接地配線にそれぞれ接続されている。第 2MTJ素子 17は、一方の端子をノ ード N1に、他方の端子をプレート線 11にそれぞれ接続されて 、る。
[0040] 本メモリセル 2の書き込み動作にっ 、て説明する。
まず、デコーダ（図示されず）は、プレート線 11を接地、又は、開放とする。そして、 デコーダが、アドレス信号に基づいて、複数のワード線 3のうちから選択ワード線 3を 選択して活性化する。それにより、選択ワード線 3に接続された第 1トランジスタ 6及び 第 2トランジスタ 16がオン状態となる。一方、書き込み回路 9は、アドレス信号に基づ いて、複数のビット線組のうちから選択ビット線組を選択する。これにより、選択ワード 線 3と選択ビット線組とにより、複数のメモリセル 2から選択セル 2が選択される。そして 、書き込み回路 9は、書き込みデータ Dinに応じて、選択ビット線組の第 2ビット線 15 及び第 1ビット線 14のうち、一方を電源電圧 (Vdd)に、他方を接地電圧 (Gnd)にす る。これにより、選択セル 2において、第 1トランジスタ 6及び第 2トランジスタ 16との間 の書き込み配線 20において、双方向のうち書き込みデータ Dinに応じた一方の向き に書き込み電流 Iwが流れる。これにより、書き込み配線 20の周辺に、書き込み電流 I wによる書き込み用の磁界が発生する。このとき、選択セル 2の第 1MTJ素子 7と第 2 MTJ素子 17は、書き込み配線 20近傍にあるので、書き込み用の磁界により書き込 みデータ Dinを書き込まれる。
[0041] 本メモリセル 2は、書き込み電流 Iwが選択セル 2のみに流れるように回路が工夫さ れている。そのため、選択セル 2の書き込みの動作マージンを広くとることが出来る。 それにより、書き込み回路が簡単になり、さらに高速な書き込み動作を可能とする。
[0042] 本メモリセル 2においては、入力された書き込みデータ Dinに応じて第 1MTJ素子 7 と第 2MTJ素子 17に相補のデータを書き込むため、書き込み配線 20のレイアウトを 以下のように工夫する。図 6は、図 5のメモリセルのレイアウトの一例を示す平面図で ある。図面を見やすくするため、複数の第 1ビット線 14 (ZBL0、 ZBL1、…；)、複数 の第 2ビット線 15 (BL0、 WBL1、…；)、書き込み配線 20 (第 1トランジスタ 6と第 2トラ ンジスタ 16とを接続する配線）、複数のプレート線 11 (PL0、 PL1、 PL2、…；)、接地 配線 (Gnd)、第 IMTJ素子 7、第 2MTJ素子 17のみを描写している。第 1MTJ素子 7 と第 2MTJ素子 17上に示す白抜き矢印の向きは、書き込み電流 Iwにより生成され、 自由磁性層へ印加される磁ィ匕の向きを示す。本図に示すように、この例において、第 1MTJ素子 7及び第 2MTJ素子 17は書き込み配線 20層の直上に積層されている。 2 つの第 1MTJ素子 7及び第 2MTJ素子 17に相補のデータを書き込むため、書き込み 配線 20を略 U字形にレイアウトし、各々の MTJ素子に印加される書き込み電流 Iwか らの磁ィ匕反転磁場が反対の向きになるよう工夫して 、る。
[0043] 次に、本メモリセル 2の読み出し動作について説明する。
まず、デコーダ（図示されず）は、複数のプレート線 11から選択プレート線 11を選択 し、選択プレート線 11に電源電圧 (Vdd)を印加する。そして、デコーダが、アドレス 信号に基づいて、複数のワード線 3のうちから選択ワード線 3を選択して活性ィ匕する。 それにより、選択ワード線 3に接続された第 1トランジスタ 6及び第 2トランジスタ 16が オン状態となる。このとき、プレート線 11—第 2MTJ素子 17—第 1MTJ素子 7—接地 の経路に読み出し電流 I
Rが流れる。その結果、第 2MTJ素子 17と第 1MTJ素子 7が 接続されたノード N1すなわち書き込み配線 20にセンス電圧 Vsが発生する。ここで、 第 2トランジスタ 16がオン状態であるため、第 2ビット線 5にセンス電圧 Vsが出力され る。センス電圧 Vsは、第 2MTJ素子 17と第 1MTJ素子 7とが記憶するデータによって 、 VddZ2より高い、又は、低い電圧となる。例えば、第 1MTJ素子 7に「0」、第 2MTJ 素子 17に「1」（第 1MTJ素子 7が低抵抗状態、第 2MTJ素子 17が高抵抗状態）が記 憶されている場合、センス電圧 Vsく VddZ2となる。逆に、第 1MTJ素子 7に「1」、第 2MTJ素子 17に「0」（第 1MTJ素子 7が高抵抗状態、第 2MTJ素子 17が低抵抗状態 )が記憶されている場合、センス電圧 Vs>Vdd,2となる。第 2ビット線 5に接続された センスアンプ 8は、センス電圧 Vsと参照電圧 (VddZ2)とを比較して記憶データを読 み出す。ここで、第 2MTJ素子 17と第 1MTJ素子 7の経路のみに読み出し電流 I力 S
R
流れるようにするため、センスアンプ 8の入力インピーダンスは高い回路が好ましい。
[0044] このように、本メモリセル 2は、相補のデータを記憶する 2つの MTJ素子（第 2MTJ 素子 17と第 1MTJ素子 7)を利用して読み出し動作を行っているので読み出し信号を 大きくすることが出来る。即ち、読み出しマージンを広く取ることが出来る。さらに、読 み出し信号が電圧であるため（電圧センス方式）、信号を増幅するセンスアンプを小 さくでき、高速な読み出し動作を行うことが可能となる。
[0045] 以上説明したように、本発明によるメモリセル及びそれを用いた MRAMでは、書き 込みマージンと読み出しマージンの両方を改善し、動作速度を高速にすることが可 能となる。
[0046] 図 7は、本発明の他の実施例の MRAMの構成を示す回路ブロック図である。 MR AMlaは、複数のメモリセル 2、複数の第 1ビット線 (ZWBL) 4、複数の第 2ビット線（ WBL) 5、複数の第 3ビット線 (RBL) 10、複数の第 1ワード線 (WWL) 3、複数の第 2 ワード線 (RWL) 12、複数のプレート線（PL) 11、書き込み回路 9、センスアンプ 8を 具備する。
[0047] 本実施例では、読み出しのための第 3トランジスタ 26をさらに備え、書き込み用のビ ット線 (第 1ビット線 4、第 2ビット線 5)と読み出し用のビット線 (第 3ビット線 10)とを分 離している点が、図 1の実施例と異なる。これにより、本実施例のメモリセル 2は、 3T2 MTJセル（3Transistor— 2MTJメモリセル）となる。すなわち、本実施例の MRAM の構成は以下のようになる。
[0048] 第 1ワード線 3、第 2ワード線 12及びプレート線 11は、ワード線組を形成し、 X方向 に延在する。第 1ワード線 3、第 2ワード線 12及びプレート線 11は、一端をデコーダ ( 図示されず）に接続されている。第 1ビット線 4、第 2ビット線 5及び複数の第 3ビット線 10は、ビット線組を形成し、 Y方向に延在する。第 1ビット線 4及び第 2ビット線 5は、 一端を書き込み回路 9に接続されている。複数の第 3ビット線 10は、センスアンプ 8に 接続されている。
[0049] 複数のメモリセル 2は、行列状に配置されて!、る。複数のメモリセル 2の各々は、複 数のワード線組と複数のビット線組との交点の各々に対応して設けられている。書き 込み回路 9は、書き込み動作時に、アドレス信号に基づいて複数のビット線組から選 択された選択ビット線組において、第 1ビット線 4—選択セル 2—第 2ビット線 5の経路 に、書き込みデータ Dinに対応した向きで書き込み電流 Iwを流す。ただし、選択セル 2は、複数のメモリセル 2のうち、複数のワード線組から選択された選択ワード線組と 選択ビット線組とで選択されたメモリセル 2である。センスアンプ 8は、読み出し動作時 に、複数の第 3ビット線 10から選択された選択第 3ビット線 10の電位と参照電位 Vdd Z2とを比較し、比較結果を読み出しデータ Qoutとして出力する。
[0050] メモリセル 2は、第 1トランジスタ 6と第 2トランジスタ 16と第 3トランジスタ 26と第 1MT J素子 7と第 2MTJ素子 17とを含む。第 1トランジスタ 6は、ゲートを第 1ワード線 3に、 一方の端子を第 1ビット線 4に、他方の端子をノード N1にそれぞれ接続されている。 第 2トランジスタ 16は、ゲートを第 1ワード線 3に、一方の端子をノード N1に、他方の 端子を第 2ビット線 5にそれぞれ接続されている。すなわち、第 1トランジスタ 6と第 2ト ランジスタ 16とは、第 1ビット線 4と第 2ビット線 5との間で直列接続されている。この第 1トランジスタ 6と第 2トランジスタ 16とを接続する配線としての書き込み配線 20に電流 が流れることで、第 1MTJ素子 7と第 2MTJ素子 17にデータが書き込まれる。第 3トラ ンジスタ 26は、ゲートを第 2ワード線 12に、一方の端子を第 3ビット線 10に、他方の 端子をノード N1にそれぞれ接続されている。第 1MTJ素子 7は、一方の端子をノード N1 (第 1トランジスタ 6と第 2トランジスタ 16との間の書き込み配線 20)に、他方の端子 を接地配線にそれぞれ接続されている。第 2MTJ素子 17は、一方の端子をノード N1 に、他方の端子をプレート線 11にそれぞれ接続されて 、る。
[0051] このメモリセル 2 (3T2MTJセル）は、第 3ビット線 10の負荷容量が低減できるため、 図 5のメモリセルよりもより高速に読み出し動作を行うことができる。さらに、読み出し 動作時に、第 1トランジスタ 6と第 2トランジスタ 16をオフ状態にできるので、センスアン プ 8の回路構成の自由度を上げることが出来る。さらに、異なるアドレスのメモリセル 2 であれば、書き込み動作と読み出し動作を同時に行うことができる利点もある。
[0052] 本メモリセル 2の書き込み動作にっ 、て説明する。
まず、デコーダ（図示されず）は、プレート線 11及び第 2ワード線 12を接地、又は、 開放とする。これにより、第 3トランジスタ 26はオフ状態である。そして、デコーダが、 アドレス信号に基づいて、複数の第 1ワード線 3のうちから選択第 1ワード線 3を選択 して活性化する。それにより、選択第 1ワード線 3に接続された第 1トランジスタ 6及び 第 2トランジスタ 16がオン状態となる。一方、書き込み回路 9は、アドレス信号に基づ いて、複数のビット線組のうちから選択ビット線組を選択する。これにより、選択第 1ヮ ード線 3と選択ビット線組とにより、複数のメモリセル 2から選択セル 2が選択される。そ して、書き込み回路 9は、書き込みデータ Dinに応じて、選択ビット線組の第 2ビット線 15及び第 1ビット線 14のうち、一方を電源電圧 (Vdd)に、他方を接地電圧 (Gnd)に する。これにより、選択セル 2において、第 1トランジスタ 6及び第 2トランジスタ 16との 間の書き込み配線 20において、双方向のうち書き込みデータ Dinに応じた一方の向 きに書き込み電流 Iwが流れる。これにより、書き込み配線 20の周辺に、書き込み電 流 Iwによる書き込み用の磁界が発生する。このとき、選択セル 2の第 1MTJ素子 7と 第 2MTJ素子 17は、書き込み配線 20近傍にあるので、書き込み用の磁界により書き 込みデータ Dinを書き込まれる。
[0053] 本メモリセル 2は、書き込み電流 Iwが選択セル 2のみに流れるように回路が工夫さ れている。そのため、選択セル 2の書き込みの動作マージンを広くとることが出来る。 それにより、書き込み回路が簡単になり、さらに高速な書き込み動作を可能とする。
[0054] 次に、本メモリセル 2の読み出し動作について説明する。
まず、デコーダ（図示されず）は、複数の第 2ワード線 12から選択第 2ワード線 12を 選択して活性化する。これにより、第 3トランジスタ 26がオン状態になる。また、デコー ダは、複数のプレート線 11から選択プレート線 11を選択し、選択プレート線 11に電 源電圧 (Vdd)を印加する。ここで、選択第 1ワード線 3は選択されないので、第 1トラ ンジスタ 6及び第 2トランジスタ 16は共にオフ状態である。このとき、プレート線 11— 第 2MTJ素子 17—第 1MTJ素子 7—接地の経路に読み出し電流 Iが流れる。その
R
結果、第 2MTJ素子 17と第 1MTJ素子 7が接続されたノード N1すなわち書き込み配 線 20にセンス電圧 Vsが発生する。ここで、第 3トランジスタ 26がオン状態であるため 、第 3ビット線 10にセンス電圧 Vsが出力される。センス電圧 Vsは、上述のように第 2 MTJ素子 17と第 1MTJ素子 7とが記憶するデータによって、 VddZ2より高い、又は、 低い電圧となる。第 3ビット線 10に接続されたセンスアンプ 8は、センス電圧 Vsと参照 電圧 (VddZ2)とを比較して記憶データを読み出す。ここで、第 2MTJ素子 17と第 1 MTJ素子 7の経路のみに読み出し電流 Iが流れるようにするため、センスアンプ 8の
R
入力インピーダンスは高 、回路が好まし 、。
[0055] このように、本メモリセル 2は、相補のデータを記憶する 2つの MTJ素子（第 2MTJ 素子 17と第 1MTJ素子 7)を利用して読み出し動作を行っているので読み出し信号を 大きくすることが出来る。即ち、読み出しマージンを広く取ることが出来る。さらに、読 み出し信号が電圧であるため（電圧センス方式）、信号を増幅するセンスアンプを小 さくでき、高速な読み出し動作を行うことが可能となる。
[0056] 図 8は、図 7に示したメモリセルを用いたメモリアレイを示す回路図である。図 8は、 図面を見やすくするため、複数の第 1ビット線 4 (ZWBL0、 ZWBL1、…；)、複数の 第 2ビット線 5 (WBLO、 WBL1, ···)、複数の第 3ビット線 10 (RBLO、 RBL1,一）、書 き込み配線 20 (第 1トランジスタ 6と第 2トランジスタ 16とを接続する配線)、複数の第 1 ワード線 3 (WWLO、 WWL1、 WWL2、…；)、複数の第 2ワード線 12 (RWL0、 RWL 1、 RWL2、 ···）、複数のプレート線 l l (PLO、 PL1、 PL2、 ···）、接地配線（Gnd)、第 1MTJ素子 7、第 2MTJ素子 17のみを描写している。
[0057] 図 9は、図 8のメモリアレイのレイアウトの一例を示す平面図である。図 9は、図面を 見やすくするため、複数の第 1ビット線 4 (ZWBL0、 ZWBL1、…；)、複数の第 2ビッ ト線 5 (WBLO、 WBL1、 ···）、複数の第 3ビット線 10 (RBLO、 RBL1、…；)、書き込み 配線 20 (第 1トランジスタ 6と第 2トランジスタ 16とを接続する配線)、複数のプレート線 l l (PLO、 PL1、 PL2、…；)、接地配線（Gnd)、第 1MTJ素子 7、第 2MTJ素子 17の みを描写している。第 1MTJ素子 7と第 2MTJ素子 17上に示す白抜き矢印の向きは 、書き込み電流 Iwにより生成され、自由磁性層へ印加される磁ィ匕の向きを示す。この 例において、第 1MTJ素子 7及び第 2MTJ素子 17は書き込み配線 20層の直上に積 層されている。 2つの第 1MTJ素子 7及び第 2MTJ素子 17に相補のデータを書き込 むため、書き込み配線 20を略 U字形にレイアウトし、各々の MTJ素子に印加される 書き込み電流 Iwからの磁化反転磁場が反対の向きになるよう工夫して ヽる。
[0058] 図 6及び図 9のレイアウトは、メモリセル 2の面積を小さくするため、符号 31、 32で示 す共有箇所のように、 Y方向で物理的に隣り合うメモリセル間でトランジスタの拡散層 やビア層を共有してレイアウトを行っている。このため、隣接するメモリセル 2— MCO とメモリセル 2— MC1とは鏡面対称性を持つ。ここで、メモリセル 2— MCOは偶の Xァ ドレス、メモリセル 2— MC1は奇の Xアドレスに対応するとする。このとき、偶の Xァドレ スのメモリセル 2と奇の Xアドレスのメモリセル 2との間で、反転磁場の不一致が生じる 。例えば、第 2ビット線 5から第 1ビット線 4の向きに書き込み電流 Iwが流れる場合、メ モリセル 2— MCOの第 1MTJ素子 7には右向きに、第 2MTJ素子 17には左向きに反 転磁場が加わる。一方、メモリセル 2— MC1の第 1MTJ素子 7には左向きに、第 2M TJ素子 17には右向きに反転磁場が加わる。
[0059] このミスマッチを防ぐため、一つの解決方法は、偶奇の Xアドレスによって書き込み 電流 Iwの向きを変えることが考えられる。ただし、デコーダや書き込み回路等の周辺 回路が相対的に複雑になり、動作速度の低下や回路面積のオーバヘッドが生じる可 能性がある。また、他の解決方法は、第 1MTJ素子 7と第 2MTJ素子 17とで固定磁性 層の磁ィ匕の向きを 180° 変えることが考えられる。ただし、これは MTJ素子の製造上 、非常に困難であると考えられる。また、隣接するメモリセル 2を併進配置すれば上記 の問題は生じない。しかし、セル面積が増加するというオーバヘッドが生じることが考 えられる。
[0060] 図 10は、図 8のメモリアレイのレイアウトにおける他の一例を示す平面図である。図 10についても、図面を見やすくするため、複数の第 1ビット線 4 (ZWBL0、 /WBL1 、 ···）、複数の第 2ビット線 5 (WBLO、 WBL1、 ···）、複数の第 3ビット線 10 (RBLO、 R BL1、…；)、書き込み配線 20 (第 1トランジスタ 6と第 2トランジスタ 16とを接続する配 線）、複数のプレート線 l l (PLO、 PL1、 PL2、…；)、接地配線 (Gnd)、第 1MTJ素子 7、第 2MTJ素子 17のみを描写している。第 1MTJ素子 7と第 2MTJ素子 17上に示 す白抜き矢印の向きは、書き込み電流 Iwにより生成され、自由磁性層へ印加される 磁化の向きを示す。
[0061] メモリセル 2の面積を小さくするため、符号 31、 32で示す共有箇所のように、 Y方向 で物理的に隣り合うメモリセル間でトランジスタの拡散層やビア層を共有できるよう鏡 面配置を行っている。このレイアウトによると、メモリセル 2— MCOとメモリセル 2— MC 1との間で書き込みデータ Dinの不一致を防ぐために、各 MTJ素子のレイアウトをェ 夫している。例えば、偶の Xアドレスに対応するメモリセル 2— MCOは、第 2ビット線 5 側に第 2MTJ素子 17を配置しプレート線 11と接続され、且つ、第 1ビット線 4側に第 1 MTJ素子 7を配置し接地線 (Gnd)と接続されている。これに対し、奇のアドレスに対 応するメモリセル 2— MC1は、第 2ビット線 5側に第 1MTJ素子 7を配置し接地線 (Gn d)と接続され、且つ、第 1ビット線 4側に第 2MTJ素子 17を配置してプレート線 11と 接続されている。本レイアウト方法によれば、書き込み電流 Iwが第 2ビット線 5から第 1 ビット線 4に流れる場合、偶奇の Xアドレスによらず、第 1MTJ素子 7は紙面（図面）に 対し右側に反転磁場が加わり、第 2MTJ素子 17は紙面（図面）に対し左側に反転磁 場が加わる。従って、偶奇の Xアドレス間の書き込みデータ Dinの不一致は生じない 。すなわち、図 10のレイアウトは、図 9のレイアウトに比較して、より好ましい。
[0062] 図 11は、図 8のメモリアレイのレイアウトにおける更に他の一例を示す平面図である 。図 11についても、図面を見やすくするため、複数の第 1ビット線 4 (ZWBL0、 /W BL1、 ···）、複数の第 2ビット線 5 (WBL0、 WBL1、 ···）、複数の第 3ビット線 10 (RBL 0、 RBL1、…；)、書き込み配線 20 (第 1トランジスタ 6と第 2トランジスタ 16とを接続す る配線）、複数のプレート線 11 (PL0、 PL1、 PL2、 ···）、接地配線 (Gnd)、第 IMTJ 素子 7、第 2MTJ素子 17のみを描写している。第 1MTJ素子 7と第 2MTJ素子 17上 に示す白抜き矢印の向きは、書き込み電流 Iwにより生成され、自由磁性層へ印加さ れる磁化の向きを示す。
[0063] メモリセル 2の面積を小さくするため、符号 31、 32で示す共有箇所のように、 Y方向 で物理的に隣り合うメモリセル間だけでなぐ X方向で物理的に隣り合うメモリセル間 においても鏡面配置を行っている。このレイアウトによると、図 10のレイアウトと同様に 、偶奇の Xアドレス間で書き込みデータ Dinの不一致を防ぐために、各 MTJ素子のレ ィアウトを工夫している。例えば、メモリセル 2— MC0とメモリセル 2— MC2は、第 2ビ ット線 5側に第 2MTJ素子 17を配置しプレート線 11と接続され、且つ、第 1ビット線 4 側に第 1MTJ素子 7を配置し接地線 (Gnd)と接続されている。これに対し、メモリセル 2— MC 1とメモリセル 2— MC3は、第 2ビット線 5側に第 1MTJ素子 7を配置し接地線 (Gnd)と接続され、且つ、第 1ビット線 4側に第 2MTJ素子 17を配置してプレート線 1 1と接続されている。本レイアウト方法によれば、書き込み電流 Iwが第 2ビット線 5から 第 1ビット線 4に流れる場合、全てのメモリセル 2において、第 1MTJ素子 7は紙面（図 面）に対し右側に反転磁場が加わり、第 2MTJ素子 17は紙面（図面）に対し左側に 反転磁場が加わる。従って、偶奇の Xアドレス間、及び、偶奇の Yアドレス間の書き込 みデータの不一致は生じない。すなわち、図 11のレイアウトは、図 10のレイアウトに 比較して、より好ましい。 [0064] 以上説明したように、本実施例の構成によれば、書き込み特性と読み出し特性の両 方を改善することができ、サイクル時間が数 ns程度の高速動作をさせることが可能と なる。
[0065] また、隣接するメモリセル間において、 MTJ素子を除くレイアウトが鏡面対称性を有 して配置し、 MTJ素子のレイアウトは併進対称性を有して配置される。さらに、第 1M TJ素子 7と第 2MTJ素子 17の配置が上記メモリセル間で入れ替わつていることも特 徴の一つでる。また、本発明は上記実施例に制限されず、例えば、隣接する左右の メモリセル間において、 MTJ素子を除くレイアウトが鏡面対称性を有して配置され、 M TJ素子のレイアウトは併進対称性を有して配置されても良い。
[0066] 上記の図 9〜図 11に示すレイアウトは、図 1の実施例の MRAMにおいても同様に 用いることが出来る。その場合も、上記に示した効果と同様の効果を得ることが出来 る。
[0067] 以上説明したように、本発明によるメモリセルによれば、書き込みマージンと読み出 しマージンの両方が改善され、高速動作が可能となる。また、本発明によるメモリセル のレイアウト方法によれば、セル面積を増加させることなぐさらに、メモリアレイ周辺 の回路に変更をカ卩えることなぐ隣接メモリセル間においてデータの整合をとることが できる。
[0068] 本発明は上記実施例に限定されず、本発明の技術思想の範囲内において、各実 施例は適宜変更され得ることは明らかである。

Claims

請求の範囲
[1] 第 1方向へ延在する複数の第 1配線及び複数の第 2配線と、
第 2方向へ延在する複数の第 3配線及び複数の第 4配線と、
前記複数の第 1配線と前記複数の第 3配線との交点の各々に対応して設けられた 複数のメモリセルと
を具備し、
前記複数のメモリセルの各々は、
前記第 1配線と前記第 2配線との間に直列に接続され、前記第 3配線の信号で制 御される第 1トランジスタ及び第 2トランジスタと、
一端を前記第 1トランジスタと前記第 2トランジスタとをつなぐ書き込み配線に、他端 を接地に接続された第 1磁気抵抗素子と、
一端を前記書き込み配線に、他端を前記第 4配線に接続された第 2磁気抵抗素子 と
を含む
磁気ランダムアクセスメモリ。
[2] 請求の範囲 1に記載の磁気ランダムアクセスメモリにお 、て、
前記第 1方向へ延在する複数の第 5配線と、
前記第 2方向へ延在する複数の第 6配線と
を更に具備し、
前記複数のメモリセルの各々は、前記書き込み配線と前記第 5配線との間に接続さ れ、前記第 6配線の信号で制御される第 3トランジスタを含む
磁気ランダムアクセスメモリ。
[3] 請求の範囲 1に記載の磁気ランダムアクセスメモリにお 、て、
前記複数のメモリセルのうちの隣り合う 2つのメモリセルは、前記書き込み配線が鏡 面対称に配置されている
磁気ランダムアクセスメモリ。
[4] 請求の範囲 3に記載の磁気ランダムアクセスメモリにお 、て、
前記隣り合う 2つのメモリセルは、前記書き込み配線が鏡面対称に配置され、且つ 、磁気抵抗素子層が併進対称に配置されている
磁気ランダムアクセスメモリ。
[5] 請求の範囲 1に記載の磁気ランダムアクセスメモリにお 、て、
前記複数のメモリセルの各々は、前記書き込み配線を流れる書き込み電流により、 前記第 1磁気抵抗素子と前記第 2磁気抵抗素子とに異なるデータが書き込まれる 磁気ランダムアクセスメモリ。
[6] 請求の範囲 1に記載の磁気ランダムアクセスメモリにお 、て、
前記第 1配線と前記第 1トランジスタとを接続する端子が、前記複数のメモリセルのう ちの隣り合う 2つのメモリセルにおいて物理的に共有され、且つ、前記第 2配線と第 2 トランジスタとを接続する端子力 前記隣り合う 2つのメモリセルにおいて物理的に共 有されている
磁気ランダムアクセスメモリ。
[7] 請求の範囲 1に記載の磁気ランダムアクセスメモリにお 、て、
前記複数のメモリセルのうちの隣り合う 2つのメモリセルのうち一方のメモリセルにお いて、前記第 1磁気抵抗素子が前記第 1配線側に配置され、且つ、前記第 2磁気抵 抗素子が前記第 2配線側に配置されており、他方のメモリセルにおいて、前記第 1磁 気抵抗素子が前記第 2配線側に配置され、且つ、前記第 2磁気抵抗素子が前記第 1 配線側に配置されている
磁気ランダムアクセスメモリ。
[8] 請求の範囲 1に記載の磁気ランダムアクセスメモリにお 、て、
前記書き込み配線は、略 U字型形状を有する
磁気ランダムアクセスメモリ。
[9] 磁気ランダムアクセスメモリの動作方法であって、
ここで、前記磁気ランダムアクセスメモリは、
第 1方向へ延在する複数の第 1配線及び複数の第 2配線と、
第 2方向へ延在する複数の第 3配線及び複数の第 4配線と、
前記複数の第 1配線と前記複数の第 3配線との交点の各々に対応して設けられ た複数のメモリセノレと を具備し、
前記複数のメモリセルの各々は、
前記第 1配線と前記第 2配線との間に直列に接続され、前記第 3配線の信号で制 御される第 1トランジスタ及び第 2トランジスタと、
一端を前記第 1トランジスタと前記第 2トランジスタとをつなぐ書き込み配線に、他 端を接地に接続された第 1磁気抵抗素子と、
一端を前記書き込み配線に、他端を前記第 4配線に接続された第 2磁気抵抗素 子と
を含み、
前記磁気ランダムアクセスメモリの動作方法は、前記メモリセルの読み出し動作時 に、
(A)前記第 4配線を接地電位よりも高電位の第 1電位にするステップと、
(B)前記書き込み配線の電位と前記第 1電位の 1Z2の基準電位とを比較した比較 結果に基づいて、読み出しデータを出力するステップと
を具備する
磁気ランダムアクセスメモリの動作方法。
[10] 請求の範囲 9に記載の磁気ランダムアクセスメモリの動作方法において、
前記 (B)ステップは、
(B1)前記第 3配線を選択して、前記第 1トランジスタと前記第 2トランジスタとをオン にするステップと、
(B2)前記第 1配線及び前記第 2配線の 、ずれか一方から前記書き込み配線の電 を
取得するステップと
を備える
磁気ランダムアクセスメモリの動作方法。
[11] 請求の範囲 9に記載の磁気ランダムアクセスメモリの動作方法において、
前記磁気ランダムアクセスメモリは、
前記第 1方向へ延在する複数の第 5配線と、 前記第 2方向へ延在する複数の第 6配線と
を更に具備し、
前記複数のメモリセルの各々は、前記書き込み配線と前記第 5配線との間に接続 され
、前記第 6配線の信号で制御される第 3トランジスタを含み、
前記 (B)ステップは、
(B1)前記第 6配線を選択して、前記第 3トランジスタをオンにするステップと、 (B2)前記第 5配線力 前記書き込み配線の電位を取得するステップと を備える
磁気ランダムアクセスメモリの動作方法。
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