JP3427974B2 - 磁気ランダムアクセスメモリ回路 - Google Patents

磁気ランダムアクセスメモリ回路

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JP3427974B2
JP3427974B2 JP12476599A JP12476599A JP3427974B2 JP 3427974 B2 JP3427974 B2 JP 3427974B2 JP 12476599 A JP12476599 A JP 12476599A JP 12476599 A JP12476599 A JP 12476599A JP 3427974 B2 JP3427974 B2 JP 3427974B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、磁気ランダムアク
セスメモリ（ＭＲＡＭ : Magnetic Random Access Memo
ry）回路（以下「ＭＲＡＭ回路」という。）に関する。
【０００２】
【従来の技術】磁気ランダムアクセスメモリにおいて
は、複数の記憶セルがワード線とビット線の交点に配置
されている。基本的には、記憶セルは絶縁層あるいは金
属層及びそれを挟んだ二枚の強磁性層から構成されてい
る。デジタル情報は強磁性層の磁化の向きによって表さ
れ、その情報は意図的に書き換えられない限り、無限に
保持される。記憶セルの状態を書き換えるために、ワー
ド電流とビット電流により閾値より大きな合成磁場を記
憶セルに印加し、強磁性層の磁化を反転させる。
【０００３】第１の技術として、米国特許第５７４８５
１９号及びIEEE Transaction On Components Packaging
and Manufacturing Technology-Part A Vol. 170 No.
3pp373- 379で開示されている、記憶セルとして巨大磁
気抵抗効果（ＧＭＲ : giant magnetoresistive）素子
を用いて且つ簡単化されたＭＲＡＭ回路を図６に示す。
このＭＲＡＭ回路は一般的に半導体基板上に形成され、
他の回路が同一基板上に混載される。ＭＲＡＭ回路はメ
モリアレー（第１アレー６０４及び第２アレー６０
５）、デコーダ（行デコーダ６０２及び列デコーダ６０
３）及び比較器６０６より構成される。行デコーダ６０
２と列デコーダ６０３は、アドレスバス６０１にそれぞ
れ接続されている。第１アレー６０４及び第２アレー６
０５のうちの一方は読み出し時の参照セルとして用いら
れる。
【０００４】第２の従来技術として、米国特許第５６４
０３４３号で開示されている、磁気トンネル接合（ＭＴ
Ｊ : Magnetic Tunnel Junction）素子を記憶セルとし
て用いて、それぞれのワード線とセンス線の交点に一つ
の記憶セルを配したメモリアレーをもつＭＲＡＭ回路を
図７に示す。このＭＲＡＭ回路は行デコーダ７０１、７
０２と列デコーダ７０３、７０４とこれらに接続される
交点に磁気トンネル接合素子を有するマトリックス回路
より構成されている。このＭＲＡＭ回路は、記憶情報を
センス電流の大小に対応させて動作するが、この開示に
おいて、電圧の検出方法、比較器（センスアンプ）への
接続方法については記述されていない。
【０００５】
【発明が解決しようとする課題】第１の従来技術では、
記憶セルと参照セルそれぞれに別のワードラインが必要
なため、記憶セルアレイと参照セルアレイが分離され、
あるいはそれらの距離が離れている。そのため、それぞ
れの比較信号に寄生要素が含まれ易く、充分な動作マー
ジンの実現が困難であった。そのため、記憶セルのウェ
ハー上での特性の均一性が要求された。また、記憶セル
面積が大きいので、集積化、小型化が困難であった。更
に、第１の従来技術では、１つのアドレスに対し２個の
セルが必要であるため、記憶セル面積が大きく、集積
化、小型化が困難であった。
【０００６】本発明はウエハー上での場所に依存する磁
気抵抗素子の特性のばらつきに特性が依存しないＭＲＡ
Ｍ回路を提供することを目的とする。また、本発明は、
配線抵抗の影響を極力排除した感度の高い読み出しが可
能なＭＲＡＭ回路を提供することを目的とする。更に、
本発明は、集積化のために有効な回路構成を有するＭＲ
ＡＭ回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の第１の観点によ
れば、アドレスの一部をデコードする行デコーダと、前
記アドレスの残りの部分をデコードする列デコーダと、
前記行デコーダのデコード端子に接続される複数のセン
ス線と、前記列デコーダのデコード端子に接続される複
数のワード線と、複数の記憶セルと、複数の参照セル
と、を備え、前記記憶セルと前記参照セルは磁気抵抗素
子を備え、前記複数のセンス線と前記複数のワード線は
マトリックス状に交差し、各列において前記複数の記憶
セルのうちの同一列の記憶セルと前記複数の参照セルの
うちの該同一列の参照セルが前記複数のワード線のうち
の１のワード線と共通に接続され、一部の行のうちの各
行において前記複数の記憶セルのうちの同一行の記憶セ
ルが一部のセンス線のうちの１のセンス線に接続され、
前記一部の行とは異なる行のうちの各行において前記複
数の参照セルのうちの同一行の参照セルが前記一部のセ
ンス線とは異なるセンス線のうちの１のセンス線に接続
されることを特徴とする磁気ランダムアクセスメモリ回
路が提供される。また、本発明の第１の観点による磁気
ランダムアクセスメモリ回路において、前記複数の記憶
セル及び参照セルの各々の一方の端子は、前記ワード線
とパストランジスタを介して接続されていてもよい。
【０００８】本発明の第２の観点によれば、アドレスの
一部をデコードする行デコーダと、前記アドレスの残り
の部分をデコードする列デコーダと、前記行デコーダの
デコード端子に接続される複数のセンス線と、前記列デ
コーダのデコード端子に接続される複数のワード線と、
複数の記憶セルと、複数の参照セルと、を備え、前記記
憶セルと前記参照セルは磁気抵抗素子を備え、前記複数
のセンス線と前記複数のワード線はマトリックス状に交
差し、前記複数の記憶セルのそれぞれの一方の端子が前
記複数のワード線のうち対応する１つに接続され、それ
ぞれの他方の端子が前記複数のセンス線のうち第１のグ
ループのセンス線のうち対応する１つに接続され、前記
複数の参照セルのそれぞれの一方の端子が前記複数のワ
ード線のうち同一列の記憶セルと共通のワード線に接続
され、それぞれの他方の端子が前記第１のグループのセ
ンス線と異なる少なくとも１つのセンス線に接続され、
前記記憶セルの状態を読み出す際、前記記憶セルに接続
した対応する前記センス線と、前記記憶セルに接続した
対応する前記ワード線に、前記記憶セルを介して、読み
出し電流を流すことを特徴とする磁気ランダムアクセス
メモリ回路が提供される。本発明の第２の観点による磁
気ランダムアクセスメモリ回路において、前記記憶セル
に第１の情報を書込むとき前記センス線及びワード線に
それぞれセンス電流及びワード電流を流し、前記記憶セ
ルに第２の情報を書込むとき前記センス線及びワード線
にそれぞれ前記センス電流と逆向きのセンス電流及び前
記ワード電流と同一の向きのワード電流を流してもよ
い。
【０００９】本発明の第１及び第２の観点による磁気ラ
ンダムアクセスメモリ回路において、前記行デコーダは
２つあり、前記列デコーダは２つあり、前記複数の一対
のセンス線の各々は、前記２つの行デコーダの各々のデ
コード端子間を接続し、前記複数のワード線の各々は、
前記２つの列デコーダの各々のデコード端子間を接続し
ていてもよい。
【００１０】本発明の第１及び第２の観点による磁気ラ
ンダムアクセスメモリ回路において、書き込み時に、前
記２つの行デコーダは、選択された行のセンス線に書き
込むべき情報の値に対応した方向の電流を流し、前記２
つの列デコーダは、選択された列のワード線に所定の方
向の電流を流してもよい。
【００１１】本発明の第３の観点によれば、各々が列方
向に伸び、行方向に並べられた複数のワード線と、各々
が行方向に伸び、列方向に並べられ、前記複数のワード
線とマトリックス状に交差した複数のセンス線と、夫々
の一方の端子が前記複数のワード線のうち対応する一つ
に接続され、夫々の他方の端子が前記複数のセンス線の
うち第１のグループのセンス線のうち対応する一つに接
続され、磁気抵抗素子からなる複数の記憶セルと、夫々
の一方の端子が前記複数のワード線のうち同一列の前記
記憶セルと共通のワード線に接続され、夫々の他方の端
子が前記第１のグループのセンス線と異なる少なくとも
一つのセンス線に接続され、前記磁気抵抗素子からなる
複数の参照セルと、を備えることを特徴とする磁気ラン
ダムアクセスメモリ回路が提供される。本発明の第３の
観点による磁気ランダムアクセスメモリ回路において、
前記複数の記憶セル及び参照セルの各々の一方の端子
は、前記ワード線とパストランジスタを介して接続され
ていてもよい。
【００１２】本発明の第１〜第３の観点による磁気ラン
ダムアクセスメモリ回路において、前記記憶セルと前記
参照セルは前記磁気抵抗素子に直列に接続されるダイオ
ードを更に備えていてもよい。
【００１３】本発明の第１〜第３の観点による磁気ラン
ダムアクセスメモリ回路において、前記記憶セルと前記
参照セルは前記磁気抵抗素子に直列に接続されるトラン
ジスタを更に備えていてもよい。
【００１４】本発明の第１〜第３の観点による磁気ラン
ダムアクセスメモリ回路において、読み出し時に、前記
行デコーダと前記列デコーダは、選択された行と選択さ
れた列との交点にある記憶セルと所定の行と前記選択さ
れた列との交点にある参照セルに同一の値の電流を流し
てもよい。
【００１５】本発明の第１〜第３の観点による磁気ラン
ダムアクセスメモリ回路は、読み出し時に、選択された
行と選択された列との交点にある記憶セルのセンス線側
の端子の電圧と前記所定の行と前記選択された列との交
点にある参照セルのセンス線側の端子の電圧とを比較す
る比較手段を更に備えていてもよい。
【００１６】本発明の第１〜第３の観点による磁気ラン
ダムアクセスメモリ回路において、前記比較手段は、比
較器と、各々が前記比較器の２つの入力端子の各々に接
続される２本の補助線と、前記２本の補助線の一方を選
択された行の記憶セルが接続されるセンス線と接続する
ための複数のトランジスタと、前記２本の補助線の他方
を前記所定の行の参照セルが接続されるセンス線と接続
するための１又は２以上のトランジスタと、を備えてい
てもよい。本発明の第１〜第３の観点による磁気ランダ
ムアクセスメモリ回路は、読み出し時に、読み出す記憶
セルと該読み出す記憶セルのある列と前記所定の行との
交点にある参照セルに電流を流す手段と、読み出す記憶
セルと該読み出す記憶セルのある列と前記所定の行との
交点にある参照セルに電流を流したときのこれらにおけ
る電圧降下を四端子法により検出する手段を備えていて
もよい。本発明の第１〜第３の観点による磁気ランダム
アクセスメモリ回路において、前記磁気抵抗素子はスピ
ントンネル素子であってもよい。
【００１７】
【発明の実施の形態】本発明の実施の形態について、図
１乃至図５を参照して詳細に説明する。
【００１８】［実施形態１］まず本発明の実施形態１に
ついて説明する。
【００１９】図１は実施形態１によるＭＲＡＭ回路を示
す。このＭＲＡＭ回路はメモリアレー１０６、デコーダ
セット、比較器１０７により構成される。メモリアレー
１０６は複数の記憶セル２１ａ、２１ｂ、２１ｃ、２２
ａ、２２ｂ、２２ｃ、２３ａ、２３ｂ、２３ｃ、及び参
照セル２ｒａ、２ｒｂ、２ｒｃより構成され、これらの
記憶セルはワード線２ａ、２ｂ、２ｃとセンス線２１、
２２、２ｒ、２３の交点に配置されている。
【００２０】デコーダセットは、行デコーダ１０２、１
０３と列デコーダ１０４、１０５より構成されており、
これらはアドレスバス１０１に接続されている。列デコ
ーダ１０４はスイッチトランジスター１１１、１１２、
１１３、１２１、１２２、１２３を有しており、これら
のオン／オフによりワード線２ａ、２ｂ、２ｃを書き込
み状態又はグランドレベル状態にスイッチさせる。行デ
コーダ１０２はスイッチトランジスタ１３１、１３２、
１３３、１３４、１４１、１４２、１４３、１４４を含
んでおり、センス線２１、２２、２ｒ、２３を行デコー
ダ１０２内の所定の回路に接続させる。
【００２１】センス線（補助線）２４の一端はパストラ
ンジスター１５１、１５２、１５４を経由してセンス線
２１、２２、２３に接続されている。センス線２４の他
端は比較器１０７のプラス側入力端子に接続されてい
る。センス線（補助線）２５の一端はパストランジスタ
１５３を経由してセンス線２ｒに接続されている。セン
ス線２５の他端は比較器１０７のマイナス側入力端子に
接続されている。
【００２２】参照符号２１ａ、２１ｂ、２１ｃ、２２
ａ、２２ｂ、２２ｃ、２３ａ、２３ｂ、２３ｃは記憶セ
ルである。参照符号２ｒａ、２ｒｂ、２ｒｃが付されて
いるのは参照セルであり、これらを記憶セルの近傍に配
置することにより配線抵抗の影響を軽減することが可能
となる。
【００２３】図２は記憶セル２１ａの構造を示す。他の
記憶セル２１ｂ、２１ｃ、２２ａ、２２ｂ、２２ｃ、２
３ａ、２３ｂ、２３ｃ、及び参照セル２ｒａ、２ｒｂ、
２ｒｃも記憶セル２１ａと同じ構造を有する。
【００２４】記憶セル２１ａは第一強磁性層８１と第二
強磁性層８２が絶縁層８３を介して積層されている。強
磁性層８１、８２には例えばＮｉ−Ｆｅ−Ｃｏのような
強磁性材料を用い、絶縁層８３には例えばＡｌ2Ｏ3を用
いる。これらの３つの層８１，８２、８３はスピントン
ネル効果素子を構成している。また、絶縁層８３とセン
ス線２１との間には層間絶縁膜８４が配設される。ワー
ド線２ａは第一強磁性層８１の下に配置し、その電流に
より発生した磁場をスピントンネル効果素子に印加す
る。センス線２１は第二強磁性層８２に接続される。
【００２５】強磁性層８１、８２への情報の書き込み
は、ワード線にワード電流を、センス線にセンス電流を
流し、それらにより発生した合成磁界が強磁性層８１、
８２の磁化の向きを反転させることにより行われる。記
憶セル２１ａの情報の読み出しはワード線２ａとセンス
線２１間の電圧を検出することにより行われる。
【００２６】図３は記憶セルの抵抗（これには出力電圧
が対応する。）と印加した磁界との関係を示す。横軸は
印加磁界の方向と強度を示す。縦軸は記憶セル２１ａの
抵抗値を示す。図３に示すように、記憶セルの抵抗と印
加した磁界との関係はヒステレシス特性を示す。ゼロ磁
場におけるセル２１ａの抵抗値は磁場ベクトル方向によ
らず、同じ値を示す。磁場をゼロからＨ1に増加させる
と、合成磁界により記憶セルの片側の強磁性層の磁化方
向のみ回転して、記憶セルの２つの強磁性層の磁化方向
は互いに逆向きとなり、抵抗が増加する。合成磁界強度
がＨ1からＨ2に向かって増加し、Ｈ2に達すると、磁化
方向が変化していなかった側の磁化方向も回転し、Ｈ2
において抵抗が減少する。同様に反対方向の磁場の印加
によってもゼロ磁場、Ｈ3、Ｈ4において同様な現象が起
こる。
【００２７】記憶セル２１ａへの情報の書き込み方法に
ついて次に説明する。
【００２８】センス線２１を選択するために、トランジ
スタ１３１、１４１を導通状態にする。またワード線２
ａを選択するためにトランジスタ１１１、１２１を導通
状態にする。記憶セル２１ａに”１”の情報を書き込む
場合は、センス電流９２とワード電流９１をそれぞれセ
ンス線２１、ワード線２ａに流す。逆に、記憶セル２１
ａに”０”の情報を書き込む場合は、センス電流９２と
は逆向きのセンス電流９３と同一のワード電流９１をそ
れぞれセンス線２１、ワード線２ａに流す。
【００２９】参照セル２ｒａ、２ｒｂ、２ｒｃも記憶セ
ル２１ａへの情報の書き込み方法と同様の方法で所定の
値に磁化させることにより、その抵抗値を最小値と最大
値の間の値とする。
【００３０】記憶セル２１ａからの情報の読み出し方法
について次に説明する。
【００３１】センス線２１、２ｒとワード線２ａを選択
するためにトランジスタ１３１、１３３、１２１を導通
状態にする。次に定電流を記憶セル２１ａ及び参照セル
２ｒａに流す。センス電流Ｉｓはトランジスタ１３１、
センス線２１、記憶セル２１ａ、ワード線２ａ、トラン
ジスタ１２１を経て行デコーダ１０２と列デコーダ１０
５の間を流れる。一方、参照センス電流Ｉｒはトランジ
スタ１３３、センス線２ｒ、記憶セル２ｒａ、ワード線
２ａ、トランジスタ１２１を経て行デコーダ１０２と列
デコーダ１０５の間を流れる。その状態でトランジスタ
１５１、１５３を導通状態とし、記憶セル２１ａ及び参
照セル２ｒａのセンス線側の電位を比較器１０７で検出
する。これは所謂四端子法に基づいた方法である。つま
り、電流が流れる経路と電圧を検出する経路とを別々に
設ける測定方法である。四端子法に関しては、例えば、
「実験化学講座９電気・磁気（第４版）」（日本化学会
編）の第１６５頁〜第１６７頁に記載されている。記憶
セル２１ａと参照セル２ｒａは近接して配設されるので
配線抵抗の広域的なばらつきの影響は小さく、比較器１
０７で検出される記憶セル２１ａ及び参照セル２１ｒａ
のセンス線側の電位は、各々記憶セル２１ａ及び参照セ
ル２１ｒａの抵抗値に比例する。比較器１０７に入力さ
れた電位の差分に対応して判定された２値情報がビット
線２６に出力される。
【００３２】また、図４に示すように記憶セルとしてセ
ンス線とワード線の間にスピントンネル効果素子４０１
とダイオード４０２を直列につないだ記憶セルを用いる
ことにより、記憶セル間の選択性が更に向上する。すな
わち、選択されていない記憶セルに電流が流れることに
よる選択されている記憶セルへの選択されていない記憶
セルによる影響を減少することができる。
【００３３】［実施形態２］次に本発明の実施形態２に
ついて説明する。
【００３４】図５は本発明の実施形態２によるＭＲＡＭ
回路を示す。このＭＲＡＭ回路はメモリアレー５０６、
デコーダセット、比較器１０７より構成される。メモリ
アレー２０は複数の記憶セル３１ａ、３１ｂ、３１ｃ、
３２ａ、３２ｂ、３２ｃ、３３ａ、３３ｂ、３３ｃ及び
参照セル３ｒａ、３ｒｂ、３ｒｃより構成される。これ
らの記憶セルと参照セルは、直列に接続されるスピント
ンネル効果素子とパストランジスタとより構成され、ワ
ード線２ａ、２ｂ、２ｃとセンス線２１、２２、２３、
２ｒの交点に配置されている。
【００３５】本実施形態における記憶セルへの情報の書
き込み方法は実施形態１と同様であるので説明を省略す
る。
【００３６】記憶素子３１ａからの情報の読み出し方法
について次に説明する。
【００３７】センス線２１、２ｒとワード線２ａを選択
するためにトランジスタ１３１、１３３、１２１を導通
状態にする。次に、配線７１を高電位状態とし、配線７
１に接続されているトランジスタを導通状態にする。次
に、定電流を記憶セル３１ａ及び参照セル３ｒａに流
す。センス電流Ｉｓはトランジスタ１３１、センス線２
１、記憶セル３１ａ、ワード線２ａ、トランジスタ１２
１を経て行デコーダ１０２と列デコーダ１０５の間を流
れる。一方、参照センス電流Ｉｒはトランジスタ１３
３、センス線２ｒ、記憶セル３ｒａ、ワード線２ａ、ト
ランジスタ１２１を経て行デコーダ１０２と列デコーダ
１０５の間を流れる。その状態でトランジスタ１５１、
１５３を導通状態とし、記憶セル３１ａ及び参照セル３
ｒａのセンス線側の電位を比較器１０７で検出する。こ
れは所謂四端子法に基づいた方法である。
【００３８】記憶セル３１ａと参照セル３ｒａとは近接
して配設されるので配線抵抗の影響は小さく、比較器１
０７で検出される記憶セル３１ａ及び参照セル３ｒａの
センス線側の電位は、記憶セル３１ａ及び参照セル３ｒ
ａのセンス線側の抵抗値に比例する。比較器１０７に入
力された電位の差分に対応して判定された２値情報がビ
ット線２６に出力される。
【００３９】なお、上記の実施形態では、参照セル行は
１行のみであるとしたが、所定数の記憶セル行列毎に参
照セル行を配設して、ＭＲＡＭ回路全体に複数の参照セ
ル行が含まれるようにしても良い。
【００４０】
【発明の効果】以上説明したように、本発明によるＭＲ
ＡＭ回路の特性は、記憶セルと参照セルを近接して配設
することにより、ウエハー上での記憶セル及び参照セル
の広域的な特性のばらつきに依存せずに安定する。
【００４１】また、本発明によれば、電圧検出法として
４端子法に基づいた測定法を用いることにより、配線抵
抗等の影響を極めて排除した感度の高い情報の読み出し
が可能となる。
【００４２】更に、配線を微細化して配線抵抗が増大し
ても、配線抵抗による影響が少ないので、本発明による
ＭＲＡＭ回路を高集積化することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態１による磁気ランダムアクセ
スメモリ回路の構成を示す回路図である。
【図２】記憶セル及び参照セルとして用いられる磁気抵
抗素子の構造を示す断面図及び平面図である。
【図３】磁気抵抗素子の抵抗対磁界との関係を示すグラ
フである。
【図４】本発明の実施形態１による磁気ランダムアクセ
スメモリ回路の記憶セル及び参照セルの第２の例の回路
図である。
【図５】本発明の実施形態２による磁気ランダムアクセ
スメモリ回路の構成を示す回路図である。
【図６】第１の従来例による磁気ランダムアクセスメモ
リの構成を示す回路図である。
【図７】第２の従来例による磁気ランダムアクセスメモ
リの構成を示す回路図である。
【符号の説明】
２ａ、２ｂ、２ｃ ワード線 ２１、２２、２ｒ、２３ センス線 ２１ａ、２１ｂ、２１ｃ、２２ａ、２２ｂ、２２ｃ 記
憶セル ２１ｒａ、２１ｒｂ、２１ｒｃ、２２ｒａ、２２ｒｂ、
２２ｒｃ 参照セル ２６ ビット線 ３１ａ、３１ｂ、３１ｃ、３２ａ、３２ｂ、３２ｃ 記
憶セル ３１ｒａ、３１ｒｂ、３１ｒｃ、３２ｒａ、３２ｒｂ、
３２ｒｃ 参照セル １１１、１１２、１１３、１２１、１２２、１２３ ト
ランジスタ １３１、１３２、１３３、１３４ トランジスタ １４１、１４２、１４３、１４４ トランジスタ １０１ アドレス線 １０２、１０３ 行デコーダ １０４、１０５ 列デコーダ １０６、５０６ メモリーアレー １０７ 比較器
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−295419（ＪＰ，Ａ) 特開 平11−39859（ＪＰ，Ａ) 特開 昭59−55059（ＪＰ，Ａ) 特開 平11−39858（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/14 - 11/15 H01L 27/10

Claims (15)

    (57)【特許請求の範囲】
  1. 【請求項１】 アドレスの一部をデコードする行デコー
    ダと、 前記アドレスの残りの部分をデコードする列デコーダ
    と、 前記行デコーダのデコード端子に接続される複数のセン
    ス線と、 前記列デコーダのデコード端子に接続される複数のワー
    ド線と、 複数の記憶セルと、 複数の参照セルと、 を備え、 前記記憶セルと前記参照セルは磁気抵抗素子を備え、 前記複数のセンス線と前記複数のワード線はマトリック
    ス状に交差し、各列において前記複数の記憶セルのうちの同一列の記憶
    セルと前記複数の参照セルのうちの該同一列の参照セル
    が前記複数のワード線のうちの１のワード線と共通に接
    続され、 一部の行のうちの各行において前記複数の記憶セルのう
    ちの同一行の記憶セルが一部のセンス線のうちの１のセ
    ンス線に接続され、 前記一部の行とは異なる行のうちの各行において前記複
    数の参照セルのうちの同一行の参照セルが前記一部のセ
    ンス線とは異なるセンス線のうちの１のセンス線に接続
    される ことを特徴とする磁気ランダムアクセスメモリ回
    路。
  2. 【請求項２】 前記複数の記憶セル及び参照セルの各々
    の一方の端子は、前記ワード線とパストランジスタを介
    して接続されることを特徴とする請求項１に記載の磁気
    ランダムアクセスメモリ回路。
  3. 【請求項３】 アドレスの一部をデコードする行デコー
    ダと、 前記アドレスの残りの部分をデコードする列デコーダ
    と、 前記行デコーダのデコード端子に接続される複数のセン
    ス線と、 前記列デコーダのデコード端子に接続される複数のワー
    ド線と、 複数の記憶セルと、 複数の参照セルと、 を備え、 前記記憶セルと前記参照セルは磁気抵抗素子を備え、 前記複数のセンス線と前記複数のワード線はマトリック
    ス状に交差し、 前記複数の記憶セルのそれぞれの一方の端子が前記複数
    のワード線のうち対応する１つに接続され、それぞれの
    他方の端子が前記複数のセンス線のうち第１のグループ
    のセンス線のうち対応する１つに接続され、前記複数の
    参照セルのそれぞれの一方の端子が前記複数のワード線
    のうち同一列の記憶セルと共通のワード線に接続され、
    それぞれの他方の端子が前記第１のグループのセンス線
    と異なる少なくとも１つのセンス線に接続され、前記記
    憶セルの状態を読み出す際、前記記憶セルに接続した対
    応する前記センス線と、前記記憶セルに接続した対応す
    る前記ワード線に、前記記憶セルを介して、読み出し電
    流を流すことを特徴とする磁気ランダムアクセスメモリ
    回路。
  4. 【請求項４】 請求項１乃至３のいずれか１項に記載の
    磁気ランダムアクセスメモリ回路において、前記記憶セ
    ルに第１の情報を書込むとき前記センス線及びワード線
    にそれぞれセンス電流及びワード電流を流し、前記記憶
    セルに第２の情報を書込むとき前記センス線及びワード
    線にそれぞれ前記センス電流と逆向きのセンス電流及び
    前記ワード電流と同一の向きのワード電流を流すことを
    特徴とする磁気ランダムアクセスメモリ回路。
  5. 【請求項５】 請求項１乃至４のいずれか１項に記載の
    磁気ランダムアクセスメモリ回路において、前記行デコ
    ーダは２つあり、前記列デコーダは２つあり、前記複数
    の一対のセンス線の各々は、前記２つの行デコーダの各
    々のデコード端子間を接続し、前記複数のワード線の各
    々は、前記２つの列デコーダの各々のデコード端子間を
    接続することを特徴とする磁気ランダムアクセスメモリ
    回路。
  6. 【請求項６】 請求項５に記載の磁気ランダムアクセス
    メモリ回路において、書き込み時に、前記２つの行デコ
    ーダは、選択された行のセンス線に書き込むべき情報の
    値に対応した方向の電流を流し、前記２つの列デコーダ
    は、選択された列のワード線に所定の方向の電流を流す
    ことを特徴とする磁気ランダムアクセスメモリ回路。
  7. 【請求項７】 各々が列方向に伸び、行方向に並べられ
    た複数のワード線と、各々が行方向に伸び、列方向に並
    べられ、前記複数のワード線とマトリックス状に交差し
    た複数のセンス線と、夫々の一方の端子が前記複数のワ
    ード線のうち対応する一つに接続され、夫々の他方の端
    子が前記複数のセンス線のうち第１のグループのセンス
    線のうち対応する一つに接続され、磁気抵抗素子からな
    る複数の記憶セルと、夫々の一方の端子が前記複数のワ
    ード線のうち同一列の前記記憶セルと共通のワード線に
    接続され、夫々の他方の端子が前記第１のグループのセ
    ンス線と異なる少なくとも一つのセンス線に接続され、
    前記磁気抵抗素子からなる複数の参照セルと、を備える
    ことを特徴とする磁気ランダムアクセスメモリ回路。
  8. 【請求項８】 前記複数の記憶セル及び参照セルの各々
    の一方の端子は、前記ワード線とパストランジスタを介
    して接続されることを特徴とする請求項７に記載の磁気
    ランダムアクセスメモリ回路。
  9. 【請求項９】 請求項１乃至８のいずれか１項に記載の
    磁気ランダムアクセスメモリ回路において、前記記憶セ
    ルと前記参照セルは前記磁気抵抗素子に直列に接続され
    るダイオードを更に備えることを特徴とする磁気ランダ
    ムアクセスメモリ回路。
  10. 【請求項１０】 請求項１乃至９のいずれか１項に記載
    の磁気ランダムアクセスメモリ回路において、前記記憶
    セルと前記参照セルは前記磁気抵抗素子に直列に接続さ
    れるトランジスタを更に備えることを特徴とする磁気ラ
    ンダムアクセスメモリ回路。
  11. 【請求項１１】 請求項１乃至１０のいずれか１項に記
    載の磁気ランダムアクセスメモリ回路において、読み出
    し時に、前記行デコーダと前記列デコーダは、選択され
    た行と選択された列との交点にある記憶セルと所定の行
    と前記選択された列との交点にある参照セルに同一の値
    の電流を流すことを特徴とする磁気ランダムアクセスメ
    モリ回路。
  12. 【請求項１２】 請求項１１に記載の磁気ランダムアク
    セスメモリ回路において、 読み出し時に、選択された行と選択された列との交点に
    ある記憶セルのセンス線側の端子の電圧と前記所定の行
    と前記選択された列との交点にある参照セルのセンス線
    側の端子の電圧とを比較する比較手段を更に備えること
    を特徴とする磁気ランダムアクセスメモリ回路。
  13. 【請求項１３】 請求項１２に記載の磁気ランダムアク
    セスメモリ回路において、前記比較手段は、比較器と、
    各々が前記比較器の２つの入力端子の各々に接続される
    ２本の補助線と、前記２本の補助線の一方を選択された
    行の記憶セルが接続されるセンス線と接続するための複
    数のトランジスタと、前記２本の補助線の他方を前記所
    定の行の参照セルが接続されるセンス線と接続するため
    の１又は２以上のトランジスタと、を備えることを特徴
    とする磁気ランダムアクセスメモリ回路。
  14. 【請求項１４】 請求項１乃至１０のいずれか１項に記
    載の磁気ランダムアクセスメモリ回路において、読み出
    し時に、読み出す記憶セルと該読み出す記憶セルのある
    列と前記所定の行との交点にある参照セルに電流を流す
    手段と、読み出す記憶セルと該読み出す記憶セルのある
    列と前記所定の行との交点にある参照セルに電流を流し
    たときのこれらにおける電圧降下を四端子法により検出
    する手段を備えることを特徴とする磁気ランダムアクセ
    スメモリ回路。
  15. 【請求項１５】 請求項１乃至１４のいずれか１項に記
    載の磁気ランダムアクセスメモリ回路において、前記磁
    気抵抗素子はスピントンネル素子であることを特徴とす
    る磁気ランダムアクセスメモリ回路。
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