JP2013004151A - 半導体記憶装置 - Google Patents

Abstract

【課題】参照セルにおける誤書き込みの発生を抑制し、より高精度にデータを読み出すことが可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置１００の参照セルは、第３のビット線ＢＬ３に一端が接続され且つ第２のワード線ＲＷＬにゲートが接続された第３の選択トランジスタＴｒ３と、第３の選択トランジスタの他端に一端が接続され且つ第３の電圧端子Ｇ３に他端が接続された第３の抵抗変化素子Ｒ３とを有する第３のメモリセルＭ３と、第４のビット線ＢＬ４に一端が接続された第４の抵抗変化素子Ｒ４と、第４の抵抗変化素子の他端と第４の電圧端子Ｇ４との間に接続され且つ第２のワード線ＲＷＬにゲートが接続された第４の選択トランジスタＴｒ４とを有する第４のメモリセルＭ４から構成される。さらに第３のビット線ＢＬ３と前記第４のビット線ＢＬ４との間に接続され、読み出し動作時に電位とを等価にするための第１の電位制御回路Ｔｉ１を備える。
【選択図】図１

Description

本実施形態は、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導体記憶装置に関する。

例えば、スピン注入型ＭＲＡＭにおいて、データの高精度な読み出しのためには、参照電流が流れる参照セルが、必要となる。

この参照セルにおいて、参照電流によって参照セル自体に誤書き込みが発生してしまうと、参照電流が所望の電流値では無くなるため、データの読み出しの精度が低下する問題がある。

特開２００８−８４５１７号公報 特開２００８−１９２９９０号公報

参照セルにおける誤書き込みの発生を抑制して、より高精度にデータを読み出すことが可能な半導体記憶装置を提供する。

実施例に従った半導体記憶装置は、第１のビット線に一端が接続された第１の抵抗変化素子と、前記第１の抵抗変化素子の他端と第１の電圧端子との間に接続され且つ第１のワード線にゲートが接続された第１の選択トランジスタとを有する第１のメモリセルを備える。半導体記憶装置は、第２のビット線に一端が接続され且つ前記第１のワード線にゲートが接続された第２の選択トランジスタと、前記第２の選択トランジスタの他端に一端が接続され且つ第２の電圧端子に他端が接続された第２の抵抗変化素子とを有する第２のメモリセルを備える。半導体記憶装置は、第３のビット線に一端が接続された第３の抵抗変化素子と、前記第３の抵抗変化素子の他端と第３の電圧端子との間に接続され且つ第２のワード線にゲートが接続された第３の選択トランジスタとを有し、参照セルとして機能する第３のメモリセルを備える。半導体記憶装置は、第４のビット線に一端が接続され且つ前記第２のワード線にゲートが接続された第４の選択トランジスタと、前記第４の選択トランジスタの他端に一端が接続され且つ第４の電圧端子に他端が接続された第４の抵抗変化素子とを有し、参照セルとして機能する第４のメモリセルを備える。半導体記憶装置は、前記第３のビット線と前記第４のビット線との間に接続され、読み出し動作時に前記第３のビット線の電位と前記第４のビット線の電位とを等価にするための第１の電位制御回路を備える。半導体記憶装置は、前記第１のビット線の一端が第１の入力端子に接続され且つ前記第３のビット線の一端が第２の入力端子に接続され、前記読み出し動作時に前記第１のビット線の一端に流れる電流と前記第３のビット線の一端に流れる電流とを比較し、この比較結果に応じた読み出し信号を出力する第１のセンスアンプを備える。半導体記憶装置は、前記第２のビット線の一端が第３の入力端子に接続され且つ前記第４のビット線の一端が第４の入力端子に接続され、前記読み出し動作時に前記第２のビット線の一端に流れる電流と前記第４のビット線の一端に流れる電流とを比較し、この比較結果に応じた読み出し信号を出力する第２のセンスアンプＳＡ２と、を備える。

図１は、実施例１に係る半導体記憶装置１００の構成の一例を示す図である。 図２は、図１に示す半導体記憶装置１００の第１、第２のセンスアンプＳＡ１、ＳＡ２、第１ないし第４のメモリセルＭ１〜Ｍ４を含む具体的なレイアウトの一例を示す回路図である。 図３は、実施例２に係る半導体記憶装置２００の構成の一例を示す図である。

以下、各実施例について図面に基づいて説明する。

図１は、実施例１に係る半導体記憶装置１００の構成の一例を示す図である。

図１に示すように、半導体記憶装置１００は、第１のワード線ＷＬと、第２のワード線ＲＷＬと、第１のビット線ＢＬ１と、第２のビット線ＢＬ２と、第３のビット線ＢＬ３と、第４のビット線ＢＬ４と、第１のメモリセルＭ１と、第２のメモリセルＭ２と、第３のメモリセルＭ３と、第４のメモリセルＭ４と、第１のセンスアンプＳＡ１と、第２のセンスアンプＳＡ２と、第１の電位制御回路Ｔｉ１と、第２の電位制御回路Ｔｉ２と、制御回路ＣＯＮと、を備える。この半導体記憶装置１００は、例えば、スピン注入型ＭＲＡＭである。

また、半導体記憶装置１００は、ロウ方向に並んで配置された複数のワード線を有しており、図１においては、２つのワード線ＷＬ、ＲＷＬを例示的に表記している。

また、半導体記憶装置１００は、カラム方向に並んで配置された複数のビット線を有しており、図１においては、４つのビット線ＢＬ１〜ＢＬ４を例示的に表記している。

第１のメモリセルアレイＡ１は、第１のメモリセルＭ１と第２のメモリセルＭ２とを含む複数のメモリセルを有する。この第１のメモリセルアレイＡ１は、例えば、複数のメモリセルが該ロウ方向および該カラム方向にマトリクス状に配置されて構成される。なお、図１においては、第１のメモリセルアレイＡ１の２つのメモリセルＭ１、Ｍ２を例示的に表記している。

第１のメモリセルＭ１は、第１の抵抗変化素子（例えば、ＭＴＪ素子等の磁気抵抗素子）Ｒ１と、第１の選択トランジスタ（ＭＯＳトランジスタ）Ｔｒ１と、を有する。

第１の抵抗変化素子Ｒ１は、第１のビット線ＢＬ１に一端が接続されている。また、第１の選択トランジスタＴｒ１は、第１の抵抗変化素子Ｒ１の他端と第１の電圧端子Ｇ１との間に接続され、且つ第１のワード線ＷＬにゲートが接続されている。

特に、第１の抵抗変化素子Ｒ１は、第１のビット線ＢＬ１に固定層ｐが接続され、且つ第１の選択トランジスタＴｒ１の一端に自由層ｆが接続されている。

そして、例えば、第１のメモリセルＭ１に対する読み出し電流Ｉ１は、第１の論理値（例えば、“１”）が書き込まれる方向（すなわち、第１のビット線ＢＬ１から第１の電圧端子Ｇ１の方向）に流れるようにのみ印加されるようになっている。

また、第２のメモリセルＭ２は、第２の抵抗変化素子（例えば、ＭＴＪ素子等の磁気抵抗素子）Ｒ２と、第２の選択トランジスタ（ＭＯＳトランジスタ）Ｔｒ２と、を有する。

第２の選択トランジスタＴｒ２は、第２のビット線ＢＬ２に一端（ドレイン）が接続され且つ第１のワード線ＷＬにゲートが接続されている。また、第２の抵抗変化素子Ｒ２は、第２の選択トランジスタＴｒ２の他端（ソース）に一端が接続され且つ第２の電圧端子Ｇ２に他端が接続されている。

特に、第２の抵抗変化素子Ｒ２は、第２の選択トランジスタＴｒ２の他端に自由層ｆが接続され、且つ第２の電圧端子Ｇ２に固定層ｐが接続されている。

そして、例えば、第２のメモリセルＭ２に対する読み出し電流Ｉ２は、第１の論理値（“１”）と異なる第２の論理値（例えば、“０”）が書き込まれる方向（すなわち、第２のビット線ＢＬ２から第２の電圧端子Ｇ２の方向）に流れるようにのみ印加されるようになっている。

また、第２のメモリセルアレイＡ２は、第３のメモリセルＭ３と第４のメモリセルＭ４とを含む複数のメモリセルを有する。この第２のメモリセルアレイＡ２は、複数のメモリセルが該ロウ方向および該カラム方向マトリクス状に配置されて構成される。なお、図１においては、第２のメモリセルアレイＡ２の２つのメモリセルＭ３、Ｍ４を例示的に表記している。

参照セルとして機能する第３のメモリセルＭ３は、第３の抵抗変化素子（例えば、ＭＴＪ素子等の磁気抵抗素子）Ｒ３と、第３の選択トランジスタ（ＭＯＳトランジスタ）Ｔｒ３と、を有する。

第３の抵抗変化素子Ｒ３は、第３のビット線ＢＬ３に一端が接続されたている。また、 第３の選択トランジスタＴｒ３は、第３の抵抗変化素子Ｒ３の他端と第３の電圧端子Ｇ３との間に接続され、且つ第２のワード線ＲＷＬにゲートが接続されている。

特に、第３の抵抗変化素子Ｒ３は、第３の選択トランジスタＴｒ３の他端に自由層ｆが接続され且つ第３の電圧端子Ｇ３に固定層ｐが接続されている。

この第３のメモリセルＭ３が参照セルとして機能する場合、第３の抵抗変化素子Ｒ３の抵抗値は、第２の論理値（“０”）が書き込まれた状態に対応する抵抗値に設定されている。

そして、例えば、第３のメモリセルＭ３に対する読み出し電流（参照電流）Ｉ３は、第２の論理値（“０”）が書き込まれる方向（すなわち、第３のビット線ＢＬ３から第３の電圧端子Ｇ３の方向）に流れるようにのみ印加されるようになっている。

これにより、参照セルとして機能する第３のメモリセルＭ３の誤書き込みを抑制することができる。

参照セルとして機能する第４のメモリセルＭ４は、第４の選択トランジスタ（ＭＯＳトランジスタ）Ｔｒ４と、第４の抵抗変化素子（例えば、ＭＴＪ素子等の磁気抵抗素子）Ｒ４と、を有する。

第４の選択トランジスタＴｒ４は、第４のビット線ＢＬ４に一端（ドレイン）が接続され、且つ第２のワード線ＲＷＬにゲートが接続されている。また、第４の抵抗変化素子Ｒ４は、第４の選択トランジスタＴｒ４の他端（ソース）に一端が接続され、且つ第４の電圧端子Ｇ４に他端が接続されている。

特に、第４の抵抗変化素子Ｒ４は、第４のビット線ＢＬ４に固定層ｐが接続され且つ第４の選択トランジスタＴｒ４の一端に自由層ｆが接続されている。

この第４のメモリセルＭ４が参照セルとして機能する場合、第４の抵抗変化素子Ｒ４の抵抗値は、第１の論理値（“１”）が書き込まれた状態に対応する抵抗値に設定されている。

そして、例えば、第４のメモリセルＭ４に対する読み出し電流（参照電流）Ｉ４は、第１の論理値（“１”）が書き込まれる方向（すなわち、第４のビット線ＢＬ４から第４の電圧端子Ｇ４の方向）に流れるようにのみ印加されるようになっている。

これにより、参照セルとして機能する第４のメモリセルＭ４の誤書き込みを抑制することができる。

なお、既述の第１ないし第４の電圧端子Ｇ１〜Ｇ４は、例えば、接地に接続された接地端子に共通に電気的に接続されている。

ここで、第１のメモリセルアレイＡ１と、第２のメモリセルアレイＡ２とは、第１、第２のセンスアンプＳＡ１、ＳＡ２が配置される領域を挟んで配置されている。そして、例えば、第１のメモリセルアレイＡ１と、第２のメモリセルアレイＡ２とは、第１のメモリセルアレイＡ１の構成と第２のメモリセルアレイＡ２の構成とが該領域を中心に点対称になるように、半導体基板（図示せず）上にレイアウトされる。

この場合、例えば、第１のメモリセルアレイＡ１のサイズは、第２のメモリセルアレイＡ２のサイズと同じである。

そして、参照セルとして選択される第３のメモリセルＭ３および第４のメモリセルＭ４は、例えば、第２のメモリセルアレイＡ２の中央近傍にレイアウトされている。

これにより、参照セルの抵抗値を、メモリセルアレイ内における平均的な値に、設定することができる。

なお、図示しないワード線ドライバが、第１ないし第４の選択トランジスタＴｒ１〜Ｔｒ４のゲートにそれぞれ接続された第１、第２のワード線ＷＬ、ＲＷＬそれぞれの電圧を制御するようになっている。この第１、第２のワード線ＷＬ、ＲＷＬの電圧を制御することにより、各選択トランジスタＴｒ１〜Ｔｒ４のオン（選択）／オフ（非選択）が制御される。

また、図１に示すように、第１の電位制御回路Ｔｉ１は、第３のビット線ＢＬ３と第４のビット線ＢＬ４との間に接続されている。この第１の電位制御回路Ｔｉ１は、第１のメモリセルアレイＡ１の選択された第１、第２のメモリセルＭ１、Ｍ２に対する読み出し動作時に、第３のビット線ＢＬ３の電位と第４のビット線ＢＬ４の電位とを等価にするようになっている。

この第１の電位制御回路Ｔｉ１は、例えば、第３のビット線ＢＬ３と第４のビット線ＢＬ４との間に接続された第１のショートトランジスタ（ＭＯＳトランジスタ）である。

また、第２の電位制御回路Ｔｉ２は、第１のビット線ＢＬ１と第２のビット線ＢＬ２との間に接続されている。この第２の電位制御回路Ｔｉ２は、第２のメモリセルアレイＡ２の選択されたメモリセル（図示せず）に対する読み出し動作時に、第１のビット線ＢＬ１の電位と第２のビット線ＢＬ２の電位とを等価にするようになっている。

この第２の電位制御回路Ｔｉ２は、例えば、第１のビット線ＢＬ１と第１のビット線ＢＬ１との間に接続された第２のショートトランジスタ（ＭＯＳトランジスタ）である。

第１のセンスアンプＳＡ１は、第１のビット線ＢＬ１の一端が第１の入力端子ＳＡ１ａに接続され、且つ第３のビット線ＢＬ３の一端が第２の入力端子ＳＡ１ｂに接続されている。

この第１のセンスアンプＳＡ１は、第１のメモリセルアレイＡ１の選択された第１、第２のメモリセルＭ１、Ｍ２に対する読み出し動作時に、選択した第１のビット線ＢＬ１の該一端に流れる電流と第３のビット線ＢＬ３の該一端に流れる電流とを比較し、この比較結果に応じた読み出し信号を出力する。この読み出し信号に基づいて、第１のメモリセルＭ１に記憶されている論理値が判断される。

なお、例えば、第１のビット線ＢＬ１の該一端と第１の入力端子ＳＡ１ａとの間には、カラム選択用トランジスタ（図示せず）が接続され、読み出し動作時に、このカラム選択用トランジスタがオンして第１のビット線ＢＬ１の一端が第１の入力端子ＳＡ１ａとが電気的に接続されることになる。同様に、第２のビット線ＢＬ２の該一端と第２の入力端子ＳＡ１ｂとの間には、カラム選択用トランジスタ（図示せず）が接続され、読み出し動作時に、このカラム選択用トランジスタがオンして第２のビット線ＢＬ２の一端が第２の入力端子ＳＡ１ｂとが電気的に接続されることになる。

第２のセンスアンプＳＡ２は、第２のビット線ＢＬ２の一端が第３の入力端子ＳＡ２ａに接続され、且つ第４のビット線ＢＬ４の一端が第４の入力端子ＳＡ２ｂに接続されている。

この第２のセンスアンプＳＡ２は、上記読み出し動作時に、選択した第２のビット線ＢＬ２の該一端に流れる電流と第４のビット線ＢＬ４の該一端に流れる電流とを比較し、この比較結果に応じた読み出し信号を出力する。この読み出し信号に基づいて、第２のメモリセルＭ２に記憶されている論理値が判断される。

なお、例えば、第３のビット線ＢＬ３の該一端と第３の入力端子ＳＡ２ａとの間には、カラム選択用トランジスタ（図示せず）が接続され、読み出し動作時に、このカラム選択用トランジスタがオンして第３のビット線ＢＬ３の一端が第３の入力端子ＳＡ２ａとが電気的に接続されることになる。同様に、第４のビット線ＢＬ４の該一端と第４の入力端子ＳＡ２ｂとの間には、カラム選択用トランジスタ（図示せず）が接続され、読み出し動作時に、このカラム選択用トランジスタがオンして第４のビット線ＢＬ４の一端が第４の入力端子ＳＡ２ｂとが電気的に接続されることになる。

上述のように、図１に示す例では、センスアンプは、メモリセルアレイの２カラムにつき１個が割り当てられ、高集積に配置されている。

制御回路ＣＯＮは、該ワード線ドライバ、第１、第２のセンスアンプＳＡ１、ＳＡ２、および、第１、第２の電位制御回路Ｔｉ１、Ｔｉ２を制御するようになっている。

ここで、図２は、図１に示す半導体記憶装置１００の第１、第２のセンスアンプＳＡ１、ＳＡ２、第１ないし第４のメモリセルＭ１〜Ｍ４を含む具体的なレイアウトの一例を示す回路図である。なお、図２Ａと図２Ｂとは、図２Ａの符号ｗの部分と図２Ｂの符号ｗの部分とが接続され、図２Ａの符号ｘの部分と図２Ｂの符号ｘの部分とが接続され、図２Ａの符号ｙの部分と図２Ｂの符号ｙの部分とが接続され、図２Ｂの符号ｚの部分と図２Ｃの符号ｚの部分とが接続されて、連続している。図２Ｂと図２Ｃとは、図２Ｂの符号ｗ’の部分と図２Ｃの符号ｗ’の部分とが接続され、図２Ｂの符号ｘ’の部分と図２Ｃの符号ｘ’の部分とが接続され、図２Ｂの符号ｙ’の部分と図２Ｃの符号ｙ’の部分とが接続され、図２Ｂの符号ｚ’の部分と図２Ｃの符号ｚ’の部分とが接続されて、連続している。

図１に示す第１ないし第４のメモリセルＭ１〜Ｍ４は、図２に示す第１ないし第４のメモリセルＭ１〜Ｍ４にそれぞれ対応する。また、図２に示す第１、第２のセンスアンプＳＡ１、ＳＡ２は、図１に示す第１、第２のセンスアンプＳＡ１、ＳＡ２にそれぞれ対応する。また、図１に示す第１ないし第４のビット線ＢＬ１〜ＢＬ４は、図２に示すビット線ＢＬ＜０＞、ｂＢＬ＜２＞、ｂＢＬ＜４＞、ＢＬ＜６＞にそれぞれ対応する。また、図１に示す第１ないし第４の電圧端子Ｇ１〜Ｇ４は、図２に示すビット線ｂＢＬ＜０＞、ＢＬ＜２＞、ＢＬ＜４＞、ｂＢＬ＜６＞にそれぞれ電気的に接続される。

図２に示すように第１ないし第４のメモリセルＭ１〜メモリセルＭ４は、ＤＲＡＭと互換性の高い高密度アレイに適用可能であるとともに、第１、第２のセンスアンプＳＡ１、ＳＡ２は、ＤＲＡＭと互換性の高い高集積センスアンプに適用可能である。

次に、以上のような構成を有する半導体記憶装置１００の読み出し動作の一例について説明する。なお、以下のでは、第１のメモリセルアレイＡ１のメモリセルに記憶されたデータを読み出す場合について説明するが、第２のメモリセルアレイＡ２のメモリセルに記憶されたデータを読み出す場合も同様に説明される。

先ず、読み出し動作時には、既述のように、第１のセンスアンプＳＡ１の第１、第２の入力端子ＳＡ１ａ、ＳＡ１ｂにはそれぞれ第１、第３のビット線ＢＬ１、ＢＬ３が電気的に接続され、第２のセンスアンプＳＡ２の第３、第４の入力端子ＳＡ２ａ、ＳＡ２ｂにはそれぞれ第２、第４のビット線ＢＬ２、ＢＬ４が電気的に接続される。

そして、既述のように、第１のメモリセルＭ１に対する読み出し電流Ｉ１は、第１の論理値（例えば、“１”）が書き込まれる方向（すなわち、第１のビット線ＢＬ１から第１の電圧端子Ｇ１の方向）に流れるようにのみ印加される。

また、第２のメモリセルＭ２に対する読み出し電流Ｉ２は、第２の論理値（“０”）が書き込まれる方向（すなわち、第２のビット線ＢＬ２から第２の電圧端子Ｇ２の方向）に流れるようにのみ印加される。

また、第３のメモリセルＭ３に対する読み出し電流（参照電流）Ｉ３は、第２の論理値（“０”）が書き込まれる方向（すなわち、第３のビット線ＢＬ３から第３の電圧端子Ｇ３の方向）に流れるようにのみ印加される。

これにより、既述のように、参照セルとして機能する第３のメモリセルＭ３の誤書き込みを抑制することができる。

また、第４のメモリセルＭ４に対する読み出し電流（参照電流）Ｉ４は、第１の論理値（“１”）が書き込まれる方向（すなわち、第４のビット線ＢＬ４から第４の電圧端子Ｇ４の方向）に流れるようにのみ印加される。

これにより、既述のように、参照セルとして機能する第４のメモリセルＭ４の誤書き込みを抑制することができる。

さらに、第３のビット線ＢＬ３と第４のビット線ＢＬ４は、ショートトランジスタによって等電位に保たれる。したがって、第１、第２のセンスアンプの参照セル側の第２、第４の入力端子ＳＡ１ｂ、ＳＡ２ｂは、第１の論理値（“１”）に対応する高抵抗状態と第２の論理値（“０”）に対応する低抵抗状態の入力電圧の中間に設定される。

そして、第１のセンスアンプＳＡ１は、選択した第１のビット線ＢＬ１の該一端に流れる電流と第３のビット線ＢＬ３の該一端に流れる電流とを比較し、この比較結果に応じた読み出し信号を出力する。この読み出し信号に基づいて、第１のメモリセルＭ１に記憶されている論理値が判断される。

また、第２のセンスアンプＳＡ２は、選択した第２のビット線ＢＬ２の該一端に流れる電流と第４のビット線ＢＬ４の該一端に流れる電流とを比較し、この比較結果に応じた読み出し信号を出力する。この読み出し信号に基づいて、第２のメモリセルＭ２に記憶されている論理値が判断される。

以上のように、本実施例１に係る半導体記憶装置によれば、参照セルにおける誤書き込みの発生を抑制して、より高精度にデータを読み出すことができる。

すなわち、実施例１によれば、参照セルへの誤書き込みを回避しながらも、ＤＲＡＭと互換性の高い高密度アレイおよび高集積センスアンプを実現したＭＲＡＭを提供することが可能となる。

本実施例２では、第２のメモリセルアレイＡ２の参照セルとして機能する第３、第４のメモリセルＭ４の接続構成が異なる例について説明する。

図３は、実施例２に係る半導体記憶装置２００の構成の一例を示す図である。なお、図３において、図１の符号と同じ符号は、実施例１と同様の構成を示す。

図３に示すように、半導体記憶装置２００は、実施例１と同様に、第１のワード線ＷＬと、第２のワード線ＲＷＬと、第１のビット線ＢＬ１と、第２のビット線ＢＬ２と、第３のビット線ＢＬ３と、第４のビット線ＢＬ４と、第１のメモリセルＭ１と、第２のメモリセルＭ２と、第３のメモリセルＭ３と、第４のメモリセルＭ４と、第１のセンスアンプＳＡ１と、第２のセンスアンプＳＡ２と、第１の電位制御回路Ｔｉ１と、第２の電位制御回路Ｔｉ２と、制御回路ＣＯＮと、を備える。

既述のように、半導体記憶装置２００は、実施例１の半導体記憶装置１００と比較して、第２のメモリセルアレイＡ２の参照セルとして機能する第３、第４のメモリセルＭ４の接続構成が異なる。

すなわち、図１に示すように、第３の抵抗変化素子Ｒ３は、第３のビット線ＢＬ３に一端が接続されたている。また、第３の選択トランジスタＴｒ３は、第３の抵抗変化素子Ｒ３の他端と第３の電圧端子Ｇ３との間に接続され、且つ第２のワード線ＲＷＬにゲートが接続されている。

特に、第３の抵抗変化素子Ｒ３は、第３の選択トランジスタＴｒ３の他端に自由層ｆが接続され且つ第３の電圧端子Ｇ３に固定層ｐが接続されている。

この第３のメモリセルＭ３が参照セルとして機能する場合、第３の抵抗変化素子Ｒ３の抵抗値は、第２の論理値（“０”）が書き込まれた状態に対応する抵抗値に設定されている。

そして、例えば、第３のメモリセルＭ３に対する読み出し電流（参照電流）Ｉ３は、第２の論理値（“０”）が書き込まれる方向（すなわち、第３のビット線ＢＬ３から第３の電圧端子Ｇ３の方向）に流れるようにのみ印加されるようになっている。

これにより、参照セルとして機能する第３のメモリセルＭ３の誤書き込みを抑制することができる。

また、図１に示すように、第４の選択トランジスタＴｒ４は、第４のビット線ＢＬ４に一端（ドレイン）が接続され、且つ第２のワード線ＲＷＬにゲートが接続されている。また、第４の抵抗変化素子Ｒ４は、第４の選択トランジスタＴｒ４の他端（ソース）に一端が接続され、且つ第４の電圧端子Ｇ４に他端が接続されている。

特に、第４の抵抗変化素子Ｒ４は、第４のビット線ＢＬ４に固定層ｐが接続され且つ第４の選択トランジスタＴｒ４の一端に自由層ｆが接続されている。

この第４のメモリセルＭ４が参照セルとして機能する場合、第４の抵抗変化素子Ｒ４の抵抗値は、第１の論理値（“１”）が書き込まれた状態に対応する抵抗値に設定されている。

そして、例えば、第４のメモリセルＭ４に対する読み出し電流（参照電流）Ｉ４は、第１の論理値（“１”）が書き込まれる方向（すなわち、第４のビット線ＢＬ４から第４の電圧端子Ｇ４の方向）に流れるようにのみ印加されるようになっている。

これにより、参照セルとして機能する第４のメモリセルＭ４の誤書き込みを抑制することができる。

なお、半導体記憶装置２００のその他の構成は、実施例１と同様である。

次に、以上のような構成を有する半導体記憶装置２００の読み出し動作の一例について説明する。なお、以下のでは、第１のメモリセルアレイＡ１のメモリセルに記憶されたデータを読み出す場合について説明するが、第２のメモリセルアレイＡ２のメモリセルに記憶されたデータを読み出す場合も同様に説明される。

先ず、実施例１と同様に、読み出し動作時には、既述のように、第１のセンスアンプＳＡ１の第１、第２の入力端子ＳＡ１ａ、ＳＡ１ｂにはそれぞれ第１、第３のビット線ＢＬ１、ＢＬ３が電気的に接続され、第２のセンスアンプＳＡ２の第３、第４の入力端子ＳＡ２ａ、ＳＡ２ｂにはそれぞれ第２、第４のビット線ＢＬ２、ＢＬ４が電気的に接続される。

そして、実施例１と同様に、第１のメモリセルＭ１に対する読み出し電流Ｉ１は、第１の論理値（例えば、“１”）が書き込まれる方向（すなわち、第１のビット線ＢＬ１から第１の電圧端子Ｇ１の方向）に流れるようにのみ印加される。

また、実施例１と同様に、第２のメモリセルＭ２に対する読み出し電流Ｉ２は、第２の論理値（“０”）が書き込まれる方向（すなわち、第２のビット線ＢＬ２から第２の電圧端子Ｇ２の方向）に流れるようにのみ印加される。

ここで、既述のように、第３のメモリセルＭ３に対する読み出し電流（参照電流）Ｉ３は、第１の論理値（“１”）が書き込まれる方向（すなわち、第３のビット線ＢＬ３から第３の電圧端子Ｇ３の方向）に流れるようにのみ印加される。

これにより、既述のように、参照セルとして機能する第３のメモリセルＭ３の誤書き込みを抑制することができる。

また、第４のメモリセルＭ４に対する読み出し電流（参照電流）Ｉ４は、第２の論理値（“０”）が書き込まれる方向（すなわち、第４のビット線ＢＬ４から第４の電圧端子Ｇ４の方向）に流れるようにのみ印加される。

これにより、既述のように、参照セルとして機能する第４のメモリセルＭ４の誤書き込みを抑制することができる。

さらに、実施例１と同様に、第３のビット線ＢＬ３と第４のビット線ＢＬ４は、ショートトランジスタによって等電位に保たれる。したがって、第１、第２のセンスアンプの参照セル側の第２、第４の入力端子ＳＡ１ｂ、ＳＡ２ｂは、第１の論理値（“１”）に対応する高抵抗状態と第２の論理値（“０”）に対応する低抵抗状態の入力電圧の中間に設定される。

そして、実施例１と同様に、第１のセンスアンプＳＡ１は、選択した第１のビット線ＢＬ１の該一端に流れる電流と第３のビット線ＢＬ３の該一端に流れる電流とを比較し、この比較結果に応じた読み出し信号を出力する。この読み出し信号に基づいて、第１のメモリセルＭ１に記憶されている論理値が判断される。

また、実施例１と同様に、第２のセンスアンプＳＡ２は、選択した第２のビット線ＢＬ２の該一端に流れる電流と第４のビット線ＢＬ４の該一端に流れる電流とを比較し、この比較結果に応じた読み出し信号を出力する。この読み出し信号に基づいて、第２のメモリセルＭ２に記憶されている論理値が判断される。

以上のように、本実施例２に係る半導体記憶装置によれば、実施例１と同様に、 参照セルにおける誤書き込みの発生を抑制して、より高精度にデータを読み出すことができる。

すなわち、実施例２によれば、実施例１と同様に、参照セルへの誤書き込みを回避しながらも、ＤＲＡＭと互換性の高い高密度アレイおよび高集積センスアンプを実現したＭＲＡＭを提供することが可能となる。

また、実施形態は例示であり、発明の範囲はそれらに限定されない。

１００、２００ 半導体記憶装置
ＷＬ 第１のワード線
ＲＷＬ 第２のワード線
ＢＬ１ 第１のビット線
ＢＬ２ 第２のビット線
ＢＬ３ 第３のビット線
ＢＬ４ 第４のビット線
Ｍ１ 第１のメモリセル
Ｍ２ 第２のメモリセル
Ｍ３ 第３のメモリセル
Ｍ４ 第４のメモリセル
ＳＡ１ 第１のセンスアンプ
ＳＡ２ 第２のセンスアンプ
Ｔｉ１ 第１の電位制御回路
Ｔｉ２ 第２の電位制御回路
ＣＯＮ 制御回路

Claims (5)

1. 第１のビット線に一端が接続された第１の抵抗変化素子と、前記第１の抵抗変化素子の他端と第１の電圧端子との間に接続され且つ第１のワード線にゲートが接続された第１の選択トランジスタとを有する第１のメモリセルと、
   第２のビット線に一端が接続され且つ前記第１のワード線にゲートが接続された第２の選択トランジスタと、前記第２の選択トランジスタの他端に一端が接続され且つ第２の電圧端子に他端が接続された第２の抵抗変化素子とを有する第２のメモリセルと、
   第３のビット線に一端が接続され且つ前記第１のワード線にゲートが接続された第３の選択トランジスタと、前記第３の選択トランジスタの他端に一端が接続され且つ第３の電圧端子に他端が接続された第３の抵抗変化素子とを有し、参照セルとして機能する第３のメモリセルと、
   第４のビット線に一端が接続された第４の抵抗変化素子と、前記第４の抵抗変化素子の他端と第４の電圧端子との間に接続され且つ第１のワード線にゲートが接続された第４の選択トランジスタとを有し、参照セルとして機能する第４のメモリセルと、
   前記第３のビット線と前記第４のビット線との間に接続され、読み出し動作時に前記第３のビット線の電位と前記第４のビット線の電位とを等価にするための第１の電位制御回路と、
   前記第１のビット線の一端が第１の入力端子に接続され且つ前記第３のビット線の一端が第２の入力端子に接続され、前記読み出し動作時に前記第１のビット線の一端に流れる電流と前記第３のビット線の一端に流れる電流とを比較し、この比較結果に応じた読み出し信号を出力する第１のセンスアンプと、
   前記第２のビット線の一端が第３の入力端子に接続され且つ前記第４のビット線の一端が第４の入力端子に接続され、前記読み出し動作時に前記第２のビット線の一端に流れる電流と前記第４のビット線の一端に流れる電流とを比較し、この比較結果に応じた読み出し信号を出力する第２のセンスアンプと、を備える
   ことを特徴とする半導体記憶装置。
2. 前記第１のメモリセルに対する読み出し電流は、第１の論理値が書き込まれる方向に流れるようにのみ印加され、
   前記第２のメモリセルに対する読み出し電流は、前記第１の論理値と異なる第２の論理値が書き込まれる方向に流れるようにのみ印加され、
   前記第３のメモリセルに対する読み出し電流は、前記第２の論理値が書き込まれる方向に流れるようにのみ印加され、
   前記第４のメモリセルに対する読み出し電流は、前記第１の論理値が書き込まれる方向に流れるようにのみ印加される
   ことを特徴とする請求項１に記載の半導体記憶装置。
3. 第１のビット線に一端が接続された第１の抵抗変化素子と、前記第１の抵抗変化素子の他端と第１の電圧端子との間に接続され且つ第１のワード線にゲートが接続された第１の選択トランジスタとを有する第１のメモリセルと、
   第２のビット線に一端が接続され且つ前記第１のワード線にゲートが接続された第２の選択トランジスタと、前記第２の選択トランジスタの他端に一端が接続され且つ第２の電圧端子に他端が接続された第２の抵抗変化素子とを有する第２のメモリセルと、
   第３のビット線に一端が接続された第３の抵抗変化素子と、前記第３の抵抗変化素子の他端と第３の電圧端子との間に接続され且つ第２のワード線にゲートが接続された第３の選択トランジスタとを有し、参照セルとして機能する第３のメモリセルと、
   第４のビット線に一端が接続され且つ前記第２のワード線にゲートが接続された第４の選択トランジスタと、前記第４の選択トランジスタの他端に一端が接続され且つ第４の電圧端子に他端が接続された第４の抵抗変化素子とを有し、参照セルとして機能する第４のメモリセルと、
   前記第３のビット線と前記第４のビット線との間に接続され、読み出し動作時に前記第３のビット線の電位と前記第４のビット線の電位とを等価にするための第１の電位制御回路と、
   前記第１のビット線の一端が第１の入力端子に接続され且つ前記第３のビット線の一端が第２の入力端子に接続され、前記読み出し動作時に前記第１のビット線の一端に流れる電流と前記第３のビット線の一端に流れる電流とを比較し、この比較結果に応じた読み出し信号を出力する第１のセンスアンプと、
   前記第２のビット線の一端が第３の入力端子に接続され且つ前記第４のビット線の一端が第４の入力端子に接続され、前記読み出し動作時に前記第２のビット線の一端に流れる電流と前記第４のビット線の一端に流れる電流とを比較し、この比較結果に応じた読み出し信号を出力する第２のセンスアンプと、を備える
   ことを特徴とする半導体記憶装置。
4. 前記第１のメモリセルに対する読み出し電流は、第１の論理値が書き込まれる方向に流れるようにのみ印加され、
   前記第２のメモリセルに対する読み出し電流は、前記第１の論理値と異なる第２の論理値が書き込まれる方向に流れるようにのみ印加され、
   前記第３のメモリセルに対する読み出し電流は、前記第１の論理値が書き込まれる方向に流れるようにのみ印加され、
   前記第４のメモリセルに対する読み出し電流は、前記第２の論理値が書き込まれる方向に流れるようにのみ印加される
   ことを特徴とする請求項１に記載の半導体記憶装置。
5. 前記第１のメモリセルと前記第２のメモリセルとを含む複数のメモリセルを有する第１のメモリセルアレイと、前記第３のメモリセルと前記第４のメモリセルとを含む複数のメモリセルを有する第２のメモリセルアレイとは、前記第１、第２のセンスアンプＳＡ１、ＳＡ２が配置される領域を挟んで配置され且つ前記第１のメモリセルアレイの構成と前記第２のメモリセルアレイの構成とが対称になるようにレイアウトされている
   ことを特徴とする請求項１ないし４のいずれか一項に記載の半導体記憶装置。

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