JP2022051409A - 可変抵抗型記憶装置 - Google Patents

Abstract

【課題】 効率的にデータを読み出すことが可能な可変抵抗型記憶装置を提供しようとするものである。
【解決手段】 可変抵抗型記憶装置は、第１配線と、第２配線と、第３配線と、第４配線と、第１メモリセルと、第２メモリセルと、第１センスアンプと、第２センスアンプと、を備える。第１メモリセルは、第１配線及び第３配線と接続され、可変の抵抗を有する。第２メモリセルは、第２配線及び第４配線と接続され、可変の抵抗を有する。第１センスアンプは、第１電位のノード及び第１配線と接続されている第１端を有し、第２電位のノードの近くに位置するとともに第３配線と接続されている第２端を有し、第１端と第２端の間に電位差を有する。第２センスアンプは、第３電位のノード及び第４配線と接続されている第３端を有し、第４電位のノードの近くに位置するとともに第２配線と接続されている第４端を有し、第３端と第４端の間に電位差を有する。
【選択図】 図１１

Description

実施形態は、概して可変抵抗型記憶装置に関する。

状態に基づいて相違する大きさの抵抗を有することが可能なメモリセルを含んだ記憶装置が知られている。

特開２０１８－１６３７２８号公報 特開２０１９－１６４８７２号公報

効率的にデータを読み出すことが可能な可変抵抗型記憶装置を提供しようとするものである。

一実施形態による可変抵抗型記憶装置は、第１配線と、第２配線と、第３配線と、第４配線と、第１メモリセルと、第２メモリセルと、第１センスアンプと、第２センスアンプと、を備える。上記第１メモリセルは、上記第１配線及び上記第３配線と接続され、可変の抵抗を有する。上記第２メモリセルは、上記第２配線及び上記第４配線と接続され、可変の抵抗を有する。上記第１センスアンプは、第１電位のノード及び上記第１配線と接続されている第１端を有し、第２電位のノードの近くに位置するとともに上記第３配線と接続されている第２端を有し、上記第１端と上記第２端の間に電位差を有する。上記第２センスアンプは、第３電位のノード及び上記第４配線と接続されている第３端を有し、第４電位のノードの近くに位置するとともに上記第２配線と接続されている第４端を有し、上記第３端と上記第４端の間に電位差を有する。

図１は、第１実施形態の記憶装置の機能ブロックを示す。 図２は、第１実施形態のメモリセルアレイの回路図である。 図３は、第１実施形態のメモリセルアレイの一部の断面の構造を示す。 図４は、第１実施形態のメモリセルアレイの一部の断面の構造を示す。 図５は、第１実施形態のメモリセルの構造の例の断面を示す。 図６は、第１実施形態の記憶装置のいくつかの機能ブロックの詳細を示す。 図７は、第１実施形態のロウ選択回路及びカラム選択回路の要素及び接続の一例を示す。 図８は、第１実施形態の或るセンスアンプの要素及び接続の第１例を示す。 図９は、第１実施形態の別のセンスアンプの要素及び接続の第１例を示す。 図１０は、第１実施形態の或るセンスアンプの要素及び接続の第２例を示す。 図１１は、第１実施形態の記憶装置のデータ読出しの間の一状態を示す。 図１２は、第１実施形態の記憶装置の一状態を示す。 図１３は、第１実施形態の記憶装置のデータ読出しの間の一状態を示す。 図１４は、第１実施形態の記憶装置の一状態を示す。 図１５は、第１の参考用の記憶装置のデータ読出しの間の状態を示す。 図１６は、第２の参考用の記憶装置のデータ読出しの間の状態を示す。 図１７は、第３の参考用の記憶装置のデータ読出しの間の状態を示す。 図１８は、第４の参考用の記憶装置の要素とデータ読出しの間の状態を示す。 図１９は、第２実施形態の記憶装置のいくつかの機能ブロックの詳細を示す。 図２０は、第２実施形態のロウ選択回路及びカラム選択回路の要素及び接続の一例を示す。 図２１は、第２実施形態の記憶装置のデータ読出しの間の一状態を示す。

以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能及び構成を有する構成要素は同一の参照符号を付され、繰返しの説明は省略される場合がある。略同一の機能及び構成を有する複数の構成要素が相互に区別されるために、参照符号の末尾にさらなる数字又は文字が付される場合がある。

或る実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。

本明細書及び特許請求の範囲において、或る第１要素が別の第２要素に「接続されている」とは、第１要素が直接的又は常時或いは選択的に導電性となる要素を介して第２要素に接続されていることを含む。

以下、ｘｙｚ直交座標系が用いられて、実施形態が記述される。以下の記述において、「下」との記述及びその派生語並びに関連語は、ｚ軸上のより小さい座標の位置を指し、「上」との記述及びその派生語並びに関連語は、ｚ軸上のより大きい座標の位置を指す。

１．第１実施形態
１．１．構造（構成）
１．１．１．全体の構造
図１は、第１実施形態の可変抵抗型記憶装置の機能ブロックを示す。図１に示されるように、記憶装置１は、メモリセルアレイ１１、入出力回路１２、制御回路１３、ロウ選択回路１４、カラム選択回路１５、書込み回路１６、及び読出し回路１７を含む。

メモリセルアレイ１１は、複数のメモリセルＭＣ、複数のワード線ＷＬ、及び複数のビット線ＢＬを含む。メモリセルＭＣは、データを不揮発に記憶することができる。各メモリセルＭＣは、１つのワード線ＷＬ及び１つのビット線ＢＬと接続されている。ワード線ＷＬは行（ロウ）と関連付けられている。ビット線ＢＬは列（カラム）と関連付けられている。１つの行の選択及び１つ又は複数の列の選択により、１つ又は複数のメモリセルＭＣが特定される。

入出力回路１２は、例えばメモリコントローラ２から、種々の制御信号ＣＮＴ、種々のコマンドＣＭＤ、アドレス信号ＡＤＤ、データ（書込みデータ）ＤＡＴを受け取り、例えばメモリコントローラ２にデータ（読出しデータ）ＤＡＴを送信する。

ロウ選択回路１４は、入出力回路１２からアドレス信号ＡＤＤを受け取り、受け取られたアドレス信号ＡＤＤにより特定される行と関連付けられた１つのワード線ＷＬを選択された状態にする。

カラム選択回路１５は、入出力回路１２からアドレス信号ＡＤＤを受け取り、受け取られたアドレス信号ＡＤＤにより特定される列と関連付けられた複数のビット線ＢＬを選択された状態にする。

制御回路１３は、入出力回路１２から制御信号ＣＮＴ及びコマンドＣＭＤを受け取る。制御回路１３は、制御信号ＣＮＴによって指示される制御及びコマンドＣＭＤに基づいて、書込み回路１６及び読出し回路１７を制御する。具体的には、制御回路１３は、メモリセルアレイ１１へのデータの書込みの間に、データ書込みに使用される電圧を書込み回路１６に供給する。また、制御回路１３は、メモリセルアレイ１１からのデータの読出しの間に、データ読出しに使用される電圧を読出し回路１７に供給する。

書込み回路１６は、入出力回路１２から書込みデータＤＡＴを受け取り、制御回路１３の制御及び書込みデータＤＡＴに基づいて、データ書込みに使用される電圧をカラム選択回路１５に供給する。

読出し回路１７は、複数のセンスアンプＳＡを含み、制御回路１３の制御に基づいて、データ読出しに使用される電圧を使用して、メモリセルＭＣに保持されているデータを割り出す。割り出されたデータは、読出しデータＤＡＴとして、入出力回路１２に供給される。

１．１．２．メモリセルアレイの回路構成
図２は、第１実施形態のメモリセルアレイ１１の回路図である。図２に示されるように、メモリセルアレイ１１は、Ｍ＋１（Ｍは自然数）本のワード線ＷＬａ（ＷＬａ＜０＞、ＷＬａ＜１＞、…、ＷＬａ＜Ｍ＞）及びＭ＋１本のワード線ＷＬｂ（ＷＬｂ＜０＞、ＷＬｂ＜１＞、…、ＷＬｂ＜Ｍ＞）を含む。メモリセルアレイ１１はまた、Ｎ＋１（Ｎは自然数）本のビット線ＢＬ（ＢＬ＜０＞、ＢＬ＜１＞、…、ＢＬ＜Ｎ＞）を含む。

各メモリセルＭＣ（ＭＣａ及びＭＣｂ）は、２つのノードを有し、第１ノードＮ１において１本のワード線ＷＬと接続され、第２ノードＮ２において１本のビット線ＢＬと接続されている。より具体的には、メモリセルＭＣａは、αが０以上Ｍ以下の整数の全てのケース及びβが０以上Ｎ以下の整数の全てのケースの全ての組合せについて、メモリセルＭＣａ＜α、β＞を含み、メモリセルＭＣａ＜α、β＞は、ワード線ＷＬａ＜α＞とビット線ＢＬ＜β＞との間に接続されている。同様に、メモリセルＭＣｂは、αが０以上Ｍ以下の整数の全てのケース及びβが０以上Ｎ以下の整数の全てのケースの全ての組合せについて、メモリセルＭＣｂ＜α、β＞を含み、メモリセルＭＣｂ＜α、β＞は、ワード線ＷＬｂ＜α＞とビット線ＢＬ＜β＞との間に接続されている。

各メモリセルＭＣは、１つの可変抵抗素子ＶＲ（ＶＲａ又はＶＲｂ）及び１つのスイッチング素子ＳＥ（ＳＥａ又はＳＥｂ）を含む。より具体的には、αが０以上Ｍ以下の整数の全てのケース及びβが０以上Ｎ以下の整数の全てのケースの全ての組合せについて、メモリセルＭＣａ＜α、β＞は、可変抵抗素子ＶＲａ＜α、β＞及びスイッチング素子ＳＥａ＜α、β＞を含む。さらに、αが０以上Ｍ以下の全てのケース及びβが０以上Ｎ以下の整数の全てのケースの全ての組合せについて、メモリセルＭＣｂ＜α、β＞は、可変抵抗素子ＶＲｂ＜α、β＞及びスイッチング素子ＳＥｂ＜α、β＞を含む。

各メモリセルＭＣにおいて、可変抵抗素子ＶＲとスイッチング素子ＳＥは直列に接続されている。可変抵抗素子ＶＲは１本のワード線ＷＬと接続されており、スイッチング素子ＳＥは１本のビット線ＢＬと接続されている。

可変抵抗素子ＶＲは、低抵抗Ｒａを有する状態と高抵抗Ｒａｐを有する状態との間を切り替わることができる。可変抵抗素子ＶＲは、この２つの抵抗状態の違いを利用して、１ビットのデータを保持することができる。

スイッチング素子ＳＥは、例えば以下に記述されるようなスイッチング素子であることが可能である。スイッチング素子は、２つの端子を有し、２端子間に第１閾値未満の電圧が第１方向に印加されている場合、そのスイッチング素子は高抵抗状態、例えば電気的に非導通状態である（オフ状態である）。一方、２端子間に第１閾値以上の電圧が第１方向に印加されている場合、そのスイッチング素子は低抵抗状態、例えば電気的に導通状態である（オン状態である）。スイッチング素子は、さらに、このような第１方向に印加される電圧の大きさに基づく高抵抗状態及び低抵抗状態の間の切り替わりの機能と同じ機能を、第１方向と反対の第２方向についても有する。スイッチング素子のオン又はオフにより、当該スイッチング素子と接続されている可変抵抗素子ＶＲへの電流の供給の有無、すなわち当該可変抵抗素子ＶＲの選択又は非選択が制御されることが可能である。

１．１．３．メモリセルアレイの構造
図３及び図４は、第１実施形態のメモリセルアレイ１１の一部の断面の構造を示す。図３は、ｘｚ面に沿った断面を示し、図４は、ｙｚ面に沿った断面を示す。図３及び図４は、可変抵抗素子ＶＲが磁気抵抗効果素子である例を示す。以下の記述は、この例に基づく。

図３及び図４に示されるように、半導体基板（図示せず）の上方に複数の導電体２１が設けられている。導電体２１は、ｙ軸に沿って延び、ｘ軸に沿って並ぶ。各導電体２１は、１つのワード線ＷＬとして機能する。

各導電体２１は、上面において、複数のメモリセルＭＣｂのそれぞれの底面と接続されている。メモリセルＭＣｂは、ｘｙ面において、例えば円の形状を有する。メモリセルＭＣｂは各導電体２１上でｙ軸に沿って並んでおり、このような配置によってメモリセルＭＣｂはｘｙ面において行列状に配置されている。各メモリセルＭＣｂは、スイッチング素子ＳＥｂとして機能する構造と、磁気抵抗効果素子ＶＲｂとして機能する構造を含む。スイッチング素子ＳＥｂとして機能する構造及び磁気抵抗効果素子ＶＲｂとして機能する構造は、各々、後述のように１又は複数の層を含む。

メモリセルＭＣｂの上方に、複数の導電体２２が設けられている。導電体２２は、ｘ軸に沿って延び、ｙ軸に沿って並ぶ。各導電体２２は、底面において、ｘ軸に沿って並ぶ複数のメモリセルＭＣｂのそれぞれの上面と接している。各導電体２２は、１つのビット線ＢＬとして機能する。

各導電体２２は、上面において、複数のメモリセルＭＣａのそれぞれの底面と接続されている。メモリセルＭＣａは、ｘｙ面において、例えば円の形状を有する。メモリセルＭＣａは各導電体２２上でｘ軸に沿って並んでおり、このような配置によってメモリセルＭＣａはｘｙ面において行列状に配置されている。各メモリセルＭＣａは、スイッチング素子ＳＥａとして機能する構造と、磁気抵抗効果素子ＶＲａとして機能する構造を含む。スイッチング素子ＳＥａとして機能する構造及び磁気抵抗効果素子ＶＲａとして機能する構造は、各々、後述のように１又は複数の層を含む。

ｙ軸に沿って並ぶ複数のメモリセルＭＣａのそれぞれの上面上に、さらなる導電体２１が設けられている。

図３及び図４に示される最下の導電体２１の層からメモリセルＭＣａの層までの構造がｚ軸に沿って繰返し設けられることによって、図２に示されるようなメモリセルアレイ１１が実現されることが可能である。

メモリセルアレイ１１は、さらに、導電体２１、導電体２２、及びメモリセルＭＣを設けられていない領域において層間絶縁体を含む。

図５は、第１実施形態のメモリセルＭＣの構造の例の断面を示す。図５に示されるように、スイッチング素子ＳＥは、下部電極２４、可変抵抗材料（層）２５、及び上部電極２６を含む。下部電極２４は導電体２１又は２２（図示せず）の上面上に位置する。可変抵抗材料２５は下部電極２４の上面上に位置する。上部電極２６は可変抵抗材料２５の上面上に位置する。

下部電極２４及び上部電極２６は、例えば、窒化チタン（ＴｉＮ）を含むか、ＴｉＮからなる。

可変抵抗材料２５は、例えば２端子間スイッチ素子であり、２端子のうちの第１端子は可変抵抗材料２５の上面及び底面の一方であり、２端子のうちの第２端子は可変抵抗材料２５の上面及び底面の他方である。

各上部電極２６の上面上に、１つの磁気抵抗効果素子ＶＲが位置する。磁気抵抗効果素子ＶＲは、トンネル磁気抵抗効果を示し、ＭＴＪ（magnetic tunnel junction）を含む。実施形態では、記憶素子としてＭＴＪ素子の場合について説明を行う。なお、説明上、磁気抵抗効果素子ＶＲと表記する。具体的には、磁気抵抗効果素子ＶＲは、強磁性層３１、絶縁層３２、及び強磁性層３３を含む。例として、図５に示されるように、絶縁層３２は強磁性層３１の上面上に位置し、強磁性層３３は絶縁層３２の上面上に位置する。

強磁性層３１は、強磁性層３１、絶縁層３２、及び強磁性層３３の界面を貫く方向に沿った磁化容易軸を有し、例えば界面に対して４５°以上９０°以下の角度の磁化容易軸を有し、例えば界面と直交する方向に沿った磁化容易軸を有する。強磁性層３１の磁化の向きは記憶装置１でのデータの読出し及び書込みによっても不変であることを意図されている。強磁性層３１は、いわゆる参照層として機能することができる。強磁性層３１は、積層された複数の強磁性層、及び（又は）導電層を含んでいてもよい。

絶縁層３２は、例えば、酸化マグネシウム（ＭｇＯ）を含むか、ＭｇＯからなり、いわゆるトンネルバリアとして機能する。

強磁性層３３は、例えば、コバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含むか、ＣｏＦｅＢ又はＦｅＢからなる。強磁性層３３は、強磁性層３１、絶縁層３２、及び強磁性層３３の界面を貫く方向に沿った磁化容易軸を有し、例えば界面に対して４５°以上９０°以下の角度の磁化容易軸を有し、例えば界面と直交する方向に沿った磁化容易軸を有する。強磁性層３３の磁化の向きはデータ書込みによって可変であり、強磁性層３３は、いわゆる記憶層として機能することができる。

強磁性層３３の磁化の向きが強磁性層３１の磁化の向きと平行であると、磁気抵抗効果素子ＶＲは、或る低い抵抗を有する。強磁性層３３の磁化の向きが強磁性層３１の磁化の向きと反平行であると、磁気抵抗効果素子ＶＲは、強磁性層３１及び３３のそれぞれの磁化の向きが反平行である場合の抵抗よりも高い抵抗を有する。

強磁性層３３から強磁性層３１に向かって或る大きさの書込み電流Ｉｗｐが流れると、強磁性層３３の磁化の向きは強磁性層３１の磁化の向きと平行になる。一方、強磁性層３１から強磁性層３３に向かって或る別の大きさの書込み電流Ｉｗａｐが流れると、強磁性層３３の磁化の向きは強磁性層３１の磁化の向きと反平行になる。磁気抵抗効果素子ＶＲに読出し電流Ｉｒが供給され、その時の磁気抵抗効果素子ＶＲの両端の電圧に基づいて、磁気抵抗効果素子ＶＲの抵抗状態が割り出されることが可能である。

メモリセルＭＣは、さらなる導電体、絶縁体、及び（又は）強磁性体を含んでいてもよい。

図６は、第１実施形態の記憶装置１のいくつかの機能ブロックの詳細を示す。より具体的には、図６は、メモリセルアレイ１１、ロウ選択回路１４、カラム選択回路１５、書込み回路１６の各々の一部の要素、接続、及びレイアウトを示す。

図６に示されるように、メモリセルアレイ１１は、４つの部分に分かれている。４つの部分は、ｘｙ面において四角形を有しており、互いに重なり合わず、サブアレイ１１ｕｌ、１１ｕｒ、１１ｄｌ、及び１１ｄｒと称される。サブアレイ１１ｕｌ、１１ｕｒ、１１ｄｌ、及び１１ｄｒは、同じ又は相違する面積を有し、すなわち、同じ数又は相違する数のメモリセルＭＣを含む。サブアレイ１１ｕｌ、１１ｕｒ、１１ｄｌ、及び１１ｄｒは互いに離れている。サブアレイ１１ｕｌ、１１ｕｒ、１１ｄｌ、及び１１ｄｒは、ワード線ＷＬ、ビット線ＢＬ、及びメモリセルＭＣを含む。サブアレイ１１ｕｌ、１１ｕｒ、１１ｄｌ、及び１１ｄｒは、ｘｙ面において、メモリセルアレイ１１のそれぞれ、左上、右上、左下、及び右下の部分を占める。サブアレイ１１ｕｌ、１１ｕｒ、１１ｄｌ、及び１１ｄｒは、それぞれ、左上サブアレイ１１ｕｌ、右上サブアレイ１１ｕｒ、下左下サブアレイ１１ｄｌ、及び右下サブアレイ１１ｄｒと称される場合がある。

左上サブアレイ１１ｕｌ中のワード線ＷＬと右上サブアレイ１１ｕｒ中のワード線ＷＬは、共通になっている。換言すると、左上サブアレイ１１ｕｌ中の各ワード線ＷＬは、左上サブアレイ１１ｕｌ及び右上サブアレイ１１ｕｒに亘って延びる。左上サブアレイ１１ｕｌ及び右上サブアレイ１１ｕｒに亘って延びるワード線ＷＬは、上側ワード線ＷＬｕと称される場合がある。

左下サブアレイ１１ｄｌ中のワード線ＷＬと右下サブアレイ１１ｄｒ中のワード線ＷＬは、共通になっている。換言すると、左下サブアレイ１１ｄｌ中の各ワード線ＷＬは、左下サブアレイ１１ｄｌ及び右下サブアレイ１１ｄｒに亘って延びる。左下サブアレイ１１ｄｌ及び右下サブアレイ１１ｄｒに亘って延びるワード線ＷＬは、下側ワード線ＷＬｄと称される場合がある。

左上サブアレイ１１ｕｌ中のビット線ＢＬと右下サブアレイ１１ｄｒ中のビット線ＢＬは、共通になっている。換言すると、左上サブアレイ１１ｕｌ中の各ビット線ＢＬは、左上サブアレイ１１ｕｌ及び右下サブアレイ１１ｄｒに亘って延びる。左上サブアレイ１１ｕｌ及び右下サブアレイ１１ｄｒに亘って延びるビット線ＢＬは、左側ビット線ＢＬｌと称される場合がある。

右上サブアレイ１１ｕｒ中のビット線ＢＬと左下サブアレイ１１ｄｌ中のビット線ＢＬは、共通になっている。換言すると、右上サブアレイ１１ｕｒ中の各ビット線ＢＬは、右上サブアレイ１１ｕｒ及び左下サブアレイ１１ｄｌに亘って延びる。右上サブアレイ１１ｕｒ及び左下サブアレイ１１ｄｌに亘って延びるビット線ＢＬは、右側ビット線ＢＬｒと称される場合がある。

各メモリセルＭＣは、図３及び図４を参照して記述されるように１つのワード線ＷＬと１つのビット線ＢＬの間に位置する。上側ワード線ＷＬｕと左側ビット線ＢＬｌとの間に位置するメモリセルＭＣ、すなわち、左上サブアレイ１１ｕｌ中のメモリセルＭＣは、左上メモリセルＭＣｕｌと称される場合がある。

上側ワード線ＷＬｕと右側ビット線ＢＬｒとの間に位置するメモリセルＭＣ、すなわち、右上サブアレイ１１ｕｒ中のメモリセルＭＣは、右上メモリセルＭＣｕｒと称される場合がある。

下側ワード線ＷＬｄと左側ビット線ＢＬｌとの間に位置するメモリセルＭＣ、すなわち、左下サブアレイ１１ｄｌ中のメモリセルＭＣは、左下メモリセルＭＣｄｌと称される場合がある。

下側ワード線ＷＬｄと右側ビット線ＢＬｒとの間に位置するメモリセルＭＣ、すなわち、右下サブアレイ１１ｄｒ中のメモリセルＭＣは、右下メモリセルＭＣｄｒと称される場合がある。

ロウ選択回路１４は、ｙ軸に沿って延び、左上サブアレイ１１ｕｌと右上サブアレイ１１ｕｒの間の領域、及び左下サブアレイ１１ｄｌと右下サブアレイ１１ｄｒの間の領域に位置する。ロウ選択回路１４は、左上サブアレイ１１ｕｌ及び右上サブアレイ１１ｕｒのそれぞれの上端から左上サブアレイ１１ｕｌ及び右上サブアレイ１１ｕｒのそれぞれの下端に亘って延びる。

ロウ選択回路１４は、第１部分１４ｕと第２部分１４ｄからなる。第１部分１４ｕは、ロウ選択回路１４のうちの左上サブアレイ１１ｕｌと右上サブアレイ１１ｕｒの間の領域の部分からなる。第２部分１４ｄは、ロウ選択回路１４のうちの左下サブアレイ１１ｄｌと右下サブアレイ１１ｄｒの間の領域の部分からなる。第１部分１４ｕは上側ロウ選択回路１４ｕと称される場合があり、第２部分１４ｄは下側ロウ選択回路１４ｄと称される場合がある。

上側ロウ選択回路１４ｕは、全ての上側ワード線ＷＬｕと接続されている。上側ロウ選択回路１４ｕは、アドレス信号ＡＤＤを受け取り、上側ワード線ＷＬｕのうちのアドレス信号ＡＤＤにより指定される１つを、後述のセンスアンプＳＡｕｌの第１ノードＮ１に接続する。上側ロウ選択回路１４ｕはまた、上側ワード線ＷＬｕのうちのアドレス信号ＡＤＤにより指定される１つを、後述のセンスアンプＳＡｕｒの第１ノードＮ１に接続する。

下側ロウ選択回路１４ｄは、全ての下側ワード線ＷＬｄと接続されている。下側ロウ選択回路１４ｄは、アドレス信号ＡＤＤを受け取り、下側ワード線ＷＬｄのうちのアドレス信号ＡＤＤにより指定される１つを、後述のセンスアンプＳＡｄｌの第１ノードＮ１に接続する。下側ロウ選択回路１４ｄはまた、下側ワード線ＷＬｄのうちのアドレス信号ＡＤＤにより指定される１つを、後述のセンスアンプＳＡｄｒの第１ノードＮ１に接続する。

カラム選択回路１５は、ｘ軸に沿って延び、左上サブアレイ１１ｕｌと左下サブアレイ１１ｄｌの間の領域、及び右上サブアレイ１１ｕｒと右下サブアレイ１１ｄｒの間の領域に位置する。カラム選択回路１５は、左上サブアレイ１１ｕｌ及び左下サブアレイ１１ｄｌのそれぞれの左端から右上サブアレイ１１ｕｒ及び右下サブアレイ１１ｄｒのそれぞれの右端に亘って延びる。

カラム選択回路１５は、第１部分１５ｌと第２部分１５ｒからなる。第１部分１５ｌは、カラム選択回路１５のうちの左上サブアレイ１１ｕｌと左下サブアレイ１１ｄｌの間の領域の部分からなる。第２部分１５ｒは、カラム選択回路１５のうちの右上サブアレイ１１ｕｒと右下サブアレイ１１ｄｒの間の領域の部分からなる。第１部分１５ｌは左側カラム選択回路１５ｌと称される場合があり、第２部分１５ｒは右側カラム選択回路１５ｒと称される場合がある。

左側カラム選択回路１５ｌは、全ての左側ビット線ＢＬｌと接続されている。左側カラム選択回路１５ｌは、アドレス信号ＡＤＤを受け取り、左側ビット線ＢＬｌのうちのアドレス信号ＡＤＤにより指定される１つを、センスアンプＳＡｕｌの第２ノードＮ２に接続する。左側カラム選択回路１５ｌはまた、左側ビット線ＢＬｌのうちのアドレス信号ＡＤＤにより指定される１つを、センスアンプＳＡｄｌの第２ノードＮ２に接続する。

右側カラム選択回路１５ｒは、全ての右側ビット線ＢＬｒと接続されている。右側カラム選択回路１５ｒは、アドレス信号ＡＤＤを受け取り、右側ビット線ＢＬｒのうちのアドレス信号ＡＤＤにより指定される１つを、センスアンプＳＡｕｒの第２ノードＮ２に接続する。右側カラム選択回路１５ｒはまた、右側ビット線ＢＬｒのうちのアドレス信号ＡＤＤにより指定される１つを、センスアンプＳＡｄｒの第２ノードＮ２に接続する。

センスアンプＳＡ（センスアンプＳＡｕｌ、センスアンプＳＡｕｒ、センスアンプＳＡｄｌ、及びセンスアンプＳＡｄｒ）は、読出し回路１７に含まれ、読出し回路１７の動作の少なくとも一部を担う。センスアンプＳＡｕｌ、ＳＡｕｒ、ＳＡｄｌ、及びセンスアンプＳＡｄｒは、それぞれ、左上センスアンプＳＡｕｌ、右上センスアンプＳＡｕｒ、左下センスアンプＳＡｄｌ、及び右下センスアンプＳＡｄｒと称される場合がある。

左上センスアンプＳＡｕｌの第１ノードＮ１及び第２ノードＮ２は、それぞれ、第１ノードＮ１ｕｌ及び第２ノードＮ２ｕｌと称される場合がある。右上センスアンプＳＡｕｒの第１ノードＮ１及び第２ノードＮ２は、それぞれ、第１ノードＮ１ｕｒ及び第２ノードＮ２ｕｒと称される場合がある。左下センスアンプＳＡｄｌの第１ノードＮ１及び第２ノードＮ２は、それぞれ、第１ノードＮ１ｄｌ及び第２ノードＮ２ｄｌと称される場合がある。右下センスアンプＳＡｄｒの第１ノードＮ１及び第２ノードＮ２は、それぞれ、第１ノードＮ１ｄｒ及び第２ノードＮ２ｄｒと称される場合がある。

左上センスアンプＳＡｕｌの第１ノードＮ１ｕｌは、上側ロウ選択回路１４ｕと接続されている。左上センスアンプＳＡｕｌの第１ノードＮ１ｕｌは、上記のように、上側ロウ選択回路１４ｕによって、上側ワード線ＷＬｕのうちの１つと接続されることが可能である。

左上センスアンプＳＡｕｌの第２ノードＮ２ｕｌは、左側カラム選択回路１５ｌと接続されている。左上センスアンプＳＡｕｌの第２ノードＮ２ｕｌは、上記のように、左側カラム選択回路１５ｌによって、左側ビット線ＢＬｌのうちの１つと接続されることが可能である。

左上センスアンプＳＡｕｌは、第２ノードＮ２ｕｌにおいて左上センスアンプＳＡｕｌ中の或る高電位（例えば電源電位）のノードと接続されており、第１ノードＮ１ｕｌにおいて、左上センスアンプＳＡｕｌ中の或る低電位（例えば接地電位）のノードと接続されている。第２ノードＮ２ｕｌの電位は第１ノードＮ１ｕｌの電位より低い。左上センスアンプＳＡｕｌは、第２ノードＮ２ｕｌから電流を供給できるとともに、当該電流を第１ノードＮ１ｕｌにおいて引くことができるように構成されている。さらに、左上センスアンプＳＡｕｌは、左上センスアンプＳＡｕｌと接続されている読出し対象のメモリセルＭＣ（以下、選択メモリセルＭＣＳと称される場合がある）に保持されるデータを割り出すことができる。すなわち、左上センスアンプＳＡｕｌは、参照電圧Ｖｒｅｆを受け取り、左上センスアンプＳＡｕｌ中で選択メモリセルＭＣＳの抵抗状態に基づく電圧が表れるノード（以下、センスノードＳＥＮと称される場合がある）との電圧を比較できる。左上センスアンプＳＡｕｌは、第１ノードＮ１ｕｌと第２ノードＮ２ｕｌの間に選択メモリセルＭＣＳが接続されている間に動作することにより、比較される２つの電圧のいずれが高いかに基づいて、選択メモリセルＭＣＳの状態に基づく電圧を出力できる。

右上センスアンプＳＡｕｒの第１ノードＮ１ｕｒは、上側ロウ選択回路１４ｕと接続されている。右上センスアンプＳＡｕｒの第１ノードＮ１ｕｒは、上記のように、上側ロウ選択回路１４ｕによって、上側ワード線ＷＬｕのうちの１つと接続されることが可能である。

右上センスアンプＳＡｕｒの第２ノードＮ２ｕｒは、右側カラム選択回路１５ｒと接続されている。右上センスアンプＳＡｕｒの第２ノードＮ２ｕｒは、上記のように、右側カラム選択回路１５ｒによって、右側ビット線ＢＬｒのうちの１つと接続されることが可能である。

右上センスアンプＳＡｕｒは、第２ノードＮ２ｕｒにおいて右上センスアンプＳＡｕｒ中の或る高電位（例えば電源電位）のノードと接続されており、第１ノードＮ１ｕｒにおいて、右上センスアンプＳＡｕｒ中の或る低電位（例えば接地電位）のノードと接続されている。第２ノードＮ２ｕｒの電位は第１ノードＮ１ｕｒの電位より低い。右上センスアンプＳＡｕｒは、第２ノードＮ２ｕｒから電流を供給できるとともに、当該電流を第１ノードＮ１ｕｒにおいて引くことができるように構成されている。さらに、右上センスアンプＳＡｕｒは、右上センスアンプＳＡｕｒと接続されている選択メモリセルＭＣＳに保持されるデータを割り出すことができる。すなわち、右上センスアンプＳＡｕｒは、参照電圧Ｖｒｅｆを受け取り、右上センスアンプＳＡｕｒのセンスノードＳＥＮとの電圧を比較できる。右上センスアンプＳＡｕｒは、第１ノードＮ１ｕｒと第２ノードＮ２ｕｒの間に選択メモリセルＭＣＳが接続されている間に動作することにより、比較される２つの電圧のいずれが高いかに基づいて、選択メモリセルＭＣＳの状態に基づく電圧を出力できる。

左下センスアンプＳＡｄｌの第１ノードＮ１ｄｌは、下側ロウ選択回路１４ｄと接続されている。左下センスアンプＳＡｄｌの第１ノードＮ１ｄｌは、上記のように、下側ロウ選択回路１４ｄによって、下側ワード線ＷＬｄのうちの１つと接続されることが可能である。

左下センスアンプＳＡｄｌの第２ノードＮ２ｄｌは、左側カラム選択回路１５ｌと接続されている。左下センスアンプＳＡｄｌの第２ノードＮ２ｄｌは、上記のように、左側カラム選択回路１５ｌによって、左側ビット線ＢＬｌのうちの１つと接続されることが可能である。

左下センスアンプＳＡｄｌは、第１ノードＮ１ｄｌにおいて左下センスアンプＳＡｄｌ中の或る高電位（例えば電源電位）のノードと接続されており、第２ノードＮ２ｄｌにおいて、左下センスアンプＳＡｄｌ中の或る低電位（例えば接地電位）のノードと接続されている。第１ノードＮ１ｄｌの電位は第２ノードＮ２ｄｌの電位より低い。左下センスアンプＳＡｄｌは、第１ノードＮ１ｄｌから電流を供給できるとともに、当該電流を第２ノードＮ２ｄｌにおいて引くことができるように構成されている。さらに、左下センスアンプＳＡｄｌは、左下センスアンプＳＡｄｌと接続されている選択メモリセルＭＣＳに保持されるデータを割り出すことができる。すなわち、左下センスアンプＳＡｄｌは、参照電圧Ｖｒｅｆを受け取り、左下センスアンプＳＡｄｌのセンスノードＳＥＮとの電圧を比較できる。左下センスアンプＳＡｄｌは、第１ノードＮ１ｄｌと第２ノードＮ２ｄｌの間に選択メモリセルＭＣＳが接続されている間に動作することにより、比較される２つの電圧のいずれが高いかに基づいて、選択メモリセルＭＣＳの状態に基づく電圧を出力できる。

右下センスアンプＳＡｄｒの第１ノードＮ１ｄｒは、下側ロウ選択回路１４ｄと接続されている。右下センスアンプＳＡｄｒの第１ノードＮ１ｄｒは、上記のように、下側ロウ選択回路１４ｄによって、下側ワード線ＷＬｄのうちの１つと接続されることが可能である。

右下センスアンプＳＡｄｒの第２ノードＮ２ｄｒは、右側カラム選択回路１５ｒと接続されている。右下センスアンプＳＡｄｒの第２ノードＮ２ｄｒは、上記のように、右側カラム選択回路１５ｒによって、右側ビット線ＢＬｒのうちの１つと接続されることが可能である。

右下センスアンプＳＡｄｒは、第１ノードＮ１ｄｒにおいて右下センスアンプＳＡｄｒ中の或る高電位（例えば電源電位）のノードと接続されており、第２ノードＮ２ｄｒにおいて、右下センスアンプＳＡｄｒ中の或る低電位（例えば接地電位）のノードと接続されている。第１ノードＮ１ｄｒの電位は第２ノードＮ２ｄｒの電位より低い。右下センスアンプＳＡｄｒは、第１ノードＮ１ｄｒから電流を供給できるとともに、当該電流を第２ノードＮ２ｄｒにおいて引くことができるように構成されている。さらに、右下センスアンプＳＡｄｒは、右下センスアンプＳＡｄｒと接続されている選択メモリセルＭＣＳに保持されるデータを割り出すことができる。すなわち、右下センスアンプＳＡｄｒは、参照電圧Ｖｒｅｆを受け取り、右下センスアンプＳＡｄｒのセンスノードＳＥＮとの電圧を比較できる。右下センスアンプＳＡｄｒは、第１ノードＮ１ｄｒと第２ノードＮ２ｄｒの間に選択メモリセルＭＣＳが接続されている間に動作することにより、比較される２つの電圧のいずれが高いかに基づいて、選択メモリセルＭＣＳの状態に基づく電圧を出力できる。

１．１．３．１．ロウ選択回路及びカラム選択回路の詳細
図７は、第１実施形態のロウ選択回路１４及びカラム選択回路１５の要素及び接続の一例を示す。

図７に示されるように、上側ロウ選択回路１４ｕは、複数のローカルロウスイッチＴＬＹｕ、ローカルワード線ＬＷＬｕ、グローバルロウスイッチＴＧＹｕ、及びグローバルワード線ＧＷＬｕを含む。各ローカルロウスイッチＴＬＹｕは、１つの上側ワード線ＷＬｕとローカルワード線ＬＷＬｕとの間に接続されている。各ローカルロウスイッチＴＬＹｕは、制御端子において、ロウ選択回路１４中の図示せぬ別の要素から、当該ローカルロウスイッチＴＬＹｕにとって固有の制御信号ＬＹｕ（ＬＹｕ１、ＬＹｕ２、…、又はＬＹｕｔ（ｔは自然数））を受け取り、制御信号ＬＹｕに基づいてオン又はオフする。各ローカルロウスイッチＴＬＹｕは、ｎ型のＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）であることが可能であり、ゲート端子において制御信号ＬＹｕを受け取る。上側ロウ選択回路１４ｕは、複数のローカルロウスイッチＴＬＹｕのうちのアドレス信号ＡＤＤによって指定される１つのローカルロウスイッチＴＬＹｕに供給される制御信号ＬＹｕのみを、選択を指定するレベル（例えばハイレベル）にする。この結果、複数のローカルロウスイッチＴＬＹｕのうち、選択を指定するレベルの制御信号ＬＹｕを受け取っているローカルロウスイッチＴＬＹｕのみがオンする。

複数のローカルロウスイッチＴＬＹｕのうちの１つのオンによって、当該ローカルロウスイッチＴＬＹｕと接続されている上側ワード線ＷＬｕが、当該ローカルロウスイッチＴＬＹｕを介してローカルワード線ＬＷＬｕと接続される。

ローカルワード線ＬＷＬｕは、グローバルロウスイッチＴＧＹｕを介して、グローバルワード線ＧＷＬｕと接続されている。グローバルロウスイッチＴＧＹｕは、制御端子においてロウ選択回路１４中の図示せぬ別の要素から制御信号ＧＹを受け取り、制御信号ＧＹに基づいてオン又はオフする。グローバルロウスイッチＴＧＹｕは、ｎ型のＭＯＳＦＥＴであることが可能であり、ゲート端子において制御信号ＧＹを受け取る。

下側ロウ選択回路１４ｄは、複数のローカルロウスイッチＴＬＹｄ、ローカルワード線ＬＷＬｄ、グローバルロウスイッチＴＧＹｄ、及びグローバルワード線ＧＷＬｄを含む。各ローカルロウスイッチＴＬＹｄは、１つの下側ワード線ＷＬｄとローカルワード線ＬＷＬｄとの間に接続されている。各ローカルロウスイッチＴＬＹｄは、制御端子において、ロウ選択回路１４中の図示せぬ別の要素から、当該ローカルロウスイッチＴＬＹｄにとって固有の制御信号ＬＹｄ（ＬＹｄ１、ＬＹｄ２、…、又はＬＹｄｓ（ｓは自然数））を受け取り、制御信号ＬＹｄに基づいてオン又はオフする。各ローカルロウスイッチＴＬＹｄは、ｎ型のＭＯＳＦＥＴであることが可能であり、ゲート端子において制御信号ＬＹｄを受け取る。下側ロウ選択回路１４ｄは、複数のローカルロウスイッチＴＬＹｄのうちのアドレス信号ＡＤＤによって指定される１つのローカルロウスイッチＴＬＹｄに供給される制御信号ＬＹｄのみを、選択を指定するレベル（例えばハイレベル）にする。この結果、複数のローカルロウスイッチＴＬＹｄのうち、選択を指定するレベルの制御信号ＬＹｄを受け取っているローカルロウスイッチＴＬＹｄのみがオンする。

複数のローカルロウスイッチＴＬＹｄのうちの１つのオンによって、当該ローカルロウスイッチＴＬＹｄと接続されている下側ワード線ＷＬｄが、当該ローカルロウスイッチＴＬＹｄを介してローカルワード線ＬＷＬｄと接続される。

ローカルワード線ＬＷＬｄは、グローバルロウスイッチＴＧＹｄを介して、グローバルワード線ＧＷＬｄと接続されている。グローバルロウスイッチＴＧＹｄは、制御端子においてロウ選択回路１４中の図示せぬ別の要素から制御信号ＧＹを受け取り、制御信号ＧＹに基づいてオン又はオフする。グローバルロウスイッチＴＧＹｄは、ｎ型のＭＯＳＦＥＴであることが可能であり、ゲート端子において制御信号ＧＹを受け取る。

左側カラム選択回路１５ｌは、複数のローカルカラムスイッチＴＬＸｌ、ローカルビット線ＬＢＬｌ、グローバルカラムスイッチＴＧＸｌ、及びグローバルビット線ＧＢＬｌを含む。各ローカルカラムスイッチＴＬＸｌは、１つの左側ビット線ＢＬｌとローカルビット線ＬＢＬｌとの間に接続されている。各ローカルカラムスイッチＴＬＸｌは、制御端子において、カラム選択回路１５中の図示せぬ別の要素から、当該ローカルカラムスイッチＴＬＸｌにとって固有の制御信号ＬＹｌ（ＬＹｌ１、ＬＹｌ２、…、又はＬＹＬｐ（ｐは自然数））を受け取り、制御信号ＬＹｌに基づいてオン又はオフする。各ローカルカラムスイッチＴＬＸｌは、ｎ型のＭＯＳＦＥＴであることが可能であり、ゲート端子において制御信号ＬＹｌを受け取る。左側カラム選択回路１５ｌは、複数のローカルカラムスイッチＴＬＸｌのうちのアドレス信号ＡＤＤによって指定される１つのローカルカラムスイッチＴＬＸｌに供給される制御信号ＬＹｌのみを、選択を指定するレベル（例えばハイレベル）にする。この結果、複数のローカルカラムスイッチＴＬＸｌのうち、選択を指定するレベルの制御信号ＬＹｌを受け取っているローカルカラムスイッチＴＬＸｌのみがオンする。

複数のローカルカラムスイッチＴＬＸｌのうちの１つのオンによって、当該ローカルカラムスイッチＴＬＸｌと接続されている左側ビット線ＢＬｌが、当該ローカルカラムスイッチＴＬＸｌを介してローカルビット線ＬＢＬｌと接続される。

ローカルビット線ＬＢＬｌは、グローバルカラムスイッチＴＧＸｌを介して、グローバルビット線ＧＢＬｌと接続されている。グローバルカラムスイッチＴＧＸｌは、制御端子においてカラム選択回路１５中の図示せぬ別の要素から制御信号ＧＸを受け取り、制御信号ＧＸに基づいてオン又はオフする。グローバルカラムスイッチＴＧＸｌは、ｎ型のＭＯＳＦＥＴであることが可能であり、ゲート端子において制御信号ＧＸを受け取る。

右側カラム選択回路１５ｒは、複数のローカルカラムスイッチＴＬＸｒ、ローカルビット線ＬＢＬｒ、グローバルカラムスイッチＴＧＸｒ、及びグローバルビット線ＧＢＬｒを含む。各ローカルカラムスイッチＴＬＸｒは、１つの右側ビット線ＢＬｒとローカルビット線ＬＢＬｒとの間に接続されている。各ローカルカラムスイッチＴＬＸｒは、制御端子において、カラム選択回路１５中の図示せぬ別の要素から、当該ローカルカラムスイッチＴＬＸｒにとって固有の制御信号ＬＹｒ（ＬＹｒ１、ＬＹｒ２、…、又はＬＹｒｑ（ｑは自然数））を受け取り、制御信号ＬＹｒに基づいてオン又はオフする。各ローカルカラムスイッチＴＬＸｒは、ｎ型のＭＯＳＦＥＴであることが可能であり、ゲート端子において制御信号ＬＹｒを受け取る。右側カラム選択回路１５ｒは、複数のローカルカラムスイッチＴＬＸｒのうちのアドレス信号ＡＤＤによって指定される１つのローカルカラムスイッチＴＬＸｒに供給される制御信号ＬＹｒのみを、選択を指定するレベル（例えばハイレベル）にする。この結果、複数のローカルカラムスイッチＴＬＸｒのうち、選択を指定するレベルの制御信号ＬＹｒを受け取っているローカルカラムスイッチＴＬＸｒのみがオンする。

複数のローカルカラムスイッチＴＬＸｒのうちの１つのオンによって、当該ローカルカラムスイッチＴＬＸｒと接続されている右側ビット線ＢＬｒが、当該ローカルカラムスイッチＴＬＸｒを介してローカルビット線ＬＢＬｒと接続される。

ローカルビット線ＬＢＬｒは、グローバルカラムスイッチＴＧＸｒを介して、グローバルビット線ＧＢＬｒと接続されている。グローバルカラムスイッチＴＧＸｒは、制御端子においてカラム選択回路１５中の図示せぬ別の要素から制御信号ＧＸを受け取り、制御信号ＧＸに基づいてオン又はオフする。グローバルカラムスイッチＴＧＸｒは、ｎ型のＭＯＳＦＥＴであることが可能であり、ゲート端子において制御信号ＧＸを受け取る。

１．１．３．２．センスアンプの詳細
左上センスアンプＳＡｕｌ及び右上センスアンプＳＡｕｒの各々は、上記のように、自身の第２ノードＮ２から電流を供給し、当該電流を自身の第１ノードＮ１において引き、センスノードＳＥＮの電圧と参照電圧Ｖｒｅｆとに基づいて、読出しデータを割り出すことができる限り、どのような要素及び接続を有していてもよい。同様に、左下センスアンプＳＡｄｌ及び右下センスアンプＳＡｄｒの各々は、自身の第１ノードＮ１から電流を供給し、当該電流を自身の第２ノードＮ２において引き、センスノードＳＥＮの電圧と参照電圧Ｖｒｅｆとに基づいて、読出しデータを割り出すことができる限り、どのような要素及び接続を有していてもよい。

以下に、いくつかの具体的な例が記述される。しかしながら、左上センスアンプＳＡｕｌ、右上センスアンプＳＡｕｒ、左下センスアンプＳＡｄｌ、及び右下センスアンプＳＡｄｒの詳細によって、第１実施形態は限定されない。

１．１．３．２．１．第１例
図８は、第１実施形態の左上センスアンプＳＡｕｌ及び右上センスアンプＳＡｕｒの要素及び接続の第１例を示す。図８に示されるように、左上センスアンプＳＡｕｌ及び右上センスアンプＳＡｕｒの各々は、ｐ型のＭＯＳＦＥＴＴＰ１１、ｎ型のＭＯＳＦＥＴＴＮ１１及びＴＮ１２、並びにオペアンプＯＰ１を含む。

トランジスタＴＰ１１は、第１端（ソース及びドレインの一方）において、電源電位（例えばＶｄｄ）のノードと接続されており、第２端（ソース及びドレインの他方）において自身のゲート及びトランジスタＴＮ１１の第１端と接続されている。トランジスタＴＰ１１のゲートは、センスノードＳＥＮとして機能し、オペアンプＯＰ１の非反転入力端子と接続されている。

オペアンプＯＰ１は、反転入力端子において参照電圧Ｖｒｅｆを受ける。オペアンプＯＰ１の出力は、読出し回路１７中のデータラッチによって受け取られる。

トランジスタＴＮ１１の第２端は、左上センスアンプＳＡｕｌにおいては第２ノードＮ２ｕｌと接続されており、右上センスアンプＳＡｕｒにおいては第２ノードＮ２ｕｒと接続されている。トランジスタＴＮ１１のゲートは、イネーブル信号ＥＮを受け取る。イネーブル信号ＥＮは、例えば、制御回路１３から供給される。

トランジスタＴＮ１２の第１端は、左上センスアンプＳＡｕｌにおいては第１ノードＮ１ｕｌと接続されており、右上センスアンプＳＡｕｒにおいては第１ノードＮ１ｕｒと接続されている。トランジスタＴＮ１２の第２端は、共通電位（例えば、接地電位Ｖｓｓ）のノードと接続されている。トランジスタＴＮ１２のゲートは、イネーブル信号ＥＮを受け取る。

図９は、第１実施形態の左下センスアンプＳＡｄｌ及び右下センスアンプＳＡｄｒの要素及び接続の第１例を示す。図９に示されるように、左下センスアンプＳＡｄｌ及び右下センスアンプＳＡｄｒの各々は、ｐ型のＭＯＳＦＥＴＴＰ２１、ｎ型のＭＯＳＦＥＴＴＮ２１及びＴＮ２２、並びにオペアンプＯＰ２を含む。

トランジスタＴＰ２１は、第１端において、電源電位のノードと接続されており、第２端において自身のゲート及びトランジスタＴＮ２１の第１端と接続されている。トランジスタＴＰ２１のゲートは、センスノードＳＥＮとして機能し、オペアンプＯＰ２の非反転入力端子と接続されている。

オペアンプＯＰ２は、反転入力端子において参照電圧Ｖｒｅｆを受ける。オペアンプＯＰ２の出力は、読出し回路１７中のデータラッチによって受け取られる。

トランジスタＴＮ２１の第２端は、左下センスアンプＳＡｄｌにおいては第１ノードＮ１ｄｌと接続されており、右下センスアンプＳＡｄｒにおいては第１ノードＮ１ｄｒと接続されている。トランジスタＴＮ２１のゲートは、イネーブル信号ＥＮを受け取る。

トランジスタＴＮ２２の第１端は、左下センスアンプＳＡｄｌにおいては第２ノードＮ２ｄｌと接続されており、右下センスアンプＳＡｄｒにおいては第２ノードＮ２ｄｒと接続されている。トランジスタＴＮ２２の第２端は、接地電位のノードと接続されている。トランジスタＴＮ２２のゲートは、イネーブル信号ＥＮを受け取る。

１．１．３．２．２．第２例
図１０は、第１実施形態の左下センスアンプＳＡｄｌ及び右下センスアンプＳＡｄｒの要素及び接続の第２例を示す。図１０に示されるように、左下センスアンプＳＡｄｌ及び右下センスアンプＳＡｄｒの各々は、ｎ型のＭＯＳＦＥＴＴＮ３１、ｐ型のＭＯＳＦＥＴＴＰ３１及びＴＰ３２、並びにオペアンプＯＰ３を含む。

トランジスタＴＰ３１は、第１端において、電源電位のノードと接続されている。トランジスタＴＰ３１の第２端は、左下センスアンプＳＡｄｌにおいては第１ノードＮ１ｄｌと接続されており、右下センスアンプＳＡｄｒにおいては第１ノードＮ１ｄｒと接続されている。トランジスタＴＰ３１のゲートは、イネーブル信号￣ＥＮを受け取る。符号「￣」は、「￣」を付された信号が、「￣」無しの信号の論理の反転の論理を有することを示す。

トランジスタＴＮ３１は、第１端において、左下センスアンプＳＡｄｌにおいては第２ノードＮ２ｄｌと接続されており、右下センスアンプＳＡｄｒにおいては第２ノードＮ２ｄｒと接続されている。トランジスタＴＮ３１は、第１端において、自身のゲートと接続されている。トランジスタＴＮ３１のゲートは、センスノードＳＥＮとして機能し、オペアンプＯＰ３の非反転入力端子と接続されている。オペアンプＯＰ３は、反転入力端子において参照電圧Ｖｒｅｆを受ける。オペアンプＯＰ３の出力は、読出し回路１７中のデータラッチによって受け取られる。

トランジスタＴＮ３１の第２端は、トランジスタＴＰ３２の第１端と接続されている。トランジスタＴＰ３２は、第２端において、接地電位のノードと接続されており、ゲートにおいて、イネーブル信号￣ＥＮを受け取る。

１．２．動作
図１１は、第１実施形態の記憶装置１のデータ読出しの間の一状態を示す。図１１は、図６と同じ要素及び範囲を示し、図６と同様にレイアウトも表現している。

記憶装置１は、左上メモリセルＭＣｕｌのうちの或る選択左上メモリセルＭＣｕｌＳ及び右下メモリセルＭＣｄｒのうちの或る選択右下メモリセルＭＣｄｒＳに並行して、又は、右上メモリセルＭＣｕｒのうちの或る選択右上メモリセルＭＣｕｒＳ及び左下メモリセルＭＣｄｌのうちの或る選択左下メモリセルＭＣｄｌＳに並行して、データ読出しを行う。図１１は、選択左上メモリセルＭＣｕｌＳ及び選択右下メモリセルＭＣｄｒＳからのデータの読出しの例に関する。図１１は、選択左上メモリセルＭＣｕｌＳ及び選択右下メモリセルＭＣｄｒＳからのデータの読出しに関与する要素のみを示す。

選択左上メモリセルＭＣｕｌＳと接続されている上側ワード線ＷＬｕが、当該上側ワード線ＷＬｕと接続されているローカルロウスイッチＴＬＹｕ（図示せず）がオンされることにより、ローカルワード線ＬＷＬｕと接続される。さらに、グローバルロウスイッチＴＧＹｕ（図示せず）がオンされることにより、ローカルワード線ＬＷＬｕが左上センスアンプＳＡｕｌの第１ノードＮ１ｕｌと接続される。以下、選択左上メモリセルＭＣｕｌＳと接続されている上側ワード線ＷＬｕは、選択上側ワード線ＷＬｕＳと称される場合がある。

選択左上メモリセルＭＣｕｌＳと接続されている左側ビット線ＢＬｌが、当該左側ビット線ＢＬｌと接続されているローカルカラムスイッチＴＬＸｌ（図示せず）がオンされることにより、ローカルビット線ＬＢＬｌと接続される。さらに、グローバルカラムスイッチＴＧＸｌ（図示せず）がオンされることにより、ローカルビット線ＬＢＬｌが左上センスアンプＳＡｕｌの第２ノードＮ２ｕｌと接続される。以下、選択左上メモリセルＭＣｕｌＳと接続されている左側ビット線ＢＬｌは、選択左側ビット線ＢＬｌＳと称される場合がある。

このように、或る選択左上メモリセルＭＣｕｌＳが、当該選択左上メモリセルＭＣｕｌＳと接続されているとともにオンされているローカルロウスイッチＴＬＹｕ及びローカルカラムスイッチＴＬＸｌを介して、左上センスアンプＳＡｕｌの第１ノードＮ１ｕｌ及び第２ノードＮ２ｕｌと接続されている状態は、左上メモリセル選択状態と称される場合がある。

また、選択右下メモリセルＭＣｄｒＳと接続されている下側ワード線ＷＬｄが、当該下側ワード線ＷＬｄと接続されているローカルロウスイッチＴＬＹｄ（図示せず）がオンされることにより、ローカルワード線ＬＷＬｄと接続される。さらに、グローバルロウスイッチＴＧＹｄ（図示せず）がオンされることにより、ローカルワード線ＬＷＬｄが右下センスアンプＳＡｄｒの第１ノードＮ１ｄｒと接続される。以下、選択右下メモリセルＭＣｄｒＳと接続されている下側ワード線ＷＬｄは、選択下側ワード線ＷＬｄＳと称される場合がある。

選択右下メモリセルＭＣｄｒＳと接続されている右側ビット線ＢＬｒが、当該右側ビット線ＢＬｒと接続されているローカルカラムスイッチＴＬＸｒ（図示せず）がオンされることにより、ローカルビット線ＬＢＬｒと接続される。さらに、グローバルカラムスイッチＴＧＸｒ（図示せず）がオンされることにより、ローカルビット線ＬＢＬｒが右下センスアンプＳＡｄｒの第２ノードＮ２ｄｒと接続される。以下、選択右下メモリセルＭＣｄｒＳと接続されている右側ビット線ＢＬｒは、選択右側ビット線ＢＬｒＳと称される場合がある。

このように、或る選択右下メモリセルＭＣｄｒＳが、当該選択右下メモリセルＭＣｄｒＳと接続されているとともにオンされているローカルロウスイッチＴＬＹｄ及びローカルカラムスイッチＴＬＸｒを介して、右下センスアンプＳＡｄｒの第１ノードＮ１ｄｒ及び第２ノードＮ２ｄｒと接続されている状態は、右下メモリセル選択状態と称される場合がある。

ローカルロウスイッチＴＬＹｕ、ローカルロウスイッチＴＬＹｄ、ローカルカラムスイッチＴＬＸｌ、及びローカルカラムスイッチＴＬＸｒのうち、左上メモリセル選択状態及び左上メモリセル選択状態のいずれの形成にも寄与しないものは、左上メモリセル選択状態及び右下メモリセル選択状態の間、オフに維持される。

このように、左上メモリセル選択状態及び右下メモリセル選択状態がともに形成されている状態で、左上センスアンプＳＡｕｌ及び右下センスアンプＳＡｄｒのイネーブル信号ＥＮがハイレベルとされる。これにより、左上センスアンプＳＡｕｌ及び右下センスアンプＳＡｄｒがイネーブルとされ、選択左上メモリセルＭＣｕｌＳ及び選択右下メモリセルＭＣｄｒＳからのデータ読出しが開始する。

データ読出しの開始に伴い、左上サブアレイ１１ｕｌでは、選択左側ビット線ＢＬｌＳが左上センスアンプＳＡｕｌを介して電源電位のノードと接続され、選択上側ワード線ＷＬｕＳが左上センスアンプＳＡｕｌを介して接地電位のノードと接続される。このため、選択左上メモリセルＭＣｕｌＳを、選択左側ビット線ＢＬｌＳから選択上側ワード線ＷＬｕＳに向かって読出し電流Ｉｒｕｌが流れる。読出し電流Ｉｒｕｌは、選択左上メモリセルＭＣｕｌＳの抵抗状態に基づく大きさを有し、読出し電流Ｉｒｕｌは左上センスアンプＳＡｕｌ中のセンスノードＳＥＮの電圧、すなわちオペアンプＯＰ１の非反転入力端子の電圧を左右する。左上センスアンプＳＡｕｌは、自身のオペアンプＯＰ１の非反転入力端子の電圧に基づく電圧を出力する。こうして出力された電圧は、選択左上メモリセルＭＣｕｌＳの抵抗状態を反映しており、選択左上メモリセルＭＣｕｌＳからの読出しデータである。

データ読出しの開始に伴い、右下サブアレイ１１ｄｒでは、選択下側ワード線ＷＬｄＳが右下センスアンプＳＡｄｒを介して電源電位のノードと接続され、選択右側ビット線ＢＬｒＳが右下センスアンプＳＡｄｒを介して接地電位のノードと接続される。このため、選択右下メモリセルＭＣｄｒＳを、選択下側ワード線ＷＬｄＳから選択右側ビット線ＢＬｒＳに向かって読出し電流Ｉｒｄｒが流れる。読出し電流Ｉｒｄｒは、選択右下メモリセルＭＣｄｒＳの抵抗状態に基づく大きさを有し、読出し電流Ｉｒｄｒは右下センスアンプＳＡｄｒ中のセンスノードＳＥＮの電圧、すなわちオペアンプＯＰ２の非反転入力端子の電圧を左右する。右下センスアンプＳＡｄｒは、自身のオペアンプＯＰ２の非反転入力端子の電圧に基づく電圧を出力する。こうして出力された電圧は、選択右下メモリセルＭＣｄｒＳの抵抗状態を反映しており、選択右下メモリセルＭＣｄｒＳからの読出しデータである。

以上のような、選択左上メモリセルＭＣｕｌＳからのデータ読出しと、選択右下メモリセルＭＣｄｒＳからのデータ読出しが、並行して起こることが可能である。

図１２は、第１実施形態の記憶装置の一状態を示す。具体的には、図１２は、図１１と同じ左上メモリセル選択状態かつ右下メモリセル選択状態での図１１に示されないいくつかの要素について示す。以下、ワード線ＷＬ及びビット線ＢＬのうち、センスアンプＳＡを介して電源電位のノードと接続されているものは、ハイ（Ｈ）レベルにあると称される。また、ワード線ＷＬ及びビット線ＢＬのうち、センスアンプＳＡを介して接地電位のノードと接続されているものは、ロー（Ｌ）レベルにあると称される。

図１２に示されるように、左上メモリセル選択状態の形成のために選択左側ビット線ＢＬｌＳにハイレベルの電圧が印加され、右下メモリセル選択状態の形成のために選択下側ワード線ＷＬｄＳにハイレベルの電圧が印加される。ハイレベルの選択左側ビット線ＢＬｌＳによって、選択左側ビット線ＢＬｌＳと接続されている左下メモリセルＭＣｄｌ（以下、非選択左下メモリセルＭＣｄｌｈと称される場合がある）の第２ノードにハイレベルの電圧が印加される。しかしながら、非選択左下メモリセルＭＣｄｌｈの第１ノードには、ハイレベルの選択下側ワード線ＷＬｄＳによるハイレベルの電圧が印加される。すなわち、非選択左下メモリセルＭＣｄｌｈの両端には、同じ電圧が印加される。このため、非選択左下メモリセルＭＣｄｌｈを読出し電流は全く又はほとんど流れず、非選択左下メモリセルＭＣｄｌｈに対するデータ読出しは起こらない。すなわち、非選択左下メモリセルＭＣｄｌｈの抵抗状態が、選択左上メモリセルＭＣｕｌＳ及び選択右下メモリセルＭＣｄｒＳのデータ読出しに干渉することは抑制されている。

同様に、左上メモリセル選択状態の形成のために選択上側ワード線ＷＬｕＳにローレベルの電圧が印加され、右下メモリセル選択状態の形成のために選択右側ビット線ＢＬｒＳにローレベルの電圧が印加される。ローレベルの選択上側ワード線ＷＬｕＳによって、選択左側ビット線ＢＬｌＳと接続されている右上メモリセルＭＣｕｒ（以下、非選択右上メモリセルＭＣｕｒｈと称される場合がある）の第１ノードにローレベルの電圧が印加される。しかしながら、非選択右上メモリセルＭＣｕｒｈの第２ノードには、ローレベルの選択右側ビット線ＢＬｒＳによるローレベルの電圧が印加される。すなわち、非選択右上メモリセルＭＣｕｒｈの両端には、同じ電圧が印加される。このため、非選択右上メモリセルＭＣｕｒｈを読出し電流は全く又はほとんど流れず、非選択右上メモリセルＭＣｕｒｈに対するデータ読出しは起こらない。すなわち、非選択右上メモリセルＭＣｕｒｈの抵抗状態が、選択左上メモリセルＭＣｕｌＳ及び選択右下メモリセルＭＣｄｒＳのデータ読出しに干渉することは抑制されている。

右上メモリセルＭＣｕｒのうちの或る選択右上メモリセルＭＣｕｒＳ及び左下メモリセルＭＣｄｌのうちの或る選択左下メモリセルＭＣｄｌＳからの並行したデータ読出しについては、選択左上メモリセルＭＣｕｌＳ及び選択右下メモリセルＭＣｄｒＳからのデータの読出しと同じ原理により、同様にして行われる。概要は以下の通りである。

図１３は、第１実施形態の記憶装置１のデータ読出しの間の一状態を示す。図１３は、図６と同じ要素及び範囲を示し、図６と同様にレイアウトも表現している。図１３は、選択右上メモリセルＭＣｕｒＳ及び選択左下メモリセルＭＣｄｌＳからのデータの読出しの例に関する。図１３は、選択右上メモリセルＭＣｕｒＳ及び選択左下メモリセルＭＣｄｌＳからのデータの読出しに関与する要素のみを示す。

或る選択右上メモリセルＭＣｕｒＳが、当該選択右上メモリセルＭＣｕｒＳと接続されているとともにオンされているローカルロウスイッチＴＬＹｕ（図示せず）及びローカルカラムスイッチＴＬＸｒ（図示せず）を介して、右上センスアンプＳＡｕｒの第１ノードＮ１ｕｒ及び第２ノードＮ２ｕｒと接続される。こうして、右上メモリセル選択状態が形成される。

また、或る選択左下メモリセルＭＣｄｌＳが、当該選択左下メモリセルＭＣｄｌＳと接続されているとともにオンされているローカルロウスイッチＴＬＹｄ（図示せず）及びローカルカラムスイッチＴＬＸｌ（図示せず）を介して、左下センスアンプＳＡｄｌの第１ノードＮ１ｄｌ及び第２ノードＮ２ｄｌと接続される。こうして、左下メモリセル選択状態が形成される。

右上メモリセル選択状態及び左下メモリセル選択状態がともに形成されている状態で、右上センスアンプＳＡｕｒ及び左下センスアンプＳＡｄｌのイネーブル信号ＥＮがハイレベルとされる。これにより、右上センスアンプＳＡｕｒ及び左下センスアンプＳＡｄｌがイネーブルとされる。

右上サブアレイ１１ｕｒでは、選択右側ビット線ＢＬｒＳが右上センスアンプＳＡｕｒを介して電源電位のノードと接続され、選択上側ワード線ＷＬｕＳが右上センスアンプＳＡｕｒを介して接地電位のノードと接続される。このため、選択右上メモリセルＭＣｕｒＳを、選択右側ビット線ＢＬｒＳから選択上側ワード線ＷＬｕＳに向かって読出し電流Ｉｒｕｒが流れる。こうして、右上センスアンプＳＡｕｒによって、選択右上メモリセルＭＣｕｒＳからの読出しデータが得られる。

左下サブアレイ１１ｄｌでは、選択下側ワード線ＷＬｄＳが左下センスアンプＳＡｄｌを介して電源電位のノードと接続され、選択左側ビット線ＢＬｌＳが左下センスアンプＳＡｄｌを介して接地電位のノードと接続される。このため、選択左下メモリセルＭＣｄｌＳを、選択下側ワード線ＷＬｄＳから選択左側ビット線ＢＬｌＳに向かって読出し電流Ｉｒｄｌが流れる。こうして、左下センスアンプＳＡｄｌによって、選択左下メモリセルＭＣｄｌＳからの読出しデータが得られる。

図１３のデータ読出しにおいても、選択右上メモリセルＭＣｕｒＳ及び選択左下メモリセルＭＣｄｌＳからのデータの読出しは、図１４に示されるように、左上メモリセルＭＣｕｌ及び右下メモリセルＭＣｄｒの抵抗状態によって干渉を受けない。図１４は、第１実施形態の記憶装置の一状態を示す。

右上メモリセル選択状態の形成のために、選択右側ビット線ＢＬｒＳにハイレベルの電圧が印加され、選択上側ワード線ＷＬｕＳにローレベルの電圧が印加される。また、左下メモリセル選択状態の形成のために選択下側ワード線ＷＬｄＳにハイレベルの電圧が印加され、選択左側ビット線ＢＬｌＳにローレベルの電圧が印加される。ローレベルの選択上側ワード線ＷＬｕＳと接続されている左上メモリセルＭＣｕｌ（以下、非選択左上メモリセルＭＣｕｌｈと称される場合がある）の第２ノードには、選択左側ビット線ＢＬｌＳによるローレベルの電圧が印加される。このため、非選択左上メモリセルＭＣｕｌｈの両端には同じ電圧が印加され、読出し電流は非選択左上メモリセルＭＣｕｌｈを全く又はほとんど流れない。

同様に、ハイレベルの選択右側ビット線ＢＬｒＳと接続されている右下メモリセルＭＣｄｒ（以下、非選択右下メモリセルＭＣｄｒｈと称される場合がある）の第１ノードには、選択下側ワード線ＷＬｄＳによるハイレベルの電圧が印加される。このため、非選択右下メモリセルＭＣｄｒｈの両端には同じ電圧が印加され、読出し電流は非選択右下メモリセルＭＣｄｒｈを全く又はほとんど流れない。

１．３．利点（効果）
第１実施形態によれば、以下に記述されるように、ロウ選択回路１４及びカラム選択回路１５の面積の増加を回避しつつ、効率よくデータを読み出せる記憶装置１が提供されることが可能である。

４つの左上サブアレイ１１ｕｌ、右上サブアレイ１１ｕｒ、左下サブアレイ１１ｄｌ、及び右下サブアレイ１１ｄｒを含んだメモリセルアレイ１１からのデータ読出しは、以下のように行われることが考えられる。

図１５は、第１の参考用の記憶装置１００のいくつかの要素とデータ読出しの間の状態を示す。記憶装置１００は、メモリセルアレイ１１に対して１つのセンスアンプ４１ａのみを含む。センスアンプ４１ａは、左上センスアンプＳＡｕｌ及び右上センスアンプＳＡｕｒと同じ要素及び接続を有し、第２ノードからＮ２から第１ノードＮ１に向かって読出し電流Ｉｒを供給する。記憶装置１００が１つのセンスアンプ４１のみを含むため、１回のデータ読出しで、１つのメモリセルＭＣからのみデータが読み出されることが可能である。１回のデータ読出しで２つのメモリセルＭＣからデータが読み出されることを可能にするために、図１６の構成が考えられる。

図１６は、第２の参考用の記憶装置２００のいくつかの要素とデータ読出しの間の状態を示す。記憶装置２００は、２つのセンスアンプ４１ａ及び４１ｂを含む。センスアンプ４１ａ及び４１ｂは、左上センスアンプＳＡｕｌと同じ要素及び接続を含み、第２ノードからＮ２から第１ノードＮ１に向かって読出し電流Ｉｒを供給する。センスアンプ４１ａの第１ノードＮ１は、グローバルワード線ＧＷＬｕと接続されており、センスアンプ４１ａの第２ノードＮ２は、グローバルビット線ＧＢＬｌと接続されている。センスアンプ４１ｂの第１ノードＮ１は、グローバルワード線ＧＷＬｕと接続されており、センスアンプ４１ａの第２ノードＮ２は、グローバルビット線ＧＢＬｒと接続されている。

図７を参照して記述されるように、複数の上側ワード線ＷＬｕによって１つのローカルワード線ＬＷＬｕが共有されている。このため、並行してデータを読み出されることが可能な２つのメモリセルＭＣは、１つの上側ワード線ＷＬｕと接続されている必要がある。そのような条件を満たす選択左上メモリセルＭＣｕｌＳと選択右上メモリセルＭＣｕｒＳからのデータが読み出される。その目的で、選択左側ビット線ＢＬｌＳ及び選択右側ビット線ＢＬｒＳは、それぞれ、センスアンプ４１ａ及び４１ｂを介して、ハイレベルの電圧を印加される。選択上側ワード線ＷＬｕＳは、センスアンプ４１ａ及び４１ｂを介して、ローレベルの電圧を印加される。この状態でセンスアンプ４１ａ及び４１ｂがイネーブルとされることにより、選択左上メモリセルＭＣｕｌＳと選択右上メモリセルＭＣｕｒＳからデータが読み出されることが可能である。

データの読出しの間、センスアンプ４１ａから選択上側ワード線ＷＬｕＳに読出し電流Ｉｒｕｌが流れ、センスアンプ４１ｂからも選択上側ワード線ＷＬｕＳに読出し電流Ｉｒｕｒが流れる。このため、選択上側ワード線ＷＬｕＳには、Ｉｒｕｌ＋Ｉｒｕｒの大きさの、すなわち、読出し電流Ｉｒの２倍の大きさの電流が流れ込む。このような大きさの電流が、選択上側ワード線ＷＬｕＳから、ローカルワード線ＬＷＬｕに流れることを可能にするために、各上側ワード線ＷＬｕとローカルワード線ＬＷＬｕとの間のローカルロウスイッチＴＬＹｕと同じ役割を有するローカルロウスイッチＴＬＹ１は、電流Ｉｒの駆動能力のみを有するローカルロウスイッチＴＬＹｕの２倍の電流駆動能力を有する必要がある。トランジスタの電流駆動能力は、一般に、当該トランジスタのサイズに依存する。全てのローカルロウスイッチＴＬＹ１が、電流Ｉｒの駆動能力のみを有するローカルロウスイッチＴＬＹｕの２倍のサイズを有する必要がある。記憶装置は、数百や、１０００を超える数のローカルロウスイッチＴＬＹ１を含むため、サイズ増大の影響が大きい。同様に、ローカルワード線ＬＷＬｕとグローバルワード線ＧＷＬｕの間のグローバルロウスイッチＴＧＹ１もグローバルロウスイッチＴＧＹｕの２倍の電流駆動能力を有する必要がある。

図１７は、第３の参考用の記憶装置３００のいくつかの要素とデータ読出しの間の状態を示す。記憶装置３００は、２つのセンスアンプ４１ａ及び４１ｃを含む。センスアンプ４１ｃは、左上センスアンプＳＡｕｌと同じ要素及び接続を含み、第２ノードからＮ２から第１ノードＮ１に向かって読出し電流Ｉｒを供給する。センスアンプ４１ｃの第１ノードＮ１は、グローバルワード線ＧＷＬｄと接続されており、センスアンプ４１ｃの第２ノードＮ２は、グローバルビット線ＧＢＬｌと接続されている。

複数の左側ビット線ＢＬｌによって１つのローカルビット線ＬＢＬｌが共有されている。このため、並行してデータを読み出されることが可能な２つのメモリセルＭＣは、１つの左側ビット線ＢＬｌと接続されている必要がある。そのような条件を満たす選択左上メモリセルＭＣｕｌＳと選択左下メモリセルＭＣｄｌＳからデータが読み出される。その目的で、選択上側ワード線ＷＬｕＳ及び選択下側ワード線ＷＬｄＳは、センスアンプ４１ａ及び４１ｃをそれぞれ介して、ローレベルの電圧を印加される。選択左側ビット線ＢＬｌＳは、センスアンプ４１ａ及び４１ｃを介して、ハイレベルの電圧を印加される。この状態でセンスアンプ４１ａ及び４１ｃがイネーブルとされることにより、選択左上メモリセルＭＣｕｌＳと選択左下メモリセルＭＣｄｌＳからデータが読み出されることが考えられる。

しかしながら、１つの選択左側ビット線ＢＬｌＳに２つの選択メモリセルＭＣＳが接続されているため、一方の選択メモリセルＭＣＳのデータの読出しが他方の選択メモリセルＭＣＳのデータの干渉を受け、いずれの選択メモリセルＭＣＳからも正しくデータが読み出されない。

上記のような記憶装置２００及び３００での問題に対処するために図１８に示される構成が考えられる。図１８は、第４の参考用の記憶装置４００のいくつかの要素とデータ読出しの間の状態を示す。記憶装置４００は、２つのセンスアンプ４１ａ及び４１ｄを含む。センスアンプ４１ｄは、左上センスアンプＳＡｕｌと同じ要素及び接続を含み、第２ノードからＮ２から第１ノードＮ１に向かって読出し電流Ｉｒを供給する。センスアンプ４１ｄの第１ノードＮ１は、グローバルワード線ＧＷＬｄと接続され、センスアンプ４１ｄの第２ノードＮ２は、グローバルビット線ＧＢＬｒと接続されている。

１つの左上メモリセルＭＣｕｌと１つの右下メモリセルＭＣｄｒの選択により、選択左上メモリセルＭＣｕｌＳと選択右下メモリセルＭＣｄｒＳから並行してデータが読み出され得る。そのようなデータ読出しのためには、選択左側ビット線ＢＬｌＳ及び選択右側ビット線ＢＬｒＳは、センスアンプ４１ａ及び４１ｄを介して、ハイレベルの電圧を印加されることが必要である。さらに、選択上側ワード線ＷＬｕＳ及び選択下側ワード線ＷＬｄＳは、センスアンプ４１ａ及び４１ｄを介して、ローレベルの電圧を印加されることが必要である。しかしながら、このような電圧の印加により、選択右側ビット線ＢＬｒＳ及び選択上側ワード線ＷＬｕＳと接続されている非選択右上メモリセルＭＣｕｒｈも選択されている状態になる。さらに、選択左側ビット線ＢＬｌＳ及び選択下側ワード線ＷＬｄＳと接続されている非選択左下メモリセルＭＣｄｌｈも選択されている状態になる。このため、選択左上メモリセルＭＣｕｌＳのデータ読出しが、非選択左下メモリセルＭＣｄｌｈの状態に基づく電圧の干渉を受け、正しく行われることができない。同様に、選択右下メモリセルＭＣｄｒＳのデータ読出しが、非選択右上メモリセルＭＣｕｒｈの状態に基づく電圧の干渉を受け、正しく行われることができない。

第１実施形態の記憶装置１は、第１センスアンプＳＡ及び第２センスアンプＳＡを含む。第１センスアンプＳＡは、第１選択メモリセルＭＣＳに第１ビット線グループ中の１つの第１選択ビット線ＢＬから第１ワード線グループ中の１つの第１選択ワード線ＷＬに向かって読出し電流Ｉｒを供給する。第２センスアンプＳＡは、第２選択メモリセルＭＣＳに第２ワード線グループ中の１つの第２選択ワード線ＷＬから第２ビット線グループ中の１つの第２選択ビット線ＢＬに向かって別の読出し電流を供給する。

より具体的な例として、左上センスアンプＳＡｕｌは、第２ノードＮ２ｕｌにおいて選択左側ビット線ＢＬｌＳと接続されているとともに第１ノードＮ１ｕｌにおいて選択上側ワード線ＷＬｕＳと接続されており、第２ノードＮ２ｕｌから第１ノードＮ１ｕｌに向かって読出し電流Ｉｒを流し、選択左側ビット線ＢＬｌＳと選択上側ワード線ＷＬｕＳとの間に接続されている選択左上メモリセルＭＣｕｌＳからデータを読み出す。また、右下センスアンプＳＡｄｒは、第１ノードＮ１ｄｒにおいて選択下側ワード線ＷＬｄＳと接続されているとともに第２ノードＮ２ｄｒにおいて選択右側ビット線ＢＬｒＳと接続されており、第２ノードＮ２ｄｒから第１ノードＮ１ｄｒに向かって読出し電流Ｉｒを流し、選択下側ワード線ＷＬｄＳと選択右側ビット線ＢＬｒＳとの間に接続されている選択右下メモリセルＭＣｄｒＳからデータを読み出す。このような構成により、選択左上メモリセルＭＣｕｌＳからデータの読出しのために必要な状態（左上メモリセル選択状態）と、選択右下メモリセルＭＣｄｒＳからデータの読出しのために必要な状態（右下メモリセル選択状態）は、互いに干渉することなく形成されることができる。さらに、選択左上メモリセルＭＣｕｌＳからデータの読出しのために必要な状態、及び選択右下メモリセルＭＣｄｒＳからデータの読出しのために必要な状態は、非選択のメモリセルＭＣのデータが読み出される状態が意図せずに形成されることを回避する。このことは、選択メモリセルＭＣＳからの正しいデータ読出しの阻害を抑制する。よって、２つの選択メモリセルＭＣＳから、並行して正しいデータが読出されることが可能である。

２．第２実施形態
第２実施形態は、並行してデータを読み出される選択メモリセルＭＣＳの数の点で、第１実施形態と異なる。以下、第１実施形態と異なる点が主に記述される。記述されていない点については、第１実施形態での記述が当てはまる。

第２実施形態の記憶装置１は、ロウ選択回路１４の詳細、カラム選択回路１５の詳細、及び制御回路１３による制御の点で、第１実施形態と異なる。以下、第２実施形態の記憶装置１、ロウ選択回路１４、及びカラム選択回路１５は、第１実施形態の記憶装置１、ロウ選択回路１４、及びカラム選択回路１５との区別のために、それぞれ、記憶装置１Ｂ、ロウ選択回路１４Ｂ、カラム選択回路１５Ｂと称される場合がある。

２．１．構造（構成）
図１９は、第２実施形態の記憶装置１Ｂのいくつかの機能ブロックの詳細を示す。より具体的には、図１９は、メモリセルアレイ１１、ロウ選択回路１４Ｂ、カラム選択回路１５Ｂ、書込み回路１６の各々の一部の要素、接続、及びレイアウトを示す。

図１９に示されるように、左上センスアンプＳＡｕｌ、右上センスアンプＳＡｕｒ、左下センスアンプＳＡｄｌ、及び右下センスアンプＳＡｄｒは、第１実施形態での要素と異なる要素に接続されている。

ロウ選択回路１４Ｂは、第１実施形態のロウ選択回路１４と同じく、上側ロウ選択回路１４Ｂｕ及び下側ロウ選択回路１４Ｂｄを含む。

カラム選択回路１５Ｂは、第１実施形態の左側カラム選択回路１５ｌ及び右側カラム選択回路１５ｒの各々が独立した２つに分かれた構成に相当する。第１実施形態での左側カラム選択回路１５ｌのうちの左側の部分、例えば左半分は左端カラム選択回路１５Ｂｌｍと称され、残りの部分は左側カラム選択回路１５Ｂｌと称される。同様に、第１実施形態での右側カラム選択回路１５ｒのうちの右側の部分、例えば右半分は、右端カラム選択回路１５Ｂｒｍと称され、残りの部分は右側カラム選択回路１５Ｂｒと称される。

左端カラム選択回路１５Ｂｌｍは、全ての左側ビット線ＢＬｌのうち、連続して並ぶいくつかと接続されており、左側カラム選択回路１５Ｂｌは、全ての左側ビット線ＢＬｌのうち、残りと接続されている。例えば、全ての左側ビット線ＢＬｌのうち左半分の部分に位置する左側ビット線ＢＬｌが左端カラム選択回路１５Ｂｌｍと接続されており、全ての左側ビット線ＢＬｌのうち右半分の部分に位置する左側ビット線ＢＬｌが左側カラム選択回路１５Ｂｌと接続されている。以下、左端カラム選択回路１５Ｂｌｍと接続されている左側ビット線ＢＬｌは、左端ビット線ＢＬｌｍと称され、左側カラム選択回路１５Ｂｌと接続されている左側ビット線ＢＬｌは、左側ビット線ＢＬｌと称される。

左端カラム選択回路１５Ｂｌｍは、左端ビット線ＢＬｌｍのうちのアドレス信号ＡＤＤにより指定される１つを、左上センスアンプＳＡｕｌの第２ノードＮ２ｕｌに接続する。左側カラム選択回路１５Ｂｌは、アドレス信号ＡＤＤを受け取り、左側ビット線ＢＬｌのうちのアドレス信号ＡＤＤにより指定される１つを、左下センスアンプＳＡｄｌの第２ノードＮ２ｄｌに接続する。

右端カラム選択回路１５Ｂｒｍは、全ての右側ビット線ＢＬｒのうち、連続して並ぶいくつかと接続されており、右側カラム選択回路１５Ｂｒは、全ての右側ビット線ＢＬｒのうち、残りと接続されている。例えば、全ての右側ビット線ＢＬｒのうち右半分の部分に位置する右側ビット線ＢＬｒが右端カラム選択回路１５Ｂｒｍと接続されており、全ての右側ビット線ＢＬｒのうち左半分の部分に位置する右側ビット線ＢＬｒが右側カラム選択回路１５Ｂｒと接続されている。以下、右端カラム選択回路１５Ｂｒｍと接続されている右側ビット線ＢＬｒは、右端ビット線ＢＬｒｍと称され、右側カラム選択回路１５Ｂｒと接続されている右側ビット線ＢＬｒは、右側ビット線ＢＬｒと称される。

右側カラム選択回路１５Ｂｒは、アドレス信号ＡＤＤを受け取り、右側ビット線ＢＬｒのうちのアドレス信号ＡＤＤにより指定される１つを、右上センスアンプＳＡｕｒの第２ノードＮ２ｕｒに接続する。右端カラム選択回路１５Ｂｒｍは、右端ビット線ＢＬｒｍのうちのアドレス信号ＡＤＤにより指定される１つを、右下センスアンプＳＡｄｒの第２ノードＮ２ｄｒに接続する。

２．１．１．カラム選択回路の詳細
図２０は、図２０は、第２実施形態のカラム選択回路の要素及び接続の一例を示す。

上側ロウ選択回路１４Ｂｕは、第１実施形態のローカルロウスイッチＴＬＹｕを含まず、ローカルロウスイッチＴＬＹｕ１を含む。上側ロウ選択回路１４Ｂｕは、第１実施形態のグローバルロウスイッチＴＧＹｕを含まず、グローバルロウスイッチＴＧＹｕ１を含む。

下側ロウ選択回路１４Ｂｄは、第１実施形態のローカルロウスイッチＴＬＹｄを含まず、ローカルロウスイッチＴＬＹｄ１を含む。下側ロウ選択回路１４Ｂｄは、グローバルロウスイッチＴＧＹｄを含まず、グローバルロウスイッチＴＧＹｄを含む。

各ローカルロウスイッチＴＬＹｕ１は、第１実施形態のロウ選択回路１４でのローカルロウスイッチＴＬＹｕの代わりに設けられる。グローバルロウスイッチＴＧＹｕ１は、第１実施形態のロウ選択回路１４でのグローバルロウスイッチＴＧＹｕの代わりに設けられる。ローカルロウスイッチＴＬＹｄ１は、第１実施形態のロウ選択回路１４でのローカルロウスイッチＴＬＹｄの代わりに設けられる。グローバルロウスイッチＴＧＹｄ１は、第１実施形態のロウ選択回路１４でのグローバルロウスイッチＴＧＹｄの代わりに設けられる。

ローカルロウスイッチＴＬＹｕ１及びＴＬＹｄ１は、ローカルロウスイッチＴＬＹｕ及びＴＬＹｄの電流駆動能力よりも高い電流駆動能力を有する。その目的で、ローカルロウスイッチＴＬＹｕ１及びＴＬＹｄ１は、ローカルロウスイッチＴＬＹｕ及びＴＬＹｄのサイズ（特に、ゲート幅）よりも大きいサイズ（特に、ゲート幅）を有することができる。ローカルロウスイッチＴＬＹｕ１及びＴＬＹｄ１は、少なくとも、読出し電流Ｉｒの２倍の電流を流せる駆動能力を有する。

グローバルロウスイッチＴＧＹｕ１及びＴＧＹｄ１は、グローバルロウスイッチＴＧＹｕ及びＴＧＹｄの電流駆動能力よりも高い電流駆動能力を有する。その目的で、グローバルロウスイッチＴＧＹｕ１及びＴＧＹｄ１は、グローバルロウスイッチＴＧＹｕ及びＴＧＹｄのサイズ（特に、ゲート幅）よりも大きいサイズ（特に、ゲート幅）を有することができる。グローバルロウスイッチＴＧＹｕ１及びＴＧＹｄ１は、少なくとも、読出し電流Ｉｒの２倍の電流を流せる駆動能力を有する。

左端カラム選択回路１５Ｂｌｍ、左側カラム選択回路１５Ｂｌ、右側カラム選択回路１５Ｂｒ、及び右端カラム選択回路１５Ｂｒｍの各々は、第１実施形態の左側カラム選択回路１５ｌ又は右側カラム選択回路１５ｒと同様の構成及び機能を有する。すなわち、左端カラム選択回路１５Ｂｌｍ、左側カラム選択回路１５Ｂｌ、右側カラム選択回路１５Ｂｒ、及び右端カラム選択回路１５Ｂｒｍの各々は、複数のローカルカラムスイッチ、ローカルビット線、グローバルカラムスイッチ、及びグローバルビット線の組を含む。これらの組は、互いに独立している。左端カラム選択回路１５Ｂｌｍ、左側カラム選択回路１５Ｂｌ、右側カラム選択回路１５Ｂｒ、及び右端カラム選択回路１５Ｂｒｍの各々において、複数のローカルカラムスイッチ、ローカルビット線、グローバルカラムスイッチ、及びグローバルビット線は、第１実施形態の左側カラム選択回路１５ｌ又は右側カラム選択回路１５ｒでのものと同様に接続されている。詳細は、以下の通りである。

左端カラム選択回路１５Ｂｌｍは、複数のローカルカラムスイッチＴＬＸｌｍ、ローカルビット線ＬＢＬｌｍ、グローバルカラムスイッチＴＧＸｌｍ、及びグローバルビット線ＧＢＬｌｍを含む。各ローカルカラムスイッチＴＬＸｌｍは、１つの左端ビット線ＢＬｌｍとローカルビット線ＬＢＬｌｍとの間に接続されている。各ローカルカラムスイッチＴＬＸｌｍは、第１実施形態のローカルカラムスイッチＴＬＸｌと同様に、制御端子において当該ローカルカラムスイッチＴＬＸｌｍにとって固有の制御信号ＬＸｌを受け取る。ローカルビット線ＬＢＬｌｍは、グローバルカラムスイッチＴＧＸｌｍを介して、グローバルビット線ＧＢＬｌｍと接続されている。グローバルカラムスイッチＴＧＸｌは、制御端子において制御信号ＧＸｌを受け取る。或るローカルカラムスイッチＴＬＸｌｍ及びグローバルカラムスイッチＴＧＸｌｍのオンにより、１つの左端ビット線ＢＬｌｍが左上センスアンプＳＡｕｌの第２ノードＮ２ｕｌと接続されることが可能である。

左側カラム選択回路１５ｌは、複数のローカルカラムスイッチＴＬＸｌ、ローカルビット線ＬＢＬｌ、グローバルカラムスイッチＴＧＸｌ、及びグローバルビット線ＧＢＬｌを含む。各ローカルカラムスイッチＴＬＸｌは、１つの左側ビット線ＢＬｌとローカルビット線ＬＢＬｌとの間に接続されている。各ローカルカラムスイッチＴＬＸｌは、第１実施形態のローカルカラムスイッチＴＬＸｌと同様に、制御端子において当該ローカルカラムスイッチＴＬＸｌにとって固有の制御信号ＬＸｌを受け取る。ローカルビット線ＬＢＬｌは、グローバルカラムスイッチＴＧＸｌを介して、グローバルビット線ＧＢＬｌと接続されている。グローバルカラムスイッチＴＧＸｌは、制御端子において制御信号ＧＸｌを受け取る。或るローカルカラムスイッチＴＬＸｌ及びグローバルカラムスイッチＴＧＸｌのオンにより、１つの左側ビット線ＢＬｌが左下センスアンプＳＡｄｌの第２ノードＮ２ｄｌと接続されることが可能である。

右側カラム選択回路１５ｒは、複数のローカルカラムスイッチＴＬＸｒ、ローカルビット線ＬＢＬｒ、グローバルカラムスイッチＴＧＸｒ、及びグローバルビット線ＧＢＬｒを含む。各ローカルカラムスイッチＴＬＸｒは、１つの右側ビット線ＢＬｒとローカルビット線ＬＢＬｒとの間に接続されている。各ローカルカラムスイッチＴＬＸｒは、第１実施形態のローカルカラムスイッチＴＬＸｌと同様に、制御端子において当該ローカルカラムスイッチＴＬＸｒにとって固有の制御信号ＬＸｒを受け取る。ローカルビット線ＬＢＬｒは、グローバルカラムスイッチＴＧＸｒを介して、グローバルビット線ＧＢＬｒと接続されている。グローバルカラムスイッチＴＧＸｒは、制御端子において制御信号ＧＸｒを受け取る。或るローカルカラムスイッチＴＬＸｒ及びグローバルカラムスイッチＴＧＸｒのオンにより、１つの右側ビット線ＢＬｒが右上センスアンプＳＡｕｒの第２ノードＮ２ｕｒと接続されることが可能である。

右端カラム選択回路１５Ｂｒｍは、複数のローカルカラムスイッチＴＬＸｒｍ、ローカルビット線ＬＢＬｒｍ、グローバルカラムスイッチＴＧＸｒｍ、及びグローバルビット線ＧＢＬｒｍを含む。各ローカルカラムスイッチＴＬＸｒｍは、１つの右端ビット線ＢＬｒｍとローカルビット線ＬＢＬｒｍとの間に接続されている。各ローカルカラムスイッチＴＬＸｒｍは、第１実施形態のローカルカラムスイッチＴＬＸｌと同様に、制御端子において当該ローカルカラムスイッチＴＬＸｒｍにとって固有の制御信号ＬＸｒを受け取る。ローカルビット線ＬＢＬｒｍは、グローバルカラムスイッチＴＧＸｒｍを介して、グローバルビット線ＧＢＬｒｍと接続されている。グローバルカラムスイッチＴＧＸｒｍは、制御端子において制御信号ＧＸｒを受け取る。或るローカルカラムスイッチＴＬＸｒｍ及びグローバルカラムスイッチＴＧＸｒｍのオンにより、１つの右端ビット線ＢＬｒｍが右下センスアンプＳＡｄｒの第２ノードＮ２ｄｒと接続されることが可能である。

２．２．動作
図２１は、第２実施形態の記憶装置１のデータ読出しの間の一状態を示す。図２１は、図１９と同じ範囲を示し、図１９と同様にレイアウトも表現している。

記憶装置１Ｂは、左上サブアレイ１１ｕｌ、右上サブアレイ１１ｕｒ、左下サブアレイ１１ｄｌ、及び右下サブアレイ１１ｄｒのそれぞれからの計４つのメモリセルＭＣから並行してデータを読み出す。すなわち、記憶装置１Ｂは、記憶装置１Ｂは、或る選択左上メモリセルＭＣｕｌＳ、或る選択右上メモリセルＭＣｕｒＳ、或る選択左上メモリセルＭＣｕｌＳ、及び或る選択右下メモリセルＭＣｄｒＳからデータを並行して読み出す。図２１は、選択左上メモリセルＭＣｕｌＳ、或る選択右上メモリセルＭＣｕｒＳ、或る選択左上メモリセルＭＣｕｌＳ、及び或る選択右下メモリセルＭＣｄｒＳからのデータの読出しに関与する要素のみを示す。第２実施形態でのデータ読出しの概要は、第１実施形態での選択左上メモリセルＭＣｕｌＳと選択右下メモリセルＭＣｄｒＳからの並行したデータ読出し（図１１）と、選択右上メモリセルＭＣｕｒＳと選択左下メモリセルＭＣｄｌＳからの並行したデータ読出し（図１３）が並行して生じることに相当又は類似する。

選択左上メモリセルＭＣｕｌＳと選択右上メモリセルＭＣｕｒＳは、同じ上側ワード線ＷＬｕと接続されている必要がある。選択左下メモリセルＭＣｄｌＳと選択右下メモリセルＭＣｄｒＳは、同じ下側ワード線ＷＬｄと接続されている必要がある。このような条件を満たす４つのメモリセルＭＣからデータが並行して読み出されることが可能である。

以下、左端ビット線ＢＬｌｍのうち、選択左上メモリセルＭＣｕｌＳと接続されているものは、選択左端ビット線ＢＬｌｍＳと称される。左側ビット線ＢＬｌのうち、選択左下メモリセルＭＣｄｌＳと接続されているものは、選択左側ビット線ＢＬｌＳと称される。右側ビット線ＢＬｒのうち、選択右上メモリセルＭＣｕｒＳと接続されているものは、選択右側ビット線ＢＬｒＳと称される。右端ビット線ＢＬｒｍのうち、選択右下メモリセルＭＣｄｒＳと接続されているものは、選択右端ビット線ＢＬｒｍＳと称される。

第１実施形態での方法と同様にして、左上メモリセル選択状態、右上メモリセル選択状態、左下メモリセル選択状態、及び右下メモリセル選択状態が形成される。詳細は、第１実施形態についての記述から類推されることが可能であり、概要は、以下の通りである。

選択上側ワード線ＷＬｕＳが、当該選択上側ワード線ＷＬｕＳと接続されているとともにオンされているローカルロウスイッチＴＬＹｕ１（図示せず）及びグローバルロウスイッチＴＧＹｕ１（図示せず）を介して、左上センスアンプＳＡｕｌの第１ノードＮ１ｕｌ及び右上センスアンプＳＡｕｒの第１ノードＮ１ｕｒと接続される。

選択下側ワード線ＷＬｄＳが、当該選択下側ワード線ＷＬｄＳと接続されているとともにオンされているローカルロウスイッチＴＬＹｄ１（図示せず）及びグローバルロウスイッチＴＧＹｄ（図示せず）を介して、左下センスアンプＳＡｄｌの第１ノードＮ１ｄｌ及び右下センスアンプＳＡｄｒの第１ノードＮ１ｄｒと接続される。

選択左端ビット線ＢＬｌｍＳが、当該選択左端ビット線ＢＬｌｍＳと接続されているとともにオンされているローカルカラムスイッチＴＬＸｌｍ（図示せず）及びグローバルカラムスイッチＴＧＸｌｍ（図示せず）を介して、左上センスアンプＳＡｕｌの第２ノードＮ２ｕｌと接続される。

選択左側ビット線ＢＬｌＳが、当該選択左側ビット線ＢＬｌＳと接続されているとともにオンされているローカルカラムスイッチＴＬＸｌ（図示せず）及びグローバルカラムスイッチＴＧＸｌ（図示せず）を介して、左下センスアンプＳＡｄｌの第２ノードＮ２ｄｌと接続される。

選択右側ビット線ＢＬｒＳが、当該選択右側ビット線ＢＬｒＳと接続されているとともにオンされているローカルカラムスイッチＴＬＸｒ（図示せず）及びグローバルカラムスイッチＴＧＸｒ（図示せず）を介して、右上センスアンプＳＡｕｒの第２ノードＮ２ｕｒと接続される。

選択右端ビット線ＢＬｒｍＳが、当該選択右端ビット線ＢＬｒｍＳと接続されているとともにオンされているローカルカラムスイッチＴＬＸｒｍ（図示せず）及びグローバルカラムスイッチＴＧＸｒｍ（図示せず）を介して、右下センスアンプＳＡｄｒの第２ノードＮ２ｕｒと接続される。

このように、左上メモリセル選択状態、右上メモリセル選択状態、左下メモリセル選択状態、及び右下メモリセル選択状態が形成されている状態で、第１実施形態と同様に、左上センスアンプＳＡｕｌ、右上センスアンプＳＡｕｒ、左下センスアンプＳＡｄｌ、及び右下センスアンプＳＡｄｒがイネーブルとされる。これにより、選択左上メモリセルＭＣｕｌＳ、選択右上メモリセルＭＣｕｒＳ、選択左下メモリセルＭＣｄｌＳ、及び選択右下メモリセルＭＣｄｒＳからのデータ読出しが開始する。

データ読出しの開始に伴い、データ読出しに関与する配線には、以下のような電圧が印加される。選択上側ワード線ＷＬｕＳにローレベルの電圧が印加される。選択下側ワード線ＷＬｄＳにハイレベルの電圧が印加される。選択左端ビット線ＢＬｌｍＳにハイレベルの電圧が印加される。選択左側ビット線ＢＬｌＳにローレベルの電圧が印加される。選択右側ビット線ＢＬｒＳにローレベルの電圧が印加される。選択右端ビット線ＢＬｒｍＳにローレベルの電圧が印加される。

データ読出しのための電圧の印加は、選択左上メモリセルＭＣｕｌＳ、選択右上メモリセルＭＣｕｒＳ、選択左下メモリセルＭＣｄｌＳ、及び選択右下メモリセルＭＣｄｒＳのデータ読出しが互いに干渉しないことを可能にする。よって、以下のように、読出しデータが取得されることが可能である。

選択左上メモリセルＭＣｕｌＳを、選択左端ビット線ＢＬｌｍＳから選択上側ワード線ＷＬｕＳに向かって読出し電流Ｉｒｕｌが流れる。左上センスアンプＳＡｕｌは、選択左上メモリセルＭＣｕｌＳの抵抗状態を反映する電圧を出力する。この電圧は、選択左上メモリセルＭＣｕｌＳからの読出しデータである。

選択右上メモリセルＭＣｕｒＳを、選択右側ビット線ＢＬｒＳから選択上側ワード線ＷＬｕＳに向かって読出し電流Ｉｒｕｒが流れる。右上センスアンプＳＡｕｒは、選択右上メモリセルＭＣｕｒＳの抵抗状態を反映する電圧を出力する。この電圧は、選択右上メモリセルＭＣｕｒＳからの読出しデータである。

選択左下メモリセルＭＣｄｌＳを、選択下側ワード線ＷＬｄＳから選択左側ビット線ＢＬｌＳに向かって読出し電流Ｉｒｄｌが流れる。左下センスアンプＳＡｄｌは、選択左下メモリセルＭＣｄｌＳの抵抗状態を反映する電圧を出力する。この電圧は、選択左下メモリセルＭＣｄｌＳからの読出しデータである。

選択右下メモリセルＭＣｄｒＳを、選択下側ワード線ＷＬｄＳから選択右端ビット線ＢＬｒｍＳに向かって読出し電流Ｉｒｄｒが流れる。右下センスアンプＳＡｄｒは、選択右下メモリセルＭＣｄｒＳの抵抗状態を反映する電圧を出力する。この電圧は、選択右下メモリセルＭＣｄｒＳからの読出しデータである。

データ読出しにより、選択上側ワード線ＷＬｕＳと接続されているローカルロウスイッチＴＬＹｕ１（図示せず）、及びグローバルロウスイッチＴＧＹｕ１（図示せず）を２×Ｉｒの大きさの電流が流れ得る。また、選択下側ワード線ＷＬｄＳと接続されているローカルロウスイッチＴＬＹｄ１（図示せず）、及びグローバルロウスイッチＴＧＹｄ１（図示せず）を２×Ｉｒの大きさの電流が流れ得る。

２．３．利点（効果）
ローカルロウスイッチＴＬＹｕ１及びローカルロウスイッチＴＬＹｄ１のように大きな電流駆動能力を有するローカルロウスイッチが設けられることが可能な場合がある。このような場合、第２実施形態によれば、以下に記述されるように、４つのメモリセルＭＣから、並行して正しいデータが読出されることが可能である。

記憶装置１Ｂは、第１実施形態と同じく、第１センスアンプＳＡ及び第２センスアンプＳＡを含む。第１センスアンプＳＡは、第１選択メモリセルＭＣＳに第１ビット線グループ中の１つの第１選択ビット線ＢＬＳから第１ワード線グループ中の１つの第１選択ワード線ＷＬＳに向かって読出し電流Ｉｒを供給する。第２センスアンプＳＡは、第２選択メモリセルＭＣＳに第２ワード線グループ中の１つの第２選択ワード線ＷＬＳから第２ビット線グループ中の１つの第２選択ビット線ＢＬＳに向かって別の読出し電流Ｉｒを供給する。

また、記憶装置１Ｂは、第３センスアンプＳＡ及び第４センスアンプＳＡを含む。第３センスアンプＳＡは、第３選択メモリセルＭＣＳに第３ビット線グループ中の１つの第３選択ビット線ＢＬＳから第１選択ワード線ＷＬＳに向かって読出し電流Ｉｒを供給する。第４センスアンプＳＡは、第４選択メモリセルＭＣＳに第２選択ワード線ＷＬＳから第４ビット線グループ中の１つの第４選択ビット線ＢＬＳに向かって別の読出し電流Ｉｒを供給する。

第１～第４選択メモリセルＭＣＳのそれぞれのデータ読出しに必要な状態は、互いに干渉することなく形成されることができる。このため、４つのメモリセルＭＣから、並行して正しいデータが読出されることが可能である。

２．４．変形例
ここまで、第１実施形態の左側カラム選択回路１５ｌ及び右側カラム選択回路１５ｒの各々が独立した２つに分かれた構成に相当する例について記述された。しかしながら、第２実施形態はこの例に限られない。すなわち、第１実施形態の左側カラム選択回路１５ｌ及び右側カラム選択回路１５ｒの各々が、独立した３つ以上に分かれていてもよい。

３．変形例
左上センスアンプＳＡｕｌ、右上センスアンプＳＡｕｒ、左下センスアンプＳＡｄｌ、及び右下センスアンプＳＡｄｒの各々が、自身の第１ノードＮ１から読み出し電流Ｉｒを供給するとともに自身の第２ノードＮ２から当該読み出し電流Ｉｒを引く機能と、自身の第２ノードＮ２から読み出し電流Ｉｒを供給するとともに自身の第１ノードＮ１から当該読み出し電流Ｉｒを引く機能の両方を有していてもよい。すなわち、各センスアンプＳＡが、図８に示される構成と、図９又は図１０に示される構成の両方を含み、図８に示される構成と、図９又は図１０に示される構成の動的に選択されることが可能に構成されている。

可変抵抗素子ＶＲは、相変化素子、強誘電体素子、またはその他の素子を含んでいてもよい。相変化素子は、ＰＣＲＡＭ（phase change random access memory）に用いられ、カルコゲナイドなどを含み、書き込み電流によって生じる熱によって結晶状態または非晶質状態になり、それによって相違する抵抗値を示す。可変抵抗素子ＶＲは、金属酸化物やペロブスカイト酸化物を含み、ＲｅＲＡＭ（resistive RAM）に用いられる素子を含んでいてもよい。このような可変抵抗素子ＶＲの場合、可変抵抗素子ＶＲの抵抗値は、書き込みパルスの相違する幅（パルスの印加期間）や相違する振幅（電流値又は電圧値）、書き込みパルスの相違する極性（印加方向）の印加によって変化する。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…記憶装置、２…メモリコントローラ、１１…メモリセルアレイ、１２…入出力回路、１３…制御回路、１４…ロウ選択回路、１５…カラム選択回路、１６…書込み回路、１７…読出し回路、ＭＣ…メモリセル、ＷＬ…ワード線、ＢＬ…ビット線、ＶＲ…可変抵抗素子、ＶＲ…磁気抵抗効果素子、ＳＥ…スイッチング素子、２１…導電体、２２…導電体、２４…下部電極、２５…可変抵抗材料、２６…上部電極、３１…強磁性層、３２…絶縁層、３３…強磁性層、１１ｕｌ…左上サブアレイ、１１ｕｒ…右上サブアレイ、１１ｄｌ…左下サブアレイ、１１ｄｒ…右下サブアレイ、ＷＬｕ…上側ワード線、ＷＬｄ…下側ワード線、ＢＬｌ…左側ビット線、ＢＬｒ…右側ビット線、ＭＣｕｌ…左上メモリセル、ＭＣｕｒ…右上メモリセル、ＭＣｄｌ…左下メモリセル、ＭＣｄｒ…右下メモリセル、１４ｕ…上側ロウ選択回路、１４ｄ…下側ロウ選択回路、１５ｌ…左側カラム選択回路、１５ｒ…右側カラム選択回路、ＳＡｕｌ…左上センスアンプ、ＳＡｕｒ…右上センスアンプ、ＳＡｄｌ…左下センスアンプ、ＳＡｄｒ…右下センスアンプ、Ｎ１ｕｌ…第１ノード、Ｎ１ｕｒ…第１ノード、Ｎ１ｄｌ…第１ノード、Ｎ１ｄｒ…第１ノード、Ｎ２ｕｌ…第２ノード、Ｎ２ｕｒ…第２ノード、Ｎ２ｄｌ…第２ノード、Ｎ２ｄｒ…第２ノード、ＬＷＬｕ…ローカルワード線、ＬＷＬｄ…ローカルワード線、ＧＷＬｕ…グローバルワード線、ＧＷＬｄ…グローバルワード線、ＬＢＬｌ…ローカルビット線、ＬＢＬｒ…ローカルビット線、ＧＢＬｌ…グローバルビット線、ＧＢＬｒ…グローバルビット線、ＭＣｕｌＳ…選択左上メモリセル、ＭＣｄｒＳ…選択右下メモリセル、ＭＣｕｒＳ…選択右上メモリセル、ＭＣｄｌＳ…選択左下メモリセル、ＷＬｕＳ…選択上側ワード線、ＢＬｌＳ…選択左側ビット線、ＷＬｄＳ…選択下側ワード線、ＢＬｒＳ…選択右側ビット線。

Claims (12)

1. 第１配線と、
   第２配線と、
   第３配線と、
   第４配線と、
   前記第１配線及び前記第３配線と接続され、可変の抵抗を有する第１メモリセルと、
   前記第２配線及び前記第４配線と接続され、可変の抵抗を有する第２メモリセルと、
   第１電位のノード及び前記第１配線と接続されている第１端を有し、第２電位のノードの近くに位置するとともに前記第３配線と接続されている第２端を有し、前記第１端と前記第２端の間に電位差を有する、第１センスアンプと、
   第３電位のノード及び前記第４配線と接続されている第３端を有し、第４電位のノードの近くに位置するとともに前記第２配線と接続されている第４端を有し、前記第３端と前記第４端の間に電位差を有する、第２センスアンプと、
   を備える可変抵抗型記憶装置。
2. 前記第１センスアンプは、前記第２端の電圧に基づく電圧を出力するように構成されており、
   前記第２センスアンプは、前記第４端の電圧に基づくデータを出力するように構成されている、
   請求項１に記載の可変抵抗型記憶装置。
3. 前記第１センスアンプは、前記第２端の電圧に基づく電圧を出力するように構成されており、
   前記第２センスアンプは、前記第３端の電圧に基づくデータを出力するように構成されている、
   請求項１に記載の可変抵抗型記憶装置。
4. 前記第１センスアンプは、前記第２端から第１電流を出力し、前記第１端において前記第１電流を引くように構成されており、
   前記第２センスアンプは、前記第４端から第２電流を出力し、前記第３端において前記第２電流を引くように構成されている、
   請求項１に記載の可変抵抗型記憶装置。
5. 前記第１センスアンプ及び前記第２センスアンプが並行してイネーブルとされる、
   請求項１に記載の可変抵抗型記憶装置。
6. 前記第１メモリセルを含んだ第１メモリセルアレイと、
   第２メモリセルアレイと、
   第３メモリセルアレイと、
   前記第２メモリセルを含んだ第４メモリセルアレイと、
   前記第１メモリセルアレイと前記第２メモリセルアレイの間に位置し、前記第１端と前記第１配線の間の第１スイッチを含んだ第１回路と、
   前記第１メモリセルアレイと前記第３メモリセルアレイの間に位置し、前記第２端と前記第３配線の間の第２スイッチを含んだ第２回路と、
   前記第３メモリセルアレイと前記第４メモリセルアレイの間に位置し、前記第４端と前記第２配線の間の第３スイッチを含んだ第３回路と、
   前記第２メモリセルアレイと前記第４メモリセルアレイの間に位置し、前記第３端と前記第４配線の間の第４スイッチを含んだ第４回路と、
   をさらに備える、
   請求項１に記載の可変抵抗型記憶装置。
7. 前記第１配線及び前記第４配線と接続され、可変の抵抗を有する第３メモリセルと、
   前記第３配線及び前記第２配線と接続され、可変の抵抗を有する第４メモリセルと、
   をさらに備える、
   請求項１に記載の可変抵抗型記憶装置。
8. 前記第１メモリセルを含んだ第１メモリセルアレイと、
   前記第３メモリセルを含んだ第２メモリセルアレイと、
   前記第４メモリセルを含んだ第３メモリセルアレイと、
   前記第２メモリセルを含んだ第４メモリセルアレイと、
   前記第１メモリセルアレイと前記第２メモリセルアレイの間に位置し、前記第１端と前記第１配線の間の第１スイッチを含んだ第１回路と、
   前記第１メモリセルアレイと前記第３メモリセルアレイの間に位置し、前記第２端と前記第３配線の間の第２スイッチを含んだ第２回路と、
   前記第３メモリセルアレイと前記第４メモリセルアレイの間に位置し、前記第４端と前記第２配線の間の第３スイッチを含んだ第３回路と、
   前記第２メモリセルアレイと前記第３メモリセルアレイの間に位置し、前記第３端と前記第４配線の間の第４スイッチを含んだ第４回路と、
   をさらに備える、
   請求項７に記載の可変抵抗型記憶装置。
9. 第５電位のノード及び前記第１配線と接続されている第５端を有し、前記第５端よりも前記第５電位より高い第６電位のノードの近くに位置するとともに前記第４配線と接続されている第６端を有する第３センスアンプと、
   第７電位のノード及び前記第３配線と接続されている第７端を有し、前記第７端よりも前記第７電位より高い第８電位のノードの近くに位置するとともに前記第２配線と接続されている第８端を有する第４センスアンプと、
   をさらに備える、
   請求項７に記載の可変抵抗型記憶装置。
10. 第５配線と、
    第６配線と、
    前記第１配線及び前記第５配線と接続され、可変の抵抗を有する第３メモリセルと、
    前記第６配線及び前記第２配線と接続され、可変の抵抗を有する第４メモリセルと、
    第５電位のノード及び前記第１配線と接続されている第５端を有し、前記第５端よりも前記第５電位より第６電位のノードの近くに位置するとともに前記第５配線と接続されている第６端を有する第３センスアンプと、
    第７電位のノード及び前記第６配線と接続されている第７端を有し、前記第７端よりも前記第７電位より高い第８電位のノードの近くに位置するとともに前記第２配線と接続されている第８端を有する第４センスアンプと、
    をさらに備える、
    請求項１に記載の可変抵抗型記憶装置。
11. 前記第１センスアンプ、前記第２センスアンプ、前記第３センスアンプ、及び前記第４センスアンプが並行してイネーブルとされる、
    請求項１０に記載の可変抵抗型記憶装置。
12. 前記第１メモリセルを含んだ第１メモリセルアレイと、
    前記第３メモリセルを含んだ第２メモリセルアレイと、
    前記第４メモリセルを含んだ第３メモリセルアレイと、
    前記第２メモリセルを含んだ第４メモリセルアレイと、
    前記第１メモリセルアレイと前記第２メモリセルアレイの間に位置し、前記第１端及び前記第５端と前記第１配線の間の第１スイッチを含んだ第１回路と、
    前記第１メモリセルアレイと前記第３メモリセルアレイの間に位置し、前記第２端と前記第３配線の間の第２スイッチを含んだ第２回路と、
    前記第１メモリセルアレイと前記第３メモリセルアレイの間に位置し、前記第７端と前記第６配線の間の第３スイッチを含んだ第３回路と、
    前記第３メモリセルアレイと前記第４メモリセルアレイの間に位置し、前記第４端及び前記第８端と前記第２配線の間の第４スイッチを含んだ第４回路と、
    前記第２メモリセルアレイと前記第４メモリセルアレイの間に位置し、前記第６端と前記第５配線の間の第５スイッチを含んだ第５回路と、
    前記第２メモリセルアレイと前記第４メモリセルアレイの間に位置し、前記第３端と前記第４配線の間の第６スイッチを含んだ第６回路と、
    をさらに備える、
    請求項１０に記載の可変抵抗型記憶装置。

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