JP2020155186A - メモリデバイス - Google Patents

Abstract

【課題】メモリデバイスの特性を向上する。【解決手段】実施形態のメモリデバイスは、第１の配線ＷＬと第２の配線ＢＬとの間に接続され、可変抵抗素子１を含むメモリセルＭＣと、電流源回路３００と電圧源回路３１０とを含み、書き込みパルスを用いてメモリセルＭＣにデータを書き込む書き込み回路１４１と、を含む。書き込み回路１４１は、書き込みパルスの供給の開始の第１の時刻から第２の時刻までの第１の期間において、電流源回路３００を用いて、書き込みパルスをメモリセルＭＣに供給し、第３の時刻から前記書き込み電流の供給の停止の第４の時刻までの第２の期間において、電圧源回路３１０を用いて、書き込みパルスをメモリセルＭＣに供給する。【選択図】 図７

Description

本発明の実施形態は、メモリデバイスに関する。

近年、新規のメモリデバイスの研究及び開発が、推進されている。

特開２０１６−１７７８５３号公報

メモリデバイスの特性を向上する。

実施形態のメモリデバイスは、第１の配線と、第２の配線と、前記第１の配線と前記第２の配線との間に電気的に接続され、可変抵抗素子を含むメモリセルと、電流源回路と電圧源回路とを含み、書き込みパルスを用いて前記メモリセルにデータを書き込む書き込み回路と、含み、前記書き込み回路は、前記書き込みパルスの供給の開始の第１の時刻から第２の時刻までの第１の期間において、前記電流源回路を用いて、前記書き込みパルスを前記メモリセルに供給し、第３の時刻から前記書き込み電流の供給の停止の第４の時刻までの第２の期間において、前記電圧源回路を用いて、前記書き込みパルスを前記メモリセルに供給する。

第１の実施形態のメモリデバイスの構成例を示す図。 第１の実施形態のメモリデバイスのメモリセルアレイの構成例を示す図。 第１の実施形態のメモリデバイスのメモリセルアレイの構造例を示す図。 第１の実施形態のメモリデバイスのメモリセルの構造例を示す図。 第１の実施形態のメモリデバイスのメモリセルアレイの構造例を示す図。 第１の実施形態のメモリデバイスの構成例を示す図。 第１の実施形態のメモリデバイスの構成例を示す図。 第１の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第１の実施形態のメモリデバイスの動作例を説明するための図。 第１の実施形態のメモリデバイスの動作例を説明するための図。 第１の実施形態のメモリデバイスの動作例を説明するための図。 第１の実施形態のメモリデバイスの動作例を説明するための図。 第１の実施形態のメモリデバイスの動作例を説明するための図。 第２の実施形態のメモリデバイスの構成例を示す図。 第２の実施形態のメモリデバイスの動作例を説明するための図。 第２の実施形態のメモリデバイスの動作例を説明するための図。 第２の実施形態のメモリデバイスの動作例を説明するための図。 第３の実施形態のメモリデバイスの構成例を示す図。 第４の実施形態のメモリデバイスの構成例を示す図。 第４の実施形態のメモリデバイスの動作例を説明するための図。 第４の実施形態のメモリデバイスの動作例を説明するための図。 第４の実施形態のメモリデバイスの動作例を説明するための図。 実施形態のメモリデバイスの変形例を示す図。 実施形態のメモリデバイスの変形例を示す図。

図１乃至図２４を参照して、実施形態のメモリデバイス及びメモリデバイスの制御方法について、説明する。

以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号（例えば、ワード線ＷＬやビット線ＢＬ、各種の電圧及び信号など）を付された構成要素が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。

（１） 第１の実施形態
図１乃至図１３を参照して、第１の実施形態のメモリデバイスについて、説明する。

（ａ）構成例
図１乃至図８を参照して、本実施形態のメモリデバイスの構成例について、説明する。

図１は、本実施形態のメモリデバイスの構成例の一例を示すブロック図である。

図１に示されるように、本実施形態のメモリデバイス５００は、メモリセルアレイ１００、ロウ制御回路１１０、カラム制御回路１２０、書き込み回路１４０、読み出し回路１５０、Ｉ／Ｏ回路１６０、電圧生成回路１７０、及び、制御回路１９０などを含む。

１以上のメモリセルアレイ１００は、複数のメモリセルＭＣを含む。各メモリセルＭＣは、例えば、可変抵抗素子を含む。可変抵抗素子が、メモリ素子として、データの記憶に用いられる。尚、１つのメモリセルアレイ１００は、複数のメモリ領域の集合を示す場合もある。

ロウ制御回路１１０は、メモリセルアレイ１００の複数のロウを制御する。ロウ制御回路１１０に、アドレスＡＤＲのデコード結果（ロウアドレス）が供給される。ロウ制御回路１１０は、アドレスＡＤＲのデコード結果に基づいたロウ（例えば、ワード線）を、選択状態に設定する。以下において、選択状態に設定されたロウ（又はワード線）は、選択ロウ（又は選択ワード線）とよばれる。選択ロウ以外のロウは、非選択ロウ（又は非選択ワード線）とよばれる。

ロウ制御回路１１０は、グローバルワード線選択回路１１１、ワード線選択回路１１２、グローバルワード線ドライバ回路、及びワード線ドライバ回路などを有する。

カラム制御回路１２０は、メモリセルアレイ１００の複数のカラムを制御する。カラム制御回路１２０に、アドレスＡＤＲのデコード結果（カラムアドレス）が供給される。カラム制御回路１２０は、アドレスＡＤＲのデコード結果に基づいたカラム（例えば、少なくとも１つのビット線）を、選択状態に設定する。以下において、選択状態に設定されたカラム（又はビット線）は、選択カラム（又は選択ビット線）とよばれる。選択カラム以外のカラムは、非選択カラム（又は非選択ビット線）とよばれる。

カラム制御回路１２０は、グローバルビット線選択回路１２１、ビット線選択回路１２２、グローバルビット線ドライバ回路、及びビット線ドライバ回路などを有する。

書き込み回路１４０は、書き込み動作（データの書き込み）のための各種の制御を行う。書き込み回路１４０は、書き込み動作時において、電流及び／又は電圧によって形成される書き込みパルスを、ロウ制御回路１１０及びカラム制御回路１２０を介してメモリセルＭＣに供給する。これによって、データＤＴが、メモリセルＭＣに書き込まれる。

例えば、書き込み回路１４０は、書き込みドライバ回路１４１、電圧源、電流源、及び、ラッチ回路などを有する。

読み出し回路１５０は、読み出し動作（データの読み出し）のための各種の制御を行う。読み出し回路１５０は、読み出し動作時において、読み出しパルス（例えば、読み出し電流）をロウ制御回路１１０及びカラム制御回路１２０を介してメモリセルＭＣに供給する。読み出し回路１５０は、ビット線ＢＬの電位又は電流値をセンスする。これによって、メモリセルＭＣ内のデータＤＴが、読み出される。

例えば、読み出し回路１５０は、電圧源及び／又は電流源、ラッチ回路、センスアンプ回路などを有する。

尚、書き込み回路１４０及び読み出し回路１５０は、互いに独立な回路に限定されない。例えば、書き込み回路と読み出し回路とは、相互に利用可能な共通な構成要素を有し、１つの統合的な回路として、メモリデバイス５００内に提供されてもよい。

Ｉ／Ｏ回路（入出力回路）１６０は、メモリデバイス５００内における各種の信号の送受信のためのインターフェイス回路である。

Ｉ／Ｏ回路１６０は、書き込み動作時において、外部デバイス（コントローラ又はホストデバイス）のプロセッサ９００からのデータＤＴを、書き込みデータとして、書き込み回路１４０に転送する。Ｉ／Ｏ回路１６０は、読み出し動作時において、メモリセルアレイ１００から読み出し回路１５０へ出力されたデータＤＴを、読み出しデータとして、プロセッサ９００へ転送する。

Ｉ／Ｏ回路１６０は、プロセッサ９００からのアドレスＡＤＲ及びコマンドＣＭＤを、制御回路１９０に転送する。Ｉ／Ｏ回路１６０は、様々な制御信号ＣＮＴを、制御回路１９０と外部デバイスとの間で送受信する。

電圧生成回路１７０は、外部デバイスから提供された電源電圧を用いて、メモリセルアレイ１００の各種の動作のための電圧を生成する。例えば、電圧生成回路１７０は、書き込み動作時において、書き込み動作のために生成された様々な電圧を、書き込み回路１４０に出力する。電圧生成回路１７０は、読み出し動作時において、読み出し動作のために生成された様々な電圧を、読み出し回路１５０に出力する。

制御回路（ステートマシーン、シーケンサ又は内部コントローラともよばれる）１９０は、制御信号ＣＮＴ、アドレスＡＤＲ及びコマンドＣＭＤに基づいて、メモリデバイス５００内の各回路の動作を制御する。

例えば、コマンドＣＭＤは、メモリデバイス５００が実行すべき動作を示す信号である。例えば、アドレスＡＤＲは、メモリセルアレイ１００内の動作対象の１以上のメモリセル（以下では、選択セルとよばれる）の座標を示す信号である。例えば、制御信号ＣＮＴは、外部デバイスとメモリデバイス５００との間の動作タイミング及びメモリデバイス５００の内部の動作タイミングを制御するための信号である。

制御回路１９０は、例えば、コマンドデコーダ、アドレスデコーダ、及びラッチ回路などを有する。

図２は、メモリデバイスのメモリセルアレイの構成の一例を示す、等価回路図である。

図２に示されるように、メモリセルアレイ１００内において、複数のワード線ＷＬ（ＷＬ＜０＞，ＷＬ＜１＞，・・・，ＷＬ＜Ｎ＞）は、Ｙ方向に配列される。各ワード線ＷＬは、Ｘ方向に延在する。メモリセルアレイ１００内において、複数のビット線ＢＬ（ＢＬａ＜０＞，ＢＬａ＜１＞．・・・，ＢＬａ＜Ｍ＞，ＢＬｂ＜０＞，ＢＬｂ＜１＞．・・・，ＢＬｂ＜Ｍ＞）は、Ｘ方向に配列される。各ビット線ＢＬは、Ｙ方向に延在している。ここで、Ｎ及びＭは、正の自然数である。

メモリセルＭＣは、ビット線ＢＬとワード線ＷＬとの交差位置に配置される。メモリセルＭＣの一端は、ビット線ＢＬに接続され、メモリセルＭＣの他端は、ワード線ＷＬに接続されている。

Ｘ方向に配列された複数のメモリセルＭＣは、１つのワード線ＷＬに共通に接続される。Ｙ方向に配列された複数のメモリセルＭＣは、１つのビット線ＢＬに共通に接続されている。

本実施形態のメモリデバイスが、抵抗変化型メモリである場合、１つのメモリセルＭＣは、１つの可変抵抗素子１と１つのスイッチング素子２を含む。

可変抵抗素子１とスイッチング素子は、ビット線ＢＬとワード線ＷＬとの間で、直列に接続されている。可変抵抗素子１の一端が、ビット線ＢＬに接続され、可変抵抗素子１の他端が、スイッチング素子２を介してワード線ＷＬに接続される。

可変抵抗素子１は、メモリセルＭＣのメモリ素子として機能する。可変抵抗素子１は、素子１の抵抗状態の変化に応じて、複数の抵抗値を有し得る。可変抵抗素子１の複数の抵抗値とデータとの関連付けによって、可変抵抗素子１は、１ビット以上のデータを記憶するメモリ素子として、用いられる。

スイッチング素子２は、メモリセルＭＣのオン／オフ（選択／非選択）を切り替える。
スイッチング素子２は、スイッチング素子２のしきい値電圧以上の電圧がメモリセルＭＣに印加されている場合において、オン状態（低抵抗状態、導通状態）に設定される。スイッチング素子２は、スイッチング素子２のしきい値電圧未満の電圧がメモリセルに印加されている場合に、オフ状態（高抵抗状態、非導通状態）に設定される。

導通状態のスイッチング素子２は、電流をメモリセルＭＣ内に流すことが可能である。オン状態のスイッチング素子２は、ビット線とワード線との間の電位差に応じて、ビット線側からワード線側に向かって流れる電流、又は、ワード線側からビット線側に向かって流れる電流を、可変抵抗素子１に供給する。このように、スイッチング素子２は、メモリ素子１に双方向に電流を流すことが可能な素子である。例えば、スイッチング素子２は、双方向ダイオードとして機能する。

図３は、本実施形態のメモリデバイスにおける、メモリセルアレイの構造例を示す鳥瞰図である。

図３に示されるように、メモリセルアレイ１００において、複数のメモリセルＭＣの各々は、複数の配線５１，５３，５５間に設けられている。

複数の配線５１，５３，５５は、基板９の表面の上方に設けられている。

配線５１は、Ｙ方向に延在する。複数の配線５１は、Ｘ方向に並んでいる。配線５３は、Ｘ方向に延在する。複数の配線５３は、Ｙ方向に並んでいる。配線５５は、Ｙ方向に延在する。複数の配線５５は、Ｘ方向に並んでいる。
配線５３は、Ｚ方向における配線５１の上方に設けられている。配線５５は、Ｚ方向における配線５３の上方に設けられている。配線５３は、Ｚ方向において、配線５１と配線５５との間に設けられている。

図３の例において、配線５１及び配線５５がビット線ＢＬ（ＢＬａ，ＢＬｂ）であり、配線５３がワード線である。

尚、Ｘ方向は、基板９の表面に対して平行な方向である。Ｙ方向は、基板９の表面に対して平行な方向で、且つ、Ｘ方向に交差する（例えば、直交する）方向である。Ｚ方向は、基板９の表面（Ｘ−Ｙ平面）に対して垂直な方向である。

複数のメモリセルＭＣは、メモリセルアレイ１００内において、３次元に配列されている。複数のメモリセルＭＣは、Ｘ−Ｙ平面内にマトリクス状に配列されている。複数のメモリセルＭＣが、Ｚ方向に配列されている。

メモリセルＭＣは、配線（ビット線ＢＬａ）５１と配線（ワード線ＷＬ）５３との間に設けられている。メモリセルＭＣは、配線（ワード線ＷＬ）５３と配線（ビット線ＢＬｂ）５５との間に設けられている。Ｚ方向に並ぶ２つのメモリセルＭＣ間に、配線５３が設けられている。

Ｚ方向に並ぶ２つのメモリセルＭＣは、Ｚ方向に並ぶ２つのメモリセルＭＣ間の配線５３を共有する。
Ｚ方向に並ぶ２つのメモリセルＭＣは、共通のワード線ＷＬに接続されている。Ｚ方向に並ぶ２つのメモリセルＭＣは、互いに異なるビット線ＢＬａ，ＢＬｂに接続される。Ｚ方向に並ぶ２つのメモリセルＭＣのうち一方のメモリセルは、Ｚ方向においてワード線ＷＬより下方のビット線ＢＬａに接続され、他方のメモリセルは、Ｚ方向においてワード線ＷＬより上方のビット線ＢＬａに接続される。

以下において、Ｘ−Ｙ平面に２次元に配列された複数のメモリセルＭＣを含む層は、マット（ＭＡＴ）、メモリタイル、又は、セル層などとよばれる。図２のメモリセルアレイ１００は、２つのマットが、Ｚ方向に配列された構造を有する。

例えば、図２のメモリセルアレイ１００において、メモリセルＭＣは、メモリ素子１とスイッチング素子２とを含む積層体である。

尚、メモリセルアレイ１００の構造は、図３の例に限定されない。例えば、メモリセルアレイ１００において、複数のメモリセルＭＣが、２次元に配列されたのみの構造でもよい。この場合において、メモリセルアレイ１００のマットの数は、１つである。

尚、基板９が半導体基板（例えば、シリコン基板）である場合、ロウ制御回路１１０及びカラム制御回路１２０のようなメモリセルアレイ１００以外の回路（以下では、ＣＭＯＳ回路とよばれる）が、半導体基板９上に設けられてもよい。これによって、メモリセルアレイ１００が、Ｚ方向においてＣＭＯＳ回路上方に設けられる。

図４は、本実施形態のメモリデバイスにおける、メモリセルの構造例を示す断面図である。図４において、Ｙ方向に沿うメモリセルアレイの断面が示されている。

例えば、本実施形態のメモリデバイスは、磁気抵抗効果素子をメモリ素子１に用いた磁気メモリ（例えば、ＭＲＡＭ）である。

図３の構造を有するメモリセルアレイ１００において、メモリセルＭＣは、磁気抵抗効果素子１とスイッチング素子２とを含む積層体である。

本実施形態において、磁気抵抗効果素子１は、２つの磁性層１１，１２と非磁性層１３とを含む。非磁性層１３は、Ｚ方向において２つの磁性層１１，１２の間に設けられている。Ｚ方向に配列された２つの磁性層１１，１２及び非磁性層１３は、磁気トンネル接合（ＭＴＪ）を形成する。
以下において、磁気トンネル接合を含む磁気抵抗効果素子１は、ＭＴＪ素子とよばれる。以下において、ＭＴＪ素子１における非磁性層１３は、トンネルバリア層とよばれる。

磁性層１１，１２は、例えば、コバルト、鉄及び／又はボロンなどを含む強磁性層である。磁性層１１，１２は、単層膜でもよいし、多層膜（例えば、人工格子膜）でもよい。トンネルバリア層１３は、例えば、酸化マグネシウムを含む絶縁膜である。トンネルバリア層は、単層膜でもよいし、多層膜でもよい。

例えば、各磁性層１１，１２は、垂直磁気異方性を有する。各磁性層の磁化容易軸方向は、磁性層の層面（膜面）に対して垂直である。各磁性層１１，１２は、磁性層１１，１２の層面に対して垂直な磁化を有する。各磁性層１１，１２の磁化の方向は、磁性層１１，１２の配列方向（Ｚ方向）に対して平行である。

磁性層１２の磁化の向きは、可変である。磁性層１１の磁化の向きは、不変（固定状態）である。以下において、磁化の向きが可変な磁性層１２は、記憶層とよばれる。以下において、磁化の向きが不変（固定状態）の磁性層１１は、参照層とよばれる。尚、記憶層１２は、自由層、磁化自由層、又は、磁化可変層とよばれる場合もある。参照層１１は、ピン層、ピンド層、磁化不変層、又は、磁化固定層とよばれる場合もある。

本実施形態において、「参照層（磁性層）の磁化の向きが不変である」、又は、「参照層（磁性層）の磁化の向きが固定状態である」とは、記憶層の磁化の向きを変えるための電流又は電圧が磁気抵抗効果素子に供給された場合において、参照層の磁化の向きが、電流／電圧の供給の前後で供給された電流又は電圧によって変化しないことを、意味する。

例えば、本実施形態のＭＴＪ素子１は、２つの電極１９Ａ，１９Ｂを含む。磁性層１１，１２及びトンネルバリア層１３は、Ｚ方向において、２つの電極１９Ａ，１９Ｂ間に設けられている。参照層１１は、電極１９Ａとトンネルバリア層１３との間に設けられている。記憶層１２は、電極１９Ｂとトンネルバリア層１３との間に設けられている。

例えば、シフトキャンセル層１５が、ＭＴＪ素子１内に設けられている。シフトキャンセル層１５は、参照層１１と電極１９Ａとの間に設けられている。シフトキャンセル層１５は、参照層１１の漏れ磁場の影響を緩和するための磁性層である。

非磁性層１６が、シフトキャンセル層１５と参照層１１との間に設けられている。非磁性層１６は、例えば、Ｒｕ層などの金属層である。

参照層１１は、非磁性層１６を介してシフトキャンセル層１５と反強磁性的に結合する。これによって、参照層１１、非磁性層１６及びシフトキャンセル層１５を含む積層体は、ＳＡＦ（synthetic antiferromagnetic）構造を形成する。ＳＡＦ構造において、シフトキャンセル層１５の磁化の向きは、参照層１１の磁化の向きと反対になる。ＳＡＦ構造によって、参照層１１の磁化の向きは、固定状態に設定される。

例えば、ＭＴＪ素子１は、下地層（図示せず）及び／又はキャップ層（図示せず）を含んでもよい。下地層は、磁性層（ここでは、シフトキャンセル層）１５と電極１９Ａとの間に設けられている。下地層は、非磁性層（例えば、導電性化合物層）である。下地層は、下地層に接する磁性層１５の特性（例えば、結晶性及び／又は磁気特性）を改善するための層である。キャップ層は、磁性層（ここでは、記憶層）１１と電極１９Ｂとの間の非磁性層（例えば、導電性化合物層）である。キャップ層は、キャップ層に接する磁性層１１の特性（例えば、結晶性及び／又は磁気特性）を改善するための層である。

尚、下地層及びキャップ層の少なくとも一方が、電極１９（１９Ａ，１９Ｂ）の構成要素としてみなされてもよい。

スイッチング素子２は、２つの電極２１，２３と、スイッチング層（以下では、抵抗変化層ともよばれる）２２を含む。スイッチング層２２は、２つの電極（導電層）２１，２３間に設けられている。スイッチング素子２において、電極２１、スイッチング層２２、及び電極２３が、Ｚ方向に配列されている。スイッチング層２２は、２つの電極２１，２３間に設けられている。スイッチング層２２の材料は、遷移金属酸化物、又は、カルコゲナイド化合物などである。

２つのメモリセルＭＣがＺ方向に並ぶ場合、一方のメモリセルＭＣが、Ｚ方向において配線５３を介して他方のメモリセルＭＣ上方に配置される。Ｚ方向に配置された２つのメモリセルＭＣは、メモリセルＭＣの内部構成１，２が配線５３を中心に鏡像関係の配置を有するように、設けられている。

例えば、配線５３より下方のメモリセルＭＣにおいて、ＭＴＪ素子１が配線５１上に設けられ、スイッチング素子２がＭＴＪ素子１上に設けられる。配線５３は、スイッチング素子２上に設けられる。より具体的には、ＭＴＪ素子１において、電極１９Ｂ、記憶層１２、トンネルバリア層１３、参照層１１、金属層１６及びシフトキャンセル層１５及び電極１９Ａが、配線５１側から配線５３側へ向かう順序で、配線５１上に配置される。ＭＴＪ素子１上のスイッチング素子２において、電極２３、スイッチング層２２及び電極２１が、配線５１側から配線５３へ向かう順序で、電極１９Ｂ上に配置される。配線５３が、電極２１上に配置される。

例えば、配線５３より上方のメモリセルＭＣにおいて、スイッチング素子２が配線５３上に設けられ、ＭＴＪ素子１がスイッチング素子２上に設けられる。配線５５が、ＭＴＪ素子１上に設けられる。より具体的には、ＭＴＪ素子１下方のスイッチング素子２において、電極２１、スイッチング層２２及び電極２３が、配線５３側から配線５５側へ向かう順序（配線５１側から配線５３側へ向かう順序）で、配線５３上に配置される。ＭＴＪ素子１において、電極１９Ａ、シフトキャンセル層１５、金属層１６、参照層１１、トンネルバリア層１３、記憶層１２及び電極１９Ｂが、配線５３側から配線５５側へ向かう順序で、電極２３上に配置される。配線５５が、電極１９Ｂ上に配置される。

尚、メモリセルアレイ１００内において、ＭＴＪ素子１及びスイッチング素子２のＺ方向における配置順序、及び、各素子１，２の構成要素（層）の配置順序は、所望の機能／特性を実現できる限り、上述の例に限定されない。メモリセルアレイの内部構成に応じて、ＭＴＪ素子１及びスイッチング素子２のＺ方向における配置順序、及び、各素子１，２の構成要素（層）の配置順序は、適宜変更され得る。

メモリセルに対するデータの書き込みは、ＭＴＪ素子１の記憶層の磁化の向きの制御によって、実行される。データの書き込みによって、磁化配列状態に対応するＭＴＪ素子１の抵抗状態（抵抗値）は、変化する。

例えば、ＳＴＴ（Spin transfer torque）によって、記憶層１２の磁化の向きがスイッチングされる場合、書き込み電流が、ＭＴＪ素子１に供給される。

書き込み電流が、記憶層１２から参照層１１へ流れるか、又は、参照層１１から記憶層１２へ流れるかに応じて、ＭＴＪ素子１の磁化配列状態のＡＰ状態からＰ状態への変化、又は、ＭＴＪ素子１の磁化配列状態のＰ状態からＡＰ状態への変化が、制御される。書き込み電流の電流値は、参照層１１の磁化反転しきい値より小さく、記憶層１２の磁化反転しきい値以上に設定される。記憶層１２の磁化スイッチング（磁化の反転）に寄与するスピントルクが、ＭＴＪ素子内を流れる書き込み電流によって発生する。発生したスピントルクが、記憶層１２に印加される。

ＭＴＪ素子１の磁化配列状態がＡＰ状態からＰ状態へ変化される場合（以下では、Ｐ書き込みともよばれる）、参照層１１の磁化の向きと同じ向きのスピン（電子）のスピントルクが、記憶層１２の磁化に印加される。記憶層１２の磁化の向きが参照層１１の磁化の向きに対して反対である場合、記憶層１２の磁化の向きは、印加されたスピントルクによって、参照層１１の磁化の向きと同じ向きに変わる。
この結果として、ＭＴＪ素子１の磁化配列状態は、Ｐ状態に設定される。

ＭＴＪ素子１の磁化配列状態がＰ状態からＡＰ状態へ変化される場合（以下では、ＡＰ書き込みともよばれる）、参照層１１の磁化の向きに対して反対の向きのスピンのスピントルクが、記憶層１２の磁化に印加される。記憶層１２の磁化の向きが参照層１１の磁化の向きと同じである場合、記憶層１２の磁化の向きは、印加されたスピントルクによって、参照層１１の磁化の向きに対して反対の向きに変わる。
この結果として、ＭＴＪ素子１の磁化配列状態は、ＡＰ状態に設定される。

メモリセルからのデータの読み出しは、ＭＴＪ素子１の磁化配列状態（抵抗値）の判別によって、実行される。データの読み出し時、読み出し電流がＭＴＪ素子１に供給される。読み出し電流の電流値は、記憶層１２の磁化反転しきい値より小さい値に設定される。読み出し電流が供給されたＭＴＪ素子１からの出力値（例えば、電流値、又は、電圧値）の大きさに基づいて、ＭＴＪ素子１の抵抗値（磁化配列状態）が、等価的に判別される。
これによって、メモリセル内のデータが、判別され、読み出される。

＜レイアウト例＞
図５を参照して、本実施形態のメモリデバイスにおける、半導体チップ内における各回路のレイアウトについて、説明する。

図５において、メモリセルアレイ１００、書き込みドライバ回路、センスアンプ回路、グローバルワード線選択回路、ビット線ドライバ回路、及び、ワード線ドライバ回路が、抽出して示されている。

図５に示されるように、複数の回路領域５１０が、半導体チップ（基板）９内に設けられている。以下において、回路領域は、コア領域（又は、バンク）とよばれる。コア領域内の複数の回路のグループは、コア回路とよばれる。

図５の例において、４つのコア領域５１０が示されているが、半導体チップ内におけるコア領域５１０の数は、３つ以下でもよいし、５つ以上でもよい。

例えば、複数のコア領域５１０は、Ｘ方向に配列される。
階層ワード線構造がメモリセルアレイ１００に適用される場合、複数のグローバルワード線ＧＷＬが、メモリセルアレイ１００に対して設けられる。所定の数のワード線ＷＬが、複数のグローバルワード線ＧＷＬのうち対応する１つに、選択素子（例えば、電界効果トランジスタ）を介して接続される。
例えば、グローバルワード線ＧＷＬは、複数のコア領域５１０をまたがる。

複数のコア領域５（コア回路）５１０は、１つのグローバルワード線選択回路１１１を共有する。
４つのコア領域５１０のうち２つの領域５１０が、グローバルワード線選択回路１１１のＸ方向の一端側に設けられ、残りの２つの領域５１０が、グローバルワード線選択回路１１１のＸ方向の他端側に設けられる。

グローバルワード線選択回路１１１は、アドレスＡＤＲのデコード結果に基づいて、複数のグローバルワード線ＧＷＬの中から１つのグローバルワード線ＧＷＬを選択（活性化）する。

各コア領域５１０内に、メモリセルアレイ１００、ワード線選択回路１１２、グローバルビット線選択回路１２１、ビット線選択回路１２２、書き込みドライバ回路１４１及びセンスアンプ回路１５１などを含む。

複数のメモリセルアレイ（区別化のために、メモリ領域、タイル又はセグメントなどともよばれる）１００が、コア領域５１０内に設けられる。例えば、４つのメモリセルアレイ１００が、１つのコア領域５１０内に設けられる。

４つのメモリセルアレイ１００は、２×２のマトリクス状にコア領域５１０内に配置される。２つのメモリセルアレイ１００が、Ｘ方向に並ぶ。２つのメモリセルアレイ１００が、Ｙ方向に並ぶ。

コア領域５１０内において、複数のメモリセルアレイ１００は、ワード線選択回路１１２を共有する。ワード線選択回路１１２は、Ｘ方向に並ぶメモリセルアレイ１００間に設けられる。

ワード線選択回路１１２は、アドレスＡＤＲのデコード結果に基づいて、複数のワード線ＷＬの中から１以上のワード線ＷＬを選択（活性化）する。ワード線選択回路１１２は、グローバルワード線ＧＷＬ、及び、メモリセルアレイ１００内のワード線ＷＬに接続される。ワード線選択回路１１２は、グローバルワード線ＧＷＬとワード線ＷＬとの接続（オン／オフ）を制御する複数の選択素子（例えば、電界効果トランジスタ）を含む。

複数のビット線選択回路１２２が、コア領域５１０内に設けられている。例えば、６つのビット線選択回路１２２が、１つのコア領域５１０内に設けられている。

Ｙ方向に並ぶ２つのメモリセルアレイ１００に対して、３つのビット線選択回路１２２が設けられている。

１つのメモリセルアレイ１００は、Ｙ方向において、２つのビット線選択回路１２２間に設けられている。１つのビット線選択回路１２２が、Ｙ方向に並ぶメモリセルアレイ１００間に設けられている。２つのメモリセルアレイ１００は、メモリセルアレイ１００間のビット線選択回路１２２を共有する。

図２のメモリセルアレイ１００のように、メモリセルアレイ１００が、２つのマットの積層構造を有する場合、メモリアルアレイ１００のＹ方向の一端側のビット線選択回路１２２が、メモリセルアレイ１００の底部側のビット線ＢＬ（配線５１）に接続され、メモリアルアレイ１００のＹ方向の他端側のビット線選択回路１２２が、メモリセルアレイ１００の頂部側のビット線ＢＬ（配線５５）に接続される。例えば、２つのメモリセルアレイ１００間のビット線選択回路１２２が、２つのメモリセルアレイ１００の頂部側のビット線ＢＬの選択に用いられる。

ビット線選択回路１２２は、アドレスＡＤＲのデコード結果に基づいて、複数のビット線ＢＬの中から１以上のビット線ＢＬを選択（活性化）する。ビット線選択回路１２２は、ビット線ＢＬを選択するための複数の選択素子（例えば、電界効果トランジスタ）を含む。

階層ビット線構造がメモリセルアレイ１００に適用される場合、複数のグローバルビット線ＧＢＬが、メモリセルアレイ１００に対して設けられる。所定の数のビット線ＢＬが、複数のグローバルビット線ＧＢＬのうち対応する１つに、選択素子（例えば、電界効果トランジスタ）を介して接続される。

グローバルビット線選択回路１２１は、Ｘ方向に並ぶビット線選択回路１２２間に設けられている。グローバルビット線選択回路１２１は、Ｙ方向においてワード線選択回路１１２に隣り合う。グローバルビット線選択回路１２１は、Ｘ方向に並ぶビット線選択回路１２２間に設けられている。

グローバルビット線選択回路１２１は、アドレスＡＤＲのデコード結果に基づいて、複数のグローバルビット線ＧＢＬの中から１以上のグローバルビット線ＧＢＬを選択（活性化）する。

書き込みドライバ回路１４１及びセンスアンプ回路１５１は、コア領域５１０内に設けられる。例えば、書き込みドライバ回路１４１及びセンスアンプ回路１５１は、四角形の平面形状のコア領域５１０内の一角に設けられる。

センスアンプ回路１５１は、データの読み出し動作時に、選択セルに読み出し電流を流す。センスアンプ回路１５１は、選択セルに流れる読み出し電流の電流値、又は、ビット線の電位の変動を、センスする。センスアンプ回路１５１のセンス結果に基づいて、メモリセル内のデータが、判別され、読み出される。

書き込みドライバ回路１４１は、データの書き込み動作時に、選択セルに書き込みパルスを供給する。ＳＴＴを用いた書き込み動作時において、書き込みドライバ回路１４１は、書き込みパルスとしての書き込み電流を、書き込みデータに応じて、選択ワード線から選択ビット線に向かって、又は、選択ビット線から選択ワード線に向かって、流す。

図６は、メモリセルアレイ内におけるメモリセルの位置（座標）と書き込み回路との関係を示す模式図である。

図６に示される例において、書き込み回路１４０の書き込みドライバ回路１４１は、メモリセルアレイ１００のＸ方向の一端側に、設けられている。

メモリセルアレイ１００内における選択セルの座標（位置）に応じて、選択セルと書き込みドライバ回路１４１との間の距離が、変わる。このため、複数のメモリセルが同じワード線に接続されていたとしても、メモリセルアレイ１００内のメモリセルの座標に応じて、メモリセルに付加される寄生抵抗（例えば、配線抵抗）が、メモリセルごとに異なる可能性がある。

傾向として、書き込みドライバ回路１４１から遠いメモリセル（以下では、Ｆａｒセルとも表記される）ＭＣ−ｆの寄生抵抗は、書き込みドライバ回路１４１に近いメモリセル（以下では、Ｎｅａｒセルとも表記される）ＭＣ−ｎの寄生抵抗より大きい。ＦａｒセルＭＣ−ｆと書き込みドライバ回路１４１との間の距離は、ＮｅａｒセルＭＣ−ｎと書き込みドライバ回路１４１との間の距離より長い。

これと同様に、同じビット線に接続された複数のメモリセルに関して、メモリセルに付加される寄生抵抗の違いが、メモリセルと書き込みドライバ回路との距離に応じて生じる。

書き込みドライバ回路が、メモリセルアレイ１００のＸ方向の両端に配置された場合、又は、メモリセルアレイ１００のＹ方向の一端側に配置された場合であっても、メモリセルに付加される寄生抵抗は、メモリセルアレイ内におけるメモリセルの座標に応じて、メモリセルごとに異なる。

本実施形態のＭＲＡＭにおいて、書き込み回路１４０（書き込みドライバ回路１４１）は、電流源回路（例えば、定電流源回路）３００と電圧源回路（例えば、定電圧源回路）３１０とを含む。本実施形態のＭＲＡＭは、電流源回路３００と電圧源回路３１０とを用いて、書き込みパルス（書き込み電流）を生成する。生成された書き込みパルスが、選択セルに供給される。

これによって、本実施形態のＭＲＡＭは、書き込みエラーを低減できる。また、本実施形態のＭＲＡＭは、メモリ素子の破壊を抑制できる。

＜書き込み回路の構成＞
図７は、本実施形態のＭＲＡＭにおける、書き込み回路の書き込みドライバ回路の構成の一例を示す等価回路図である。

書き込みドライバ回路１４１は、複数の電界効果トランジスタ（以下では、トランジスタと表記する）ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４，ＴＲ５，ＴＲ６、電流源３０、アンプ（オペアンプ）３１、容量素子３２、及び、抵抗素子３３などを含む。

図７に示されるように、電流源３０の一端は、電源端子８０Ａに接続されている。電源電圧ＶＤＤが、電源端子８０Ａに印加される。

Ｎ型のトランジスタＴＲ１の電流経路の一端（２つのソース／ドレインのうち一方）は、電流源３０の他端に接続される。トランジスタＴＲ１の電流経路の他端（２つのソース／ドレインのうち他方）は、ノードＮＤ１に接続される。制御信号ＣＣが、トランジスタＴＲ１のゲートに供給される。

Ｎ型のトランジスタＴＲ２の電流経路の一端は、ノードＮＤ１に接続される。トランジスタＴＲ２の電流経路の他端は、ノードＮＤ２に接続される。制御信号ＡＣＴが、トランジスタＴＲ２のゲートに供給される。
ノードＮＤ２は、書き込みドライバ回路１４１に関するメモリセルアレイ１００における書き込み電流の入力側（電流ソース側）の端子に接続される。

Ｎ型のトランジスタＴＲ３の電流経路の一端は、ノードＮＤ３に接続される。トランジスタＴＲ３の電流経路の他端は、グランド端子（基準電圧端子）８９Ａに接続される。制御信号（以下では、ライトイネーブル信号ともよばれる）ＷＥＮが、トランジスタＴＲ３のゲートに供給される。
グランド電圧（基準電位）ＶＳＳが、グランド端子８９Ａに印加される。ノードＮＤ３は、書き込みドライバ回路１４１に関するメモリセルアレイ１００における電流の出力側（シンク側）の端子に接続される。
メモリセルＭＣは、ノードＮＤ３及びＮＤ４間に接続される。

Ｎ型のトランジスタＴＲ４の電流経路の一端は、ノードＮＤ１に接続される。トランジスタＴＲ４の電流経路の他端は、ノードＮＤ４に接続される。制御信号ＣＶが、トランジスタＴＲ４のゲートに供給される。

Ｎ型のトランジスタＴＲ５の電流経路の一端は、ノードＮＤ１に接続される。トランジスタＴＲ５の電流経路の他端は、ノードＮＤ５に接続される。制御信号ＳＭＰが、トランジスタＴＲ５のゲートに供給される。

容量素子３２の一端は、ノードＮＤ５に接続される。容量素子３２の他端は、グランド端子８９Ｂに接続される。

アンプ３１の一方の入力端子（非反転入力端子）ＩＴ１は、ノードＮＤ４に接続される。アンプ３１の他方の入力端子（反転入力端子）ＩＴ２は、ノードＮＤ５に接続される。アンプ３１の出力端子は、トランジスタＴＲ６のゲートに接続される。アンプ３１は、ノードＮＤ４の電位とノードＮＤ５の電位との比較結果に基づく信号を、出力端子から出力する。

Ｐ型のトランジスタＴＲ６の電流経路の一端は、電源端子８０Ｂに接続される。トランジスタＴＲ６の電流経路の他端は、ノードＮＤ６に接続される。トランジスタＴＲ６のゲートは、アンプ３１の出力端子に接続される。ノードＮＤ６は、ノードＮＤ４を介して、アンプ３１の入力端子ＩＴ１に接続される。電源電圧ＶＤＤが、電源端子８０Ｂに供給される。

抵抗素子３３の一端は、ノードＮＤ６に接続される。抵抗素子３３の他端は、グランド端子８９Ｃに接続される。

例えば、書き込みドライバ回路１４１（書き込み回路）の電流源回路３００は、電流源３０及びトランジスタＴＲ１を含む。
例えば、書き込みドライバ回路１４１（書き込み回路）の電圧源回路３１０は、アンプ３１、容量素子３２、抵抗素子３３及びトランジスタＴＲ４，ＴＲ５，ＴＲ６を含む。

書き込みドライバ回路１４１は、各制御信号ＣＣ，ＡＣＴ，ＷＥＮ，ＳＭＰ，ＣＶの信号レベルの制御によって、動作する。

書き込みドライバ回路１４１からの書き込み電流Ｉｗｒの出力によって、電流（以下では、セル電流とよばれる）Ｉｃｅｌｌが、選択セルＭＣ−ｓに流れる。セル電流Ｉｃｅｌｌは、供給された書き込み電流ＩｗｒとメモリセルＭＣの座標（寄生抵抗）とに応じた電流値を有する。

図８は、本実施形態のＭＲＡＭにおける、書き込み電流の波形を模式的に示す図である。

書き込みドライバ回路１４１は、図８に示されるパルス形状の書き込み電流Ｉｗｒを出力する。書き込み電流Ｉｗｒは、電流値ｉ１を有する。電流値ｉ１は、ＭＴＪ素子１の磁化反転しきい値以上である。書き込み電流Ｉｗｒは、パルス幅Ｔｗｒを有する。

本実施形態のＭＲＡＭにおいて、書き込みドライバ回路１４１は、書き込み電流Ｉｗｒの供給の開始（時刻ｔａ）からある時刻ｔｘまでの期間Ｔ１において、電流源回路３００を用いて書き込み電流Ｉｗｒを出力（生成）する。書き込みドライバ回路１４１は、ある時刻ｔｘから書き込み電流Ｉｒの供給の停止（時刻ｔｂ）までの期間Ｔ２において、電圧源回路３１０を用いて書き込み電流Ｉｗｒを出力する。

期間Ｔ１と期間Ｔ２との境界の時刻ｔｘは、書き込み電流Ｉｗｒが供給されたＭＴＪ素子の磁化反転が生じる時刻ｔｓｗよりも前の時刻である。書き込み電流Ｉｗｒが供給されたＭＴＪ素子の磁化反転が生じる時刻ｔｓｗ（書き込み電流の供給からＭＴＪ素子の磁化反転が生じる期間Ｔｚ）は、書き込み電流Ｉｗｒの大きさ、ＭＴＪ素子の磁性層などの各種のパラメータによって設定され得る。

例えば、期間Ｔ１は、書き込み電流Ｉｗｒの供給からＭＴＪ素子１の磁化反転が生じるまでの期間Ｔｚより短い。

書き込みドライバ１４１における電流源回路３００と電圧源回路３１０との切り替えの一例としては、電流源回路３００からの電流の供給の停止と同時に、電圧源回路からの電流の供給が開始される。この場合において、電流源回路３００からの電流の供給の停止の時刻が、電圧源回路からの電流の供給の開始の時刻が一致する。

このように、本実施形態のＭＲＡＭにおいて、書き込みドライバ回路１４１は、メモリセルＭＣに対する電流の供給の開始からある時刻ｔｘまでの期間Ｔ１において電流源（例えば、定電流源）として機能し、ある時刻ｔｘから電流の供給の終了までの期間Ｔ２において電圧源（例えば、定電圧源）として機能する。

後述のように、本実施形態のＭＲＡＭは、メモリセルアレイ内のメモリセルに対して供給される書き込み電流の大きさに関して、メモリセルアレイ１００内のメモリセルＭＣの場所依存性の影響を軽減できる。

本実施形態のＭＲＡＭは、ＭＴＪ素子１に対してＡＰ書き込みが実行された場合に、比較的高い電圧が低抵抗状態から高抵抗状態に変化したＭＴＪ素子に印加されるのを、回避できる。

（ｂ）動作例
図９乃至図１２を参照して、本実施形態のＭＲＡＭの動作例について、説明する。

図９は、本実施形態のＭＲＡＭの動作例を示すタイミングチャートである。図９において、各信号の信号レベルの遷移、配線の電位の変化、メモリセルに流れる電流及びメモリセルに印加される電圧の変化が示されている。図９において、グラフの横軸は時間に対応し、グラフの縦軸は、各波形の電圧値又は電流値に対応する。

図１０乃至図１２は、本実施形態のＭＲＡＭにおける、動作中のあるタイミングにおける、書き込みドライバ回路の動作状態を模式的に示す図である。

＜時刻ｔ０＞
図９に示されるように、時刻ｔ０において、ＭＲＡＭ１の書き込み動作が、開始される。

例えば、図１のプロセッサ９００は、書き込みコマンドＣＭＤ、選択セルを示すアドレスＡＤＲ、メモリセルアレイ１００内に書き込まれるべきデータ（以下では、書き込みデータとよばれる）及び制御信号ＣＮＴを、本実施形態のＭＲＡＭ１に転送する。

ＭＲＡＭ１において、Ｉ／Ｏ回路１６０が、コマンドＣＭＤ、アドレスＡＤＲ、制御信号ＣＮＴ及び書き込みデータＤＴを、受け取る。

Ｉ／Ｏ回路１６０は、コマンドＣＭＤ、アドレスＡＤＲ及び制御信号ＣＮＴを、制御回路１９０に転送する。Ｉ／Ｏ回路１６０は、書き込みデータＤＴを書き込み回路１４０に転送する。

制御回路１９０は、コマンドＣＭＤ及びアドレスＡＤＲをそれぞれデコードする。制御回路１９０は、アドレスＡＤＲのデコード結果を、ロウ制御回路１１０及びカラム制御回路１２０に転送する。制御回路１９０は、コマンドＣＭＤのデコード結果を、書き込み回路１４０に転送する。制御回路１９０は、制御信号ＣＮＴに基づいて、ＭＲＡＭ５００内の各回路の動作タイミングを制御する。

書き込み回路１４０は、書き込みデータに基づいて、ワード線及びビット線に印加される電圧、及び、ＭＴＪ素子に対する電流の供給方向（ソース側／シンク側）を設定する。
例えば、ＡＰ書き込み動作（ＭＴＪ素子の磁化配列状態がＰ状態からＡＰ状態に変化される動作）が、選択セルＭＣ−ｓに対して実行される。本例において、ＡＰ書き込み動作時において、ワード線ＷＬが高電位側（電流ソース側）に設定され、ビット線ＢＬが低電位側（電流シンク側）に設定される。但し、ＳＴＴ方式の書き込み動作が用いられるＭＲＡＭにおいて、ビット線及びワード線に対するＭＴＪ素子の接続関係（書き込み電流がＭＴＪ素子内を流れる向き）に応じて、ＡＰ書き込み時におけるワード線の電位とビット線の電位との関係は、変わり得る。

＜時刻ｔ１＞
時刻ｔ１において、制御回路１９０は、制御信号ＡＣＴの信号レベルを、“Ｌ（Low）”レベルから“Ｈ(High)”レベルに変える。

“Ｈ”レベルの信号ＡＣＴによって、図６の書き込みドライバ回路１４１において、トランジスタＴＲ２は、オン状態に設定される。
ノードＮＤ１が、オン状態のトランジスタＴＲ２を介して、ノードＮＤ２に接続される。

これによって、書き込みドライバ回路１４１が、メモリセルアレイ１００に対して活性化状態に設定される。

＜時刻ｔ２＞
時刻ｔ２において、制御回路１９０は、制御信号（ライトイネーブル信号）ＷＥＮの信号レベルを、“Ｌ”レベルから“Ｈ”レベルに変える。

“Ｈ”レベルの信号ＷＥＮによって、トランジスタＴＲ３は、オン状態に設定される。

書き込みデータに基づいて、例えば、グローバルビット線ＧＢＬ及びビット線（ローカルビット線）ＢＬがノードＮＤ３に接続されている場合、グローバルビット線ＧＢＬ及びビット線ＢＬが、オン状態のトランジスタＴＲ３を介して、グランド端子８９Ａに電気的に接続される。

それゆえ、グローバルビット線ＧＢＬの電位及びビット線ＢＬの電位は、０Ｖに設定される。

＜時刻ｔ３＞
時刻ｔ３において、制御回路１９０は、制御信号ＣＣの信号レベルを、“Ｌ”レベルから“Ｈ”レベルに変える。

“Ｈ”レベルの信号ＣＣによって、トランジスタＴＲ１は、オン状態に設定される。

これによって、電流源３０は、オン状態のトランジスタＴＲ１，ＴＲ２を介して、メモリセルＭＣに電気的に接続される。メモリセルＭＣは、オン状態のトランジスタＴＲ３を介して、グランド端子８９Ａに電気的に接続されている。
書き込み電流（書き込みパルス）Ｉｗｒが、書き込みドライバ回路１４１からメモリセルアレイ１００に出力される。書き込みドライバ回路１４１は、電流源３０からの電流の出力時、定電流源回路として機能する。尚、電流源３０は、一定の電流値を有する電流を、出力する。

これによって、セル電流Ｉｃｅｌｌが、選択セルＭＣ内に流れる。セル電流Ｉｃｅｌｌは、スイッチング素子２をオン状態に設定し、ＭＴＪ素子の磁化配列状態を変える電流値（ここでは、ＭＴＪ素子１の磁化配列状態を、Ｐ状態からＡＰ状態に変える電流値）を有する。

書き込み電流Ｉｗｒの供給によって、グローバルワード線ＧＷＬの電位は、上昇する。但し、同じワード線に接続された複数のメモリセルであっても、メモリセルアレイ１００内における選択セルの座標に応じて、書き込みドライバ回路１４１の出力端子とワード線ＷＬとの接続ノード（例えば、ノードＮＤ２）に近いメモリセル（Ｎｅａｒセル）の寄生抵抗の大きさが、書き込みドライバ回路１４１の出力端子とワード線との接続ノードから遠いメモリセル（Ｆａｒセル）の寄生抵抗の大きさとは異なる。この寄生抵抗の大きさに応じて、Ｆａｒセルの選択時におけるワード線ＷＬの電位が、Ｎｅａｒセルの選択時におけるワード線ＷＬの電位と異なる。
セル電流Ｉｃｅｌｌに関して、Ｆａｒセルに流れるセル電流Ｉｆの大きさは、Ｎｅａｒセルに流れるセル電流Ｉｎの大きさと実質的に等しい。

時刻ｔ３において、本実施形態のＭＲＡＭにおいて、制御回路１９０は、制御信号ＳＭＰの信号レベルを、“Ｌ”レベルから“Ｈ”レベルに変える。

“Ｈ”レベルの信号ＳＭＰによって、トランジスタＴＲ５は、オン状態に設定される。これによって、容量素子３２が、オン状態のトランジスタＴＲ５を介して、ノードＮＤ１に電気的に接続される。

このとき、図１０に示されるように、電流源３０の出力電流は、電流Ｉｃｅｌｌとして、選択セルＭＣに供給される。これとともに、電流Ｉａは、オン状態のトランジスタＴＲ５を介して、容量素子３２に供給される。それゆえ、容量素子３２は、充電される。電流源（定電流源）３０からの電流Ｉａの電流値は、セル電流Ｉｃｅｌｌの電流値に応じる。

それゆえ、ノードＮＤ５の電位Ｖｒｅｆは、選択セルＭＣ−ｓの電位に応じた値になる。したがって、電位Ｖｒｅｆは、メモリセルアレイ１００内の選択セルＭＣ−ｓの座標に応じた値になる。

尚、制御信号ＳＭＰの信号レベルの遷移は、制御信号ＣＣの信号レベルの遷移と同時でなくともよい。

＜時刻ｔ４＞
時刻ｔ４において、制御回路１９０は、制御信号ＳＭＰの信号レベルを、“Ｈ”レベルから“Ｌ”レベルに変える。“Ｌ”レベルの信号ＳＭＰによって、トランジスタＴＲ５は、オフ状態に設定される。これによって、容量素子３２が、オフ状態のトランジスタＴＲ５によって、ノードＮＤ１及び選択セルＭＣ−ｓから電気的に分離される。

例えば、時刻ｔ４（制御信号ＳＭＰを“Ｈ”レベルから“Ｌ”レベルに変えるタイミング）は、書き込み電流の供給の開始からノードＮＤ１の電位（選択セルの電位）が安定するまでの期間に基づいて、適宜設定される。

＜時刻ｔ５＞
時刻ｔ５において、制御回路１９０は、制御信号ＣＶの信号レベルを“Ｌ”レベルから“Ｈ”レベルに変える。“Ｈ”レベルの信号ＣＶによって、トランジスタＴＲ４は、オン状態に設定される。ノードＮＤ４が、ノードＮＤ１に電気的に接続される。

＜時刻ｔ６＞
時刻ｔ６において、制御回路１９０は、制御信号ＣＣの信号レベルを“Ｈ”レベルから“Ｌ”レベルに変える。“Ｌ”レベルの信号ＣＣによって、トランジスタＴＲ１は、オフ状態に設定される。
これよって、電流源３０は、ノードＮＤ１及び選択セルＭＣから電気的に分離される。

アンプ３１において、ノードＮＤ５の電位Ｖｒｅｆが、入力端子ＩＴ２に供給され、ノードＮＤ１の電位が、入力端子ＩＴ１に供給される。

容量素子３２は、時刻ｔ３から時刻ｔ４までの期間において、充電されている。それゆえ、トランジスタＴＲ５がオフ状態に設定された後において、ノードＮＤ５の電位Ｖｒｅｆは、容量素子３２の充電電位（蓄積電荷量）に応じた値となる。上述のように、電位Ｖｒｅｆは、電流源３０からの電流供給時における選択セルＭＣ−ｓの電位と実質的に等しい。

アンプ３１は、ノードＮＤ５の電位ＶｒｅｆとノードＮＤ４の電位との差に応じた出力信号Ｓｏｕｔを、トランジスタＴＲ６のゲートに供給する。

トランジスタＴＲ６は、出力信号Ｓｏｕｔの電圧値に応じた駆動力で、電源端子８０ＢからノードＮＤ６へ電流Ｉｂを流す。

これによって、ノードＮＤ６の電位Ｖｏｕｔは、トランジスタＴＲ６の出力電流Ｉｂに応じた値に上昇する。例えば、ノードＮＤ６の電位Ｖｏｕｔは、ノードＮＤ５の電位Ｖｒｅｆと同じ値を有する。Ｆａｒセルに対するＡＰ書き込みにおいて、ノードＮＤ６の電位Ｖｏｕｔｆは、Ｆａｒセルに流れた電流に応じたノードＮＤ５の電位Ｖｒｅｆｆにほぼ等しい値を取り得る。Ｎｅａｒセルに対するＡＰ書き込みにおいて、ノードＮＤ６の電位Ｖｏｕｔｎは、Ｎｅａｒセルに流れた電流に応じたノードＮＤ５の電位Ｖｒｅｆｎにほぼ等しい値を取り得る。

この時、選択セルＭＣ内において、セル電流Ｉｃｅｌｌの電流値は、電位Ｖｏｕｔの値に応じた値に設定される。それゆえ、セル電流Ｉｃｅｌｌの電流値は、電流源３０からの電流供給時における選択セルＭＣ−ｓの電位に応じた値（例えば、実質的に同じ電位）になる。

このように、時刻ｔ５以降の期間において、書き込みドライバ回路１４１は、電圧源として機能する。

図９の例において、時刻ｔ５は、電流源回路３００による電流の開始の時刻ｔ３と電流源回路３００による電流の供給の停止の時刻ｔ６との間の時刻である。それゆえ、時刻ｔ５から時刻ｔ６までの期間において、電流源回路３００からの電流と電圧源回路３１０からの電流の両方が、選択セルＭＣ−ｓに供給される。本実施形態において、電圧源回路３１０からの電流の供給の期間が、電流源回路からの電流の供給の期間と重なっていても、選択セルＭＣ−ｓに対する過大な電流の供給は、抑制される。
尚、制御信号ＣＶが“Ｈ”レベルに設定される時刻ｔ５が、制御信号ＣＣが“Ｌ”レベルに設定される時刻ｔ６と一致する場合、電圧源回路３１０による電流の開始が、電流源回路３００による電流の供給の停止と同時である。

この後、セル電流Ｉｃｅｌｌによって、選択セルＭＣにおいて、ＭＴＪ素子１の記憶層の磁化の向きが、スイッチ（反転）する。例えば、ＭＴＪ素子１の磁化配列状態は、Ｐ状態からＡＰ状態に変わる。ここで、ＭＴＪ素子１の抵抗値は、Ｐ状態（低抵抗状態）に対応する値からＡＰ状態（高抵抗状態）に対応する値に変化する。それゆえ、定電圧源回路３１０によってセル電流Ｉｃｅｌｌが供給されている場合、セル電流Ｉｃｅｌｌの電流値は、ＭＴＪ素子１の抵抗値の変化に応じて、低下する。

この結果として、図９の領域ＭＳに示されるように、セル電流Ｉｃｅｌｌの電流値は、ＭＴＪ素子１の抵抗値の変化に起因して、変動する。

この後、制御回路１９０は、各制御信号ＡＣＴ，ＣＶ，ＷＥＮの信号レベルを、“Ｈ”レベルから“Ｌ”レベルに、所定のタイミングで変える。

これによって、書き込みドライバ回路１４１は、選択セルＭＣ−ｓから電気的に分離される。

以上の動作によって、ＭＴＪ素子のＡＰ状態に関連付けられたデータが、選択セルＭＣ−ｓ内に書き込まれる。

以上のように、本実施形態のＭＲＡＭの書き込み動作（ＡＰ書き込み）が、終了する。

尚、本実施形態のＭＲＡＭにおいて、Ｐ書き込みは、書き込み電流の供給方向が異なるのみで、図９乃至図１２で示されるＡＰ書き込み動作と実質的に同じである。
本実施形態のＭＲＡＭの書き込み動作において、ＭＴＪ素子の磁化配列状態がＡＰ状態（高抵抗状態）からＰ状態（低抵抗状態）へ変化される場合、ビット線ＢＬからワード線ＷＬへ向かって流れる書き込み電流／セル電流が、選択セルに供給される。この場合において、上述の動作と同様に、書き込みドライバ回路１４１からの書き込み電流によって、選択セルのＭＴＪ素子の磁化配列状態が、ＡＰ状態からＰ状態に変化される。これによって、ＭＴＪ素子のＰ状態に関連付けられたデータが、選択セルに書き込まれる。

このように、本実施形態のＭＲＡＭにおいて、Ｐ書き込みとＡＰ書き込みとは、ワード線−ビット線間の電位の関係が異なるのみである。

尚、本実施形態のＭＲＡＭの読み出し動作は、周知の読み出し動作（例えば、ＤＣ方式、参照セル方式、及び／又は自己参照方式などを用いたデータの読み出し）を適宜適用できる。それゆえ、本実施形態において、本実施形態のＭＲＡＭの読み出し動作の説明は、省略される。

（ｃ）検証
図１３を用いて、本実施形態のＭＲＡＭの書き込み動作における書き込み電流（セル電流）のより好ましい条件について、検証する。

図１３は、書き込みパルスのパルス幅、書き込みエラー率、及び、書き込み確率を示すグラフである。

図１３において、グラフの横軸は、書き込みパルスのパルス幅（セル電流の供給期間）に対応する。図１３において、グラフの一方の縦軸は、ＭＴＪ素子の書き込みエラー率に対応し、グラフの他方の縦軸は、ＭＴＪ素子の書き込み確率（記憶層の磁化反転確率）に対応する。図１３において、破線ＷＥＲは、書き込みエラー率に対応し、実線ＷＲは、書き込み確率（記憶層の磁化反転の成功率）に対応する。尚、書き込み確率が“Ｐ”で示される場合、書き込みエラー率は、“１−Ｐ”で示される。

書き込みドライバ回路が、電流源（例えば、定電流源）として、ＡＰ書き込みのための書き込みパルス（書き込み電流）を選択セルに供給している期間（図８の期間Ｔ１）において、磁化配列状態のＰ状態（低抵抗状態）からＡＰ状態（高抵抗状態）への変化に起因するＭＴＪ素子の破壊を抑制するために、ＭＴＪ素子１の記憶層の磁化反転が生じないことが望ましい。

書き込みドライバ回路が、電圧源（例えば、定電圧源）として、ＡＰ書き込みのための書き込みパルスを選択セルに供給している期間（図８の期間Ｔ２）において、データの書き込みの信頼性の向上のために、ＭＴＪ素子の磁化反転が比較的高い確率で生じることが望ましい。

図１３に示されるように、書き込み確率は、書き込みパルスＩｗｒのパルス幅の期間ＴＡにおいて、十分低い値を有する。書き込みパルスＩｗｒのパルス幅ＷＰの期間ＴＢにおいて、書き込み確率は比較的高い値を有し、書き込みエラー率は比較的低い値を有する。

図８の書き込みパルスＩｗｒの期間Ｔ１と期間Ｔ２との境界の時刻ｔｘは、電流源の出力電流によるノードの充電電位（選択セルに対する印加電位）が安定するまでの期間であるとともに、書き込みエラー率及び書き込み確率を考慮して、設定されることが好ましい。

例えば、電流源回路３００から電圧源回路３１０への切り替えの時刻ｔｘは、図１３の時刻ｔ１のように、ノードの電位が安定するまでの期間が確保され、且つ、書き込み確率が十分低い値（例えば、０）を有する時刻に設定されることが、好ましい。

期間Ｔ２のパルス幅は、期間Ｔ２内に書き込みエラー率が十分低い値（例えば、０）を有する時刻が存在するように設定されることが、好ましい。それゆえ、期間Ｔ２の終端が図１３の時刻ｔ２より後の時刻になるように、期間Ｔ２のパルス幅が設定されることが好ましい。

このように、本実施形態のＭＲＡＭは、書き込みドライバ回路の書き込みパルスの発生源を電流源回路から電圧源回路に切り替えて、書き込みパルスを選択セルに供給できる。

これによって、本実施形態のＭＲＡＭは、電流源を用いた書き込みパルスの供給時のＭＴＪ素子の破壊を、抑制できる。本実施形態のＭＲＡＭは、電圧源を用いた書き込みパルスの供給時のデータの書き込みの信頼性を、確保できる。

（ｄ）まとめ
ＭＲＡＭの書き込み動作は、書き込みパルス（例えば、書き込み電流）が、メモリセルアレイ内のメモリセルに供給されることによって、実行される。

例えば、電圧源が、メモリセルアレイ内のメモリセルに対する電流の供給に用いられた場合、メモリセルアレイ内のＦａｒセル（書き込み回路から遠いメモリセル）に供給される書き込み電流の電流値は、寄生抵抗（配線抵抗）に起因して、Ｎｅａｒセル（書き込み回路に近いメモリセル）に供給される書き込み電流の電流値より小さくなる。

Ｆａｒセル内を流れるセル電流の電流値が、寄生抵抗に起因してＭＴＪ素子の磁化反転しきい値より低くなると、Ｆａｒセルに対する書き込みエラー（記憶層の磁化が反転しないエラー）が、生じ得る。

電圧源によって生成される書き込みパルスの電流値が、寄生抵抗に起因する電流値の低減を考慮して大きくされた場合、比較的大きなセル電流が、Ｎｅａｒセル内に流れる。この場合において、ＮｅａｒセルのＭＴＪ素子の破壊が、生じる可能性がある。

電流源がメモリセルに対する電流の供給に用いられた場合、ＭＴＪ素子の抵抗状態（磁化配列状態）が低抵抗状態（Ｐ状態）から高抵抗状態（ＡＰ状態）に変えたメモリセルにおいて、比較的大きな電圧が、高抵抗状態に変化したＭＴＪ素子に印加される。この場合において、ＭＴＪ素子の破壊が生じる可能性がある。

書き込み回路がメモリセルアレイの両端に設けられた場合においても、メモリセルアレイの端部側のメモリセルとメモリセルアレイの中央部側のメモリセルとの間で、同様の問題が生じ得る。

本実施形態の磁気メモリ（例えば、ＭＲＡＭ）の書き込み回路（書き込みドライバ回路）は、電流源回路と電圧源回路とを含む。

本実施形態の磁気メモリにおいて、書き込み動作の開始からのある時刻までの第１の期間において、書き込み回路は、電流源回路を用いて、書き込みパルスをメモリセルに供給する。第１の期間の後の第２の期間において、書き込み回路は、電圧源回路を用いて、書き込みパルスをメモリセルに供給する。

これによって、本実施形態の磁気メモリは、メモリセルアレイ内のメモリセルの場所依存性（及び寄生抵抗）に起因する書き込みエラーを低減できる。

それゆえ、本実施形態の磁気メモリは、データの書き込みの信頼性を向上できる。

また、本実施形態の磁気メモリは、書き込み動作において、磁気抵抗効果素子の抵抗状態（磁化配列状態）が低抵抗状態（Ｐ状態）から高抵抗状態（ＡＰ状態）に変化する際に、過大な電圧が磁気抵抗効果素子に印加されるのを、防止できる。

それゆえ、本実施形態の磁気メモリは、動作の実行時における磁気抵抗効果素子の破壊を、抑制できる。

以上のように、本実施形態のメモリデバイスは、特性を向上できる。

（２） 第２の実施形態
図１４乃至図１６を参照して、第２の実施形態のメモリデバイス及びその制御方法について、説明する。

（ａ）構成例
図１４は、本実施形態のメモリデバイス（例えば、ＭＲＡＭ）の構成例を示す等価回路図である。図１４において、本実施形態のＭＲＡＭにおける書き込み回路の構成例が、示されている。

第１の実施形態のＭＲＡＭと同様に、図１４の書き込み回路（書き込みドライバ回路）は、メモリセルアレイに、書き込みパルス（書き込み電流）を供給する。

図１４に示されるように、本実施形態のＭＲＡＭにおいて、書き込み回路の書き込みドライバ回路１４１Ａは、図７の構成に加えて、トランジスタＴＲ７，ＴＲ８及び容量素子３５を、さらに含む。

Ｎ型のトランジスタＴＲ７の電流経路の一端は、ノードＮＤ７に接続される。トランジスタＴＲ７の電流経路の他端は、ノードＮＤ８に接続される。制御信号ＯＦＳが、トランジスタＴＲ７のゲートに供給される。

Ｐ型のトランジスタＴＲ８の電流経路の一端は、ノードＮＤ７に接続される。トランジスタＴＲ８の電流経路の他端は、電源端子８０Ｃに接続される。電源電圧ＶＤＤが、電源端子８０Ｃに供給される。

容量素子３５の一端は、ノードＮＤ７に接続される。容量素子３５の他端は、グランド端子８９Ｄに接続される。

以下のように、本実施形態のＭＲＡＭは、容量素子３５によって、容量素子３２によって生成される電位に、オフセット電圧を付加することができる。

（ｂ）動作例
図１５乃至図１７を参照して、本実施形態のＭＲＡＭの動作例について、説明する。

図１５乃至図１７は、本実施形態のＭＲＡＭにおける、動作中のあるタイミングにおける、書き込み回路（書き込みドライバ回路）の動作状態を模式的に示す図である。

第１の実施形態のＭＲＡＭと同様に、本実施形態のＭＲＡＭは、書き込み動作を開始する。

上述の図９及び図１０のように、“Ｈ”レベルの制御信号ＣＣ，ＡＣＴ，ＷＥＮのそれぞれによって、トランジスタＴＲ１，ＴＲ２，ＴＲ３が所定の順序でオン状態に設定される。

上述の図１２に示されるように、図９の時刻ｔ３において、トランジスタＴＲ４はオン状態に設定される。これによって、容量素子３２は、ノードＮＤ１からの電流によって、充電される。

この時、図１５に示されるように、制御回路１９０は、制御信号ＯＦＳの信号レベルを、“Ｌ”レベルに設定する。“Ｌ”レベルの信号ＯＦＳによって、Ｎ型のトランジスタＴＲ７は、オフ状態に設定される。それゆえ、容量素子３５は、オフ状態のトランジスタＴＲ７によって、ノードＮＤ６（及びノードＮＤ１）から電気的に分離されている。

“Ｌ”レベルの信号ＯＦＳによって、Ｐ型のトランジスタＴＲ８は、オン状態に設定される。それゆえ、容量素子３５は、オン状態のトランジスタＴＲ８を介して、電源端子８０Ｃに電気的に接続される。容量素子３５は、電源端子８０Ｃからの電流Ｉｘによって、充電される。

この結果として、ノードＮＤ７の電位Ｖｏｆｆｓｅｔは、容量素子３５の充電電位に応じた値になる。

図９の時刻ｔ４において、制御回路１９０は、制御信号ＳＭＰの信号レベルを、“Ｈ”レベルから“Ｌ”レベルに変える。これによって、ノードＮＤ８は、オフ状態のトランジスタＴＲ５によって、ノードＮＤ１から電気的に分離される。

図１６に示されるように、時刻ｔ３と時刻ｔ５の間のある時刻（例えば、時刻ｔ４）において、制御回路１９０は、制御信号ＯＦＳの信号レベルを“Ｌ”レベルから“Ｈ”レベルに変える。

“Ｈ”レベルの信号ＯＦＳによって、トランジスタＴＲ８は、オフ状態に設定される。これによって、容量素子３５及びノードＮＤ７は、オフ状態のトランジスタＴＲ８によって、電源端子８０Ｃから電気的に分離される。

“Ｈ”レベルの信号ＯＦＳによって、トランジスタＴＲ７は、オン状態に設定される。これによって、容量素子３５は、オン状態のトランジスタＴＲ７を介して、容量素子３２に電気的に接続される。

電気的に接続された２つの容量素子３２，３５間で、チャージシェアが生じる。これによって、２つの容量素子３２，３５の充電電位の大小関係に応じて、容量素子３２の充電電位が、変化し得る。

この結果として、容量素子３２の充電電位の上昇又は低下に応じて、ノードＮＤ８の電位が、変化し得る。
このように、ノードＮＤ８の電位が、オフセットされる。

この後、図１７のように、制御回路１９０は、制御信号ＣＶの信号レベルを、“Ｌ”レベルから“Ｈ”レベルに変える。これによって、アンプ３１は、ノードＮＤ４とノードＮＤ８との電位差に応じた出力信号Ｓｏｕｔを出力する。トランジスタＴＲ６は、出力信号Ｓｏｕｔに応じた駆動力で、電流ＩｂをノードＮＤ６に流す。
ノードＮＤ６の電位は、ノードＮＤ８の電位とほぼ同じ大きさに設定される。

このように、書き込みドライバ回路１４１の電圧源回路３１０からの書き込み電流によって、セル電流Ｉｃｅｌｌが、選択セルＭＣ−ｓに供給される。

これによって、書き込みデータ（例えば、ＭＴＪ素子１のＡＰ状態に関連付けられた）が、選択セルＭＣ−ｓ内のＭＴＪ素子１に、書き込まれる。

上述のように、制御信号のそれぞれが、所定のタイミングで“Ｌ”レベルに設定される。

以上のように、本実施形態のＭＲＡＭの書き込み動作（例えば、ＡＰ書き込み）が、終了する。

（ｃ）まとめ
本実施形態のＭＲＡＭにおいて、定電流源回路からの出力による容量素子の充電電位に対して、オフセット値が、付加される。

ＭＴＪ素子及びメモリセルアレイの構成に応じて、定電流源回路から定電圧源回路への切り替えのためのパルス幅（期間Ｔ１）が、図１３を用いて説明したような書き込みエラー率及び電位の安定期間に関して、好ましい条件（パルス幅、時刻）に設定できない場合がある。

例えば、定電流源回路３００による書き込みパルスの供給期間Ｔ１において、十分低い書き込み確率を実現するために、書き込みパルスの電流値が、書き込み確率が十分低い値になるように比較的低い値（例えば、ＭＴＪ素子の磁化反転しきい値より低い値）に設定される。

期間Ｔ１において、選択セルに流れるセル電流の電流値は、小さくなる。
この結果として、ＡＰ書き込み時に、期間Ｔ１において、ＭＴＪ素子の抵抗状態における低抵抗状態から高抵抗状態への変化が、ほぼ生じなくなる。

但し、セル電流の低下に伴って、ノードＮＤ１の電位（選択セルの電位）が安定せずに、電流源回路の出力によって充電される容量素子の充電電位が、低下する可能性がある。容量素子の充電電位が低下した場合、期間Ｔ２における電圧源回路による書き込みパルスの供給時において、電流値の不足により、書き込みエラー率が上昇する可能性がある。

本実施形態のＭＲＡＭにおいて、充電電位の低下分が、オフセット電圧によって、補われる。これによって、ノードＮＤ４の電位が、Ｐ書き込みのためのセル電位程度に上昇する。この結果として、期間Ｔ２において、選択セル内に流れるセル電流は、磁化反転しきい値以上の電流値を有する。
それゆえ、本実施形態のＭＲＡＭは、期間Ｔ２において、比較的高い書き込み率を実現できる。

このように、本実施形態のＭＲＡＭは、定電流源回路から定電圧源回路への切り替え時間の余裕度を、確保できる。

以上のように、本実施形態のＭＲＡＭは、データの書き込みの信頼性を向上できる。

（３） 第３の実施形態
図１８を参照して、第３の実施形態のメモリデバイスについて、説明する。

図１８は、本実施形態のメモリデバイス（例えば、ＭＲＡＭ）の構成例を示す図である。

図１８に示されるように、本実施形態において、書き込み回路１４０は、モニタ回路１４９を含む。

モニタ回路１４９は、書き込みドライバ回路１４１に接続される。モニタ回路１４９は、書き込みドライバ回路１４１内のノードＮＤ１の電位をモニタする。モニタ回路１４９は、ノードＮＤ１の電位のモニタ結果に基づいて、制御信号ＳＭＰの信号レベルを制御する。

例えば、選択セルＭＣ−ｓ及び容量素子３２に対する定電流源回路３００からの電流の供給が開始された後、モニタ回路１４９は、ノードＮＤ１の電位がある基準値（例えば、ノードＮＤ１の電位が安定したことを保証可能な値）に達したのを検知する。モニタ回路１４９の検知結果に基づいて、制御回路１９０は、ノードＮＤ１の電位における基準値の検知のタイミングにおいて、制御信号ＳＭＰの信号レベルを“Ｈ”レベルから“Ｌ”レベルに変える。

これによって、容量素子３２が、ノードＮＤ１から電気的に分離される。

尚、モニタ回路１４９は、図１４の書き込みドライバ回路１４１ＡのノードＮＤ１の電位をモニタするように、書き込みドライバ回路１４１Ａに接続されてもよい。
モニタ回路１４９は、制御回路１９０内の回路／機能であってもよい。

以上のように、第３の実施形態のメモリデバイスは、第１及び第２の実施形態と同様に、メモリデバイスの特性を向上できる。

（４） 第４の実施形態
図１９乃至図２２を参照して、第４の実施形態のメモリデバイスについて、説明する。

（ａ） 構成例
図１９を参照して、本実施形態のメモリデバイスの構成例について、説明する。

図１９は、本実施形態のメモリデバイス（例えば、ＭＲＡＭ）の構成例を示す図である。

図１９に示されるように、トランジスタＴＲ２の電流経路の端子は、ノードＮＤ２、グローバルビット線ＧＢＬ及ビット線ＢＬを介して、メモリセルＭＣに接続される。

トランジスタＴＲ３の電流経路の一端は、ノードＮＤ３Ａ、グローバルワード線ＧＷＬ及びワード線ＷＬを介して、メモリセルＭＣに接続される。トランジスタＴＲ３の電流経路の他端は、グランド端子８９Ａに接続される。

トランジスタＴＲ４の電流経路の一端は、ノードＮＤ２、グローバルビット線ＧＢＬ及ビット線ＢＬを介して、メモリセルＭＣに接続される。トランジスタＴＲ４の電流経路の他端は、グランド端子８９Ｄに接続される。

アンプ３１の一方の入力端子（非反転入力端子）ＩＴ１は、ノードＮＤ４Ａに接続される。ノードＮＤ４Ａは、ノードＮＤ６に接続される。

トランジスタＴＲ９の電流経路の一端は、ノードＮＤ４Ａを介して、アンプ３１の入力端子ＩＴ１に接続される。トランジスタＴＲ９の電流経路の他端は、ノードＮＤ３Ｂ、グローバルワード線ＧＷＬ及びワード線ＷＬを介して、選択セルに接続される。

制御信号ＣＶＡが、トランジスタＴＲ９のゲートに供給される。制御信号ＣＶＡの信号レベルに応じて、トランジスタＴＲ９のオン／オフが制御される。トランジスタＴＲ４に対する制御信号ＣＶが、トランジスタＴＲ９に対する制御信号に、用いられてもよい。

容量素子３２は、トランジスタＴＲ２，ＴＲ５を介して、ノードＮＤ２、グローバルビット線ＧＢＬ及ビット線ＢＬに接続される。

本実施形態のＭＲＡＭにおいて、ＡＰ書き込み動作時に、電流源回路３００は、トランジスタＴＲ１，ＴＲ２を介して、グローバルビット線ＧＢＬ及びビット線ＢＬを介して、メモリセル（選択セル）に接続される。

電流源３０は、電流Ｉｚを出力する。電流Ｉｚは、ＡＰ書き込みのための磁化反転しきい値以上の電流値を有する。上述の実施形態と同様に、選択セルに対するＡＰ書き込み時、電流源回路３００からの電流によって、容量素子３２が、選択セルの電位程度に、充電される。

本実施形態のＭＲＡＭにおいて、ＡＰ書き込み時において、電流源３０からの電流Ｉｃｅｌｌａは、選択セルに対して、ＭＴＪ素子の磁化配列状態がＡＰ状態からＰ状態へ変える方向（本実施形態では、ビット線ＢＬからワード線ＷＬへ向かう方向）に流れる。それゆえ、ＡＰ書き込み時において、Ｐ状態のＭＴＪ素子１の磁化配列状態は、変化しない。
但し、この場合における容量素子３２の充電電位は、Ｐ状態のＭＴＪ素子にＡＰ書き込みの書き込み電流（ワード線ＷＬからビット線ＢＬへ向かう方向に流れる電流）を流した場合の充電電位と実質的に同じである。

容量素子３２の充電電位に応じた電圧源回路３１０からの出力によって、書き込み電流Ｉｃｅｌｌｂが、選択セルに供給される。電流Ｉｃｅｌｌｂは、選択セルに対して、ＭＴＪ素子の磁化配列状態がＰ状態からＡＰ状態へ変える方向（本実施形態では、ワード線ＷＬからビット線ＢＬへ向かう方向）に流れる。

この書き込み電流Ｉｃｅｌｌｂによって、ＭＴＪ素子１の磁化配列状態が、Ｐ状態（低抵抗状態）からＡＰ状態（高抵抗状態）へ変化する。

（ｂ） 動作例
図２０乃至図２２を参照して、本実施形態のＭＲＡＭの動作例について、説明する。

図２０乃至図２２は、本実施形態のＭＲＡＭにおける、動作中のあるタイミングにおける、書き込み回路（書き込みドライバ回路）の動作状態を模式的に示す図である。

図２０に示されるように、ＡＰ書き込み時において、トランジスタＴＲ４，ＴＲ９は、オフ状態に設定される。オフ状態のトランジスタＴＲ９によって、アンプ３１の入力端子ＩＴ１は、選択セルから電気的に分離される。

ＡＰ書き込み時において、トランジスタＴＲ１，ＴＲ２，ＴＲ３が、オン状態に設定される。電流源回路３００は、オン状態のトランジスタＴＲ１，ＴＲ２，ＴＲ３を介して、選択セルに電気的に接続される。

電流源３０からの電流に応じたセル電流Ｉｃｅｌｌａが、選択セルＭＣ−ｓ内に流れる。また、電流源回路３００からの電流は、ノードＮＤ１及びトランジスタＴＲ１，ＴＲ５を介して、容量素子３２に供給される。

本実施形態において、電流Ｉｃｅｌｌａは、ビット線ＢＬからワード線ＷＬへ向かう方向に流れる。本実施形態において、電流Ｉｃｅｌｌａの流れる方向は、ＭＴＪ素子１の磁化配列状態をＡＰ状態からＰ状態に変える方向に対応する。

ＡＰ書き込み時において、ＭＴＪ素子１の磁化配列状態は、Ｐ状態である。それゆえ、ＭＴＪ素子の磁化配列状態をＰ状態に変える方向の電流が、Ｐ状態のＭＴＪ素子１内に流れたとしても、ＭＴＪ素子１の磁化配列状態（抵抗状態）は、変化しない。

Ｐ状態のＭＴＪ素子１に流れる電流の電流値は、ＡＰ書き込みのための電流源からの電流の電流値である。

それゆえ、図２０の場合における容量素子３２の充電電位は、ＭＴＪ素子１の磁化配列状態をＰ状態からＡＰ状態へ変える方向へ流れる電流がＡＰ書き込みの電流源３０からＰ状態のＭＴＪ素子１に供給される場合における容量素子の充電電位と同じである。このように、本実施形態において、Ｐ状態のＭＴＪ素子を含む選択セルのセル電位は、ＭＴＪ素子の磁化配列をＰ状態に変える方向に流れる書き込み電流（セル電流）Ｉｃｅｌｌａを用いて、容量素子３２にサンプリングされる。

図２１に示されるように、ノードＮＤ１の電位が安定したタイミング（例えば、図９の時刻ｔ４）で、トランジスタＴＲ５がオフ状態に設定される。これによって、容量素子３２が、選択セルＭＣ−ｓから電気的に分離される。

図２２に示されるように、トランジスタＴＲ１，ＴＲ２，ＴＲ３はオフ状態に設定される。これによって、電流源３０は、選択セルＭＣ−ｓから電気的に分離される。

制御回路１９０は、信号ＣＶＡの信号レベルを“Ｌ”レベルから“Ｈ”レベルへ変える。“Ｈ”レベルの信号ＣＶＡが、トランジスタＴＲ９のゲートに供給される。これによって、トランジスタＴＲ９が、オン状態に設定される。

これによって、電圧源回路３１０からの電流Ｉｙが、選択セルＭＣ−ｓに供給される。

電流Ｉｃｅｌｌｂが、ＭＴＪ素子１内を流れる。電流Ｉｃｅｌｌｂは、ワード線ＷＬからビット線ＢＬへ向かう方向に流れる。本実施形態において、電流Ｉｃｅｌｌｂの流れる方向は、ＭＴＪ素子１の磁化配列状態をＰ状態からＡＰ状態に変える方向に対応する。

これによって、ＭＴＪ素子１の磁化配列状態は、Ｐ状態からＡＰ状態に変わる。

電流Ｉｃｅｌｌｂは、オン状態のトランジスタＴＲ４を介して、グランド端子８９Ｄに供給される。

所定の期間において、書き込み電流が選択セルに供給された後、トランジスタＴＲ４，ＴＲ９が、オフ状態に設定される。電圧源回路３１０が、選択セルＭＣ−ｓから電気的に分離される。

以上の動作によって、ＭＴＪ素子のＡＰ状態に関連付けられたデータが、選択セルＭＣ−ｓ内に書き込まれる。
以上のように、本実施形態のＭＲＡＭの書き込み動作（ＡＰ書き込み）が、終了する。

尚、本実施形態のＭＲＡＭにおいて、Ｐ書き込みは、電流源回路３００を用いて、実行されてもよい。電流源回路３００内に、Ｐ書き込みのための電流源（図示せず）が、ＡＰ書き込みのための電流源３０とは別途に、設けられてもよい。例えば、Ｐ書き込みのための電流源の出力電流の電流値は、ＡＰ書き込みのための電流源３０の出力電流より小さい。

（ｃ） まとめ
本実施形態のメモリデバイスにおいて、容量素子の充電時に、電流源回路３００からの電流は、ＭＴＪ素子の磁化配列状態をＡＰ状態からＰ状態に変える方向へ流れる。

それゆえ、本実施形態において、ＡＰ書き込みにおける電流源からの電流の供給時に、Ｐ状態のＭＴＪ素子の磁化配列状態は、変化しない。
この結果として、本実施形態のメモリデバイスにおいて、電流源（定電流源）からの電流の供給時に、ＭＴＪ素子の破壊は、生じない。

したがって、本実施形態のメモリデバイスは、信頼性を向上できる。

（５） 変形例
図２３及び図２４を参照して、実施形態のメモリデバイスの変形例を説明する。

図２３は、実施形態のメモリデバイスの変形例を示す模式図である。

図２３に示されるように、本変形例のメモリデバイス（例えば、ＭＲＡＭ）は、ＡＰ書き込みのための書き込みドライバ回路１４１と、Ｐ書き込みのための書き込みドライバ回路１４１Ｚとを含む。

本変形例において、Ｐ書き込みのための書き込みドライバ回路１４１Ｚの内部構成は、ＡＰ書き込みのための書き込みドライバ回路１４１の内部構成と異なる。

書き込みドライバ回路１４１は、ＭＴＪ素子１の磁化配列状態をＰ状態からＡＰ状態に変える書き込み動作時に、書き込みパルスをメモリセルに供給する。
書き込みドライバ回路１４１Ｚは、ＭＴＪ素子の磁化配列状態をＡＰ状態からＰ状態に変える書き込み動作時に、書き込みパルスをメモリセルに供給する。

ＭＴＪ素子１の磁化配列状態をＡＰ状態からＰ状態に変える書き込み動作時において、大きい電圧が書き込み電流の供給時にメモリセルに印加される可能性は、ＭＴＪ素子１の磁化配列状態をＰ状態からＡＰ状態に変える書き込み動作に比較して、低い。

それゆえ、書き込みドライバ回路１４１Ｚは、定電流源回路３９０のみを含む回路でもよい。

書き込みドライバ回路１４１Ｚは、電流源３０Ｚ、トランジスタＴＲ１Ｚ，ＴＲ２Ｚ，ＴＲ３Ｚを含む。

電流源３０Ｚの一端は、電源端子８０Ｚに接続される。電流源３０Ｚの他端は、ノードＮＤＡに接続される。

Ｎ型のトランジスタＴＲ１Ｚの電流経路の一端は、電流源３０Ｚの他端に接続される。トランジスタＴＲ１Ｚの電流経路の他端は、ノードＮＤＡに接続される。制御信号ＣＣＺが、トランジスタＴＲ１Ｚのゲートに供給される。

Ｎ型のトランジスタＴＲ２Ｚの電流経路の一端は、ノードＮＤＡに接続される。トランジスタＴＲ２Ｚの電流経路の他端は、ノードＮＤ３を介して、グローバルビット線ＧＢＬ及びビット線ＢＬに接続される。制御信号ＡＣＴＺが、トランジスタＴＲ２Ｚのゲートに供給される。

Ｎ型のトランジスタＴＲ３Ｚの電流経路の一端は、ノードＮＤ２を介してグローバルワード線ＧＷＬ及びワード線ＷＬに接続される。トランジスタＴＲ３Ｚの電流経路の他端は、グランド端子８９Ｄに接続される。制御信号（ライトイネーブル信号）ＷＥＮＺが、トランジスタＴＲ３Ｚのゲートに供給される。

ノードＮＤ３は、書き込みドライバ回路１４１に関して、電流のソース側の端子となる。ノードＮＤ２は、書き込みドライバ回路１４１に関して、電流のシンク側の端子となる。

制御回路１９０は、Ｐ書き込みの実行時において、制御信号ＣＣＺ，ＡＣＴＺ，ＷＥＮＺの信号レベルを、図７の時刻ｔ１，ｔ２、ｔ３と実質的に同じタイミングで、“Ｌ”レベルから“Ｈ”レベルに変える。
これによって、Ｐ書き込みのためのセル電流ＩｃｅｌｌＺが、ビット線ＢＬからワード線ＷＬに向かう方向に流れる。

尚、図７又は図１４の書き込みドライバ回路１４１，１４１Ａを用いたＰ書き込み時において、書き込み電流（セル電流）が、定電圧源回路３１０からの電流の供給無し（回路３１０の駆動無し）に、定電流源回路３００のみによって、選択セルＭＣ−ｓに供給されてもよい。但し、図７又は図１４のドライバ回路１４１，１４１Ａを用いたＰ書き込みにおいて、Ｐ書き込みのための書き込み電流が流れる方向は、ＡＰ書き込みのための書き込み電流が流れる方向の反対である。それゆえ、図７又は図１４において、Ｐ書き込み時、定電流源回路３００がグローバルビット線ＧＢＬ（及びビット線ＢＬ）に接続され、トランジスタＴＲ３が、グローバルワード線ＧＷＬ（及びワード線ＷＬ）に接続される。

本変形例のメモリデバイスは、上述の各実施形態と同様に、メモリデバイスの特性を向上できる。

図２４は、本実施形態のメモリデバイス（例えば、ＭＲＡＭ）の別の変形例を示す模式図である。

図２４に示されるように、書き込みドライバ回路１４１において、電圧源回路３１０からの電流の供給の開始のタイミング（時刻ｔ５Ａ）が、電流源回路３００からの電流の供給の停止のタイミング（時刻ｔ６）より後でもよい。

この場合において、所定の期間Ｔ３が、電流源回路３００からの電流の供給期間Ｔ１と電圧源回路３１０からの電流の供給期間Ｔ２との間に、設けられる。例えば、書き込み電流（セル電流Ｉｃｅｌｌ）の電流値は、所定の期間において所望の電流値以下となる。

この場合においても、本変形例のメモリデバイスは、上述の各実施形態と同様に、メモリデバイスの特性を向上できる。

（６） その他
本実施形態のメモリデバイスは、面内磁化型の磁気抵抗効果素子が、メモリ素子に用いられてもよい。面内磁化型の磁気抵抗効果素子（例えば、ＭＴＪ素子）において、各磁性層は、面内磁気異方性を有する。各磁性層の磁化容易軸方向は、磁性層の層面に平行である。各磁性層は、層面に対して平行な磁化を有する。各磁性層の磁化の方向は、磁性層の配列方向に対して垂直である。

実施形態のメモリデバイスにおいて、メモリセル及びメモリセルアレイの構成は、図２５乃至図４の例に限定されない。例えば、本実施形態のメモリデバイスにおいて、電界効果トランジスタを有するメモリセルが、用いられてもよい。電界効果トランジスタ（以下では、セルトランジスタとよばれる）は、メモリセルのスイッチング素子として、機能する。メモリセルは、ビット線ペアを形成する２つのビット線と、ワード線とに接続される。セルトランジスタの電流経路の一端は、第１のビット線に接続され、セルトランジスタの電流経路の他端は、磁気抵抗効果素子の一端に接続され、磁気抵抗効果素子の他端は、第２のビット線（ソース線）に接続される。セルトランジスタのゲートは、ワード線に接続される。

本実施形態のメモリデバイスは、ＰＣＭ／ＰＣＲＡＭ（相変化メモリ）、又は、ＲｅＲＡＭ（抵抗変化メモリ）でもよい。

本実施形態において、「接続」との記載は、２つの構成要素が他の要素を介さずに直接的に接続された場合に限らず、２つの構成要素が他の要素を介して間接的に接続された場合も、その構成要素間の関係に応じて適宜含み得る。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１：メモリ素子、２：スイッチング素子、１００：メモリセルアレイ、１４０：書き込み回路、１４１：書き込みドライバ回路。

Claims (9)

1. 第１の配線と、
   第２の配線と、
   前記第１の配線と前記第２の配線との間に電気的に接続され、可変抵抗素子を含むメモリセルと、
   電流源回路と電圧源回路とを含み、書き込みパルスを用いて前記メモリセルにデータを書き込む書き込み回路と、
   を具備し、
   前記書き込み回路は、
   前記書き込みパルスの供給の開始の第１の時刻から第２の時刻までの第１の期間において、前記電流源回路を用いて、前記書き込みパルスを前記メモリセルに供給し、
   第３の時刻から前記書き込み電流の供給の停止の第４の時刻までの第２の期間において、前記電圧源回路を用いて、前記書き込みパルスを前記メモリセルに供給する、
   メモリデバイス。
2. 前記書き込み回路は、
   電流源と第１のノードとの間に電気的に接続された第１のトランジスタと、
   前記第１のノードと前記メモリセルとの間に電気的に接続された第２のトランジスタと、
   前記第１のノードと第２のノードとの間に電気的に接続された第３のトランジスタと、
   前記第２のノードに電気的に接続された第１の容量素子と、
   前記第１のノードと第３のノードとの間に電気的に接続された第４のトランジスタと、
   前記第２のノードに電気的に接続された第１の入力端子と、前記第３のノードに接続された第２の入力端子と、出力端子とを有するアンプと、
   前記出力端子に電気的に接続されたゲートと、前記第３のノードに電気的に接続された電流経路の一端を有する第５のトランジスタと、
   前記第３のノードに電気的に接続された抵抗素子と、
   を含む、
   請求項１に記載のメモリデバイス。
3. 前記第１の期間において、
   前記電流源が、オン状態の前記第１のトランジスタを介して、前記第１のノードに電気的に接続され、
   前記電流源の出力電流に基づく前記書き込みパルスが、オン状態の前記第１及び第２のトランジスタを介して前記メモリセルに供給され、前記第１の容量素子が、オン状態の前記第３のトランジスタを介して、前記第１のノードに電気的に接続され、
   前記第３のトランジスタがオフ状態に設定された後、前記アンプは、前記第２のノードと前記第１のノードとの電位差に基づく第１の信号を、前記出力端子から前記第５のトランジスタのゲートに出力し、
   前記第５のトランジスタの出力電流に基づく前記書き込みパルスが、前記第４のトランジスタを介して、前記メモリセルに供給される、
   請求項２に記載のメモリデバイス。
4. 前記第２のノードと第４のノードとの間に電気的に接続された第６のトランジスタと、
   前記第４のノードと電圧端子との間に電気的に接続された第７のトランジスタと、
   前記第４のノードに電気的に接続された第２の容量素子と、
   をさらに具備し、
   前記第１の期間において、前記第２の容量素子は、オフ状態の前記第６のトランジスタによって、前記第２のノードから電気的に分離され、オン状態の前記第７のトランジスタを介して前記電圧端子によって充電され、
   前記アンプが前記第１の信号を出力する前に、前記第２の容量素子は、オン状態の前記第６のトランジスタを介して、前記第１の容量素子に電気的に接続される、
   請求項３に記載のメモリデバイス。
5. 前記第３の時刻は、前記第２の時刻と揃う、
   請求項１乃至３のうちいずれか１項に記載のメモリデバイス。
6. 前記第３の時刻は、前記第１の時刻と前記第２の時刻との間の時刻である、
   請求項１乃至４のうちいずれか１項に記載のメモリデバイス。
7. 前記第３の時刻は、前記第２の時刻の後の時刻である、
   請求項１乃至４のうちいずれか１項に記載のメモリデバイス。
8. 前記書き込みパルスは、前記第１の期間において前記可変抵抗素子の抵抗状態を高抵抗状態から低抵抗状態に変える方向に前記可変抵抗素子内を流れ、前記第２の期間において前記可変抵抗素子の抵抗状態を低抵抗状態から高抵抗状態に変える方向に流れる、
   請求項１に記載のメモリデバイス。
9. 前記可変抵抗素子は、磁気抵抗効果素子であり、
   前記書き込みパルスは、前記磁気抵抗効果素子の抵抗状態を低抵抗状態から高抵抗状態へ変える、
   請求項１乃至８のうちいずれか１項に記載のメモリデバイス。