TWI752346B - 記憶體裝置 - Google Patents

記憶體裝置 Download PDF

Info

Publication number
TWI752346B
TWI752346B TW108131482A TW108131482A TWI752346B TW I752346 B TWI752346 B TW I752346B TW 108131482 A TW108131482 A TW 108131482A TW 108131482 A TW108131482 A TW 108131482A TW I752346 B TWI752346 B TW I752346B
Authority
TW
Taiwan
Prior art keywords
node
current
circuit
state
transistor
Prior art date
Application number
TW108131482A
Other languages
English (en)
Other versions
TW202036563A (zh
Inventor
長田佳晃
初田幸輔
Original Assignee
日商東芝記憶體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東芝記憶體股份有限公司 filed Critical 日商東芝記憶體股份有限公司
Publication of TW202036563A publication Critical patent/TW202036563A/zh
Application granted granted Critical
Publication of TWI752346B publication Critical patent/TWI752346B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1697—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0045—Read using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0078—Write using current through the cell

Abstract

根據一實施形態，實施形態之記憶體裝置包含：記憶胞MC，其連接於第1配線WL與第2配線BL之間，且包含可變電阻元件1；及寫入電路141，其包含電流源電路300與電壓源電路310，且使用寫入脈衝對記憶胞MC寫入資料。寫入電路141於自寫入脈衝之供給開始之第1時刻起至第2時刻為止之第1期間，使用電流源電路300將寫入脈衝供給至記憶胞MC，於自第3時刻起至上述寫入電流之供給停止之第4時刻為止之第2期間，使用電壓源電路310將寫入脈衝供給至記憶胞MC。

Description

記憶體裝置
本文中說明之複數種實施形態全部係關於一種記憶體裝置。
近年來，一直在推進新穎之記憶體裝置之研究及開發。
本發明之實施形態提高記憶體裝置之特性。
實施形態之記憶體裝置包含：第1配線；第2配線；記憶胞，其電性連接於上述第1配線與上述第2配線之間，且包含可變電阻元件；及寫入電路，其包含電流源電路與電壓源電路，且使用寫入脈衝對上述記憶胞寫入資料；且上述寫入電路於自上述寫入脈衝之供給開始之第1時刻起至第2時刻為止之第1期間，使用上述電流源電路將上述寫入脈衝供給至上述記憶胞，於自第3時刻起至上述寫入電流之供給停止之第4時刻為止之第2期間，使用上述電壓源電路將上述寫入脈衝供給至上述記憶胞。
根據上述構成，能夠提高記憶體裝置之特性。
參照圖1至圖24，對實施形態之記憶體裝置及記憶體裝置之控制方法進行說明。
以下，參照圖式對本實施形態進行詳細說明。於以下說明中，對具有相同之功能及構成之要素標註相同符號。又，於以下各實施形態中，當末尾標註了伴隨用以區分之數字/英文字母之參照符號(例如字元線WL或位元線BL、各種電壓及信號等)之構成要素可不相互區分時，使用省略末尾之數字/英文字母後之記載(參照符號)。
(1)第1實施形態  參照圖1至圖13，對第1實施形態之記憶體裝置進行說明。
(a)構成例  參照圖1至圖8，對本實施形態之記憶體裝置之構成例進行說明。
圖1係表示本實施形態之記憶體裝置之構成例之一例之方塊圖。
如圖1所示，本實施形態之記憶體裝置500包含記憶胞陣列100、列控制電路110、行控制電路120、寫入電路140、讀出電路150、I/O(Input/Output，輸入/輸出)電路160、電壓產生電路170、及控制電路190等。
1個以上之記憶胞陣列100包含複數個記憶胞MC。各記憶胞MC例如包含可變電阻元件。可變電阻元件作為記憶體元件用於資料之記憶。再者，1個記憶胞陣列100有時亦表示複數個記憶體區域之集合。
列控制電路110控制記憶胞陣列100之複數個列。對列控制電路110供給位址ADR之解碼結果(列位址)。列控制電路110將基於位址ADR之解碼結果之列(例如字元線)設定為選擇狀態。以下，將設定為選擇狀態之列(或字元線)稱為選擇列(或選擇字元線)。將選擇列以外之列稱為非選擇列(或非選擇字元線)。
列控制電路110具有全域字元線選擇電路111、字元線選擇電路112、全域字元線驅動器電路、及字元線驅動器電路等。
行控制電路120控制記憶胞陣列100之複數個行。對行控制電路120供給位址ADR之解碼結果(行位址)。行控制電路120將基於位址ADR之解碼結果之行(例如至少1個位元線)設定為選擇狀態。以下，將設定為選擇狀態之行(或位元線)稱為選擇行(或選擇位元線)。將選擇行以外之列稱為非選擇行(或非選擇位元線)。
行控制電路120具有全域位元線選擇電路121、位元線選擇電路122、全域位元線驅動器電路、及位元線驅動器電路等。
寫入電路140進行用於寫入動作(資料之寫入)之各種控制。寫入電路140於寫入動作時，將利用電流及/或電壓形成之寫入脈衝經由列控制電路110及行控制電路120供給至記憶胞MC。藉此，將資料DT寫入至記憶胞MC。
例如，寫入電路140具有寫入驅動器電路141、電壓源、電流源、及鎖存電路等。
讀出電路150進行用於讀出動作(資料之讀出)之各種控制。讀出電路150於讀出動作時，將讀出脈衝(例如讀出電流)經由列控制電路110及行控制電路120供給至記憶胞MC。讀出電路150感測位元線BL之電位或電流值。藉此，讀出記憶胞MC內之資料DT。
例如，讀出電路150具有電壓源及/或電流源、鎖存電路、感測放大器電路等。
再者，寫入電路140及讀出電路150並不限定於相互獨立之電路。例如，所謂寫入電路與讀出電路，亦可具有能夠相互利用之共通構成要素，作為1個整合電路供於記憶體裝置500內。
I/O電路(輸入輸出電路)160係用於記憶體裝置500內之各種信號之收發之介面電路。
I/O電路160於寫入動作時，將來自外部裝置(控制器或主裝置)之處理器900之資料DT作為寫入資料傳輸至寫入電路140。I/O電路160於讀出動作時將自記憶胞陣列100輸出至讀出電路150之資料DT作為讀出資料傳輸至處理器900。
I/O電路160將來自處理器900之位址ADR及指令CMD傳輸至控制電路190。I/O電路160於控制電路190與外部裝置之間收發各種控制信號CNT。
電壓產生電路170使用自外部裝置提供之電源電壓，產生用於記憶胞陣列100之各種動作之電壓。例如，電壓產生電路170於寫入動作時，將為了寫入動作而產生之各種電壓輸出至寫入電路140。電壓產生電路170於讀出動作時，將為了讀出動作而產生之各種電壓輸出至讀出電路150。
控制電路(亦稱為狀態機、定序器或內部控制器)190基於控制信號CNT、位址ADR及指令CMD，控制記憶體裝置500內之各電路之動作。
例如，指令CMD係表示記憶體裝置500應執行之動作之信號。例如，位址ADR係表示記憶胞陣列100內之動作對象之1個以上之記憶胞(以下稱為選擇單元)之座標之信號。例如，控制信號CNT係用以控制外部裝置與記憶體裝置500之間之動作時點及記憶體裝置500內部之動作時點之信號。
控制電路190例如具有指令解碼器、位址解碼器、及鎖存電路等。
圖2係表示記憶體裝置之記憶胞陣列之構成之一例之等效電路圖。
如圖2所示，於記憶胞陣列100內，複數個字元線WL(WL＜0＞、WL＜1＞、・・・、WL＜N＞)於Y方向上排列。各字元線WL於X方向上延伸。於記憶胞陣列100內，複數個位元線BL(BLa＜0＞、BLa＜1＞、  ・・・、BLa＜M＞、BLb＜0＞、BLb＜1＞、・・・、BLb＜M＞)於X方向上排列。各位元線BL於Y方向上延伸。此處，N及M為正自然數。
記憶胞MC配置於位元線BL與字元線WL之交叉位置。記憶胞MC之一端連接於位元線BL，記憶胞MC之另一端連接於字元線WL。
於X方向上排列之複數個記憶胞MC共通地連接於1個字元線WL。於Y方向上排列之複數個記憶胞MC共通地連接於1個位元線BL。
於本實施形態之記憶體裝置為電阻變化型記憶體之情形時，1個記憶胞MC包含1個可變電阻元件1與1個開關元件2。
可變電阻元件1與開關元件於位元線BL與字元線WL之間串聯連接。可變電阻元件1之一端連接於位元線BL，可變電阻元件1之另一端經由開關元件2連接於字元線WL。
可變電阻元件1作為記憶胞MC之記憶體元件發揮功能。可變電阻元件1能夠相應於元件1之電阻狀態之變化而具有複數個電阻值。藉由將可變電阻元件1之複數個電阻值與資料建立關聯，可變電阻元件1可用作記憶1位元以上資料之記憶體元件。
開關元件2切換記憶胞MC之接通/斷開(選擇/非選擇)。於對記憶胞MC施加開關元件2之閾值電壓以上之電壓之情形時，開關元件2被設定為接通狀態(低電阻狀態、導通狀態)。於對記憶胞施加小於開關元件2之閾值電壓之電壓之情形時，開關元件2被設定為斷開狀態(高電阻狀態、非導通狀態)。
導通狀態之開關元件2能夠使電流於記憶胞MC內流動。接通狀態之開關元件2相應於位元線與字元線之間之電位差，將自位元線側朝向字元線側流動之電流、或自字元線側朝向位元線側流動之電流供給至可變電阻元件1。如此，開關元件2係能夠使電流於記憶體元件1中雙向流動之元件。例如，開關元件2作為雙向二極管發揮功能。
圖3係表示本實施形態之記憶體裝置中之記憶胞陣列之構造例之俯視圖。
如圖3所示，於記憶胞陣列100中，複數個記憶胞MC分別設置於複數個配線51、53、55間。
複數個配線51、53、55設置於基板9之表面之上方。
配線51於Y方向上延伸。複數個配線51於X方向上排列。配線53於X方向上延伸。複數個配線53於Y方向上排列。配線55於Y方向上延伸。複數個配線55於X方向上排列。配線53設置於Z方向上之配線51之上方。配線55設置於Z方向上之配線53之上方。配線53於Z方向上設置於配線51與配線55之間。
於圖3之示例中，配線51及配線55為位元線BL(BLa、BLb)，配線53為字元線。
再者，X方向係相對於基板9之表面平行之方向。Y方向係相對於基板9之表面平行且與X方向交叉(例如正交)之方向。Z方向係相對於基板9之表面(X-Y平面)垂直之方向。
複數個記憶胞MC於記憶胞陣列100內三維地排列。複數個記憶胞MC於X-Y平面內呈矩陣狀排列。複數個記憶胞MC於Z方向上排列。
記憶胞MC設置於配線(位元線BLa)51與配線(字元線WL)53之間。記憶胞MC設置於配線(字元線WL)53與配線(位元線BLb)55之間。於排列於Z方向上之2個記憶胞MC間設置有配線53。
排列於Z方向上之2個記憶胞MC共有排列於Z方向上之2個記憶胞MC間之配線53。排列於Z方向上之2個記憶胞MC連接於共通之字元線WL。排列於Z方向上之2個記憶胞MC連接於互不相同之位元線BLa、BLb。排列於Z方向上之2個記憶胞MC中之一記憶胞連接於Z方向上較字元線WL更下方之位元線BLa，另一記憶胞連接於Z方向上較字元線WL更上方之位元線BLa。
以下，將包含二維地排列於X-Y平面之複數個記憶胞MC之層稱為記憶陣列片(MAT)、記憶片、或單元層等。圖2之記憶胞陣列100具有於Z方向上排列有2個記憶陣列片之構造。
例如，於圖2之記憶胞陣列100中，記憶胞MC係包含記憶體元件1與開關元件2之積層體。
再者，記憶胞陣列100之構造並不限定於圖3之示例。例如，於記憶胞陣列100中，複數個記憶胞MC亦可為僅二維地排列之構造。於該情形時，記憶胞陣列100之記憶陣列片之數量為1個。
再者，於基板9為半導體基板(例如矽基板)之情形時，亦可將如列控制電路110及行控制電路120之記憶胞陣列100以外之電路(以下稱為CMOS電路)設置於半導體基板9上。藉此，記憶胞陣列100於Z方向上設置於CMOS電路上方。
圖4係表示本實施形態之記憶體裝置中之記憶胞之構造例之剖視圖。於圖4中，示出沿Y方向之記憶胞陣列之剖面。
例如，本實施形態之記憶體裝置係將磁阻效應元件用於記憶體元件1之磁記憶體(例如MRAM(Magnetic Random Access Memory，磁阻隨機存取記憶體))。
於具有圖3之構造之記憶胞陣列100中，記憶胞MC係包含磁阻效應元件1與開關元件2之積層體。
於本實施形態中，磁阻效應元件1包含2個磁性層11、12及非磁性層13。非磁性層13於Z方向上設置於2個磁性層11、12之間。排列於Z方向上之2個磁性層11、12及非磁性層13形成磁穿隧接面(MTJ)。以下，將包含磁穿隧接面之磁阻效應元件1稱為MTJ元件。以下，將MTJ元件1中之非磁性層13稱為穿隧障壁層。
磁性層11、12例如為包含鈷、鐵及/或硼等之強磁性層。磁性層11、12可為單層膜，亦可為多層膜(例如人造晶格膜)。穿隧障壁層13例如為包含氧化鎂之絕緣膜。穿隧障壁層可為單層膜，亦可為多層膜。
例如，各磁性層11、12具有垂直磁各向異性。各磁性層之易磁化軸方向相對於磁性層之層面(膜面)垂直。各磁性層11、12具有相對於磁性層11、12之層面垂直之磁化。各磁性層11、12之磁化方向相對於磁性層11、12之排列方向(Z方向)平行。
磁性層12之磁化朝向可變。磁性層11之磁化朝向不變(固定狀態)。以下，將磁化朝向可變之磁性層12稱為記憶層。以下，將磁化朝向不變(固定狀態)之磁性層11稱為參考層。再者，記憶層12有時亦稱為自由層、磁化自由層、或磁化可變層。參考層11有時亦稱為釘紮層(pin layer)、固定層(pinned layer)、磁化不變層、或磁化固定層。
本實施形態中，所謂「參考層(磁性層)之磁化朝向不變」、或「參考層(磁性層)之磁化朝向為固定狀態」，意指於將用以變更記憶層之磁化朝向之電流或電壓供給至磁阻效應元件之情形時，參考層之磁化朝向不因電流/電壓供給前後所供給之電流或電壓而發生變化。
例如，本實施形態之MTJ元件1包含2個電極19A、19B。磁性層11、12及穿隧障壁層13於Z方向上設置於2個電極19A、19B間。參考層11設置於電極19A與穿隧障壁層13之間。記憶層12設置於電極19B與穿隧障壁層13之間。
例如，偏移消除層15設置於MTJ元件1內。偏移消除層15設置於參考層11與電極19A之間。偏移消除層15係用以緩和參考層11之漏磁場之影響之磁性層。
非磁性層16設置於偏移消除層15與參考層11之間。非磁性層16例如為Ru層等金屬層。
參考層11經由非磁性層16而與偏移消除層15反強磁性耦合。藉此，包含參考層11、非磁性層16及偏移消除層15之積層體形成SAF(synthetic antiferromagnetic，合成式反鐵磁)構造。於SAF構造中，偏移消除層15之磁化朝向與參考層11之磁化朝向相反。藉由SAF構造，參考層11之磁化朝向被設定為固定狀態。
例如，MTJ元件1亦可包含基底層(未圖示)及/或上覆層(未圖示)。基底層設置於磁性層(此處為偏移消除層)15與電極19A之間。基底層係非磁性層(例如導電性化合物層)。基底層係用以改善與基底層相接之磁性層15之特性(例如結晶性及/或磁特性)之層。上覆層係磁性層(此處為記憶層)11與電極19B之間之非磁性層(例如導電性化合物層)。上覆層係用以改善與上覆層相接之磁性層11之特性(例如結晶性及/或磁特性)之層。
再者，亦可將基底層及上覆層之至少一者視為電極19(19A、19B)之構成要素。
開關元件2包含2個電極21、23及開關層(以下亦稱為電阻變化層)22。開關層22設置於2個電極(導電層)21、23間。於開關元件2中，於Z方向上排列有電極21、開關層22、及電極23。開關層22設置於2個電極21、23間。開關層22之材料為過渡金屬氧化物、或硫屬化物化合物等。
於2個記憶胞MC於Z方向上排列之情形時，一記憶胞MC於Z方向上隔著配線53配置於另一記憶胞MC上方。配置於Z方向上之2個記憶胞MC以記憶胞MC之內部構成1、2以配線53為中心具有鏡像關係之配置之方式設置。
例如，於較配線53更下方之記憶胞MC中，MTJ元件1設置於配線51上，開關元件2設置於MTJ元件1上。配線53設置於開關元件2上。更具體而言，於MTJ元件1中，電極19B、記憶層12、穿隧障壁層13、參考層11、金屬層16及偏移消除層15及電極19A以自配線51側朝向配線53側之順序配置於配線51上。於MTJ元件1上之開關元件2中，電極23、開關層22及電極21以自配線51側朝向配線53之順序配置於電極19B上。配線53配置於電極21上。
例如，於較配線53更上方之記憶胞MC中，開關元件2設置於配線53上，MTJ元件1設置於開關元件2上。配線55設置於MTJ元件1上。更具體而言，於MTJ元件1下方之開關元件2中，電極21、開關層22及電極23以自配線53側朝向配線55側之順序(從配線51側朝向配線53側之順序)配置於配線53上。於MTJ元件1中，電極19A、偏移消除層15、金屬層16、參考層11、穿隧障壁層13、記憶層12及電極19B以自配線53側朝向配線55側之順序配置於電極23上。配線55配置於電極19B上。
再者，於記憶胞陣列100內，MTJ元件1及開關元件2於Z方向上之配置順序、及各元件1、2之構成要素(層)之配置順序只要能夠實現所需之功能/特性，便不限定於上述例。根據記憶胞陣列之內部構成，MTJ元件1及開關元件2於Z方向上之配置順序、及各元件1、2之構成要素(層)之配置順序可適當變更。
針對記憶胞之資料寫入係藉由MTJ元件1之記憶層之磁化朝向之控制來執行。藉由資料寫入，對應於磁化排列狀態之MTJ元件1之電阻狀態(電阻值)發生變化。
例如當利用STT(Spin transfer torque，自旋轉移力矩)切換記憶層12之磁化朝向時，寫入電流被供給至MTJ元件1。
相應於寫入電流自記憶層12流向參考層11、或自參考層11流向記憶層12，控制MTJ元件1之磁化排列狀態自AP狀態向P狀態之變化、或MTJ元件1之磁化排列狀態自P狀態向AP狀態之變化。寫入電流之電流值設定為小於參考層11之磁化反轉閾值且為記憶層12之磁化反轉閾值以上。有助於記憶層12之磁化切換(磁化之反轉)之自旋轉矩係利用流經MTJ元件內之寫入電流而產生。將所產生之自旋轉矩施加至記憶層12。
於MTJ元件1之磁化排列狀態自AP狀態變化為P狀態之情形時(以下，亦稱為P寫入)，與參考層11之磁化朝向相同朝向之自旋(電子)之自旋轉矩被施加至記憶層12之磁化。當記憶層12之磁化朝向與參考層11之磁化朝向相反時，記憶層12之磁化朝向藉由所施加之自旋轉矩而變化為與參考層11之磁化朝向相同之朝向。結果，MTJ元件1之磁化排列狀態被設定為P狀態。
於MTJ元件1之磁化排列狀態自P狀態變化為AP狀態之情形時(以下，亦稱為AP寫入)，與參考層11之磁化朝向相反朝向之自旋之自旋轉矩被施加至記憶層12之磁化。當記憶層12之磁化朝向與參考層11之磁化朝向相同時，記憶層12之磁化朝向藉由所施加之自旋轉矩而變化為與參考層11之磁化朝向相反之朝向。結果，MTJ元件1之磁化排列狀態設定為AP狀態。
自記憶胞之資料之讀出係藉由判別MTJ元件1之磁化排列狀態(電阻值)來執行。於資料之讀出時，將讀出電流供給至MTJ元件1。讀出電流之電流值被設定為小於記憶層12之磁化反轉閾值之值。基於來自被供給讀出電流之MTJ元件1之輸出值(例如電流值或電壓值)之大小，等效地判別MTJ元件1之電阻值(磁化排列狀態)。藉此，判別並讀出記憶胞內之資料。
＜佈局例＞  參照圖5，對本實施形態之記憶體裝置中之半導體晶片內之各電路之佈局進行說明。
於圖5中，抽選記憶胞陣列100、寫入驅動器電路、感測放大器電路、全域字元線選擇電路、位元線驅動器電路、及字元線驅動器電路進行表示。
如圖5所示，複數個電路區域510設置於半導體晶片(基板)9內。以下，將電路區域稱為核心區域(或觸排)。將核心區域內之複數個電路之組稱為核心電路。
於圖5之示例中示出4個核心區域510，但半導體晶片內之核心區域510之數量可為3個以下，亦可為5個以上。
例如複數個核心區域510於X方向上排列。於將階層字元線構造應用於記憶胞陣列100之情形時，相對於記憶胞陣列100設置複數個全域字元線GWL。特定數量之字元線WL經由選擇元件(例如場效應電晶體)連接於複數個全域字元線GWL中對應之1個。例如，全域字元線GWL跨及複數個核心區域510。
複數個核心區域(核心電路)510共有1個全域字元線選擇電路111。4個核心區域510中之2個區域510設置於全域字元線選擇電路111之X方向一端側，其餘2個區域510設置於全域字元線選擇電路111之X方向之另一端側。
全域字元線選擇電路111基於位址ADR之解碼結果，自複數個全域字元線GWL中選擇(激活)1個全域字元線GWL。
於各核心區域510內包含記憶胞陣列100、字元線選擇電路112、全域位元線選擇電路121、位元線選擇電路122、寫入驅動器電路141及感測放大器電路151等。
複數個記憶胞陣列(為加以區分，亦稱為記憶體區域、片或段等)100設置於核心區域510內。例如4個記憶胞陣列100設置於1個核心區域510內。
4個記憶胞陣列100以2×2之矩陣狀配置於核心區域510內。2個記憶胞陣列100於X方向上排列。2個記憶胞陣列100於Y方向上排列。
於核心區域510內，複數個記憶胞陣列100共有字元線選擇電路112。字元線選擇電路112設置於排列於X方向上之記憶胞陣列100間。
字元線選擇電路112基於位址ADR之解碼結果，自複數個字元線WL中選擇(激活)1個以上之字元線WL。字元線選擇電路112連接於全域字元線GWL、及記憶胞陣列100內之字元線WL。字元線選擇電路112包含控制全域字元線GWL與字元線WL之連接(接通/斷開)之複數個選擇元件(例如場效應電晶體)。
複數個位元線選擇電路122設置於核心區域510內。例如6個位元線選擇電路122設置於1個核心區域510內。
相對於排列於Y方向上之2個記憶胞陣列100，設置有3個位元線選擇電路122。
1個記憶胞陣列100於Y方向上設置於2個位元線選擇電路122間。1個位元線選擇電路122設置於排列於Y方向上之記憶胞陣列100間。2個記憶胞陣列100共有記憶胞陣列100間之位元線選擇電路122。
如圖2之記憶胞陣列100所示，於記憶胞陣列100具有2個記憶陣列片之積層構造之情形時，記憶胞陣列100之Y方向一端側之位元線選擇電路122連接於記憶胞陣列100之底部側之位元線BL(配線51)，記憶胞陣列100之Y方向另一端側之位元線選擇電路122連接於記憶胞陣列100之頂部側之位元線BL(配線55)。例如2個記憶胞陣列100間之位元線選擇電路122用於2個記憶胞陣列100之頂部側之位元線BL之選擇。
位元線選擇電路122基於位址ADR之解碼結果，自複數個位元線BL中選擇(激活)1個以上之位元線BL。位元線選擇電路122包含用以選擇位元線BL之複數個選擇元件(例如場效應電晶體)。
於將階層位元線構造應用於記憶胞陣列100之情形時，相對於記憶胞陣列100設置複數個全域位元線GBL。特定數量之位元線BL經由選擇元件(例如場效應電晶體)連接於複數個全域位元線GBL中對應之1個。
全域位元線選擇電路121設置於排列於X方向上之位元線選擇電路122間。全域位元線選擇電路121於Y方向上與字元線選擇電路112相鄰。全域位元線選擇電路121設置於排列於X方向上之位元線選擇電路122間。
全域位元線選擇電路121基於位址ADR之解碼結果，自複數個全域位元線GBL中選擇(激活)1個以上之全域位元線GBL。
寫入驅動器電路141及感測放大器電路151設置於核心區域510內。例如寫入驅動器電路141及感測放大器電路151設置於四邊形之平面形狀之核心區域510內之一角。
感測放大器電路151於資料之讀出動作時使讀出電流於選擇單元中流動。感測放大器電路151感測選擇單元中流動之讀出電流之電流值、或位元線之電位之變動。基於感測放大器電路151之感測結果，判別並讀出記憶胞內之資料。
寫入驅動器電路141於資料之寫入動作時對選擇單元供給寫入脈衝。於使用STT之寫入動作時，寫入驅動器電路141使作為寫入脈衝之寫入電流對應於寫入資料自選擇字元線流向選擇位元線、或自選擇位元線流向選擇字元線。
圖6係表示記憶胞陣列內之記憶胞之位置(座標)與寫入電路之關係之模式圖。
於圖6所示之例中，寫入電路140之寫入驅動器電路141設置於記憶胞陣列100之X方向一端側。
相應於記憶胞陣列100內之選擇單元之座標(位置)，選擇單元與寫入驅動器電路141之間之距離發生變化。因此，即便複數個記憶胞連接於相同之字元線，亦存在相應於記憶胞陣列100內之記憶胞之座標，附加至記憶胞之寄生電阻(例如配線電阻)對於每一記憶胞不同之可能性。
就傾向而言，遠離寫入驅動器電路141之記憶胞(以下，亦記為遠(Far)單元)MC-f之寄生電阻大於接近寫入驅動器電路141之記憶胞(以下，亦記為近(Near)單元)MC-n之寄生電阻。遠單元MC-f與寫入驅動器電路141之間之距離長於近單元MC-n與寫入驅動器電路141之間之距離。
與此同樣地，關於連接於相同位元線之複數個記憶胞，附加至記憶胞之寄生電阻之不同係相應於記憶胞與寫入驅動器電路之距離而產生。
即便於寫入驅動器電路配置於記憶胞陣列100之X方向兩端之情形時、或配置於記憶胞陣列100之Y方向一端側之情形時，附加至記憶胞之寄生電阻亦相應於記憶胞陣列內之記憶胞之座標，對於每一記憶胞而不同。
於本實施形態之MRAM中，寫入電路140(寫入驅動器電路141)包含電流源電路(例如定電流源電路)300與電壓源電路(例如定電壓源電路)310。本實施形態之MRAM係使用電流源電路300與電壓源電路310而產生寫入脈衝(寫入電流)。所產生之寫入脈衝被供給至選擇單元。
藉此，本實施形態之MRAM能夠減少寫入誤差。又，本實施形態之MRAM能夠抑制記憶體元件之破壞。
＜寫入電路之構成＞  圖7係表示本實施形態之MRAM中之寫入電路之寫入驅動器電路之構成之一例之等效電路圖。
寫入驅動器電路141包含複數個場效應電晶體(以下記為電晶體)TR1、TR2、TR3、TR4、TR5、TR6、電流源30、放大器(運算放大器)31、電容元件32、及電阻元件33等。
如圖7所示，電流源30之一端連接於電源端子80A。對電源端子80A施加電源電壓VDD。
N型電晶體TR1之電流路徑之一端(2個源極/汲極中之一個)連接於電流源30之另一端。電晶體TR1之電流路徑之另一端(2個源極/汲極中之另一個)連接於節點ND1。對電晶體TR1之閘極供給控制信號CC。
N型電晶體TR2之電流路徑之一端連接於節點ND1。電晶體TR2之電流路徑之另一端連接於節點ND2。對電晶體TR2之閘極供給控制信號ACT。節點ND2連接於與寫入驅動器電路141相關之記憶胞陣列100中之寫入電流之輸入側(電流源極側)之端子。
N型電晶體TR3之電流路徑之一端連接於節點ND3。電晶體TR3之電流路徑之另一端連接於接地端子(基準電壓端子)89A。對電晶體TR3之閘極供給控制信號(以下亦記為寫入賦能信號)WEN。對接地端子89A施加接地電壓(基準電位)VSS。節點ND3連接於與寫入驅動器電路141相關之記憶胞陣列100中之電流之輸出側(吸收側)之端子。記憶胞MC連接於節點ND3及ND4間。
N型電晶體TR4之電流路徑之一端連接於節點ND1。電晶體TR4之電流路徑之另一端連接於節點ND4。對電晶體TR4之閘極供給控制信號CV。
N型電晶體TR5之電流路徑之一端連接於節點ND1。電晶體TR5之電流路徑之另一端連接於節點ND5。對電晶體TR5之閘極供給控制信號SMP。
電容元件32之一端連接於節點ND5。電容元件32之另一端連接於接地端子89B。
放大器31之一輸入端子(非反轉輸入端子)IT1連接於節點ND4。放大器31之另一輸入端子(反轉輸入端子)IT2連接於節點ND5。放大器31之輸出端子連接於電晶體TR6之閘極。放大器31自輸出端子輸出基於節點ND4之電位與節點ND5之電位之比較結果之信號。
P型電晶體TR6之電流路徑之一端連接於電源端子80B。電晶體TR6之電流路徑之另一端連接於節點ND6。電晶體TR6之閘極連接於放大器31之輸出端子。節點ND6經由節點ND4連接於放大器31之輸入端子IT1。對電源端子80B供給電源電壓VDD。
電阻元件33之一端連接於節點ND6。電阻元件33之另一端連接於接地端子89C。
例如，寫入驅動器電路141(寫入電路)之電流源電路300包含電流源30及電晶體TR1。例如寫入驅動器電路141(寫入電路)之電壓源電路310包含放大器31、電容元件32、電阻元件33及電晶體TR4、TR5、TR6。
寫入驅動器電路141係藉由控制各控制信號CC、ACT、WEN、SMP、CV之信號位準來進行動作。
藉由自寫入驅動器電路141輸出寫入電流Iwr，於選擇單元MC-s中流動電流(以下，亦稱為單元電流)Icell。單元電流Icell具有與所供給之寫入電流Iwr及記憶胞MC之座標(寄生電阻)對應之電流值。
圖8係模式性地表示本實施形態之MRAM中之寫入電流之波形之圖。
寫入驅動器電路141輸出圖8所示之脈衝形狀之寫入電流Iwr。寫入電流Iwr具有電流值i1。電流值i1為MTJ元件1之磁化反轉閾值以上。寫入電流Iwr具有脈衝寬度Twr。
於本實施形態之MRAM中，寫入驅動器電路141於自寫入電流Iwr之供給開始(時刻ta)起至某一時刻tx為止之期間T1，使用電流源電路300輸出(產生)寫入電流Iwr。寫入驅動器電路141於自某一時刻tx起至寫入電流Ir之供給停止(時刻tb)為止之期間T2，使用電壓源電路310輸出寫入電流Iwr。
期間T1與期間T2之交界之時刻tx係較被供給寫入電流Iwr之MTJ元件產生磁化反轉之時刻tsw靠前之時刻。被供給寫入電流Iwr之MTJ元件產生磁化反轉之時刻tsw(自寫入電流之供給起產生MTJ元件之磁化反轉之期間Tz)能夠藉由寫入電流Iwr之大小、MTJ元件之磁性層等之各種參數進行設定。
例如，期間T1短於自寫入電流Iwr之供給起至MTJ元件1產生磁化反轉為止之期間Tz。
作為寫入驅動器141中之電流源電路300與電壓源電路310之切換之一例，於停止自電流源電路300供給電流之同時，開始自電壓源電路供給電流。該情形時，停止自電流源電路300供給電流之時刻與開始自電壓源電路供給電流之時刻一致。
如此，於本實施形態之MRAM中，寫入驅動器電路141於自對記憶胞MC之電流之供給開始至某一時刻tx為止之期間T1作為電流源(例如定電流源)發揮功能，於自某一時刻tx起至電流之供給結束為止之期間T2作為電壓源(例如定電壓源)發揮功能。
如下所述，本實施形態之MRAM關於對記憶胞陣列內之記憶胞所供給之寫入電流之大小，能夠減輕記憶胞陣列100內之記憶胞MC之部位依存性之影響。
本實施形態之MRAM於對MTJ元件1執行AP寫入之情形時，能夠避免相對較高之電壓施加至自低電阻狀態變化為高電阻狀態之MTJ元件。
(b)動作例  參照圖9至圖12，對本實施形態之MRAM之動作例進行說明。
圖9係表示本實施形態之MRAM之動作例之時序圖。圖9中，示出各信號之信號位準之轉換、配線之電位之變化、於記憶胞中流動之電流及施加至記憶胞之電壓之變化。圖9中，曲線圖之橫軸與時間對應，曲線圖之縱軸與各波形之電壓值或電流值對應。
圖10至圖12係模式性地表示本實施形態之MRAM之動作中之某一時點之寫入驅動器電路之動作狀態之圖。
＜時刻t0＞  如圖9所示，於時刻t0，開始MRAM1之寫入動作。
例如，圖1之處理器900將寫入指令CMD、表示選擇單元之位址ADR、應寫入至記憶胞陣列100內之資料(以下稱為寫入資料)及控制信號CNT傳輸至本實施形態之MRAM1。
於MRAM1中，I/O電路160獲取指令CMD、位址ADR、控制信號CNT及寫入資料DT。
I/O電路160將指令CMD、位址ADR及控制信號CNT傳輸至控制電路190。I/O電路160將寫入資料DT傳輸至寫入電路140。
控制電路190將指令CMD及位址ADR分別解碼。控制電路190將位址ADR之解碼結果傳輸至列控制電路110及行控制電路120。控制電路190將指令CMD之解碼結果傳輸至寫入電路140。控制電路190基於控制信號CNT控制MRAM500內之各電路之動作時點。
寫入電路140基於寫入資料，設定施加至字元線及位元線之電壓、及對MTJ元件之電流之供給方向(源極側/吸收側)。例如，對選擇單元MC-s執行AP寫入動作(MTJ元件之磁化排列狀態自P狀態變化為AP狀態之動作)。本例中，於AP寫入動作時，將字元線WL設定於高電位側(電流源極側)，將位元線BL設定於低電位側(電流吸收側)。但，於使用STT方式之寫入動作之MRAM中，相應於MTJ元件相對於位元線及字元線之連接關係(寫入電流於MTJ元件內流動之朝向)，AP寫入時之字元線之電位與位元線之電位之關係可能發生變化。
＜時刻t1＞  於時刻t1，控制電路190將控制信號ACT之信號位準自「L(Low，低)」位準變更為「H(High，高)」位準。
藉由「H」位準之信號ACT，於圖6之寫入驅動器電路141中，電晶體TR2被設定為接通狀態。節點ND1經由接通狀態之電晶體TR2連接於節點ND2。
藉此，寫入驅動器電路141相對於記憶胞陣列100被設定為激活狀態。
＜時刻t2＞  於時刻t2，控制電路190將控制信號(寫入賦能信號)WEN之信號位準自「L」位準變更為「H」位準。
藉由「H」位準之信號WEN，電晶體TR3被設定為接通狀態。
基於寫入資料，例如當全域位元線GBL及位元線(局部位元線)BL連接於節點ND3時，全域位元線GBL及位元線BL經由接通狀態之電晶體TR3電性連接於接地端子89A。
因此，全域位元線GBL之電位及位元線BL之電位設定為0 V。
＜時刻t3＞  於時刻t3，控制電路190將控制信號CC之信號位準自「L」位準變更為「H」位準。
藉由「H」位準之信號CC，電晶體TR1被設定為接通狀態。
藉此，電流源30經由接通狀態之電晶體TR1、TR2電性連接於記憶胞MC。記憶胞MC經由接通狀態之電晶體TR3電性連接於接地端子89A。寫入電流(寫入脈衝)Iwr自寫入驅動器電路141輸出至記憶胞陣列100。寫入驅動器電路141於自電流源30輸出電流時，作為定電流源電路發揮功能。再者，電流源30輸出具有固定電流值之電流。
藉此，單元電流Icell於選擇單元MC內流動。單元電流Icell具有將開關元件2設定為接通狀態且變更MTJ元件之磁化排列狀態之電流值(此處，將MTJ元件1之磁化排列狀態自P狀態變更為AP狀態之電流值)。
藉由供給寫入電流Iwr，全域字元線GWL之電位上升。但，即便是連接於相同字元線之複數個記憶胞，相應於記憶胞陣列100內之選擇單元之座標，接近寫入驅動器電路141之輸出端子與字元線WL之連接節點(例如節點ND2)之記憶胞(近單元)之寄生電阻之大小、和遠離寫入驅動器電路141之輸出端子與字元線之連接節點之記憶胞(遠單元)之寄生電阻之大小亦會不同。根據該寄生電阻之大小，遠單元之選擇時之字元線WL之電位與近單元之選擇時之字元線WL之電位不同。關於單元電流Icell，於遠單元中流動之單元電流If之大小實質上與於近單元中流動之單元電流In之大小相等。
於時刻t3，本實施形態之MRAM中，控制電路190將控制信號SMP之信號位準自「L」位準變更為「H」位準。
藉由「H」位準之信號SMP，電晶體TR5被設定為接通狀態。藉此，電容元件32經由接通狀態之電晶體TR5電性連接於節點ND1。
此時，如圖10所示，電流源30之輸出電流作為電流Icell供給至選擇單元MC。與此同時，電流Ia經由接通狀態之電晶體TR5供給至電容元件32。因此，電容元件32被充電。來自電流源(定電流源)30之電流Ia之電流值與單元電流Icell之電流值對應。
因此，節點ND5之電位Vref成為與選擇單元MC-s之電位對應之值。因此，電位Vref成為與記憶胞陣列100內之選擇單元MC-s之座標對應之值。
再者，控制信號SMP之信號位準之轉換亦可不與控制信號CC之信號位準之轉換同時進行。
＜時刻t4＞  於時刻t4，控制電路190將控制信號SMP之信號位準自「H」位準變更為「L」位準。藉由「L」位準之信號SMP，電晶體TR5被設定為斷開狀態。藉此，電容元件32藉由斷開狀態之電晶體TR5自節點ND1及選擇單元MC-s電性分離。
例如，時刻t4(將控制信號SMP自「H」位準變更為「L」位準之時點)係基於自寫入電流之供給開始起至節點ND1之電位(選擇單元之電位)穩定為止之期間而適當設定。
＜時刻t5＞  於時刻t5，控制電路190將控制信號CV之信號位準自「L」位準變更為「H」位準。藉由「H」位準之信號CV，電晶體TR4被設定為接通狀態。節點ND4電性連接於節點ND1。
＜時刻t6＞  於時刻t6，控制電路190將控制信號CC之信號位準自「H」位準變更為「L」位準。藉由「L」位準之信號CC，電晶體TR1被設定為斷開狀態。藉此，電流源30自節點ND1及選擇單元MC電性分離。
於放大器31中，對輸入端子IT2供給節點ND5之電位Vref，對輸入端子IT1供給節點ND1之電位。
電容元件32於自時刻t3到時刻t4為止之期間被充電。因此，於將電晶體TR5設定為斷開狀態後，節點ND5之電位Vref成為與電容元件32之充電電位(蓄積電荷量)對應之值。如上所述，電位Vref實質上與自電流源30供給電流時之選擇單元MC-s之電位相等。
放大器31將和節點ND5之電位Vref與節點ND4之電位之差對應之輸出信號Sout供給至電晶體TR6之閘極。
電晶體TR6以與輸出信號Sout之電壓值對應之驅動力使電流Ib自電源端子80B向節點ND6流動。
藉此，節點ND6之電位Vout上升至與電晶體TR6之輸出電流Ib對應之值。例如，節點ND6之電位Vout具有與節點ND5之電位Vref相同之值。於對遠單元之AP寫入中，節點ND6之電位Voutf可取與對應於遠單元中流動之電流之節點ND5之電位Vreff大致相等之值。於對近單元之AP寫入中，節點ND6之電位Voutn可取與對應於近單元中流動之電流之節點ND5之電位Vrefn大致相等之值。
此時，於選擇單元MC內，單元電流Icell之電流值設定為與電位Vout之值對應之值。因此，單元電流Icell之電流值成為與自電流源30供給電流時之選擇單元MC-s之電位對應之值(例如實質上相同之電位)。
如此，於時刻t5以後之期間，寫入驅動器電路141作為電壓源發揮功能。
於圖9之示例中，時刻t5係利用電流源電路300產生之電流開始之時刻t3與利用電流源電路300進行之電流供給停止之時刻t6之間之時刻。因此，於時刻t5到時刻t6之期間，對選擇單元MC-s供給來自電流源電路300之電流與來自電壓源電路310之電流兩者。於本實施形態中，即便來自電壓源電路310之電流之供給期間與來自電流源電路之電流之供給期間重疊，亦能抑制對選擇單元MC-s供給過大之電流。再者，當將控制信號CV設定為「H」位準之時刻t5與將控制信號CC設定為「L」位準之時刻t6一致時，利用電壓源電路310產生之電流之開始與利用電流源電路300進行之電流供給之停止同時進行。
之後，藉由單元電流Icell，於選擇單元MC中，MTJ元件1之記憶層之磁化朝向切換(反轉)。例如，MTJ元件1之磁化排列狀態自P狀態變化為AP狀態。此處，MTJ元件1之電阻值自與P狀態(低電阻狀態)對應之值變化為與AP狀態(高電阻狀態)對應之值。因此，當藉由定電壓源電路310供給單元電流Icell時，單元電流Icell之電流值相應於MTJ元件1之電阻值之變化而降低。
結果，如圖9之區域MS所示，單元電流Icell之電流值因MTJ元件1之電阻值之變化而發生變動。
之後，控制電路190於特定之時點將各控制信號ACT、CV、WEN之信號位準自「H」位準變更為「L」位準。
藉此，寫入驅動器電路141自選擇單元MC-s電性分離。
藉由以上動作，將與MTJ元件之AP狀態建立關聯之資料寫入至選擇單元MC-s內。
如上所述，本實施形態之MRAM之寫入動作(AP寫入)結束。
再者，於本實施形態之MRAM中，P寫入僅寫入電流之供給方向不同，因此與圖9至圖12所示之AP寫入動作實質上相同。於本實施形態之MRAM之寫入動作中，當MTJ元件之磁化排列狀態自AP狀態(高電阻狀態)變化為P狀態(低電阻狀態)時，自位元線BL朝向字元線WL流動之寫入電流/單元電流被供給至選擇單元。於該情形時，與上述動作同樣地，藉由來自寫入驅動器電路141之寫入電流，選擇單元之MTJ元件之磁化排列狀態自AP狀態變化為P狀態。藉此，將與MTJ元件之P狀態建立關聯之資料寫入至選擇單元。
如此，於本實施形態之MRAM中，P寫入與AP寫入僅字元線-位元線間之電位之關係不同。
再者，本實施形態之MRAM之讀出動作能夠適當應用周知之讀出動作(例如使用DC方式、參照單元方式、及/或自參照方式等之資料讀出)。因此，本實施形態中，省略本實施形態之MRAM之讀出動作之說明。
(c)驗證  使用圖13，對本實施形態之MRAM之寫入動作中之寫入電流(單元電流)之更佳條件進行驗證。
圖13係表示寫入脈衝之脈衝寬度、寫入誤差率、及寫入概率之曲線圖。
於圖13中，曲線圖之橫軸與寫入脈衝之脈衝寬度(單元電流之供給期間)對應。於圖13中，曲線圖之一縱軸與MTJ元件之寫入誤差率對應，曲線圖之另一縱軸與MTJ元件之寫入概率(記憶層之磁化反轉概率)對應。於圖13中，虛線WER與寫入誤差率對應，實線WR與寫入概率(記憶層之磁化反轉之成功率)對應。再者，當寫入概率表示為「P」時，寫入誤差率表示為「1-P」。
於寫入驅動器電路將作為電流源(例如定電流源)之用於AP寫入之寫入脈衝(寫入電流)供給至選擇單元之期間(圖8之期間T1)，為了抑制因自磁化排列狀態之P狀態(低電阻狀態)變化為AP狀態(高電阻狀態)所導致之MTJ元件之破壞，較理想為不產生MTJ元件1之記憶層之磁化反轉。
於寫入驅動器電路將作為電壓源(例如定電壓源)之用於AP寫入之寫入脈衝供給至選擇單元之期間(圖8之期間T2)，為了提高資料寫入之可靠性，較理想為以相對較高之概率產生MTJ元件之磁化反轉。
如圖13所示，寫入概率於寫入脈衝Iwr之脈衝寬度之期間TA具有充分低之值。於寫入脈衝Iwr之脈衝寬度WP之期間TB，寫入概率具有相對較高之值，寫入誤差率具有相對較低之值。
圖8之寫入脈衝Iwr之期間T1與期間T2之交界之時刻tx係利用電流源之輸出電流形成之節點之充電電位(對選擇單元之施加電位)穩定之期間，並且較佳為考慮寫入誤差率及寫入概率進行設定。
例如，自電流源電路300切換為電壓源電路310之時刻tx較佳為如圖13之時刻t1所示，設定為確保直至節點之電位穩定之期間，且寫入概率具有充分低之值(例如0)之時刻。
期間T2之脈衝寬度較佳為以於期間T2內存在寫入誤差率具有充分低之值(例如0)之時刻之方式設定。因此，較佳為以期間T2之終端成為較圖13之時刻t2靠後之時刻之方式設定期間T2之脈衝寬度。
如此，本實施形態之MRAM能夠將寫入驅動器電路之寫入脈衝之產生源自電流源電路切換為電壓源電路，將寫入脈衝供給至選擇單元。
藉此，本實施形態之MRAM能夠抑制使用電流源之寫入脈衝之供給時之MTJ元件之破壞。本實施形態之MRAM能夠確保使用電壓源之寫入脈衝供給時之資料寫入之可靠性。
(d)彙總  MRAM之寫入動作係藉由將寫入脈衝(例如寫入電流)供給至記憶胞陣列內之記憶胞來執行。
例如，於將電壓源用於對記憶胞陣列內之記憶胞之電流之供給之情形時，供給至記憶胞陣列內之遠單元(遠離寫入電路之記憶胞)之寫入電流之電流值因寄生電阻(配線電阻)而變得小於供給至近單元(接近寫入電路之記憶胞)之寫入電流之電流值。
若流經遠單元內之單元電流之電流值因寄生電阻而變得低於MTJ元件之磁化反轉閾值，則可能產生對遠單元之寫入誤差(記憶層之磁化不反轉之誤差)。
於考慮到因寄生電阻所引起之電流值之降低而增大由電壓源產生之寫入脈衝之電流值之情形時，於近單元內流動相對較大之單元電流。於該情形時，有產生近單元之MTJ元件之破壞之可能性。
於將電流源用於對記憶胞之電流之供給之情形時，於MTJ元件之電阻狀態(磁化排列狀態)自低電阻狀態(P狀態)變化為高電阻狀態(AP狀態)之記憶胞中，相對較大之電壓施加至變化為高電阻狀態之MTJ元件。於該情形時，有產生MTJ元件之破壞之可能性。
於寫入電路設置於記憶胞陣列之兩端之情形時，亦可能於記憶胞陣列之端部側之記憶胞與記憶胞陣列之中央部側之記憶胞之間產生相同之問題。
本實施形態之磁記憶體(例如MRAM)之寫入電路(寫入驅動器電路)包含電流源電路與電壓源電路。
於本實施形態之磁記憶體中，於自寫入動作開始起至某一時刻為止之第1期間，寫入電路使用電流源電路將寫入脈衝供給至記憶胞。於第1期間後之第2期間，寫入電路使用電壓源電路將寫入脈衝供給至記憶胞。
藉此，本實施形態之磁記憶體能夠減少因記憶胞陣列內之記憶胞之部位依存性(及寄生電阻)所導致之寫入誤差。
因此，本實施形態之磁記憶體能夠提高資料之寫入可靠性。
又，本實施形態之磁記憶體於寫入動作中，能夠防止當磁阻效應元件之電阻狀態(磁化排列狀態)自低電阻狀態(P狀態)變化為高電阻狀態(AP狀態)時過大之電壓施加至磁阻效應元件。
因此，本實施形態之磁記憶體能夠抑制動作執行時之磁阻效應元件之破壞。
如上所述，本實施形態之記憶體裝置能夠提高特性。
(2)第2實施形態  參照圖14至圖16，對第2實施形態之記憶體裝置及其控制方法進行說明。
(a)構成例  圖14係表示本實施形態之記憶體裝置(例如MRAM)之構成例之等效電路圖。於圖14中，示出本實施形態之MRAM中之寫入電路之構成例。
與第1實施形態之MRAM同樣地，圖14之寫入電路(寫入驅動器電路)對記憶胞陣列供給寫入脈衝(寫入電流)。
如圖14所示，於本實施形態之MRAM中，寫入電路之寫入驅動器電路141A除了圖7之構成以外，進而包含電晶體TR7、TR8及電容元件35。
N型電晶體TR7之電流路徑之一端連接於節點ND7。電晶體TR7之電流路徑之另一端連接於節點ND8。對電晶體TR7之閘極供給控制信號OFS。
P型電晶體TR8之電流路徑之一端連接於節點ND7。電晶體TR8之電流路徑之另一端連接於電源端子80C。對電源端子80C供給電源電壓VDD。
電容元件35之一端連接於節點ND7。電容元件35之另一端連接於接地端子89D。
如下所述，本實施形態之MRAM能夠藉由電容元件35，對由電容元件32產生之電位施加偏移電壓。
(b)動作例  參照圖15至圖17，對本實施形態之MRAM之動作例進行說明。
圖15至圖17係模式性地表示本實施形態之MRAM之動作中之某一時點之寫入電路(寫入驅動器電路)之動作狀態之圖。
與第1實施形態之MRAM同樣地，本實施形態之MRAM開始寫入動作。
如上述圖9及圖10所示，藉由「H」位準之各個控制信號CC、ACT、WEN，將電晶體TR1、TR2、TR3以特定之順序設定為接通狀態。
如上述圖12所示，於圖9之時刻t3，電晶體TR4被設定為接通狀態。藉此，電容元件32藉由來自節點ND1之電流進行充電。
此時，如圖15所示，控制電路190將控制信號OFS之信號位準設定為「L」位準。藉由「L」位準之信號OFS，N型電晶體TR7被設定為斷開狀態。因此，電容元件35藉由斷開狀態之電晶體TR7自節點ND6(及節點ND1)電性分離。
藉由「L」位準之信號OFS，P型電晶體TR8被設定為接通狀態。因此，電容元件35經由接通狀態之電晶體TR8電性連接於電源端子80C。電容元件35藉由來自電源端子80C之電流Ix進行充電。
結果，節點ND7之電位Voffset成為與電容元件35之充電電位對應之值。
於圖9之時刻t4，控制電路190將控制信號SMP之信號位準自「H」位準變更為「L」位準。藉此，節點ND8藉由斷開狀態之電晶體TR5自節點ND1電性分離。
如圖16所示，於時刻t3與時刻t5之間之某一時刻(例如時刻t4)，控制電路190將控制信號OFS之信號位準自「L」位準變更為「H」位準。
藉由「H」位準之信號OFS，電晶體TR8被設定為斷開狀態。藉此，電容元件35及節點ND7藉由斷開狀態之電晶體TR8自電源端子80C電性分離。
藉由「H」位準之信號OFS，電晶體TR7被設定為接通狀態。藉此，電容元件35經由接通狀態之電晶體TR7電性連接於電容元件32。
於經電性連接之2個電容元件32、35間產生電荷分享。藉此，相應於2個電容元件32、35之充電電位之大小關係，電容元件32之充電電位可能發生變化。
結果，相應於電容元件32之充電電位之上升或下降，節點ND8之電位可能發生變化。如此，節點ND8之電位偏移。
之後，如圖17所示，控制電路190將控制信號CV之信號位準自「L」位準變更為「H」位準。藉此，放大器31輸出對應於節點ND4與節點ND8之電位差之輸出信號Sout。電晶體TR6以與輸出信號Sout對應之驅動力使電流Ib於節點ND6中流動。節點ND6之電位設定為與節點ND8之電位大致相同之大小。
如此，藉由來自寫入驅動器電路141之電壓源電路310之寫入電流，將單元電流Icell供給至選擇單元MC-s。
藉此，將寫入資料(例如與MTJ元件1之AP狀態建立關聯)寫入至選擇單元MC-s內之MTJ元件1。
如上所述，各個控制信號於特定之時點設定為「L」位準。
以如上方式，本實施形態之MRAM之寫入動作(例如AP寫入)結束。
(c)彙總  本實施形態之MRAM中，對利用以自定電流源電路之輸出所產生之電容元件之充電電位附加偏移值。
用以相應於MTJ元件及記憶胞陣列之構成而自定電流源電路切換為定電壓源電路之脈衝寬度(期間T1)關於如使用圖13所說明之寫入誤差率及電位之穩定期間，有時無法設定為較佳之條件(脈衝寬度、時刻)。
例如，於利用定電流源電路300進行之寫入脈衝之供給期間T1，為了實現充分低之寫入概率，將寫入脈衝之電流值以寫入概率成為充分低之值之方式設定為相對較低之值(例如低於MTJ元件之磁化反轉閾值之值)。
於期間T1，於選擇單元中流動之單元電流之電流值變小。結果，於進行AP寫入時，於期間T1，變得幾乎不會產生MTJ元件之電阻狀態之自低電阻狀態向高電阻狀態之變化。
但，隨著單元電流降低，有節點ND1之電位(選擇單元之電位)不穩定，利用電流源電路之輸出進行充電之電容元件之充電電位降低之可能性。於電容元件之充電電位降低之情形時，於期間T2內之利用電壓源電路之寫入脈衝之供給時，有因電流值不足而導致寫入誤差率上升之可能性。
於本實施形態之MRAM中，充電電位降低之量由偏移電壓補充。藉此，節點ND4之電位上升至用於P寫入之單元電位程度。結果，於期間T2，流動於選擇單元內之單元電流具有磁化反轉閾值以上之電流值。因此，本實施形態之MRAM能夠於期間T2實現相對較高之寫入率。
如此，本實施形態之MRAM能夠確保自定電流源電路向定電壓源電路之切換時間之裕度。
如上所述，本實施形態之MRAM能夠提高資料之寫入可靠性。
(3)第3實施形態  參照圖18，對第3實施形態之記憶體裝置進行說明。
圖18係表示本實施形態之記憶體裝置(例如MRAM)之構成例之圖。
如圖18所示，於本實施形態中，寫入電路140包含監視電路149。
監視電路149連接於寫入驅動器電路141。監視電路149對寫入驅動器電路141內之節點ND1之電位進行監視。監視電路149基於節點ND1之電位之監視結果，控制控制信號SMP之信號位準。
例如於開始對選擇單元MC-s及電容元件32供給來自定電流源電路300之電流後，監視電路149偵測節點ND1之電位是否達到某一基準值(例如能夠保證節點ND1之電位穩定之值)。基於監視電路149之偵測結果，控制電路190於節點ND1之電位之基準值之偵測時點，將控制信號SMP之信號位準自「H」位準變更為「L」位準。
藉此，電容元件32自節點ND1電性分離。
再者，監視電路149亦可連接於寫入驅動器電路141A以便監視圖14之寫入驅動器電路141A之節點ND1之電位。監視電路149亦可為控制電路190內之電路/功能。
如上所述，第3實施形態之記憶體裝置能夠與第1及第2實施形態同樣地提高記憶體裝置之特性。
(4)第4實施形態  參照圖19至圖22，對第4實施形態之記憶體裝置進行說明。
(a)構成例  參照圖19，對本實施形態之記憶體裝置之構成例進行說明。
圖19係表示本實施形態之記憶體裝置(例如MRAM)之構成例之圖。
如圖19所示，電晶體TR2之電流路徑之端子經由節點ND2、全域位元線GBL及位元線BL連接於記憶胞MC。
電晶體TR3之電流路徑之一端經由節點ND3A、全域字元線GWL及字元線WL連接於記憶胞MC。電晶體TR3之電流路徑之另一端連接於接地端子89A。
電晶體TR4之電流路徑之一端經由節點ND2、全域位元線GBL及位元線BL連接於記憶胞MC。電晶體TR4之電流路徑之另一端連接於接地端子89D。
放大器31之一輸入端子(非反轉輸入端子)IT1連接於節點ND4A。節點ND4A連接於節點ND6。
電晶體TR9之電流路徑之一端經由節點ND4A連接於放大器31之輸入端子IT1。電晶體TR9之電流路徑之另一端經由節點ND3B、全域字元線GWL及字元線WL連接於選擇單元。
對電晶體TR9之閘極供給控制信號CVA。相應於控制信號CVA之信號位準來控制電晶體TR9之接通/斷開。對電晶體TR4之控制信號CV亦可用於對電晶體TR9之控制信號。
電容元件32經由電晶體TR2、TR5連接於節點ND2、全域位元線GBL及位元線BL。
於本實施形態之MRAM中，於AP寫入動作時，電流源電路300經由電晶體TR1、TR2且經由全域位元線GBL及位元線BL連接於記憶胞(選擇單元)。
電流源30輸出電流Iz。電流Iz具有用於AP寫入之磁化反轉閾值以上之電流值。與上述實施形態同樣地，於對選擇單元之AP寫入時，藉由來自電流源電路300之電流將電容元件32充電到選擇單元之電位程度。
於本實施形態之MRAM中，於AP寫入時，來自電流源30之電流Icella對於選擇單元，沿MTJ元件之磁化排列狀態自AP狀態變化為P狀態之方向(本實施形態中自位元線BL朝向字元線WL之方向)流動。因此，於AP寫入時，P狀態之MTJ元件1之磁化排列狀態不發生變化。但，該情形時之電容元件32之充電電位實質上與於P狀態之MTJ元件中流動AP寫入之寫入電流(於自字元線WL朝向位元線BL之方向上流動之電流)時之充電電位相同。
藉由與電容元件32之充電電位對應之來自電壓源電路310之輸出，將寫入電流Icellb供給至選擇單元。電流Icellb對於選擇單元，沿MTJ元件之磁化排列狀態自P狀態變化為AP狀態之方向(本實施形態中，自字元線WL朝向位元線BL之方向)流動。
藉由該寫入電流Icellb，MTJ元件1之磁化排列狀態自P狀態(低電阻狀態)變化為AP狀態(高電阻狀態)。
(b)動作例  參照圖20至圖22，對本實施形態之MRAM之動作例進行說明。
圖20至圖22係模式性地表示本實施形態之MRAM之動作中之某一時點之寫入電路(寫入驅動器電路)之動作狀態之圖。
如圖20所示，於進行AP寫入時，電晶體TR4、TR9被設定為斷開狀態。藉由斷開狀態之電晶體TR9，放大器31之輸入端子IT1自選擇單元電性分離。
於AP寫入時，電晶體TR1、TR2、TR3被設定為接通狀態。電流源電路300經由接通狀態之電晶體TR1、TR2、TR3電性連接於選擇單元。
與來自電流源30之電流對應之單元電流Icella於選擇單元MC-s內流動。又，來自電流源電路300之電流經由節點ND1及電晶體TR1、TR5供給至電容元件32。
本實施形態中，電流Icella沿自位元線BL朝向字元線WL之方向流動。本實施形態中，電流Icella之流動方向與將MTJ元件1之磁化排列狀態自AP狀態變更為P狀態之方向對應。
於AP寫入時，MTJ元件1之磁化排列狀態為P狀態。因此，即便將MTJ元件之磁化排列狀態變更為P狀態之方向之電流流動於P狀態之MTJ元件1內，MTJ元件1之磁化排列狀態(電阻狀態)亦不會發生變化。
P狀態之MTJ元件1中流動之電流之電流值係來自用於AP寫入之電流源之電流之電流值。
因此，圖20之情形時之電容元件32之充電電位與朝MTJ元件1之磁化排列狀態自P狀態變更為AP狀態之方向流動之電流自AP寫入之電流源30供給至P狀態之MTJ元件1之情形時之電容元件之充電電位相同。如此，本實施形態中，包含P狀態之MTJ元件之選擇單元之單元電位係使用沿將MTJ元件之磁化排列變更為P狀態之方向流動之寫入電流(單元電流)Icella，取樣於電容元件32中。
如圖21所示，於節點ND1之電位穩定之時點(例如圖9之時刻t4)，電晶體TR5被設定為斷開狀態。藉此，電容元件32自選擇單元MC-s電性分離。
如圖22所示，電晶體TR1、TR2、TR3設定為斷開狀態。藉此，電流源30自選擇單元MC-s電性分離。
控制電路190將信號CVA之信號位準自「L」位準變更為「H」位準。對電晶體TR9之閘極供給「H」位準之信號CVA。藉此，電晶體TR9設定為接通狀態。
藉此，將來自電壓源電路310之電流Iy供給至選擇單元MC-s。
電流Icellb於MTJ元件1內流動。電流Icellb沿自字元線WL朝向位元線BL之方向流動。本實施形態中，電流Icellb之流動方向與將MTJ元件1之磁化排列狀態自P狀態變更為AP狀態之方向對應。
藉此，MTJ元件1之磁化排列狀態自P狀態變化為AP狀態。
電流Icellb經由接通狀態之電晶體TR4供給至接地端子89D。
於特定之期間，於將寫入電流供給至選擇單元後，電晶體TR4、TR9被設定為斷開狀態。電壓源電路310自選擇單元MC-s電性分離。
藉由以上動作，將與MTJ元件之AP狀態建立關聯之資料寫入至選擇單元MC-s內。以如上方式，本實施形態之MRAM之寫入動作(AP寫入)結束。
再者，於本實施形態之MRAM中，P寫入亦可使用電流源電路300來執行。亦可於電流源電路300內將用於P寫入之電流源(未圖示)與用於AP寫入之電流源30以不同之方式設置。例如用於P寫入之電流源之輸出電流之電流值小於用於AP寫入之電流源30之輸出電流。
(c)彙總  本實施形態之記憶體裝置中，於電容元件之充電時，來自電流源電路300之電流朝將MTJ元件之磁化排列狀態自AP狀態變更為P狀態之方向流動。
因此，本實施形態中，於AP寫入中之來自電流源之電流之供給時，P狀態之MTJ元件之磁化排列狀態不發生變化。結果，本實施形態之記憶體裝置中，於來自電流源(定電流源)之電流之供給時不會產生MTJ元件之破壞。
因此，本實施形態之記憶體裝置能夠提高可靠性。
(5)變化例  參照圖23及圖24對實施形態之記憶體裝置之變化例進行說明。
圖23係表示實施形態之記憶體裝置之變化例之模式圖。
如圖23所示，本變化例之記憶體裝置(例如MRAM)包含用於AP寫入之寫入驅動器電路141與用於P寫入之寫入驅動器電路141Z。
本變化例中，用於P寫入之寫入驅動器電路141Z之內部構成與用於AP寫入之寫入驅動器電路141之內部構成不同。
寫入驅動器電路141於將MTJ元件1之磁化排列狀態自P狀態變更為AP狀態之寫入動作時，將寫入脈衝供給至記憶胞。寫入驅動器電路141Z於將MTJ元件之磁化排列狀態自AP狀態變更為P狀態之寫入動作時，將寫入脈衝供給至記憶胞。
於將MTJ元件1之磁化排列狀態自AP狀態變更為P狀態之寫入動作時，於寫入電流之供給時對記憶胞施加較大電壓之可能性較將MTJ元件1之磁化排列狀態自P狀態變更為AP狀態之寫入動作低。
因此，寫入驅動器電路141Z亦可為僅包含定電流源電路390之電路。
寫入驅動器電路141Z包含電流源30Z、電晶體TR1Z、TR2Z、TR3Z。
電流源30Z之一端連接於電源端子80Z。電流源30Z之另一端連接於節點NDA。
N型電晶體TR1Z之電流路徑之一端連接於電流源30Z之另一端。電晶體TR1Z之電流路徑之另一端連接於節點NDA。對電晶體TR1Z之閘極供給控制信號CCZ。
N型電晶體TR2Z之電流路徑之一端連接於節點NDA。電晶體TR2Z之電流路徑之另一端經由節點ND3連接於全域位元線GBL及位元線BL。對電晶體TR2Z之閘極供給控制信號ACTZ。
N型電晶體TR3Z之電流路徑之一端經由節點ND2連接於全域字元線GWL及字元線WL。電晶體TR3Z之電流路徑之另一端連接於接地端子89D。對電晶體TR3Z之閘極供給控制信號(寫入賦能信號)WENZ。
節點ND3關於寫入驅動器電路141成為電流之源極側之端子。節點ND2關於寫入驅動器電路141成為電流之吸收側之端子。
控制電路190於P寫入之執行時，將控制信號CCZ、ACTZ、WENZ之信號位準於與圖7之時刻t1、t2、t3實質上相同之時點自「L」位準變更為「H」位準。藉此，用於P寫入之單元電流IcellZ沿自位元線BL朝向字元線WL之方向流動。
再者，於使用圖7或圖14之寫入驅動器電路141、141A之P寫入時，寫入電流(單元電流)亦可於無來自定電壓源電路310之電流之供給(無電路310之驅動)之情形時，僅藉由定電流源電路300供給至選擇單元MC-s。但，於使用圖7或圖14之驅動器電路141、141A之P寫入中，用於P寫入之寫入電流所流動之方向與用於AP寫入之寫入電流所流動之方向相反。因此，於圖7或圖14中，於P寫入時，定電流源電路300連接於全域位元線GBL(及位元線BL)，電晶體TR3連接於全域字元線GWL(及字元線WL)。
本變化例之記憶體裝置能夠與上述各實施形態同樣地提高記憶體裝置之特性。
圖24係表示本實施形態之記憶體裝置(例如MRAM)之其他變化例之模式圖。
如圖24所示，於寫入驅動器電路141中，來自電壓源電路310之電流之供給開始之時點(時刻t5A)亦可於來自電流源電路300之電流之供給停止之時點(時刻t6)之後。
於該情形時，特定之期間T3設置於來自電流源電路300之電流之供給期間T1與來自電壓源電路310之電流之供給期間T2之間。例如寫入電流(單元電流Icell)之電流值於特定之期間成為所需電流值以下。
於該情形時，本變化例之記憶體裝置亦能夠與上述各實施形態同樣地提高記憶體裝置之特性。
(6)其他  本實施形態之記憶體裝置亦可將面內磁化型磁阻效應元件用於記憶體元件。於面內磁化型磁阻效應元件(例如MTJ元件)中，各磁性層具有面內磁各向異性。各磁性層之易磁化軸方向與磁性層之層面平行。各磁性層具有相對於層面平行之磁化。各磁性層之磁化方向相對於磁性層之排列方向垂直。
於實施形態之記憶體裝置中，記憶胞及記憶胞陣列之構成並不限定於圖25至圖4之示例。例如，於本實施形態之記憶體裝置中，亦可使用具有場效應電晶體之記憶胞。場效應電晶體(以下稱為單元電晶體)作為記憶胞之開關元件發揮功能。記憶胞連接於形成位元線對之2個位元線與字元線。單元電晶體之電流路徑之一端連接於第1位元線，單元電晶體之電流路徑之另一端連接於磁阻效應元件之一端，磁阻效應元件之另一端連接於第2位元線(源極線)。單元電晶體之閘極連接於字元線。
本實施形態之記憶體裝置亦可為PCM/PCRAM(相變化記憶體)或ReRAM(電阻變化記憶體)。
本實施形態中，「連接」之記載並不限於2個構成要素不經由其他要素而直接連接之情況，亦可相應於構成要素間之關係而適當包含2個構成要素經由其他要素而間接連接之情況。
已說明了本發明之若干實施形態，但該等實施形態係作為示例提出，並非意欲限定發明之範圍。該等新穎之實施形態能夠藉由其他各種形態來實施，能夠於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨，並且包含於權利要求書所記載之發明及其均等之範圍。  [相關申請案之引用]  本申請案係基於2019年3月22日提出申請之先前之日本專利申請案第2019-054203號之優先權之權益，且謀求該權益，將其全部內容以引用之方式包含於本文中。
1:可變電阻元件 2:開關元件 9:基板 11:磁性層 12:磁性層 13:非磁性層 15:偏移消除層 16:非磁性層 19A:電極 19B:電極 21:電極 22:開關層 23:電極 30:電流源 31:放大器 32:電容元件 33:電阻元件 35:電容元件 51:配線 53:配線 55:配線 80A:電源端子 80B:電源端子 89A:接地端子 89B:接地端子 89C:接地端子 89D:接地端子 100:記憶胞陣列 110:列控制電路 111:全域字元線選擇電路 112:字元線選擇電路 120:行控制電路 121:全域位元線選擇電路 122:位元線選擇電路 140:寫入電路 141:寫入驅動器電路 141A:寫入驅動器電路 141Z:寫入驅動器電路 149:監視電路 150:讀出電路 151:感測放大器電路 160:I/O電路 170:電壓產生電路 190:控制電路 300:電流源電路 310:電壓源電路 390:定電流源電路 500:MRAM 510:核心區域 900:處理器 BL:位元線 DT:資料 GBL:全域位元線 GWL:全域字元線 IT1:輸入端子 IT2:輸入端子 MC:記憶胞 NDA:節點 ND1:節點 ND2:節點 ND3:節點 ND4:節點 ND4A:節點 ND5:節點 ND6:節點 ND7:節點 ND8:節點 TR1:電晶體 TR2:電晶體 TR3:電晶體 TR4:電晶體 TR5:電晶體 TR6:電晶體 TR7:電晶體 TR8:電晶體 TR9:電晶體 WL:字元線
圖1係表示第1實施形態之記憶體裝置之構成例之圖。 圖2係表示第1實施形態之記憶體裝置之記憶胞陣列之構成例之圖。  圖3係表示第1實施形態之記憶體裝置之記憶胞陣列之構造例之圖。  圖4係表示第1實施形態之記憶體裝置之記憶胞之構造例之圖。  圖5係表示第1實施形態之記憶體裝置之記憶胞陣列之構造例之圖。  圖6係表示第1實施形態之記憶體裝置之構成例之圖。  圖7係表示第1實施形態之記憶體裝置之構成例之圖。  圖8係表示第1實施形態之記憶體裝置之動作例之時序圖。  圖9係用以說明第1實施形態之記憶體裝置之動作例之圖。  圖10係用以說明第1實施形態之記憶體裝置之動作例之圖。  圖11係用以說明第1實施形態之記憶體裝置之動作例之圖。  圖12係用以說明第1實施形態之記憶體裝置之動作例之圖。  圖13係用以說明第1實施形態之記憶體裝置之動作例之圖。  圖14係表示第2實施形態之記憶體裝置之構成例之圖。  圖15係用以說明第2實施形態之記憶體裝置之動作例之圖。  圖16係用以說明第2實施形態之記憶體裝置之動作例之圖。  圖17係用以說明第2實施形態之記憶體裝置之動作例之圖。  圖18係表示第3實施形態之記憶體裝置之構成例之圖。  圖19係表示第4實施形態之記憶體裝置之構成例之圖。  圖20係用以說明第4實施形態之記憶體裝置之動作例之圖。  圖21係用以說明第4實施形態之記憶體裝置之動作例之圖。  圖22係用以說明第4實施形態之記憶體裝置之動作例之圖。  圖23係表示實施形態之記憶體裝置之變化例之圖。  圖24係表示實施形態之記憶體裝置之變化例之圖。
1:可變電阻元件
2:開關元件
30:電流源
31:放大器
32:電容元件
33:電阻元件
80A:電源端子
80B:電源端子
89A:接地端子
89B:接地端子
89C:接地端子
141:寫入驅動器電路
300:電流源電路
310:電壓源電路
BL:位元線
GBL:全域位元線
GWL:全域字元線
IT1:輸入端子
IT2:輸入端子
MC:記憶胞
ND1:節點
ND2:節點
ND3:節點
ND4:節點
ND5:節點
ND6:節點
TR1:電晶體
TR2:電晶體
TR3:電晶體
TR4:電晶體
TR5:電晶體
TR6:電晶體
WL:字元線

Claims (9)

  1. 一種記憶體裝置，其具備：第1配線；第2配線；記憶胞，其電性連接於上述第1配線與上述第2配線之間，且包含可變電阻元件；及寫入電路，其包含電流源電路與電壓源電路，且使用寫入脈衝對上述記憶胞寫入資料；且上述寫入電路於自上述寫入脈衝之供給開始之第1時刻起至第2時刻為止之第1期間，使用上述電流源電路將上述寫入脈衝供給至上述記憶胞，於自第3時刻起至上述寫入電流之供給停止之第4時刻為止之第2期間，使用上述電壓源電路將上述寫入脈衝供給至上述記憶胞。
  2. 如請求項1之記憶體裝置，其中上述寫入電路包含：第1電晶體，其電性連接於電流源與第1節點之間；第2電晶體，其電性連接於上述第1節點與上述記憶胞之間；第3電晶體，其電性連接於上述第1節點與第2節點之間；第1電容元件，其電性連接於上述第2節點；第4電晶體，其電性連接於上述第1節點與第3節點之間；放大器，其具有電性連接於上述第2節點之第1輸入端子、連接於上述第3節點之第2輸入端子、及輸出端子；第5電晶體，其具有電性連接於上述輸出端子之閘極及電性連接於上述第3節點之電流路徑之一端；以及電阻元件，其電性連接於上述第3節點。
  3. 如請求項2之記憶體裝置，其中於上述第1期間，上述電流源經由接通狀態之上述第1電晶體電性連接於上述第1節點，基於上述電流源之輸出電流之上述寫入脈衝經由接通狀態之上述第1及第2電晶體供給至上述記憶胞，上述第1電容元件經由接通狀態之上述第3電晶體電性連接於上述第1 節點，於將上述第3電晶體設定為斷開狀態後，上述放大器將基於上述第2節點與上述第1節點之電位差之第1信號自上述輸出端子輸出至上述第5電晶體之閘極，基於上述第5電晶體之輸出電流之上述寫入脈衝經由上述第4電晶體被供給至上述記憶胞。
  4. 如請求項3之記憶體裝置，其進而具備：第6電晶體，其電性連接於上述第2節點與第4節點之間；第7電晶體，其電性連接於上述第4節點與電壓端子之間；及第2電容元件，其電性連接於上述第4節點；於上述第1期間，上述第2電容元件藉由斷開狀態之上述第6電晶體而自上述第2節點電性分離，經由接通狀態之上述第7電晶體而由上述電壓端子進行充電，於上述放大器輸出上述第1信號之前，上述第2電容元件經由接通狀態之上述第6電晶體電性連接於上述第1電容元件。
  5. 如請求項1至3中任一項之記憶體裝置，其中上述第3時刻與上述第2時刻一致。
  6. 如請求項1至4中任一項之記憶體裝置，其中上述第3時刻為上述第1時刻與上述第2時刻之間之時刻。
  7. 如請求項1至4中任一項之記憶體裝置，其中上述第3時刻為上述第2時刻之後之時刻。
  8. 如請求項1之記憶體裝置，其中上述寫入脈衝於上述第1期間沿將上 述可變電阻元件之電阻狀態自高電阻狀態變更為低電阻狀態之方向流動於上述可變電阻元件內，於上述第2期間沿將上述可變電阻元件之電阻狀態自低電阻狀態變更為高電阻狀態之方向流動。
  9. 如請求項1之記憶體裝置，其中上述可變電阻元件為磁阻效應元件，上述寫入脈衝將上述磁阻效應元件之電阻狀態自低電阻狀態變更為高電阻狀態。
TW108131482A 2019-03-22 2019-09-02 記憶體裝置 TWI752346B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019-054203 2019-03-22
JP2019054203A JP2020155186A (ja) 2019-03-22 2019-03-22 メモリデバイス

Publications (2)

Publication Number Publication Date
TW202036563A TW202036563A (zh) 2020-10-01
TWI752346B true TWI752346B (zh) 2022-01-11

Family

ID=72516078

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108131482A TWI752346B (zh) 2019-03-22 2019-09-02 記憶體裝置

Country Status (4)

Country Link
US (1) US11074954B2 (zh)
JP (1) JP2020155186A (zh)
CN (1) CN111724844B (zh)
TW (1) TWI752346B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020161201A (ja) * 2019-03-27 2020-10-01 キオクシア株式会社 半導体記憶装置
JP2021047950A (ja) 2019-09-19 2021-03-25 キオクシア株式会社 記憶装置
JP2021150497A (ja) 2020-03-19 2021-09-27 キオクシア株式会社 記憶装置
JP2022051409A (ja) 2020-09-18 2022-03-31 キオクシア株式会社 可変抵抗型記憶装置
JP2023044034A (ja) * 2021-09-17 2023-03-30 キオクシア株式会社 磁気記憶装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6608790B2 (en) * 2001-12-03 2003-08-19 Hewlett-Packard Development Company, L.P. Write current compensation for temperature variations in memory arrays
US20050036361A1 (en) * 2003-08-14 2005-02-17 Yoshiaki Fukuzumi Semiconductor memory device with magnetoresistance elements and method of writing data into the same
US20070258282A1 (en) * 2006-04-12 2007-11-08 Yoshihiro Ueda Magnetic memory device and method of writing data in the same
US7460389B2 (en) * 2005-07-29 2008-12-02 International Business Machines Corporation Write operations for phase-change-material memory
US20170047118A1 (en) * 2013-06-10 2017-02-16 Ovonyx Memory Technology, Llc Apparatuses and methods for efficient write in a cross-point array
US9583171B2 (en) * 2015-03-11 2017-02-28 Qualcomm Incorporated Write driver circuits for resistive random access memory (RAM) arrays

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003096432A1 (en) * 2002-05-09 2003-11-20 Impinj, Inc. Pseudo-nonvolatile direct-tunneling floating-gate device
US7443710B2 (en) 2004-09-28 2008-10-28 Spansion, Llc Control of memory devices possessing variable resistance characteristics
US8723557B2 (en) * 2010-06-07 2014-05-13 Grandis, Inc. Multi-supply symmetric driver circuit and timing method
GB2493026A (en) * 2011-07-22 2013-01-23 Nvidia Corp Method of spreading a clock signal using a variable delay
JP5655173B2 (ja) * 2012-03-29 2015-01-14 パナソニックＩｐマネジメント株式会社 クロスポイント型不揮発性記憶装置とその駆動方法
JP2015065235A (ja) 2013-09-24 2015-04-09 株式会社東芝 磁気記憶装置及び半導体集積回路
KR102161739B1 (ko) * 2014-07-15 2020-10-05 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
JP6363543B2 (ja) 2015-03-20 2018-07-25 東芝メモリ株式会社 不揮発性半導体メモリ
US9601176B2 (en) 2015-03-20 2017-03-21 Kabushiki Kaisha Toshiba Nonvolatile memory
US9659647B1 (en) 2016-02-05 2017-05-23 Taiwan Semiconductor Manufacturing Company Limited Systems and methods for programming a memory cell having a programmable resistance
JP2018085155A (ja) * 2016-11-21 2018-05-31 東芝メモリ株式会社 磁気メモリ
JP2018163710A (ja) * 2017-03-24 2018-10-18 東芝メモリ株式会社 半導体記憶装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6608790B2 (en) * 2001-12-03 2003-08-19 Hewlett-Packard Development Company, L.P. Write current compensation for temperature variations in memory arrays
US20050036361A1 (en) * 2003-08-14 2005-02-17 Yoshiaki Fukuzumi Semiconductor memory device with magnetoresistance elements and method of writing data into the same
US7460389B2 (en) * 2005-07-29 2008-12-02 International Business Machines Corporation Write operations for phase-change-material memory
US20070258282A1 (en) * 2006-04-12 2007-11-08 Yoshihiro Ueda Magnetic memory device and method of writing data in the same
US20170047118A1 (en) * 2013-06-10 2017-02-16 Ovonyx Memory Technology, Llc Apparatuses and methods for efficient write in a cross-point array
US9583171B2 (en) * 2015-03-11 2017-02-28 Qualcomm Incorporated Write driver circuits for resistive random access memory (RAM) arrays

Also Published As

Publication number Publication date
US11074954B2 (en) 2021-07-27
CN111724844A (zh) 2020-09-29
JP2020155186A (ja) 2020-09-24
CN111724844B (zh) 2023-08-25
TW202036563A (zh) 2020-10-01
US20200302989A1 (en) 2020-09-24

Similar Documents

Publication Publication Date Title
TWI752346B (zh) 記憶體裝置
KR101312366B1 (ko) 자기 메모리 장치를 위한 라이트 드라이버 회로 및 자기 메모리 장치
JP5060435B2 (ja) 半導体記憶装置
JP4846817B2 (ja) 抵抗変化型メモリ
US8228710B2 (en) Resistance change memory device
KR101068573B1 (ko) 반도체 메모리 장치
JP5221222B2 (ja) 半導体記憶装置
JP2007115956A (ja) 半導体記憶装置
US9330732B2 (en) Semiconductor memory device
JP5091969B2 (ja) 半導体記憶装置
JP6829831B2 (ja) 抵抗変化型メモリ
JP3768143B2 (ja) 磁気メモリ装置
US9502106B2 (en) Semiconductor memory device and method of controlling semiconductor memory device
JP2008310868A (ja) 半導体メモリデバイス、および、そのデータ読み出し方法
US9524767B2 (en) Bitcell wth magnetic switching elements
JP2011008860A (ja) 不揮発性メモリの記録方法及び不揮発性メモリ
JP2011258288A (ja) 半導体記憶装置
JP5227133B2 (ja) 半導体記憶装置
US20170076791A1 (en) Semiconductor memory device
JP2022049383A (ja) メモリデバイス
TWI620182B (zh) 半導體記憶體裝置
TWI728675B (zh) 記憶體裝置
Yahya et al. Designing low-V Th STT-RAM for write energy reduction in scaled technologies
JP5140855B2 (ja) 半導体装置
JP2009134794A (ja) 半導体装置