TWI620182B - 半導體記憶體裝置 - Google Patents

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TWI620182B
TWI620182B TW105107260A TW105107260A TWI620182B TW I620182 B TWI620182 B TW I620182B TW 105107260 A TW105107260 A TW 105107260A TW 105107260 A TW105107260 A TW 105107260A TW I620182 B TWI620182 B TW I620182B
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藤田勝之
任爀祥
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日商東芝記憶體股份有限公司
韓商愛思開海力士有限公司
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Abstract

根據一項實施例，一種半導體記憶體裝置包括一第一記憶體庫及一第二記憶體庫。該第一記憶體庫及該第二記憶體庫之各者包括：一記憶體胞，其具有一可變電阻器元件；一參考胞；一感測放大器，其具有電耦合至該記憶體胞之一第一輸入端子及電耦合至該參考胞之一第二輸入端子；及一第一電晶體，其電耦合該記憶體胞與該感測放大器之該第一輸入端子。獨立地供應一電壓給該第一記憶體庫之該第一電晶體之一閘極及該第二記憶體庫之該第一電晶體之一閘極。

Description

半導體記憶體裝置
實施例係關於一種半導體記憶體裝置。
一MRAM(磁隨機存取記憶體)使用具有一磁阻效應之一MTJ(磁穿隧接面)元件作為一記憶體胞。MRAM係以高速操作、大容量及非揮發性為特性，且以作為下一代記憶體裝置而著稱。
10‧‧‧記憶體胞陣列
12‧‧‧儲存層
13‧‧‧穿隧阻障層
14‧‧‧參考層
20‧‧‧感測放大器
20<0>至20<N>‧‧‧感測放大器
30‧‧‧寫入驅動器/字線驅動器
30<0>至30<N>‧‧‧寫入驅動器/字線驅動器
40‧‧‧行解碼器
50‧‧‧列解碼器
120‧‧‧位址緩衝器
130‧‧‧命令解碼器
140‧‧‧I/O緩衝器
150‧‧‧電壓產生電路
151‧‧‧箝位電壓產生電路
151A‧‧‧pMOS電晶體
151B‧‧‧nMOS電晶體
151C‧‧‧電阻器
152‧‧‧參考電壓產生電路
152A‧‧‧pMOS電晶體
152B‧‧‧nMOS電晶體
152C‧‧‧電阻器
160_0、160_1、160_2、160_3‧‧‧分配器
161‧‧‧箝位電壓分配器
161A‧‧‧運算放大器
161B‧‧‧pMOS電晶體
161C‧‧‧電阻器
161D‧‧‧運算放大器
161E‧‧‧pMOS電晶體
161F‧‧‧電阻器
161G‧‧‧電阻器
161H‧‧‧nMOS電晶體
161I‧‧‧位址控制器
162‧‧‧參考電壓分配器
162A‧‧‧運算放大器
162B‧‧‧pMOS電晶體
162C‧‧‧電阻器
162D‧‧‧運算放大器
162E‧‧‧pMOS電晶體
162F‧‧‧電阻器
162G‧‧‧電阻器
162H‧‧‧nMOS電晶體
162I‧‧‧位址控制器
170‧‧‧GIO匯流排
181‧‧‧箝位電壓線
182‧‧‧參考電壓線
191‧‧‧箝位電壓線
191_0、191_1、191_2、191_3‧‧‧箝位電壓線
192‧‧‧參考電壓線
192_0、192_1、192_2、192_3‧‧‧參考電壓線
Bank0、Bank1、Bank2、Bank3‧‧‧位址
bCKE‧‧‧時脈啟用反相信號
bCLK‧‧‧時脈反相信號
bCS‧‧‧晶片選擇反相信號
BGR‧‧‧能帶間隙參考
BK0、BK1、BK2、BK3‧‧‧記憶體庫
BL‧‧‧位元線
BL<0>至BL<N>‧‧‧位元線
CSL<0>至CSL<N>‧‧‧行選擇信號
CLK‧‧‧時脈信號
DQ‧‧‧資料
M1<0>至M1<N>‧‧‧讀取啟用電晶體
M2<0>至M2<N>‧‧‧箝位電晶體
M3<0>至M3<N>‧‧‧讀取啟用電晶體
M4<0>至M4<N>‧‧‧參考電晶體
M5<0>至M5<N>‧‧‧電晶體
M6<0>至M6<N>‧‧‧行選擇電晶體
MC‧‧‧記憶體胞
RE‧‧‧可變電阻器元件
REN_0‧‧‧讀取啟用信號
REN_1‧‧‧讀取啟用信號
RDSINK‧‧‧信號
Rref‧‧‧參考電阻器
Rref<0>至Rref<N>‧‧‧參考電阻器
SL‧‧‧源極線
SL<0>至SL<N>‧‧‧源極線
ST‧‧‧選擇電晶體
Vc‧‧‧箝位電壓
Vc_sb‧‧‧箝位電壓
Vc_0‧‧‧箝位電壓
Vc_1‧‧‧箝位電壓
Vr‧‧‧參考電壓
Vr_sb‧‧‧參考電壓
Vr_0‧‧‧參考電壓
Vr_1‧‧‧參考電壓
WL‧‧‧字線
WL<0>至WL<N>‧‧‧字線
圖1係根據一第一實施例之一半導體記憶體裝置中之一半導體晶片之一方塊圖。
圖2係根據第一實施例之半導體記憶體裝置中之一記憶體庫之一方塊圖。
圖3A係根據第一實施例之半導體記憶體裝置中之一可變電阻器元件之一剖面視圖。
圖3B係說明在根據第一實施例之半導體記憶體裝置中之可變電阻器元件處之一寫入操作之一圖，且係處於一並聯狀態中之可變電阻器元件之一剖面視圖。
圖3C係說明在根據第一實施例之半導體記憶體裝置中之可變電阻器元件處之一寫入操作之一圖，且係處於一反並聯狀態中之可變電阻器元件之一剖面視圖。
圖4係根據第一實施例之半導體記憶體裝置中之一電壓產生電路 之一電路圖。
圖5係根據第一實施例之半導體記憶體裝置中之一分配器之一電路圖。
圖6係根據第一實施例之半導體記憶體裝置中之一讀取操作中之記憶體庫交錯之電壓波形之一圖。
圖7係根據一比較實例之一半導體記憶體裝置中之一讀取操作中之記憶體庫交錯之電壓波形之一圖。
圖8係根據一第二實施例之一半導體記憶體裝置中之一分配器之一電路圖。
圖9係展示根據第二實施例之一半導體記憶體裝置中之一列位址與一箝位電壓Vc及一參考電壓Vr之最佳值及實際值之一關係之一曲線圖。
圖10係展示根據一比較實例之一半導體記憶體裝置中之一列位址與一箝位電壓Vc及一參考電壓Vr之最佳值及實際值之一關係之一曲線圖。
一般言之，根據一項實施例，一半導體記憶體裝置包括一第一記憶體庫及一第二記憶體庫。第一記憶體庫及第二記憶體庫之各者包括：一記憶體胞，其具有一可變電阻器元件；一參考胞；一感測放大器，其具有電耦合至記憶體胞之一第一輸入端子及電耦合至參考胞之一第二輸入端子；及一第一電晶體，其電耦合記憶體胞與感測放大器之第一輸入端子。獨立地供應一電壓給第一記憶體庫之第一電晶體之一閘極及第二記憶體庫之第一電晶體之一閘極。
在下文中，將參考圖式描述實施例。在圖式中，相似的參考符號指代相似的部件。
<第一實施例>
將參考圖1至圖7說明根據第一實施例之一半導體記憶體裝置。
在第一實施例中，為一記憶體庫BK0提供一分配器160_0，且為一記憶體庫BK1提供一分配器160_1。一參考電壓線192在記憶體庫BK0與BK1之間係分開且獨立的，且一箝位電壓線191在記憶體庫BK0與BK1之間係分開且獨立的。此可抑制與記憶體庫交錯關聯之參考電壓線192及箝位電壓線191之擺動，且預防錯誤感測。在下文中詳述第一實施例。
[第一實施例中之半導體晶片之組態實例及操作實例]
在此，使用一磁阻效應元件(一MTJ元件)作為一可變電阻器元件來儲存資料之一MRAM被當做一實例來說明；然而，一MRAM不限於其。本實施例適用於藉由將電阻差轉換成一電流差或一電壓差而感測可變電阻器元件之間之一電阻差之任何通用記憶體。應注意，在下列說明中，除非另有具體提及，否則術語「耦合」應被理解為不僅包含一直接連接而且包含透過任何中介元件之一連接。一電晶體之一端指代一源極及一汲極之一者，且該電晶體之另一端指代源極及汲極之另一者。
圖1係根據第一實施例之半導體記憶體裝置中之一半導體晶片100之一方塊圖。
如圖1所示，半導體晶片100包括複數個記憶體庫BK0至BK3、一位址緩衝器120、一命令解碼器130、一I/O緩衝器140、一電壓產生電路(BGR：能帶間隙參考)150及複數個分配器160_0至160_3。
記憶體庫BK0至BK3之各者包含一記憶體胞陣列10、一感測放大器20、一寫入驅動器30、一行解碼器40及一列解碼器50。記憶體庫BK係可(由未展示之一控制器)從外部選擇之最大啟動單元。
位址緩衝器120將位址(一記憶體庫位址、一列位址及一行位址)供應至記憶體庫BK0至BK3之各者。
命令解碼器130將來自控制器之一時脈啟用反相信號bCKE、一晶片選擇反相信號bCS、一時脈信號CLK及一時脈反相信號bCLK供應至記憶體庫BK0至BK3之各者。
I/O緩衝器140透過一GIO匯流排170將來自控制器之資料DQ傳遞至記憶體庫BK0至BK3之各者。
電壓產生電路150根據一溫度產生一箝位電壓Vc_sb及一參考電壓Vr_sb。電壓產生電路150透過一箝位電壓線181將箝位電壓Vc_sb供應至分配器160_0至160_3之各者。電壓產生電路150透過一參考電壓線182將參考電壓Vr_sb供應至分配器160_0至160_3之各者。
分配器160_0至160_3分別透過箝位電壓線191_0至191_3分別將基於來自電壓產生電路150之箝位電壓Vc_sb之一穩定箝位電壓Vc供應至記憶體庫BK0至BK3。分配器160_0至160_3分別透過參考電壓線192_0至192_3分別將基於來自電壓產生電路150之參考電壓Vr_sb之一穩定參考電壓Vr供應至記憶體庫BK0至BK3。由此，將箝位電壓Vc及參考電壓Vr獨立地且分開地供應至記憶體庫BK0至BK3之各者。
[第一實施例中之記憶體庫之組態實例及操作實例]
圖2係根據第一實施例之半導體記憶體裝置中之記憶體庫BK0之一方塊圖。由於記憶體庫BK1至BK3在組態上與記憶體庫BK0相同，所以省略其等之描述。
如圖2所示，記憶體庫BK0包含記憶體胞陣列10、複數個感測放大器20<0>至20<N>、複數個寫入驅動器30<0>至30<N>、行解碼器40及列解碼器50。
複數個位元線BL<0>至BL<N>、複數個源極線SL<0>至SL<N>、複數個字線WL<0>至WL<N>、及複數個記憶體胞MC及複數個參考電阻器Rref<0>至Rref<N>定位在記憶體胞陣列10中。N代表0、1、2、…、N。在下列描述中，除非具體區分，否則分別將上述元件簡 單地表示為位元線BL、源極線SL、字線WL、感測放大器20、寫入驅動器30及參考電阻器Rref。
記憶體胞MC分別定位於字線WL<0>至WL<N>與位元線BL<0>至BL<N>及源極線SL<0>至SL<N>交叉的位置處。由此，將記憶體胞MC配置於一矩陣中。
記憶體胞MC包含例如，一可變電阻器元件RE及一選擇電晶體ST。可變電阻器元件RE之一端經電耦合至位元線BL，且其之另一端經電耦合至選擇電晶體ST之一端。選擇電晶體ST之另一端經電耦合至源極線SL。選擇電晶體ST之一閘極經電耦合至字線WL。藉由由字線WL接通選擇電晶體ST而選擇記憶體胞MC。
可變電阻器元件RE係一種元件，可藉由將一電流(或電壓)施加至可變電阻器而改變該元件之電阻值。可變電阻器元件RE包含例如，一相變元件或一鐵電元件，以及一MTJ元件。
圖3A係根據第一實施例之半導體記憶體裝置中之一可變電阻器元件之一剖面視圖。在此，作為可變電阻器元件RE，主要展現一儲存層12、一穿隧阻障層13及一參考層14。
如圖3A所示，可變電阻器元件RE包含一疊層體。疊層體包含儲存層12、穿隧阻障層13及參考層14。將穿隧阻障層13提供於儲存層12與參考層14之間。
儲存層12係其中一磁化方向係可變之一鐵磁層，且具有垂直的磁各向異性。在此，垂直的磁各向異性意味著一磁化方向係垂直或幾乎垂直於一膜表面(頂部表面/底部表面)。一可變磁化方向意味著一磁化方向相對於一預定的寫入電流而改變。幾乎垂直意味著一剩餘磁化方向落在相對於一膜表面45°<θ≦90°之範圍內。
將穿隧阻障層13提供於儲存層12上。穿隧阻障層13係一非磁性層，且由例如MgO組成。
將穿隧阻障層14提供於儲存層13上。參考層14係其中一磁化方向係非可變之一鐵磁層，且具有垂直的磁各向異性。在此，一非可變磁化方向意味著一磁化方向並不相對於一預定的寫入電流而改變。換言之，參考層14具有比儲存層12所具有的更大的磁化方向之反相能量阻障。
圖3B係說明在根據第一實施例之半導體記憶體裝置中之可變電阻器元件RE處之一寫入操作之一圖，且係處於一並聯狀態(P狀態)中之可變電阻器元件RE之一剖面視圖。圖3C係說明在根據第一實施例之半導體記憶體裝置中之可變電阻器元件RE處之一寫入操作之一圖，且係處於一反並聯狀態(AP狀態)中之可變電阻器元件RE之一剖面視圖。
可變電阻器元件RE係例如，一自旋注入型磁阻效應元件。因此，當資料寫入至可變電阻器元件RE中或資料自可變電阻器元件RE中讀取時，一電流在垂直於一膜表面之方向上在可變電阻器元件RE中雙向地流動。
更具體言之，如下文所描述，將資料寫入至可變電阻器元件RE中。
如圖3B所示，當一電流從儲存層12流動至參考層14時，換言之，當供應從該參考層14流動至儲存層12之電子時，將在與參考層14之磁化方向相同之方向上自旋極化之電子注入至儲存層12。在此情況下，儲存層12之磁化方向經調適為與參考層14之磁化方向相同之方向。據此，參考層14之磁化方向與儲存層12之磁化方向將處於一並聯配置中。在並聯狀態中，可變電阻器元件RE之電阻值係最低的。將此情況定義為例如，「0」資料。
另一方面，如圖3B所示，當一電流從參考層14流動至儲存層12時，換言之，當供應從儲存層12流動至參考層14之電子時，電子被參 考層14反射。據此，將在與參考層14之磁化方向相反之方向上自旋極化之電子注入至儲存層12。在此情況下，儲存層12之磁化方向經調適為與參考層14之磁化方向相反之方向。據此，參考層14之磁化方向與儲存層12之磁化方向處於一反並聯配置中。在反並聯狀態中，可變電阻器元件RE之電阻值係最高的。將此情況定義為例如，「1」資料。
如下文所述，從可變電阻器元件RE讀出資料。
將一讀取電流供應至可變電阻器元件RE。將讀取電流設定成不引起儲存層12之磁化方向反相之一值(比寫入電流小之一值)。可藉由在此時偵測可變電阻器元件RE之電阻值之一變化而讀出前述的「0」資料或「1」資料。
再次，如圖2所示，源極線SL<0>至SL<N>之各者之一端經由電晶體M5<0>至M5<N>之一對應一者電耦合至一接地電壓。供應一信號RDSINK給電晶體M5<0>至M5<N>之閘極。
位元線BL<0>至BL<N>之各者之一端經由箝位電晶體M2<0>至M2<N>之一對應一者及讀取啟用電晶體M1<0>至M1<N>之一對應一者電耦合至感測放大器20<0>至20<N>之對應一者之第一輸入端子。讀取啟用電晶體M1<0>至M1<N>之一者及箝位電晶體M2<0>至M2<N>之對應一者形成一串聯電流路徑。
參考電阻器Rref<0>至Rref<N>之各者產生介於「1」資料與「0」資料中間之一參考信號(參考電流)。參考電阻器Rref<0>至Rref<N>之各者之一端經由參考電晶體M4<0>至M4<N>之一對應一者及讀取啟用電晶體M3<0>至M3<N>之一對應一者電耦合至感測放大器20<0>至20<N>之對應一者之第二輸入端子。讀取啟用電晶體M3<0>至M3<N>之一者及參考電晶體M4<0>至M4<N>之對應一者形成一串聯電流路徑。
參考電阻器Rref不限於一固定電阻器，但是可為具有「1」資料 及「0」資料之一參考胞。感測放大器20可為一電流偵測型或一電壓偵測型。
感測放大器20<0>至20<N>之輸出端子之各者經由行選擇電晶體M6<0>至M6<N>之一對應一者電耦合至GIO匯流排170。
字線驅動器30<0>至30<N>之各者經提供於位元線BL<0>至BL<N>之一者與源極線SL<0>至SL<N>之一對應一者之間並經電耦合至位元線BL<0>至BL<N>之一者及源極線SL<0>至SL<N>之一對應一者。
從列解碼器50供應一電壓給字線WL<0>至WL<N>。分別從行解碼器40供應行選擇信號CSL<0>至CSL<N>給行選擇電晶體M6<0>至M6<N>之閘極。
藉由一REN控制電路(未展示)供應一讀取啟用信號REN_0給讀取啟用電晶體M1<0>至M1<N>及M3<0>至M3<N>之閘極。
透過箝位電壓線191從分配器160_0(箝位電壓分配器161)供應一箝位電壓Vc給箝位電晶體M2<0>至M2<N>之閘極之各者。透過箝位電壓線192從分配器160_0(參考電壓分配器162)供應一參考電壓Vr給參考電晶體M4<0>至M4<N>之閘極之各者。
在一讀取操作中，列解碼器50根據一列位址選擇字線WL<0>至WL<N>之任何一者。此後，啟動感測放大器20<0>至20<N>並讀出(感測)胞資料。將讀取資料儲存在一鎖存器(未展示)中。行解碼器40根據一行位址供應信號CSL<0>至CSL<N>之一者，並選擇感測放大器20<0>至20<N>之一者。隨後，將選定的感測放大器20<0>至20<N>(鎖存器)之資料讀出至GIO匯流排170。
在一寫入操作中，根據一行位址選擇寫入驅動器30<0>至30<N>之一者。將GIO匯流排170之資料傳遞至選定的寫入驅動器30<0>至30<N>，且寫入驅動器30<0>至30<N>將資料寫入至記憶體胞MC中。
[第一實施例中之電壓產生電路之組態實例及操作實例]
圖4係根據第一實施例之半導體記憶體裝置中之電壓產生電路150之一電路圖。
如圖4所示，電壓產生電路150包括一箝位電壓產生電路151及一參考電壓產生電路152。
箝位電壓產生電路151包含一pMOS電晶體151A、一nMOS電晶體151B及一電阻器151C。pMOS電晶體151A之一端經電耦合至一電源電壓，且其之另一端經電耦合至nMOS電晶體151B之一端。nMOS電晶體151B之一端(汲極)及一閘極經電耦合及二極體耦合。nMOS電晶體151B之另一端經電耦合至電阻器151C之一端。電阻器151C之另一端經耦合至一接地電壓。箝位電壓產生電路151從nMOS電晶體151B之閘極供應箝位電壓Vc_sb至箝位電壓線181。
參考電壓產生電路152包含一pMOS電晶體152A、一nMOS電晶體152B及一電阻器152C。其具有與箝位電壓產生電路151類似之一組態。參考電壓產生電路152從nMOS電晶體152B之閘極供應參考電壓Vr_sb至參考電壓線182。
[第一實施例中之分配器之組態實例及操作實例]
圖5係根據第一實施例之半導體記憶體裝置中之分配器160_0之一電路圖。由於分配器160_1至160_3在組態上與分配器160_0相同，所以省略其等之描述。
如圖5所示，分配器160_0包括箝位電壓分配器161及參考電壓分配器162。
箝位電壓分配器161包含一運算放大器161A、一pMOS電晶體161B及一電阻器161C。
運算放大器161A之一第一輸入端子(負端子)經電耦合至箝位電壓線181。運算放大器161A之一輸出端子經電耦合至nMOS電晶體161B 之一閘極。pMOS電晶體161B之一端經電耦合至電源電壓，且其之另一端經電耦合至運算放大器161A之一第二輸入端子(正端子)及電阻器161C。電阻器161C之另一端經電耦合至接地電壓。箝位電壓分配器161從pMOS電晶體161B之另一端供應箝位電壓Vc至箝位電壓線191。
在箝位電壓分配器161中，運算放大器161A比較從箝位電壓線181輸入之箝位電壓Vc_sb與輸出至箝位電壓線191之箝位電壓Vc。若箝位電壓Vc比箝位電壓Vc_sb低，則運算放大器161A輸出一L(低)位準信號。結果，藉由電源電壓接通pMOS電晶體161B並增大箝位電壓Vc。另一方面，若箝位電壓Vc比箝位電壓Vc_sb高，則運算放大器161A輸出一H(高)位準信號。結果，藉由接地電壓關斷pMOS電晶體161B並減小箝位電壓Vc。由此，箝位電壓分配器161將箝位電壓Vc調整為等於箝位電壓Vc_sb。據此，即使箝位電壓Vc歸因於雜訊而擺動，箝位電壓Vc仍恢復至箝位電壓Vc_sb以保持穩定。
參考電壓分配器162包含一運算放大器162A、一pMOS電晶體162B及一電阻器162C。其具有與箝位電壓分配器161類似之一組態。參考電壓分配器162從pMOS電晶體162B之另一端供應參考電壓Vr至參考電壓線192。
在參考電壓分配器162中，運算放大器162A比較從參考電壓線182輸入之參考電壓Vr_sb與輸出至參考電壓線192之參考電壓Vr。若參考電壓Vr比參考電壓Vr_sb低，則運算放大器162A輸出一L位準信號。結果，藉由電源電壓接通pMOS電晶體162B並增大參考電壓Vr。另一方面，若參考電壓Vr比參考電壓Vr_sb高，則運算放大器162A輸出一H位準信號。結果，藉由接地電壓關斷pMOS電晶體162B並減小參考電壓Vr。因此，參考電壓分配器162將參考電壓Vr調整為等於參考電壓Vr_sb。據此，即使參考電壓Vr歸因於雜訊而擺動，參考電壓Vr仍恢復至參考電壓Vr_sb以保持穩定。
[第一實施例中之讀取操作]
圖6係根據第一實施例之半導體記憶體裝置中之一讀取操作中之記憶體庫交錯之電壓波形之一圖。
如圖6所示，在讀取操作中，藉由一時脈信號CLK及一時脈反相信號bCLK之輸入，當一晶片選擇反相信號bCS變成L位準時且當輸入一位址Bank0時，啟動記憶體庫BK0。結果，在時間T1處，記憶體庫BK0中之一讀取啟用信號REN_0變成H位準。此外，亦啟動記憶體庫BK0中之感測放大器20、字線WL及類似者。在此時，由於讀取啟用信號REN_0變成H位準，所以記憶體庫BK0中之一M(中間)位準之箝位電壓Vc_0及參考電壓Vr_0藉由在時間T2處耦合而升高。此後，箝位電壓Vc_0及參考電壓Vr_0降低至M位準。
另一方面，雖然藉由時脈信號CLK及時脈反相信號bCLK之輸入啟動記憶體庫BK0，但是當晶片選擇反相信號bCS變成L位準時且當輸入一位址Bank1時，啟動記憶體庫BK1。結果，在時間T3處，記憶體庫BK1中之一讀取啟用信號REN_1變成H位準。此外，亦啟動記憶體庫BK1中之感測放大器20、字線WL及類似者。在此時，讀取啟用信號REN_1變成H位準，記憶體庫BK1中之一M位準之箝位電壓Vc_1及參考電壓Vr_1藉由在時間T4處耦合而升高。此後，箝位電壓Vc_1及參考電壓Vr_1降低至M位準。
由此，記憶體庫BK0及BK1在不同的時點處接收位址(列位址)，且據此經個別啟動。
在此時，在第一實施例中，分開地且獨立地供應用於記憶體庫BK0之箝位電壓Vc_0及參考電壓Vr_0及用於記憶體庫BK1之箝位電壓Vc_1及參考電壓Vr_1。更具體言之，從分配器160_0供應用於記憶體庫BK0之箝位電壓Vc_0及參考電壓Vr_0且從分配器160_1供應用於記憶體庫BK1之箝位電壓Vc_1及參考電壓Vr_1。因此，即使歸因於耦合 或類似者而在箝位電壓Vc_1及參考電壓Vr_1中產生雜訊，也不會對箝位電壓Vc_0及參考電壓Vr_0施以影響。據此，在箝位電壓Vc_0及參考電壓Vr_0被穩定之時間T5處，在不考慮箝位電壓Vc_1及參考電壓Vr_1之雜訊時，進行記憶體庫BK0之一感測操作。
[第一實施例之效應]
圖7係根據一比較實例之一半導體記憶體裝置中之一讀取操作中之記憶體庫交錯之電壓波形之一圖。當如圖7所示，在一讀取操作中執行記憶體庫交錯時，記憶體庫BK1在記憶體庫BK0被啟動的同時開始啟動。在此時，例如，當在時間T5處感測記憶體庫BK0時，在記憶體庫BK1中之箝位電壓Vc_1及參考電壓Vr_1中產生雜訊。在比較實例中，參考電壓線與箝位電壓線不分開而是共同耦合在記憶體庫BK0與BK1之間。因此，箝位電壓Vc_1及參考電壓Vr_1中之雜訊亦將影響記憶體庫BK0之箝位電壓Vc_0及參考電壓Vr_0。結果，將在記憶體庫BK0之感測中發生錯誤感測。
相比之下，根據第一實施例，為記憶體庫BK0提供分配器160_0，且為記憶體庫BK1提供分配器160_1。分配器160_0及160_1使參考電壓線192(192_0及192_1)在記憶體庫BK0與BK1之間彼此分開且獨立，並使箝位電壓線191(191_0及191_1)在記憶體庫BK0與BK1之間彼此分開且獨立。換言之，分開且獨立地供應用於記憶體庫BK0之箝位電壓Vc_0及參考電壓Vr_0與用於記憶體庫BK1之箝位電壓Vc_1及參考電壓Vr_1。
因此，即使在例如，記憶體庫BK1之側上之參考電壓線192及箝位電壓線191(箝位電壓Vc_1及參考電壓Vr_1)中產生雜訊，雜訊也不會影響記憶體庫BK0之側上之參考電壓線192及箝位電壓線191(箝位電壓Vc_0及參考電壓Vr_0)。因此，可抑制與記憶體庫交錯關聯之參考電壓線192及箝位電壓線191之擺動，且可預防錯誤感測。
<第二實施例>
將參考圖8及圖10來說明根據一第二實施例之一半導體記憶體裝置。
在第二實施例中，箝位電壓分配器161包括一位址控制器161I且參考電壓分配器162包括一位址控制器162I。有鑑於此，可根據列位址供應複數種箝位電壓Vc及參考電壓Vr，且可確保一足夠的感測裕度。
下文詳述第二實施例。在下文中，省略與第一實施例之說明類似之第二實施例之說明，且將主要說明與第一實施例之差異。
[第二實施例中之分配器之組態實例及操作實例]
圖8係根據第二實施例之半導體記憶體裝置中之分配器160_0之一電路圖。由於分配器160_1至160_3在組態上與分配器160_0相同，所以省略其等之描述。
如圖8所示，箝位電壓分配器161包含一運算放大器161D、一pMOS電晶體161E、電阻器161F及161G、一nMOS電晶體161H及一位址控制器161I。
運算放大器161D之一第一輸入端子經電耦合至箝位電壓線181。運算放大器161D之一輸出端子經電耦合至pMOS電晶體161E之一閘極。pMOS電晶體161E之一端經電耦合至一電源電壓，且其之另一端經電耦合至電阻器161F之一端及nMOS電晶體161H之一端。電阻器161F之另一端及nMOS電晶體161H之另一端經電耦合至電阻器161G之一端及運算放大器161D之一第二輸入端子。電阻器161G之另一端經電耦合至接地電壓。根據一位址從位址控制器161I供應一信號給nMOS電晶體161H之一閘極。箝位電壓分配器161從pMOS電晶體161E之另一端供應箝位電壓Vc至箝位電壓線191。
參考電壓分配器162包含一運算放大器162D、一pMOS電晶體 162E、電阻器162F及162G、一nMOS電晶體162H及一位址控制器162I。其具有與箝位電壓分配器161之組態類似之一組態。參考電壓分配器162從pMOS電晶體162E之另一端供應參考電壓Vr至參考電壓線192。
圖9係展示根據第二實施例之一半導體記憶體裝置中之一列位址與一箝位電壓Vc及一參考電壓Vr之最佳值及實際值之一關係之一曲線圖。
如圖9所示，箝位電壓Vc及參考電壓Vr之最佳值取決於各記憶體庫中之列位址而不同(一實線)。此係因為取決於列位址之位元線BL及源極線之寄生電阻之一差異。例如，列位址越高，箝位電壓Vc及參考電壓Vr之最佳值越低，且列位址越低，箝位電壓Vc及參考電壓Vr之最佳值越高。
相比之下，根據第二實施例，兩種值被用作箝位電壓Vc及參考電壓Vr之值(實際值)以取決於列位址實際供應(虛線)。更具體言之，在一上側(A部分)上之一列位址之情況下，將箝位電壓Vc及參考電壓Vr的實際值設定得更小。在一下側(B部分)上之一列位址之情況下，將箝位電壓Vc及參考電壓Vr的實際值設定得更大。將在下文中說明針對前述控制之分配器160_0之操作。
再次，如圖8所示，在箝位電壓分配器161中，位址控制器161I接收一列位址並根據列位址將一H位準或L位準信號供應至nMOS電晶體161H之閘極。
若列位址在上側上，則位址控制器161I供應H位準信號。結果，接通nMOS電晶體161H，且經由nMOS電晶體161H將待輸出之箝位電壓Vc輸入至運算放大器161D之第二輸入端子。換言之，將與待輸出之箝位電壓Vc實質上相同之電壓輸入至運算放大器161D之第二輸入端子。由此，箝位電壓分配器161將箝位電壓Vc輸出為等於箝位電壓 Vc_sb。
另一方面，若列位址在下側上，則位址控制器161I供應L位準信號。結果，關斷nMOS電晶體161H，且經由電阻器161F將待輸出之箝位電壓Vc輸入至運算放大器161D之第二輸入端子。換言之，將比箝位電壓Vc小的一電壓[Vc-△]輸入至運算放大器161D之第二輸入端子。假設將電阻器161F之一電阻表示為R1且將流過電阻器161F之一電流表示為i，則方程式△=R1×i成立。由此，箝位電壓分配器161輸出箝位電壓Vc，使得電壓[Vc-△]等於箝位電壓Vc_sb，即，箝位電壓Vc等於一電壓[Vc_sb+△]。
如上文所述，若列位址在一上側上，則箝位電壓分配器161輸出一較低箝位電壓Vc，且若列位址在一下側上，則輸出一較高箝位電壓Vc。
類似地，若列位址在一上側上，則參考電壓分配器162輸出一較低箝位電壓Vr，且若列位址在一下側上，則輸出一較高箝位電壓Vr。
[第二實施例之效應]
圖10係展示根據比較實例之一半導體記憶體裝置中之一列位址與一箝位電壓Vc及一參考電壓Vr之最佳值及實際值之一關係之一曲線圖。如圖10所示，在比較實例中，不取決於列位址來調整箝位電壓Vc及參考電壓Vr，且存在針對箝位電壓Vc及參考電壓Vr之各者之一種實際值。因此，在末端部分，例如(最高或最低階)之一列位址之情況下，箝位電壓Vc及參考電壓Vr之實際值顯著地不同於箝位電壓Vc及參考電壓Vr之最佳值。據此，感測裕度將劣化。
相比之下，根據第二實施例，箝位電壓分配器161包括位址控制器161I且參考電壓分配器162包括位址控制器162I。藉由位址控制器161I及162I之控制，箝位電壓分配器161及參考電壓分配器162可取決於列位址供應箝位電壓Vc及參考電壓Vr之複數種(在實施例中，兩種) 值。有鑑於此，可減小箝位電壓Vc及參考電壓Vr之各者之一最佳值與箝位電壓Vc及參考電壓Vr之各者之一實際值之間之差異，且可確保一足夠的感測裕度。
在第二實施例中，箝位電壓分配器161及參考電壓分配器162之各者取決於列位址供應箝位電壓Vc及參考電壓Vr之兩種值；然而，本發明不限於此實施例。箝位電壓分配器161及參考電壓分配器162之各者可取決於列位址供應箝位電壓Vc及參考電壓Vr之三種或更多種值。
雖然已描述特定實施例，但是此等實施例僅已藉由實例來呈現，且不意欲限制本發明之範疇。實際上，可以多種其他形式來具體體現本文中所描述之新穎方法及系統；此外，在不脫離本發明之精神之情況下可對文中所描述之方法及系統之形式作出各種省略、替代及變化。隨附申請專利範圍及其等等效物意欲涵蓋將落在本發明之範疇及精神內之此等形式或修改。

Claims (15)

  1. 一種半導體記憶體裝置，其包括：一第一記憶體庫(first bank)及一第二記憶體庫，其中該第一記憶體庫及該第二記憶體庫之各者包括：一記憶體胞，其包含一可變電阻器；一參考胞；一感測放大器，其包含電耦合至該記憶體胞之一第一輸入端子及電耦合至該參考胞之一第二輸入端子；及一第一電晶體，其電耦合該記憶體胞與該感測放大器之該第一輸入端子，其中該第一記憶體庫之該第一電晶體之一閘極及該第二記憶體庫之該第一電晶體之一閘極係被獨立地供應一電壓；在一讀取操作中啟動(activate)該第一記憶體庫時，啟動該第二記憶體庫；基於一第一記憶體庫位址之一輸入，該第一記憶體庫藉由將一第一信號自一第一位準改變至一第二位準而被啟動；基於一第二記憶體庫位址之一輸入，該第二記憶體庫藉由將一第二信號自該第一位準改變至該第二位準而被啟動。
  2. 如請求項1之裝置，其進一步包括：一第一電壓產生電路，其產生一第一電壓；一第一分配器，其基於該第一電壓而產生一第二電壓並將該第二電壓供應至該第一記憶體庫之該第一電晶體之該閘極；及一第二分配器，其基於該第一電壓而產生一第三電壓並將該第三電壓供應至該第二記憶體庫之該第一電晶體之該閘極。
  3. 如請求項2之裝置，其中該第一分配器包括：一第一運算放大器，其包含一第一輸入端子及一第二輸入端子，該第一電壓輸入至該第一輸入端子且該第二電壓輸入至該第二輸入端子；一第二電晶體，其包含電耦合至該第一運算放大器之一輸出端子之一閘極、電耦合至一電源電壓之一端、及輸出該第二電壓之另一端；及一第一電阻器，其包含電耦合至該第二電晶體之該另一端之一端，及耦合至一接地電壓之另一端，且該第二分配器包括：一第二運算放大器，其包含一第一輸入端子及一第二輸入端子，該第一電壓輸入至該第一輸入端子且該第三電壓輸入至該第二輸入端子；一第三電晶體，其包含電耦合至該第二運算放大器之一輸出端子之一閘極、電耦合至該電源電壓之一端、及輸出該第三電壓之另一端；及一第二電阻器，其包含電耦合至該第二電晶體之該另一端之一端，及耦合至該接地電壓之另一端。
  4. 如請求項2之裝置，其中該第一分配器取決於一列位址而改變該第二電壓；及該第二分配器取決於一列位址而改變該第三電壓。
  5. 如請求項2之裝置，其中該第一分配器包括：一第三運算放大器，其包含一第一輸入端子，該第一電壓輸入至該第一輸入端子； 一第四電晶體，其包含電耦合至該第三運算放大器之一輸出端子之一閘極、電耦合至一電源電壓之一端、及輸出該第二電壓之另一端；一第三電阻器，其包含電耦合至該第四電晶體之該另一端之一端，及電耦合至該第三運算放大器之一第二輸入端子之另一端；一第五電晶體，其包含電耦合至該第四電晶體之該另一端之一端，及電耦合至該第三運算放大器之該第二輸入端子之另一端；一第四電阻器，其包含電耦合至該第五電晶體之該另一端及該第三電阻器之該另一端之一端，及電耦合至一接地電壓之另一端；及一第一位址控制器，其根據一列位址將一信號供應至該第五電晶體之一閘極，及該第二分配器包括：一第四運算放大器，其包含一第一輸入端子，該第一電壓輸入至該第一輸入端子；一第六電晶體，其包含電耦合至該第四運算放大器之一輸出端子之一閘極、電耦合至該電源電壓之一端、及輸出該第三電壓之另一端；一第五電阻器，其包含電耦合至該第六電晶體之該另一端之一端，及電耦合至該第四運算放大器之一第二輸入端子之另一端；一第七電晶體，其包含電耦合至該第六電晶體之該另一端之一端，及電耦合至該第四運算放大器之該第二輸入端子之另一端； 一第六電阻器，其包含電耦合至該第七電晶體之該另一端及該第五電阻器之該另一端之一端，及電耦合至該接地電壓之另一端；及一第二位址控制器，其根據一列位址將一信號供應至該第七電晶體之一閘極。
  6. 如請求項1之裝置，其中：該第一記憶體庫及該第二記憶體庫之各者包括電耦合該參考胞與該感測放大器之該第二輸入端子之一第八電晶體；且該第一記憶體庫之該第八電晶體之一閘極及該第二記憶體庫之該第八電晶體之一閘極係被獨立地供應一電壓。
  7. 如請求項6之裝置，其進一步包括：一第二電壓產生電路，其產生一第四電壓；一第三分配器，其基於該第四電壓而產生一第五電壓並將該第五電壓供應至該第一記憶體庫之該第八電晶體之該閘極；及一第四分配器，其基於該第四電壓而產生一第六電壓並將該第六電壓供應至該第二記憶體庫之該第八電晶體之該閘極。
  8. 如請求項7之裝置，其中該第三分配器包括：一第五運算放大器，其包含一第一輸入端子及一第二輸入端子，該第四電壓輸入至該第一輸入端子且該第五電壓輸入至該第二輸入端子；一第九電晶體，其包含電耦合至該第五運算放大器之一輸出端子之一閘極、電耦合至一電源電壓之一端、及輸出該第五電壓之另一端；及一第七電阻器，其包含電耦合至該第九電晶體之該另一端之一端，及耦合至一接地電壓之另一端，及 該第四分配器包括：一第六運算放大器，其包含一第一輸入端子及一第二輸入端子，該第四電壓輸入至該第一輸入端子且該第六電壓輸入至該第二輸入端子；一第十電晶體，其包含電耦合至該第六運算放大器之一輸出端子之一閘極、電耦合至該電源電壓之一端、及輸出該第六電壓之另一端；及一第八電阻器，其包含電耦合至該第十電晶體之該另一端之一端，及耦合至該接地電壓之另一端。
  9. 如請求項7之裝置，其中：該第三分配器取決於一列位址而改變該第五電壓；及該第四分配器取決於一列位址而改變該第六電壓。
  10. 如請求項7之裝置，其中該第三分配器包括：一第七運算放大器，其包含一第一輸入端子，該第四電壓輸入至該第一輸入端子；一第十一電晶體，其包含電耦合至該第七運算放大器之一輸出端子之一閘極、電耦合至一電源電壓之一端、及輸出該第五電壓之另一端；及一第九電阻器，其包含電耦合至該第十一電晶體之該另一端之一端，及電耦合至該第七運算放大器之一第二輸入端子之另一端；一第十二電晶體，其包含電耦合至該第十一電晶體之該另一端之一端，及電耦合至該第七運算放大器之該第二輸入端子之另一端；及一第十電阻器，其包含電耦合至該第十二電晶體之該另一端 及該第九電阻器之該另一端之一端，及電耦合至一接地電壓之另一端；及一第三位址控制器，其根據一列位址將一信號供應至該第十二電晶體之一閘極，及該第四分配器包括：一第八運算放大器，其包含一第一輸入端子，該第四電壓輸入至該第一輸入端子；一第十三電晶體，其包含電耦合至該第八運算放大器之一輸出端子之一閘極、電耦合至該電源電壓之一端、及輸出該第六電壓之另一端；及一第十一電阻器，其包含電耦合至該第十三電晶體之該另一端之一端、及電耦合至該第八運算放大器之一第二輸入端子之另一端；一第十四電晶體，其包含電耦合至該第十三電晶體之該另一端之一端，及電耦合至該第八運算放大器之該第二輸入端子之另一端；一第十二電阻器，其包含電耦合至該第十四電晶體之該另一端及該第十一電阻器之該另一端之一端，及電耦合至該接地電壓之另一端；及一第四位址控制器，其根據一列位址將一信號供應至該第十四電晶體之一閘極。
  11. 一種半導體記憶體裝置，其包括一第一記憶體庫及一第二記憶體庫，其中該第一記憶體庫及該第二記憶體庫之各者包括：一記憶體胞，其包含一可變電阻器； 一參考胞；一感測放大器，其包含電耦合至該記憶體胞之一第一輸入端子及電耦合至該參考胞之一第二輸入端子；及一第一電晶體，其電耦合該參考胞與該感測放大器之該第一輸入端子，其中該第一記憶體庫之該第一電晶體之一閘極及該第二記憶體庫之該第一電晶體之一閘極係被獨立地供應一電壓；在一讀取操作中啟動該第一記憶體庫時，啟動該第二記憶體庫；基於一第一記憶體庫位址之一輸入，該第一記憶體庫藉由將一第一信號自一第一位準改變至一第二位準而被啟動；基於一第二記憶體庫位址之一輸入，該第二記憶體庫藉由將一第二信號自該第一位準改變至該第二位準而被啟動。
  12. 如請求項11之裝置，其進一步包括：一第一電壓產生電路，其產生一第一電壓；一第一分配器，其基於該第一電壓而產生一第二電壓並將該第二電壓供應至該第一記憶體庫之該第一電晶體之該閘極；及一第二分配器，其基於該第一電壓而產生一第三電壓並將該第三電壓供應至該第二記憶體庫之該第一電晶體之該閘極。
  13. 如請求項11之裝置，其中該第一分配器包括：一第一運算放大器，其包含一第一輸入端子及一第二輸入端子，該第一電壓輸入至該第一輸入端子且該第二電壓輸入至該第二輸入端子；一第二電晶體，其包含電耦合至該第一運算放大器之一輸出端子之一閘極、電耦合至一電源電壓之一端、及輸出該第二電 壓之另一端；及一第一電阻器，其包含電耦合至該第二電晶體之該另一端之一端，及耦合至一接地電壓之另一端，及該第二分配器包括：一第二運算放大器，其包含一第一輸入端子及一第二輸入端子，該第一電壓輸入至該第一輸入端子且該第三電壓輸入至該第二輸入端子；一第三電晶體，其包含電耦合至該第二運算放大器之一輸出端子之一閘極、電耦合至該電源電壓之一端、及輸出該第三電壓之另一端；及一第二電阻器，其包含電耦合至該第二電晶體之該另一端之一端，及耦合至該接地電壓之另一端。
  14. 如請求項12之裝置，其中：該第一分配器取決於一列位址而改變該第二電壓，及該第二分配器取決於一列位址而改變該第三電壓。
  15. 如請求項12之裝置，其中該第一分配器包括：一第三運算放大器，其包含一第一輸入端子，該第一電壓輸入至該第一輸入端子；一第四電晶體，其包含電耦合至該第三運算放大器之一輸出端子之一閘極、電耦合至一電源電壓之一端、及輸出該第二電壓之另一端；一第三電阻器，其包含電耦合至該第四電晶體之該另一端之一端，及電耦合至該第三運算放大器之一第二輸入端子之另一端；一第五電晶體，其包含電耦合至該第四電晶體之該另一端之 一端，及電耦合至該第三運算放大器之該第二輸入端子之另一端；一第四電阻器，其包含電耦合至該第五電晶體之該另一端及該第三電阻器之該另一端之一端，及電耦合至一接地電壓之另一端；一第一位址控制器，其根據一列位址將一信號供應至該第五電晶體之一閘極，及該第二分配器包括：一第四運算放大器，其包含一第一輸入端子，該第一電壓輸入至該第一輸入端子；一第六電晶體，其包含電耦合至該第四運算放大器之一輸出端子之一閘極、電耦合至該電源電壓之一端、及輸出該第三電壓之另一端；一第五電阻器，其包含電耦合至該第六電晶體之該另一端之一端，及電耦合至該第四運算放大器之一第二輸入端子之另一端；一第七電晶體，其包含電耦合至該第六電晶體之該另一端之一端，及電耦合至該第四運算放大器之該第二輸入端子之另一端；一第六電阻器，其包含電耦合至該第七電晶體之該另一端及該第五電阻器之該另一端之一端，及電耦合至該接地電壓之另一端；及一第二位址控制器，其根據一列位址將一信號供應至該第七電晶體之一閘極。
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