CN108028059B - 半导体存储器件 - Google Patents

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Abstract

根据一个实施例，一种半导体存储器件包括第一存储体和第二存储体。所述第一存储体和所述第二存储体中的每一者包括具有可变电阻元件的存储单元、参考单元、具有与所述存储单元电耦接的第一输入端和与所述参考单元电耦接的第二输入端的读出放大器、以及电耦接所述存储单元和所述读出放大器的所述第一输入端的第一晶体管。所述第一存储体的所述第一晶体管的栅极和所述第二存储体的所述第一晶体管的栅极被独立地供给电压。

Description

半导体存储器件
技术领域
实施例涉及一种半导体存储器件。
相关申请的交叉引用
本申请基于并要求2015年9月9日提交的美国临时申请62/216,179的优先权，此临时申请的全部内容通过引用并入此文。
背景技术
MRAM(磁性随机存取存储器)将具有磁阻效应的MTJ(磁性隧道结)元件用作存储单元。MRAM的特点是操作速度快、容量大以及非易失性，且被誉为下一代存储器件。
附图说明
图1是根据第一实施例的半导体存储器件中的半导体芯片的框图；
图2是根据第一实施例的半导体存储器件中的存储体的框图；
图3A是根据第一实施例的半导体存储器件中的可变电阻元件的剖视图；
图3B是解释根据第一实施例的半导体存储器件中的可变电阻元件处的写操作的图，并且是处于平行状态的可变电阻元件的剖视图；
图3C是解释根据第一实施例的半导体存储器件中的可变电阻元件处的写操作的图，并且是处于反向平行状态的可变电阻元件的剖视图；
图4是根据第一实施例的半导体存储器件中的电压生成电路的电路图；
图5是根据第一实施例的半导体存储器件中的分配器的电路图；
图6是根据第一实施例的半导体存储器件中的处于读操作的存储体交错的电压波形图；
图7是根据比较例的半导体存储器件中的处于读操作的存储体交错的电压波形图；
图8是根据第二实施例的半导体存储器件中的分配器的电路图；
图9是示出了根据第二实施例的半导体存储器件中的行地址与钳位电压Vc和参考电压Vr的最优值和实际值的关系的图；
图10是示出了根据比较例的半导体存储器件中的行地址与钳位电压Vc和参考电压Vr的最优值和实际值的关系的图。
具体实施方式
一般地，根据一个实施例，一种半导体存储器件包括第一存储体(bank)和第二存储体。所述第一存储体和所述第二存储体中的每一者包括具有可变电阻元件的存储单元、参考单元、具有与所述存储单元电耦接的第一输入端和与所述参考单元电耦接的第二输入端的读出放大器、以及电耦接所述存储单元和所述读出放大器的所述第一输入端的第一晶体管。所述第一存储体的所述第一晶体管的栅极和所述第二存储体的所述第一晶体管的栅极被独立地供给电压。
下面，将参考附图来描述实施例。在附图中，相同的附图标记表示相同的部分。
<第一实施例>
将参考图1到图7来说明根据第一实施例的半导体存储器件。
在第一实施例中，为存储体BK0设置分配器160_0，并为存储体BK1设置分配器160_1。在存储体BK0与存储体BK1之间参考电压线192是分开且独立的，且在存储体BK0与存储体BK1之间钳位电压线191是分开且独立的。这能抑制与存储体交错关联的参考电压线192和钳位电压线191的摆动，并防止错误读出。下面，详述第一实施例。
[第一实施例中的半导体芯片的配置示例和操作示例]
此处，作为示例说明了将磁阻效应元件(MTJ元件)用作可变电阻元件的用于存储数据的MRAM，然而，MRAM并不限于此。本实施例可应用于任何通过将电阻差变换成电流差或电压差来读出可变电阻元件之间的电阻差的通用存储器。注意，在以下说明中，术语“耦接”应该被解释为不仅包括直接连接而且包括通过任何中间元件的连接，另有具体说明除外。晶体管的一端表示源极和漏极中的一者，且晶体管的另一端表示源极和漏极中的另一者。
图1是根据第一实施例的半导体存储器件中的半导体芯片100的框图。
如图1所示，半导体芯片100包括多个存储体BK0-BK3、地址缓冲器120、指令解码器130、I/O缓冲器140、电压生成电路(BGR：带隙参考)150以及多个分配器160_0-160_3。
存储体BK0-BK3中的每一者包括存储单元阵列10、读出放大器20、写入驱动器30、列解码器40以及行解码器50。存储体BK是能够(由未示出的控制器)在外部选择的最大激活单位。
地址缓冲器120向存储体BK0-BK3中的每一者提供地址(存储体地址、行地址以及列地址)。
指令解码器130从控制器向存储体BK0-BK3中的每一者提供时钟使能反相信号bCKE、片选反相信号bCS、时钟信号CLK以及时钟反相bCLK。
I/O缓冲器140通过GIO总线170从控制器向存储体BK0-BK3中的每一者传送数据DQ。
电压生成电路150根据温度生成钳位电压Vc_sb和参考电压Vr_sb。电压生成电路150通过钳位电压线181向分配器160_0-160_3中的每一者提供钳位电压Vc_sb。电压生成电路150通过参考电压线182向分配器160_0-160_3中的每一者提供参考电压Vr_sb。
分配器160_0-160_3基于钳位电压Vc_sb通过钳位电压线191_0-191_3从电压生成电路150分别向存储体BK0-BK3提供稳定的钳位电压Vc。分配器160_0-160_3基于参考电压Vr_sb通过参考电压线192_0-192_3从电压生成电路150分别向存储体BK0-BK3提供稳定的参考电压Vr。因此，分开且独立地向存储体BK0-BK3中的每一者提供钳位电压Vc和参考电压Vr。
[第一实施例中的存储体的配置示例和操作示例]
图2是根据第一实施例的半导体存储器件中的存储体BK0的框图。由于存储体BK1-3与存储体BK0配置相同，因此省略对其的描述。
如图2所示，存储体BK0包括存储单元阵列10、多个读出放大器20<0>-20<N>、多个写入驱动器30<0>-30<N>、列解码器40以及行解码器50。
在存储单元阵列10中，放置多个位线BL<0>-BL<N>、多个源极线SL<0>-SL<N>、多个字线WL<0>-WL<N>以及多个存储单元MC和多个参考电阻器Rref<0>-Rref<N>。N代表0,1，2,…,N。在下面的描述中，以上元件分别简单地表示为位线BL、源极线SL、字线WL、读出放大器20、写入驱动器30以及参考电阻器Rref，具体区分除外。
存储单元MC被分别放置在字线WL<0>-WL<N>与位线BL<0>-BL<N>和源极线SL<0>-SL<N>相交的位置。因此，存储单元MC被按矩阵排列。
存储单元MC包括例如可变电阻元件RE和选择晶体管ST。可变电阻元件RE的一端与位线BL电耦接，且其另一端与选择晶体管ST的一端电耦接。选择晶体管ST的另一端与源极线SL电耦接。选择晶体管ST的栅极与字线WL电耦接。通过由字线WL开启选择晶体管ST来选择存储单元MC。
可变电阻元件RE是通过向可变电阻器施加电流(或电压)来改变阻值的元件。可变电阻元件RE包括例如相变元件或铁磁元件，以及MTJ元件。
图3A是根据第一实施例的半导体存储器件中的可变电阻元件的剖视图。此处，作为可变电阻元件RE，主要呈现了的存储层12、隧道势垒层13以及参考层14。
如图3A所示，可变电阻元件RE包括层叠体。层叠体包括存储层12、隧道势垒层13以及参考层14。在存储层12与参考层14之间设置隧道势垒层13。
存储层12是磁化方向可变的铁磁层，且具有垂直磁各向异性。此处，垂直磁各向异性指磁化方向相对于膜表面(顶面/底面)是垂直的或几乎垂直的。可变磁化方向指磁化方向相对于预定写入电流改变。几乎垂直指剩余磁化方向相对于膜表面落入45°<θ≤90°范围内。
隧道势垒层13设置在存储层12上。隧道势垒层13是非磁性层，例如由MgO制成。
隧道势垒层14设置在存储层13上。参考层14是磁化方向不可变的铁磁层，且具有垂直磁各向异性。此处，不可变磁化方向指磁化方向相对于预定写入电流不改变。话句话说，参考层14比存储层12具有更大的磁化方向的反向能量势垒。
图3B是解释根据第一实施例的半导体存储器件中的可变电阻元件RE处的写操作的图，并且是处于平行状态(P状态)的可变电阻元件RE的剖视图。图3C是解释根据第一实施例的半导体存储器件中的可变电阻元件RE处的写操作的图，并且是处于反向平行状态(AP状态)的可变电阻元件RE的剖视图。
例如，可变电阻元件RE是自旋注入型磁阻效应元件。因此，当将数据写入可变电阻元件RE中，或从可变阻值元件RE中读取数据时，电流在可变电阻元件RE中以垂直于膜表面的方向双向流动。
更具体地，如下所述，将数据写入可变电阻元件RE中。
如图3B所示，当电流从存储层12流向参考层14时，换句话说，当提供从参考层14流向存储层12的电子时，在与参考层14的磁化方向相同的方向上自旋极化的电子被注入到存储层12。在这种情况中，存储层12的磁化方向被自适应到与参考层14的磁化方向相同的方向。因此，参考层14的磁化方向与存储层12的磁化方向处于平行布置。在平行状态中，可变电阻元件RE的阻值最低。例如，将这种情况定义为“0”数据。
另一方面，如图3B所示，当电流从参考层14流向存储层12时，换句话说，当提供从存储层12流向参考层14的电子时，电子被参考层14反射。因此，在与参考层14的磁化方向相反的方向上自旋极化的电子被注入到存储层12。在这种情况中，存储层12的磁化方向被自适应到与参考层14的磁化方向相反的方向。因此，参考层14的磁化方向和存储层12的磁化方向处于反向平行布置。在反向平行状态中，可变电阻元件RE的阻值最高。例如，将这种情况定义为“1”数据。
如下所述，从可变电阻元件RE中读出数据。
向可变电阻元件RE提供读取电流。将所述读取电流设置为不引起存储层12的磁化方向反转的值(比写入电流小的值)。此时，能够通过检测可变电阻元件RE的阻值的变化来读出前面提到的“0”数据或“1”数据。
再如图2所示，源极线SL<0>-SL<N>中的每一者的一端经由晶体管M5<0>-M5<N>中的一个对应晶体管与接地电压电耦接。向晶体管M5<0>-M5<N>的栅极提供信号RDSINK。
位线BL<0>-BL<N>中的每一者的一端经由钳位晶体管M2<0>-M2<N>中的一个对应晶体管和读使能晶体管M1<0>-M1<N>中的一个对应晶体管来与读出放大器20<0>-20<N>中的一个对应读出放大器的第一输入端电耦接。读使能晶体管M1<0>-M1<N>中的一个读使能晶体管和钳位晶体管M2<0>-M2<N>中的一个对应钳位晶体管形成串联电流路径。
参考电阻器Rref<0>-Rref<N>中的每一者生成介于“1”数据与“0”数据之间的参考信号(参考电流)。参考电阻器Rref<0>-Rref<N>中的每一者的一端经由参考晶体管M4<0>-M4<N>中的一个对应参考晶体管和读使能晶体管M3<0>-M3<N>中的一个对应读使能晶体管来与读出放大器20<0>-20<N>中的一个对应读出放大器的第二输入端电耦接。读使能晶体管M3<0>-M3<N>中的一个读使能晶体管和参考晶体管M4<0>-M4<N>中的一个对应参考晶体管形成串联电流路径。
参考电阻器Rref不限于定值电阻器，而可以是具有“1”数据和“0”数据的参考单元。读出放大器20可以是电流检测型或电压检测型。
读出放大器20<0>-20<N>的每个输出端经由列选择晶体管M6<0>-M6<N>中的一个对应列选择晶体管与GIO总线170电耦接。
字线驱动器30<0>-30<N>中的每一者被设置并电耦接在位线BL<0>-BL<N>中的一个位线与源极线SL<0>-SL<N>中的一个对应源极线之间。
从行解码器50向字线WL<0>-WL<N>提供电压。从列解码器40分别向列选择晶体管M6<0>-M6<N>的栅极提供列选择信号CSL<0>-CSL<N>。
由REN控制电路(未示出)向读使能晶体管M1<0>-M1<N>和M3<0>-M3<N>的栅极提供读使能信号REN_0。
通过钳位电压线191从分配器160_0(钳位电压分配器161)向钳位晶体管M2<0>-M2<N>的每个栅极提供钳位电压Vc。通过钳位电压线192从分配器160_0(参考电压分配器162)向参考晶体管M4<0>-M4<N>的每个栅极提供参考电压Vr。
在读操作中，行解码器50根据行地址选择字线WL<0>-WL<N>中的任一者。此后，激活读出放大器20<0>-20<N>并读出(感测)单元数据。读取的数据被存储在锁存器(未示出)中。列解码器40根据列地址提供信号CSL<0>-CSL<N>中的一者并选择读出放大器20<0>-20<N>中的一者。然后，所选择的读出放大器20<0>-20<N>(锁存器)的数据被读出到GIO总线170。
在写操作中，根据列地址选择写入驱动器30<0>-30<N>中的一者。将GIO总线170的数据传送到所选择的写入驱动器30<0>-30<N>，且写入驱动器30<0>-30<N>将数据写入存储单元MC中。
[第一实施例中的电压生成电路的配置示例和操作示例]
图4是根据第一实施例的半导体存储器件中的电压生成电路150的电路图。
如图4所示，电压生成电路150包括钳位电压生成电路151和参考电压生成电路152。
钳位电压生成电路151包括pMOS晶体管151A、nMOS晶体管151B以及电阻器151C。pMOS晶体管151A的一端与电源电压电耦接，且其另一端与nMOS晶体管151B的一端电耦接。nMOS晶体管151B的一端(漏极)和栅极电耦接且二极管耦接。nMOS晶体管151B的另一端与电阻器151C的一端电耦接。电阻器151C的另一端与接地电压耦接。钳位电压生成电路151从nMOS晶体管151B的栅极向钳位电压线181提供钳位电压Vc_sb。
参考电压生成电路152包括pMOS晶体管152A、nMOS晶体管152B以及电阻器152C。它具有与钳位电压生成电路151相似的配置。参考电压生成电路152从nMOS晶体管152B的栅极向参考电压线182提供参考电压Vr_sb。
[第一实施例中的分配器的配置示例和操作示例]
图5是根据第一实施例的半导体存储器件中的分配器160_0的电路图。由于分配器160_1-160_3与分配器160_0配置相同，因此省略对其的描述。
如图5所示，分配器160_0包括钳位电压分配器161和参考电压分配器162。
钳位电压分配器161包括运算放大器161A、pMOS晶体管161B以及电阻器161C。
运算放大器161A的第一输入端(负端)与钳位电压线181电耦接。运算放大器161A的输出端与nMOS晶体管161B的栅极电耦接。pMOS晶体管161B的一端与电源电压电耦接，且其另一端与运算放大器161A的第二输入端(正端)和电阻器161C电耦接。电阻器161C的另一端与接地电压电耦接。钳位电压分配器161从pMOS晶体管161B的另一端向钳位电压线191提供钳位电压Vc。
在钳位电压分配器161中，运算放大器161A将从钳位电压线181输入的钳位电压Vc_sb与向钳位电压线191输出的钳位电压Vc进行比较。如果钳位电压Vc低于钳位电压Vc_sb，则运算放大器161A输出L(低)电平信号。因此，pMOS晶体管161B被开启，且钳位电压Vc被电源电压拉高。另一方面，如果钳位电压Vc高于钳位电压Vc_sb，则运算放大器161A输出H(高)电平信号。因此，pMOS晶体管161B被关断，且钳位电压Vc被接地电压拉低。因此，钳位电压分配器161将钳位电压Vc调整到等于钳位电压Vc_sb。因此，即使钳位电压Vc由于噪声而摆动，钳位电压Vc也回到钳位电压Vc_sb以保持稳定。
参考电压分配器162包括运算放大器162A、pMOS晶体管162B以及电阻器162C。它具有与钳位电压分配器161相似的配置。参考电压分配器162从pMOS晶体管162B的另一端向参考电压线192提供参考电压Vr。
在参考电压分配器162中，运算放大器162A将从参考电压线182输入的参考电压Vr_sb与向参考电压线192输出的参考电压Vr进行比较。如果参考电压Vr低于参考电压Vr_sb，则运算放大器162A输出L电平信号。因此，pMOS晶体管162B被开启，且参考电压Vr被电源电压拉高。另一方面，如果参考电压Vr高于参考电压Vr_sb，则运算放大器162A输出H电平信号。因此，pMOS晶体管162B被关断，且参考电压Vr被接地电压拉低。因此，参考电压分配器162将参考电压Vr调整到等于参考电压Vr_sb。因此，即使参考电压Vr由于噪声而摆动，参考电压Vr也回到参考电压Vr_sb以保持稳定。
[第一实施例中的读操作]
图6是根据第一实施例的半导体存储器件中的处于读操作的存储体交错的电压波形图。
如图6所示，在读操作中，通过输入时钟信号CLK和时钟反相信号bCLK，当片选反相信号bCS变为L电平时，且当输入地址Bank0(存储体0)时，存储体BK0被激活。因此，在时刻T1，存储体BK0中的读使能信号REN_0变为H电平。另外，存储体BK0中的读出放大器20、字线WL等也被激活。此时，由于读使能信号REN_0变为H电平，因此在时刻T2，存储体BK0中M(中间)电平的钳位电压Vc_0和参考电压Vr_0通过耦接而升高。此后，钳位电压Vc_0和参考电压Vr_0降低到M电平。
另一方面，在存储体BK0正在被激活期间，通过输入时钟信号CLK和时钟反相信号bCLK，当片选反相信号bCS为变L电平时，且当输入地址Bank1(存储体1)时，存储体BK1被激活。因此，在时刻T3，存储体BK1中的读使能信号REN_1变为H电平。另外，存储体BK1中的读出放大器20、字线WL等也被激活。此时，读使能信号REN_1变为H电平，在时刻T4，存储体BK1中M电平的钳位电压Vc_1和参考电压Vr_1通过耦接而升高。此后，钳位电压Vc_1和参考电压Vr_1降低到M电平。
因此，存储体BK0和存储体BK1以不同的时序接收地址(行地址)，相应地，存储体BK0和存储体BK1被分别激活。
此时，在第一实施例中，分开且独立地提供用于存储体BK0的钳位电压Vc_0和参考电压Vr_0以及用于存储体BK1的钳位电压Vc_1和参考电压Vr_1。更具体地，从分配器160_0为存储体BK0提供钳位电压Vc_0和参考电压Vr_0，并从分配器160_1为存储体BK1提供钳位电压Vc_1和参考电压Vr_1。因此，即使由于耦接等在钳位电压Vc_1和参考电压Vr_1中产生噪声，也不会对钳位电压Vc_0和参考电压Vr_0产生影响。因此，在时刻T5，当钳位电压Vc_0和参考电压Vr_0保持稳定时，执行存储体BK0的读出操作而不需考虑钳位电压Vc_1和参考电压Vr_1的噪声。
[第一实施例的效果]
图7是根据一个比较例的半导体存储器件中的处于读操作的存储体交错的电压波形图。如图7所示，当在读操作中执行存储体交错时，在存储体BK0被激活期间，存储体BK1开始被激活。此时，例如，当在时刻T5读出存储体BK0时，存储体BK1中的钳位电压Vc_1和参考电压Vr_1中产生噪声。在本比较例中，参考电压线和钳位电压线在存储体BK0与BK1之间不是分开的而是耦接在一起。因此，在钳位电压Vc_1和参考电压Vr_1中的噪声也将影响存储体BK0的钳位电压Vc_0和参考电压Vr_0。因此，将在存储体BK0的读出中出现错误读出。
相比之下，根据第一实施例，为存储体BK0设置分配器160_0，并为存储体BK1设置分配器160_1。分配器160_0和分配器160_1使参考电压线192(192_0和192_1)在存储体BK0与BK1之间分开且彼此独立，并使钳位电压线191(191_0和191_1)在存储体BK0与BK1之间分开且彼此独立。换句话说，与用于存储体BK1的钳位电压Vc_1和参考电压Vr_1分开且独立地提供用于存储体BK0的钳位电压Vc_0和参考电压Vr_0。
因此，即使例如在存储体BK1侧(钳位电压Vc_1和参考电压Vr_1)的参考电压线192和钳位电压线191中产生噪声，噪声也不会影响在存储体BK0侧(钳位电压Vc_0和参考电压Vr_0)的参考电压线192和钳位电压线191。因此，能够抑制与存储体交错关联的参考电压线192和钳位电压线191的摆动，并能够防止错误读出。
<第二实施例>
将参考图8和图10来说明根据第二实施例的半导体存储器件。
在第二实施例中，钳位电压分配器161包括地址控制器161I，且参考电压分配器162包括地址控制器162I。因此，能够根据行地址提供多种钳位电压Vc和参考电压Vr，且能够保证足够的读出余量(margin)。
下面，详述第二实施例。以下，省略第二实施例的与第一实施例相似的说明，且将主要说明与第一实施例的区别。
[第二实施例中的分配器的配置示例和操作示例]
图8是根据第二实施例的半导体存储器件中的分配器160_0的电路图。由于分配器160_1-160_3与分配器160_0配置相同，因此省略对其的描述。
如图8所示，钳位电压分配器161包括运算放大器161D、pMOS晶体管161E、电阻器161F和161G、nMOS晶体管161H以及地址控制器161I。
运算放大器161D的第一输入端与钳位电压线181电耦接。运算放大器161D的输出端与pMOS晶体管161E的栅极电耦接。pMOS晶体管161E的一端与电源电压电耦接，且其另一端与电阻器161F的一端和nMOS晶体管161H的一端电耦接。电阻器161F的另一端和nMOS晶体管161H的另一端与电阻器161G的一端和运算放大器161D的第二输入端电耦接。电阻器161G的另一端与接地电压电耦接。根据地址从地址控制器161I向nMOS晶体管161H的栅极提供信号。钳位电压分配器161从pMOS晶体管161E的另一端向钳位电压线191提供钳位电压Vc。
参考电压分配器162包括运算放大器162D、pMOS晶体管162E、电阻器162F和162G、nMOS晶体管162H以及地址控制器162I。它具有与钳位电压分配器161相似的配置。参考电压分配器162从pMOS晶体管162E的另一端向参考电压线192提供参考电压Vr。
图9是示出了根据第二实施例的半导体存储器件中的行地址与钳位电压Vc和参考电压Vr的最优值和实际值的关系的图。
如图9所示，钳位电压Vc和参考电压Vr的最优值根据每个存储体中的行地址而变化(实线)。这是由于位线BL和源极线的寄生电阻的差取决于行地址。例如，行地址越靠上，钳位电压Vc和参考电压Vr的最优值越低，且行地址越靠下，钳位电压Vc和参考电压Vr的最优值越高。
相比之下，根据第二实施例，取决于行地址，两种值被用作要被实际提供的钳位电压Vc和参考电压Vr的值(实际值)(虚线)。更具体地，在行地址在上侧(部分A)的情况下，钳位电压Vc和参考电压Vr的实际值被设置得较小。在行地址在下侧(部分B)的情况下，钳位电压Vc和参考电压Vr的实际值被设置得较大。下面，将说明用于上述控制的分配器160_0的操作。
再如图8所示，在钳位电压分配器161中，地址控制器161I接收行地址并根据该行地址向nMOS晶体管161H的栅极提供H电平或L电平信号。
如果行地址在上侧，则地址控制器161I提供H电平信号。因此，nMOS晶体管161H被开启，且经由nMOS晶体管161H向运算放大器161D的第二输入端输入将要被输出的钳位电压Vc。换句话说，向运算放大器161D的第二输入端输入与将要被输出的钳位电压Vc大体相同的电压。因此，钳位电压分配器161输出等于钳位电压Vc_sb的钳位电压Vc。
另一方面，如果行地址在下侧，则地址控制器161I提供L电平信号。因此，nMOS晶体管161H被关断，且经由电阻器161F向运算放大器161D的第二输入端输入将要被输出的钳位电压Vc。换句话说，向运算放大器161D的第二输入端输入小于钳位电压Vc的电压[Vc-Δ]。假设将电阻器161F的电阻表示为R1，且将流过电阻器161F的电流表示为i，则等式Δ＝R1×i成立。因此，钳位电压分配器161输出钳位电压Vc，使得电压[Vc-Δ]等于钳位电压Vc_sb，即钳位电压Vc等于电压[Vc_sb+Δ]。
如上所述，如果行地址在上侧，则钳位电压分配器161输出较低的钳位电压Vc，且如果行地址在下侧，则输出较高的钳位电压Vc。
类似地，如果行地址在上侧，则参考电压分配器162输出较低的钳位电压Vr，且如果行地址在下侧，则输出较高的钳位电压Vr。
[第二实施例的效果]
图10是示出了根据比较例的半导体存储器件中的行地址与钳位电压Vc和参考电压Vr的最优值和实际值的关系的图。如图10所示，在比较例中，不根据行地址来调整钳位电压Vc和参考电压Vr，且对于钳位电压Vc和参考电压Vr中的每一者存在一种实际值。因此，在端部的行地址(例如最高或最低位)的情况下，钳位电压Vc和参考电压Vr的实际值与钳位电压Vc和参考电压Vr的最优值明显不同。因此，读出余量将劣化。
相比之下，根据第二实施例，钳位电压分配器161包括地址控制器161I，且参考电压分配器162包括地址控制器162I。通过地址控制器161I和162I的控制，钳位电压分配器161和参考电压分配器162能够根据行地址来提供钳位电压Vc和参考电压Vr的多种(在本实施例中，两种)值。因此，能够减小钳位电压Vc和参考电压Vr中的每一者的最优值与钳位电压Vc和参考电压Vr中的每一者的实际值之间的差，且能够保证足够的读出余量。
在第二实施例中，钳位电压分配器161和参考电压分配器162中的每一者根据行地址来提供钳位电压Vc和参考电压Vr的两种值。然而，本发明并不限于此实施例。钳位电压分配器161和参考电压分配器162中的每一者能够根据行地址来提供钳位电压Vc和参考电压Vr的三种或三种以上的值。
尽管已经描述了某些实施例，但仅以示例的方式呈现这些实施例，并不旨在限制本发明的范围。实际上，本文描述的新颖的方法和系统可以以各种其他形式来体现。此外，在不脱离本发明的精神的情况下，可以对本文描述的方法和系统的形式进行各种省略、替换以及改变。所附权利要求及其等同物旨在覆盖落入本发明的范围和精神内的这些形式或修改。

Claims (15)

1.一种半导体存储器件，其包括
第一存储体和第二存储体，
其中，
所述第一存储体和所述第二存储体中的每一者包括：
存储单元，其包括可变电阻器；
参考单元；
读出放大器，其包括与所述存储单元电耦接的第一输入端和与所述参考单元电耦接的第二输入端；以及
第一晶体管，其电耦接所述存储单元和所述读出放大器的所述第一输入端，
所述第一存储体的所述第一晶体管的栅极和所述第二存储体的所述第一晶体管的栅极被独立地供给电压，
当所述第一存储体在读操作中正被激活期间，所述第二存储体被激活，
所述第一存储体通过基于输入第一存储体地址将第一信号从第一电平改变为第二电平而被激活，并且
所述第二存储体通过基于输入第二存储体地址将第二信号从所述第一电平改变为所述第二电平而被激活。
2.根据权利要求1所述的器件，进一步包括：
第一电压生成电路，其生成第一电压；
第一分配器，其基于所述第一电压生成第二电压，并将所述第二电压提供给所述第一存储体的所述第一晶体管的栅极；以及
第二分配器，其基于所述第一电压生成第三电压，并将所述第三电压提供给所述第二存储体的所述第一晶体管的栅极。
3.根据权利要求2所述的器件，其中，
所述第一分配器包括：
第一运算放大器，其包括所述第一电压被输入到的第一输入端和所述第二电压被输入到的第二输入端；
第二晶体管，其包括与所述第一运算放大器的输出端电耦接的栅极，与电源电压电耦接的一端，以及输出所述第二电压的另一端；以及
第一电阻器，其包括与所述第二晶体管的所述另一端电耦接的一端，和与接地电压耦接的另一端，并且
所述第二分配器包括：
第二运算放大器，其包括所述第一电压被输入到的第一输入端和所述第三电压被输入到的第二输入端；
第三晶体管，其包括与所述第二运算放大器的输出端电耦接的栅极，与所述电源电压电耦接的一端，以及输出所述第三电压的另一端；以及
第二电阻器，其包括与所述第三晶体管的所述另一端电耦接的一端，和与所述接地电压耦接的另一端。
4.根据权利要求2所述的器件，其中：
所述第一分配器根据行地址来改变所述第二电压；以及
所述第二分配器根据行地址来改变所述第三电压。
5.根据权利要求2所述的器件，其中，
所述第一分配器包括：
第三运算放大器，其包括所述第一电压被输入到的第一输入端；
第四晶体管，其包括与所述第三运算放大器的输出端电耦接的栅极，与电源电压电耦接的一端，以及输出所述第二电压的另一端；
第三电阻器，其包括与所述第四晶体管的所述另一端电耦接的一端，和与所述第三运算放大器的第二输入端电耦接的另一端；
第五晶体管，其包括与所述第四晶体管的所述另一端电耦接的一端，和与所述第三运算放大器的所述第二输入端电耦接的另一端；
第四电阻器，其包括与所述第五晶体管的所述另一端和所述第三电阻器的所述另一端电耦接的一端，和与接地电压电耦接的另一端；以及
第一地址控制器，其根据行地址向所述第五晶体管的栅极提供信号；并且
所述第二分配器包括：
第四运算放大器，其包括所述第一电压被输入到的第一输入端；
第六晶体管，其包括与所述第四运算放大器的输出端电耦接的栅极，与所述电源电压电耦接的一端，以及输出所述第三电压的另一端；
第五电阻器，其包括与所述第六晶体管的所述另一端电耦接的一端，和与所述第四运算放大器的第二输入端电耦接的另一端；
第七晶体管，其包括与所述第六晶体管的所述另一端电耦接的一端，和与所述第四运算放大器的所述第二输入端电耦接的另一端；
第六电阻器，其包括与所述第七晶体管的所述另一端和所述第五电阻器的所述另一端电耦接的一端，和与所述接地电压电耦接的另一端；以及
第二地址控制器，其根据行地址向所述第七晶体管的栅极提供信号。
6.根据权利要求1所述的器件，其中：
所述第一存储体和所述第二存储体中的每一者包括第八晶体管，所述第八晶体管电耦接所述参考单元和所述读出放大器的所述第二输入端；以及
所述第一存储体的所述第八晶体管的栅极和所述第二存储体的所述第八晶体管的栅极被独立地供给电压。
7.根据权利要求6所述的器件，进一步包括：
第二电压生成电路，其生成第四电压；
第三分配器，其基于所述第四电压生成第五电压，并将所述第五电压提供给所述第一存储体的所述第八晶体管的栅极；以及
第四分配器，其基于所述第四电压生成第六电压，并将所述第六电压提供给所述第二存储体的所述第八晶体管的栅极。
8.根据权利要求7所述的器件，其中，
所述第三分配器包括：
第五运算放大器，其包括所述第四电压被输入到的第一输入端和所述第五电压被输入到的第二输入端；
第九晶体管，其包括与所述第五运算放大器的输出端电耦接的栅极，与电源电压电耦接的一端，以及输出所述第五电压的另一端；以及
第七电阻器，其包括与所述第九晶体管的所述另一端电耦接的一端，和与接地电压耦接的另一端，并且
所述第四分配器包括：
第六运算放大器，其包括所述第四电压被输入到的第一输入端和所述第六电压被输入到的第二输入端；
第十晶体管，其包括与所述第六运算放大器的输出端电耦接的栅极，与所述电源电压电耦接的一端，以及输出所述第六电压的另一端；以及
第八电阻器，其包括与所述第十晶体管的所述另一端电耦接的一端，和与所述接地电压耦接的另一端。
9.根据权利要求7所述的器件，其中：
所述第三分配器根据行地址来改变所述第五电压；以及
所述第四分配器根据行地址来改变所述第六电压。
10.根据权利要求7所述的器件，其中，
所述第三分配器包括：
第七运算放大器，其包括所述第四电压被输入到的第一输入端；
第十一晶体管，其包括与所述第七运算放大器的输出端电耦接的栅极，与电源电压电耦接的一端，以及输出所述第五电压的另一端；以及
第九电阻器，其包括与所述第十一晶体管的所述另一端电耦接的一端，和与所述第七运算放大器的第二输入端电耦接的另一端；
第十二晶体管，其包括与所述第十一晶体管的所述另一端电耦接的一端，和与所述第七运算放大器的所述第二输入端电耦接的另一端；
第十电阻器，其包括与所述第十二晶体管的所述另一端和所述第九电阻器的所述另一端电耦接的一端，和与接地电压电耦接的另一端；以及
第三地址控制器，其根据行地址向所述第十二晶体管的栅极提供信号；并且
所述第四分配器包括：
第八运算放大器，其包括所述第四电压被输入到的第一输入端；
第十三晶体管，其包括与所述第八运算放大器的输出端电耦接的栅极，与所述电源电压电耦接的一端，以及输出所述第六电压的另一端；以及
第十一电阻器，其包括与所述第十三晶体管的所述另一端电耦接的一端，和与所述第八运算放大器的第二输入端电耦接的另一端；
第十四晶体管，其包括与所述第十三晶体管的所述另一端电耦接的一端，和与所述第八运算放大器的所述第二输入端电耦接的另一端；
第十二电阻器，其包括与所述第十四晶体管的所述另一端和所述第十一电阻器的所述另一端电耦接的一端，和与所述接地电压电耦接的另一端；以及
第四地址控制器，其根据行地址向所述第十四晶体管的栅极提供信号。
11.一种半导体存储器件，其包括
第一存储体和第二存储体，
其中，
所述第一存储体和所述第二存储体中的每一者包括：
存储单元，其包括可变电阻器；
参考单元；
读出放大器，其包括与所述存储单元电耦接的第一输入端和与所述参考单元电耦接的第二输入端；以及
第一晶体管，其电耦接所述参考单元和所述读出放大器的所述第二输入端，并且
所述第一存储体的所述第一晶体管的栅极和所述第二存储体的所述第一晶体管的栅极被独立地供给电压
当所述第一存储体在读操作中正被激活期间，所述第二存储体被激活，
所述第一存储体通过基于输入第一存储体地址将第一信号从第一电平改变为第二电平而被激活，并且
所述第二存储体通过基于输入第二存储体地址将第二信号从所述第一电平改变为所述第二电平而被激活。
12.根据权利要求11所述的器件，进一步包括：
第一电压生成电路，其生成第一电压；
第一分配器，其基于所述第一电压生成第二电压，并将所述第二电压提供给所述第一存储体的所述第一晶体管的栅极；以及
第二分配器，其基于所述第一电压生成第三电压，并将所述第三电压提供给所述第二存储体的所述第一晶体管的栅极。
13.根据权利要求12所述的器件，其中，
所述第一分配器包括：
第一运算放大器，其包括所述第一电压被输入到的第一输入端和所述第二电压被输入到的第二输入端；
第二晶体管，其包括与所述第一运算放大器的输出端电耦接的栅极，与电源电压电耦接的一端，以及输出所述第二电压的另一端；以及
第一电阻器，其包括与所述第二晶体管的所述另一端电耦接的一端，和与接地电压耦接的另一端，并且
所述第二分配器包括：
第二运算放大器，其包括所述第一电压被输入到的第一输入端和所述第三电压被输入到的第二输入端；
第三晶体管，其包括与所述第二运算放大器的输出端电耦接的栅极，与所述电源电压电耦接的一端，以及输出所述第三电压的另一端；以及
第二电阻器，其包括与所述第三晶体管的所述另一端电耦接的一端，和与所述接地电压耦接的另一端。
14.根据权利要求12所述的器件，其中：
所述第一分配器根据行地址来改变所述第二电压；以及
所述第二分配器根据行地址来改变所述第三电压。
15.根据权利要求12所述的器件，其中，
所述第一分配器包括：
第三运算放大器，其包括所述第一电压被输入到的第一输入端；
第四晶体管，其包括与所述第三运算放大器的输出端电耦接的栅极，与电源电压电耦接的一端，以及输出所述第二电压的另一端；
第三电阻器，其包括与所述第四晶体管的所述另一端电耦接的一端，和与所述第三运算放大器的第二输入端电耦接的另一端；
第五晶体管，其包括与所述第四晶体管的所述另一端电耦接的一端，和与所述第三运算放大器的所述第二输入端电耦接的另一端；
第四电阻器，其包括与所述第五晶体管的所述另一端和所述第三电阻器的所述另一端电耦接的一端，和与接地电压电耦接的另一端；
第一地址控制器，其根据行地址向所述第五晶体管的栅极提供信号；并且
所述第二分配器包括：
第四运算放大器，其包括所述第一电压被输入到的第一输入端；
第六晶体管，其包括与所述第四运算放大器的输出端电耦接的栅极，与所述电源电压电耦接的一端，以及输出所述第三电压的另一端；
第五电阻器，其包括与所述第六晶体管的所述另一端电耦接的一端，和与所述第四运算放大器的第二输入端电耦接的另一端；
第七晶体管，其包括与所述第六晶体管的所述另一端电耦接的一端，和与所述第四运算放大器的所述第二输入端电耦接的另一端；
第六电阻器，其包括与所述第七晶体管的所述另一端和所述第五电阻器的所述另一端电耦接的一端，和与所述接地电压电耦接的另一端；以及
第二地址控制器，其根据行地址向所述第七晶体管的栅极提供信号。
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