CN112242158A - 磁结存储装置及其读取方法 - Google Patents

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transistor
cell array
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李恩知
金知妍
金泰成
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Abstract

提供了一种磁结存储装置。所述磁结存储装置包括读出电路，其包括读出节点，所述读出节点连接到晶体管的第一端部并且被配置为根据磁结存储器单元的电阻改变所述读出节点的电压；选通电压生成器电路，其被配置为使用参考电阻器和参考电压来生成所述晶体管的选通电压；以及读取电路，其被配置为使用所述参考电压和所述读出节点的电压来从所述磁结存储器单元读取数据。

Description

磁结存储装置及其读取方法
本申请要求于2019年7月18日提交的韩国专利申请号10-2019-0086740的优先权和从其获得的所有权益，其公开内容全文以引用方式并入本文。
技术领域
本公开涉及磁结存储装置及其读取方法。
背景技术
随机存取存储器(RAM)可以包括易失性存储器和非易失性存储器。每当切断电力供应时，易失性存储器就会丢失其中存在的数据，并且即使在切断电力供应时，非易失性存储器也将保留其内存。
作为一种非易失性存储器的自旋转移矩-磁性随机存取存储器(STT-MRAM)通过读出磁隧道结(MJT)的电阻状态来读取数据。已经提出了各种读取电路从存储器单元读取数据，但是由于读出操作的特性，可能不可避免地出现诸如存储器单元阵列的尺寸增加和读取等待时间增加的问题。因此，需要研究以解决这些和其他问题。
发明内容
本公开的实施例提供能够减小存储器单元阵列的尺寸并减小读取操作期间的读取等待时间的磁结存储装置。
本公开的实施例还提供能够减小存储器单元阵列的尺寸并减小读取操作期间的读取等待时间的磁结存储装置的读取方法。
然而，本公开的实施例不限于本文阐述的那些。通过参考下面给出的本公开的详细描述，本公开的以上和其他实施例对于本公开所属领域的普通技术人员将变得更加显而易见。
根据本公开的一方面，提供了磁结存储装置，所述磁结存储装置包括读出电路，其包括读出节点，所述读出节点连接到晶体管的第一端部并且被配置为根据磁结存储器单元的电阻改变所述读出节点的电压；选通电压生成器电路，其被配置为使用参考电阻器和参考电压来生成所述晶体管的选通电压；以及读取电路，其被配置为使用所述参考电压和所述读出节点的所述电压来从所述磁结存储器单元读取数据。
根据本公开的前述和其他实施例，磁结存储装置包括存储器单元阵列，其包括多于一个的子存储器单元阵列，在子存储器单元阵列中布置多个磁结存储器单元；参考存储器单元阵列，其在所述多于一个的子存储器单元阵列的外部；以及读出电路，其被配置为接收使用所述参考存储器单元阵列产生的选通电压，并且从所述多于一个的子存储器单元阵列中的磁结存储器单元读取数据。
根据本公开的前述和其他实施例，磁结存储装置包括存储器单元阵列，其包括多于一个的子存储器单元阵列，在子存储器单元阵列中布置多个磁结存储器单元；参考存储器单元阵列，其设置在所述多于一个的子存储器单元阵列的边缘部分处并且包括第一电阻器元件组和第二电阻器元件组；读出电路，其包括读出节点，所述读出节点连接到晶体管的第一端部，并且所述读出电路被配置为根据所述磁结存储器单元中的每一个的电阻改变电压；选通电压生成器电路，其被配置为使用参考电压以及所述第一电阻器元件组和所述第二电阻器元件组的第一参考电阻器和第二参考电阻器来生成所述晶体管的选通电压；以及读取电路，其被配置为使用所述参考电压和所述读出节点的电压来从所述多于一个的子存储器单元阵列中的磁结存储器单元中的每一个读取数据。
根据本公开的前述和其他实施例，磁结存储装置包括第一单晶体管共栅放大器电路，其包括由选通电压选通并且具有连接到第一读出节点的第一端部的第一晶体管，所述第一单晶体管共栅放大器电路被配置为通过将读取电流施加到第一参考电阻器来确定所述第一读出节点的电压；第二单晶体管共栅放大器电路，其包括由所述选通电压选通并且具有连接到第二读出节点的第一端部的第二晶体管，所述第二单晶体管共栅放大器电路被配置为通过将读取电流施加到具有与所述第一参考电阻器不同的电阻的第二参考电阻器来确定所述第二读出节点的电压；以及第三单晶体管共栅放大器电路，其包括由所述选通电压选通并且具有连接到第三读出节点的第一端部的第二晶体管，所述第三单晶体管共栅放大器电路被配置为通过将读取电流施加到磁结存储器单元来确定所述第三读出节点的电压。
根据本公开的前述和其他实施例，本公开提供一种磁结存储装置的读取方法，所述磁结存储装置包括接收使用第一参考电阻器和第二参考电阻器生成的选通电压并且使用参考电压和根据磁结存储器单元的电阻而改变的读出节点的电压来从磁结存储器单元读取数据的读出电路，所述磁结存储装置的读取方法包括：在第一周期期间，根据所述读出节点的所述电压来产生第一输出节点的电压，并且将第二输出节点的电压维持在所述参考电压；以及在所述第一周期之后的第二周期期间，根据所述读出节点的电压来产生所述第一输出节点和所述第二输出节点的电压。
根据以下详细描述、附图和权利要求，其他特征和实施例将是显而易见的。
附图说明
通过参考附图详细描述其实施例，本公开的上述和其他实施例和特征将变得更加显而易见，其中：
图1示出根据本公开的一些示例实施例的非易失性存储装置；
图2示出根据本公开的一些示例实施例的存储器单元；
图3和图4示出如何根据存储器单元的磁化方向来存储数据；
图5示出根据本公开的一些示例实施例如何设置存储器单元的参考电阻；
图6是根据本公开的一些示例实施例的非易失性存储装置的概念布局图；
图7是图6的非易失性存储装置的一部分的电路图；
图8是示出单晶体管共栅放大器电路的操作的电路图；
图9是图7所示的电路的电路图；
图10和图11是示出根据本公开的一些示例实施例的非易失性存储装置的读取操作的时序图；
图12是根据本公开的一些示例实施例的读取电路的电路图；
图13是根据本公开的一些示例实施例的非易失性存储装置的概念布局图；并且
图14是图13所示的子存储器单元阵列的电路图。
具体实施方式
在下文中，将参考附图描述本公开的各实施例。
图1示出根据本公开的一些示例实施例的非易失性存储装置。
参考图1，非易失性存储装置100可以响应于来自主机200的请求来读取或写入数据。
具体地，非易失性存储装置100可以从主机200接收命令CMD和地址DDR。命令CMD可以包括读取命令、写入命令等。在一些示例实施例中，在主机200将读取命令发送到非易失性存储装置100的情况下，非易失性存储装置100可以将从存储器单元阵列110读取的数据DATA提供给主机200。
在一些示例实施例中，在主机200将待写入的数据DATA和写入命令发送到非易失性存储装置100的情况下，非易失性存储装置100可以将数据DATA写入存储器单元阵列110。
非易失性存储装置100可以包括存储器单元阵列110、地址解码器电路120、位线选择器电路130、写入驱动器电路140、读出放大器电路150、数据输入/输出(I/O)电路160以及控制逻辑180，但是本公开不限于此。即，可以不提供这些元件中的一些，或者可以添加新的元件。
地址解码器电路120(或其他电路，例如位线选择器电路130、写入驱动器电路140、读出放大器电路150、数据输入/输出(I/O)电路160、控制逻辑180或本文所讨论的其他电路)可以包括处理电路，诸如包括逻辑电路的硬件；硬件/软件组合(诸如处理器执行软件)；或其组合。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
存储器单元阵列110可以包括用于存储数据的多个非易失性存储器单元MC。存储器单元MC可以包括其电阻对应于存储在其中的数据的可变电阻元件，例如，磁隧道结(MTJ)。
在一些示例实施例中，非易失性存储装置100还可以被称为电阻式随机存取存储器(RRAM或ReRAM)装置。例如，非易失性存储装置100的存储器单元阵列110可以包括相变随机存取存储器(PRAM)或铁电随机存取存储器(FRAM)，或者可以包括磁性随机存取存储器(MRAM)，诸如自旋转移矩-磁性随机存取存储器(STT-MRAM)、自旋转移矩磁化切换随机存取存储器(自旋RAM)或自旋动量转移随机存取存储器(SMT-RAM)。
在下文中将非易失性存储装置100的一些示例实施例描述为MRAM装置，但是本公开不限于此。
存储器单元阵列110可以包括可以向其写入数据的一个或多个存储器单元MC。具体地，存储器单元阵列110可以包括布置在对应于多个字线WL和多个位线BL的位置处的存储器单元MC。稍后将详细描述存储器单元MC。
在一些示例实施例中，存储器单元阵列110可以包括一个或多个子存储器单元阵列，并且子存储器单元阵列中的每一个可以包括预定数量的存储器单元MC。即，可以聚集多个子存储器单元阵列以形成存储器单元阵列110，预定数量的存储器单元MC以及用于控制存储器单元MC的字线WL和位线BL布置在所述多个子存储器单元阵列中的每一个中。
在一些示例实施例中，可以子存储器单元阵列为单位读取或写入数据DATA。在一些示例实施例中，非易失性存储装置100可以四个子存储器单元阵列为单位(例如，以存储体为单位)写入或读取数据，但是本公开不限于此。
地址解码器电路120可以接收地址ADDR，并且可以将地址ADDR解码成行地址和列地址。地址解码器电路120可以根据行地址选择字线WL中的一个。在一些示例实施例中，地址解码器电路120可以将列地址发送到位线选择器电路130。例如，地址解码器电路120可以包括行解码器、列解码器、地址缓冲器等。
位线选择器电路130可以经由位线BL连接到存储器单元阵列110，并且还可以连接到写入驱动器电路140和读出放大器电路150。位线选择器电路130可以在控制逻辑180的控制下操作。位线选择器电路130可以被配置为从地址解码器电路120接收解码的列地址。
位线选择器电路130可以使用解码的列地址选择位线BL中的一个。例如，在写入操作期间，通过位线选择器电路130选择的位线BL可以连接到数据线DL，并且因此可以连接到写入驱动器电路140。在读取操作期间，位线选择器电路130可以将选择的位线BL连接到读出放大器电路150。
写入驱动器电路140可以在控制逻辑180的控制下操作。写入驱动器电路140可以对连接到由位线选择器电路130选择的位线BL和由地址解码器电路120选择的字线WL的存储器单元MC进行编程。写入驱动器电路140可以基于从数据I/O电路160输入到其的数据来产生电流或电压，并且可以将产生的电流或电压输出到选择的位线BL。
在一些示例实施例中，写入驱动器电路140可以包括用于将数据写入到存储器单元MC的局部写入驱动器和用于将写入控制信号和/或写入数据提供到局部写入驱动器的全局写入驱动器。
读出放大器电路150可以在控制逻辑180的控制下操作。读出放大器电路150可以包括读取电路，所述读取电路检测连接到由位线选择器电路130选择的位线BL和由地址解码器电路120选择的字线WL的存储器单元MC。
读取电路可以通过检测在选择的位线BL中流动的电流或施加到选择的位线BL的电压来从检测的存储器单元MC读取数据。读出放大器电路150可以将读取的数据输出到数据I/O电路160。
数据I/O电路160可以在控制逻辑180的控制下操作。数据I/O电路160可以将从外部输入到其的数据发送到写入驱动器电路140，并且可以将从读出放大器电路150输入到其的数据输出到外部。
控制逻辑180可以控制非易失性存储装置100的一般操作。例如，控制逻辑180可以控制地址解码器电路120、位线选择器电路130、写入驱动器电路140、读出放大器电路150和数据I/O电路160。控制逻辑180可以响应于从外部输入到其的命令或控制信号而操作。
图2示出根据本公开的一些示例实施例的存储器单元。图3和图4示出如何根据存储器单元的磁化方向来存储数据。
参考图2，存储器单元MC可以包括可变电阻元件MTJ和单元晶体管CT。单元晶体管CT的栅极可以连接到字线WL。单元晶体管CT的第一电极可以经由可变电阻元件MTJ连接到位线BL。单元晶体管CT的第二电极可以连接到源线SL。
在一些示例实施例中，字线WL和源线SL可以在相同方向上延伸，但是本公开不限于此。在其他实施例中，字线WL和源线SL可以在形成直角的不同方向上延伸，但是本公开不限于此。
可变电阻元件MTJ可以包括自由层L1、固定层L3以及设置在自由层L1与固定层L3之间的阻挡层L2。固定层L3的磁化方向可以是固定的，并且自由层L1的磁化方向可以与固定层L3的磁化方向相同或相反。为了固定所述固定层L3的磁化方向，可变电阻元件MTJ还可以包括反铁磁层。
在一些示例实施例中，自由层L1可以包括具有可变磁化方向的材料。自由层L1的磁化方向可以通过电/磁因数从存储器单元MC内部或外部改变。自由层L1可以包括包含钴(Co)、铁(Fe)和/或镍(Ni)中的至少一种的铁磁材料。例如，自由层L1可以包括选自FeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO和/或Y3Fe5O12中的至少一种。
阻挡层L2的厚度可以小于自旋扩散距离。阻挡层L2可以包括非磁性材料。例如，阻挡层L2可以由选自镁(Mg)、钛(Ti)、铝(Al)、镁锌(MgZn)和镁硼(MgB)的氧化物和钛(Ti)和/或钒(V)的氮化物中的至少一种形成。
由于反铁磁层，固定层L3可以具有固定的磁化方向。固定层L3可以包括铁磁材料。例如，固定层L3可以包括选自CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO和/或Y3Fe5O12中的至少一种。
在一些示例实施例中，反铁磁层可以包括反铁磁材料。例如，反铁磁层可以包括选自PtMn、IrMn、MnO、MnS、MnTe、MnF2、FeCl2、FeO、CoCl2、CoO、NiCl2、NiO和/或Cr中的至少一种。
当正在对存储器单元MC执行读取操作时，可以将高电平电压(例如，逻辑高电压)提供到字线WL。随后，单元晶体管CT可以响应于提供到字线WL的电压而导通。此外，为了测量可变电阻元件MTJ的电阻，可以在源线SL的方向上从位线BL或在位线BL的方向上从源线SL提供读取电流IREAD。存储在可变电阻元件MTJ中的数据可以基于从可变电阻元件MTJ测量的电阻来确定。
可变电阻元件MTJ的电阻可以取决于自由层L1的磁化方向而变化。响应于提供到可变电阻元件MTJ的读取电流IREAD，根据可变电阻元件MTJ的电阻输出数据电压。由于读取电流IREAD的强度远小于写入电流的强度，因此自由层L1的磁化方向不会被读取电流IREAD改变。
参考图3，在一些示例实施例中，自由层L1的磁化方向和固定层L3的磁化方向可以彼此平行(p)。在一些示例实施例中，可变电阻元件MTJ可以具有低电阻Rp，并且可以将存储在可变电阻元件1中的数据确定为例如“0”。
然而，参考图4，在一些示例实施例中，自由层L1的磁化方向和固定层L3的磁化方向可以彼此反向平行(ap)。在一些示例实施例中，可变电阻元件MTJ可以具有高电阻Rap，并且可以将存储在可变电阻元件1中的数据确定为例如“1”。
图2将可变电阻元件MTJ的自由层L1和固定层L3示出为水平磁性元件，但是本公开不限于此。可替代地，可以提供可变电阻元件MTJ的自由层L1和固定层L3作为垂直磁性元件。
图5示出根据本公开的一些示例实施例如何设置存储器单元的参考电阻。
参考图5，可以将用于将数据值“0”与数据值“1”相区分的参考电阻的范围确定为在第一电阻Rp与第二电阻Rap之间。在此，当存储器单元MC的可变电阻元件MTJ的自由层L1的磁化方向与存储器单元MC的可变电阻元件MTJ的固定层L3的磁化方向平行(p)时，第一电阻Rp对应于存储器单元MC的电阻，并且当自由层L1的磁化方向与固定层L3的磁化方向反向平行(ap)时，第二电阻Rap对应于存储器单元MC的电阻。存储在存储器单元MC中的数据可以通过设计用于识别存储在存储器单元MC中的数据的参考电压或电流来可靠地读取，以适当地反映存储器单元MC的参考电阻。
图6是根据本公开的一些示例实施例的非易失性存储装置的概念布局图。图7是图6的非易失性存储装置的一部分的电路图。
参考图6，非易失性存储装置100可以包括多个子存储器单元阵列SMCA1和SMCA2。子存储器单元阵列SMCA1和SMCA2可以形成图1的存储器单元阵列110。换句话说，图1的存储器单元阵列110可以被划分为子存储器单元阵列SMCA1和SMCA2。非易失性存储装置100被示为包括两个子存储器单元阵列SMCA1和SMCA2，但是本公开不限于此。
参考图7，子存储器单元阵列SMCA1至SMCA16中的每一个可以包括多个存储器单元MC。图7仅示出图6的非易失性存储装置100的一部分，但是显然，对非易失性存储装置100的一部分的描述可以直接适用于非易失性存储装置100的其余部分。
多个存储器单元MC可以连接到多个单元晶体管CT。单元晶体管CT的栅极可以连接到字线WL，并且不连接到存储器单元MC的单元晶体管CT的第一端部可以连接到源线SL。存储器单元MC可以连接到位线BL。
在一些示例实施例中，源线SL和位线BL可以连接到用于写入操作的写入辅助电路WA。
再次参考图6，参考存储器单元阵列RC1可以包括从包括在子存储器单元阵列SMCA1中的存储器单元MC中读取数据所必需的参考电阻，并且参考存储器单元阵列RC2可以包括从包括在子存储器单元阵列SMCA2中的存储器单元MC中读取数据所必需的参考电阻。
具体地，参考图7，参考存储器单元阵列RC1可以与子存储器单元阵列SMCA1几乎相似，并且可能没有存储器单元MC设置在参考存储器单元阵列RC1中。参考存储器单元阵列RC1可以包括连接到具有第一电阻RP的第一电阻器元件组的位线BL和连接到具有第二电阻RAP的第二电阻器元件组的位线BL。
在一些示例实施例中，第一电阻器元件组和第二电阻器元件组可以设置在参考存储器单元阵列RC1中，但是本公开不限于此。可替代地，第一电阻器元件组和第二电阻器元件组可以设置在参考存储器单元阵列RC1的外部的预先确定的区域中。
设置在参考存储器单元阵列RC1中的单元晶体管CT可以与设置在子存储器单元阵列SMCA1中的单元晶体管CT共享字线WL。具体地，连接到具有第一电阻RP的第一电阻器元件组的单元晶体管CT1、连接到具有第二电阻RAP的第二电阻器元件组的单元晶体管CT2和连接到存储器单元MC的单元晶体管CT3可以共享字线WL。在一些示例实施例中，第二电阻RAP可以高于第一电阻RP。
再次参考图6，参考存储器单元阵列RC1和RC2可以设置在子存储器单元阵列SMCA1和SMCA2的外部。具体地，参考存储器单元阵列RC1可以设置在子存储器单元阵列SMCA1的边缘部分处，并且参考存储器单元阵列RC2可以设置在子存储器单元阵列SMCA2的边缘部分处。
在一些示例实施例中，子存储器单元阵列SMCA1和SMCA2可以彼此相邻设置。换句话说，参考存储器单元阵列RC1和RC2可以不设置在子存储器单元阵列SMCA1和SMCA2之间。然而，本公开不限于此。可替代地，参考存储器单元阵列RC1和RC2可以根据需要设置在子存储器单元阵列SMCA1和SMCA2之间。在一些示例实施例中，参考存储器单元阵列RC1和RC2可以不设置在子存储器单元阵列SMCA1和SMCA2的内部。
由于从存储器单元MC读取数据所必需的参考电阻器未设置在子存储器单元阵列SMCA1和SMCA2中，因此与参考电阻器或参考存储器单元设置在子存储器单元阵列SMCA1和SMCA2中的每一个中的情况相比，可以减小整个存储器单元阵列的尺寸。
位线多路复用器BLM1和BLM2可以设置在子存储器单元阵列SMCA1和SMCA2的外部。具体地，参考图7，位线多路复用器BLM1可以包括第一选择元件SD1和第二选择元件SD2，所述第一选择元件SD1响应于预先确定的控制信号选择设置在参考存储器单元阵列RC1中的源线SL和设置在子存储器单元阵列SMCA1中的源线SL，所述第二选择元件SD2响应于预先确定的控制信号选择设置在参考存储器单元阵列RC2中的源线SL和设置在子存储器单元阵列SMCA2中的源线SL。
再次参考图6，共模反馈放大器电路CMF1和CMF2、读出电路SA1和SA2、写入驱动器WD1和WD2以及列解码器CDEC1和CDEC2可以与位线多路复用器BLM1和BLM2相邻设置，但是本公开不限于此。
参考图7，共模反馈放大器电路CMF1可以包括共模反馈块CMFB和放大器电路A1和A2。在一些示例实施例中，共模反馈放大器电路CMF1还可以包括连接到设置在参考存储器单元阵列RC1中的源线SL的单晶体管共栅放大器电路SCGA1和SCGA2。稍后将描述共模反馈放大器电路CMF1的操作。
可以提供多个读出电路SA1。具体地，可以为设置在子存储器单元阵列SMCA1中的单独的源线SL提供单独的读出电路SA1。读出电路SA1中的每一个可以包括单晶体管共栅放大器电路、预充电电路以及交叉耦合锁存器。稍后将描述读出电路SA1的操作。
在下文中将参考图8和图9进一步详细地描述共模反馈放大器电路CMF1和读出电路SA1的示例实施例。
图8是示出单晶体管共栅放大器电路的操作的电路图。
参考图8，单晶体管共栅放大器电路SCGA可以包括晶体管N4。晶体管N4可以由选通电压VBIASN选通，以使由单晶体管共栅放大器电路SCGA的一端处的恒定电流源提供的读取电流Iread流动到单晶体管共栅放大器电路SCGA的另一端处的电阻器。如果电阻器具有低电阻(例如，第一电阻RP)，则当读取电流Iread流入晶体管N4中时，晶体管N4的栅源电压(Vgs)增加，并且因此，读出节点S1的电压减少。在一些示例实施例中，当电阻器具有高电阻(例如，第二电阻RAP)时，当读取电流Iread流入晶体管N4中时，晶体管N4的栅源电压(Vgs)减少，并且因此，读出节点S1的电压增加。即，电阻器的电阻可以基于读出节点S1的电压来识别。换句话说，可以读取被编程到磁结存储器单元中的数据。
通过使用单晶体管共栅放大器电路SCGA，可以从磁结存储器单元读取数据。在下文中，这将参考图7至图9进一步详细描述。
图9是图7所示的电路的电路图。
参考图7和图9，第一单晶体管共栅放大器电路SCGA1的晶体管N5可以由选通电压VBIASN选通，以使由第一单晶体管共栅放大器电路SCGA1的一端处的恒定电流源提供的读取电流Iread流动到第一单晶体管共栅放大器电路SCGA1的另一端处的电阻器。由于第一单晶体管共栅放大器电路SCGA1的另一端连接到具有第二电阻RAP的第二电阻器元件组，因此读取电流Iread流入具有第二电阻RAP的第二电阻器元件组。
第二单晶体管共栅放大器电路SCGA2的晶体管N6可以由选通电压VBIASN选通，以使由第二单晶体管共栅放大器电路SCGA2的一端处的恒定电流源提供的读取电流Iread流动到第二单晶体管共栅放大器电路SCGA2的另一端处的电阻器。由于第二单晶体管共栅放大器电路SCGA2的另一端连接到具有第一电阻RP的第一电阻器元件组，因此读取电流Iread流入具有第一电阻RP的第一电阻器元件组。
由于第二电阻RAP高于第一电阻RP，因此读出节点M1的电压可以变得高于读出节点M2的电压。
共模反馈放大器电路CMF1可以包括分压器电路，所述分压器电路包括第一分压器电阻器RA和第二分压器电阻器RB以及具有第一输入端子和第二输入端子的放大器A1。
对应于在读出节点M1的电压与读出节点M2的电压之间的差的电压可以通过分压器电路提供到放大器A1的第一输入端子。在此，提供到放大器A1的第一输入端子的电压可以取决于第一分压电阻器RA和第二分压电阻器RB的电阻而变化。可以将参考电压VPRE提供到放大器A1的第二输入端子。参考电压VPRE可以用于读取存储在存储器单元MC中的数据。
可以将作为放大器A1的输出的选通电压VBIASN反馈到晶体管N5和N6的栅极，并且重复上述过程。随着该反馈回路继续，确定将在读出电路SA1中使用的选通电压VBIASN。即，调节选通电压VBIASN，以使得可以将读出电路SA1的读取电流Iread设置在存储器单元MC的第一电阻Rp和第二电阻Rap之间。即，通过反映参考存储器单元的第一电阻Rp和第二电阻Rap的分布来确定选通电压VBIASN。因此，当使用参考电压VPRE从存储器单元MC读取数据时，可以确保可靠的读出裕度。
读出电路SA1可以包括第三单晶体管共栅放大器电路SCGA3、预充电电路PCC以及交叉耦合锁存器CCL。
第三单晶体管共栅放大器电路SCGA3的晶体管N4可以由从共模反馈放大器电路CMF1输出的选通电压VBIASN选通，以使由第三单晶体管共栅放大器电路SCGA3的一端处的恒定电流源提供的读取电流Iread流动到包括在第三单晶体管共栅放大器电路SCGA3的另一端处的子存储器单元阵列(例如，图6和图7的子存储器单元阵列SMCA1)中的存储器单元MC。读出节点S1的电压可以取决于存储在存储器单元MC中的数据而变化。例如，在一些示例实施例中，在存储器单元MC具有第一电阻Rp的情况下，读出节点S1的电压可以减小，并且在一些示例实施例中，在存储器单元MC具有第二电阻Rap的情况下，读出节点S1的电压可以增加。
预充电电路PCC可以将第一输出节点S2和第二输出节点S3预充电到参考电压VPRE。为此，预充电电路PCC可以包括由第一预充电信号PRECH选通的晶体管P3和P5以及由第二预充电信号PRECHD选通的晶体管P4。
交叉耦合锁存器CCL可以根据读出节点S1的电压来产生第一输出节点S2和第二输出节点S3的电压，并且可以基于所产生的电压来锁存存储在存储器单元MC中的数据。交叉耦合锁存器CCL可以包括由第一输出节点S2的电压选通以上拉第二输出节点S3的晶体管P1、由第一输出节点S2的电压选通以下拉第二输出节点S3的晶体管N2、由第二输出节点S3的电压选通以上拉第一输出节点S2的晶体管P2、由第二输出节点S3的电压选通以下拉第一输出节点S2的晶体管N3、以及由第三预充电信号PRECHB选通以将晶体管N2和N3的端部连接到地电压的晶体管N1。
图10和图11是示出根据本公开的一些示例实施例的非易失性存储装置的读取操作的时序图。
具体地，图10是示出当存储器单元MC具有第二电阻RAP时根据本公开的一些示例实施例的非易失性存储装置的读取操作的时序图，并且图11是示出当存储器单元MC具有第一电阻RP时非易失性存储装置的读取操作的时序图。
参考图10，在第一操作周期T1期间，第一预充电信号PRECH、第二预充电信号PRECHD和第三预充电信号PRECHB未被激活。因此，第一输出节点S2和第二输出节点S3被预充电至参考电压VPRE。由于读取电流Iread未提供到读出节点S1，因此读出节点S1也被预充电至参考电压VPRE。
在第二操作周期T2期间，第二预充电信号PRECHD和第三预充电信号PRECHB仍然未被激活，但是第一预充电信号PRECH被激活。因此，将读取电流Iread提供到读出节点S1，并且读出节点S1的电压由于存储器单元MC的电阻(RAP)而增加。
同时，由于不再将参考电压提供到第一输出节点S2，因此第一输出节点S2的电压与读出节点S1的电压一起增加。由于将参考电压VPRE连续地提供到第二输出节点S3，因此第二输出节点S3的电压维持在参考电压VPRE。
在第三操作周期T3期间，第二预充电信号PRECHD和第三预充电信号PRECHB被激活。因此，不再将读取电流Iread提供到读出节点S1，并且不再将参考电压VPRE提供到第二输出节点S3。因此，第一输出节点S2和第二输出节点S3的电压由晶体管P1、P2、N1、N2和N3放大。即，第一输出节点S2的电压发展为增加，并且第二输出节点S3的电压发展为减少。
在第四操作周期T4期间，响应于使能锁存信号LAT，根据第一输出节点S2和第二输出节点S3的电压锁存存储器单元MC的数据。由于第一输出节点S2的电压高于第二输出节点S3的电压，因此锁存例如数据值“1”。
参考图11，在第一操作周期T1期间，第一预充电信号PRECH、第二预充电信号PRECHD和第三预充电信号PRECHB未被激活。因此，第一输出节点S2和第二输出节点S3被预充电至参考电压VPRE。由于读取电流Iread未提供到读出节点S1，因此读出节点S1也被预充电至参考电压VPRE。
在第二操作周期T2期间，第二预充电信号PRECHD和第三预充电信号PRECHB仍然未被激活，但是第一预充电信号PRECH被激活。因此，将读取电流Iread提供到读出节点S1，并且读出节点S1的电压由于存储器单元MC的电阻(RP)而减少。
同时，由于不再将参考电压提供到第一输出节点S2，因此第一输出节点S2的电压与读出节点S1的电压一起减少。由于将参考电压VPRE连续地提供到第二输出节点S3，因此第二输出节点S3的电压维持在参考电压VPRE。
在第三操作周期T3期间，第二预充电信号PRECHD和第三预充电信号PRECHB被激活。因此，不再将读取电流Iread提供到读出节点S1，并且不再将参考电压VPRE提供到第二输出节点S3。因此，第一输出节点S2和第二输出节点S3的电压由晶体管P1、P2、N1、N2和N3放大。即，第一输出节点S2的电压发展为减少，并且第二输出节点S3的电压发展为增加。
在第四操作周期T4期间，响应于使能锁存信号LAT，根据第一输出节点S2和第二输出节点S3的电压锁存存储器单元MC的数据。由于第一输出节点S2的电压低于第二输出节点S3的电压，因此锁存例如数据值“0”。
由于参考电阻器或参考存储器单元未设置在子存储器单元阵列SMCA1和SMCA2中，因此可以减小整个存储器单元阵列的尺寸，并且可以小的读取等待时间来读取被编程到存储器单元MC中的数据。
如已经提及的，调节选通电压VBIASN，以使得读取电流Iread的范围可以在第一电阻RP和第二电阻RAP之间。当读出节点S1的电压根据存储器单元MC的第一电阻RP和第二电阻RAP改变时，可以读取存储在存储器单元MC中的数据。
然而，当第一电阻RP和第二电阻RAP低时，可以确保的读出裕度小，可能需要考虑存储器单元MC的实际分布以确定读取电流Iread。另外，由于读取电流Iread需要直接流动到存储器单元MC以读出存储器单元MC的电阻，因此可能难以选择能够确保足够的读出裕度同时防止存储器单元MC被编程的读取电流Iread。在下文中将参考图12描述用于解决该问题和其他问题的读取电路的一些示例实施例。
图12是根据本公开的一些示例实施例的读取电路的电路图。
参考图12，读取电路可以包括电流镜电路CMCGA，所述电流镜电路CMCGA使得在读出节点S1、M1和M2中流动的读取电流Iread与施加到存储器单元MC的读取电流Iread不同。用于将读取电流Iread施加到存储器单元MC的结构与上述实施例中的结构相同，但是在图12的示例实施例中，使用电流镜电路CMCGA实际施加到存储器单元MC的读取电流Iread和用于读取存储在存储器单元MC中的数据的读取电流Iread可以1：M的比率(其中M是2或更大的自然数)不同。
因此，可以解决在将读取电流Iread施加到存储器单元MC时可能出现的读取干扰率(RDR)问题，并且可以通过使用比实际施加到存储器单元MC的读取电流高的读取电流Iread从存储器单元MC读取数据来使读取等待时间最小化。
图13是根据本公开的一些示例实施例的非易失性存储装置的概念布局图。图14是图13所示的子存储器单元阵列的电路图。
参考图13和图14，非易失性存储装置100可以包括多个子存储器单元阵列SMCA1至SMCA16。选择设置在子存储器单元阵列SMCA1至SMCA16中的字线WL的行解码器RD可以设置在子存储器单元阵列SMCA1至SMCA16的第一侧上。
分别用于将数据写入到包括在子存储器单元阵列SMCA1至SMCA16中的存储器单元MC的局部写入驱动器LWD1至LWD16可以分别设置在子存储器单元阵列SMCA1至SMCA16的第二侧上。即，可以将单个写入驱动器分配到子存储器单元阵列SMCA1至SMCA16中的每一个。
参考图14，局部写入驱动器WD1可以包括位线多路复用器BLM1、写入锁存器WD_Latch1以及子存储器单元阵列选择元件SASD1-1和SASD1-2。局部写入驱动器WD1的描述可以直接应用于其他局部写入驱动器。
位线多路复用器BLM1可以在预定的控制信号的控制下选择子存储器单元阵列SMCA1的局部源线LSL和局部位线LBL。即，位线多路复用器BLM1可以选择连接到向其写入数据的目标存储器单元MC的局部源线LSL和局部位线LBL，并且因此可以允许将数据写入到目标存储器单元MC。此外，位线多路复用器BLM1可以选择连接到从其读取数据的目标存储器单元MC的局部源线LSL和局部位线LBL，并且可以允许从目标存储器单元MC读取数据。
写入锁存器WD_Latch1可以对包括在子存储器单元阵列SMCA1中的存储器单元MC执行写入操作。具体地，写入锁存器WD_Latch1可以从图13的全局写入驱动器GWD1接收待写入到包括在子存储器单元阵列SMCA1中的存储器单元MC的数据并且可以存储所接收的数据。随后，写入锁存器WD_Latch1可以响应于预定的控制信号将存储的数据写入到包括在子存储器单元阵列SMCA1中的存储器单元MC。在一些示例实施例中，写入锁存器WD_Latch1可以包括预先确定的控制块，用于对包括在子存储器单元阵列SMCA1中的存储器单元MC执行写入操作。
子存储器单元阵列选择元件SASD1-1可以响应于存储体选择控制信号WCSLd而连接子存储器单元阵列SMCA1的全局源线GSL和局部源线LSL。子存储器单元阵列选择元件SASD1-2可以响应于存储体选择控制信号WCSLd而连接子存储器单元阵列SMCA1的全局位线GBL和局部位线LBL。
存储体选择控制信号WCSLa至WCSLd可以按顺序被激活。例如，存储体选择控制信号WCLSd可以在第一时间点被激活，存储体选择控制信号WCSLc可以在晚于第一时间点的第二时间点被激活，存储体选择控制信号WCLSb可以在晚于第二时间点的第三时间点被激活，并且存储体选择控制信号WCLSa可以在晚于第三时间点的第四时间点被激活。可替代地，存储体选择控制信号WCLSa至WCLSd可以与本文阐述的顺序相反的顺序被激活。
再次参考图13，局部控制块CTRL可以控制对子存储器单元阵列SMCA1至SMCA16执行的各种操作。即，局部控制块CTRL可以生成用于控制对子存储器单元阵列SMCA1至SMCA16执行的各种操作的控制信号。
列解码器CD1至CD4、全局写入驱动器GWD1至GWD4、读出电路SA1至SA4和全局控制块GCTRL可以设置在子存储器单元阵列SMCA1至SMCA16的外部。列解码器CD1至CD4、全局写入驱动器GWD1至GWD4、读出电路SA1至SA4和全局控制块GCTRL被示出为设置在子存储器单元阵列SMCA1至SMCA16的下方，但是本公开不限于此。
布置在同一行中的子存储器单元阵列SMCA1至SMCA16可以形成存储体BANK A至BANK D。例如，存储体BANK A可以包括四个子存储器单元阵列，即，子存储器单元阵列SMCA1至SMCA4，存储体BANK B可以包括四个子存储器单元阵列，即，子存储器单元阵列SMCA5至SMCA8，存储体BANK C可以包括四个子存储器单元阵列，即，子存储器单元阵列SMCA9至SMCA12，并且存储体BANK D可以包括四个子存储器单元阵列，即，子存储器单元阵列SMCA13至SMCA16。
响应于从图1的主机200接收写入命令，非易失性存储装置100可以存储体BANK A至BANK D为单位执行写入操作。例如，为了写入第一数据、第二数据、第三数据和第四数据，非易失性存储装置100可以在第一写入周期中将第一数据写入到包括在存储体BANK A的子存储器单元阵列SMCA1中的存储器单元MC，可以在第二写入周期中将第二数据写入到包括在存储体BANK B的子存储器单元阵列SMCA5中的存储器单元MC，可以在第三写入周期中将第三数据写入到包括在存储体BANK C的子存储器单元阵列SMCA9中的存储器单元MC，并且可以在第四写入周期中将第四数据写入到包括在存储体BANK D的子存储器单元阵列SMCA13中的存储器单元MC。
全局写入驱动器GWD1可以控制由非易失性存储装置100执行的写入操作。例如，全局写入驱动器GWD1可以将第一数据提供到局部写入驱动器LWD1的写入锁存器WD_Latch1，并且因此可以在第一写入周期中允许局部写入驱动器LWD1将第一数据写入到包括在子存储器单元阵列SMCA1中的存储器单元MC，可以将第二数据提供到局部写入驱动器LWD5的写入锁存器WD_Latch5，并且因此可以在第二写入周期中允许局部写入驱动器LWD5将第二数据写入到包括在子存储器单元阵列SMCA5中的存储器单元MC，可以将第三数据提供到局部写入驱动器LWD9的写入锁存器WD_Latch9，并且因此可以在第三写入周期中允许局部写入驱动器LWD9将第三数据写入到包括在子存储器单元阵列SMCA9中的存储器单元MC，并且可以将第四数据提供到局部写入驱动器LWD13的写入锁存器WD_Latch13，并且因此可以在第四写入周期中允许局部写入驱动器LWD13将第二数据写入到包括在子存储器单元阵列SMCA13中的存储器单元MC。
全局写入驱动器GWD1可以经由全局源线GSL或全局位线GBL分别将第一数据、第二数据、第三数据和第四数据按顺序提供到写入锁存器WD_Latch1、WD_Latch5、WD_Latch9和WD_Latch13。局部写入驱动器LWD1、LWD5、LWD9和LWD13可以经由子存储器单元阵列SMCA1、SMCA5、SMCA9和SMCA13的局部源线LSL和局部位线LBL将第一数据、第二数据、第三数据和第四数据写入到包括在子存储器单元阵列SMCA1、SMCA5、SMCA9和SMCA13中的存储器单元MC。
子存储器单元阵列选择元件SASD1-1、SASD5-1、SASD9-1和SASD13-1可以响应于存储体选择控制信号WCLSa、WCLSb、WCLSc和WCLSd而连接子存储器单元阵列SMCA1、SMCA5、SMCA9和SMCA13的全局源线GSL和局部源线LSL，并且子存储器单元阵列选择元件SASD1-2、SASD5-2、SASD9-2和SASD13-2可以响应于存储体选择控制信号WCLSa、WCLSb、WCLSc和WCLSd而连接子存储器单元阵列SMCA1、SMCA5、SMCA9和SMCA13的全局位线GBL和局部位线LBL。
可以在读出电路SA1至SA4中的每一个中采用图7或图12的读取电路。在全局控制块GCTRL中的每一个中，可以设置图7的共模反馈放大器电路CMF1、具有第一电阻RP的第一电阻器元件组和具有第二电阻RAP的第二电阻器元件组。即，读取操作所必需的参考电阻器未设置在子存储器单元阵列SMCA1至SMCA16中。因此，可以减小整个存储器单元阵列的尺寸。
在一些示例实施例中，读出电路SA1至SA4可以经由例如全局源线GSL连接到存储器单元MC。例如，图9的晶体管N4可以经由图14的全局源线GSL和局部源线LSL连接到设置在子存储器单元阵列SMCA1至SMCA16中的存储器单元MC。因此，读出电路SA1可以从包括在子存储器单元阵列SMCA1、SMCA5、SMCA9和SMCA13中的存储器单元MC读取数据，读出电路SA2可以从包括在子存储器单元阵列SMCA2、SMCA6、SMCA10和SMCA14中的存储器单元MC读取数据，读出电路SA3可以从包括在子存储器单元阵列SMCA3、SMCA7、SMCA11和SMCA15中的存储器单元MC读取数据，并且读出电路SA4可以从包括在子存储器单元阵列SMCA4、SMCA8、SMCA12和SMCA16中的存储器单元MC读取数据。
尽管参考具体示例和附图进行了描述，但是可以由本领域普通技术人员根据该描述进行示例实施例的各种修改、添加和替换。例如，可以与所描述的方法的顺序不同的顺序来执行所描述的技术，并且/或者可以将诸如所描述的系统、架构、装置、电路等的部件连接或组合成不同于上述方法，或者可以通过其他部件或等同物适当地实现结果。
虽然上文描述了实施例，但这些实施例并不意图描述本公开的发明构思的所有可能形式。而是，本说明书中使用的词语是说明而非限制性的词语，并且应当理解的是，在不脱离本公开的发明构思的精神和范围的情况下，可以做出各种改变。附加地，可以组合各种实现的实施例的特征以形成本公开的另外实施例。

Claims (20)

1.一种磁结存储装置，包括：
读出电路，包括读出节点，所述读出节点连接到晶体管的第一端部并且被配置为根据磁结存储器单元的电阻改变所述读出节点的电压；
选通电压生成器电路，被配置为使用参考电阻器和参考电压来生成所述晶体管的选通电压；以及
读取电路，被配置为使用所述参考电压和所述读出节点的电压来从所述磁结存储器单元读取数据。
2.根据权利要求1所述的磁结存储装置，其中所述读出电路包括单晶体管共栅放大器电路，所述单晶体管共栅放大器电路被配置为使用恒定电流源根据所述磁结存储器单元的电阻改变所述读出节点的电压。
3.根据权利要求1所述的磁结存储装置，其中
恒定电流源被配置为从恒定电流源向所述晶体管的第一端部提供恒定电流，
所述晶体管的第二端部经由源线连接到所述磁结存储器单元，并且
所述晶体管的栅极被配置为接收所述选通电压。
4.根据权利要求3所述的磁结存储装置，其中
所述源线包括:
第一子存储器单元阵列中的第一局部源线，
第二子存储器单元阵列中的并且未连接到第一局部源线的第二局部源线，以及
经由子存储器单元阵列选择元件连接到所述第一局部源线和所述第二局部源线的全局源线。
5.根据权利要求1所述的磁结存储装置，其中
所述选通电压生成器电路包括：
共模反馈放大器电路，被配置为经由反馈回路从第一电压和第二电压生成所述选通电压，第一参考电阻器被配置为生成所述第一电压，第二参考电阻器被配置为生成所述第二电压，以及
所述第二参考电阻器具有与所述第一参考电阻器不同的电阻。
6.根据权利要求5所述的磁结存储装置，其中
所述选通电压生成器电路包括：
第一读出电路，被配置为输出第一读出节点的电压作为所述第一电压，所述第一参考电阻器被配置为生成所述第一电压，以及
第二读出电路，被配置为输出第二读出节点的电压作为所述第二电压，所述第二参考电阻器被配置为生成所述第二电压，
所述第一读出节点连接到第一晶体管的第一端部，以及
所述第二读出节点连接到第二晶体管的第一端部。
7.根据权利要求6所述的磁结存储装置，其中
所述选通电压生成器电路包括放大器，所述放大器包括第一输入端子和第二输入端子，
所述第一输入端子被配置为经由分压器电路接收所述第一电压与所述第二电压之间的差，并且
所述第二输入端子被配置为接收所述参考电压。
8.根据权利要求1所述的磁结存储装置，其中所述读取电路包括：
预充电电路，被配置为将第一输出节点和第二输出节点的电压预充电至所述参考电压，以及
锁存器，被配置为
根据所述读出节点的电压产生所述第一输出节点和所述第二输出节点的电压，并且
基于所述第一输出节点和所述第二输出节点的所产生的电压锁存存储在所述磁结存储器单元中的数据。
9.根据权利要求8所述的磁结存储装置，其中
在第一周期期间，所述预充电电路被配置为根据所述读出节点的电压来产生所述第一输出节点的电压，并且将所述第二输出节点的电压维持在所述参考电压，并且
在所述第一周期之后的第二周期期间，所述预充电电路被配置为根据所述读出节点的电压来产生所述第一输出节点和所述第二输出节点的电压。
10.根据权利要求1所述的磁结存储装置，其中所述读出电路包括电流镜电路，所述电流镜电路被配置为使得在所述读出节点中流动的读取电流与施加到所述磁结存储器单元的读取电流不同。
11.一种磁结存储装置，包括：
存储器单元阵列，包括多于一个的子存储器单元阵列，在所述子存储器单元阵列中布置多个磁结存储器单元；
参考存储器单元阵列，在所述多于一个的子存储器单元阵列的外部；以及
读出电路，被配置为接收使用所述参考存储器单元阵列产生的选通电压，并且从所述多于一个的子存储器单元阵列中的磁结存储器单元读取数据。
12.根据权利要求11所述的磁结存储装置，其中所述参考存储器单元阵列在所述多于一个的子存储器单元阵列的边缘部分处。
13.根据权利要求12所述的磁结存储装置，其中
所述参考存储器单元阵列包括第一单元晶体管，并且
所述第一单元晶体管与第二单元晶体管共享字线，所述第二单元晶体管在所述多于一个的子存储器单元阵列中并且连接到所述多于一个的子存储器单元阵列的所述磁结存储器单元。
14.根据权利要求13所述的磁结存储装置，其中
所述参考存储器单元阵列还包括与所述第一单元晶体管和所述第二单元晶体管共享所述字线的第三单元晶体管，
所述第一单元晶体管连接到具有第一电阻的第一电阻器元件组，并且
所述第二单元晶体管连接到具有第二电阻的第二电阻器元件组，所述第二电阻不同于所述第一电阻。
15.根据权利要求11所述的磁结存储装置，其中
所述读出电路包括：
选通电压生成器电路，被配置为使用所述参考存储器单元阵列生成所述选通电压，以及
读取电路，被配置为通过将所述选通电压施加到晶体管而从所述磁结存储器单元中的每一个读取数据并且读出连接到所述晶体管的第一端部的读出节点的电压。
16.根据权利要求15所述的磁结存储装置，其中所述读取电路包括单晶体管共栅放大器电路，所述单晶体管共栅放大器电路被配置为使用恒定电流源根据所述磁结存储器单元中的每一个的电阻改变所述读出节点的电压。
17.根据权利要求16所述的磁结存储装置，其中所述读出电路包括：
预充电电路，被配置为将第一输出节点和第二输出节点的电压预充电至参考电压，以及
锁存器，被配置为：
根据所述读出节点的电压产生所述第一输出节点和所述第二输出节点的电压，并且
基于所述第一输出节点和所述第二输出节点的所产生的电压锁存存储在所述磁结存储器单元中的每一个中的数据。
18.根据权利要求15所述的磁结存储装置，其中
所述选通电压生成器电路包括共模反馈放大器电路，所述共模反馈放大器电路被配置为经由反馈回路从第一电压和第二电压生成所述选通电压，所述参考存储器单元阵列的第一参考电阻器被配置为生成所述第一电压，所述参考存储器单元阵列的第二参考电阻器被配置为生成所述第二电压，并且
所述第二参考电阻器具有与所述第一参考电阻器不同的电阻。
19.一种磁结存储装置，包括：
存储器单元阵列，包括多于一个的子存储器单元阵列，在子存储器单元阵列中布置多个磁结存储器单元；
参考存储器单元阵列，设置在所述多于一个的子存储器单元阵列的边缘部分处并且包括第一电阻器元件组和第二电阻器元件组；
读出电路，包括读出节点，所述读出节点连接到晶体管的第一端部，并且所述读出电路被配置为根据所述磁结存储器单元中的每一个的电阻改变电压；
选通电压生成器电路，被配置为使用参考电压以及所述第一电阻器元件组和所述第二电阻器元件组的第一参考电阻器和第二参考电阻器来生成所述晶体管的选通电压；以及
读取电路，被配置为使用所述参考电压和所述读出节点的电压来从所述多于一个的子存储器单元阵列中的所述磁结存储器单元中的每一个读取数据。
20.根据权利要求19所述的磁结存储装置，其中
所述多于一个的子存储器单元阵列包括其中第一局部源线连接到第一磁结存储器单元的第一子存储器单元阵列和其中第二局部源线连接到第二磁结存储器单元的第二子存储器单元阵列，并且
所述读出电路经由连接到所述第一局部源线和所述第二局部源线的全局源线连接到所述第一磁结存储器单元中的一个或所述第二磁结存储器单元中的一个。
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