TWI833470B - 運用於非揮發性記憶體的感測元件 - Google Patents

運用於非揮發性記憶體的感測元件 Download PDF

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Abstract

一種運用於非揮發性記憶體的感測元件，包括：一參考電路、二個開關、一感測電路與一判斷電路。參考電路連接至第一節點。第一開關的第一端連接於第一節點，第一開關的控制端接收反相重置脈波。第二開關的第一端連接至第一節點，第二開關的第二端接收接地電壓，第二開關的控制端接收重置脈波。感測電路連結於第一開關的第二端與第二節點之間。感測電路產生第一感測電流。判斷電路連接至第二節點。判斷電路接收第一感測電流，並根據第一感測電流產生輸出資料。

Description

運用於非揮發性記憶體的感測元件
本發明是有關於一種感測元件(sensing device)，且特別是有關於一種運用於非揮發性記憶體(non-volatile memory)的感測元件。
眾所周知，非揮發性記憶體(non-volatile memory)已經非常廣泛的應用於各種電子產品。例如SD卡、固態硬碟(solid state drive，簡稱SSD)等等。基本上，在非揮發性記憶體內的記憶體陣列(memory array)中包括多個記憶胞(memory cell)。而每個記憶胞中皆會有一個浮動閘電晶體(floating gate transistor)。其中，浮動閘電晶體中的浮動閘極(floating gate)可以儲存熱載子(hot carrier)，而根據熱載子儲存量的多寡即可決定該浮動閘電晶體的儲存狀態。再者，浮動閘電晶體也可稱為儲存電晶體(storage transistor)。
一般來說，當熱載子注入浮動閘電晶體後，浮動閘電晶體的臨限電壓(threshold voltage，簡稱VT)會根據熱載子注入的數量而改變。因此，具有較高的臨限電壓的浮動閘電晶體需要較高的閘極電壓(gate voltage)來開啟(turn on)浮動閘電晶體；反之，具有較低的臨限電壓的浮動閘電晶體則可以用較低的閘極電壓來開啟浮動閘電晶體。
於非揮發性記憶體的編程週期(program cycle)時，可控制注入浮動閘極的熱載子量，進而改變浮動閘電晶體的臨限電壓。而在感測週期(sense cycle)時，提供一讀取電壓(read voltage)至浮動閘電晶體，便可以產生記憶胞電流(cell current)，或稱為讀取電流(read current)。而根據記憶胞電流的大小，即可得知該浮動閘電晶體(亦即記憶胞)的儲存狀態為開啟狀態(on state)或者關閉狀態(off state)。
舉例來說，當讀取電壓提供至具備低臨限電壓的浮動閘電晶體，則此浮動閘電晶體會成為開啟狀態，進而產生較高的記憶胞電流(cell current)。反之，當讀取電壓提供至具備高臨限電壓的浮動閘電晶體，則此浮動閘電晶體會無法開啟而成為關閉狀態，進而產生近於零的記憶胞電流。也就是說，在感測週期時，開啟狀態的記憶胞產生較高的記憶胞電流；而關閉狀態的記憶胞產生較低的記憶胞電流。
當然，非揮發性記憶體中更需要提供一感測元件(sensing device)，用以接收記憶胞產生的記憶胞電流，並判斷記憶胞中的儲存狀態。
請參照第1圖，其所繪示為習知感測元件示意圖。感測元件100包括電晶體M1、電晶體M2、電流源(current source)110、運算放大器120與判斷元件(judging element)130。
電晶體M1與運算放大器120連接形成一電壓箝位電路(voltage clamping cicuit)，其中電晶體M1的汲極連接至資料線(data line，DL)以接收記憶胞輸出的記憶胞電流Icell，電晶體M1的閘極連接至運算放大器120輸出端，電晶體M1的源極接收接地電壓GND。再者，運算放大器120的第一輸入端接收一箝位電壓(clamping voltage)VCLP，運算放大器120的第二輸入端連接至電晶體M1的 汲極。因此，當電壓箝位電路正常運作狀態時，電晶體M1汲極上的資料線電壓(data line voltage)VDL等於箝位電壓VCLP。
電流源110連接於供應電壓Vdd與判斷節點(judging node)s之間，電流源110可產生一參考電流IREF。電晶體M2的汲極連接至判斷節點s，電晶體M2的汲極接收參考電流IREF，電晶體M2的閘極連接至電晶體M1的閘極，電晶體M2的源極接收接地電壓GND。其中，供應電壓Vdd大於箝位電壓VCLP，箝位電壓VCLP大於接地電壓GND。例如，供應電壓Vdd為3.3V~5V，箝位電壓VCLP為0.2V~0.4V。
再者，判斷元件130的輸入端連接至判斷節點s用以接收判斷節點上的判斷電壓(judging voltage)VJUDGE，判斷元件130的輸出端產生輸出資料Dout。舉例來說，判斷元件130包括邏輯緩衝器(logic buffer)132、134，串接於判斷元件130的輸入端與輸出端之間。因此，在感測週期時，可根據判斷元件130的輸出資料Dout來判斷記憶胞為開啟狀態或者關閉狀態。其中，每一個邏輯緩衝器132、134可利用二個反閘(NOT gate)串接而成。
在感測週期時，資料線DL會連接至記憶胞並且接收記憶胞電流Icell。當資料線DL上的記憶胞電流Icell大於參考電流IREF時，判斷電壓VJUDGE會被下拉(pull down)至接地電壓GND，因此判斷元件130輸出第一邏輯準位(例如邏輯低準位)的輸出資料Dout，代表記憶胞為開啟狀態(on state)。反之，當資料線DL上的記憶胞電流Icell小於參考電流IREF時，判斷電壓VJUDGE會被上拉(pull up)至供應電壓Vdd，因此判斷元件130輸出第二邏輯準位(例如邏輯高準位)的輸出資料Dout，代表記憶胞為關閉狀態(off state)。
由以上的說明可知，感測元件100可根據記憶胞產生的記憶胞電流Icell來判斷該記憶胞的儲存狀態。
然而，習知感測元件100有其缺陷。如上所述，感測元件100的運算放大器120連接至資料線DL。由於運算放大器120連接成一負回授放大器(negative feedback amplifier)，放大器的高增益(high gain)也會將雜訊放大，並影響判斷節點s的判斷電壓VJUDGE。舉例來說，放大器將接地端雜訊(ground noise)放大，造成判斷節點s的判斷電壓VJUDGE不穩定，使得判斷元件130誤判。
本發明係有關於一種運用於非揮發性記憶體的一感測元件，該非揮發性記憶體包括一記憶胞，於一感測週期時，該記憶胞連接至一資料線，該感測元件包括：一第一電流源，該第一電流源連接於一供應電壓與一第一節點之間，該第一電流源產生一參考電流；一第一電流鏡，該第一電流鏡的一輸入端連接至該第一節點，該電流鏡的一鏡射端連接至一第二節點，且該第二節點連接至該資料線；一第一開關，該第一開關的一第一端連接至該第二節點，該第一開關的一控制端接收一反相重置脈波；一第二開關，該第二開關的一第一端連接至該第二節點，該第二開關的一第二端接收一接地電壓，該第二開關的一控制端接收一重置脈波；一第一電晶體，該第一電晶體的一汲極連接至一第三節點，該第一電晶體的一源極連接至該第一開關的一第二端，該第一電晶體的一閘極接收一箝位電壓；一第二電流鏡，該第二電流鏡的一輸入端連接至該第三節點，該第二電流鏡的一鏡射端連接至一第四節點；一第三電流鏡，該第三電流鏡的一輸入端連接至該第四節點，該第三電流鏡的一鏡射端連接至一判 斷節點；一第二電流源，該第二電流源連接於該供應電壓與該判斷節點之間，該第二電流源產生一判斷電流；以及，一判斷元件，該判斷元件的一輸入端連接至判斷節點，該判斷元件的一輸出端產生一輸出資料。
本發明係有關於一種運用於非揮發性記憶體的一感測元件，該非揮發性記憶體包括一記憶胞，於一感測週期時，該記憶胞連接至一資料線並產生一記憶胞電流至一第一節點，該感測元件包括：一參考電路，連接至該第一節點，且該參考電路提供一參考電流；一第一開關，該第一開關的一第一端連接至該第一節點，該第一開關的一控制端接收一反相重置脈波；一第二開關，該第二開關的一第一端連接至該第一節點，該第二開關的一第二端接收一接地電壓，該第二開關的一控制端接收一重置脈波，其中該重置脈波與該反相重置脈波為互補的關係；一感測電路，連接於該第一開關的一第二端與一第二節點之間，該感測電路根據該記憶胞電流與該參考電流的差異來產生一第一感測電流；一判斷電路，連接至該第二節點，該判斷電路接收該第一感測電流，並根據該第一感測電流來產生一輸出資料；其中，當該記憶胞的一記憶胞電流大於該參考電流時，該第一感測電流實質上等於零，且該輸出資料為一第一邏輯準位；其中，當該記憶胞的一記憶胞電流小於該參考電流時，該第一感測電流大於零，且該輸出資料為一第二邏輯準位。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
100,200,300:感測元件
110,210,310,350,412,422:電流源
120,414,424:運算放大器
130,230,360:判斷元件
132,134,362,364:邏輯緩衝器
232:比較器
320,330,340:電流鏡
370:參考電路
380:感測電路
390:判斷電路
410,420:電壓箝位電路
600:重置脈波產生器
610:延遲調整電路
612:字元線驅動器
620:字元線負載
630:組合邏輯電路
631~63n:組合邏輯元件
第1圖為習知感測元件示意圖；第2圖為本發明感測元件的第一實施例；第3圖為本發明感測元件的第二實施例；第4A圖至第4C圖為本發明第二實施例感測元件於感測週期的運作示意圖；第4D圖與第4E圖為本發明第二實施例感測元件於感測週期的相關信號示意圖；第5A圖為運用於本發明第二實施例感測元件中電壓箝位電路的第一個範例；第5B圖為運用於本發明第二實施例感測元件中電壓箝位電路的第二個範例；以及第6A圖與第6B圖為運用於第二實施例感測元件的重置脈波產生器及其相關信號示意圖。
請參照第2圖，其所繪示為本發明感測元件的第一實施例。感測元件200可運用於非揮發性記憶體(未繪示)。感測元件200包括電晶體M1、電晶體M2、電晶體M3、電流源210、開關SW與判斷元件230。
電晶體M1的源極連接至資料線(data line，DL)以接收記憶胞輸出的記憶胞電流Icell，電晶體M1的閘極接收一箝位電壓(clamping voltage)VCLP，電晶體M1的汲極連接至一判斷節點s。在感測週期時，記憶胞連接至資料線DL，且資料線電壓VDL為(VCLP-VT)。其中，VT為電晶體M1的臨限電壓(threshold voltage)。
電流源210連接於供應電壓Vdd與節點a之間，電流源210可產生一參考電流IREF。再者，電晶體M2與電晶體M3組成一電流鏡(current mirror)，電晶體M2的汲極連接至判斷節點s，電晶體M2的閘極連接至節點a，電晶體M2的源極接收接地電壓GND。電晶體M3的汲極連接至節點a，電晶體M3的閘極連接至節點a，電晶體M3的源極接收接地電壓GND。
開關SW的第一端連接至判斷節點s，開關SW的第二端接收接地電壓GND，開關SW的控制端接收一重置脈波(reset pulse)Rst。
再者，判斷元件230的輸入端連接至判斷節點s用以接收判斷節點上的判斷電壓VJUDGE，判斷元件230的輸出端產生輸出資料Dout。舉例來說，判斷元件230包括一比較器232。比較器232的第一輸入端連接至判斷節點s以接收判斷電壓VJUDGE，比較器232的第二輸入端接收一比較電壓VCMP，比較器232的輸出端產生輸出資料Dout。其中，比較電壓VCMP大於接地電壓GND，且比較電壓VCMP小於供應電壓Vdd。
在感測週期初期，開關SW接收重置脈波Rst使得開關SW成為閉合狀態(closed state)，判斷節點s上的判斷電壓VJUDGE被放電(discharge)至接地電壓GND。於重置脈波Rst之後，開關SW成為打開狀態(opened state)，判斷節點s上的判斷電壓VJUDGE根據記憶胞電流Icell大小來變化，使得判斷元件230根據判斷電壓VJUDGE來判斷該記憶胞的儲存狀態。
舉例來說，當資料線DL上的記憶胞電流Icell大於參考電流IREF時，判斷電壓VJUDGE會被充電至高電壓(higher voltage)，例如供應電壓Vdd。由於供應電壓Vdd大於判斷電壓VCMP，因此判斷元件230輸出第一邏輯準位(例如邏輯低準位)的輸出資料Dout，代表記憶胞為開啟狀態(on state)。反之，當資料線DL 上的記憶胞電流Icell小於參考電流IREF時，判斷電壓VJUDGE維持在接地電壓GND，因此判斷元件230輸出第二邏輯準位(例如邏輯高準位)的輸出資料Dout，代表記憶胞為關閉狀態(off state)。
當然，本發明不限訂於利用比較器232來組成判斷元件230。判斷元件230也可以由邏輯緩衝器(logic buffer)來取代比較器232。舉例來說，由二個反閘(NOT gate)串接成邏輯緩衝器，邏輯緩衝器的輸入端連接至判斷節點s，邏輯緩衝器的輸出端產生輸出資料Dout。因此，在感測週期時，可根據判斷元件230的輸出資料Dout來判斷記憶胞為開啟狀態或者關閉狀態。
本發明第一實施例感測元件200中已經沒有運算放大器，所以感測元件200對雜訊比較不敏感(be insensitive to noise)。然而，由於電晶體M1連接於資料線DL與判斷節點s之間，所以電晶體M1的閘-源電壓(gate-source voltage)Vgs會影響感測元件200的讀取速度(read speed)。舉例來說，假設閘-源電壓Vgs為-1V。於感測週期時，箝位電壓VCLP為最低的接地電壓GND，則資料線電壓VDL為1V，亦即VDL=VCLP-Vgs=[0V-(-1V)]=1V。而1V的資料線電壓VDL過高，會影響感測元件200的讀取速度(read speed)。另外，重置脈波(reset pulse)Rst的脈波寬度變化(variation)也會影響判感測元件200的輸出資料Dout。
請參照第3圖，其所繪示為本發明感測元件的第二實施例。感測元件300包括參考電路(reference circuit)370、二個開關SW1與SW2、感測電路(sensing circuit)380以及判斷電路(judging circuit)390。
資料線DL連接至節點b，用以接收非揮發性記憶體中記憶胞產生的記憶胞電流Icell。參考電路370連接至節點b，且參考電路370可提供參考電流IREF2至節點b。
開關SW1的第一端連接至節點b，開關SW1的第二端連接至感測電路380，開關SW1的控制端接收一反相重置脈衝Rstb。開關SW2的第一端連接至節點b，開關SW2的第二端接收接地電壓GND，開關SW2的控制端接收一重置脈衝Rst。其中，重置脈波Rst與反相重置脈波Rstb為互補的關係(complementary)。
感測電路380連接於開關SW1的第二端與節點d之間。感測電路380可根據記憶胞電流Icell與參考電流IREF2的差異來產生感測電流ISEN_b。
判斷電路390連接至節點d。判斷電路390接收感測電流(sensed current)ISEN_b，並可根據感測電流ISEN_b來產生輸出資料Dout。
根據本發明的第二實施例，當記憶胞電流Icell大於參考電流IEF2時，感測電流ISEN_b實質上等於零(substantially equal to zero)，且輸出資料Dout為第一邏輯準位。另外，當記憶胞電流Icell小於參考電流IEF2時，感測電流ISEN_b大於零，且輸出資料Dout為第二邏輯準位。
參考電路370包括電流源310與電流鏡370。電流鏡320的輸入端(input terminal)連接至節點a，電流鏡320的鏡射端(mirroring terminal)連接至節點b。電流源310連接於供應電壓Vdd與節點a之間，電流源310產生參考電流IREF1，使得電流鏡320的輸入端接收參考電流IREF1，並使得電流鏡320的鏡射端產生參考電流IREF2。
電流鏡320包括電晶體M2、M3。電晶體M2的汲極連接至節點a，電晶體M2的閘極連接至節點a，電晶體M2的源極接收接地電壓GND。電晶體M3的汲極連接至節點b，電晶體M3的閘極連接至節點a，電晶體M3的源極接收接地電壓GND。在一實施例中，電晶體M2、M3有相同的尺寸，使得電流鏡320輸入端上接收的參考電流IREF1與鏡射端上流過的參考電流IREF2大小相同，其中參考電 流IREF2由節點b流向電晶體M3。當然，在其他實施例中，電晶體M2、M3也可以有不相同的尺寸，使得電流鏡320輸入端接收的參考電流IREF1與鏡射端上流過的參考電流IREF2有特定的比例關係。
感測電路380包括電流鏡330與電晶體M1。電晶體M1係作為箝位電晶體(clamping transistor)。電晶體M1的汲極連接至節點c，電晶體M1的閘極接收一箝位電壓VCLP，電晶體M1的源極連接至開關SW1的第二端。其中，電晶體M1的源極可接收感測電流ISEN_a。再者，箝位電壓VCLP是由電壓箝位電路(voltage clamping circuit)所產生。詳細的電壓箝位電路會揭露於第5A圖與第5B圖。
電流鏡330的輸入端(input terminal)連接至節點c，用以接收感測電流ISEN_a。電流鏡330的鏡射端(mirroring terminal)連接至節點d，用以產生感測電流ISEN_b。其中，電流鏡330包括電晶體M4、M5。電晶體M4的汲極連接至節點c，電晶體M4的閘極連接至節點c，電晶體M4的源極接收供應電壓Vdd。電晶體M5的汲極連接至節點d，電晶體M5的閘極連接至節點c，電晶體M5的源極接收供應電壓Vdd。在一實施例中，電晶體M4、M5有相同的尺寸，使得電流鏡330輸入端上流過的感測電流ISEN_a與鏡射端上流過的感測電流ISEN_b大小相同。當然，於其他實施例中，電晶體M4、M5也可以有不相同的尺寸，使得電流鏡330輸入端流過的感測電流ISEN_a與鏡射端上流過的感測電流ISEN_b有特定的比例關係。
判斷電路390包括電流鏡340、電流源350與判斷元件360。電流鏡340的輸入端(input terminal)連接至節點d，用以接收感測電流ISEN_b。電流鏡340的鏡射端(mirroring terminal)連接至判斷節點s，用以產生感測電流ISEN_c。電流源350連接於供應電壓Vdd與判斷節點s之間，且電流源350產生判斷電流IJUDGE。
電流鏡340包括電晶體M6、M7。電晶體M6的汲極連接至節點d，電晶體M6的閘極連接至節點d，電晶體M6的源極接收接地電壓GND。電晶體M7的汲極連接至判斷節點s，電晶體M7的閘極連接至節點d，電晶體M7的源極接收接地電壓GND。在一實施例中，電晶體M6、M7有相同的尺寸，使得電流鏡340輸入端上接收的感測電流ISEN_b與鏡射端上流過的感測電流ISEN_c大小相同。當然，在其他實施例中，電晶體M6、M7也可以有不相同的尺寸，使得電流鏡340輸入端上接收的感測電流ISEN_b與鏡射端上流過的感測電流ISEN_c有特定的比例關係。
判斷元件360的輸入端連接至判斷節點s用以接收判斷節點上的判斷電壓VJUDGE，判斷元件360的輸出端產生輸出資料Dout。舉例來說，判斷元件360包括邏輯緩衝器362、364，串接於判斷元件360的輸入端與輸出端之間。
請參照第4A圖至第4C圖，其所繪示為本發明第二實施例感測元件於感測週期(sense cycle)的運作示意圖。第4D圖與第4E圖為本發明第二實施例感測元件於感測週期(sense cycle)的相關信號示意圖。
根據本發明的實施例，當連接至資料線DL的記憶胞為關閉狀態(off state)時，則感測元件300的運作如第4A圖、第4B圖與第4D圖所示。基本上，一個感測週期(sense cycle)包括一重置階段(reset phase)P1、一預充電階段(pre-charge phase)P2以及感測階段(sense phase)P3。
首先，如第4A圖與第4D圖所示，在感測週期初期，時間點ta至時間點tb之間為感測週期的重置階段P1，開關SW2接收重置脈波Rst使得開關SW2成為閉合狀態(closed state)，開關SW1接收反相重置脈波Rstb使得開關SW1成為打 開狀態(opened state)。因此，資料線電壓VDL被重置(reset)到接地電壓GND，亦即VDL=0V。
如第4B圖與第4D圖所示，時間點tb至時間點tc之間為感測週期的預充電週期P2。重置脈波Rst的信號下降，使得開關SW2成為打開狀態(opened state)，且開關SW1成為閉合狀態。由於連接至資料線DL上的記憶胞為關閉狀態(off state)，所以記憶胞電流Icell非常小，幾乎為零(Icell=0)。再者，由於參考電路320產生參考電流IREF2，所以電晶體M1開啟，並使得電晶體M1產生的感測電流ISEN_a等於參考電流IREF2，而資料線DL會被預充電至電壓(VCLP-Vgs1)。其中，電壓Vgs1即為電晶體M1產生感測電流ISEN_a的閘-源電壓(gate-source voltage)。也就是說，當預充電週期P2結束時，節點b上所需要的目標電壓可以利用箝位電壓VCLP來調整。
如第4B圖與第4D圖所示，時間點tc至時間點td之間為感測週期的感測階段P3。由於記憶胞的儲存狀態為關閉狀態(off state)，所以資料線DL上的記憶胞電流Icell很小，幾乎為零(Icell=0)。因此，在時間點tc至時間點td之間的感測階段P3，感測電流ISEN_a等於參考電流IREF2，並使得資料線DL上的電壓不變，維持在電壓(VCLP-Vgs1)。
另外，根據感測電流ISEN_a，電流鏡330的鏡射端會產生感測電流ISEN_b流至節點d，並輸入電流鏡340的輸入端。而電流鏡340則根據接收的感測電流ISEN_b來產生感測電流ISEN_c，並由電流鏡340的鏡射端輸出感測電流ISEN_c至判斷節點s。在電流鏡340的鏡射端，由於感測電流ISEN_c大於判斷電流IJUDGE，將使得判斷節點s上的電壓被下拉至接地電壓GND。也就是說，判斷電壓VJUDGE為 0V。因此，在感測階段P3，判斷元件360可輸出第一邏輯準位(例如邏輯低準位“Lo”)的輸出資料Dout，代表記憶胞為關閉狀態(off state)。
當連接至資料線DL的記憶胞為開啟狀態(on state)時，則感測元件300的運作如第4A圖、第4C圖與第4E圖所示。基本上，在第4A圖與第4E圖中，在重置階段P1的信號相同於第4A圖與第4D圖，此處不再贅述。
如第4C圖與第4E圖所示，時間點tb至時間點tc之間為感測週期的預充電週期P2。重置脈波Rst的信號下降，使得開關SW2成為打開狀態(opened state)，且開關SW1成為閉合狀態。由於連接至資料線DL上的記憶胞為開啟狀態(on state)，所以記憶胞電流Icell大於參考電流IREF2。因此，感測電流ISEN_a等於0，電晶體M1關閉，使得資料線DL被預充電至電壓(VCLP-VT)。其中，電壓為電晶體M1的臨限電壓(threshold voltage)。舉例來說，電晶體M1的臨限電壓(threshold voltage)VT為0.7V。
如第4C圖與第4D圖所示，時間點tc至時間點td之間為感測週期的感測階段P3。由於記憶胞的儲存狀態為開啟狀態(on state)，所以資料線DL上的記憶胞電流Icell大於參考電流IREF2。因此，在時間點tc至時間點td之間的感測階段P3，資料線DL上節點b的電壓會被充電，並由電壓(VCLP-VT)開始上升。也就是說，資料線電壓VDL會大於電壓(VCLP-VT)，亦即VDL>(VCLP-VT)。而電晶體M1持續關閉，所以無法產生感測電流ISEN_a，使得感測電流ISEN_a實質上等於零。
另外，由於感測電流ISEN_a等於零，電流鏡330的鏡射端所產生的感測電流ISEN_b也為0。同理，電流鏡340則根據接收的感測電流ISEN_b所產生的感測電流ISEN_c也為0。因此，判斷節點s上的電壓被上拉至供應電壓Vdd，判斷元件 360可輸出第二邏輯準位(例如邏輯低準位“Hi”)的輸出資料Dout，代表記憶胞為開啟狀態(on state)。
在以上的說明中，是假設電晶體M2、M3、M4、M5、M6與M7具有相同的尺寸。參考電流IREF1與參考電流IREF2大小相同。感測電流ISEN_a、感測電流ISEN_b與感測電流ISEN_c大小相同。電流源350產生的判斷電流IJUDGE小於電流源310產生的參考電流IREF1。
當然，在其他實施例中，可以任意地修改電流鏡320、330、340中電晶體具有不同的尺寸。此時，參考電流IREF1與參考電流IREF2之間會有其他的比例關係。感測電流ISEN_a、感測電流ISEN_b與感測電流ISEN_c之間會有另外的比例關係。而判斷電流IJUDGE與參考電流IREF1之間的大小關係也可以對應地的修正。
由以上的說明可知，本發明第二實施例感測元件300並未包含運算放大器，所以感測元件300對雜訊比較不敏感。另外，在感測元件300中，可利用箝位電壓VCLP來決定資料線DL上的初始資料線電壓VDL，所以可以有效地降低初始資料線電壓VDL。再者，由於記憶胞電流Icell只要高於電流源310產生的參考電流IREF1，記憶胞的儲存狀態就會被判斷為開啟狀態。所以可以根據實際的需要來靈活調整參考電流IREF1，並改善開啟狀態的感應邊限(sensing margin)。再者，於其他的實施例中，調整電流鏡330、340中電晶體的尺寸可以適當地縮放(scaled)感應電流ISEN_b。另外，調整電流鏡320中電晶體的尺寸，也可以改善感應邊限(sensing margin)的變化。
請參照第5A圖，其所繪示為運用於本發明第二實施例感測元件中電壓箝位電路的第一個範例。電壓箝位電路410提供箝位電壓VCLP至感測元件 300中電晶體M1的閘極。如第5A圖所示，電壓箝位電路410包括一電流源412、電晶體Ma與運算放大器414。
電流源412連接於供應電壓Vdd與節點e之間，電流源412可產生一偏壓電流(bias current)IBIAS1。電晶體Ma的汲極連接至節點e，電晶體Ma的閘極連接至運算放大器414輸出端，電晶體Ma的源極接收接地電壓GND。再者，運算放大器414的第一輸入端接收一控制電壓Vctrl，運算放大器414的第二輸入端連接至節點e。因此，當電壓箝位電路410正常運作時，節點e上的電壓等於控制電壓Vcrtrl。也就是說，電壓箝位電路410輸出的箝位電壓VCLP等於控制電壓Vctrl。
由於電壓箝位電路410連接至感測元件300中電晶體M1的閘極，當控制電壓Vctrl為1V時，箝位電壓VCLP也為1V。
請參照第5B圖，其所繪示為運用於本發明第二實施例感測元件中電壓箝位電路的第二個範例。電壓箝位電路420提供箝位電壓VCLP至感測元件300中電晶體M1的閘極。如第5B圖所示，電壓箝位電路420包括一電流源422、電晶體Mb、電晶體Mc與運算放大器424。
電流源422連接於供應電壓Vdd與節點f之間，電流源422可產生一偏壓電流(bias current)IBIAS2。電晶體Mb的汲極連接至節點f，電晶體Mb的閘極連接至節點f，電晶體Mb的源極連接至感測元件300中電晶體M1的閘極，且電晶體Mb的源極連接至節點g。因此，電晶體Mb為二極體式連接的電晶體(diode connected transistor)。電晶體Mc的汲極連接至節點g，電晶體Mc的閘極連接至運算放大器424輸出端，電晶體Mc的源極接收接地電壓GND。再者，運算放大器424的第一輸入端接收一控制電壓Vctrl，運算放大器424的第二輸入端連接至節點g。因此，當電壓箝位電路420正常運作時，節點g上的電壓會等於控制電壓 Vctrl。而電晶體Mb閘極上的電壓會等於控制電壓Vcrtrl加上電晶體Mb的閘-源電壓Vgsb。也就是說，電壓箝位電路410輸出的箝位電壓VCLP等於控制電壓Vctrl加上閘-源電壓Vgsb，亦即VCLP=Vctrl+Vgsb。
舉例來說，設計感應元件300中電晶體M1與電晶體Mb有相同的尺寸，並設定參考電流IREF2相同於偏壓電流IBIAS2，則可消除閘-源電壓的變化。在感測元件300中，資料線電壓VDL等於箝位電壓VCLP減去電晶體M1的閘-源電壓Vgs1。也就是說，VDL=(VCLP-Vgs1)=(Vctrl+Vgsb)-Vgs1=Vctrl，亦即資料線電壓VDL會等於控制電壓Vctrl。舉例來說，假設控制電壓Vctrl為0.3V，電晶體Mb的閘-源電壓Vgsb為0.7V，電晶體M1的閘-源電壓Vgs1為0.7V，則箝位電壓VCLP即為1V，資料線電壓VDL即可被準確地預充電至0.3V。
另外，本發明第二實施例的感測元件300係利用邏輯緩衝器362、364來組成判斷元件360。當然，本發明並不限定於此。第二實施例的判斷元件360也可以由第一實施例的判斷元件230來取代，亦即利用比較器232來組成判斷元件。
類似地，本發明也未限定第3圖中電流鏡320、330、340的架構，在此領域的技術人員可以利用其他的功能類似的電流鏡來實現本發明的感測元件。
一般來說，由於重置脈波(reset pulse)的脈波寬度變化(variation)會影響感測元件300的感測時間以及判斷結果。為了改善感測元件300的判斷結果，本發明揭露重置脈波產生器(reset pulse generator)。當然，本發明並不限定重置脈波產生器的電路結構，在此領域的技術人員可以利用其他的電路來實現重置脈波產生器。
眾所周知，在SSD至少包括記憶胞陣列(memory cell array)與感測模組(sensing module)。感測模組中包括多個感測元件，這些感測元件連接至記憶胞陣列中對應的多條資料線，用以在一個感測週期判斷出對應記憶胞的儲存狀態。舉例來說，感測模組中包括16個感測元件，連接至記憶胞陣列中對應的16條資料線。因此，在一個感測週期，感測模組可以產生16個輸出資料對應於16個記憶胞的儲存狀態。
請參照第6A圖與第6B圖，其所繪示為運用於第二實施例感測元件的重置脈波產生器及其相關信號示意圖。重置脈波產生器600包括一延遲調整電路610、一字元線驅動器(word line driver)612、一字元線負載(word line load)620與一組合邏輯電路(combinational logic circuit)630。
延遲調整電路610接收時脈信號CK與一調整信號T。字元線驅動器612連接至延遲調整電路610的輸出端，字元線驅動器612產生一延遲時脈信號CKD至字元線負載620。字元線負載620產生多個負載信號(loading signal)D1~Dn。組合邏輯電路630接收多個負載信號D1~Dn與時脈信號CK，並產生多個脈波信號Φ1~Φn。在感測元件300中，開關SW2的控制端接收多個脈波信號Φ1~Φn其中之一，並作為重置脈衝Rst。
字元線負載620包括n個串接的負載元件(loading device)621~62n。舉例來說，n等於1024。第一個負載元件621接收延遲時脈CKD。每個負載元件621~62n產生對應的負載信號D1~Dn。其中，每一個負載元件可將輸入信號延遲一固定的相位差後成為輸出信號。舉例來說，負載元件622接收負載信號D1並產生負載信號D2，負載信號D2落後(lag)負載信號D1一固定相位差。
組合邏輯電路630包括n個組合邏輯元件(combinational logic device)631~63n。每一個組合邏輯元件631~63n的第一端接收時脈信號CK，每一個組合邏輯元件631~63n的第二端接收對應的負載信號D1~Dn，每一個組合邏輯元件631~63n的輸出端產生脈波信號Φ1~Φn。再者，組合邏輯元件631~63n的結構相同。以組合邏輯元件631為例，其包括一及閘與一反閘。及閘的第一輸入端接收時脈信號CK，反閘輸入端接收負載信號D1，反閘輸出端連接至及閘的第二輸入端，及閘輸出端產生脈波信號Φ1。
根據本發明的實施例，感測模組接收重置脈波產生器600所產生脈波信號Φ1~Φn中的一部分。舉例來說，n與k為正整數，n大於等於k。感測模組中包括k個感測元件，每個感測元件的結構類似於第3圖。而k個感測元件則接收k個脈波信號Φ1~Φk來作為對應的重置信號Rst。
也就是說，第一個感測元件則接收脈波信號Φ1來作為重置信號Rst。第二個感測元件則接收脈波信號Φ2來作為重置信號Rst。依此類推，第k個感測元件則接收脈波信號Φk來作為重置信號Rst。
如第6B圖所示，時脈信號CK一個週期即為一個感測週期(sense cycle)。再者，調整信號T控制延遲調整電路610，使得時脈信號CK與延遲時脈CKD之間相差t1的延遲時間。另外，延遲時脈CKD與負載信號Dk之間相差t2的延遲時間。舉例來說，感測模組中，第k個感測元件接收脈波信號Φk來作為重置信號Rst，則重置信號Rst的脈波寬度(pulse width)W即為(t1+t2)。因此，具有最佳脈波寬度的重置脈波Rst即可運用於感測模組的第k個感測元件。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神 和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
300:感測元件
310,350:電流源
320,330,340:電流鏡
360:判斷元件
362,364:邏輯緩衝器
370:參考電路
380:感測電路
390:判斷電路

Claims (18)

  1. 一種運用於非揮發性記憶體的一感測元件，該非揮發性記憶體包括一記憶胞，於一感測週期時，該記憶胞連接至一資料線，該感測元件包括：一第一電流源，該第一電流源連接於一供應電壓與一第一節點之間，該第一電流源產生一參考電流；一第一電流鏡，該第一電流鏡的一輸入端連接至該第一節點，該電流鏡的一鏡射端連接至一第二節點，且該第二節點連接至該資料線；一第一開關，該第一開關的一第一端連接至該第二節點，該第一開關的一控制端接收一反相重置脈波；一第二開關，該第二開關的一第一端連接至該第二節點，該第二開關的一第二端接收一接地電壓，該第二開關的一控制端接收一重置脈波；一第一電晶體，該第一電晶體的一汲極連接至一第三節點，該第一電晶體的一源極連接至該第一開關的一第二端，該第一電晶體的一閘極接收一箝位電壓；其中，當該記憶胞的一記憶胞電流小於該參考電流時，該第一電晶體開啟；以及，當該記憶胞的該記憶胞電流大於該參考電流時，該第一電晶體關閉；一第二電流鏡，該第二電流鏡的一輸入端連接至該第三節點，該第二電流鏡的一鏡射端連接至一第四節點；一第三電流鏡，該第三電流鏡的一輸入端連接至該第四節點，該第三電流鏡的一鏡射端連接至一判斷節點；一第二電流源，該第二電流源連接於該供應電壓與該判斷節點之間，該第二電流源產生一判斷電流；以及 一判斷元件，該判斷元件的一輸入端連接至判斷節點，該判斷元件的一輸出端產生一輸出資料。
  2. 如請求項1所述之感測元件，其中該第一電流鏡包括：一第二電晶體，該第二電晶體的一汲極連接至該第一節點，該第二電晶體的一閘極連接至該第一節點，該第二電晶體的一源極接收該接地電壓；以及一第三電晶體，該第三電晶體的一汲極連接至該第二節點，該第三電晶體的一閘極連接至該第一節點，該第三電晶體的一源極接收該接地電壓。
  3. 如請求項1所述之感測元件，其中該第二電流鏡包括：一第二電晶體，該第二電晶體的一汲極連接至該第三節點，該第二電晶體的一閘極連接至該第三節點，該第二電晶體的一源極接收該供應電壓；以及一第三電晶體，該第三電晶體的一汲極連接至該第四節點，該第三電晶體的一閘極連接至該第三節點，該第三電晶體的一源極接收該供應電壓。
  4. 如請求項1所述之感測元件，其中該第三電流鏡包括：一第二電晶體，該第二電晶體的一汲極連接至該第四節點，該第二電晶體的一閘極連接至該第四節點，該第二電晶體的一源極接收該接地電壓；以及一第三電晶體，該第三電晶體的一汲極連接至該判斷節點，該第三電晶體的一閘極連接至該第四節點，該第三電晶體的一源極接收該接地電壓。
  5. 如請求項1所述之感測元件，其中該判斷元件包括：一比較器，該比較器的一第一輸入端連接至該判斷節點，該比較器的一第二輸入端接收一比較電壓，該比較器的一輸出端產生該輸出資料，其中該比較電壓大於該接地電壓，且該比較電壓小於該供應電壓。
  6. 如請求項1所述之感測元件，更包括一電壓箝位電路，包括： 一第三電流源，該第三電流源連接於該供應電壓與一第五節點之間，該第三電流源產生一偏壓電流，且該第五節點的電壓為該箝位電壓；一第二電晶體，該第二電晶體的一汲極連接至該第五節點，該第二電晶體的一源極接收該接地電壓；以及一運算放大器，該運算放大器的一第一輸入端接收一控制電壓，該運算放大器的一第二輸入端連接至該第五節點，該運算放大器的一輸出端連接至該第二電晶體的一閘極。
  7. 如請求項1所述之感測元件，更包括一電壓箝位電路，包括：一第三電流源，該第三電流源連接於該供應電壓與一第五節點之間，該第三電流源產生一偏壓電流，且該第五節點的電壓為該箝位電壓；一第二電晶體，該第二電晶體的一汲極連接至該第五節點，該第二電晶體的一閘極連接至該第五節點，該第二電晶體的一源極接收一第六節點；一第三電晶體，該第三電晶體的一汲極連接至該第六節點，該第三電晶體的一源極接收該接地電壓；以及一運算放大器，該運算放大器的一第一輸入端接收一控制電壓，該運算放大器的一第二輸入端連接至該第六節點，該運算放大器的一輸出端連接至該第三電晶體的一閘極。
  8. 如請求項1所述之感測元件，更包括一重置脈波產生器，且該重置脈波產生器包括：一延遲調整電路，該延遲調整電路接收一時脈信號與一調整信號；一字元線驅動器，連接至該延遲調整電路的一輸出端，且該字元線驅動器產生一延遲時脈信號； 一字元線負載，該字元線負載接收該延遲時脈信號，並產生多個負載信號；以及一組合邏輯電路，接收該時脈信號以及該些負載信號，並產生多個脈波信號；其中，該第二開關的該控制端接收該些脈波信號的其中之一，並作為該重置脈波。
  9. 如請求項1所述之感測元件，其中當該第一電晶體開啟時，該判斷節點的一判斷電壓被下拉，該判斷元件產生一第一邏輯準位的該輸出資料，代表該記憶胞為一關閉狀態。
  10. 如請求項9所述之感測元件，其中當該第一電晶體關閉時，該判斷節點的該判斷電壓被上拉，該判斷元件產生一第二邏輯準位的該輸出資料，代表該記憶胞為一開啟狀態。
  11. 一種運用於非揮發性記憶體的一感測元件，該非揮發性記憶體包括一記憶胞，於一感測週期時，該記憶胞連接至一資料線並產生一記憶胞電流至一第一節點，該感測元件包括：一參考電路，連接至該第一節點，且該參考電路提供一參考電流；一第一開關，該第一開關的一第一端連接至該第一節點，該第一開關的一控制端接收一反相重置脈波；一第二開關，該第二開關的一第一端連接至該第一節點，該第二開關的一第二端接收一接地電壓，該第二開關的一控制端接收一重置脈波，其中該重置脈波與該反相重置脈波為互補的關係；一感測電路，連接於該第一開關的一第二端與一第二節點之間，該感測電路根據該記憶胞電流與該參考電流的差異來產生一第一感測電流；其中該感測電 路包括一箝位電晶體連接至該第一開關的該第二端，且該箝位電晶體的一閘極接收一箝位電壓；當該記憶胞的該記憶胞電流小於該參考電流時，該箝位電晶體開啟；以及，當該記憶胞的該記憶胞電流大於該參考電流時，該箝位電晶體關閉；以及一判斷電路，連接至該第二節點，該判斷電路接收該第一感測電流，並根據該第一感測電流來產生一輸出資料；其中，當該記憶胞的一記憶胞電流大於該參考電流時，該第一感測電流實質上等於零，且該輸出資料為一第一邏輯準位；其中，當該記憶胞的一記憶胞電流小於該參考電流時，該第一感測電流大於零，且該輸出資料為一第二邏輯準位。
  12. 如請求項11所述之感測元件，其中於該感測週期的一重置階段，該第一開關為一打開狀態，該第二開關為一閉合狀態，該第一節點的一電壓被設定為等於該接地電壓。
  13. 如請求項11所述之感測元件，其中，於該感測週期的一預充電階段，該第一開關為一閉合狀態，該第二開關為一打開狀態，該第一節點被預充電至一初始電壓，且該初始電壓小於該箝位電壓。
  14. 如請求項13所述之感測元件，其中於該感測週期中該預充電階段之後的一感測階段，當該箝位電晶體關閉時，該第一節點的一電壓大於該初始電壓，且該輸出資料指示該記憶胞為一開啟狀態。
  15. 如請求項13所述之感測元件，其中於該感測週期中該預充電階段之後的一感測階段，當該箝位電晶體開啟時，且該輸出資料指示該記憶胞為一關閉狀態。
  16. 如請求項11所述之感測元件，其中於該感測週期的一感測階段，當該記憶胞電流小於該參考電流時，該記憶胞電流幾乎為零，該第一感測電流等於該參考電流，該輸出資料指示該記憶胞為一關閉狀態。
  17. 如請求項16所述之感測元件，其中於該感測週期的該感測階段，當該記憶胞電流大於該參考電流時，該第一感測電流等於零，該輸出資料指示該記憶胞為一開啟狀態。
  18. 如請求項11所述之感測元件，其中該判斷電路接收一判斷電流，且該判斷電路根據該第一感測電流產生一第二感測電流；其中，當該第二感測電流大於該判斷電流時，該輸出資料為該第二邏輯準位；且當該第二感測電流小於該判斷電流時，該輸出資料為該第一邏輯準位。
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