JP3968152B2

JP3968152B2 - 不揮発性メモリセルの読み取り基準信号を生成する方法および回路

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Publication number: JP3968152B2
Application number: JP16155797A
Authority: JP
Inventors: ジョヴァンニ・カンパールド; リノ・ミケローニ; マルコ・マッカロッネ
Original assignee: SGS Thomson Microelectronics SRL
Current assignee: STMicroelectronics SRL
Priority date: 1996-06-18
Filing date: 1997-06-18
Publication date: 2007-08-29
Anticipated expiration: 2017-06-18
Also published as: DE69629668T2; EP0814482A1; JPH1097795A; DE69629668D1; EP0814482B1

Description

【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリセルの読み取り基準信号を生成する方法および回路に関する。
【０００２】
【従来の技術】
公知のように、不揮発性メモリとくにフラッシュメモリのセルを読み取るためには、読み取られるセルが接続されている行と列に適当なバイアスをかけてセルを流れる電流を検出する。セルが書き込まれていれば、そのしきい値電圧が読み取り電圧より高く、セルは電流を通さない。セルが消去されていれば、そのしきい値電圧は読み取り電圧より低く、セルは電流を通す。また、読み取られて消去されたセルは、セルの中の電流を基準セルによって生成される基準電流と比較して判別される。この比較は、読み取られるセルと基準セルの電流を対応する電圧に変換するための電流／電圧コンバータと、二つの電圧を比較して論理出力信号を生成するセンスアンプとを有する読み取り回路によって行なわれ、信号の状態が比較の結果をあらわすことになる。
【０００３】
メモリアレーの正しい読み取り操作と信頼性のあるサイクル操作（マルチプル・サイクル操作）が確実に行なわれるようにするためには、セルのしきい値電圧の分布に一定の限界を設定する必要がある。より具体的にいえば、現在用いられている技術が要求するところでは、セルが最も消去されるにはしきい値電圧がゼロより大きく、セルの消去が最悪である場合のしきい値電圧は約２．５Ｖである。空になったセル（しきい値電圧がゼロ未満のセル）によって生じる読み取りエラーをなくす必要性から、下限は、必要値よりかなり高くなり、上限は、用いられた製造技術にもとづくセルのしきい値電圧の固有分布によってきまる。
【０００４】
読み取り電圧は、通常、電源電圧と一致するため、読み取りの問題は、電源電圧が低い場合（約２．５Ｖ）に生じる。電源電圧が低いと、十分に消去されないセルが生じ、それが電流をきわめて通しにくくし、書き込みが行なわれたものとみなされ、その結果読み取りエラーが生じる。
【０００５】
電源電圧（通常、２．５〜４Ｖの電源電圧）に対して広い範囲で作動することができアクセス時間が短い（＜１００ｎ秒）メモリに対する現在の需要を考慮すれば、関連する電源電圧の全範囲で高速で正しい読み取りを行なうことのできるセンスアンプが必要である。
【０００６】
十分に消去されていないセルの読み取り時間を妥当なものにするとの問題を解決するために、本願出願人は「低電源電圧不揮発性メモリのセル読み取り方法および回路」なる名称の別出願において、電流／電圧コンバータが標準的なコンバータとは逆に作動して、低電源電圧下（メモリセルが低電流を通す場合）で十分に消去されていないアレーセルにおいても高速で読み取ることができる方法を開示している。
【０００７】
【発明が解決しようとする課題】
しかし、書き込まれたセルを正しく判別するためには、上記の方法では、最大許容電源電圧に関して限界がある。
【０００８】
この問題を明確に理解するために、図１および２を用いて、上述した特許出願で開示された方法を説明する。
【０００９】
図１において、符号１で示す読み取り回路は、アレー分岐２および基準分岐３を有する。アレー分岐２は、読み取られるアレーセル４を含むが、このセルは、メモリアレー５の一部を形成してアレービット線６に接続されている。基準分岐３は、基準ビット線８に接続された基準セル７を含む。アレービット線６（ならびに図示しないがメモリアレー５の一部を形成する他のアレービット線）および基準ビット線８は、この説明では重要でないため詳細には図示しない公知のデコード、バイアスおよび等化回路１０を介して電流／電圧コンバータ９に接続されている。回路１０は、読み取られるアレーセル４のアレービット線６を選択し、該ビット線（および基準ビット線８）に適当なバイアスをかけてソフト読み取りなどスプリアスな読み取り現象を妨げ、また必要な場合にはセルの実際の読み取りに先立ってビット線６および８を等化する。
【００１０】
コンバータ９は、電流ミラー回路を形成し、また回路１０を介してアレービット線６および基準ビット線８に接続されたアレー負荷１２および基準負荷１３を有する。より具体的には、上述の特許出願の開示にもとづけば、アレー負荷１２は、ダイオード接続されたＰＭＯＳトランジスタを有し、基準負荷１３は、ＰＭＯＳトランジスタを有し、アレー負荷トランジスタ１２は、ＶCCで電源線１５に接続されたソース端末、ノード１６で回路１０に接続されたドレイン端末、基準負荷トランジスタ１３のゲート端末に接続されたゲート端末、およびＷ／Ｌ＝Ｋの幅／長さ比を有し、基準負荷トランジスタ１３は、電源線１５接続されたソース端末、ノード１７で回路１０に接続されたドレイン端末、およびＷ／Ｌ＝Ｎ＊Ｋの幅／長さ比を有する。ただし、Ｎは、乗法定数である。
【００１１】
ノード１６，１７は、センスアンプ１８の入力に接続されている。
【００１２】
図１の回路においては、ダイオード（低インピーダンス）素子が基準ビット線８ではなくてアレービット線６に接続されているため、トランジスタ１２および１３の幅／長さ比からみて、Ｉ／Ｖコンバータ９内の電流は、メモリセル４によってあたえられ、Ｎ倍に増幅されて基準分岐３へ供給され、該分岐で、基準セル７内を流れる電流と比較される。したがって、これによって、該アレーセルの消去が十分に行なわれず、また低い電源電圧のために少量の電流しか通さない場合でも、該アレーセルの読み取りが迅速に行なわれる。
【００１３】
図２は、図１の回路で、ドレイン端末のセル（アレーおよび基準セルの両者）に約１Ｖ（直線作動領域）のバイアスをかけ、また電源電圧ＶCCに対してアレーセル４のゲートとソース端末の間の電圧ＶGSを高めるためにブースト電圧ＶB を用いると仮定した場合に得られる電流／電圧特性を示す。
【００１４】
図２において、ＩR は、知られた固定のしきい値電圧ＶTRをもつ基準セルのＩ／Ｖ特性を示し、ＩTCは、最大許容しきい値電圧ＶTC（上述の明細書では２．５Ｖ）で最悪の消去状態であるアレーセルの特性を示し、ＩTCN は、特性ＩTCが図１の構成で増幅されたものを示し、ＩTCNBは、源電圧側へＶB だけシフトされ、したがって（ＶTC−ＶB ）というしきい値電圧を示すブートストラップ電圧ＶB が存在する場合の特性ＩTCN を示し、ＩTWは、最小許容しきい値電圧ＶTWで最も悪く書き込まれたアレーセルの特性を示し、ＩTWN は、特性ＩTWが図１の構成で増幅されたものを示し、ＩTWNBは、ブートストラップが存在ししきい値電圧が（ＶTW−ＶB ）である場合の特性ＩTWN を示す。
【００１５】
図２から明らかなように、特性ＩR とＩTCNBの交点が最小電源電圧Ｖ1 を決定し、特性ＩR とＩTWNBの交点が最大電源電圧Ｖ2 を決定する。すなわち、これらの下と上では、読み取り（それぞれ消去されたセルおよび書き込まれたセルの認識）ができない。
【００１６】
電圧Ｖ1 およびＶ2 は、以下のことを考慮して分析的に求めることができる。
【００１７】
ＩR ＝Ｇ＊（Ｖ−ＶTR）（１）
ＩTC ＝Ｇ＊（Ｖ−ＶTC）
ＩTCN ＝Ｎ＊ＩTC ＝Ｎ＊Ｇ＊（Ｖ−ＶTC）
ＩTW ＝Ｇ＊（Ｖ−ＶTW）
ＩTWN ＝Ｎ＊ＩTW ＝Ｎ＊Ｇ＊（Ｖ−ＶTW）
ＩTCNB ＝Ｎ＊Ｇ＊（Ｖ−ＶTC＋ＶB ）（２）
ＩTWNB ＝Ｎ＊Ｇ＊（Ｖ−ＶTW＋ＶB ）（３）
ただし、Ｇは、増幅されない特性の勾配である。
【００１８】
式（１）と式（２）を等しくし、また式（１）と式（３）を等しくすれば、以下の電圧をあらわす式が得られる。
【００１９】
Ｖ1 ＝（Ｎ＊ＶTC−Ｎ＊ＶB −ＶTR）／（Ｎ−１）
Ｖ2 ＝（Ｎ＊ＶTW−Ｎ＊ＶB −ＶTR）／（Ｎ−１）
例えば、ＶTC＝２．５Ｖ、ＶTW＝４．５Ｖ、ＶTR＝１．２５Ｖ、ＶB ＝０．８Ｖ、Ｎ＝８とすれば、Ｖ1 ＝１．７６ＶおよびＶ2 ＝４Ｖとなる。
【００２０】
したがって、上記の方法によって、最小電源電圧が低くまた最大許容電源電圧が低い場合でもメモリセルの読み取りを行なうことができる。
【００２１】
本発明の一つの目的は、最大電源電圧は高いが同時に最小電源電圧を高めることなくメモリセルの読み取りを行なう方法および回路を提供することである。
【００２２】
【課題を解決するための手段】
本発明にもとづけば、請求項１〜１３に記載の不揮発性メモリを読み取るために基準信号を生成する方法および回路が提供される。
【００２３】
【発明の実施の形態】
以下、添付の図面を参照して、本発明の好ましい一実施形態を説明する。
【００２４】
図３において、特性ＩTCNB，ＩTWNB，ＩR およびしきい値電圧ＶTR，（ＶTC−ＶB ），（ＶTW−ＶB ）は、図２の場合と同じ意味を有するが、基準特性は、ＩR1で示す。図３からわかるように、アレーの基準分岐によって生成される基準特性は、二つのセグメントを有する。第一のセグメントは、トリガー電圧ＶS まで図２の特性ＩR の最初の部分と一致し、第二のセグメントは、（ＶTC−ＶB ）と（ＶTW−ＶB ）の間のしきい値電圧ＶA と傾きＮ＊Ｇを有する特性ＩSNと一致する。
【００２５】
特性ＩR1の最初の部分がＩR と一致する事実によって、電源電圧ＶCCの同じ最小値Ｖ1 を維持することが許され、同時に、アレーと基準分岐の間の大きい電流差が確保され、動的性能が高められる。
【００２６】
他方、増幅されたアレー特性の傾きと平行で傾きがより大きい第二のセグメントによって、電源電圧に課される最大限度がなくなる。
【００２７】
特性ＩR1の傾きを変える値ＶS の選定にあたっては、（低い電源電圧は低い電流値に対応し、したがって容量ノードの遅い充電および放電に対応するので）指定されたアクセス時間に合致するために書き込まれたセルに関する最小許容しきい値と低い電源電圧で求められる電流値の間の平衡をとることが必要である。上記に示したしきい値電圧では、例えばＶS に３Ｖという値を選定することができる。
【００２８】
特性ＩR1は、図４の４ａ，４ｂおよび４ｃに示すように、しきい値電圧ＶTRを有する特性ＩR から、また、しきい値電圧ＶS を有する特性ＩS および特性ＩR と同じ傾きから求めることができる。また、特性ＩS は、メモリ装置（外部メモリアレー５）内に適当に配置された特別の基準セルのしきい値電圧を適当に調節するかまたは後に詳細に説明するように二つのしきい値を加えることによって求めることができる。
【００２９】
特性ＩR1を求めるためには、まず第一に、特性ＩS とＩR の差に等しい差特性ＩD ＝ＩR −ＩS を求める。特性ＩSN（図４の４ｂ）は、特性ＩS をＩ／Ｖコンバータ９を形成するものと同様な電流ミラーで増幅して求める。最後に、図４の４ｃに示すように、特性ＩD およびＩSNを加えて特性ＩR1を得る。
【００３０】
図５は、上のような特性ＩR1を生成することができる生成回路を示しており、これを以下に説明する。
【００３１】
図５に２０で示す生成回路は、二つの浮遊ゲート型（例えば、フラッシュ）メモリセル２１，２２を有する。これらメモリのしきい値電圧は、いずれもＶTRである。より具体的には、メモリセル２１は、ソース端末とバルク領域が接地され、ゲート端末がノード２４に接続され、ドレイン端末が（ソフト書き込みなどの現象を防ぐために）保護回路２５に接続され、ノード２４は、ダイオード接続されたＮＭＯＳトランジスタ２８を介して接地され（ドレインおよびゲート端末はショートされてノード２４に接続され）、また二つのＰＭＯＳトランジスタ２９，３０を介して電源線１５に接続され、トランジスタ２９も、やはりダイオード接続され（ドレインおよびゲート端末がショートされてノード２４に接続され）、トランジスタ３０は、ソース端末とバルク領域が電源線１５に接続され、またゲート端末がロウ（ｌｏｗ）のとき活動状態の逆イネーブル信号ＥＮＮが供給される入力３１に接続され、また、ＮＭＯＳトランジスタ３２は、ドレイン端末がノード２４に接続され、ソース端末が接地され、またゲート端末が入力３１に接続されてスタンバイ・モードでの電力消費を避けるためにノード２４を接地する。保護回路２５は、セル２１のドレイン端末とノード２６の間に挿入されたＮＭＯＳトランジスタ３３と、第一の入力がセル２１のドレイン端末に接続され、第二の入力が入力３１に接続され、出力がトランジスタ３３のゲート端末に接続されたＮＯＲゲート３４とを有し、したがって、信号ＥＮＮがロウのとき、ＮＯＲゲート３４は、公知の方法で（負のフィードバックによって）トランジスタ３３の電源オン・レベルを制御し、またセル２１のドレイン端末をのぞましいバイアス電圧（通常１Ｖ）に維持する。逆に、ハイ（ｈｉｇｈ）のとき、信号ＥＮＮは、ＮＯＲゲート３４の出力を強制的にロウに切り替えてトランジスタ３３をオフにし、ノード２６とセル２１の間の接続を切断する。
【００３２】
ダイオード接続されたＰＭＯＳ負荷トランジスタ３５は、ソース端末が電源線１５に接続され、ゲートおよびドレイン端末がノード２６に接続され、幅／長さ比Ｗ／Ｌ＝Ｋを有し、またＰＭＯＳ負荷トランジスタ３６およびＰＭＯＳトランジスタ３７と電流ミラーを形成するように接続される。トランジスタ３６は、ソース端末が電源線１５に接続され、ゲート端末がノード２６に接続され、ドレイン端末がノード３８に接続され、負荷トランジスタ３５のものと等しい幅／長さ比Ｗ／Ｌ＝Ｋを有する。ノード３８は、回路２５と同じでしたがってここでは詳細に説明しない保護回路３９を介してセル２２のドレイン端末に接続され、該セルは、ゲート端末が電源線１５に接続され、ソース端末とバルク領域が接地される。
【００３３】
ノード３８もまた、ダイオード接続されたＰＭＯＳトランジスタ４０のドレイン端末に接続され、該トランジスタは、ゲート端末がやはりノード３８に接続され、ソース端末が電源線１５に接続され、負荷トランジスタ３５および３６のものと等しい幅／長さ比Ｗ／Ｌ＝Ｋを有し、やはり幅／長さ比Ｗ／Ｌ＝Ｋを有するＰＭＯＳトランジスタ４４と電流ミラー回路を形成する。
【００３４】
トランジスタ３７および４４は、ゲート端末がそれぞれノード２６および３８に接続され、ソース端末が電源線１５に接続され、ドレイン端末がノード４５に接続される。トランジスタ３７は、電流ミラーを形成するためにそれ自身が接続されているトランジスタ３５の幅／長さ比のＮ倍大きい幅／長さ比Ｗ／Ｋ＝Ｎ＊Ｋを有する。トランジスタ４４は、電流ミラーを形成するためにそれ自身が接続されているトランジスタの幅／長さ比と等しい幅／長さ比Ｗ／Ｋ＝Ｋを有する。また、ノード４５は、回路２５と同じでしたがってここでは詳細に説明しない保護回路４６を介してダイオード接続されたネイティブＮＭＯＳトランジスタ４８（すなわち、低しきい値電圧をもち、製造中それが変えられなかったもの）のドレイン端末に接続される。より具体的には、ネイティブ・トランジスタ４８は、ソース端末が接地され、ゲート端末がノード５０を形成して該ドレイン端末に接続される。
【００３５】
トランジスタ４８は、メモリの各種読み取り回路の基準ビット線５に接続された一以上のネイティブＮＭＯＳトランジスタ（図５には５１で一つが示されている）と１：１電流ミラー回路を形成する。図５のＫ１は、トランジスタ４８および５１の幅／長さ比を示すが、これは、両者とも同じである。回路１の読み取りのための生成回路２０の接続をより明快に理解できるように、図５には、また、図１の電流／電圧コンバータ９、デコード、バイアスおよび等化回路１０、およびメモリセル４も示してある。
【００３６】
図５の回路は、以下のように作動する。
【００３７】
信号ＥＮＮがロウのとき（回路２０がイネーブルされたとき）、トランジスタ３０は、オンにされ、ダイオード接続されたトランジスタ２９を電源線１５に接続する。トランジスタ３２は、オフにされ、保護回路２５，３９および４４のＮＯＲゲートの出力は、強制的にはゼロにされない。したがって、ノード２４の電圧は、ダイオード接続されたトランジスタ２８，２９のサイズ設定に応じて電源電圧ＶCCと接地の間の値を示す。より具体的には、ＶP がダイオード接続されたトランジスタ２９のしきい値電圧であって、トランジスタ２９をオンするための最小のソース−ゲート電圧降下に等しく、また、トランジスタ２８がトランジスタ２９よりはるかに抵抗が高くなるように、したがって電源電圧ＶCCとしきい値電圧ＶP の差がすべてダイオード接続されたトランジスタ２８にかかるようにトランジスタ２８，２９のサイズ設定を行なうことによって、メモリセル２１は、ＶCC−ＶP のゲート−ソース電圧降下ＶGSを示すようになる。この場合、メモリセル２１がＶTRのしきい値電圧を有することを考慮すれば、メモリセル２１は、電源電圧ＶCCがメモリセル２１のしきい値電圧ＶTRと電圧降下ＶP の和より小さい限り、オフとなっていることが理解されよう。この電源電圧値より高くなると、メモリセル２１は、電圧ＶGSによって制御されて電流を通し始め、したがってＶTR＋ＶP のしきい値電圧ＶS をもつセルとして機能する。
【００３８】
以上の説明から、メモリセル２１によって制御されて負荷トランジスタ３５内に流れ込む電流が図４の４ａの電流ＩS に等しいことは明らかであろう。トランジスタ３６は、トランジスタ３５と１：１のミラーを形成するので、トランジスタ３６を通って流れる電流もＩS に等しい。トランジスタ３７の幅／長さ比が負荷トランジスタ３５のそれのＮ倍であるから、トランジスタ３７を通る電流は、Ｎ＊ＩS に等しく、したがって、図４の４ｂの電流ＩSNに対応する。メモリセル２２のゲート端末が直接電源線に接続されているため、セル２２内に流れ込む電流は、ＩR に等しく、したがって、トランジスタ４０内に流れ込む電流は、セル２２によってあたえられる電流ＩR とトランジスタ３６によって供給される電流ＩS の差に等しく、また、図４の４ｂの電流ＩD に等しい。電流ＩD は、トランジスタ４４によって鏡映され、トランジスタ３７によって供給される電流ＩSNとともにノード４５へ供給される。したがって、ネイティブ・トランジスタ４８は、図４の４ｃの電流ＩR1を受け、それをトランジスタ５１を介して基準ビット線５へ転送する。
【００３９】
したがって、このようにして生成された電流ＩR1は、単一の基準回路２０を用いて、メモリ装置のすべての出力のために、装置の他の部分へ容易に転送することができる。
【００４０】
図５の構成の他の構成例として、メモリセル２１および２２をメモリアレー５の外部に配置することもできる。より具体的には、図６の例では、小さい、例えば８×８のセルアレー５３を形成し、最内部のセルからメモリセル２１，２２を選んでエッジ効果を少なくし、したがって、装置の最終ＥＷＳ（電気的ウエハー分類）試験の間に公知の方法で書き込みまたは消去を行なうことができる。
【００４１】
メモリセル２１，２２のしきい値電圧を、互いに独立に最も適当な値に調節することができるため、メモリセル２１のゲート端末は、メモリセル２２のような電源線へ直接接続することができ、したがって、トランジスタ２８〜３０を省いて、メモリセル２１のしきい値電圧を直接のぞむＶS の値に設定することができる。この方法がもつ効果は、特性ＩS のしきい値電圧（これは、公知のように、温度とともに変化する）が、二つの構成部分（図５の実施形態のメモリセル２１およびトランジスタ２９）ではなく一つの構成部分（メモリセル２１自身）の変動のみに依存し、したがって電流ＩS の温度性能が、（セル２２を含めて）装置の他の構成部分によって生成される他の量とほぼ同じとなるようにしたことである。さらに、上の方法では、全メモリ装置のために二つの基準セルしか使用しない。
【００４２】
したがって、回路２０によって、図１の読み取り回路１を、上限および下限に厳しい条件を課することなく、低いおよび高い電源電圧ＶCCのいずれにおいても（最だ電源電圧は、論理的には無限である）作動させることが可能となる。さらに、この回路は、簡単で、信頼性が高く、スタンバイ・モードでは電力消費がゼロである。
【００４３】
読み取り回路１が低い電源電圧で作動しているときは、該回路を流れる電流も少ないが、他方、容量性ノードを充電および放電するためにようする時間が増大し、したがって読み取り作業の速度が低下する。セルの読み取り速度を高める一つの公知の方法は、等化ネットワークを用いてノード１６と１７を接続し、メモリセルの読み取りを行なう前にそれらのアドレスの切り替えを行なう（高ＡＴＤパルス信号）ＡＴＤ（アドレス転位検出）ステップで両者を同じ電圧にするものである。
【００４４】
より具体的には、図７に示すように、図１の回路１０が公知の等化回路５５と公知のデコードおよびバイアス回路５６（詳細には図示しない）に分割される。等化回路５５は、ほぼ、電源線１５とそれぞれのノード１６，１７の間に接続された一対のトランジスタ６０，６１とノード１６および１７の間に接続された接続用トランジスタ６２で構成される。より具体的には、トランジスタ６０〜６２は、ネイティブ（低しきい値）ＮＭＯＳトランジスタであり、ＰＭＯＳ保護トランジスタ６４および６５は、電源線１５とそれぞれのトランジスタ６０および６１の間に配置され、トランジスタ６４，６５は、ともにゲート端末が接地されて常時オンされ、ぞれぞれのネイティブ・トランジスタ６０，６１を電源線１５の電圧ピークから保護する。
【００４５】
トランジスタ６０，６１，６２のすべてのゲート端末には信号ＡＴＤが供給され、したがって、信号ＡＴＤがハイである間はオンにされ、ノード１６および１７を信号ＡＴＤ（例えば、３Ｖ）からしきい値電圧を引いた（ゲートおよびソース端末の間の電圧降下ＶGS）高電圧とほぼ等しい電圧にする。したがって、ＡＴＤパルスの終りには、ノード１６および１７が同じ電圧となる。すなわち、より迅速に、読み取られるアレーセルの消去された状態または書き込まれた状態と両立し得る電圧にされる。
【００４６】
しかし、等化のステップでノード１６および１７が達する実際の（等化）電圧は、温度や二本の分岐に流れ込む電流など各種のパラメータによって左右され、したがって、それをあらかじめ正確に設定することはできないし、低すぎたりあるいは高すぎたりして、読み取り時の等化機能の効果が損なわれるおそれがある。
【００４７】
等価電圧が高すぎると（ノード１６，１７での高電圧）、消去されたセルの読み取りが遅くなる。より具体的には、等化電圧が高すぎると、Ｉ／Ｖコンバータ９を形成する負荷トランジスタ１２，１３がオフにされ（不十分なソース−ゲート電圧降下）、等化ステップの終りで等化トランジスタ６０〜６２がオフにされると、（まだオフにされている）負荷トランジスタ１３内には電流が流れ込まないのに対して、基準セル７はオンにされ、電流を引き込む。したがって、ノード１６および１７は、読み取られるアレーセル４が実際には消去されるのにあたかも書き込まれるように機能し、そのため、消去されたセルを読み取るとき、センスアンプがまず誤った読み取りを行ない、後でコンバータ９がオンにされた時に訂正されるものの、一定の時間のロス、つまり読み取り時間の増大が生じる。
【００４８】
逆に、設定された等化電圧が低すぎると、ノード１６および１７が低すぎる電圧にされ、そのため、書き込れたセルの読み取りも遅くなる。すなわち、負荷トランジスタ１２，１３の制御電圧（ソース・−ゲート電圧降下）が高すぎるために、ノード１６および１７は、実際にはセル４に書き込みが行なわれるのに、消去されたセル４に対応する電圧にされる。書き込まれたメモリセル４の場合には、この種の誤った最初の設定は、ビット線６（これは、前の過度に低い電圧を正しいレベルまで上昇しなければならない）の吸収電流に関連する寄生容量によって最初からより複雑にされる。吸収電流は、小さいが、コンバータ９によって増幅され、ノード１７で消去されたセルによるものと解釈される。書き込まれたセルで等化電圧が低すぎる場合には、回路が正しい状態に達する前に上の二つの効果が組み合わされてセンスアンプが消去されたセル４に対応する読み取り行なう。これは、後で訂正されるものの、ＡＴＤパルスが終わったしばらく後になって始めて正しい読み取りが行なわれることを意味する。
【００４９】
この問題を解決するために、適応等化ネットワークが、ノード１６および１７の等化電圧をアレーと基準分岐の釣り合った状態に対応する中間点、すなわち基準ビット線８が必要とする電流とＩ／Ｖコンバータ９によって供給される電流が等しくなる点に自動的に設定する。上記の状態は、書き込まれたセルの読み取り状態（基準分岐３の電流需要が負荷１３を介してアレー分岐２によって供給されるもの−理想的にはゼロ−より大きい）と消去されたセルの読み取り状態（負荷１３の供給電流が基準分岐３の電流需要より大きい）のちょうど中間にあるという意味で平衡がとれており、回路は、アレーセル４の状態に応じてＡＴＤパルスの終りでなんらかの不平衡が生じるというすぐれた状態にある。
【００５０】
上記の平衡のとれた状態を得るためには、負荷トランジスタ１２および１３のサイズ設定の差による不平衡にもかかわらず、図８に示すように、アレー分岐へ接続される接地用電流通路が配設される。この通路は、等化ステップでは活動状態にあり、Ｉ／Ｖコンバータ９によってつくり出される同じで向きが反対の電流の不平衡を生じるものである。より具体的には、図８では、図１の回路１０が三つの構成部分に分割されている。すなわち、公知の等化回路５５、ソフト書き込みを防ぐためのバイアス回路７１（図５の回路２５，３９，４６と同様な回路）、およびデコード回路７２である。ノード７４は、バイアス回路７１とデコード回路７２の間に配設され、ノード７４と接地の間には平衡用分岐７５が配設されて接地用通路を画定する。この分岐は、ＮＭＯＳ選択トランジスタ７６とネイティブＮＭＯＳ平衡用トランジスタ７７を含む。選択トランジスタ７６は、ドレイン端末がノード７４に接続され、ゲート端末には信号ＡＴＤが供給され、またソース端末は平衡用トランジスタ７７のドレイン端末に接続される。平衡用トランジスタ７７は、ソース端末が接地され、ゲート端末が図５の生成回路２０のノード５０に接続される。実際には、基準ビット線８に接続されたトランジスタ５１と同様、平衡用トランジスタ７７も回路２０のトランジスタ４８と電流ミラーを形成するように接続されるが、トランジスタ５１よりＮ分の１小さい幅／長さ比、すなわちＫ１／Ｎを示す。
【００５１】
等化ステップでは、信号ＡＴＤがハイで等化網５５がアクティブな状態にあるとき、平衡用分岐７５もアクティブな状態にあり、平衡用トランジスタ７７は、トランジスタ５１によって引きつけられる電流ＩR1よりＮ分の１小さい電流ＩＢを引きつける。Ｉ／Ｖコンバータ９の負荷トランジスタ１２によって供給される電流ＩＢは、負荷トランジスタ１３によって鏡映されてＮ倍され、トランジスタ５１によって引きつけられる電流ＩR1と等しくなる。したがって、読み取り回路は平衡化され、ノード１６および１７は、書き込まれて消去されたセルに対応する電圧の中間の電圧とされるため、負荷トランジスタは、過度にオンにもまたオフにもされず、したがって、ＡＴＤパルスの終りで、トランジスタ６０，６１，６２および７６がオフにされ（等化網５５および平衡用分岐７５を使用不能にされ）ると、読み取り回路は、読み取られるセル４の実際の状態を検出する準備ができ、上述したようなスプリアスな初期の切り替えによる遅延は生じない。
【００５２】
平衡用分岐７５によって得られる読み取り速度を示すために、図９は、消去されたアレーセル４に関して図７および８の回路を用いた場合の基準ノード１７の電圧行動の差を示す。図９において、Ｖ16は、ノード１６での電圧を示し、Ｖ17は、図７および８の両回路のノード１７での電圧を示し、Ｖ17’は、図７のノード１７での電圧を示し、Ｖ17”は、図８のノード１７での電圧を示す。図示のように、ＡＴＤパルスが存在する場合には、いずれの回路においても電圧Ｖ17はＶ16に等しい。他方、ＡＴＤパルスの終りには、図７の回路の電圧Ｖ17’は、あたえられた時間Ｖ16より降下し、誤った初期読み取りを生じ、正しい（高い）値を読み取るために付加的な時間を要する。それに対して、図８の電圧Ｖ17”は、はるかに早く正しい電圧に達し、したがってただちに正しい読み取りを行ない、図７の回路と比較した場合、読み取り時間が大幅に減少する。
【００５３】
したがって、読み取り回路の低電圧での動的性能が高められ、高い電圧したがって高い電流で得られるものに匹敵するようになる。
【００５４】
本発明の範囲を逸脱することなく上に説明し図示した方法および回路に変更を行なうことが可能なことは明らかであろう。とくに、回路２０は、説明とは異なるものとすることができるし、いずれの要素も、技術的等価物と置換することができる。
【図面の簡単な説明】
【図１】上述した本願出願人による別出願に記載された読み取り回路の回路図である。
【図２】図１の回路で得られる特性を示す図である。
【図３】本発明にもとづく方法で得られる特性を示す図である。
【図４】図４は４ａ，４ｂ，４ｃからなり、いずれも図３の基準特性を得る方法を示す図である。
【図５】図３の基準特性を生成するための回路の回路図である。
【図６】図５の細かい部分を変更した等化回路を示す回路図である。
【図７】図１の回路に適用される等化回路の回路図である。
【図８】新しい等化回路の回路図である。
【図９】図７および８の回路図の多くの電気量を示すグラフである。
【符号の説明】
１読み取り回路
２アレー分岐
３基準分岐
４アレーセル
５メモリアレー
６アレービット線
７基準セル
８基準ビット線
９コンバータ
１０デコード、バイアスおよび等化回路
１２アレー負荷
１３基準負荷
１５電源線
１６，１７ノード
１８センスアンプ
２１，２２メモリセル
２４ノード
２５保護回路
２９，３０トランジスタ
３１入力
３３トランジスタ
３４ゲート
３５〜３７負荷トランジスタ
３８ノード
３９保護回路
４０，４４トランジスタ
４５ノード
４６保護回路
４８トランジスタ
５０ノード
５１トランジスタ
５３セルアレー
５５等化回路
５６バイアス回路
６０〜６２トランジスタ
６４，６５トランジスタ
７１バイアス回路
７２デコード回路
７４ノード
７５平衡用分岐
７６，７７トランジスタ

Claims

あるセル特性の傾きを示すセル特性（Ｉ TC ，Ｉ TW ）をもつメモリセルからなる不揮発性メモリのために読み取り基準信号を生成する方法であって、所定のしきい値（Ｖ TR ）とトリガー値（Ｖ S ）の間で伸びて前記セル特性の傾きと等しい傾きを有する第一の部分と、前記トリガー値から伸びて前記セル特性の傾きより急な傾きを有する第二の部分を示す基準特性をもつ基準信号（Ｉ R1 ）を生成するステップを有し、
前記基準信号（ＩR1）の前記所定のしきい値（ＶTR）は、消去されたセルに関しては最大許容しきい値（ＶTC）より小さく、前記トリガー値（ＶS ）は、消去されたセルに関する前記最大許容しきい値と書き込まれたセルに関する最小許容しきい値（ＶTW−ＶB ）の間であることを特徴とする方法。
あるセル特性の傾きを示すセル特性（Ｉ TC ，Ｉ TW ）をもつメモリセルからなる不揮発性メモリのために読み取り基準信号を生成する方法であって、所定のしきい値（Ｖ TR ）とトリガー値（Ｖ S ）の間で伸びて前記セル特性の傾きと等しい傾きを有する第一の部分と、前記トリガー値から伸びて前記セル特性の傾きより急な傾きを有する第二の部分を示す基準特性をもつ基準信号（Ｉ R1 ）を生成するステップを有し、
基準信号を生成する前記ステップは、前記所定のしきい値（ＶTR）に等しいしきい値電圧と、前記セル特性の傾きに等しい傾きとを有する第一の信号（ＩR ）を生成するステップと、前記トリガー値（ＶS ）に等しいしきい値電圧と、前記セル特性の傾きに等しい傾きとを有する第二の信号（ＩS ）を生成するステップと、前記第一の信号および第二の信号の差に等しい第三の信号（ＩD ）を生成するステップと、前記トリガー値に等しいしきい値電圧と、前記セル特性の傾きより急な傾きとを有する第四の信号（ＩSN）を生成するステップと、前記第三の信号および第四の信号を加えるステップとを有することを特徴とする方法。
前記基準特性（ＩR1）の前記第二の部分の前記傾きは、前記セル特性の傾きの倍数に等しいことを特徴とする前記の請求項１または２に記載の方法。
あるセル特性の傾きを示すセル特性（Ｉ TC ，Ｉ TW ）をもつメモリセル（４）からなる不揮発性メモリの読み取り基準信号を生成する回路であって、所定のしきい値（Ｖ TR ）とトリガー値（Ｖ S ）の間で伸びて前記セル特性の傾きと等しい傾きを有する第一の部分と、前記トリガー値から伸びて前記セル特性の傾きより急な傾きを有する第二の部分を示す基準特性をもつ基準信号（Ｉ R1 ）を生成するための生成手段（２０）を有し、
前記生成手段（２０）は、前記所定のしきい値（ＶTR）に等しいしきい値電圧と前記セル特性の傾きに等しい傾きを有する第一の信号（ＩR ）を生成するための第一のメモリ素子（２２）と、前記トリガー値（ＶS）に等しいしきい値電圧と前記セル特性の傾きに等しい傾きを有する第二の信号（ＩS ）を生成するための第二のメモリ素子（２１）と、前記第一および第二の信号を受信して前記第一および第二の信号の差に等しい第三の信号（ＩD）を生成するための減算素子（３８）と、前記第二の信号を受信して前記トリガー値に等しいしきい値電圧と前記セル特性の傾きより急な傾きを有する第四の信号（ＩSN）を生成するための乗算素子（４０，４１）と、前記第三および第四の信号を受信して前記基準信号（ＩR1）を生成するための加算素子（４５）とを有することを特徴とする回路。
あるセル特性の傾きを示すセル特性（Ｉ TC ，Ｉ TW ）をもつメモリセル（４）からなる不揮発性メモリの読み取り基準信号を生成する回路であって、所定のしきい値（Ｖ TR ）とトリガー値（Ｖ S ）の間で伸びて前記セル特性の傾きと等しい傾きを有する第一の部分と、前記トリガー値から伸びて前記セル特性の傾きより急な傾きを有する第二の部分を示す基準特性をもつ基準信号（Ｉ R1 ）を生成するための生成手段（２０）を有し、
前記第一および第二のメモリ素子は、それぞれ第一および第二のメモリセル（２２，２１）を含み、当該メモリセルの各々は、第一の端末と、制御端末と、前記所定のしきい値（ＶTR）に等しいしきい値電圧とを有し、前記第一のメモリセル（２２）は、前記第一の端末と前記制御端末の間で読み取りバイアス電圧（ＶCC）を受け取り、前記第二のメモリセル（２１）は、前記第一の端末と前記制御端末の間で前記読み取りバイアス電圧より低い第二のバイアス電圧を受け取ることを特徴とする回路。
前記第一のメモリセル（２２）の前記制御端末に直接接続された読み取りバイアス線（１５）と、前記読み取りバイアス線（１５）と前記第二のメモリセル（２１）の前記制御端末の間に挿入されたシフト・トランジスタ（２９）とを有することを特徴とする請求項５に記載の回路。
前記第一および第二のメモリ素子は、それぞれ第一および第二のメモリセル（２２，２１）を含み、当該メモリセルの各々は、第一の端末および制御端末を有し、前記第一のメモリセル（２２）は、前記所定のしきい値（ＶTR）に等しいしきい値電圧を有し、前記第二のメモリセル（２１）は、前記トリガー値（ＶS ）に等しいしきい値電圧を有し、前記第一および第二のメモリセルは、それぞれの第一の端末とそれぞれの制御端末の間で等しい読み取りバイアス電圧（ＶCC）を受け取ることを特徴とする請求項４に記載の回路。
基準メモリアレー（５３）を有すること、および、前記メモリセル（２２，２１）は、前記基準メモリアレーの一部を形成することを特徴とする請求項７に記載の回路。
第一の電流ミラー回路を有し、前記第一の電流ミラー回路は順に、第一（３５）、第二（３６）、および第三（３７）の負荷トランジスタを含み、前記第一の負荷トランジスタ（３５）は、ダイオード接続されて前記第二のメモリ素子（２１）と基準電位線（１５）の間に挿入され、前記第二の負荷トランジスタ（３６）は、前記第一のメモリ素子（２２）と前記基準電位線の間に挿入され、前記第三の負荷トランジスタ（３７）は、出力素子（４８，５１）と前記基準電位線の間に挿入され、前記第一および第二の負荷トランジスタ（３５，３６）は、第一の寸法比（Ｗ／Ｌ＝Ｋ）を有し、前記第三の負荷トランジスタ（３７）は、前記第一の寸法比より大きい第二の寸法比（Ｗ／Ｌ＝Ｎ＊Ｋ）を有し、さらに、第二の電流ミラー回路を有し、前記第二の電流ミラー回路は順に、第四（４０）および第五（４４）の負荷トランジスタを含み、前記第四の負荷トランジスタ（４０）は、ダイオード接続されて前記第一のメモリ素子（２２）と前記基準電位線（１５）の間に挿入され、前記第五の負荷トランジスタ（４４）は、前記出力素子（４８，５１）と前記基準電位線の間に挿入され、前記第四および第五の負荷トランジスタ（４０，４４）は、第三の寸法比（Ｗ／Ｌ＝Ｋ）を有することを特徴とする前記請求項４〜８のいずれかに記載の回路。
前記出力素子（４８，５１）は、ダイオード接続されて前記第三および第五の負荷トランジスタ（３７，４４）に接続された第一の出力トランジスタ（４８）と、読み取り回路（１）の基準分岐（３）への接続のための少なくとも一つの第二の出力トランジスタ（５１）とを含み、前記第一および第二の出力トランジスタは、第四の寸法比（Ｗ／Ｌ＝Ｋ１）を有することを特徴とする請求項９に記載の回路。
前記第一および第二の出力トランジスタ（４８，５１）は、ネイティブＮＭＯＳトランジスタであることを特徴とする請求項１０に記載の回路。