JPH1097795A - 不揮発性メモリセルの読み取り基準信号を生成する方法および回路 - Google Patents
不揮発性メモリセルの読み取り基準信号を生成する方法および回路Info
- Publication number
- JPH1097795A JPH1097795A JP16155797A JP16155797A JPH1097795A JP H1097795 A JPH1097795 A JP H1097795A JP 16155797 A JP16155797 A JP 16155797A JP 16155797 A JP16155797 A JP 16155797A JP H1097795 A JPH1097795 A JP H1097795A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- slope
- circuit
- memory
- characteristic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
Landscapes
- Read Only Memory (AREA)
Abstract
る方法および回路を提供する。 【解決手段】 不揮発性メモリアレーの一部を形成しま
た所定の傾きを持つ特性(ITC,ITW)を示す読み取ら
れるべきアレーセルを通って流れる電流が、N倍に増幅
され(ITCNB,ITWNB)て二つの部分の特性を持つ基準
電流(IR1)と比較される。二つの部分とは、所定のし
きい値(VTR)とトリガー値(VS )の間で伸びてメモ
リセル特性の傾きと等しい傾きを示す第一の部分と、該
トリガー値(VS )から伸びて該セル特性の傾きをN倍
にした傾きしたがってセルの増幅された傾きに等しい傾
きを示す第二の部分である。
Description
ルの読み取り基準信号を生成する方法および回路に関す
る。
ラッシュメモリのセルを読み取るためには、読み取られ
るセルが接続されている行と列に適当なバイアスをかけ
てセルを流れる電流を検出する。セルが書き込まれてい
れば、そのしきい値電圧が読み取り電圧より高く、セル
は電流を通さない。セルが消去されていれば、そのしき
い値電圧は読み取り電圧より低く、セルは電流を通す。
また、読み取られて消去されたセルは、セルの中の電流
を基準セルによって生成される基準電流と比較して判別
される。この比較は、読み取られるセルと基準セルの電
流を対応する電圧に変換するための電流/電圧コンバー
タと、二つの電圧を比較して論理出力信号を生成するセ
ンスアンプとを有する読み取り回路によって行なわれ、
信号の状態が比較の結果をあらわすことになる。
性のあるサイクル操作(マルチプル・サイクル操作)が
確実に行なわれるようにするためには、セルのしきい値
電圧の分布に一定の限界を設定する必要がある。より具
体的にいえば、現在用いられている技術が要求するとこ
ろでは、セルが最も消去されるにはしきい値電圧がゼロ
より大きく、セルの消去が最悪である場合のしきい値電
圧は約2.5Vである。空になったセル(しきい値電圧
がゼロ未満のセル)によって生じる読み取りエラーをな
くす必要性から、下限は、必要値よりかなり高くなり、
上限は、用いられた製造技術にもとづくセルのしきい値
電圧の固有分布によってきまる。
るため、読み取りの問題は、電源電圧が低い場合(約
2.5V)に生じる。電源電圧が低いと、十分に消去さ
れないセルが生じ、それが電流をきわめて通しにくく
し、書き込みが行なわれたものとみなされ、その結果読
み取りエラーが生じる。
圧)に対して広い範囲で作動することができアクセス時
間が短い(<100n秒)メモリに対する現在の需要を
考慮すれば、関連する電源電圧の全範囲で高速で正しい
読み取りを行なうことのできるセンスアンプが必要であ
る。
間を妥当なものにするとの問題を解決するために、本願
出願人は「低電源電圧不揮発性メモリのセル読み取り方
法および回路」なる名称の別出願において、電流/電圧
コンバータが標準的なコンバータとは逆に作動して、低
電源電圧下(メモリセルが低電流を通す場合)で十分に
消去されていないアレーセルにおいても高速で読み取る
ことができる方法を開示している。
セルを正しく判別するためには、上記の方法では、最大
許容電源電圧に関して限界がある。
よび2を用いて、上述した特許出願で開示された方法を
説明する。
は、アレー分岐2および基準分岐3を有する。アレー分
岐2は、読み取られるアレーセル4を含むが、このセル
は、メモリアレー5の一部を形成してアレービット線6
に接続されている。基準分岐3は、基準ビット線8に接
続された基準セル7を含む。アレービット線6(ならび
に図示しないがメモリアレー5の一部を形成する他のア
レービット線)および基準ビット線8は、この説明では
重要でないため詳細には図示しない公知のデコード、バ
イアスおよび等化回路10を介して電流/電圧コンバー
タ9に接続されている。回路10は、読み取られるアレ
ーセル4のアレービット線6を選択し、該ビット線(お
よび基準ビット線8)に適当なバイアスをかけてソフト
読み取りなどスプリアスな読み取り現象を妨げ、また必
要な場合にはセルの実際の読み取りに先立ってビット線
6および8を等化する。
し、また回路10を介してアレービット線6および基準
ビット線8に接続されたアレー負荷12および基準負荷
13を有する。より具体的には、上述の特許出願の開示
にもとづけば、アレー負荷12は、ダイオード接続され
たPMOSトランジスタを有し、基準負荷13は、PM
OSトランジスタを有し、アレー負荷トランジスタ12
は、VCCで電源線15に接続されたソース端末、ノード
16で回路10に接続されたドレイン端末、基準負荷ト
ランジスタ13のゲート端末に接続されたゲート端末、
およびW/L=Kの幅/長さ比を有し、基準負荷トラン
ジスタ13は、電源線15接続されたソース端末、ノー
ド17で回路10に接続されたドレイン端末、およびW
/L=N*Kの幅/長さ比を有する。ただし、Nは、乗
法定数である。
入力に接続されている。
ンピーダンス)素子が基準ビット線8ではなくてアレー
ビット線6に接続されているため、トランジスタ12お
よび13の幅/長さ比からみて、I/Vコンバータ9内
の電流は、メモリセル4によってあたえられ、N倍に増
幅されて基準分岐3へ供給され、該分岐で、基準セル7
内を流れる電流と比較される。したがって、これによっ
て、該アレーセルの消去が十分に行なわれず、また低い
電源電圧のために少量の電流しか通さない場合でも、該
アレーセルの読み取りが迅速に行なわれる。
ル(アレーおよび基準セルの両者)に約1V(直線作動
領域)のバイアスをかけ、また電源電圧VCCに対してア
レーセル4のゲートとソース端末の間の電圧VGSを高め
るためにブースト電圧VB を用いると仮定した場合に得
られる電流/電圧特性を示す。
きい値電圧VTRをもつ基準セルのI/V特性を示し、I
TCは、最大許容しきい値電圧VTC(上述の明細書では
2.5V)で最悪の消去状態であるアレーセルの特性を
示し、ITCN は、特性ITCが図1の構成で増幅されたも
のを示し、ITCNBは、源電圧側へVB だけシフトされ、
したがって(VTC−VB )というしきい値電圧を示すブ
ートストラップ電圧VB が存在する場合の特性ITCN を
示し、ITWは、最小許容しきい値電圧VTWで最も悪く書
き込まれたアレーセルの特性を示し、ITWN は、特性I
TWが図1の構成で増幅されたものを示し、ITWNBは、ブ
ートストラップが存在ししきい値電圧が(VTW−VB )
である場合の特性ITWN を示す。
NBの交点が最小電源電圧V1 を決定し、特性IR とITW
NBの交点が最大電源電圧V2 を決定する。すなわち、こ
れらの下と上では、読み取り(それぞれ消去されたセル
および書き込まれたセルの認識)ができない。
して分析的に求めることができる。
(1)と式(3)を等しくすれば、以下の電圧をあらわ
す式が得られる。
25V、VB =0.8V、N=8とすれば、V1 =1.
76VおよびV2 =4Vとなる。
源電圧が低くまた最大許容電源電圧が低い場合でもメモ
リセルの読み取りを行なうことができる。
いが同時に最小電源電圧を高めることなくメモリセルの
読み取りを行なう方法および回路を提供することであ
る。
求項1〜13に記載の不揮発性メモリを読み取るために
基準信号を生成する方法および回路が提供される。
発明の好ましい一実施形態を説明する。
およびしきい値電圧VTR,(VTC−VB ),(VTW−V
B )は、図2の場合と同じ意味を有するが、基準特性
は、IR1で示す。図3からわかるように、アレーの基準
分岐によって生成される基準特性は、二つのセグメント
を有する。第一のセグメントは、トリガー電圧VS まで
図2の特性IR の最初の部分と一致し、第二のセグメン
トは、(VTC−VB )と(VTW−VB )の間のしきい値
電圧VA と傾きN*Gを有する特性ISNと一致する。
実によって、電源電圧VCCの同じ最小値V1 を維持する
ことが許され、同時に、アレーと基準分岐の間の大きい
電流差が確保され、動的性能が高められる。
で傾きがより大きい第二のセグメントによって、電源電
圧に課される最大限度がなくなる。
たっては、(低い電源電圧は低い電流値に対応し、した
がって容量ノードの遅い充電および放電に対応するの
で)指定されたアクセス時間に合致するために書き込ま
れたセルに関する最小許容しきい値と低い電源電圧で求
められる電流値の間の平衡をとることが必要である。上
記に示したしきい値電圧では、例えばVS に3Vという
値を選定することができる。
に示すように、しきい値電圧VTRを有する特性IR か
ら、また、しきい値電圧VS を有する特性IS および特
性IR と同じ傾きから求めることができる。また、特性
IS は、メモリ装置(外部メモリアレー5)内に適当に
配置された特別の基準セルのしきい値電圧を適当に調節
するかまたは後に詳細に説明するように二つのしきい値
を加えることによって求めることができる。
特性IS とIR の差に等しい差特性ID =IR −IS を
求める。特性ISN(図4の4b)は、特性IS をI/V
コンバータ9を形成するものと同様な電流ミラーで増幅
して求める。最後に、図4の4cに示すように、特性I
D およびISNを加えて特性IR1を得る。
とができる生成回路を示しており、これを以下に説明す
る。
ゲート型(例えば、フラッシュ)メモリセル21,22
を有する。これらメモリのしきい値電圧は、いずれもV
TRである。より具体的には、メモリセル21は、ソース
端末とバルク領域が接地され、ゲート端末がノード24
に接続され、ドレイン端末が(ソフト書き込みなどの現
象を防ぐために)保護回路25に接続され、ノード24
は、ダイオード接続されたNMOSトランジスタ28を
介して接地され(ドレインおよびゲート端末はショート
されてノード24に接続され)、また二つのPMOSト
ランジスタ29,30を介して電源線15に接続され、
トランジスタ29も、やはりダイオード接続され(ドレ
インおよびゲート端末がショートされてノード24に接
続され)、トランジスタ30は、ソース端末とバルク領
域が電源線15に接続され、またゲート端末がロウ(l
ow)のとき活動状態の逆イネーブル信号ENNが供給
される入力31に接続され、また、NMOSトランジス
タ32は、ドレイン端末がノード24に接続され、ソー
ス端末が接地され、またゲート端末が入力31に接続さ
れてスタンバイ・モードでの電力消費を避けるためにノ
ード24を接地する。 保護回路25は、セル21のド
レイン端末とノード26の間に挿入されたNMOSトラ
ンジスタ33と、第一の入力がセル21のドレイン端末
に接続され、第二の入力が入力31に接続され、出力が
トランジスタ33のゲート端末に接続されたNORゲー
ト34とを有し、したがって、信号ENNがロウのと
き、NORゲート34は、公知の方法で(負のフィード
バックによって)トランジスタ33の電源オン・レベル
を制御し、またセル21のドレイン端末をのぞましいバ
イアス電圧(通常1V)に維持する。逆に、ハイ(hi
gh)のとき、信号ENNは、NORゲート34の出力
を強制的にロウに切り替えてトランジスタ33をオフに
し、ノード26とセル21の間の接続を切断する。
ジスタ35は、ソース端末が電源線15に接続され、ゲ
ートおよびドレイン端末がノード26に接続され、幅/
長さ比W/L=Kを有し、またPMOS負荷トランジス
タ36およびPMOSトランジスタ37と電流ミラーを
形成するように接続される。トランジスタ36は、ソー
ス端末が電源線15に接続され、ゲート端末がノード2
6に接続され、ドレイン端末がノード38に接続され、
負荷トランジスタ35のものと等しい幅/長さ比W/L
=Kを有する。ノード38は、回路25と同じでしたが
ってここでは詳細に説明しない保護回路39を介してセ
ル22のドレイン端末に接続され、該セルは、ゲート端
末が電源線15に接続され、ソース端末とバルク領域が
接地される。
PMOSトランジスタ40のドレイン端末に接続され、
該トランジスタは、ゲート端末がやはりノード38に接
続され、ソース端末が電源線15に接続され、負荷トラ
ンジスタ35および36のものと等しい幅/長さ比W/
L=Kを有し、やはり幅/長さ比W/L=Kを有するP
MOSトランジスタ44と電流ミラー回路を形成する。
末がそれぞれノード26および38に接続され、ソース
端末が電源線15に接続され、ドレイン端末がノード4
5に接続される。トランジスタ37は、電流ミラーを形
成するためにそれ自身が接続されているトランジスタ3
5の幅/長さ比のN倍大きい幅/長さ比W/K=N*K
を有する。トランジスタ44は、電流ミラーを形成する
ためにそれ自身が接続されているトランジスタの幅/長
さ比と等しい幅/長さ比W/K=Kを有する。また、ノ
ード45は、回路25と同じでしたがってここでは詳細
に説明しない保護回路46を介してダイオード接続され
たネイティブNMOSトランジスタ48(すなわち、低
しきい値電圧をもち、製造中それが変えられなかったも
の)のドレイン端末に接続される。より具体的には、ネ
イティブ・トランジスタ48は、ソース端末が接地さ
れ、ゲート端末がノード50を形成して該ドレイン端末
に接続される。
り回路の基準ビット線5に接続された一以上のネイティ
ブNMOSトランジスタ(図5には51で一つが示され
ている)と1:1電流ミラー回路を形成する。図5のK
1は、トランジスタ48および51の幅/長さ比を示す
が、これは、両者とも同じである。回路1の読み取りの
ための生成回路20の接続をより明快に理解できるよう
に、図5には、また、図1の電流/電圧コンバータ9、
デコード、バイアスおよび等化回路10、およびメモリ
セル4も示してある。
ーブルされたとき)、トランジスタ30は、オンにさ
れ、ダイオード接続されたトランジスタ29を電源線1
5に接続する。トランジスタ32は、オフにされ、保護
回路25,39および44のNORゲートの出力は、強
制的にはゼロにされない。したがって、ノード24の電
圧は、ダイオード接続されたトランジスタ28,29の
サイズ設定に応じて電源電圧VCCと接地の間の値を示
す。より具体的には、VP がダイオード接続されたトラ
ンジスタ29のしきい値電圧であって、トランジスタ2
9をオンするための最小のソース−ゲート電圧降下に等
しく、また、トランジスタ28がトランジスタ29より
はるかに抵抗が高くなるように、したがって電源電圧V
CCとしきい値電圧VP の差がすべてダイオード接続され
たトランジスタ28にかかるようにトランジスタ28,
29のサイズ設定を行なうことによって、メモリセル2
1は、VCC−VP のゲート−ソース電圧降下VGSを示す
ようになる。この場合、メモリセル21がVTRのしきい
値電圧を有することを考慮すれば、メモリセル21は、
電源電圧VCCがメモリセル21のしきい値電圧VTRと電
圧降下VP の和より小さい限り、オフとなっていること
が理解されよう。この電源電圧値より高くなると、メモ
リセル21は、電圧VGSによって制御されて電流を通し
始め、したがってVTR+VP のしきい値電圧VS をもつ
セルとして機能する。
制御されて負荷トランジスタ35内に流れ込む電流が図
4の4aの電流IS に等しいことは明らかであろう。ト
ランジスタ36は、トランジスタ35と1:1のミラー
を形成するので、トランジスタ36を通って流れる電流
もIS に等しい。トランジスタ37の幅/長さ比が負荷
トランジスタ35のそれのN倍であるから、トランジス
タ37を通る電流は、N*IS に等しく、したがって、
図4の4bの電流ISNに対応する。メモリセル22のゲ
ート端末が直接電源線に接続されているため、セル22
内に流れ込む電流は、IR に等しく、したがって、トラ
ンジスタ40内に流れ込む電流は、セル22によってあ
たえられる電流IR とトランジスタ36によって供給さ
れる電流IS の差に等しく、また、図4の4bの電流I
D に等しい。電流ID は、トランジスタ44によって鏡
映され、トランジスタ37によって供給される電流ISN
とともにノード45へ供給される。したがって、ネイテ
ィブ・トランジスタ48は、図4の4cの電流IR1を受
け、それをトランジスタ51を介して基準ビット線5へ
転送する。
流IR1は、単一の基準回路20を用いて、メモリ装置の
すべての出力のために、装置の他の部分へ容易に転送す
ることができる。
ル21および22をメモリアレー5の外部に配置するこ
ともできる。より具体的には、図6の例では、小さい、
例えば8×8のセルアレー53を形成し、最内部のセル
からメモリセル21,22を選んでエッジ効果を少なく
し、したがって、装置の最終EWS(電気的ウエハー分
類)試験の間に公知の方法で書き込みまたは消去を行な
うことができる。
互いに独立に最も適当な値に調節することができるた
め、メモリセル21のゲート端末は、メモリセル22の
ような電源線へ直接接続することができ、したがって、
トランジスタ28〜30を省いて、メモリセル21のし
きい値電圧を直接のぞむVS の値に設定することができ
る。この方法がもつ効果は、特性IS のしきい値電圧
(これは、公知のように、温度とともに変化する)が、
二つの構成部分(図5の実施形態のメモリセル21およ
びトランジスタ29)ではなく一つの構成部分(メモリ
セル21自身)の変動のみに依存し、したがって電流I
S の温度性能が、(セル22を含めて)装置の他の構成
部分によって生成される他の量とほぼ同じとなるように
したことである。さらに、上の方法では、全メモリ装置
のために二つの基準セルしか使用しない。
み取り回路1を、上限および下限に厳しい条件を課する
ことなく、低いおよび高い電源電圧VCCのいずれにおい
ても(最だ電源電圧は、論理的には無限である)作動さ
せることが可能となる。さらに、この回路は、簡単で、
信頼性が高く、スタンバイ・モードでは電力消費がゼロ
である。
いるときは、該回路を流れる電流も少ないが、他方、容
量性ノードを充電および放電するためにようする時間が
増大し、したがって読み取り作業の速度が低下する。セ
ルの読み取り速度を高める一つの公知の方法は、等化ネ
ットワークを用いてノード16と17を接続し、メモリ
セルの読み取りを行なう前にそれらのアドレスの切り替
えを行なう(高ATDパルス信号)ATD(アドレス転
位検出)ステップで両者を同じ電圧にするものである。
の回路10が公知の等化回路55と公知のデコードおよ
びバイアス回路56(詳細には図示しない)に分割され
る。等化回路55は、ほぼ、電源線15とそれぞれのノ
ード16,17の間に接続された一対のトランジスタ6
0,61とノード16および17の間に接続された接続
用トランジスタ62で構成される。より具体的には、ト
ランジスタ60〜62は、ネイティブ(低しきい値)N
MOSトランジスタであり、PMOS保護トランジスタ
64および65は、電源線15とそれぞれのトランジス
タ60および61の間に配置され、トランジスタ64,
65は、ともにゲート端末が接地されて常時オンされ、
ぞれぞれのネイティブ・トランジスタ60,61を電源
線15の電圧ピークから保護する。
ゲート端末には信号ATDが供給され、したがって、信
号ATDがハイである間はオンにされ、ノード16およ
び17を信号ATD(例えば、3V)からしきい値電圧
を引いた(ゲートおよびソース端末の間の電圧降下VG
S)高電圧とほぼ等しい電圧にする。したがって、AT
Dパルスの終りには、ノード16および17が同じ電圧
となる。すなわち、より迅速に、読み取られるアレーセ
ルの消去された状態または書き込まれた状態と両立し得
る電圧にされる。
び17が達する実際の(等化)電圧は、温度や二本の分
岐に流れ込む電流など各種のパラメータによって左右さ
れ、したがって、それをあらかじめ正確に設定すること
はできないし、低すぎたりあるいは高すぎたりして、読
み取り時の等化機能の効果が損なわれるおそれがある。
での高電圧)、消去されたセルの読み取りが遅くなる。
より具体的には、等化電圧が高すぎると、I/Vコンバ
ータ9を形成する負荷トランジスタ12,13がオフに
され(不十分なソース−ゲート電圧降下)、等化ステッ
プの終りで等化トランジスタ60〜62がオフにされる
と、(まだオフにされている)負荷トランジスタ13内
には電流が流れ込まないのに対して、基準セル7はオン
にされ、電流を引き込む。したがって、ノード16およ
び17は、読み取られるアレーセル4が実際には消去さ
れるのにあたかも書き込まれるように機能し、そのた
め、消去されたセルを読み取るとき、センスアンプがま
ず誤った読み取りを行ない、後でコンバータ9がオンに
された時に訂正されるものの、一定の時間のロス、つま
り読み取り時間の増大が生じる。
ノード16および17が低すぎる電圧にされ、そのた
め、書き込れたセルの読み取りも遅くなる。すなわち、
負荷トランジスタ12,13の制御電圧(ソース・−ゲ
ート電圧降下)が高すぎるために、ノード16および1
7は、実際にはセル4に書き込みが行なわれるのに、消
去されたセル4に対応する電圧にされる。書き込まれた
メモリセル4の場合には、この種の誤った最初の設定
は、ビット線6(これは、前の過度に低い電圧を正しい
レベルまで上昇しなければならない)の吸収電流に関連
する寄生容量によって最初からより複雑にされる。吸収
電流は、小さいが、コンバータ9によって増幅され、ノ
ード17で消去されたセルによるものと解釈される。書
き込まれたセルで等化電圧が低すぎる場合には、回路が
正しい状態に達する前に上の二つの効果が組み合わされ
てセンスアンプが消去されたセル4に対応する読み取り
行なう。これは、後で訂正されるものの、ATDパルス
が終わったしばらく後になって始めて正しい読み取りが
行なわれることを意味する。
トワークが、ノード16および17の等化電圧をアレー
と基準分岐の釣り合った状態に対応する中間点、すなわ
ち基準ビット線8が必要とする電流とI/Vコンバータ
9によって供給される電流が等しくなる点に自動的に設
定する。上記の状態は、書き込まれたセルの読み取り状
態(基準分岐3の電流需要が負荷13を介してアレー分
岐2によって供給されるもの−理想的にはゼロ−より大
きい)と消去されたセルの読み取り状態(負荷13の供
給電流が基準分岐3の電流需要より大きい)のちょうど
中間にあるという意味で平衡がとれており、回路は、ア
レーセル4の状態に応じてATDパルスの終りでなんら
かの不平衡が生じるというすぐれた状態にある。
負荷トランジスタ12および13のサイズ設定の差によ
る不平衡にもかかわらず、図8に示すように、アレー分
岐へ接続される接地用電流通路が配設される。この通路
は、等化ステップでは活動状態にあり、I/Vコンバー
タ9によってつくり出される同じで向きが反対の電流の
不平衡を生じるものである。より具体的には、図8で
は、図1の回路10が三つの構成部分に分割されてい
る。すなわち、公知の等化回路55、ソフト書き込みを
防ぐためのバイアス回路71(図5の回路25,39,
46と同様な回路)、およびデコード回路72である。
ノード74は、バイアス回路71とデコード回路72の
間に配設され、ノード74と接地の間には平衡用分岐7
5が配設されて接地用通路を画定する。この分岐は、N
MOS選択トランジスタ76とネイティブNMOS平衡
用トランジスタ77を含む。選択トランジスタ76は、
ドレイン端末がノード74に接続され、ゲート端末には
信号ATDが供給され、またソース端末は平衡用トラン
ジスタ77のドレイン端末に接続される。平衡用トラン
ジスタ77は、ソース端末が接地され、ゲート端末が図
5の生成回路20のノード50に接続される。実際に
は、基準ビット線8に接続されたトランジスタ51と同
様、平衡用トランジスタ77も回路20のトランジスタ
48と電流ミラーを形成するように接続されるが、トラ
ンジスタ51よりN分の1小さい幅/長さ比、すなわち
K1/Nを示す。
化網55がアクティブな状態にあるとき、平衡用分岐7
5もアクティブな状態にあり、平衡用トランジスタ77
は、トランジスタ51によって引きつけられる電流IR1
よりN分の1小さい電流IBを引きつける。I/Vコン
バータ9の負荷トランジスタ12によって供給される電
流IBは、負荷トランジスタ13によって鏡映されてN
倍され、トランジスタ51によって引きつけられる電流
IR1と等しくなる。したがって、読み取り回路は平衡化
され、ノード16および17は、書き込まれて消去され
たセルに対応する電圧の中間の電圧とされるため、負荷
トランジスタは、過度にオンにもまたオフにもされず、
したがって、ATDパルスの終りで、トランジスタ6
0,61,62および76がオフにされ(等化網55お
よび平衡用分岐75を使用不能にされ)ると、読み取り
回路は、読み取られるセル4の実際の状態を検出する準
備ができ、上述したようなスプリアスな初期の切り替え
による遅延は生じない。
速度を示すために、図9は、消去されたアレーセル4に
関して図7および8の回路を用いた場合の基準ノード1
7の電圧行動の差を示す。図9において、V16は、ノー
ド16での電圧を示し、V17は、図7および8の両回路
のノード17での電圧を示し、V17’は、図7のノード
17での電圧を示し、V17”は、図8のノード17での
電圧を示す。図示のように、ATDパルスが存在する場
合には、いずれの回路においても電圧V17はV16に等し
い。他方、ATDパルスの終りには、図7の回路の電圧
V17’は、あたえられた時間V16より降下し、誤った初
期読み取りを生じ、正しい(高い)値を読み取るために
付加的な時間を要する。それに対して、図8の電圧V1
7”は、はるかに早く正しい電圧に達し、したがってた
だちに正しい読み取りを行ない、図7の回路と比較した
場合、読み取り時間が大幅に減少する。
的性能が高められ、高い電圧したがって高い電流で得ら
れるものに匹敵するようになる。
し図示した方法および回路に変更を行なうことが可能な
ことは明らかであろう。とくに、回路20は、説明とは
異なるものとすることができるし、いずれの要素も、技
術的等価物と置換することができる。
読み取り回路の回路図である。
である。
3の基準特性を得る方法を示す図である。
である。
路図である。
る。
ラフである。
Claims (13)
- 【請求項1】 あるセル特性の傾きを示すセル特性(I
TC,ITW)をもつメモリセルからなる不揮発性メモリの
ために読み取り基準信号を生成する方法であって、所定
のしきい値(VTR)とトリガー値(VS )の間で伸びて
前記セル特性の傾きと等しい傾きを有する第一の部分
と、前記トリガー値から伸びて前記セル特性の傾きより
急な傾きを有する第二の部分を示す基準特性をもつ基準
信号(IR1)を生成するステップを有することを特徴と
する方法。 - 【請求項2】 前記基準信号(IR1)の前記所定のしき
い値(VTR)は、消去されたセルに関しては最大許容し
きい値(VTC)より小さく、前記トリガー値(VS )
は、消去されたセルに関する前記最大許容しきい値と書
き込まれたセルに関する最小許容しきい値(VTW−VB
)の間であることを特徴とする請求項1に記載の方
法。 - 【請求項3】 基準信号を生成する前記ステップは、 前記所定のしきい値(VTR)に等しいしきい値電圧と、
前記セル特性の傾きに等しい傾きとを有する第一の信号
(IR )を生成するステップと、 前記トリガー値(VS )に等しいしきい値電圧と、前記
セル特性の傾きに等しい傾きとを有する第二の信号(I
S )を生成するステップと、 前記第一の信号および第二の信号の差に等しい第三の信
号(ID )を生成するステップと、 前記トリガー値に等しいしきい値電圧と、前記セル特性
の傾きより急な傾きとを有する第四の信号(ISN)を生
成するステップと、 前記第三の信号および第四の信号を加えるステップとを
有することを特徴とする請求項1または2に記載の方
法。 - 【請求項4】 前記基準特性(IR1)の前記第二の部分
の前記傾きは、前記セル特性の傾きの倍数に等しいこと
を特徴とする前記の請求項1,2,3のいずれかに記載
の方法。 - 【請求項5】 あるセル特性の傾きを示すセル特性(I
TC,ITW)をもつメモリセル(4)からなる不揮発性メ
モリの読み取り基準信号を生成する回路であって、所定
のしきい値(VTR)とトリガー値(VS )の間で伸びて
前記セル特性の傾きと等しい傾きを有する第一の部分
と、前記トリガー値から伸びて前記セル特性の傾きより
急な傾きを有する第二の部分を示す基準特性をもつ基準
信号(IR1)を生成するための生成手段(20)を有す
ることを特徴とする回路。 - 【請求項6】 前記生成手段(20)は、前記所定のし
きい値(VTR)に等しいしきい値電圧と前記セル特性の
傾きに等しい傾きを有する第一の信号(IR )を生成す
るための第一のメモリ素子(22)と、前記トリガー値
(VS)に等しいしきい値電圧と前記セル特性の傾きに
等しい傾きを有する第二の信号(IS )を生成するため
の第二のメモリ素子(21)と、前記第一および第二の
信号を受信して前記第一および第二の信号の差に等しい
第三の信号(ID)を生成するための減算素子(38)
と、前記第二の信号を受信して前記トリガー値に等しい
しきい値電圧と前記セル特性の傾きより急な傾きを有す
る第四の信号(ISN)を生成するための乗算素子(4
0,41)と、前記第三および第四の信号を受信して前
記基準信号(IR1)を生成するための加算素子(45)
とを有することを特徴とする請求項5に記載の回路。 - 【請求項7】 前記第一および第二のメモリ素子は、そ
れぞれ第一および第二のメモリセル(22,21)を含
み、当該メモリセルの各々は、第一の端末と、制御端末
と、前記所定のしきい値(VTR)に等しいしきい値電圧
とを有し、前記第一のメモリセル(22)は、前記第一
の端末と前記制御端末の間で読み取りバイアス電圧(V
CC)を受け取り、前記第二のメモリセル(21)は、前
記第一の端末と前記制御端末の間で前記読み取りバイア
ス電圧より低い第二のバイアス電圧を受け取ることを特
徴とする請求項6に記載の回路。 - 【請求項8】 前記第一のメモリセル(22)の前記制
御端末に直接接続された読み取りバイアス線(15)
と、前記読み取りバイアス線(15)と前記第二のメモ
リセル(21)の前記制御端末の間に挿入されたシフト
・トランジスタ(29)とを有することを特徴とする請
求項7に記載の回路。 - 【請求項9】 前記第一および第二のメモリ素子は、そ
れぞれ第一および第二のメモリセル(22,21)を含
み、当該メモリセルの各々は、第一の端末および制御端
末を有し、前記第一のメモリセル(22)は、前記所定
のしきい値(VTR)に等しいしきい値電圧を有し、前記
第二のメモリセル(21)は、前記トリガー値(VS )
に等しいしきい値電圧を有し、前記第一および第二のメ
モリセルは、それぞれの第一の端末とそれぞれの制御端
末の間で等しい読み取りバイアス電圧(VCC)を受け取
ることを特徴とする請求項6に記載の回路。 - 【請求項10】 基準メモリアレー(53)を有するこ
と、および、前記メモリセル(22,21)は、前記基
準メモリアレーの一部を形成することを特徴とする請求
項9に記載の回路。 - 【請求項11】 第一の電流ミラー回路を有し、前記第
一の電流ミラー回路は順に、第一(35)、第二(3
6)、および第三(37)の負荷トランジスタを含み、
前記第一の負荷トランジスタ(35)は、ダイオード接
続されて前記第二のメモリ素子(21)と基準電位線
(15)の間に挿入され、前記第二の負荷トランジスタ
(36)は、前記第一のメモリ素子(22)と前記基準
電位線の間に挿入され、前記第三の負荷トランジスタ
(37)は、出力素子(48,51)と前記基準電位線
の間に挿入され、前記第一および第二の負荷トランジス
タ(35,36)は、第一の寸法比(W/L=K)を有
し、前記第三の負荷トランジスタ(37)は、前記第一
の寸法比より大きい第二の寸法比(W/L=N*K)を
有し、さらに、第二の電流ミラー回路を有し、前記第二
の電流ミラー回路は順に、第四(40)および第五(4
4)の負荷トランジスタを含み、前記第四の負荷トラン
ジスタ(40)は、ダイオード接続されて前記第一のメ
モリ素子(22)と前記基準電位線(15)の間に挿入
され、前記第五の負荷トランジスタ(44)は、前記出
力素子(48,51)と前記基準電位線の間に挿入さ
れ、前記第四および第五の負荷トランジスタ(40,4
4)は、第三の寸法比(W/L=K)を有することを特
徴とする前記請求項5〜10のいずれかに記載の回路。 - 【請求項12】 前記出力素子(48,51)は、ダイ
オード接続されて前記第三および第五の負荷トランジス
タ(37,44)に接続された第一の出力トランジスタ
(48)と、読み取り回路(1)の基準分岐(3)への
接続のための少なくとも一つの第二の出力トランジスタ
(51)とを含み、前記第一および第二の出力トランジ
スタは、第四の寸法比(W/L=K1)を有することを
特徴とする請求項11に記載の回路。 - 【請求項13】 前記第一および第二の出力トランジス
タ(48,51)は、ネイティブNMOSトランジスタ
であることを特徴とする請求項12に記載の回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
IT96830346.1 | 1996-06-18 | ||
EP19960830346 EP0814482B1 (en) | 1996-06-18 | 1996-06-18 | Method and circuit for generating a read reference signal for nonvolatile memory cells |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1097795A true JPH1097795A (ja) | 1998-04-14 |
JP3968152B2 JP3968152B2 (ja) | 2007-08-29 |
Family
ID=8225941
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16155797A Expired - Lifetime JP3968152B2 (ja) | 1996-06-18 | 1997-06-18 | 不揮発性メモリセルの読み取り基準信号を生成する方法および回路 |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0814482B1 (ja) |
JP (1) | JP3968152B2 (ja) |
DE (1) | DE69629668T2 (ja) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IT1221780B (it) * | 1988-01-29 | 1990-07-12 | Sgs Thomson Microelectronics | Circuito di rilevamento dello stato di celle di matrice in memorie eprom in tecnologia mos |
JP3454520B2 (ja) * | 1990-11-30 | 2003-10-06 | インテル・コーポレーション | フラッシュ記憶装置の書込み状態を確認する回路及びその方法 |
EP0676768B1 (en) * | 1994-03-28 | 2000-12-27 | STMicroelectronics S.r.l. | Reference signal generating method and circuit for differential evaluation of the content of non-volatile memory cells |
-
1996
- 1996-06-18 DE DE69629668T patent/DE69629668T2/de not_active Expired - Fee Related
- 1996-06-18 EP EP19960830346 patent/EP0814482B1/en not_active Expired - Lifetime
-
1997
- 1997-06-18 JP JP16155797A patent/JP3968152B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP0814482B1 (en) | 2003-08-27 |
EP0814482A1 (en) | 1997-12-29 |
DE69629668T2 (de) | 2004-07-08 |
JP3968152B2 (ja) | 2007-08-29 |
DE69629668D1 (de) | 2003-10-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5805500A (en) | Circuit and method for generating a read reference signal for nonvolatile memory cells | |
US5258958A (en) | Semiconductor memory device | |
JP3532725B2 (ja) | 半導体集積回路 | |
US7855583B2 (en) | Sense amplifier for low voltage high speed sensing | |
US5859798A (en) | Read circuit for non-volatile memory working with a low supply voltage | |
US6754101B2 (en) | Refresh techniques for memory data retention | |
EP0814484B1 (en) | Nonvolatile memory with a single-cell reference signal generating circuit for reading memory cells | |
US5886925A (en) | Read circuit and method for nonvolatile memory cells with an equalizing structure | |
US5396115A (en) | Current-sensing power-on reset circuit for integrated circuits | |
US7590003B2 (en) | Self-reference sense amplifier circuit and sensing method | |
JP2846850B2 (ja) | センスアンプ回路 | |
KR20200024310A (ko) | 플래시 메모리 셀에서 데이터를 판독하기 위한 개선된 감지 증폭기 회로 | |
US5940322A (en) | Constant voltage generating circuit with improved line voltage control | |
US20050024967A1 (en) | Semiconductor memory device | |
JP2000057789A (ja) | 不揮発性メモリセルを読み出すための装置および方法 | |
JPH1097794A (ja) | 低電源電圧不揮発性メモリーのセル読み取り方法および回路 | |
US7167394B2 (en) | Sense amplifier for reading a cell of a non-volatile memory device | |
US5027320A (en) | EPROM circuit having enhanced programmability and improved speed and reliability | |
US20050111277A1 (en) | Non-volatile memory control techniques | |
JPH0855486A (ja) | 不揮発性メモリセルの内容の差分評価の為の基準信号発生方法およびその発生回路 | |
US5982197A (en) | Dynamic circuit | |
US6512697B1 (en) | Circuit and method for speed and stability enhancement for a sense amplifier | |
JP3968152B2 (ja) | 不揮発性メモリセルの読み取り基準信号を生成する方法および回路 | |
JP4443759B2 (ja) | 電圧・電流特性調整方法 | |
US6353560B1 (en) | Semiconductor memory device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040615 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060922 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061003 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20061227 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070105 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070403 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070508 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070604 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100608 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110608 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120608 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120608 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130608 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130608 Year of fee payment: 6 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |