JPH1097795A - 不揮発性メモリセルの読み取り基準信号を生成する方法および回路 - Google Patents

Abstract

(57)【要約】 【課題】 不揮発性メモリの読み取り基準信号を生成す
る方法および回路を提供する。 【解決手段】 不揮発性メモリアレーの一部を形成しま
た所定の傾きを持つ特性（ＩTC，ＩTW）を示す読み取ら
れるべきアレーセルを通って流れる電流が、Ｎ倍に増幅
され（ＩTCNB，ＩTWNB）て二つの部分の特性を持つ基準
電流（ＩR1）と比較される。二つの部分とは、所定のし
きい値（ＶTR）とトリガー値（ＶS ）の間で伸びてメモ
リセル特性の傾きと等しい傾きを示す第一の部分と、該
トリガー値（ＶS ）から伸びて該セル特性の傾きをＮ倍
にした傾きしたがってセルの増幅された傾きに等しい傾
きを示す第二の部分である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性メモリセ
ルの読み取り基準信号を生成する方法および回路に関す
る。

【０００２】

【従来の技術】公知のように、不揮発性メモリとくにフ
ラッシュメモリのセルを読み取るためには、読み取られ
るセルが接続されている行と列に適当なバイアスをかけ
てセルを流れる電流を検出する。セルが書き込まれてい
れば、そのしきい値電圧が読み取り電圧より高く、セル
は電流を通さない。セルが消去されていれば、そのしき
い値電圧は読み取り電圧より低く、セルは電流を通す。
また、読み取られて消去されたセルは、セルの中の電流
を基準セルによって生成される基準電流と比較して判別
される。この比較は、読み取られるセルと基準セルの電
流を対応する電圧に変換するための電流／電圧コンバー
タと、二つの電圧を比較して論理出力信号を生成するセ
ンスアンプとを有する読み取り回路によって行なわれ、
信号の状態が比較の結果をあらわすことになる。

【０００３】メモリアレーの正しい読み取り操作と信頼
性のあるサイクル操作（マルチプル・サイクル操作）が
確実に行なわれるようにするためには、セルのしきい値
電圧の分布に一定の限界を設定する必要がある。より具
体的にいえば、現在用いられている技術が要求するとこ
ろでは、セルが最も消去されるにはしきい値電圧がゼロ
より大きく、セルの消去が最悪である場合のしきい値電
圧は約２．５Ｖである。空になったセル（しきい値電圧
がゼロ未満のセル）によって生じる読み取りエラーをな
くす必要性から、下限は、必要値よりかなり高くなり、
上限は、用いられた製造技術にもとづくセルのしきい値
電圧の固有分布によってきまる。

【０００４】読み取り電圧は、通常、電源電圧と一致す
るため、読み取りの問題は、電源電圧が低い場合（約
２．５Ｖ）に生じる。電源電圧が低いと、十分に消去さ
れないセルが生じ、それが電流をきわめて通しにくく
し、書き込みが行なわれたものとみなされ、その結果読
み取りエラーが生じる。

【０００５】電源電圧（通常、２．５〜４Ｖの電源電
圧）に対して広い範囲で作動することができアクセス時
間が短い（＜１００ｎ秒）メモリに対する現在の需要を
考慮すれば、関連する電源電圧の全範囲で高速で正しい
読み取りを行なうことのできるセンスアンプが必要であ
る。

【０００６】十分に消去されていないセルの読み取り時
間を妥当なものにするとの問題を解決するために、本願
出願人は「低電源電圧不揮発性メモリのセル読み取り方
法および回路」なる名称の別出願において、電流／電圧
コンバータが標準的なコンバータとは逆に作動して、低
電源電圧下（メモリセルが低電流を通す場合）で十分に
消去されていないアレーセルにおいても高速で読み取る
ことができる方法を開示している。

【０００７】

【発明が解決しようとする課題】しかし、書き込まれた
セルを正しく判別するためには、上記の方法では、最大
許容電源電圧に関して限界がある。

【０００８】この問題を明確に理解するために、図１お
よび２を用いて、上述した特許出願で開示された方法を
説明する。

【０００９】図１において、符号１で示す読み取り回路
は、アレー分岐２および基準分岐３を有する。アレー分
岐２は、読み取られるアレーセル４を含むが、このセル
は、メモリアレー５の一部を形成してアレービット線６
に接続されている。基準分岐３は、基準ビット線８に接
続された基準セル７を含む。アレービット線６（ならび
に図示しないがメモリアレー５の一部を形成する他のア
レービット線）および基準ビット線８は、この説明では
重要でないため詳細には図示しない公知のデコード、バ
イアスおよび等化回路１０を介して電流／電圧コンバー
タ９に接続されている。回路１０は、読み取られるアレ
ーセル４のアレービット線６を選択し、該ビット線（お
よび基準ビット線８）に適当なバイアスをかけてソフト
読み取りなどスプリアスな読み取り現象を妨げ、また必
要な場合にはセルの実際の読み取りに先立ってビット線
６および８を等化する。

【００１０】コンバータ９は、電流ミラー回路を形成
し、また回路１０を介してアレービット線６および基準
ビット線８に接続されたアレー負荷１２および基準負荷
１３を有する。より具体的には、上述の特許出願の開示
にもとづけば、アレー負荷１２は、ダイオード接続され
たＰＭＯＳトランジスタを有し、基準負荷１３は、ＰＭ
ＯＳトランジスタを有し、アレー負荷トランジスタ１２
は、ＶCCで電源線１５に接続されたソース端末、ノード
１６で回路１０に接続されたドレイン端末、基準負荷ト
ランジスタ１３のゲート端末に接続されたゲート端末、
およびＷ／Ｌ＝Ｋの幅／長さ比を有し、基準負荷トラン
ジスタ１３は、電源線１５接続されたソース端末、ノー
ド１７で回路１０に接続されたドレイン端末、およびＷ
／Ｌ＝Ｎ＊Ｋの幅／長さ比を有する。ただし、Ｎは、乗
法定数である。

【００１１】ノード１６，１７は、センスアンプ１８の
入力に接続されている。

【００１２】図１の回路においては、ダイオード（低イ
ンピーダンス）素子が基準ビット線８ではなくてアレー
ビット線６に接続されているため、トランジスタ１２お
よび１３の幅／長さ比からみて、Ｉ／Ｖコンバータ９内
の電流は、メモリセル４によってあたえられ、Ｎ倍に増
幅されて基準分岐３へ供給され、該分岐で、基準セル７
内を流れる電流と比較される。したがって、これによっ
て、該アレーセルの消去が十分に行なわれず、また低い
電源電圧のために少量の電流しか通さない場合でも、該
アレーセルの読み取りが迅速に行なわれる。

【００１３】図２は、図１の回路で、ドレイン端末のセ
ル（アレーおよび基準セルの両者）に約１Ｖ（直線作動
領域）のバイアスをかけ、また電源電圧ＶCCに対してア
レーセル４のゲートとソース端末の間の電圧ＶGSを高め
るためにブースト電圧ＶB を用いると仮定した場合に得
られる電流／電圧特性を示す。

【００１４】図２において、ＩR は、知られた固定のし
きい値電圧ＶTRをもつ基準セルのＩ／Ｖ特性を示し、Ｉ
TCは、最大許容しきい値電圧ＶTC（上述の明細書では
２．５Ｖ）で最悪の消去状態であるアレーセルの特性を
示し、ＩTCN は、特性ＩTCが図１の構成で増幅されたも
のを示し、ＩTCNBは、源電圧側へＶB だけシフトされ、
したがって（ＶTC−ＶB ）というしきい値電圧を示すブ
ートストラップ電圧ＶB が存在する場合の特性ＩTCN を
示し、ＩTWは、最小許容しきい値電圧ＶTWで最も悪く書
き込まれたアレーセルの特性を示し、ＩTWN は、特性Ｉ
TWが図１の構成で増幅されたものを示し、ＩTWNBは、ブ
ートストラップが存在ししきい値電圧が（ＶTW−ＶB ）
である場合の特性ＩTWN を示す。

【００１５】図２から明らかなように、特性ＩR とＩTC
NBの交点が最小電源電圧Ｖ1 を決定し、特性ＩR とＩTW
NBの交点が最大電源電圧Ｖ2 を決定する。すなわち、こ
れらの下と上では、読み取り（それぞれ消去されたセル
および書き込まれたセルの認識）ができない。

【００１６】電圧Ｖ1 およびＶ2 は、以下のことを考慮
して分析的に求めることができる。

【００１７】 ＩR ＝ Ｇ＊（Ｖ−ＶTR） （１） ＩTC ＝ Ｇ＊（Ｖ−ＶTC） ＩTCN ＝ Ｎ＊ＩTC ＝ Ｎ＊Ｇ＊（Ｖ−ＶTC） ＩTW ＝ Ｇ＊（Ｖ−ＶTW） ＩTWN ＝ Ｎ＊ＩTW ＝ Ｎ＊Ｇ＊（Ｖ−ＶTW） ＩTCNB ＝ Ｎ＊Ｇ＊（Ｖ−ＶTC＋ＶB ） （２） ＩTWNB ＝ Ｎ＊Ｇ＊（Ｖ−ＶTW＋ＶB ） （３） ただし、Ｇは、増幅されない特性の勾配である。

【００１８】式（１）と式（２）を等しくし、また式
（１）と式（３）を等しくすれば、以下の電圧をあらわ
す式が得られる。

【００１９】 Ｖ1 ＝ （Ｎ＊ＶTC−Ｎ＊ＶB −ＶTR）／（Ｎ−１） Ｖ2 ＝ （Ｎ＊ＶTW−Ｎ＊ＶB −ＶTR）／（Ｎ−１） 例えば、ＶTC＝２．５Ｖ、ＶTW＝４．５Ｖ、ＶTR＝１．
２５Ｖ、ＶB ＝０．８Ｖ、Ｎ＝８とすれば、Ｖ1 ＝１．
７６ＶおよびＶ2 ＝４Ｖとなる。

【００２０】したがって、上記の方法によって、最小電
源電圧が低くまた最大許容電源電圧が低い場合でもメモ
リセルの読み取りを行なうことができる。

【００２１】本発明の一つの目的は、最大電源電圧は高
いが同時に最小電源電圧を高めることなくメモリセルの
読み取りを行なう方法および回路を提供することであ
る。

【００２２】

【課題を解決するための手段】本発明にもとづけば、請
求項１〜１３に記載の不揮発性メモリを読み取るために
基準信号を生成する方法および回路が提供される。

【００２３】

【発明の実施の形態】以下、添付の図面を参照して、本
発明の好ましい一実施形態を説明する。

【００２４】図３において、特性ＩTCNB，ＩTWNB，ＩR
およびしきい値電圧ＶTR，（ＶTC−ＶB ），（ＶTW−Ｖ
B ）は、図２の場合と同じ意味を有するが、基準特性
は、ＩR1で示す。図３からわかるように、アレーの基準
分岐によって生成される基準特性は、二つのセグメント
を有する。第一のセグメントは、トリガー電圧ＶS まで
図２の特性ＩR の最初の部分と一致し、第二のセグメン
トは、（ＶTC−ＶB ）と（ＶTW−ＶB ）の間のしきい値
電圧ＶA と傾きＮ＊Ｇを有する特性ＩSNと一致する。

【００２５】特性ＩR1の最初の部分がＩR と一致する事
実によって、電源電圧ＶCCの同じ最小値Ｖ1 を維持する
ことが許され、同時に、アレーと基準分岐の間の大きい
電流差が確保され、動的性能が高められる。

【００２６】他方、増幅されたアレー特性の傾きと平行
で傾きがより大きい第二のセグメントによって、電源電
圧に課される最大限度がなくなる。

【００２７】特性ＩR1の傾きを変える値ＶS の選定にあ
たっては、（低い電源電圧は低い電流値に対応し、した
がって容量ノードの遅い充電および放電に対応するの
で）指定されたアクセス時間に合致するために書き込ま
れたセルに関する最小許容しきい値と低い電源電圧で求
められる電流値の間の平衡をとることが必要である。上
記に示したしきい値電圧では、例えばＶS に３Ｖという
値を選定することができる。

【００２８】特性ＩR1は、図４の４ａ，４ｂおよび４ｃ
に示すように、しきい値電圧ＶTRを有する特性ＩR か
ら、また、しきい値電圧ＶS を有する特性ＩS および特
性ＩR と同じ傾きから求めることができる。また、特性
ＩS は、メモリ装置（外部メモリアレー５）内に適当に
配置された特別の基準セルのしきい値電圧を適当に調節
するかまたは後に詳細に説明するように二つのしきい値
を加えることによって求めることができる。

【００２９】特性ＩR1を求めるためには、まず第一に、
特性ＩS とＩR の差に等しい差特性ＩD ＝ＩR −ＩS を
求める。特性ＩSN（図４の４ｂ）は、特性ＩS をＩ／Ｖ
コンバータ９を形成するものと同様な電流ミラーで増幅
して求める。最後に、図４の４ｃに示すように、特性Ｉ
D およびＩSNを加えて特性ＩR1を得る。

【００３０】図５は、上のような特性ＩR1を生成するこ
とができる生成回路を示しており、これを以下に説明す
る。

【００３１】図５に２０で示す生成回路は、二つの浮遊
ゲート型（例えば、フラッシュ）メモリセル２１，２２
を有する。これらメモリのしきい値電圧は、いずれもＶ
TRである。より具体的には、メモリセル２１は、ソース
端末とバルク領域が接地され、ゲート端末がノード２４
に接続され、ドレイン端末が（ソフト書き込みなどの現
象を防ぐために）保護回路２５に接続され、ノード２４
は、ダイオード接続されたＮＭＯＳトランジスタ２８を
介して接地され（ドレインおよびゲート端末はショート
されてノード２４に接続され）、また二つのＰＭＯＳト
ランジスタ２９，３０を介して電源線１５に接続され、
トランジスタ２９も、やはりダイオード接続され（ドレ
インおよびゲート端末がショートされてノード２４に接
続され）、トランジスタ３０は、ソース端末とバルク領
域が電源線１５に接続され、またゲート端末がロウ（ｌ
ｏｗ）のとき活動状態の逆イネーブル信号ＥＮＮが供給
される入力３１に接続され、また、ＮＭＯＳトランジス
タ３２は、ドレイン端末がノード２４に接続され、ソー
ス端末が接地され、またゲート端末が入力３１に接続さ
れてスタンバイ・モードでの電力消費を避けるためにノ
ード２４を接地する。 保護回路２５は、セル２１のド
レイン端末とノード２６の間に挿入されたＮＭＯＳトラ
ンジスタ３３と、第一の入力がセル２１のドレイン端末
に接続され、第二の入力が入力３１に接続され、出力が
トランジスタ３３のゲート端末に接続されたＮＯＲゲー
ト３４とを有し、したがって、信号ＥＮＮがロウのと
き、ＮＯＲゲート３４は、公知の方法で（負のフィード
バックによって）トランジスタ３３の電源オン・レベル
を制御し、またセル２１のドレイン端末をのぞましいバ
イアス電圧（通常１Ｖ）に維持する。逆に、ハイ（ｈｉ
ｇｈ）のとき、信号ＥＮＮは、ＮＯＲゲート３４の出力
を強制的にロウに切り替えてトランジスタ３３をオフに
し、ノード２６とセル２１の間の接続を切断する。

【００３２】ダイオード接続されたＰＭＯＳ負荷トラン
ジスタ３５は、ソース端末が電源線１５に接続され、ゲ
ートおよびドレイン端末がノード２６に接続され、幅／
長さ比Ｗ／Ｌ＝Ｋを有し、またＰＭＯＳ負荷トランジス
タ３６およびＰＭＯＳトランジスタ３７と電流ミラーを
形成するように接続される。トランジスタ３６は、ソー
ス端末が電源線１５に接続され、ゲート端末がノード２
６に接続され、ドレイン端末がノード３８に接続され、
負荷トランジスタ３５のものと等しい幅／長さ比Ｗ／Ｌ
＝Ｋを有する。ノード３８は、回路２５と同じでしたが
ってここでは詳細に説明しない保護回路３９を介してセ
ル２２のドレイン端末に接続され、該セルは、ゲート端
末が電源線１５に接続され、ソース端末とバルク領域が
接地される。

【００３３】ノード３８もまた、ダイオード接続された
ＰＭＯＳトランジスタ４０のドレイン端末に接続され、
該トランジスタは、ゲート端末がやはりノード３８に接
続され、ソース端末が電源線１５に接続され、負荷トラ
ンジスタ３５および３６のものと等しい幅／長さ比Ｗ／
Ｌ＝Ｋを有し、やはり幅／長さ比Ｗ／Ｌ＝Ｋを有するＰ
ＭＯＳトランジスタ４４と電流ミラー回路を形成する。

【００３４】トランジスタ３７および４４は、ゲート端
末がそれぞれノード２６および３８に接続され、ソース
端末が電源線１５に接続され、ドレイン端末がノード４
５に接続される。トランジスタ３７は、電流ミラーを形
成するためにそれ自身が接続されているトランジスタ３
５の幅／長さ比のＮ倍大きい幅／長さ比Ｗ／Ｋ＝Ｎ＊Ｋ
を有する。トランジスタ４４は、電流ミラーを形成する
ためにそれ自身が接続されているトランジスタの幅／長
さ比と等しい幅／長さ比Ｗ／Ｋ＝Ｋを有する。また、ノ
ード４５は、回路２５と同じでしたがってここでは詳細
に説明しない保護回路４６を介してダイオード接続され
たネイティブＮＭＯＳトランジスタ４８（すなわち、低
しきい値電圧をもち、製造中それが変えられなかったも
の）のドレイン端末に接続される。より具体的には、ネ
イティブ・トランジスタ４８は、ソース端末が接地さ
れ、ゲート端末がノード５０を形成して該ドレイン端末
に接続される。

【００３５】トランジスタ４８は、メモリの各種読み取
り回路の基準ビット線５に接続された一以上のネイティ
ブＮＭＯＳトランジスタ（図５には５１で一つが示され
ている）と１：１電流ミラー回路を形成する。図５のＫ
１は、トランジスタ４８および５１の幅／長さ比を示す
が、これは、両者とも同じである。回路１の読み取りの
ための生成回路２０の接続をより明快に理解できるよう
に、図５には、また、図１の電流／電圧コンバータ９、
デコード、バイアスおよび等化回路１０、およびメモリ
セル４も示してある。

【００３６】図５の回路は、以下のように作動する。

【００３７】信号ＥＮＮがロウのとき（回路２０がイネ
ーブルされたとき）、トランジスタ３０は、オンにさ
れ、ダイオード接続されたトランジスタ２９を電源線１
５に接続する。トランジスタ３２は、オフにされ、保護
回路２５，３９および４４のＮＯＲゲートの出力は、強
制的にはゼロにされない。したがって、ノード２４の電
圧は、ダイオード接続されたトランジスタ２８，２９の
サイズ設定に応じて電源電圧ＶCCと接地の間の値を示
す。より具体的には、ＶP がダイオード接続されたトラ
ンジスタ２９のしきい値電圧であって、トランジスタ２
９をオンするための最小のソース−ゲート電圧降下に等
しく、また、トランジスタ２８がトランジスタ２９より
はるかに抵抗が高くなるように、したがって電源電圧Ｖ
CCとしきい値電圧ＶP の差がすべてダイオード接続され
たトランジスタ２８にかかるようにトランジスタ２８，
２９のサイズ設定を行なうことによって、メモリセル２
１は、ＶCC−ＶP のゲート−ソース電圧降下ＶGSを示す
ようになる。この場合、メモリセル２１がＶTRのしきい
値電圧を有することを考慮すれば、メモリセル２１は、
電源電圧ＶCCがメモリセル２１のしきい値電圧ＶTRと電
圧降下ＶP の和より小さい限り、オフとなっていること
が理解されよう。この電源電圧値より高くなると、メモ
リセル２１は、電圧ＶGSによって制御されて電流を通し
始め、したがってＶTR＋ＶP のしきい値電圧ＶS をもつ
セルとして機能する。

【００３８】以上の説明から、メモリセル２１によって
制御されて負荷トランジスタ３５内に流れ込む電流が図
４の４ａの電流ＩS に等しいことは明らかであろう。ト
ランジスタ３６は、トランジスタ３５と１：１のミラー
を形成するので、トランジスタ３６を通って流れる電流
もＩS に等しい。トランジスタ３７の幅／長さ比が負荷
トランジスタ３５のそれのＮ倍であるから、トランジス
タ３７を通る電流は、Ｎ＊ＩS に等しく、したがって、
図４の４ｂの電流ＩSNに対応する。メモリセル２２のゲ
ート端末が直接電源線に接続されているため、セル２２
内に流れ込む電流は、ＩR に等しく、したがって、トラ
ンジスタ４０内に流れ込む電流は、セル２２によってあ
たえられる電流ＩR とトランジスタ３６によって供給さ
れる電流ＩS の差に等しく、また、図４の４ｂの電流Ｉ
D に等しい。電流ＩD は、トランジスタ４４によって鏡
映され、トランジスタ３７によって供給される電流ＩSN
とともにノード４５へ供給される。したがって、ネイテ
ィブ・トランジスタ４８は、図４の４ｃの電流ＩR1を受
け、それをトランジスタ５１を介して基準ビット線５へ
転送する。

【００３９】したがって、このようにして生成された電
流ＩR1は、単一の基準回路２０を用いて、メモリ装置の
すべての出力のために、装置の他の部分へ容易に転送す
ることができる。

【００４０】図５の構成の他の構成例として、メモリセ
ル２１および２２をメモリアレー５の外部に配置するこ
ともできる。より具体的には、図６の例では、小さい、
例えば８×８のセルアレー５３を形成し、最内部のセル
からメモリセル２１，２２を選んでエッジ効果を少なく
し、したがって、装置の最終ＥＷＳ（電気的ウエハー分
類）試験の間に公知の方法で書き込みまたは消去を行な
うことができる。

【００４１】メモリセル２１，２２のしきい値電圧を、
互いに独立に最も適当な値に調節することができるた
め、メモリセル２１のゲート端末は、メモリセル２２の
ような電源線へ直接接続することができ、したがって、
トランジスタ２８〜３０を省いて、メモリセル２１のし
きい値電圧を直接のぞむＶS の値に設定することができ
る。この方法がもつ効果は、特性ＩS のしきい値電圧
（これは、公知のように、温度とともに変化する）が、
二つの構成部分（図５の実施形態のメモリセル２１およ
びトランジスタ２９）ではなく一つの構成部分（メモリ
セル２１自身）の変動のみに依存し、したがって電流Ｉ
S の温度性能が、（セル２２を含めて）装置の他の構成
部分によって生成される他の量とほぼ同じとなるように
したことである。さらに、上の方法では、全メモリ装置
のために二つの基準セルしか使用しない。

【００４２】したがって、回路２０によって、図１の読
み取り回路１を、上限および下限に厳しい条件を課する
ことなく、低いおよび高い電源電圧ＶCCのいずれにおい
ても（最だ電源電圧は、論理的には無限である）作動さ
せることが可能となる。さらに、この回路は、簡単で、
信頼性が高く、スタンバイ・モードでは電力消費がゼロ
である。

【００４３】読み取り回路１が低い電源電圧で作動して
いるときは、該回路を流れる電流も少ないが、他方、容
量性ノードを充電および放電するためにようする時間が
増大し、したがって読み取り作業の速度が低下する。セ
ルの読み取り速度を高める一つの公知の方法は、等化ネ
ットワークを用いてノード１６と１７を接続し、メモリ
セルの読み取りを行なう前にそれらのアドレスの切り替
えを行なう（高ＡＴＤパルス信号）ＡＴＤ（アドレス転
位検出）ステップで両者を同じ電圧にするものである。

【００４４】より具体的には、図７に示すように、図１
の回路１０が公知の等化回路５５と公知のデコードおよ
びバイアス回路５６（詳細には図示しない）に分割され
る。等化回路５５は、ほぼ、電源線１５とそれぞれのノ
ード１６，１７の間に接続された一対のトランジスタ６
０，６１とノード１６および１７の間に接続された接続
用トランジスタ６２で構成される。より具体的には、ト
ランジスタ６０〜６２は、ネイティブ（低しきい値）Ｎ
ＭＯＳトランジスタであり、ＰＭＯＳ保護トランジスタ
６４および６５は、電源線１５とそれぞれのトランジス
タ６０および６１の間に配置され、トランジスタ６４，
６５は、ともにゲート端末が接地されて常時オンされ、
ぞれぞれのネイティブ・トランジスタ６０，６１を電源
線１５の電圧ピークから保護する。

【００４５】トランジスタ６０，６１，６２のすべての
ゲート端末には信号ＡＴＤが供給され、したがって、信
号ＡＴＤがハイである間はオンにされ、ノード１６およ
び１７を信号ＡＴＤ（例えば、３Ｖ）からしきい値電圧
を引いた（ゲートおよびソース端末の間の電圧降下ＶG
S）高電圧とほぼ等しい電圧にする。したがって、ＡＴ
Ｄパルスの終りには、ノード１６および１７が同じ電圧
となる。すなわち、より迅速に、読み取られるアレーセ
ルの消去された状態または書き込まれた状態と両立し得
る電圧にされる。

【００４６】しかし、等化のステップでノード１６およ
び１７が達する実際の（等化）電圧は、温度や二本の分
岐に流れ込む電流など各種のパラメータによって左右さ
れ、したがって、それをあらかじめ正確に設定すること
はできないし、低すぎたりあるいは高すぎたりして、読
み取り時の等化機能の効果が損なわれるおそれがある。

【００４７】等価電圧が高すぎると（ノード１６，１７
での高電圧）、消去されたセルの読み取りが遅くなる。
より具体的には、等化電圧が高すぎると、Ｉ／Ｖコンバ
ータ９を形成する負荷トランジスタ１２，１３がオフに
され（不十分なソース−ゲート電圧降下）、等化ステッ
プの終りで等化トランジスタ６０〜６２がオフにされる
と、（まだオフにされている）負荷トランジスタ１３内
には電流が流れ込まないのに対して、基準セル７はオン
にされ、電流を引き込む。したがって、ノード１６およ
び１７は、読み取られるアレーセル４が実際には消去さ
れるのにあたかも書き込まれるように機能し、そのた
め、消去されたセルを読み取るとき、センスアンプがま
ず誤った読み取りを行ない、後でコンバータ９がオンに
された時に訂正されるものの、一定の時間のロス、つま
り読み取り時間の増大が生じる。

【００４８】逆に、設定された等化電圧が低すぎると、
ノード１６および１７が低すぎる電圧にされ、そのた
め、書き込れたセルの読み取りも遅くなる。すなわち、
負荷トランジスタ１２，１３の制御電圧（ソース・−ゲ
ート電圧降下）が高すぎるために、ノード１６および１
７は、実際にはセル４に書き込みが行なわれるのに、消
去されたセル４に対応する電圧にされる。書き込まれた
メモリセル４の場合には、この種の誤った最初の設定
は、ビット線６（これは、前の過度に低い電圧を正しい
レベルまで上昇しなければならない）の吸収電流に関連
する寄生容量によって最初からより複雑にされる。吸収
電流は、小さいが、コンバータ９によって増幅され、ノ
ード１７で消去されたセルによるものと解釈される。書
き込まれたセルで等化電圧が低すぎる場合には、回路が
正しい状態に達する前に上の二つの効果が組み合わされ
てセンスアンプが消去されたセル４に対応する読み取り
行なう。これは、後で訂正されるものの、ＡＴＤパルス
が終わったしばらく後になって始めて正しい読み取りが
行なわれることを意味する。

【００４９】この問題を解決するために、適応等化ネッ
トワークが、ノード１６および１７の等化電圧をアレー
と基準分岐の釣り合った状態に対応する中間点、すなわ
ち基準ビット線８が必要とする電流とＩ／Ｖコンバータ
９によって供給される電流が等しくなる点に自動的に設
定する。上記の状態は、書き込まれたセルの読み取り状
態（基準分岐３の電流需要が負荷１３を介してアレー分
岐２によって供給されるもの−理想的にはゼロ−より大
きい）と消去されたセルの読み取り状態（負荷１３の供
給電流が基準分岐３の電流需要より大きい）のちょうど
中間にあるという意味で平衡がとれており、回路は、ア
レーセル４の状態に応じてＡＴＤパルスの終りでなんら
かの不平衡が生じるというすぐれた状態にある。

【００５０】上記の平衡のとれた状態を得るためには、
負荷トランジスタ１２および１３のサイズ設定の差によ
る不平衡にもかかわらず、図８に示すように、アレー分
岐へ接続される接地用電流通路が配設される。この通路
は、等化ステップでは活動状態にあり、Ｉ／Ｖコンバー
タ９によってつくり出される同じで向きが反対の電流の
不平衡を生じるものである。より具体的には、図８で
は、図１の回路１０が三つの構成部分に分割されてい
る。すなわち、公知の等化回路５５、ソフト書き込みを
防ぐためのバイアス回路７１（図５の回路２５，３９，
４６と同様な回路）、およびデコード回路７２である。
ノード７４は、バイアス回路７１とデコード回路７２の
間に配設され、ノード７４と接地の間には平衡用分岐７
５が配設されて接地用通路を画定する。この分岐は、Ｎ
ＭＯＳ選択トランジスタ７６とネイティブＮＭＯＳ平衡
用トランジスタ７７を含む。選択トランジスタ７６は、
ドレイン端末がノード７４に接続され、ゲート端末には
信号ＡＴＤが供給され、またソース端末は平衡用トラン
ジスタ７７のドレイン端末に接続される。平衡用トラン
ジスタ７７は、ソース端末が接地され、ゲート端末が図
５の生成回路２０のノード５０に接続される。実際に
は、基準ビット線８に接続されたトランジスタ５１と同
様、平衡用トランジスタ７７も回路２０のトランジスタ
４８と電流ミラーを形成するように接続されるが、トラ
ンジスタ５１よりＮ分の１小さい幅／長さ比、すなわち
Ｋ１／Ｎを示す。

【００５１】等化ステップでは、信号ＡＴＤがハイで等
化網５５がアクティブな状態にあるとき、平衡用分岐７
５もアクティブな状態にあり、平衡用トランジスタ７７
は、トランジスタ５１によって引きつけられる電流ＩR1
よりＮ分の１小さい電流ＩＢを引きつける。Ｉ／Ｖコン
バータ９の負荷トランジスタ１２によって供給される電
流ＩＢは、負荷トランジスタ１３によって鏡映されてＮ
倍され、トランジスタ５１によって引きつけられる電流
ＩR1と等しくなる。したがって、読み取り回路は平衡化
され、ノード１６および１７は、書き込まれて消去され
たセルに対応する電圧の中間の電圧とされるため、負荷
トランジスタは、過度にオンにもまたオフにもされず、
したがって、ＡＴＤパルスの終りで、トランジスタ６
０，６１，６２および７６がオフにされ（等化網５５お
よび平衡用分岐７５を使用不能にされ）ると、読み取り
回路は、読み取られるセル４の実際の状態を検出する準
備ができ、上述したようなスプリアスな初期の切り替え
による遅延は生じない。

【００５２】平衡用分岐７５によって得られる読み取り
速度を示すために、図９は、消去されたアレーセル４に
関して図７および８の回路を用いた場合の基準ノード１
７の電圧行動の差を示す。図９において、Ｖ16は、ノー
ド１６での電圧を示し、Ｖ17は、図７および８の両回路
のノード１７での電圧を示し、Ｖ17’は、図７のノード
１７での電圧を示し、Ｖ17”は、図８のノード１７での
電圧を示す。図示のように、ＡＴＤパルスが存在する場
合には、いずれの回路においても電圧Ｖ17はＶ16に等し
い。他方、ＡＴＤパルスの終りには、図７の回路の電圧
Ｖ17’は、あたえられた時間Ｖ16より降下し、誤った初
期読み取りを生じ、正しい（高い）値を読み取るために
付加的な時間を要する。それに対して、図８の電圧Ｖ1
7”は、はるかに早く正しい電圧に達し、したがってた
だちに正しい読み取りを行ない、図７の回路と比較した
場合、読み取り時間が大幅に減少する。

【００５３】したがって、読み取り回路の低電圧での動
的性能が高められ、高い電圧したがって高い電流で得ら
れるものに匹敵するようになる。

【００５４】本発明の範囲を逸脱することなく上に説明
し図示した方法および回路に変更を行なうことが可能な
ことは明らかであろう。とくに、回路２０は、説明とは
異なるものとすることができるし、いずれの要素も、技
術的等価物と置換することができる。

【図面の簡単な説明】

【図１】上述した本願出願人による別出願に記載された
読み取り回路の回路図である。

【図２】図１の回路で得られる特性を示す図である。

【図３】本発明にもとづく方法で得られる特性を示す図
である。

【図４】図４は４ａ，４ｂ，４ｃからなり、いずれも図
３の基準特性を得る方法を示す図である。

【図５】図３の基準特性を生成するための回路の回路図
である。

【図６】図５の細かい部分を変更した等化回路を示す回
路図である。

【図７】図１の回路に適用される等化回路の回路図であ
る。

【図８】新しい等化回路の回路図である。

【図９】図７および８の回路図の多くの電気量を示すグ
ラフである。

【符号の説明】

１ 読み取り回路 ２ アレー分岐 ３ 基準分岐 ４ アレーセル ５ メモリアレー ６ アレービット線 ７ 基準セル ８ 基準ビット線 ９ コンバータ １０ デコード、バイアスおよび等化回路 １２ アレー負荷 １３ 基準負荷 １５ 電源線 １６，１７ ノード １８ センスアンプ ２１，２２ メモリセル ２４ ノード ２５ 保護回路 ２９，３０ トランジスタ ３１ 入力 ３３ トランジスタ ３４ ゲート ３５〜３７ 負荷トランジスタ ３８ ノード ３９ 保護回路 ４０，４４ トランジスタ ４５ ノード ４６ 保護回路 ４８ トランジスタ ５０ ノード ５１ トランジスタ ５３ セルアレー ５５ 等化回路 ５６ バイアス回路 ６０〜６２ トランジスタ ６４，６５ トランジスタ ７１ バイアス回路 ７２ デコード回路 ７４ ノード ７５ 平衡用分岐 ７６，７７ トランジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 リノ・ミケローニ イタリア国、22078 トゥラーテ、ヴィ ア・マッツィーニ、13 (72)発明者 マルコ・マッカロッネ イタリア国、27030 パレストロ、ヴィ ア・フォルナーチェ、８

Claims (13)

【特許請求の範囲】
1. 【請求項１】 あるセル特性の傾きを示すセル特性（Ｉ
   TC，ＩTW）をもつメモリセルからなる不揮発性メモリの
   ために読み取り基準信号を生成する方法であって、所定
   のしきい値（ＶTR）とトリガー値（ＶS ）の間で伸びて
   前記セル特性の傾きと等しい傾きを有する第一の部分
   と、前記トリガー値から伸びて前記セル特性の傾きより
   急な傾きを有する第二の部分を示す基準特性をもつ基準
   信号（ＩR1）を生成するステップを有することを特徴と
   する方法。
2. 【請求項２】 前記基準信号（ＩR1）の前記所定のしき
   い値（ＶTR）は、消去されたセルに関しては最大許容し
   きい値（ＶTC）より小さく、前記トリガー値（ＶS ）
   は、消去されたセルに関する前記最大許容しきい値と書
   き込まれたセルに関する最小許容しきい値（ＶTW−ＶB
   ）の間であることを特徴とする請求項１に記載の方
   法。
3. 【請求項３】 基準信号を生成する前記ステップは、 前記所定のしきい値（ＶTR）に等しいしきい値電圧と、
   前記セル特性の傾きに等しい傾きとを有する第一の信号
   （ＩR ）を生成するステップと、 前記トリガー値（ＶS ）に等しいしきい値電圧と、前記
   セル特性の傾きに等しい傾きとを有する第二の信号（Ｉ
   S ）を生成するステップと、 前記第一の信号および第二の信号の差に等しい第三の信
   号（ＩD ）を生成するステップと、 前記トリガー値に等しいしきい値電圧と、前記セル特性
   の傾きより急な傾きとを有する第四の信号（ＩSN）を生
   成するステップと、 前記第三の信号および第四の信号を加えるステップとを
   有することを特徴とする請求項１または２に記載の方
   法。
4. 【請求項４】 前記基準特性（ＩR1）の前記第二の部分
   の前記傾きは、前記セル特性の傾きの倍数に等しいこと
   を特徴とする前記の請求項１，２，３のいずれかに記載
   の方法。
5. 【請求項５】 あるセル特性の傾きを示すセル特性（Ｉ
   TC，ＩTW）をもつメモリセル（４）からなる不揮発性メ
   モリの読み取り基準信号を生成する回路であって、所定
   のしきい値（ＶTR）とトリガー値（ＶS ）の間で伸びて
   前記セル特性の傾きと等しい傾きを有する第一の部分
   と、前記トリガー値から伸びて前記セル特性の傾きより
   急な傾きを有する第二の部分を示す基準特性をもつ基準
   信号（ＩR1）を生成するための生成手段（２０）を有す
   ることを特徴とする回路。
6. 【請求項６】 前記生成手段（２０）は、前記所定のし
   きい値（ＶTR）に等しいしきい値電圧と前記セル特性の
   傾きに等しい傾きを有する第一の信号（ＩR ）を生成す
   るための第一のメモリ素子（２２）と、前記トリガー値
   （ＶS）に等しいしきい値電圧と前記セル特性の傾きに
   等しい傾きを有する第二の信号（ＩS ）を生成するため
   の第二のメモリ素子（２１）と、前記第一および第二の
   信号を受信して前記第一および第二の信号の差に等しい
   第三の信号（ＩD）を生成するための減算素子（３８）
   と、前記第二の信号を受信して前記トリガー値に等しい
   しきい値電圧と前記セル特性の傾きより急な傾きを有す
   る第四の信号（ＩSN）を生成するための乗算素子（４
   ０，４１）と、前記第三および第四の信号を受信して前
   記基準信号（ＩR1）を生成するための加算素子（４５）
   とを有することを特徴とする請求項５に記載の回路。
7. 【請求項７】 前記第一および第二のメモリ素子は、そ
   れぞれ第一および第二のメモリセル（２２，２１）を含
   み、当該メモリセルの各々は、第一の端末と、制御端末
   と、前記所定のしきい値（ＶTR）に等しいしきい値電圧
   とを有し、前記第一のメモリセル（２２）は、前記第一
   の端末と前記制御端末の間で読み取りバイアス電圧（Ｖ
   CC）を受け取り、前記第二のメモリセル（２１）は、前
   記第一の端末と前記制御端末の間で前記読み取りバイア
   ス電圧より低い第二のバイアス電圧を受け取ることを特
   徴とする請求項６に記載の回路。
8. 【請求項８】 前記第一のメモリセル（２２）の前記制
   御端末に直接接続された読み取りバイアス線（１５）
   と、前記読み取りバイアス線（１５）と前記第二のメモ
   リセル（２１）の前記制御端末の間に挿入されたシフト
   ・トランジスタ（２９）とを有することを特徴とする請
   求項７に記載の回路。
9. 【請求項９】 前記第一および第二のメモリ素子は、そ
   れぞれ第一および第二のメモリセル（２２，２１）を含
   み、当該メモリセルの各々は、第一の端末および制御端
   末を有し、前記第一のメモリセル（２２）は、前記所定
   のしきい値（ＶTR）に等しいしきい値電圧を有し、前記
   第二のメモリセル（２１）は、前記トリガー値（ＶS ）
   に等しいしきい値電圧を有し、前記第一および第二のメ
   モリセルは、それぞれの第一の端末とそれぞれの制御端
   末の間で等しい読み取りバイアス電圧（ＶCC）を受け取
   ることを特徴とする請求項６に記載の回路。
10. 【請求項１０】 基準メモリアレー（５３）を有するこ
    と、および、前記メモリセル（２２，２１）は、前記基
    準メモリアレーの一部を形成することを特徴とする請求
    項９に記載の回路。
11. 【請求項１１】 第一の電流ミラー回路を有し、前記第
    一の電流ミラー回路は順に、第一（３５）、第二（３
    ６）、および第三（３７）の負荷トランジスタを含み、
    前記第一の負荷トランジスタ（３５）は、ダイオード接
    続されて前記第二のメモリ素子（２１）と基準電位線
    （１５）の間に挿入され、前記第二の負荷トランジスタ
    （３６）は、前記第一のメモリ素子（２２）と前記基準
    電位線の間に挿入され、前記第三の負荷トランジスタ
    （３７）は、出力素子（４８，５１）と前記基準電位線
    の間に挿入され、前記第一および第二の負荷トランジス
    タ（３５，３６）は、第一の寸法比（Ｗ／Ｌ＝Ｋ）を有
    し、前記第三の負荷トランジスタ（３７）は、前記第一
    の寸法比より大きい第二の寸法比（Ｗ／Ｌ＝Ｎ＊Ｋ）を
    有し、さらに、第二の電流ミラー回路を有し、前記第二
    の電流ミラー回路は順に、第四（４０）および第五（４
    ４）の負荷トランジスタを含み、前記第四の負荷トラン
    ジスタ（４０）は、ダイオード接続されて前記第一のメ
    モリ素子（２２）と前記基準電位線（１５）の間に挿入
    され、前記第五の負荷トランジスタ（４４）は、前記出
    力素子（４８，５１）と前記基準電位線の間に挿入さ
    れ、前記第四および第五の負荷トランジスタ（４０，４
    ４）は、第三の寸法比（Ｗ／Ｌ＝Ｋ）を有することを特
    徴とする前記請求項５〜１０のいずれかに記載の回路。
12. 【請求項１２】 前記出力素子（４８，５１）は、ダイ
    オード接続されて前記第三および第五の負荷トランジス
    タ（３７，４４）に接続された第一の出力トランジスタ
    （４８）と、読み取り回路（１）の基準分岐（３）への
    接続のための少なくとも一つの第二の出力トランジスタ
    （５１）とを含み、前記第一および第二の出力トランジ
    スタは、第四の寸法比（Ｗ／Ｌ＝Ｋ１）を有することを
    特徴とする請求項１１に記載の回路。
13. 【請求項１３】 前記第一および第二の出力トランジス
    タ（４８，５１）は、ネイティブＮＭＯＳトランジスタ
    であることを特徴とする請求項１２に記載の回路。