KR20200024310A - 플래시 메모리 셀에서 데이터를 판독하기 위한 개선된 감지 증폭기 회로 - Google Patents

플래시 메모리 셀에서 데이터를 판독하기 위한 개선된 감지 증폭기 회로 Download PDF

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Abstract

플래시 메모리 셀에서 데이터를 판독하기 위한 개선된 감지 증폭기 회로에 대한 많은 실시예들이 개시된다. 실시예들은 각각 데이터 블록으로부터의 전류 또는 전압 측정치들을 기준 블록과 비교하여, 데이터 블록 내의 선택된 메모리 셀에 저장된 값을 결정한다. 하나 이상의 국부화된 부스트 회로들의 사용은 실시예들이 종래 기술의 감지 증폭기 회로들보다 낮은 동작 전압들을 활용하게 하여, 전력 소비를 감소시킨다.

Description

플래시 메모리 셀에서 데이터를 판독하기 위한 개선된 감지 증폭기 회로
관련 출원
본 출원은 2017년 8월 25일자로 출원된 미국 특허 출원 제15/687,092호의 이익을 주장한다.
기술분야
플래시 메모리 셀에서 데이터를 판독하기 위한 개선된 감지 증폭기 회로에 대한 많은 실시예들이 개시된다.
비휘발성 메모리 셀들은 본 기술분야에 잘 알려져 있다. 5개의 단자들을 포함하는 하나의 종래 기술의 비휘발성 분리형 게이트 메모리 셀(10)이 도 1에 도시되어 있다. 메모리 셀(10)은 P 타입과 같은 제1 전도성 타입의 반도체 기판(12)을 포함한다. 기판(12)은 N 타입과 같은 제2 전도성 타입의 제1 영역(14)(소스 라인(source line, SL)으로도 알려져 있음)이 형성되어 있는 표면을 갖는다. 또한 N 타입의 제2 영역(16)(드레인 라인(drain line)으로도 알려져 있음)이 기판(12)의 표면 상에 형성된다. 제1 영역(14)과 제2 영역(16) 사이에는 채널 영역(18)이 있다. 비트 라인(bit line, BL)(20)이 제2 영역(16)에 접속된다. 워드 라인(word line, WL)(22)이 채널 영역(18)의 제1 부분 위에 위치되면서 그로부터 절연된다. 워드 라인(22)은 제2 영역(16)과 거의 또는 전혀 중첩되지 않는다. 플로팅 게이트(floating gate, FG)(24)가 채널 영역(18)의 다른 부분 위에 있다. 플로팅 게이트(24)는 그로부터 절연되고, 워드 라인(22)에 인접한다. 플로팅 게이트(24)는 또한 제1 영역(14)에 인접한다. 플로팅 게이트(24)는 제1 영역(14)과 중첩되어 제1 영역(14)으로부터 플로팅 게이트(24) 내로의 커플링을 제공할 수 있다. 커플링 게이트(coupling gate, CG)(26)(제어 게이트로도 알려져 있음)가 플로팅 게이트(24) 위에 있으면서 그로부터 절연된다. 소거 게이트(erase gate, EG)(28)가 제1 영역(14) 위에 있고, 플로팅 게이트(24) 및 커플링 게이트(26)에 인접하면서 그들로부터 절연된다. 플로팅 게이트(24)의 상측 코너는 소거 효율을 향상시키기 위해 T자형 소거 게이트(28)의 내측 코너를 향해 가리킬 수 있다. 소거 게이트(28)는 또한 제1 영역(14)으로부터 절연된다. 메모리 셀(10)은 미국 특허 제7,868,375호에 더욱 구체적으로 기술되어 있으며, 그 개시 내용은 본 명세서에 전체적으로 참고로 포함된다.
종래 기술의 비휘발성 메모리 셀(10)의 소거 및 프로그래밍에 대한 하나의 예시적인 동작은 다음과 같다. 메모리 셀(10)은, 다른 단자들이 0 볼트인 상태에서 소거 게이트(28) 상에 고전압을 인가함으로써 파울러-노드하임(Fowler-Nordheim) 터널링 메커니즘을 통해 소거된다. 전자들은 플로팅 게이트(24)로부터 소거 게이트(28) 내로 터널링하여 플로팅 게이트(24)가 포지티브로 대전되게 하여, 셀(10)을 판독 조건에서 턴온시킨다. 생성된 셀 소거 상태는 '1' 상태로 알려져 있다.
메모리 셀(10)은, 커플링 게이트(26) 상에 고전압을, 소스 라인(14) 상에 고전압을, 소거 게이트(28) 상에 중간 전압을, 그리고 비트 라인(20) 상에 프로그래밍 전류를 인가함으로써, 소스측 열전자 프로그래밍 메커니즘을 통해 프로그래밍된다. 워드 라인(22)과 플로팅 게이트(24) 사이의 갭을 가로질러서 흐르는 전자들 중 일부는 플로팅 게이트(24) 내에 주입하기에 충분한 에너지를 획득하여 플로팅 게이트(24)가 네거티브로 대전되게 하여, 셀(10)을 판독 조건에서 턴오프시킨다. 생성된 셀 프로그래밍 상태는 '0' 상태로 알려져 있다.
메모리 셀(10)은 하기와 같은 전류 감지 모드에서 판독된다: 바이어스 전압이 비트 라인(20) 상에 인가되고, 바이어스 전압이 워드 라인(22) 상에 인가되고, 바이어스 전압이 커플링 게이트(26) 상에 인가되고, 바이어스 또는 0 전압이 소거 게이트(28) 상에 인가되고, 접지가 소스 라인(14) 상에 인가된다. 소거 상태의 경우에 비트 라인(20)으로부터 소스 라인(14)으로 흐르는 셀 전류가 존재하고, 프로그래밍 상태의 경우에 비트 라인(20)으로부터 소스 라인(14)으로의 현저하지 않은 또는 0의 셀 전류 흐름이 있다. 대안으로, 메모리 셀(10)은 역 전류 감지 모드에서 판독될 수 있는데, 이 모드에서 비트 라인(20)은 접지되고 바이어스 전압이 소스 라인(24) 상에 인가된다. 이러한 모드에서, 전류는 소스 라인(14)으로부터 비트 라인(20)으로 방향을 반전시킨다.
메모리 셀(10)은, 대안으로, 하기와 같은 전압 감지 모드에서 판독될 수 있다: (접지로의) 바이어스 전류가 비트 라인(20) 상에 인가되고, 바이어스 전압이 워드 라인(22) 상에 인가되고, 바이어스 전압이 커플링 게이트(26) 상에 인가되고, 바이어스 전압이 소거 게이트(28) 상에 인가되고, 바이어스 전압이 소스 라인(14) 상에 인가된다. 소거 상태의 경우에 비트 라인(20) 상에 셀 출력 전압(현저하게 > 0 V)이 존재하고, 프로그래밍 상태의 경우에 비트 라인(20) 상에 현저하지 않은 또는 0에 가까운 출력 전압이 있다. 대안으로, 메모리 셀(10)은 역 전압 감지 모드에서 판독될 수 있는데, 이 모드에서 비트 라인(20)은 바이어스 전압에서 바이어싱되고 (접지로의) 바이어스 전류가 소스 라인(14) 상에 인가된다. 이러한 모드에서, 메모리 셀(10)의 출력 전압은 비트 라인(20) 상에 있는 것이 아니라 소스 라인(14) 상에 있다.
종래 기술에서, 포지티브 또는 0 전압들의 다양한 조합들이 워드 라인(22), 커플링 게이트(26), 및 플로팅 게이트(24)에 판독, 프로그래밍, 및 소거 동작들을 수행하도록 인가되었다.
판독, 소거 또는 프로그래밍 커맨드에 응답하여, 로직 회로(270)(도 2)는 다양한 전압들이 선택된 메모리 셀(10) 및 선택되지 않은 메모리 셀들(10) 양측 모두의 다양한 부분들에 시기적절한 최소 교란(disturb) 방식으로 공급되게 한다.
선택된 및 선택되지 않은 메모리 셀(10)의 경우에, 인가된 전압과 전류는 다음과 같다. 이후에 사용되는 바와 같이, 하기의 약어들이 사용된다: 소스 라인 또는 제1 영역(14)(SL), 비트 라인(20)(BL), 워드 라인(22)(WL), 및 커플링 게이트(26)(CG).
[표 1]
Figure pct00001
본 출원인에 의한 최근 출원 - 참고로 포함되는, 2015년 1월 21일자로 출원된 미국 특허 출원 제14/602,262호 - 에서, 본 출원인은 네거티브 전압들이 판독, 프로그래밍, 및/또는 소거 동작들 동안에 워드 라인(22) 및/또는 커플링 게이트(26)에 인가될 수 있게 하는 발명을 개시하였다. 이 실시예에서, 선택된 및 선택되지 않은 메모리 셀(10)에 인가되는 전압 및 전류는 하기와 같다.
[표 2]
Figure pct00002
미국 특허 출원 제14/602,262호의 다른 실시예에서, 하기의 전압들이 인가되도록, 판독, 소거, 및 프로그래밍 동작들 동안에 메모리 셀(10)이 선택되지 않을 때 네거티브 전압들이 워드 라인(22)에 인가될 수 있고, 소거 동작 동안에 네거티브 전압들이 커플링 게이트(26)에 인가될 수 있다:
[표 3]
Figure pct00003
상기에 열거된 CGINH 신호는 소거 게이트(28)를 선택된 셀과 공유하는 선택되지 않은 셀의 커플링 게이트(26)에 인가되는 금지 신호(inhibit signal)이다.
도 2는 다른 종래 기술의 플래시 메모리 셀(210)의 일 실시예를 도시한다. 종래 기술의 플래시 메모리 셀(10)에서와 같이, 플래시 메모리 셀(210)은 기판(12), 제1 영역(소스 라인)(14), 제2 영역(16), 채널 영역(18), 비트 라인(20), 워드 라인(22), 플로팅 게이트(24), 및 소거 게이트(28)를 포함한다. 종래 기술의 플래시 메모리 셀(10)과 달리, 플래시 메모리 셀(210)은 커플링 게이트 또는 제어 게이트를 포함하지 않고, 4개의 단자들 - 비트 라인(20), 워드 라인(22), 소거 게이트(28), 및 소스 라인(14)만을 포함한다. 이는 플래시 메모리 셀들의 어레이를 동작시키는 데 필요한 디코더 회로부와 같은 회로부의 복잡성을 상당히 감소시킨다.
소거 동작(소거 게이트를 통하여 소거함) 및 판독 동작은, 제어 게이트 바이어스가 없다는 점을 제외하면, 도 1의 것과 유사하다. 프로그래밍 동작은 또한 제어 게이트 바이어스 없이 행해지고, 따라서 소스 라인 상의 프로그래밍 전압은 제어 게이트 바이어스의 결여를 보상하기 위해 더 높다.
표 4는 판독, 소거, 및 프로그래밍 동작들을 수행하기 위해 4개의 단자들에 인가될 수 있는 전형적인 전압 범위들을 도시한다:
[표 4]
Figure pct00004
도 3은 다른 종래 기술의 플래시 메모리 셀(310)의 일 실시예를 도시한다. 종래 기술의 플래시 메모리 셀(10)에서와 같이, 플래시 메모리 셀(310)은 기판(12), 제1 영역(소스 라인)(14), 제2 영역(16), 채널 영역(18), 비트 라인(20), 플로팅 게이트(24), 및 소거 게이트(28)를 포함한다. 종래 기술의 플래시 메모리 셀(10)과 달리, 플래시 메모리 셀(310)은 커플링 게이트 또는 제어 게이트 또는 소거 게이트를 포함하지 않는다. 또한, 도시된 바와 같이, 워드 라인(322)은 워드 라인(22)을 대체하고, 워드 라인(22)과는 상이한 물리적 형상을 갖는다.
종래 기술의 비휘발성 메모리 셀(310)의 소거 및 프로그래밍에 대한 하나의 예시적인 동작은 다음과 같다. 셀(310)은 워드 라인(322) 상에 고전압을 그리고 비트 라인 및 소스 라인에 0 볼트를 인가함으로써 파울러-노드하임 터널링 메커니즘을 통해 소거된다. 전자들은 플로팅 게이트(24)로부터 워드 라인(322) 내로 터널링하여 플로팅 게이트(24)가 포지티브로 대전되게 하여, 셀(310)을 판독 조건에서 턴온시킨다. 생성된 셀 소거 상태는 '1' 상태로 알려져 있다. 셀(310)은, 소스 라인(14) 상에 고전압을, 워드 라인(322) 상에 저전압을, 그리고 비트 라인(320) 상에 프로그래밍 전류를 인가함으로써, 소스측 열전자 프로그래밍 메커니즘을 통해 프로그래밍된다. 워드 라인(322)과 플로팅 게이트(24) 사이의 갭을 가로질러서 유동하는 전자들 중 일부는 플로팅 게이트(24) 내로 주입하기에 충분한 에너지를 획득하여 플로팅 게이트(24)가 네거티브로 대전되게 하여, 셀(310)을 판독 조건에서 턴오프시킨다. 생성된 셀 프로그래밍 상태는 '0' 상태로 알려져 있다.
메모리 셀(310)에서 판독, 프로그래밍, 소거, 및 대기 동작들을 위해 사용될 수 있는 예시적인 전압들이 하기의 표 5에 나타나 있다:
[표 5]
Figure pct00005
감지 증폭기 회로들에 대한 다수의 설계들이 종래 기술에서 또한 알려져 있다. 종래 기술의 설계들 중 많은 것은 데이터 판독 블록 및 기준 블록으로부터의 전압들 또는 전류들을 비교하는 비교기를 포함하며, 여기서 데이터 판독 블록은 판독될 선택된 메모리 셀을 포함하고, 기준 블록은 기준 전압 또는 전류를 생성하기 위한 메커니즘을 포함한다. 종래 기술에서, 감지 증폭기 회로의 일부 부분들 또는 전부에 대해 적어도 3.0 볼트의 동작 전압이 전형적으로 요구된다.
종래 기술에 비해 더 낮은 동작 전압을 활용하여 메모리 시스템의 전체 전력 소비를 감소시키는 개선된 감지 증폭기 회로들이 필요하다.
플래시 메모리 셀에서 데이터를 판독하기 위한 개선된 감지 증폭기 회로에 대한 많은 실시예들이 개시된다. 실시예들은 각각 데이터 블록으로부터의 전류 또는 전압 측정치들을 기준 블록과 비교하여, 데이터 블록 내의 선택된 메모리 셀에 저장된 값을 결정한다. 하나 이상의 국부화된 부스트 회로들의 사용은 실시예들이 종래 기술의 감지 증폭기 회로들보다 낮은 동작 전압들을 활용하게 하여, 전력 소비를 감소시킨다.
도 1은 본 발명이 적용될 수 있는 종래 기술의 비휘발성 메모리 셀의 단면도이다.
도 2는 본 발명이 적용될 수 있는 다른 종래 기술의 비휘발성 메모리 셀의 단면도이다.
도 3은 본 발명이 적용될 수 있는 다른 종래 기술의 비휘발성 메모리 셀의 단면도이다.
도 4는 본 명세서에 설명된 실시예들이 사용될 수 있는 도 1 내지 도 3에 도시된 타입의 비휘발성 메모리 셀들을 포함하는 다이의 레이아웃 도면이다.
도 5는 도 4의 다이에서 구현될 수 있는 플래시 메모리 시스템을 도시한다.
도 6은 도 4의 다이에서 구현될 수 있는 다른 플래시 메모리 시스템을 도시한다.
도 7은 감지 증폭기 회로를 도시한다.
도 8은 도 7의 감지 증폭기 회로의 소정 특성들의 다양한 파형들을 도시한다.
도 9는 감지 증폭기 회로의 다른 실시예를 도시한다.
도 10은 도 9의 감지 증폭기 회로의 소정 특성들의 다양한 파형들을 도시한다.
도 11은 감지 증폭기 회로의 다른 실시예를 도시한다.
도 12는 감지 증폭기 회로의 다른 실시예를 도시한다.
도 13은 감지 증폭기 회로의 다른 실시예를 도시한다.
도 14는 감지 증폭기 회로의 다른 실시예를 도시한다.
도 15는 도 14의 감지 증폭기 회로의 소정 특성들의 다양한 파형들을 도시한다.
도 16은 감지 증폭기 회로의 다른 실시예를 도시한다.
도 17은 다른 플래시 메모리 시스템의 일 실시예를 도시한다.
도 18은 종래 기술의 전압 소스를 도시한다.
도 19는 전압 소스의 일 실시예를 도시한다.
도 20은 전압 부스트 회로의 일 실시예를 도시한다.
도 21은 전압 부스트 회로의 다른 실시예를 도시한다.
도 22는 감지 증폭기 회로의 다른 실시예를 도시한다.
도 4는 본 명세서에 기술된 본 발명의 실시예들과 함께 사용될 수 있는 플래시 메모리 시스템의 일 실시예를 도시한다. 다이(400)는, 데이터를 저장하기 위한 메모리 어레이들(401, 402, 403, 404) - 각각의 메모리 어레이는 도 1에서와 같은 메모리 셀(10), 도 2에서와 같은 메모리 셀(210), 도 3에서와 같은 메모리 셀(310), 또는 다른 알려진 타입들의 메모리 셀들을 선택적으로 활용함 -; 메모리 어레이들(401, 402, 403, 404) 내의 판독되거나 기록될 로우(row)에 각각 액세스하는 데 사용되는 로우 디코더 회로들(405, 406, 407, 408); 메모리 어레이들(401, 402, 403, 404) 내의 판독되거나 기록될 컬럼(column)에 각각 액세스하는 데 사용되는 컬럼 디코더 회로들(409, 410, 411, 412); 메모리 어레이들(401, 403)로부터 데이터를 판독하는 데 사용되는 감지 회로(413), 및 메모리 어레이들(402, 404)로부터 데이터를 판독하는 데 사용되는 감지 회로(414); 아날로그 회로들(450); 다양한 제어 기능들, 예컨대 리던던시 및 빌트인 자가 테스팅을 제공하기 위한 제어 로직 회로들(451); 시스템에 포지티브 및 네거티브 전압 공급들을 제공하는 데 사용되는 고전압 회로들(452); 메모리 어레이들(401, 402, 403, 404)에 대한 소거 및 프로그래밍 동작들을 위해 증가된 전압들을 제공하기 위한 전하 펌프 회로들(453); 다이(400)를 포함하는 칩 내의 다른 노드들에 접속하기 위한 인터페이스 핀들(454); 및 필요에 따라 판독, 소거, 및 프로그래밍 동작들 동안 사용하는 고전압 디코더 회로들(418, 419, 420, 421)을 포함한다. 다이(400)는 어드레스 결함 검출 블록들(422, 423, 424, 425) 및 어레이 결함 검출 감지 회로들(426, 427, 428, 429)을 추가로 포함한다.
도 5는 플래시 메모리 시스템(500)(이는, 다이(400) 상에서 구현될 수 있음)을 도시한다. 플래시 메모리 시스템(500)은 어레이들(501, 502)(도 4의 어레이들(401, 403)에 대응함), 로우 디코더들(503, 504)(로우 디코더들(405, 407)에 대응함), 컬럼 디코더들(505, 506)(컬럼 디코더들(409, 411)에 대응함), 및 감지 회로(510)(감지 회로(413)에 대응함)를 포함한다. 플래시 메모리 시스템(500)은 기준 어레이(509) 및 감지 회로 전류 기준부(508)를 추가로 포함한다.
어레이(501) 내의 플래시 메모리 셀들의 각각의 컬럼은, 어레이(501) 내의 매 컬럼에 대해 하나의 비트 라인이 있도록 비트 라인에 커플링된다. 유사하게, 어레이(502) 내의 플래시 메모리 셀들의 각각의 컬럼은, 어레이(502) 내의 매 컬럼에 대해 하나의 비트 라인이 있도록 비트 라인에 커플링된다. 컬럼 디코더들(505, 506)은 선택된 어드레스에 대한 판독 동작 동안, 선택된 비트 라인들을 감지 회로(510)에 접속시킨다. 감지 회로(510)는 복수의 감지 증폭기 회로들(507a, 507b, ...507n)을 포함하고, 여기서, n은 동시에 판독될 수 있는 비트 라인들의 수이며, 플래시 메모리 시스템(500)의 IO 폭으로서 지칭된다(전형적으로, n은 32 또는 64 임). 이러한 감지 증폭기 회로들은 감지 증폭기 회로들(507)로서 총체적으로 지칭될 것이다.
이러한 실시예에서, 기준 어레이(509)는, 어레이들(501, 502)의 플래시 메모리 셀들과 구조가 동일하지만 사용자 데이터를 저장하는 데 실제로 사용되지 않는 더미 플래시 메모리 셀들의 어레이이다. 기준 어레이(509)는 어레이들(501, 502) 양자 모두를 감지하기 위한 판독 기준 바이어스를 생성하는 역할을 한다. 대안적인 실시예에서, 기준 어레이(509)는 플래시 메모리 셀들을 갖지 않는 규칙적 기준 트랜지스터들을 포함한다. 이들 규칙적 기준 트랜지스터들은 감지 회로(510)에 대해 상이한 트립점(trip point)들(즉, "0"으로부터 "1"을 구별하는 전류 또는 전압 레벨)을 제공하도록 상이하게 크기 설정되고/되거나 바이어싱된다. 다른 대안적인 실시예에서, 기준 어레이(509)는 플래시 메모리 셀들을 갖지 않는 규칙적 기준 저항기들을 포함한다. 이러한 규칙적 기준 저항기들은 감지 회로(510)에 대한 상이한 트립점들을 제공하도록 상이하게 크기 설정된다.
감지 회로 전류 기준부(508)는 더미 플래시 메모리 셀들 중 하나 이상에 커플링되고 전류를 생성한다. 전류 미러 기술들을 사용하여, 그 전류는 감지 증폭기 회로들(507)의 각각에서 미러링된다. 미러링된 기준 전류는 어레이(501 또는 502)로부터 선택된 메모리 셀에 대해 비교되어, 선택된 메모리 셀에 저장된 데이터의 값을 나타내는 출력을 생성한다.
도 6은 플래시 메모리 시스템(600)(이는, 다이(400) 상에서 구현될 수 있음)을 도시한다. 플래시 메모리 시스템(500)과 같이, 플래시 메모리 시스템(600)은 어레이들(501, 502), 로우 디코더들(503, 504), 및 컬럼 디코더들(505, 506)을 포함한다. 플래시 메모리 시스템(600)은 기준 어레이들(601, 602) 및 감지 회로(603)를 추가로 포함한다.
어레이(501) 내의 플래시 메모리 셀들의 각각의 컬럼은, 어레이(501) 내의 모든 컬럼에 대해 하나의 비트 라인이 있도록 비트 라인에 커플링된다. 유사하게, 어레이(502) 내의 플래시 메모리 셀들의 각각의 컬럼은, 어레이(502) 내의 모든 컬럼에 대해 하나의 비트 라인이 있도록 비트 라인에 커플링된다. 컬럼 디코더들(505, 506)은 선택된 어드레스에 대한 판독 동작 동안, 선택된 비트 라인들을 감지 회로(603)에 접속시킨다. 감지 회로(603)는 복수의 감지 증폭기 회로들(604a, 604b, ...604n)을 포함하고, 여기서, n은 동시에 판독될 수 있는 비트 라인들의 수이며, 플래시 메모리 시스템(600)의 IO 폭으로서 지칭된다(전형적으로, n은 32 또는 64 임). 이러한 감지 증폭기 회로들은 감지 증폭기 회로들(604)로서 총체적으로 지칭될 것이다.
이러한 실시예에서, 기준 어레이들(601, 602) 양자 모두는 어레이들(501, 502)의 플래시 메모리 셀들과 구조가 동일하지만 사용자 데이터를 저장하는 데 실제로 사용되지 않는 더미 플래시 메모리 셀들의 어레이이다. 선택된 메모리 셀들이 어레이(501)에 있을 때, 각각의 감지 증폭기 회로(604)는 기준 어레이(602) 내의 메모리 셀에 접속될 것이고, 여기서 그 메모리 셀은 기준 메모리 셀로서 작용할 것이다. 선택된 메모리 셀들이 어레이(502)에 있을 때, 각각의 감지 증폭기 회로(604)는 기준 메모리 셀로서 작용하는 기준 어레이(601) 내의 메모리 셀에 접속될 것이다. 따라서, 플래시 메모리 시스템(500)과는 달리, 플래시 메모리 시스템(600)은 감지 회로 전류 기준부(508) 또는 전류 미러들의 사용을 필요로 하지 않는다. 다른 대안적인 실시예에서, 기준 어레이들(601, 602)은 플래시 메모리 셀들을 갖지 않는 규칙적 기준 트랜지스터들을 포함한다. 이러한 규칙적 기준 트랜지스터들은 감지 회로(603)에 대한 상이한 트립점들을 제공하도록 상이하게 크기 설정되고/되거나 바이어싱된다. 다른 대안적인 실시예에서, 기준 어레이들(601, 602)은 플래시 메모리 셀들을 갖지 않는 규칙적 기준 저항기들을 포함한다. 이러한 규칙적 기준 저항기들은 감지 회로(603)에 대한 상이한 트립점들을 제공하도록 상이하게 크기 설정된다.
도 7은 감지 증폭기 회로(700)를 도시한다. 감지 증폭기 회로(700)는 메모리 데이터 판독 블록(701), 메모리 기준 판독 블록(702), 및 차동 증폭기 블록(703)을 포함한다.
메모리 데이터 판독 블록(701)은 부하 감지 PMOS 트랜지스터(704), 감지 노드(722)에 바이어스 전압(VBLRD_BIAS)을 인가하기 위한 스위치(705), 및 선택된 메모리 셀(707)에 커플링되는 감지 인에이블링 NMOS 트랜지스터(706)를 포함한다. 부하 감지 PMOS 트랜지스터(704)는 메모리 셀(707)로부터의 셀 전류에 대해 비교될 판독 기준 전류를 제공한다. 감지 노드(722)는, 부하 감지 PMOS 트랜지스터(704)로부터의 판독 기준 전류가 메모리 셀 전류보다 큰 경우 (VDDIO(719)를 향해) 하이 상태(high)로 되고 메모리 셀 전류가 판독 기준 전류보다 큰 경우 (접지를 향해) 로우 상태(low)로 된다. 부하 감지 PMOS 트랜지스터(704)로부터의 기준 전류는 선택적으로 전류 미러 구성을 사용하여 제공될 수 있으며, 이에 의해 (도 18에서와 같이) 그것은 기준 메모리 셀로부터의 전류를 미러링한다. 대안적으로, 부하 감지 PMOS 트랜지스터(704)로부터의 기준 전류는 전류 미러 구성을 사용하여 제공될 수 있으며, 이에 의해 그것은 적합하게 크기 설정되거나 바이어싱된 기준 저항기 또는 기준 트랜지스터로부터의 전류를 미러링한다.
메모리 기준 판독 블록(702)은 부하 감지 PMOS 트랜지스터(708), 기준 노드(720) 상에 바이어스 전압(VBLRD_BIAS)을 인가하기 위한 스위치(709), 및 (선택되지 않은 기준 메모리 셀의) 선택되지 않은 비트 라인(711)에 커플링되는 감지 인에이블링 NMOS 트랜지스터(701)를 포함한다. 선택되지 않은 비트 라인은 감지 노드(720) 상에 기준 전압(VBLRD_ BIAS)을 유지하기 위한 홀딩 커패시터(holding capacitor)로서의 역할을 한다. 대안적으로, MOMCAP(metal oxide metal cap)와 같은 명시적 커패시터가 홀딩 커패시터로서 사용될 수 있다. 대안적으로, 예컨대 노드(720) 상의 접합 커패시턴스 또는 게이트 커패시턴스로부터의 기생 커패시턴스들이 홀딩 커패시터로서 사용될 수 있다. 기준 블록(702)은 기준 노드(720)에 대한 더미 블록으로서의 역할을 한다. 기준 lLad 감지 PMOS 트랜지스터(708)는 오프 상태에 있을 수 있거나, 또는 선택되지 않은 비트 라인 상의 접합 및/또는 트랜지스터 누설로부터 노드(720) 상의 누설에 대한 것과 같은 보상 누설 전류를 제공하는 데 사용될 수 있다. VBLRD_ BIAS 상의 바이어스 전압 레벨은 감지 노드(722) 상의 감지 전압에 대해 비교될 기준 노드(720) 상의 기준 전압으로서의 역할을 한다.
차동 증폭기 블록(703)은 비교기를 함께 형성하는 입력 교차 결합형 PMOS 트랜지스터들(713, 715)과 입력 교차 결합형 NMOS 트랜지스터들(714, 716), PMOS 인에이블링 트랜지스터(712)(이는, 교차 결합형 PMOS 트랜지스터(713, 715)에 대한 과도 바이어스 테일 전류로서 또한 작용함), 및 NMOS 인에이블링 트랜지스터(717)(이는, 교차 결합형 NMOS 트랜지스터들(714, 716)에 대한 과도 바이어스 테일 전류로서 또한 작용함)를 포함한다. 비교하면, NMOS 트랜지스터(717)는 먼저 NMOS 트랜지스터들(714, 716)로부터의 비교를 트리거하여 노드(720)와 노드(722) 사이에 전압 델타를 발생시키도록 인에이블되고, 이어서 PMOS 트랜지스터(712)는 PMOS 트랜지스터들(713, 720)로부터의 비교를 시작하도록 인에이블되고, 이는 최대 전력 공급량(full power supply)을 노드들(720, 722) 양자 모두로 복구한다. 대안적으로, NMOS 트랜지스터(717) 및 PMOS 트랜지스터(712) 양자 모두는 비교를 트리거하도록 동시에 인에이블될 수 있다.
동작 동안, 차동 증폭기 블록(703)은 메모리 데이터 판독 블록(701)에 의해 생성된 감지 노드(722)와 메모리 기준 판독 블록(702)에 의해 생성된 기준 노드(720)를 비교하여 출력(720)을 생성할 것이다. 초기에, 노드들(722, 720) 상의 전압들은 (스위치들(705, 709)에 의해) 동일한 기준 전압 레벨(VBLRD_BIAS)로 초기화된다. 이어서, 감지 노드(722) 상에 전압이 발생된다(선택된 메모리 셀 전류(707)에 따라 하이 상태로 되거나 또는 로우 상태로 되는 것은 PMOS 트랜지스터(704)에서 전도하는 판독 기준 전류보다 작거나 또는 많다). 이어서, 비교는 (트랜지스터들(717, 712)에 의해) 감지 노드(722) 상의 전압 대 기준 노드(720) 상의 전압을 비교하도록 트리거된다. 감지 노드(722) 및 기준 노드(720) 상의 최종 전압은 비교가 완료된 후에 최대 공급 레벨에 있다.
트랜지스터(704)에서 전도하는 판독 기준 전류가 메모리 셀(707)로부터 인출되는 메모리 셀 전류를 초과하면("0"이 선택된 메모리 셀에 저장됨을 나타냄), 출력(720)은 로우 상태일 것이다. 트랜지스터(704) 내의 판독 기준 전류가 메모리 셀(707)로부터 인출되는 메모리 셀 전류 미만이면("1"이 선택된 메모리 셀에 저장됨을 나타냄), 출력(720)은 하이 상태일 것이다.
메모리 데이터 판독 블록(701) 및 메모리 기준 판독 블록(702)은 전력 버스(719)(VDDIO로도 라벨링됨, 즉 IO 전원)로부터 전력을 인출하는데, 이는 전형적으로 대략 3.0 볼트이다. 차동 증폭기 블록(703)은 전력 버스(718)(VDDSA로도 라벨링됨, 전형적으로 코어 로직 전원)로부터 전력을 인출하는데, 이는 전형적으로 28 nm 이하와 같은 스케일링된 기술 노드에 대해 대략 1.05 볼트 이하이다. 고성능 요건들에 대해 높은 메모리 셀 전류를 얻기 위해, 판독 비트 라인 전압은 가능한 한 높을 필요가 있으며, 이는 노드(722) 상의 전압이 1 V 내지 1.4 V와 같이 높을 필요가 있음을 의미한다. 이는 트랜지스터(704)가 전형적으로 <= 1.05 V의 코어 로직 공급량보다 훨씬 더 높은 전압 공급으로부터 동작할 필요가 있음을 의미한다. 따라서, 회로 블록들(701, 702)은 코어 로직 공급량보다 훨씬 더 높은 IO 공급량에서 작동할 필요가 있다. 이는 회로 블록들(701, 702)이 비교적 큰 면적을 필요로 하는 3 V IO 트랜지스터들을 포함할 것임을 의미한다.
도 8은 감지 증폭기 회로(700)의 동작을 위한 예시적인 파형들(800)을 도시한다. ATD는 "어드레스 전이 검출"을 나타내고, 어드레스가 수신될 때 펄스를 생성하고, 여기서 판독 동작의 시작을 나타낸다. ATD 기간(등화 또는 사전 충전 기간으로도 알려짐) 동안, 선택된 비트 라인 상의 전압(BLR0/1) 및 기준 비트 라인 상의 전압(BLREF)은 전압 기준 레벨과 동등하게 된다. BLREF는 메모리 기준 판독 블록(702)이 차동 증폭기 블록(703)에 접속하는 노드에서의 전압이다. BLR0은 선택된 메모리 셀(707)이 "0"(즉, 프로그래밍 상태)을 포함하는 상황에서 메모리 데이터 판독 블록(701)이 차동 증폭기 블록(703)에 접속하는 노드에서의 전압을 나타낸다. BLR1은 선택된 메모리 셀(707)이 "1"(즉, 소거 상태)을 포함하는 상황에서 그러한 노드에서의 전압을 나타낸다. DOUT은 출력(720) 상의 전압을 나타내고, SALATCH는 출력(720)을 래칭(latching)하는 데 사용되는 신호를 나타낸다. 따라서, 전압(BLR0/1)은 메모리 셀 '0'(프로그래밍 상태)에 대한 등화 기간(ATD 기간) 후에 하이 상태로 되고 메모리 셀 '1'(소거 상태)에 대해서는 로우 상태로 된다는 것을 알 수 있다. DOUT 신호는 판독 메모리 셀 '0'(BLR0 > BLREF)에 대해서는 로우 상태로 되고, 메모리 셀 '1'(BLR1 < BLREF)을 판독하기 위해 하이 상태로 된다.
감지 증폭기 회로(700)보다 더 적은 전력을 소비하는 개선된 감지 증폭기 회로들의 실시예들이 이제 도 9 내지 도 16을 참조하여 기술될 것이다. 개선된 감지 증폭기 회로의 각각의 실시예는 도 5 및 도 6에서 감지 증폭기 회로(507 또는 604)로서 사용될 수 있다.
개선된 감지 증폭기 회로의 일 실시예가 도 9에 도시되어 있다. 감지 증폭기 회로(900)는 선택된 메모리 셀(903)에 접속되는 메모리 데이터 판독 블록(901), 기준 셀(904)에 접속되는 메모리 기준 판독 블록(902), 및 차동 증폭기 블록(903)을 포함한다. 메모리 데이터 판독 블록(901), 메모리 기준 판독 블록(902), 및 차동 증폭기 블록(903)은 메모리 데이터 판독 블록(701), 메모리 기준 판독 블록(702) 및 차동 증폭기 블록(703)에 대해 전술된 동일한 컴포넌트들 중 많은 것을 포함하고, 이들 컴포넌트들은 효율성을 위해 여기서 다시 설명되지 않을 것이다. 메모리 데이터 판독 블록(901)은 (선택된 메모리 셀(903)에 접속되는) 선택된 비트 라인에 커플링하는 감지 노드(922)를 제공한다. 메모리 기준 판독 블록(902)은 기준 비트 라인 및 판독 기준 전류(NMOS 트랜지스터(905))에 커플링하는 감지 노드(920)를 제공한다. PMOS 트랜지스터들(924, 928)은 선택된 비트 라인 및 기준 비트 라인을 기준 판독 전압 레벨로 사전 충전하는 역할을 한다. PMOS 트랜지스터들(924, 928)은 또한, 사전 충전 후에 적절한 누설 보상 레벨로 선택된 비트 라인 및 기준 비트 라인을 바이어싱함으로써 이들 라인들 상의 원하지 않는 누설을 보상하는 역할을 할 수 있다.
메모리 기준 판독 블록(902)은, 판독 기준 전류원으로서 작용하고 메모리 기준 판독 블록(902)이 차동 증폭기 블록(903)에 접속하는 노드로부터의 전류를 효과적으로 전환시키는 NMOS 트랜지스터(905)를 포함한다.
차동 증폭기 블록(903)은 차동 증폭기 블록(903)을 메모리 데이터 판독 블록(901)으로부터 디커플링시키는 커패시터(906), 및 차동 증폭기 블록(903)을 메모리 기준 판독 블록(902)으로부터 디커플링시키는 커패시터(908)를 포함한다. 차동 증폭기 블록(903)은 부스트 회로(907) 및 부스트 회로(909)를 추가로 포함하는데, 이들은 차동 증폭기 블록 내의 비교기(915)의 입력 노드들(노드들(912, 913), 입력 교차 결합형 쌍 NMOS 트랜지스터(934, 936)의 게이트/드레인 노드들)에 (사전 충전 후에) 과도 로컬 전압 부스트를 제공한다(예를 들어, 전압을 1.05 볼트에서 1.3 볼트로 부스트함). 대안적으로, 차동 증폭기 블록(903)의 전체가 코어 로직 공급량보다 더 높은 다른 고전압 레벨로 부스트될 수 있다.
동작 동안, 차동 증폭기 블록(903)은 메모리 데이터 판독 블록(901)에 의해 인출된 전류와 메모리 기준 판독 블록(902)에 의해 인출된 전류를 비교하여 출력(912)을 생성할 것이다. 메모리 데이터 판독 블록(901)에 의해 인출된 전류가 메모리 기준 판독 블록(902)으로부터 인출된 기준 전류를 초과하는 경우("0"이 선택된 메모리 셀에 저장되어 있다는 것을 나타냄), 출력(912)은 로우 상태일 것이다. 메모리 데이터 판독 블록(901)으로부터 인출된 전류가 메모리 기준 판독 블록(902)으로부터 인출된 전류 미만인 경우("1"이 선택된 메모리 셀에 저장되어 있다는 것을 나타냄), 출력(912)은 하이 상태일 것이다.
메모리 데이터 판독 블록(901) 및 메모리 기준 판독 블록(902)은 전력 버스(911)(VDDCORE로도 라벨링됨)로부터 전력을 인출하는데, 이는 전형적으로 28 nm 이하와 같은 스케일링된 기술에 대해 대략 1.05 볼트 이하이다. 차동 증폭기 블록(903)은 전력 버스(910)(VDDSA로도 라벨링됨)로부터 전력을 인출하는데, 이는 전형적으로, 때때로 코어 로직 공급량으로 알려져 있는 대략 1.05 볼트이다. 대조적으로, 도 7에서, 메모리 데이터 판독 블록(701) 및 메모리 기준 판독 블록(702)이 3.0 볼트의 IO 공급 전원을 필요로 했다는 것이 상기될 것이다. 따라서, 감지 증폭기 회로(900)는 감지 증폭기 회로(700)보다 더 적은 전력을 소비한다. 감지 증폭기 회로(900)가 코어 로직 공급량으로부터 동작하고 필요한 트랜지스터들은 또한 코어 로직 트랜지스터들이므로, 감지 증폭기(900)의 면적은 감지 증폭기(700)의 면적보다 작다.
도 10은 감지 증폭기 회로(900)의 동작에 대한 예시적인 파형들(1000)을 도시한다. ATD는 "어드레스 전이 검출"을 나타내고, 어드레스가 수신될 때 펄스를 생성하고, 여기서 판독 동작의 시작을 나타낸다. ATD 기간(등화 또는 사전 충전 기간으로도 알려짐) 동안, 선택된 비트 라인 상의 전압(BLR0/1) 및 기준 비트 라인 상의 전압(BLREF)은 전압 기준 레벨과 동등하게 된다. BLREF는 메모리 기준 판독 블록(902)이 차동 증폭기 블록(903)에 접속하는 노드에서의 전압이다. BLR0은 선택된 메모리 셀(903)이 "0"을 포함하는 상황에서 메모리 데이터 판독 블록(902)이 차동 증폭기 블록(903)에 접속하는 노드에서의 전압을 나타낸다. BLR1은 선택된 메모리 셀(902)이 "1"을 포함하는 상황에서 그러한 노드에서의 전압을 나타낸다. DOUT은 출력(912) 상의 전압을 나타내고, SALATCH는 출력(912)을 래칭하는 데 사용되는 신호를 나타낸다. 따라서, 전압들(BLR0/BLR1/BLREF)이 다른 더 높은 전압 레벨로, 예를 들어 0.8 V에서 1.3 V로 국부적으로 부스트된다는 것을 알 수 있다. 이어서, 로컬 부스트 후에, 전압(BLR0/1)은 메모리 셀 '0'(프로그래밍 상태)에 대해 그리고 메모리 셀 '1'(소거 상태)에 대해 로우 상태로 된다. 선택된 비트 라인(BLR0)(판독 메모리 셀 '0')의 램프다운 속도(ramping down rate)는 기준 비트 라인(BLREF)의 것보다 더 느리다. 선택된 비트 라인(BLR1)(판독 메모리 셀 '1')의 램프다운 속도는 기준 비트 라인(BLREF)의 것보다 더 빠르다. DOUT 신호는 판독 메모리 셀 '0'(BLR0 > BLREF)에 대해서는 로우 상태로 되고, 메모리 셀 '1'(BLR1 < BLREF)을 판독하기 위해 하이 상태로 된다.
도 8과는 대조적으로, 도 10에서, BLREF, BLR0, 및 BLR1은 시간에 따라 감소함을 알 수 있다. 이들 신호들은 (ATD 등화 기간 후에) 감지 동작의 시작 시에 부스트 회로들(907, 909)에 의해 제공되는 국부화된 부스트 전압으로 인해 초기에 하이 상태로 시작한다. 그 전압은 전력 버스(911)로부터 획득된 더 낮은 동작 전압뿐만 아니라 선택된 셀(903), 기준 셀(904), 및 판독 기준 전류 NMOS 트랜지스터(905)에 의해 인출되는 전류로부터 시간 경과에 따라 감소한다. 이는 도 8의 대응하는 파형들에 비해 전력 절감을 초래한다.
개선된 감지 증폭기 회로의 다른 실시예가 도 11에 도시되어 있다. 도 11은 감지 증폭기 회로(1100)를 도시하는데, 이는 메모리 데이터 판독 블록(1101), 메모리 기준 판독 블록(1102), 및 출력(1104)을 갖는 차동 증폭기(1103)를 포함한다. 감지 증폭기 회로(1100)는 감지 증폭기 회로(1100)가 커패시터들(906, 908)을 포함하지 않는 것을 제외하고는, 감지 증폭기 회로(900)와 동일하다.
개선된 감지 증폭기 회로의 다른 실시예가 도 12에 도시되어 있다. 도 12는 감지 증폭기 회로(1200)를 도시하는데, 이는 메모리 데이터 판독 블록(1201), 메모리 기준 판독 블록(1202), 및 출력(1211)을 갖는 차동 증폭기(1203)를 포함한다. 감지 증폭기 회로(1200)는 감지 증폭기 회로들(900, 1100)과 동일한 컴포넌트들 중 많은 것을 포함하고, 이들 컴포넌트들은 효율성을 위해 다시 설명되지 않을 것이다.
차동 증폭기(1203)는 개방될 때 국부화된 전압 부스트를 제공하는 스위치들(1205, 1207), 및 폐쇄될 때 차동 증폭기(1203)의 비교기 부분의 입력 노드들을 접지로 끌어당기는 스위치들(1204, 1206)을 포함한다. 초기에, 스위치들(1204, 1206)은 폐쇄되어 커패시터들(1216, 1218)의 제1(입력) 단자들을 접지로 끌어당긴다. 동시에, 스위치들(1205, 1207)은 폐쇄되어 커패시터들(1216, 1218)의 다른(제2) 단자들을 초기 전압으로 초기화한다. 이어서 스위치들(1204/1206/1205/1207)이 개방된다. 다음으로, PMOS 트랜지스터들(1234, 1238)은 커패시터들(1216, 1218)의 제1 단자들을 코어 로직 공급량과 같은 다른 전압 레벨로 끌어 올리도록 인에이블된다. 커패시터들(1216, 1218)의 작용을 용량 커플링함으로써, 제2 단자들은 초기 전압으로부터 부스트된 전압으로 증가할 것이다. 차동 증폭기(1203)는 커패시터(1208) 및 NMOS 트랜지스터들(1209, 1210)을 추가로 포함하는데, 이들은 총체적으로, 임의의 전압 오프셋을 상쇄시키는 것을 돕는데, 이러한 전압 오프셋은, 그렇지 않은 경우, 트랜지스터 불일치 또는 다른 변동들로 인해 비교기 부분으로의 입력들에 존재할 것이다. 차동 증폭기(1203)는 교차 결합형 인버터 쌍(1223/1224 및 1225/1226)을 추가로 포함하는데, 이때 NMOS 트랜지스터들(1224, 1226)은 소스들이 디커플링된 NMOS 입력쌍으로서 작용하여, 그들의 소스들을 바이어스 전류 인에이블링 NMOS 트랜지스터(1209, 1210)에 각각 접속시킨다. 입력쌍은 그의 소스들이 서로로부터 디커플링되게 하기 때문에, 그것들은 초기화 기간에 자신들의 자가 안정화 게이트-소스 전압을 유지하고, 따라서 입력쌍의 게이트-소스 전압들 사이에 오프셋이 없다. 이는 입력쌍 사이의 오프셋을 감소시킨다. 이러한 방식은 본 명세서에서 교차쌍 소스 디커플링 비교 방식으로서 지칭될 것이다. 커패시터(1208)는 비교 과도 인에이블 기간 동안 트랜지스터들(1224, 1226)의 소스들을 함께 AC 단락시키도록 작용한다. 대안적으로, 커패시터(1208)는 제거될 수 있다.
개선된 감지 증폭기 회로의 다른 실시예가 도 13에 도시되어 있다. 도 13은 감지 증폭기 회로(1300)를 도시하는데, 이는 메모리 데이터 판독 블록(1301), 메모리 기준 판독 블록(1302), 및 출력(1304)을 갖는 차동 증폭기(1303)를 포함한다. 감지 증폭기 회로(1300)는 감지 증폭기 회로(1300)가 커패시터(1208) 및 NMOS 트랜지스터들(1209, 1210)을 포함하지 않는 것을 제외하고는, 감지 증폭기 회로(1200)와 동일하다.
개선된 감지 증폭기 회로의 다른 실시예가 도 14에 도시되어 있다. 도 14는 감지 증폭기 회로(1400)를 도시하는데, 이는 메모리 데이터 판독 블록(1401), 메모리 기준 판독 블록(1402), 및 출력(1404)을 갖는 차동 증폭기(1403)를 포함한다.
감지 증폭기 회로(1400)는 감지 증폭기 회로들(900, 1100, 1200, 1300)과 동일한 컴포넌트들 중 많은 것을 포함하고, 이들 컴포넌트들은 효율성을 위해 다시 설명되지 않을 것이다. 차동 증폭기 블록(1403)은 입력쌍 PMOS 트랜지스터들(1405, 1406), 부하 교차 결합형 인버터(1413/1414, 1415/1416), 및 전류 바이어스 인에이블링 NMOS 트랜지스터들(1407, 1408)을 포함하고, 이는 국부화된 자가 타이밍(self-timing) 특징부를 제공한다. (회로 블록(1401)으로부터의) 감지 노드(1422) 및 (회로 블록(1402)으로부터의) 기준 노드(1420)는 PMOS 쌍(1405, 1406)의 게이트들에 커플링한다. PMOS 쌍(1405, 1406)은 그것들의 드레인들을 교차 결합형 인버터들(1413/1414, 1415/1416)에 커플링한다. 트랜지스터들(1407, 1408)은 감지 전에 교차 결합형 인버터들(1413/1414, 1415/1416)을 알려진 상태들로 설정하는 데 사용된다. PMOS 트랜지스터들(1424, 1428)은 감지 노드(1422) 및 기준 노드(1420)를 (어떤 유효 감지 시간 발생 때까지 PMOS 트랜지스터들을 턴온시키지 않도록) PMOS 트랜지스터들(1405/1406)의 게이트-소스 전압의 50 ㎷ 미만과 같은 최적의 사전 충전된 감지 레벨로 사전 충전하는 데 사용된다. 회로(1400)의 동작은 다음과 같다. ATD 기간은 감지 노드(1422) 및 기준 노드(1420)를 사전 충전 레벨로 사전 충전하는 데 사용된다. 이러한 ATD 기간 동안, NMOS 트랜지스터들(1407, 1408)은 출력 노드들(1404, 1407)을 접지 레벨들로 리셋하는 데 사용된다. ATD 기간 후에, 감지 노드(1422)는 접지로 램프다운하기 시작하며, 그 램프다운 속도는 선택된 메모리 셀 전류에 의존한다. ATD 기간 후에, 기준 노드(1420)는 또한 접지로 램프다운하기 시작하며, 그 램프다운 속도는 판독 기준 전류(및/또는 기준 셀 전류)에 각각 의존한다.
어느 노드가 추가로 내려가든 어느 하나의 PMOS 트랜지스터(1405 또는 1406)를 턴온시킬 것이며, 이 때, 전원(1450)은 교차 결합형 인버터(1413/1414, 1415/1416)에 커플링하여 이들을 턴온시킬 것이다. 감지 노드(1422)(감지 메모리 셀 '1')가 먼저 PMOS 트랜지스터(1405)를 턴온시킬 것이라고 가정하면, 이것은 이어서 PMOS 트랜지스터(1413)를 턴온시킬 것이고, 이는 PMOS 트랜지스터(1415)를 자동으로 턴오프시키는 고전압에 노드(1407)를 커플링시킨다. 사실상, 이 지점에서 출력 감지 데이터는 교차 결합형 인버터들(1413/1414, 1415/1416) 내에 래칭된다. 이 지점에서, PMOS 트랜지스터(1406)는 그의 감지 경로가 차단되기 때문에 더 이상 비교에 영향을 미치지 않는다. 따라서, 비교는 노드들(1407 또는 1414)에서 최대 전력 공급 레벨로 자동적으로 완료된다. 감지 메모리 셀 '0'의 경우에서, 상황은 노드(1404)가 높은 공급 레벨로 되는 것으로 반전되고 PMOS 트랜지스터(1413)는 차단된다. 따라서, 이러한 회로는 자동 자가 타이밍 감지 및 래칭 방식으로 작동한다.
도 15는 감지 증폭기(1400)에 대한 감지 파형(1500)을 도시한다. 도시된 바와 같이, DOUT 레벨은 ATD 등화 기간 후에 감지 기간 동안 자동으로 최대 전력 공급 레벨에서 감지된다. 도 9에서 트랜지스터(937, 932)의 게이트들 내에 들어 가는 인에이블링(클록킹 또는 트리거링) 신호와 같은 감지에 필요한 어떠한 인에이블링(클록킹 또는 트리거링) 신호도 없다.
개선된 감지 증폭기 회로의 다른 실시예가 도 16에 도시되어 있다. 감지 증폭기 회로(1600)는 메모리 데이터 판독 블록(1601), 메모리 기준 판독 블록(1602), 및 출력(1604)을 갖는 차동 증폭기(1603)를 포함한다.
감지 증폭기 회로(1600)는 감지 증폭기 회로들(900, 1100, 1200, 1300, 1400)과 동일한 컴포넌트들 중 많은 것을 포함하고, 이들 컴포넌트들은 효율성을 위해 다시 설명되지 않을 것이다. 차동 증폭기 블록(1603)은 각각 PMOS 인에이블링 트랜지스터들(1607, 1608, 1609, 1610); 입력쌍 NMOS 트랜지스터들(1611, 1612), 및 전류 바이어스(인에이블링) NMOS 트랜지스터(1613); 및 부스트 회로들(1605, 1606)을 포함한다. NMOS 트랜지스터들(1611, 1612)은 그것들의 드레인들, 노드들(1632, 1603)을 교차 결합형 부하 인버터들(1633/1634 및 1635/1636)에 각각 커플링시킨다. 부스트 회로들(1605, 1606)은 입력쌍 NMOS 트랜지스터들(1611, 1612)의 로컬 드레인 노드들(1632, 1630)(교차 결합형 NMOS 쌍(1634, 1636)의 로컬 소스들)을 부스트한다. 대안적으로, 교차 결합형 부하 인버터들(1633/1634, 1635/1636)의 출력 노드들이 부스트될 수 있다. 대안적으로, 전체 회로(1603)가 부스트될 수 있다. (회로 블록(1601)에 의해 제공된) 감지 노드(1622) 및 (회로 블록(1602)에 의해 제공된) 기준 노드(1620)는 입력 NMOS 트랜지스터 쌍(1611, 1612)의 게이트들에 각각 커플링한다.
도 17은 플래시 메모리 시스템의 다른 실시예를 도시한다. 플래시 메모리 시스템(1700)은 플래시 메모리 시스템들(500, 600)과 동일한 컴포넌트들 중 많은 것을 포함한다. 플래시 메모리 시스템(1700)은 더 느린 속도를 희생하여 개선된 정확도를 갖는다. 이러한 방식은, 예를 들어, 시스템의 동작 수명에 걸쳐 (테일 분포 또는 불량하거나 약하게 프로그래밍되거나 약하게 소거된 메모리 비트들과 같은 그러한 이슈들을 회피하기 위해) 메모리 어레이의 마진을 테스트하거나 검증하는 데 사용될 수 있다. 스위치들(1710x, 1712x, 1720x, 1722x)(여기서, x는 a 내지 n-1의 범위일 수 있음)은 (BLR0/BLR1/BLREF의) 램핑 속도를 늦추기 위한 목적으로 감지 회로들(1702x)에 추가적인 비트 라인 커패시턴스들을 커플링시키는 데 사용된다. 램핑 시간이 더 느려짐에 따라, 더 많은 비교 정확도가 획득된다. 예를 들어, 감지 회로(1702a)의 경우, YMUX(y-멀티플렉서)(505a)로부터 접속하는 선택된 비트 라인, 스위치(1720a, 1712a)는 YMUX(506b)로부터 접속하는 선택되지 않은 비트 라인들에 커플링하기 위해 폐쇄된다. YMUX(506a)를 통해 접속하는 감지 회로(1702a)의 기준 측의 경우, 추가적인 선택되지 않은 비트 라인들은 YMUX(506a)의 YMUX 디코딩을 인에이블함으로써 접속될 수 있다.
플래시 메모리 시스템(1700)에서, 다른 감지 방법은 다음과 같다. 단일 비트의 사용자 데이터(즉, "0" 또는 "1")가 단지 하나의 메모리 셀 대신에 (동일한 로우 내의 인접한 컬럼들에서의) 2개의 리던던트 메모리 셀들에 저장된다. 판독 동작 동안, 양자 모두의 셀들은 스위치들의 적절한 인에이블링 및 디코딩을 이용하여 감지 증폭기에 데이터를 제공하는 비트 라인들에 접속된다. 예를 들어, 데이터("1"과 "1", 또는 "0"과 "0" 중 어느 하나)가 감지 증폭기 회로들(1702a, 1702b)에 제공될 수 있다. 기준 데이터는 또한 기준 어레이, 전류 미러, 또는 다른 곳 중 어느 하나로부터 감지 증폭기 회로들(1702a, 1702b)에 제공될 것이다. 2개의 감지 증폭기 회로들의 출력은 XNOR될 것이고(1과 1은 1 이고; 0과 0은 1 이고; 1과 0은 0 이고; 0과 1은 0 임), 최종 결과는 판독 동작의 출력(즉, 판독 동작의 일부로서 구하려 했던 사용자 데이터의 비트)일 것이다.
도 18은 도 7의 PMOS 트랜지스터(704)의 게이트를 제어하는 데 사용되는 전압(IR_VREF_P)을 생성하는 데 사용되는 종래 기술의 전압원(1800)을 도시한다. 전압원(1800)은 PMOS 트랜지스터(1801), NMOS 트랜지스터(1802), 및 비교기(1803)를 포함한다. 비교기(1803) 및 NMOS 트랜지스터는 폐쇄 루프를 형성하여 고정된 VREF 전압을 트랜지스터(1802)의 소스 내로 가한다. 트랜지스터(1802)의 소스는 도 5의 기준 어레이(509)와 같은 메모리 어레이 내의 기준 셀들에 커플링한다. 따라서, 고정된 VREF 전압이 기준 메모리 셀의 비트 라인과 같은 기준 요소 내에 중첩된다. 이어서 기준 셀로부터의 판독 기준 전류는 PMOS 트랜지스터(1801)에서 감지 회로부로 미러링된다.
도 19는 전술된 감지 증폭기 회로들의 실시예들에 사용하기 위한 전압(IR_VREF_P, IR_VREF_N)을 생성하는 데 사용되는 전압원(1900)을 도시한다. 전압원(1900)은 PMOS 트랜지스터(1901, 1904), NMOS 트랜지스터들(1902, 1904, 1905), 및 비교기(1903)를 포함한다. PMOS 트랜지스터(1901) 내의 (예를 들어, 기준 메모리 셀로부터의) 판독 기준 전류는 PMOS 트랜지스터(1904) 내로 미러링되고 다이오드 접속된 NMOS 트랜지스터(1905) 내에 중첩된다. 이어서, NMOS 트랜지스터(1905) 내의 판독 기준 전류는 감지 회로부 내로 미러링된다.
이제 도 9 및 도 11의 부스트 회로들(907, 909) 및 도 16의 부스트 회로들(1605, 1606)로서 사용될 수 있는 회로들에 대한 예들이 도 20 및 도 21을 참조하여 제공될 것이다.
도 20은 부스트 회로(2000)를 도시한다. 부스트 회로(2000)는 NMOS 트랜지스터(2001), 커패시터(2002), 스위치(2005), 초기 전압원(Vinit)(2006), 및 입력 신호(2003)(V-CLKBST로도 라벨링됨)를 포함한다. 다른 실시예는 다른 회로들의 다른 곳에서 구현되는 스위치(2005) 및 Vinit(2006)를 가질 수 있다. 부스트 회로(2000)는 부스트 전압(VBoost)(2004)을 출력한다. 동작 동안, 초기에 스위치(2005)가 턴온되어, 코어 로직 공급량(1.05 V)과 같은 Vinit 전압(2006)으로 부스트 전압 노드(2007)를 초기화한다. 이어서 스위치(2005)가 턴오프된다. 이어서, 입력 신호(2003)는 커패시터(2002)에 펄스를 제공하고, 이는 전압에서 부스트 전압 노드(2007)를 순간적으로 증가시켜 입력 펄스(2003) 상의 Vinit 전압과 전압 레벨(V-CLKBST)을 합산한 값과 동일하게 한다. 부스트된 전압 레벨은 출력 노드(VBoost)(2004)에서의 커패시턴스에 관련하여 커패시터(2002)의 크기를 조정함으로써 조정될 수 있다. 이는 결국 NMOS 트랜지스터(2001)가 턴온되어 부스트된 전압을 부스트 전압 노드(2007)로부터 출력(VBoost)(2004)으로 이송하게 하고, 부스트 전압(VBoost)(2004)에 대해서는 Vinit+V-CLKBST에서 NMOS 트랜지스터(2001)의 임계 전압을 감산한 값과 대략 동일한 레벨로 상승하게 한다. 입력 신호(2003) 및 커패시터(2002)에 대한 펄스의 사용은 부스트 전압(2004)이 단지 제한된 기간 동안만 상승하게 하여, 전압에서의 과도한 부스트를 제공한다.
도 21은 부스트 회로(2100)를 도시한다. 부스트 회로(2100)는 스위치들(2101, 2105), 커패시터(2102), Vinit 전압(2106) 및 입력 신호(2103)(V-CLKBST로도 라벨링됨)를 포함한다. 부스트 회로(2100)는 부스트 전압(VBoost)(2104)을 출력한다. 동작 동안, 초기에 스위치들(2105, 2101)이 턴온되어 부스트 전압 노드(2107) 및 출력 노드(VBoost)(2104)를, 코어 로직 공급량(1.05 V)과 같은 Vinit 전압(2108)으로 초기화한다. 이어서 스위치(2105)가 턴오프된다. 이어서, 입력 신호(2103)는 커패시터(2102)에 펄스를 제공하고, 이는 전압을 순간적으로 증가시켜, 부스트 전압(2107) 및 출력 노드(VBoost)(2104)가 입력 펄스(2103) 상의 Vinit 전압과 전압 레벨(V-CLKBST)을 합산한 값과 대략 동일한 레벨로 상승하게 한다. 부스트된 전압 레벨은 출력 노드(VBoost)(2104)에서의 커패시턴스에 관련하여 커패시터(2102)의 크기를 조정함으로써 조정될 수 있다. 이어서, 스위치(2101)가 턴오프되어 출력 노드(VBoost)(2104)를 부스트 전압 노드(2107)로부터 분리시킨다. 전술된 감지 회로들에서, 부스트 회로들은 차동 증폭기들로의 입력들 양자 모두에 적용된다. 대안적인 실시예들은 도 7 내지 도 16의 차동 증폭기에 대한 입력들 중 하나에서만 부스트 회로를 이용할 수 있다. 예를 들어, 도 9에서, 부스트 회로(909)만이 기준 노드(920)를 더 높은 전압 레벨로 부스트하는 데 사용될 수 있다. 이는 도 22에 도시되어 있으며, 여기서 감지 증폭기 회로(2200)는 부스트 회로(907)가 제거되었다는 것을 제외하고는 도 9의 감지 증폭기 회로(900)와 동일하다. 이는 선택된 메모리 셀 내의 '1'을 감지하는 것을 선호하는 감지 동작에 대한 오프셋을 생성한다. 대안적으로, 단면 부스트된 차동 감지는 선택된 메모리 셀 내의 '0'을 감지하는 것을 선호하도록 구현될 수 있다. 도 7, 도 8 및 도 10 내지 도 16의 감지 증폭기 회로들에 대해 유사한 변경들이 이루어질 수 있다.

Claims (86)

  1. 플래시 메모리 시스템으로서,
    로우(row)들 및 컬럼(column)들로 구성된 플래시 메모리 셀들을 포함하는 제1 어레이;
    로우들 및 컬럼들로 구성된 플래시 메모리 셀들을 포함하는 제2 어레이; 및
    제1 노드에서 상기 제1 어레이에 커플링되고 제2 노드에서 상기 제2 어레이에 커플링된 감지 증폭기 회로를 포함하고, 상기 감지 증폭기는:
    상기 제2 어레이 내의 기준 메모리 셀에 커플링된 기준 전류 생성기;
    상기 제1 어레이 내의 선택된 플래시 메모리 셀에 커플링된 제1 회로 블록;
    상기 기준 전류 생성기에 커플링된 제2 회로 블록;
    판독 요청에 응답하여, 상기 제1 노드로부터의 전류를 상기 제2 노드로부터의 전류와 비교하기 위한, 그리고 상기 선택된 메모리 셀에 저장된 값을 나타내는 출력을 생성하기 위한 제3 회로 블록;
    상기 판독 요청에 응답하여 상기 제1 노드의 전압을 부스트하기 위해 상기 제1 노드에 커플링된 제1 부스트 회로; 및
    상기 판독 요청에 응답하여 상기 제2 노드의 전압을 부스트하기 위해 상기 제2 노드에 커플링된 제2 부스트 회로를 포함하는, 플래시 메모리 시스템.
  2. 제1항에 있어서, 상기 제2 어레이는 더미 어레이인, 플래시 메모리 시스템.
  3. 제1항에 있어서, 상기 제2 어레이는 사용자 데이터를 포함하는, 플래시 메모리 시스템.
  4. 제1항에 있어서, 상기 제1 부스트 회로는 제1 커패시터를 통해 상기 제1 노드에 커플링되고, 상기 제2 부스트 회로는 제2 커패시터를 통해 상기 제2 노드에 커플링되는, 플래시 메모리 시스템.
  5. 제1항에 있어서, 상기 제1 부스트 회로는,
    제1 단자, 제2 단자, 및 게이트를 포함하는 NMOS 트랜지스터 - 상기 NMOS 트랜지스터의 제1 단자는 전압원에 커플링되고 상기 NMOS 트랜지스터의 제2 단자는 상기 제1 노드에 커플링됨 -; 및
    제1 단자 및 제2 단자를 포함하는 커패시터 - 상기 커패시터의 제1 단자는 제어 신호를 수신하고 상기 커패시터의 제2 단자는 상기 NMOS 트랜지스터의 게이트에 커플링됨 - 를 포함하는, 플래시 메모리 시스템.
  6. 제5항에 있어서, 상기 제2 부스트 회로는,
    제1 단자, 제2 단자, 및 게이트를 포함하는 NMOS 트랜지스터 - 상기 NMOS 트랜지스터의 제1 단자는 전압원에 커플링되고 상기 NMOS 트랜지스터의 제2 단자는 상기 제2 노드에 커플링됨 -; 및
    제1 단자 및 제2 단자를 포함하는 커패시터 - 상기 커패시터의 제1 단자는 제어 신호를 수신하고 상기 커패시터의 제2 단자는 상기 NMOS 트랜지스터의 게이트에 커플링됨 - 를 포함하는, 플래시 메모리 시스템.
  7. 제1항에 있어서, 상기 제1 부스트 회로는,
    전압원에 선택적으로 커플링된 제1 스위치; 및
    제1 단자 및 제2 단자를 포함하는 커패시터 - 상기 커패시터의 제1 단자는 제1 스위치가 폐쇄될 때 제어 신호를 수신하도록 선택적으로 커플링되고, 상기 커패시터의 제2 단자는 상기 제1 노드에 커플링되고 제2 스위치가 폐쇄될 때 전압원에 선택적으로 커플링됨 - 를 포함하는, 플래시 메모리 시스템.
  8. 제7항에 있어서, 상기 제2 부스트 회로는,
    전압원에 선택적으로 커플링된 제1 스위치; 및
    제1 단자 및 제2 단자를 포함하는 커패시터 - 상기 커패시터의 제1 단자는 제1 스위치가 폐쇄될 때 제어 신호를 수신하도록 선택적으로 커플링되고, 상기 커패시터의 제2 단자는 상기 제2 노드에 커플링되고 제2 스위치가 폐쇄될 때 전압원에 선택적으로 커플링됨 - 를 포함하는, 플래시 메모리 시스템.
  9. 제1항에 있어서, 상기 기준 전류 생성기는 전류 미러를 포함하는, 플래시 메모리 시스템.
  10. 제1항에 있어서, 상기 플래시 메모리 셀들 각각은 분리형 게이트 소스측 주입 플래시 메모리 셀인, 플래시 메모리 시스템.
  11. 제1항에 있어서, 상기 플래시 메모리 셀들 각각은 팁 소거(tip erase)를 갖는 소스측 주입 플래시 메모리 셀인, 플래시 메모리 시스템.
  12. 플래시 메모리 시스템으로서,
    로우들 및 컬럼들로 구성된 플래시 메모리 셀들을 포함하는 제1 어레이;
    로우들 및 컬럼들로 구성된 플래시 메모리 셀들을 포함하는 제2 어레이; 및
    제1 노드에서 상기 제1 어레이에 커플링되고 제2 노드에서 상기 제2 어레이에 커플링된 감지 증폭기 회로를 포함하고, 상기 감지 증폭기는:
    상기 제1 어레이 내의 선택된 플래시 메모리 셀에 커플링된 제1 회로 블록;
    상기 제2 어레이 내의 기준 플래시 메모리 셀에 커플링된 제2 회로 블록;
    판독 요청에 응답하여, 상기 제1 노드로부터의 전류를 상기 제2 노드로부터의 전류와 비교하기 위한, 그리고 상기 선택된 메모리 셀에 저장된 값을 나타내는 출력을 생성하기 위한 제3 회로 블록;
    상기 판독 요청에 응답하여 상기 제1 노드의 전압을 부스트하기 위해 상기 제1 노드에 커플링된 제1 부스트 회로; 및
    상기 판독 요청에 응답하여 상기 제2 노드의 전압을 부스트하기 위해 상기 제2 노드에 커플링된 제2 부스트 회로를 포함하는, 플래시 메모리 시스템.
  13. 제12항에 있어서, 상기 제2 어레이는 더미 어레이인, 플래시 메모리 시스템.
  14. 제12항에 있어서, 상기 제2 어레이는 사용자 데이터를 포함하는, 플래시 메모리 시스템.
  15. 제12항에 있어서, 상기 제1 부스트 회로는 제1 커패시터를 통해 상기 제1 노드에 커플링되고, 상기 제2 부스트 회로는 제2 커패시터를 통해 상기 제2 노드에 커플링되는, 플래시 메모리 시스템.
  16. 제12항에 있어서, 상기 제1 부스트 회로는,
    제1 단자, 제2 단자, 및 게이트를 포함하는 NMOS 트랜지스터 - 상기 NMOS 트랜지스터의 제1 단자는 전압원에 커플링되고 상기 NMOS 트랜지스터의 제2 단자는 상기 제1 노드에 커플링됨 -; 및
    제1 단자 및 제2 단자를 포함하는 커패시터 - 상기 커패시터의 제1 단자는 제어 신호를 수신하고 상기 커패시터의 제2 단자는 상기 NMOS 트랜지스터의 게이트에 커플링됨 - 를 포함하는, 플래시 메모리 시스템.
  17. 제16항에 있어서, 상기 제2 부스트 회로는,
    제1 단자, 제2 단자, 및 게이트를 포함하는 NMOS 트랜지스터 - 상기 NMOS 트랜지스터의 제1 단자는 전압원에 커플링되고 상기 NMOS 트랜지스터의 제2 단자는 상기 제2 노드에 커플링됨 -; 및
    제1 단자 및 제2 단자를 포함하는 커패시터 - 상기 커패시터의 제1 단자는 제어 신호를 수신하고 상기 커패시터의 제2 단자는 상기 NMOS 트랜지스터의 게이트에 커플링됨 - 를 포함하는, 플래시 메모리 시스템.
  18. 제12항에 있어서, 상기 제1 부스트 회로/부스트 회로는,
    전압원에 선택적으로 커플링된 제1 스위치; 및
    제1 단자 및 제2 단자를 포함하는 커패시터 - 상기 커패시터의 제1 단자는 제1 스위치가 폐쇄될 때 제어 신호를 수신하도록 선택적으로 커플링되고, 상기 커패시터의 제2 단자는 상기 제1 노드에 커플링되고 제2 스위치가 폐쇄될 때 전압원에 선택적으로 커플링됨 - 를 포함하는, 플래시 메모리 시스템.
  19. 제18항에 있어서, 상기 제2 부스트 회로는,
    전압원에 선택적으로 커플링된 제1 스위치; 및
    제1 단자 및 제2 단자를 포함하는 커패시터 - 상기 커패시터의 제1 단자는 제1 스위치가 폐쇄될 때 제어 신호를 수신하도록 선택적으로 커플링되고, 상기 커패시터의 제2 단자는 상기 제2 노드에 커플링되고 제2 스위치가 폐쇄될 때 전압원에 선택적으로 커플링됨 - 를 포함하는, 플래시 메모리 시스템.
  20. 제12항에 있어서, 상기 기준 전류 생성기는 전류 미러를 포함하는, 플래시 메모리 시스템.
  21. 제12항에 있어서, 상기 플래시 메모리 셀들 각각은 분리형 게이트 소스측 주입 플래시 메모리 셀인, 플래시 메모리 시스템.
  22. 제12항에 있어서, 상기 플래시 메모리 셀들 각각은 팁 소거를 갖는 소스측 주입 플래시 메모리 셀인, 플래시 메모리 시스템.
  23. 플래시 메모리 시스템으로서,
    로우들 및 컬럼들로 구성된 플래시 메모리 셀들을 포함하는 제1 어레이;
    로우들 및 컬럼들로 구성된 플래시 메모리 셀들을 포함하는 제2 어레이; 및
    제1 노드에서 상기 제1 어레이에 커플링되고 제2 노드에서 상기 제2 어레이에 커플링된 감지 증폭기 회로를 포함하고, 상기 감지 증폭기는:
    상기 제2 어레이 내의 기준 메모리 셀에 커플링된 기준 전류 생성기;
    상기 제1 어레이 내의 선택된 플래시 메모리 셀에 커플링된 제1 회로 블록;
    상기 기준 전류 생성기에 커플링된 제2 회로 블록;
    판독 요청에 응답하여, 상기 제1 노드로부터의 전류를 상기 제2 노드로부터의 전류와 비교하기 위한, 그리고 상기 선택된 메모리 셀에 저장된 값을 나타내는 출력을 생성하기 위한 제3 회로 블록; 및
    상기 판독 요청에 응답하여 상기 제1 노드 또는 상기 제2 노드의 전압을 부스트하기 위해 상기 제1 노드 또는 상기 제2 노드에 커플링된 부스트 회로를 포함하는, 플래시 메모리 시스템.
  24. 제23항에 있어서, 상기 제2 어레이는 더미 어레이인, 플래시 메모리 시스템.
  25. 제23항에 있어서, 상기 제2 어레이는 사용자 데이터를 포함하는, 플래시 메모리 시스템.
  26. 제23항에 있어서, 상기 부스트 회로는 커패시터를 통해 상기 제1 노드 또는 상기 제2 노드에 커플링되는, 플래시 메모리 시스템.
  27. 제23항에 있어서, 상기 부스트 회로는,
    제1 단자, 제2 단자, 및 게이트를 포함하는 NMOS 트랜지스터 - 상기 NMOS 트랜지스터의 제1 단자는 전압원에 커플링되고 상기 NMOS 트랜지스터의 제2 단자는 상기 제1 노드에 커플링됨 -; 및
    제1 단자 및 제2 단자를 포함하는 커패시터 - 상기 커패시터의 제1 단자는 제어 신호를 수신하고 상기 커패시터의 제2 단자는 상기 NMOS 트랜지스터의 게이트에 커플링됨 - 를 포함하는, 플래시 메모리 시스템.
  28. 제23항에 있어서, 상기 부스트 회로는,
    전압원에 선택적으로 커플링된 제1 스위치; 및
    제1 단자 및 제2 단자를 포함하는 커패시터 - 상기 커패시터의 제1 단자는 제1 스위치가 폐쇄될 때 제어 신호를 수신하도록 선택적으로 커플링되고, 상기 커패시터의 제2 단자는 상기 제1 노드에 커플링되고 제2 스위치가 폐쇄될 때 전압원에 선택적으로 커플링됨 - 를 포함하는, 플래시 메모리 시스템.
  29. 제23항에 있어서, 상기 기준 전류 생성기는 전류 미러를 포함하는, 플래시 메모리 시스템.
  30. 제23항에 있어서, 상기 플래시 메모리 셀들 각각은 분리형 게이트 소스측 주입 플래시 메모리 셀인, 플래시 메모리 시스템.
  31. 제23항에 있어서, 상기 플래시 메모리 셀들 각각은 팁 소거를 갖는 소스측 주입 플래시 메모리 셀인, 플래시 메모리 시스템.
  32. 플래시 메모리 시스템으로서,
    로우들 및 컬럼들로 구성된 플래시 메모리 셀들을 포함하는 제1 어레이;
    로우들 및 컬럼들로 구성된 플래시 메모리 셀들을 포함하는 제2 어레이; 및
    제1 노드에서 상기 제1 어레이에 커플링되고 제2 노드에서 상기 제2 어레이에 커플링된 감지 증폭기 회로를 포함하고, 상기 감지 증폭기는:
    상기 제1 어레이 내의 선택된 플래시 메모리 셀에 커플링된 제1 회로 블록;
    상기 제2 어레이 내의 기준 플래시 메모리 셀에 커플링된 제2 회로 블록;
    판독 요청에 응답하여, 상기 제1 노드로부터의 전류를 상기 제2 노드로부터의 전류와 비교하기 위한, 그리고 상기 선택된 메모리 셀에 저장된 값을 나타내는 출력을 생성하기 위한 제3 회로 블록; 및
    상기 판독 요청에 응답하여 상기 제1 노드 또는 상기 제2 노드의 전압을 부스트하기 위해 상기 제1 노드 또는 상기 제2 노드에 커플링된 부스트 회로를 포함하는, 플래시 메모리 시스템.
  33. 제32항에 있어서, 상기 제2 어레이는 더미 어레이인, 플래시 메모리 시스템.
  34. 제32항에 있어서, 상기 제2 어레이는 사용자 데이터를 포함하는, 플래시 메모리 시스템.
  35. 제32항에 있어서, 상기 부스트 회로는 커패시터를 통해 상기 제1 노드 또는 상기 제2 노드에 커플링되는, 플래시 메모리 시스템.
  36. 제32항에 있어서, 상기 부스트 회로는,
    제1 단자, 제2 단자, 및 게이트를 포함하는 NMOS 트랜지스터 - 상기 NMOS 트랜지스터의 제1 단자는 전압원에 커플링되고 상기 NMOS 트랜지스터의 제2 단자는 상기 제1 노드에 커플링됨 -; 및
    제1 단자 및 제2 단자를 포함하는 커패시터 - 상기 커패시터의 제1 단자는 제어 신호를 수신하고 상기 커패시터의 제2 단자는 상기 NMOS 트랜지스터의 게이트에 커플링됨 - 를 포함하는, 플래시 메모리 시스템.
  37. 제32항에 있어서, 상기 부스트 회로는,
    전압원에 선택적으로 커플링된 제1 스위치; 및
    제1 단자 및 제2 단자를 포함하는 커패시터 - 상기 커패시터의 제1 단자는 제1 스위치가 폐쇄될 때 제어 신호를 수신하도록 선택적으로 커플링되고, 상기 커패시터의 제2 단자는 상기 제1 노드에 커플링되고 제2 스위치가 폐쇄될 때 전압원에 선택적으로 커플링됨 - 를 포함하는, 플래시 메모리 시스템.
  38. 제32항에 있어서, 상기 기준 전류 생성기는 전류 미러를 포함하는, 플래시 메모리 시스템.
  39. 제32항에 있어서, 상기 플래시 메모리 셀들 각각은 분리형 게이트 소스측 주입 플래시 메모리 셀인, 플래시 메모리 시스템.
  40. 제32항에 있어서, 상기 플래시 메모리 셀들 각각은 팁 소거를 갖는 소스측 주입 플래시 메모리 셀인, 플래시 메모리 시스템.
  41. 제1 노드에서 데이터 메모리 어레이에 그리고 제2 노드에서 기준 회로에 커플링된 플래시 메모리 감지 증폭기로서,
    상기 데이터 메모리 어레이 내의 선택된 플래시 메모리 셀에 커플링된 제1 회로 블록;
    상기 기준 회로에 커플링된 제2 회로 블록;
    판독 요청에 응답하여, 상기 제1 노드로부터의 전류를 상기 제2 노드로부터의 전류와 비교하기 위한, 그리고 상기 선택된 메모리 셀에 저장된 값을 나타내는 출력을 생성하기 위한 제3 회로 블록; 및
    상기 판독 요청에 응답하여 상기 제2 노드의 전압을 부스트하기 위해 상기 제2 노드에 커플링된 제1 부스트 회로를 포함하는, 플래시 메모리 감지 증폭기.
  42. 제41항에 있어서, 상기 제1 노드를 바이어스 전압 레벨로 사전 충전하기 위한, 그리고 상기 제2 노드를 바이어스 전압 레벨로 사전 충전하기 위한 하나 이상의 사전 충전 회로들을 추가로 포함하는, 플래시 메모리 감지 증폭기.
  43. 제42항에 있어서, 상기 제3 회로 블록은, 상기 하나 이상의 사전 충전 회로들이 상기 제1 노드에 사전 전하를 인가하고 상기 제2 노드에 사전 전하를 인가한 후에 상기 제1 노드의 전압 및 상기 제2 노드의 전압이 램프다운되는 동안 상기 제1 노드로부터의 전류를 상기 제2 노드로부터의 전류와 비교하도록 구성되는, 플래시 메모리 감지 증폭기.
  44. 제41항에 있어서, 상기 제1 회로 블록은 상기 데이터 메모리 어레이로부터 상기 제3 회로 블록을 디커플링시키기 위해 상기 제1 노드에 커플링된 커패시터를 포함하고, 상기 제2 회로 블록은 상기 제3 회로 블록을 상기 기준 회로로부터 디커플링시키기 위해 상기 제2 노드에 커플링된 커패시터를 포함하는, 플래시 메모리 감지 증폭기.
  45. 제41항에 있어서, 상기 판독 요청에 응답하여 상기 제1 노드의 전압을 부스트하기 위해 상기 제1 노드에 커플링된 제2 부스트 회로를 추가로 포함하는, 플래시 메모리 감지 증폭기.
  46. 제1 노드에서 데이터 메모리 어레이에 커플링되고 제2 노드에서 기준 회로에 커플링된 플래시 메모리 소스 디커플링된 감지 증폭기로서,
    판독 요청에 응답하여, 상기 제1 노드로부터의 전류를 상기 제2 노드로부터의 전류와 비교하기 위한, 그리고 선택된 메모리 셀에 저장된 값을 나타내는 출력을 생성하기 위한 소스 디커플링된 입력쌍 회로 블록; 및
    상기 판독 요청에 응답하여 상기 제2 노드의 전압을 부스트하기 위해 상기 제2 노드에 커플링된 제1 부스트 회로를 포함하는, 플래시 메모리 소스 디커플링된 감지 증폭기.
  47. 제46항에 있어서, 상기 제1 노드를 바이어스 전압 레벨로 사전 충전하기 위한, 그리고 상기 제2 노드를 바이어스 전압 레벨로 사전 충전하기 위한 하나 이상의 사전 충전 회로들을 추가로 포함하는, 플래시 메모리 소스 디커플링된 감지 증폭기.
  48. 제47항에 있어서, 상기 소스 디커플링된 입력쌍 회로 블록은, 상기 하나 이상의 사전 충전 회로들이 상기 제1 노드에 사전 전하를 인가하고 상기 제2 노드에 사전 전하를 인가한 후에 상기 제1 노드의 전압 및 상기 제2 노드의 전압이 램프다운되는 동안 상기 제1 노드로부터의 전류를 상기 제2 노드로부터의 전류와 비교하도록 구성되는, 플래시 메모리 소스 디커플링된 감지 증폭기.
  49. 제46항에 있어서, 상기 소스 디커플링된 입력쌍 회로 블록은 상기 데이터 메모리 어레이로부터 상기 소스 디커플링된 입력쌍 회로 블록을 디커플링시키기 위해 상기 제1 노드에 커플링된 커패시터를 포함하고, 상기 제2 회로 블록은 상기 소스 디커플링된 입력쌍 회로 블록을 상기 기준 회로로부터 디커플링시키기 위해 상기 제2 노드에 커플링된 커패시터를 포함하는, 플래시 메모리 소스 디커플링된 감지 증폭기.
  50. 제46항에 있어서, 상기 판독 요청에 응답하여 상기 제1 노드의 전압을 부스트하기 위해 상기 제1 노드에 커플링된 제2 부스트 회로를 추가로 포함하는, 플래시 메모리 소스 디커플링된 감지 증폭기.
  51. 제1 노드에서 데이터 메모리 어레이에 커플링되고 제2 노드에서 기준 회로에 커플링된 플래시 메모리 자가 타이밍(self-timed) 감지 증폭기로서,
    판독 요청에 응답하여, 상기 제1 노드로부터의 전류를 상기 제2 노드로부터의 전류와 비교하기 위한, 그리고 상기 데이터 메모리 어레이 내의 선택된 메모리 셀에 저장된 값을 나타내는 출력을 생성하기 위한 차동 증폭기 회로 블록을 포함하고, 상기 차동 증폭기 회로 블록은 자가-타이밍 감지 및 래칭(latching) 회로를 포함하는, 플래시 메모리 자가 타이밍 감지 증폭기.
  52. 제51항에 있어서, 상기 제1 노드를 바이어스 전압 레벨로 사전 충전하기 위한, 그리고 상기 제2 노드를 바이어스 전압 레벨로 사전 충전하기 위한 하나 이상의 사전 충전 회로들을 추가로 포함하는, 플래시 메모리 자가 타이밍 감지 증폭기.
  53. 제52항에 있어서, 상기 차동 증폭기 회로 블록은, 상기 하나 이상의 사전 충전 회로들이 상기 제1 노드에 사전 전하를 인가하고 상기 제2 노드에 사전 전하를 인가한 후에 상기 제1 노드의 전압 및 상기 제2 노드의 전압이 램프다운되는 동안 상기 제1 노드로부터의 전류를 상기 제2 노드로부터의 전류와 비교하도록 구성되는, 플래시 메모리 자가 타이밍 감지 증폭기.
  54. 제51항에 있어서, 상기 자가-타이밍 감지 및 래칭 회로는 상기 차동 증폭기 회로 블록이 상기 제1 노드로부터의 전류를 상기 제2 노드로부터의 전류와 비교하고 있을 때 자가 래칭하도록 구성되는, 플래시 메모리 자가 타이밍 감지 증폭기.
  55. 제51항에 있어서,
    상기 판독 요청에 응답하여 상기 제1 노드의 전압을 부스트하기 위해 상기 제1 노드에 커플링된 제1 부스트 회로; 및
    상기 판독 요청에 응답하여 상기 제2 노드의 전압을 부스트하기 위해 상기 제2 노드에 커플링된 제2 부스트 회로를 추가로 포함하는, 플래시 메모리 자가 타이밍 감지 증폭기.
  56. 제51항에 있어서, 상기 차동 증폭기 회로 블록은 상기 데이터 메모리 어레이로부터 상기 차동 증폭기 회로 블록을 디커플링시키기 위해 상기 제1 노드에 커플링된 커패시터를 포함하고, 상기 제2 회로 블록은 상기 차동 증폭기 회로 블록을 상기 기준 회로로부터 디커플링시키기 위해 상기 제2 노드에 커플링된 커패시터를 포함하는, 플래시 메모리 자가 타이밍 감지 증폭기.
  57. 제1 노드에서 데이터 메모리 어레이에 그리고 제2 노드에서 기준 회로에 커플링된 플래시 메모리 감지 증폭기로서,
    상기 데이터 메모리 어레이 내의 선택된 플래시 메모리 셀에 커플링된 제1 회로 블록;
    상기 기준 회로에 커플링된 제2 회로 블록;
    판독 요청에 응답하여, 상기 선택된 메모리 셀로부터의 전류를 상기 기준 회로로부터의 판독 기준 전류와 비교하기 위한, 그리고 상기 선택된 메모리 셀에 저장된 값을 나타내는 출력을 생성하기 위한 제3 회로 블록;
    상기 판독 요청에 응답하여 상기 제3 회로 블록의 교차 결합형 NMOS 쌍의 제1 소스 노드의 전압을 부스트하기 위해 상기 제1 소스 노드에 커플링된 제1 부스트 회로; 및
    상기 판독 요청에 응답하여 상기 제3 회로 블록의 교차 결합형 NMOS 쌍의 제2 소스 노드의 전압을 부스트하기 위해 상기 제2 소스 노드에 커플링된 제2 부스트 회로를 포함하는, 플래시 메모리 감지 증폭기.
  58. 제57항에 있어서, 상기 제1 노드를 바이어스 전압 레벨로 사전 충전하기 위한, 그리고 상기 제2 노드를 바이어스 전압 레벨로 사전 충전하기 위한 하나 이상의 사전 충전 회로들을 추가로 포함하는, 플래시 메모리 감지 증폭기.
  59. 제57항에 있어서, 상기 제1 회로 블록은 상기 데이터 메모리 어레이로부터 상기 제3 회로 블록을 디커플링시키기 위해 상기 제1 노드에 커플링된 커패시터를 포함하고, 상기 제3 회로 블록은 상기 제3 회로 블록을 상기 기준 회로로부터 디커플링시키기 위해 상기 제2 노드에 커플링된 커패시터를 포함하는, 플래시 메모리 감지 증폭기.
  60. 제57항에 있어서, 상기 선택된 메모리 셀은 분리형 게이트 소스측 주입 플래시 메모리 셀인, 플래시 메모리 감지 증폭기.
  61. 제57항에 있어서, 상기 선택된 메모리 셀은 팁 소거를 갖는 소스측 주입 플래시 메모리 셀인, 플래시 메모리 감지 증폭기.
  62. 제1 노드에서 데이터 메모리 어레이에 커플링되고 제2 노드에서 기준 회로에 커플링된 플래시 메모리 감지 증폭기로서,
    상기 데이터 메모리 어레이 내의 선택된 플래시 메모리 셀에 커플링된 제1 회로 블록;
    상기 기준 회로에 커플링된 제2 회로 블록;
    판독 요청에 응답하여, 상기 선택된 메모리 셀로부터의 전류를 상기 기준 회로로부터의 전류와 비교하고 상기 선택된 메모리 셀에 저장된 값을 나타내는 출력을 생성하기 위한 제3 회로 블록;
    상기 판독 요청에 응답하여 상기 제3 회로 블록의 제1 소스 노드의 전압을 부스트하기 위해 상기 제1 소스 노드에 커플링된 제1 부스트 회로; 및
    상기 판독 요청에 응답하여 상기 제3 회로 블록의 제2 소스 노드의 전압을 부스트하기 위해 상기 제2 노드에 커플링된 제2 부스트 회로를 포함하는, 플래시 메모리 감지 증폭기.
  63. 제62항에 있어서, 상기 제1 노드를 바이어스 전압 레벨로 사전 충전하기 위한, 그리고 상기 제2 노드를 바이어스 전압 레벨로 사전 충전하기 위한 하나 이상의 사전 충전 회로들을 추가로 포함하는, 플래시 메모리 감지 증폭기.
  64. 제62항에 있어서, 상기 제1 회로 블록은 상기 데이터 메모리 어레이로부터 상기 제3 회로 블록을 디커플링시키기 위해 상기 제1 노드에 커플링된 커패시터를 포함하고, 상기 제3 회로 블록은 상기 제3 회로 블록을 상기 기준 회로로부터 디커플링시키기 위해 상기 제2 노드에 커플링된 커패시터를 포함하는, 플래시 메모리 감지 증폭기.
  65. 제62항에 있어서, 상기 선택된 메모리 셀은 분리형 게이트 소스측 주입 플래시 메모리 셀인, 플래시 메모리 감지 증폭기.
  66. 제62항에 있어서, 상기 선택된 메모리 셀은 팁 소거를 갖는 소스측 주입 플래시 메모리 셀인, 플래시 메모리 감지 증폭기.
  67. 제62항에 있어서, 상기 기준 회로는 상기 제2 회로 블록에 커플링된 선택되지 않은 비트 라인들을 포함하는, 플래시 메모리 감지 증폭기.
  68. 제62항에 있어서, 상기 플래시 메모리 감지 증폭기 내의 모든 트랜지스터들은 상기 데이터 메모리 어레이 내의 상기 플래시 메모리 셀들에 의해 이용되는 공급 전압을 사용하여 동작하는, 플래시 메모리 감지 증폭기.
  69. 플래시 메모리 셀들의 제1 어레이, 플래시 메모리 셀들의 제2 어레이, 및 감지 증폭기 회로를 포함하는 플래시 메모리 시스템 내의 선택된 메모리 셀에 저장된 값을 결정하는 방법으로서,
    상기 감지 증폭기 회로 내의 제1 노드에서 전압을 부스트하는 단계;
    상기 감지 증폭기 회로 내의 제2 노드에서 전압을 부스트하는 단계;
    상기 선택된 메모리 셀을 상기 감지 증폭기 회로에 접속시키는 단계;
    기준 메모리 셀을 상기 감지 증폭기 회로에 접속시키는 단계; 및
    상기 제1 노드에서의 전류와 상기 제2 노드에서의 전류를 비교하고 상기 선택된 메모리 셀에 저장된 값을 나타내는 출력을 생성하는 단계를 포함하는, 방법.
  70. 제69항에 있어서, 상기 선택된 메모리 셀은 분리형 게이트 소스측 주입 플래시 메모리 셀인, 방법.
  71. 제69항에 있어서, 상기 선택된 메모리 셀은 팁 소거를 갖는 소스측 주입 플래시 메모리 셀인, 방법.
  72. 선택된 플래시 메모리 셀을 감지하는 방법으로서,
    감지 노드를 사전 충전 전압 레벨로 사전 충전하는 단계 - 상기 감지 노드는 상기 선택된 플래시 메모리 셀에 커플링됨 -;
    상기 감지 노드의 전압을 상기 사전 충전 전압 레벨보다 높은 부스트된 전압 레벨로 부스트하는 단계; 및
    상기 선택된 플래시 메모리 셀에 저장된 값을 결정하도록 상기 감지 노드를 기준 노드와 비교하는 단계를 포함하는, 방법.
  73. 제72항에 있어서, 상기 비교하는 단계는 상기 감지 노드의 전압이 램프다운되는 동안 발생하는, 방법.
  74. 제73항에 있어서, 상기 비교하는 단계는 상기 기준 노드의 전압이 램프다운되는 동안 발생하는, 방법.
  75. 제72항에 있어서, 상기 기준 노드의 전압을 부스트하는 단계를 추가로 포함하는, 방법.
  76. 제72항에 있어서, 상기 기준 노드는 판독 기준 바이어스 소스에 커플링되는, 방법.
  77. 제76항에 있어서, 상기 판독 기준 바이어스 소스는 기준 어레이를 포함하는, 방법.
  78. 제72항에 있어서, 상기 감지 노드는 커패시터에 의해 상기 선택된 플래시 메모리 셀로부터 디커플링되는, 방법.
  79. 제72항에 있어서, 상기 비교하는 단계는 차동 증폭기에 의해 수행되는, 방법.
  80. 제72항에 있어서, 상기 비교하는 단계는 차동 증폭기에 의해 수행되는, 방법.
  81. 제80항에 있어서, 상기 감지 노드 및 상기 기준 노드는 상기 차동 증폭기의 교차 결합형 NMOS 쌍의 소스들인, 방법.
  82. 제81항에 있어서, 상기 감지 노드 및 상기 기준 노드는 상기 차동 증폭기의 입력쌍의 드레인들에 커플링되는, 방법.
  83. 제80항에 있어서, 상기 차동 증폭기는 소스들이 디커플링되어 있는 입력 트랜지스터 쌍을 포함하는, 방법.
  84. 제72항에 있어서, 상기 비교하는 단계는 상기 선택된 메모리 셀에 저장된 값을 나타내는 출력의 자가 타이밍, 자동 래칭을 포함하는, 방법.
  85. 제72항에 있어서, 상기 선택된 메모리 셀은 분리형 게이트 소스측 주입 플래시 메모리 셀인, 방법.
  86. 제72항에 있어서, 상기 선택된 메모리 셀은 팁 소거를 갖는 소스측 주입 플래시 메모리 셀인, 방법.
KR1020207003663A 2017-08-25 2018-07-09 플래시 메모리 셀에서 데이터를 판독하기 위한 개선된 감지 증폭기 회로 KR102331447B1 (ko)

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