TWI717749B - 記憶體之資料清除方法及應用其之儲存裝置 - Google Patents

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Abstract

一種記憶體之資料清除方法及應用其之儲存裝置。記憶體之資料清除方法包括以下步驟。對一升壓電路進行升壓，以使升壓電路輸出一毀壞電壓。導通一開關，以使毀壞電壓施加至記憶體。開關連接於升壓電路及記憶體之間。以毀壞電壓燒毀記憶體。

Description

記憶體之資料清除方法及應用其之儲存裝置
本揭露是有關於一種記憶體之資料清除方法及應用其之儲存裝置，且特別是有關於一種記憶體之資料完全清除方法及應用其之儲存裝置。
隨著記憶體技術的高度發展，各式儲存裝置不斷推陳出新，儲存容量也不斷提高。使用者可利用儲存裝置記錄各種資料。儲存裝置普遍應用於各種電子裝置中，已成為相當重要的元件。
使用者在淘汰儲存裝置時，可以將資料清除。以NAND記憶體為例，目前將NAND記憶體之資料清除的動作是透過輸入/輸出指令將NAND記憶體之記憶胞的資料清除。然而，此種清除資料的程序需花費相當久的時間。斷電時，會造成資料清除程序的中斷，而造成資料清除不完全。
或者，亦可透過清除邏輯對應表的方式來清除資料。然而，邏輯對應表清除後，NAND記憶體之記憶胞實際上仍存有資料，而容易被還原。
因此，研究人員正致力開發一種記憶體之資料清除方法，以確保資料能夠完全地被清除，保障資訊安全。
本揭露係有關於一種記憶體之資料清除方法及應用其之儲存裝置，其利用電路設計產生能夠讓記憶體燒毀的高電壓，達到資料的物理性破壞。如此一來，可以確保資料清除過程不會中斷，而且能夠完全地將資料清除。
根據本揭露之一方面，提出一種記憶體之資料清除方法。記憶體之資料清除方法包括以下步驟。對一升壓電路(Boost Circuit)進行升壓，以使升壓電路輸出一毀壞電壓。導通一開關，以使毀壞電壓施加至記憶體。開關連接於升壓電路及記憶體之間。以毀壞電壓燒毀記憶體。
根據本揭露之另一方面，提出一種儲存裝置。儲存裝置包括一記憶體、一升壓電路(Boost Circuit)、一開關及一控制電路。開關連接於記憶體及升壓電路之間。控制電路連接於升壓電路及開關。控制電路用以對升壓電路進行升壓，以使升壓電路輸出一毀壞電壓。控制電路更導通開關，以使毀壞電壓施加至記憶體，並以毀壞電壓燒毀記憶體。
為了對本揭露之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
100:儲存裝置
110:記憶體
120:升壓電路
130:開關
140:控制電路
150:按鍵
160:多工器
170:電腦匯流排
180:儲能元件
CE0、CE1、CE2、CE3:接點
H1、H2、H3、H4、H5:高電壓準位
L1、L2、L3、L4、L5:低電壓準位
P15:第一接腳
P20:第二接腳
P25:第三接腳
P26:第四接腳
P27:第五接腳
S110、S111、S112、S113、S114、S120、S130、S131、S132、S133、S134:步驟
T0、T1、T2、T3、T4、T5、T6、T7:時間點
Vpp:外部編程電壓源
第1圖繪示根據一實施例之儲存裝置的示意圖。
第2圖繪示根據一實施例之記憶體之資料清除方法的流程圖。
第3A~3B圖繪示根據一實施例之記憶體之資料清除方法的細部流程圖。
第4圖繪示根據第3A~3B圖之各步驟的訊號圖。
請參照第1圖，其繪示根據實施例之儲存裝置100的示意圖。儲存裝置100包括記憶體110、升壓電路(Boost Circuit)120、開關130、控制電路140、按鍵150及多工器160。記憶體110例如是NAND記憶體。記憶體110連接於多工器160。控制電路140連接於按鍵150、多工器160、升壓電路120及開關130。開關130連接於升壓電路120及多工器160之間。本實施例透過電路設計產生能夠讓記憶體110燒毀的高電壓，達到資料的物理性破壞。如此一來，可以確保資料清除過程不會中斷，而且能夠完全地將資料清除。
以下搭配流程圖詳細說明儲存裝置100之各項元件的運作。請參照第2圖，其繪示根據實施例之記憶體110之資料清除方法的流程圖。在步驟S110中，透過控制電路140的控制，對升壓電路120進行升壓，使輸出端可輸出毀壞(Damage)電壓。毀壞電壓例如為36伏特。在實施例中，升壓電路120係透過電腦匯流排170(例如是SATA匯流排或PCIE匯流排)的電源接腳(Pin)進行升壓，其中，電源接腳所提供的電源例如為3.3V或5V。在另一實施例中，儲存裝置100更設置有儲能單元180，例如：高壓電容，儲能後的儲能單元180亦可提供電力至升壓電路120，使升壓電路120的輸出端可輸出毀壞電壓。
接著，在步驟S120中，控制電路140導通開關130，以使升壓電路120之毀壞電壓施加至記憶體110。在實施例中，毀壞電壓係施加至記憶體110之外部編程電壓源(External Programming Power Voltage)Vpp的接腳。在另一實施例中，毀壞電壓施加至記憶體110之核心電源(Core Power Supply)的接腳。在另一實施例中，亦可藉由通用型輸入輸出(General-Purpose Input/Output，GPIO)訊號來導通開關130或是儲存裝置100偵測到掉電時來導通開關130。
然後，在步驟S130中，以毀壞電壓燒毀記憶體110。在此步驟中，毀壞電壓係施加至記憶體110之外部編程電壓源Vpp的接腳，由於毀壞電壓遠遠大於外部編程電壓源Vpp的接腳所能承受的電壓，造成記憶體110內部電路的損壞，達到本發明的目的。
如第1圖所示，控制電路140具有第一接腳P15、第二接腳P20、第三接腳P25、第四接腳P26及第五接腳P27。第一接腳P15、第二接腳P20、第三接腳P25、第四接腳P26及第五接腳P27皆為通用型輸入輸出(General-Purpose Input/Output，GPIO)。第一接腳P15連接於按鍵150。第二接腳P20連接於升壓電路120。第三接腳P25連接於開關130。第四接腳P26及第五接腳P27連接於多工器160。上述步驟係可透過控制電路140之第一接腳P15、第二接腳P20、第三接腳P25、第四接腳P26及第五接腳P27來做控制。以下更透過細部流程圖來做詳細說明。
請參照第3A~3B圖及第4圖，第3A~3B圖繪示根據一實施例之記憶體110之資料清除方法的細部流程圖，第4圖繪示根據第3A~3B圖之各步驟的訊號圖。步驟S110包括步驟S111~S114。在步驟S111中，控制電路140判斷第一接腳P15是否位於低電壓準位L1。第一接腳P15連接於按鍵150，控制電路140可以透過第一接腳P15是否位於低電壓準位L1之判斷來得知按鍵150是否被按壓。
如第4圖所示，在時間點T0，當按鍵150未被按壓時，第一接腳P15位於高電壓準位H1。在時間點T1，當使用者欲進行資料清除時，使用者按壓了按鍵150，使得第一接腳P15位於低電壓準位L1。
若第一接腳P15位於低電壓準位L1，則進入步驟S112；若第一接腳P15不位於低電壓準位L1，則回至步驟S111。
在步驟S112中，控制電路140將第二接腳P20拉升至高電壓準位H2，以對升壓電路120開始升壓。
如第4圖所示，在時間點T0，當第一接腳P15位於高電壓準位H1時，第二接腳P20維持於低電壓準位L2。在時間點T1，當第一接腳P15降至低電壓準位L1時，第二接腳P20升至高電壓準位H2。
接著，在步驟S113，控制電路140判斷第一接腳P15維持於低電壓準位L1是否已達預定時間，且第二接腳P20維持於高電壓準位H2是否已達預定時間。預定時間例如是3秒鐘。預定時間係用以確保按鍵150的按壓並非為誤觸。若第一接腳P15已維持於低電壓準位L1預定時間，且第二接腳P20已維持於高電壓準位H2預定時間，則進入步驟S114；若第一接腳P15維持於低電壓準位L1未達預定時間，或第二接腳P20維持於高電壓準位H2未達預定時間，則回至步驟S111，視為按鍵150沒有被按壓。如此一來，可以確保只有在使用者長按按鍵150的情況下才會進行資料清除的程序。
在另一方面，預定時間也是讓升壓電路120有充足的時間能夠升壓至毀壞電壓(例如是36伏特)。因此，預定時間的長短並非用以侷限本發明。設計者係可依據長按所需時間以及升壓所需時間來進行預定時間的設定。
在步驟S114中，控制電路140確認此時升壓電路120已升壓至毀壞電壓。如第4圖所示，時間點T1到時間點T2間隔了上述預定時間，控制電路140於時間點T2對第一接腳P15進行判斷，以確認是否確實是長按了按鍵150。控制電路140並 於時間點T2對第二接腳P20進行判斷，以確認升壓電路120是否已升壓至毀壞電壓。
接著，在步驟S120中，控制電路140導通開關130，以使升壓電路120之毀壞電壓施加至記憶體110。在一實施例中，控制電路140係將第三接腳P25拉升至高電壓準位H3，以使開關130導通。開關130例如是電晶體，高電壓準位例如是此電晶體之崩潰電壓。如第4圖所示，在時間點T2，控制電路140將第三接腳P25由低電壓準位L3拉升至高電壓準位H3，使得開關130保持在導通狀態。
然後，進入步驟S130。步驟130包括步驟S131~S134。在步驟S130中，控制電路140控制第四接腳P26及第五接腳P27，以使記憶體110分為四個部份依序燒毀。在一實施例中，第四接腳P26位於高電壓準位H4代表「1」，第四接腳P26位於低電壓準位L4代表「0」；第五接腳P27位於高電壓準位H5代表「1」，第五接腳P27位於低電壓準位L5代表「0」。第四接腳P26與第五接腳P27可組成「1,1」、「1,0」、「0,1」、「0,0」等四種情況。第四接腳P26與第五接腳P27連接於多工器160，使毀壞電壓可選擇性地輸入至四個接點CE0、CE1、CE2、CE3之其中之一。
詳細來說，在步驟S131中，於時間點T3，第四接腳P26被拉升至高電壓準位H4且第五接腳P25被拉升至高電壓準位H5，而形成「1,1」之情況，此時毀壞電壓透過多工器160之切換可輸入至接點CE3，以對1/4之記憶體110進行燒毀。
在步驟S132中，於時間點T4，第四接腳P26被拉升至高電壓準位H4且第五接腳P27被降低至低電壓準位L5，而形成「1,0」之情況，此時毀壞電壓透過多工器160之切換可輸入至接點CE2，以對另一1/4之記憶體110進行燒毀。
在步驟S133中，於時間點T5，第四接腳P26被降低至低電壓準位L4且第五接腳P27被拉升至高電壓準位H5，而形成「0,1」之情況，此時毀壞電壓透過多工器160之切換可輸入至接點CE1，以對另一1/4之記憶體110進行燒毀。
在步驟S134中，於時間點T6，第四接腳P26被降低至低電壓準位L4且第五接腳P27被降低至低電壓準位L5，而形成「0,0」之情況，此時毀壞電壓透過多工器160之切換可輸入至接點CE0，以對另一1/4之記憶體110進行燒毀。
如此一來，記憶體110被分為四個部份依序燒毀。將記憶體110分為數個部分依序燒毀可確保毀壞電壓的能量足以完全燒毀資料，以避免範圍過大而無法將資料完全燒毀。在另一實施例中，亦可採一個接腳來實現「1」、「0」之兩種情況，而將記憶體110分為兩個部分依序燒毀。或者，在另一實施例中，亦可採三個接腳來實現「1,1,1」、「1,1,0」、「1,0,1」、「0,1,1」、「1,0,0」、「0,1,0」、「0,0,1」、「0,0,0」之八種情況，而將記憶體110分為八個部分依序燒毀。依此類推，在另一實施例中，亦可採N個接腳來實現2N種情況，而將記憶體110分為2N個部分依序燒毀。
上述各個實施例透過電路設計產生能夠讓記憶體110燒毀的高電壓，達到資料的物理性破壞。如此一來，可以確保資料清除過程不會中斷，而且能夠完全地將資料清除。
綜上所述，雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露。本揭露所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾。因此，本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
100:儲存裝置
110:記憶體
120:升壓電路
130:開關
140:控制電路
150:按鍵
160:多工器
170:電腦匯流排
180:儲能單元
CE0、CE1、CE2、CE3:接點
P15:第一接腳
P20:第二接腳
P25:第三接腳
P26:第四接腳
P27:第五接腳
Vpp:外部編程電壓源

Claims (16)

  1. 一種記憶體之資料清除方法，包括：對一升壓電路(Boost Circuit)進行升壓，以使該升壓電路輸出一毀壞電壓；導通一開關，以使該毀壞電壓施加至該記憶體，該開關連接於該升壓電路及該記憶體之一核心電源(Core Power Supply)的接腳或一外部編程電壓源(External Programming Power Voltage)的接腳之間；以及以該毀壞電壓燒毀該記憶體；其中該毀壞電壓係施加至該記憶體之該核心電源的接腳或該外部編程電壓源的接腳。
  2. 如申請專利範圍第1項所述之記憶體之資料清除方法，其中一控制電路具有一第一接腳及一第二接腳，該第一接腳連接於一按鍵，該第二接腳連接於該升壓電路，對該升壓電路進行升壓之步驟包括：判斷該第一接腳是否位於一第一電壓準位；若該第一接腳位於該第一電壓準位，則將該第二接腳拉升至一第二電壓準位，以對該升壓電路開始升壓；判斷該第一接腳維持於該第一電壓準位是否已達一預定時間，且該第二接腳維持於該第二電壓準位是否已達該預定時間；以及 若該第一接腳維持於該第一電壓準位已達該預定時間，且該第二接腳維持於該第二電壓準位已達該預定時間，則該升壓電路已升壓至該毀壞電壓。
  3. 如申請專利範圍第2項所述之記憶體之資料清除方法，其中該預定時間係為3秒鐘。
  4. 如申請專利範圍第2項所述之記憶體之資料清除方法，其中該升壓電路係透過一SATA匯流排或一PCIE匯流排進行升壓。
  5. 如申請專利範圍第2項所述之記憶體之資料清除方法，其中該控制電路更具有一第三接腳，該第三接腳連接於該開關，在導通該開關之步驟中，係將該第三接腳拉升至一第三電壓準位，以使該開關導通。
  6. 如申請專利範圍第5項所述之記憶體之資料清除方法，其中該控制電路更具有一第四接腳及一第五接腳，該第四接腳及該第五接腳連接於一多工器，該多工器連接於該開關及該記憶體之間，在燒毀該記憶體之步驟中，該第四接腳及該第五接腳係被控制，以使該記憶體分為四個部份依序燒毀。
  7. 如申請專利範圍第6項所述之記憶體之資料清除方法，其中該第一接腳、該第二接腳、該第三接腳、該第四接腳 及該第五接腳皆為通用型輸入輸出(General-Purpose Input/Output,GPIO)。
  8. 如申請專利範圍第1項所述之記憶體之資料清除方法，其中該毀壞電壓係為36伏特。
  9. 一種儲存裝置，包括：一記憶體；一升壓電路(Boost Circuit)；一開關，連接於該升壓電路與該記憶體之一核心電源(Core Power Supply)的接腳或一外部編程電壓源(External Programming Power Voltage)的接腳之間；以及一控制電路，連接於該升壓電路及該開關，其中該控制電路用以對該升壓電路進行升壓，以使該升壓電路輸出一毀壞電壓；該控制電路更導通該開關，以使該毀壞電壓施加至該記憶體，並以該毀壞電壓燒毀該記憶體；其中該毀壞電壓係施加至該記憶體之該核心電源的接腳或該外部編程電壓源的接腳。
  10. 如申請專利範圍第9項所述之儲存裝置，其中該儲存裝置更包括：一按鍵，該控制電路具有一第一接腳及一第二接腳，該第一接腳連接於該按鍵，該第二接腳連接於該升壓電路，該按鍵被按壓時，該第一接腳低於一第一電壓準位； 其中該控制電路於該第一接腳位於該第一電壓準位時，將該第二接腳拉升至一第二電壓準位，以對該升壓電路開始升壓；其中若該第一接腳維持於該第一電壓準位已達一預定時間，且該第二接腳維持於該第二電壓準位已達該預定時間，則該控制電路確認該升壓電路已升壓至該毀壞電壓。
  11. 如申請專利範圍第10項所述之儲存裝置，其中該預定時間係為3秒鐘。
  12. 如申請專利範圍第10項所述之儲存裝置，其中該升壓電路係透過一SATA匯流排或一PCIE匯流排進行升壓。
  13. 如申請專利範圍第10項所述之儲存裝置，其中該控制電路更具有一第三接腳，該第三接腳連接於該開關，該控制電路係將該第三接腳拉升至一第三電壓準位，以使該開關導通。
  14. 如申請專利範圍第13項所述之儲存裝置，更包括：一多工器，連接於該開關及該記憶體之間，該控制電路更具有一第四接腳及一第五接腳，該第四接腳及該第五接腳連接於該多工器，該控制電路係控制該第四接腳及該第五接腳，以使該記憶體分為四個部份依序燒毀。
  15. 如申請專利範圍第14項所述之儲存裝置，其中該第一接腳、該第二接腳、該第三接腳、該第四接腳及該第五接腳皆為通用型輸入輸出(General-Purpose Input/Output,GPIO)。
  16. 如申請專利範圍第9項所述之儲存裝置，其中該毀壞電壓係為36伏特。
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