JP4864549B2 - センスアンプ - Google Patents

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Description

本発明は、センスアンプに関し、特に、抵抗変化素子をメモリセルとする半導体メモリに使用される。
抵抗変化素子をメモリセルとする半導体メモリのうちの一つに、磁気ランダムアクセスメモリ（Magnetic Random Access Memory: MRAM）がある。
磁気ランダムアクセスメモリの書き込みについては、書き込み電流により発生する磁場を利用する磁場書き込み方式と、スピン偏極電子によるスピントルクを利用するスピン注入書き込み方式の２つが知られている。
スピン注入書き込み方式は、大容量の磁気ランダムアクセスメモリを実現する有効な技術として注目されている（例えば、特許文献１を参照）。
その特徴は、スピン偏極電子によりナノスケールの磁性体の磁化を直接的に制御できるという点にある。即ち、磁場書き込み方式では、磁場の広がりによる非選択セルの誤書き込みという問題が発生するが、スピン注入書き込み方式では、このような問題が発生しない。また、磁性体のサイズが小さくなるほど、磁化反転に必要なスピン注入電流の値が小さくなる、という性質から、高集積化、低消費電力化、高性能化に有利である。
しかし、スピン注入書き込み方式では、読み出し電流が微小値になるため、微小な電流差を高速にセンスする技術の開発が必要となる。
具体的に説明すると、この方式では、磁気抵抗効果素子に直接スピン注入電流を流すが、このスピン注入電流の向きは、書き込みデータの値に応じて変化させなければならない。つまり、読み出し電流は、必ず、一方向に流れるスピン注入電流と同じ向きとなるため、読み出し時にデータを破壊しないためには、読み出し電流をスピン注入電流よりも十分に小さくしなければならない。
ところが、読み出し電流を小さくすると、磁気抵抗効果素子の状態“１”，“０”に応じた読み出し電流の電流差も当然に小さくなる。電流差が小さくなると、これをセンスするための時間も長くなるが、センス時間が長くなるということは、読み出し電流を流し続けている時間が長くなることを意味する。このような長時間の読み出し電流の垂れ流しは、読み出し時の消費電流を増大させると共に、磁気抵抗効果素子の磁化反転確率を高めることになるため、データ破壊の問題が発生する。
このような用途に適した微小な電流差を高速にセンスするためのセンスアンプの研究がなされている
例えば、特許文献２には、センス動作の開始と同時に、センスアンプの２つの出力ノードの充電を強化するＭＯＳＦＥＴをオンにする、という技術が開示される。しかし、この技術では、微小な電流差のセンスが十分に行われていない時点において充電の強化が行われるため、微小な電流差を誤って検出してしまう、という問題がある。特に、センスアンプの２つの出力ノードの充電能力にばらつきがあるような場合には、そのばらつきが、微小な電流差をさらに小さくしてセンスアンプの誤動作を発生させる。
また、非特許文献１には、センス動作の開始と同時に、センスアンプの２つの出力ノードのイコライズを解除し、セル電流と参照電流の微小電流差を電圧差に変換してラッチの準安定状態を崩す、という技術が開示される。しかし、この技術では、微小電流差によって生じる電圧差も微小であるため、センス動作が困難になる、という問題がある。
米国特許第5,695,864号明細書 特開2005-285161号公報 米国特許第4,843,264号明細書 Travis N. Blalock et al., "A High-Speed Clamped Bit-Line Current-Mode Sense Amplifier," IEEE J. Solid State Circuits, April 1991, vol. 26, pp. 542-548
本発明の例では、微小な電流差を高速にセンスすることが可能なセンスアンプを提案する。
本発明の第１例に関わるセンスアンプは、ドレインが第１の出力ノードに接続され、ゲートが第２の出力ノードに接続され、ソースが第１の電源ノードに接続される第１導電型の第１のＦＥＴと、ドレインが第２の出力ノードに接続され、ゲートが第１の出力ノードに接続され、ソースが第１の電源ノードに接続される第１導電型の第２のＦＥＴと、ドレインが第１の出力ノードに接続され、ゲートが第２の出力ノードに接続され、ソースが第１の入力ノードに接続される第２導電型の第３のＦＥＴと、ドレインが第２の出力ノードに接続され、ゲートが第１の出力ノードに接続され、ソースが第２の入力ノードに接続される第２導電型の第４のＦＥＴと、ドレインが第１の入力ノードに接続され、ソースが第２の電源ノードに接続される第２導電型の第５のＦＥＴと、ドレインが第２の入力ノードに接続され、ソースが第２の電源ノードに接続される第２導電型の第６のＦＥＴとを備え、センス動作は、第１の入力ノードから第１の出力ノードを第１の電流により充電又は放電し、かつ、第２の入力ノードから第２の出力ノードを第２の電流により充電又は放電することにより開始され、第５及び第６のＦＥＴは、センス動作を開始した後にオンになる。
本発明の第２例に関わる半導体メモリは、抵抗変化素子から構成されるメモリセル及びレファレンスセルと、メモリセルの一端に接続される第１のビット線と、レファレンスセルの一端に接続される第２のビット線と、読み出し時に第１及び第２のビット線の電圧を一定値に固定するクランプ回路と、本発明の第１例に関わるセンスアンプとを備え、第１のビット線は、本発明の第１例に関わる第１の入力ノードに接続され、第２のビット線は、本発明の第１例に関わる第２の入力ノードに接続される。
本発明の例によれば、微小な電流差を高速にセンスすることが可能なセンスアンプを実現できる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 概要
本発明の例に関わるセンスアンプの特徴は、微小な電流差を有する第１及び第２の電流を用いて、センス動作、即ち、第１及び第２の出力ノードの充電又は放電を開始した後に、第３及び第４の電流を用いて、第１及び第２の出力ノードの充電又は放電を強化する、という点にある。
このような構成によれば、第３及び第４の電流により、センス動作を高速化することができる。
尚、第３及び第４の電流を発生するＦＥＴ(field effect transistor)の駆動電流を第１及び第２の電流を発生するＦＥＴの駆動電流よりも大きくすれば、センス動作の高速化はさらに顕著になる。
２． 実施の形態
次に、本発明の実施の形態について説明する。
(1) 第１の実施の形態
図１は、半導体メモリの読み出し回路を示している。
データ読み出し時、メモリセルＭＣは、選択回路Ｎ１，Ｎ２により選択され、電源端子Ｖｄｄ，Ｖｓｓの間に電気的に接続される。メモリセルＭＣには、それに記憶されたデータの値に応じたセル電流（読み出し電流）Ｉdataが流れる。
セル電流Ｉdataは、読み出し回路１０内のＰチャネルＭＯＳＦＥＴ Ｍ１１，Ｍ１２からなるカレントミラー回路によりセンスアンプＳＡの入力ノードに転送され、センスアンプＳＡ内の２つの出力ノードのうちの１つを充電する。
また、センスアンプＳＡには、参照電流(reference current)Ｉrefが入力される。参照電流Ｉrefは、例えば、レファレンスセルにより生成される。参照電流Ｉrefの値は、“０”を記憶するメモリセルのセル電流と“１”を記憶するメモリセルのセル電流との中間値に設定される。
参照電流Ｉrefは、センスアンプＳＡ内の２つの出力ノードのうちの他の１つを充電する。
クランプ回路Ｙは、データ読み出し時に、メモリセルＭＣのセンスアンプＳＡ側のビット線の電圧を強制的に所定値(例えば0.1〜0.6V)に保つための回路である。クランプ回路Ｙは、例えば、メモリセルＭＣが磁気抵抗効果素子である場合に有効である。
図２は、図１のセンスアンプを示している。
このセンスアンプＳＡは、電流差動型センスアンプである。
本体は、ＮチャネルＭＯＳＦＥＴ Ｍ１，Ｍ２及びＰチャネルＭＯＳＦＥＴ Ｍ３，Ｍ４からなるフリップフロップ回路（ラッチ）から構成される。
ＮチャネルＭＯＳＦＥＴ Ｍ１のドレインは、出力ノードＯ１に接続され、ゲートは、出力ノードＯ２に接続され、ソースは、電源ノードＶｓｓに接続される。また、ＮチャネルＭＯＳＦＥＴ Ｍ２のドレインは、出力ノードＯ２に接続され、ゲートは、出力ノードＯ１に接続され、ソースは、電源ノードＶｓｓに接続される。
ＰチャネルＭＯＳＦＥＴ Ｍ３のドレインは、出力ノードＯ１に接続され、ゲートは、出力ノードＯ２に接続され、ソースは、入力ノードＩ１に接続される。また、ＰチャネルＭＯＳＦＥＴ Ｍ４のドレインは、出力ノードＯ２に接続され、ゲートは、出力ノードＯ１に接続され、ソースは、入力ノードＩ２に接続される。
本体の出力ノードＯ１，Ｏ２には、センス動作を開始する前に、出力ノードＯ１，Ｏ２を電源ノード（接地点）Ｖｓｓに短絡すると共に、出力ノードＯ１，Ｏ２の電圧をイコライズする回路が接続される。本例では、ＮチャネルＭＯＳＦＥＴ Ｍ５，Ｍ６により、出力ノードＯ１，Ｏ２を電源ノードＶｓｓに短絡し、ＮチャネルＭＯＳＦＥＴ ＭＥＱにより、出力ノードＯ１，Ｏ２の電圧をイコライズする。
ＮチャネルＭＯＳＦＥＴ Ｍ１３，Ｍ１６は、センス動作を開始する前に、入力ノードＩ１，Ｉ２を電源ノードＶｓｓに短絡するためのものである。センス動作を開始するに当たって、ＥＱは“Ｈ”から“Ｌ”にされる。
入力ノードＩ１，Ｉ２に接続されるＰチャネルＭＯＳＦＥＴ Ｍ７，Ｍ８は、このセンスアンプＳＡの特徴部分であり、センス動作を開始した後にオン状態となり、センス動作を高速化する機能を有する。
センス動作は、ｂＳＥ１を“Ｈ”から“Ｌ”にし、ＮチャネルＭＯＳＦＥＴ Ｍ５，Ｍ６，ＭＥＱをオフにすることで開始される。
セル電流Ｉdataは、ＰチャネルＭＯＳＦＥＴ Ｍ１１，Ｍ１２からなるカレントミラー回路により入力ノードＩ１に転送され、出力ノードＯ１を充電する。同様に、参照電流Ｉrefは、ＰチャネルＭＯＳＦＥＴ Ｍ１４，Ｍ１５からなるカレントミラー回路により入力ノードＩ２に転送され、出力ノードＯ２を充電する。
この後、ｂＳＥ２を“Ｈ”から“Ｌ”にし、ＰチャネルＭＯＳＦＥＴ Ｍ７，Ｍ８をオンにする。
ＰチャネルＭＯＳＦＥＴ Ｍ７，Ｍ８をオンにするタイミングを、センス動作を開始した時点ではなく、センス動作を開始した後にすることで、参考例で説明したようなＰチャネルＭＯＳＦＥＴ Ｍ７，Ｍ８の特性のばらつきに起因する誤読み出しの問題なしに、高速センスを実現する。
図３は、図１の読み出し回路の変形例を示している。
この変形例の特徴は、ＰチャネルＭＯＳＦＥＴ Ｍ９からメモリセルＭＣに読み出し電流Ｉdataを流すことにより得られる読み出し電圧Ｖdataを、さらに、ＰチャネルＭＯＳＦＥＴ Ｍ１２により電流に変換してからセンスアンプＳＡに導く点にある。参照電圧Ｖrefも、ＰチャネルＭＯＳＦＥＴ Ｍ１５により電流に変換してからセンスアンプＳＡに導く。
図４は、図３のセンスアンプを示している。
センスアンプＳＡは、図２と同じである。
読み出し電圧Ｖdataは、ＰチャネルＭＯＳＦＥＴ Ｍ１２のゲートに入力されて電流に変換される。ＰチャネルＭＯＳＦＥＴ Ｍ１２を流れる電流は、センスアンプＳＡの出力ノードＯ１を充電する。参照電圧(reference voltage)Ｖrefは、ＰチャネルＭＯＳＦＥＴ Ｍ１５のゲートに入力されて電流に変換される。ＰチャネルＭＯＳＦＥＴ Ｍ１５を流れる電流は、センスアンプＳＡの出力ノードＯ２を充電する。
図５は、第１の実施の形態に関わるセンスアンプの動作波形を示している。
センス動作を開始する前においては、ｂＳＥ１及びｂＳＥ２は、共に、“Ｈ”（電源電圧Ｖｄｄ）である。この時点では、図２及び図４のＮチャネルＭＯＳＦＥＴ Ｍ５，Ｍ６，ＭＥＱがオン、ＰチャネルＭＯＳＦＥＴ Ｍ７，Ｍ８がオフである。
このため、出力信号ＯＵＴ，ｂＯＵＴは、共に、“Ｌ”である。仮に、入力ノードＩ１，Ｉ２に電流が供給されていても、ＮチャネルＭＯＳＦＥＴ Ｍ５，Ｍ６により出力ノードＯ１，Ｏ２は、電源電圧（接地電圧）Ｖｓｓ又はその近傍に維持される。
センス動作を開始する前には、ＮチャネルＭＯＳＦＥＴ ＭＥＱにより、強制的に、出力ノードＯ１，Ｏ２の初期電圧を等しくする。
この後、ｂＳＥ１を“Ｈ”から“Ｌ”にすることでセンス動作が開始される。即ち、ｂＳＥ１が“Ｌ”になることで、ＮチャネルＭＯＳＦＥＴ Ｍ５，Ｍ６，ＭＥＱがオフになり、ＰチャネルＭＯＳＦＥＴ Ｍ１２，Ｍ１５から出力ノードＯ１，Ｏ２に電流（微小な電流差）が注ぎ込まれる。
出力ノードＯ１，Ｏ２は、それぞれ充電され、出力信号ＯＵＴ，ｂＯＵＴは、徐々に上昇していくと共に、両者の差も、徐々に拡大していく。
初期状態では、出力信号ＯＵＴ，ｂＯＵＴが電源電圧（接地電圧）Ｖｓｓ又はその近傍であるため、ＮチャネルＭＯＳＦＥＴ Ｍ１，Ｍ２は、共に、オフ、ＰチャネルＭＯＳＦＥＴ Ｍ３，Ｍ４は、共に、オンである。
出力信号ＯＵＴ，ｂＯＵＴが上昇し、ＮチャネルＭＯＳＦＥＴ Ｍ１，Ｍ２のうちの１つの閾値電圧を超えると、ラッチ動作が開始され、出力信号ＯＵＴ，ｂＯＵＴの差は、急激に拡大する。
本例では、ＮチャネルＭＯＳＦＥＴ Ｍ１がオフ、ＰチャネルＭＯＳＦＥＴ Ｍ４がオフになるため、出力信号ＯＵＴは、さらに上昇すると共に、出力信号ｂＯＵＴは、上昇から下降に転じる。
ここで、出力信号ＯＵＴ，ｂＯＵＴのうち、最終的に“Ｈ”に決着されるほうについては、ラッチ動作が開始された後においても、ＮチャネルＭＯＳＦＥＴ Ｍ１２，Ｍ１５の駆動電流が小さく設定されているため、“Ｈ”（電源電圧Ｖｄｄ）に到達するまでに相当の時間を要してしまう。
そこで、出力信号ＯＵＴ，ｂＯＵＴの差が十分に開いたとき、例えば、ラッチ動作が開始された時点又はその後に、ｂＳＥ２を“Ｈ”から“Ｌ”にし、ＰチャネルＭＯＳＦＥＴ Ｍ７，Ｍ８をオンにして、出力ノードＯ１，Ｏ２の充電能力を強化する。
出力信号ＯＵＴ，ｂＯＵＴの差が十分に開いたか否かは、例えば、出力信号ＯＵＴ，ｂＯＵＴの電圧差により判断してもよい。例えば、その電圧差が１００ｍＶを超えたら、出力信号ＯＵＴ，ｂＯＵＴの差が十分に開いたと判断する。
出力信号ＯＵＴ，ｂＯＵＴのうち、最終的に“Ｈ”に決着されるほうについては、この充電により電圧の上昇速度が向上するため、“Ｈ”（電源電圧Ｖｄｄ）に到達するまでの時間が短くなり、高速センスが実現される。
尚、ラッチ動作が開始され、かつ、ｂＳＥ２が“Ｌ”になった後においては、ＰチャネルＭＯＳＦＥＴ Ｍ１２，Ｍ１５から出力ノードＯ１，Ｏ２への充電を止めてもラッチ動作は維持され、出力信号ＯＵＴ，ｂＯＵＴの１つは最終的に“Ｈ”に決着され、他の１つは“Ｌ”に決着される。
また、ＰチャネルＭＯＳＦＥＴ Ｍ７，Ｍ８の駆動電流をＰチャネルＭＯＳＦＥＴ Ｍ１２，Ｍ１５の駆動電流よりも大きくすれば、センス動作の開始から完了までの時間はさらに短くなる。
以上、説明したように、第１の実施の形態によれば、微小な電流差を高速にセンスすることが可能になる。
(2) 第２の実施の形態
図６は、半導体メモリの読み出し回路を示している。
データ読み出し時、メモリセルＭＣは、選択回路Ｎ１，Ｎ２により選択され、電源端子Ｖｄｄ，Ｖｓｓの間に電気的に接続される。メモリセルＭＣには、それに記憶されたデータの値に応じたセル電流（読み出し電流）Ｉdataが流れる。セル電流Ｉdataは、読み出し回路１０内のセンスアンプＳＡ内の２つの出力ノードのうちの１つを放電する。
また、参照電流Ｉrefは、センスアンプＳＡ内の２つの出力ノードのうちの他の１つを放電する。参照電流Ｉrefは、例えば、レファレンスセルにより生成される。参照電流Ｉrefの値は、“０”を記憶するメモリセルのセル電流と“１”を記憶するメモリセルのセル電流との中間値に設定される。
クランプ回路Ｙは、データ読み出し時に、メモリセルＭＣのセンスアンプＳＡ側のビット線の電圧を強制的に所定値(例えば0.1〜0.6V)に保つための回路である。クランプ回路Ｙは、第１の実施の形態で説明したように、例えば、メモリセルＭＣが磁気抵抗効果素子である場合に有効である。
図７は、図６のセンスアンプを示している。
このセンスアンプＳＡは、電流差動型センスアンプである。
本体は、ＰチャネルＭＯＳＦＥＴ Ｍ１，Ｍ２及びＮチャネルＭＯＳＦＥＴ Ｍ３，Ｍ４からなるフリップフロップ回路（ラッチ）から構成される。
ＰチャネルＭＯＳＦＥＴ Ｍ１のドレインは、出力ノードＯ１に接続され、ゲートは、出力ノードＯ２に接続され、ソースは、電源ノードＶｄｄに接続される。また、ＰチャネルＭＯＳＦＥＴ Ｍ２のドレインは、出力ノードＯ２に接続され、ゲートは、出力ノードＯ１に接続され、ソースは、電源ノードＶｄｄに接続される。
ＮチャネルＭＯＳＦＥＴ Ｍ３のドレインは、出力ノードＯ１に接続され、ゲートは、出力ノードＯ２に接続され、ソースは、入力ノードＩ１に接続される。また、ＮチャネルＭＯＳＦＥＴ Ｍ４のドレインは、出力ノードＯ２に接続され、ゲートは、出力ノードＯ１に接続され、ソースは、入力ノードＩ２に接続される。
本体の出力ノードＯ１，Ｏ２には、センス動作を開始する前に、出力ノードＯ１，Ｏ２を電源ノードＶｄｄに短絡すると共に、出力ノードＯ１，Ｏ２の電圧をイコライズする回路が接続される。本例では、ＰチャネルＭＯＳＦＥＴ Ｍ５，Ｍ６により、出力ノードＯ１，Ｏ２を電源ノードＶｄｄに短絡し、ＰチャネルＭＯＳＦＥＴ ＭＥＱにより、出力ノードＯ１，Ｏ２の電圧をイコライズする。
入力ノードＩ１，Ｉ２に接続されるＮチャネルＭＯＳＦＥＴ Ｍ７，Ｍ８は、このセンスアンプＳＡの特徴部分であり、センス動作を開始した後にオン状態となり、センス動作を高速化する機能を有する。
センス動作は、ＳＥ１を“Ｌ”から“Ｈ”にし、ＰチャネルＭＯＳＦＥＴ Ｍ５，Ｍ６，ＭＥＱをオフにすることで開始される。セル電流Ｉdataは、センスアンプＳＡの出力ノードＯ１を放電する。同様に、参照電流Ｉrefは、センスアンプＳＡの出力ノードＯ２を放電する。
この後、ＳＥ２を“Ｌ”から“Ｈ”にし、ＮチャネルＭＯＳＦＥＴ Ｍ７，Ｍ８をオンにする。
ＮチャネルＭＯＳＦＥＴ Ｍ７，Ｍ８をオンにするタイミングを、センス動作を開始した時点ではなく、センス動作を開始した後にすることで、参考例で説明したようなＮチャネルＭＯＳＦＥＴ Ｍ７，Ｍ８の特性のばらつきに起因する誤読み出しの問題なしに、高速センスを実現する。
図８は、図６の読み出し回路の変形例を示している。
この変形例の特徴は、ＰチャネルＭＯＳＦＥＴ Ｍ９からメモリセルＭＣに読み出し電流Ｉdataを流すことにより得られる読み出し電圧Ｖdataを、さらに、ＮチャネルＭＯＳＦＥＴ Ｍ１７により電流に変換してからセンスアンプＳＡに導く点にある。参照電圧Ｖrefも、ＮチャネルＭＯＳＦＥＴ Ｍ１８により電流に変換してからセンスアンプＳＡに導く。
図９は、図８のセンスアンプを示している。
センスアンプＳＡは、図７と同じである。
読み出し電圧Ｖdataは、ＮチャネルＭＯＳＦＥＴ Ｍ１７のゲートに入力されて電流に変換される。ＮチャネルＭＯＳＦＥＴ Ｍ１７を流れる電流は、センスアンプＳＡの出力ノードＯ１を放電する。参照電圧Ｖrefは、ＮチャネルＭＯＳＦＥＴ Ｍ１８のゲートに入力されて電流に変換される。ＮチャネルＭＯＳＦＥＴ Ｍ１８を流れる電流は、センスアンプＳＡの出力ノードＯ２を放電する。
図１０は、第２の実施の形態に関わるセンスアンプの動作波形を示している。
センス動作を開始する前においては、ＳＥ１及びＳＥ２は、共に、“Ｌ”（接地電圧Ｖｓｓ）である。この時点では、図７及び図９のＰチャネルＭＯＳＦＥＴ Ｍ５，Ｍ６，ＭＥＱがオン、ＮチャネルＭＯＳＦＥＴ Ｍ７，Ｍ８がオフである。
このため、出力信号ＯＵＴ，ｂＯＵＴは、共に、“Ｈ”である。出力ノードＯ１，Ｏ２は、ＮチャネルＭＯＳＦＥＴ Ｍ５，Ｍ６、ＭＥＱにより電源電圧Ｖｄｄ又はその近傍に維持される。
この後、ＳＥ１を“Ｌ”から“Ｈ”にすることでセンス動作が開始される。即ち、ＳＥ１が“Ｈ”になることで、ＰチャネルＭＯＳＦＥＴ Ｍ５，Ｍ６，ＭＥＱがオフになり、微小な電流差を有するセル電流Ｉdata及び参照電流Ｉrefによって出力ノードＯ１，Ｏ２が放電される。
その結果、出力信号ＯＵＴ，ｂＯＵＴは、徐々に下降していくと共に、両者の差も、徐々に拡大していく。
初期状態では、出力信号ＯＵＴ，ｂＯＵＴが電源電圧Ｖｄｄ又はその近傍であるため、ＰチャネルＭＯＳＦＥＴ Ｍ１，Ｍ２は、共に、オフ、ＮチャネルＭＯＳＦＥＴ Ｍ３，Ｍ４は、共に、オンである。
出力信号ＯＵＴ，ｂＯＵＴが下降し、ＰチャネルＭＯＳＦＥＴ Ｍ１，Ｍ２のうちの１つの閾値電圧を下回ると、ラッチ動作が開始され、出力信号ＯＵＴ，ｂＯＵＴの差は、急激に拡大する。
本例では、ＰチャネルＭＯＳＦＥＴ Ｍ２がオフ、ＮチャネルＭＯＳＦＥＴ Ｍ３がオフになるため、出力信号ＯＵＴは、さらに下降すると共に、出力信号ｂＯＵＴは、下降から上昇に転じる。
ここで、出力信号ＯＵＴ，ｂＯＵＴのうち、最終的に“Ｌ”に決着されるほうについては、ラッチ動作が開始された後においても、セル電流Ｉdata及び参照電流Ｉrefの値が小さいため、“Ｌ”（接地電圧Ｖｓｓ）に到達するまでに相当の時間を要してしまう。
そこで、出力信号ＯＵＴ，ｂＯＵＴの差が十分に開いたとき、例えば、ラッチ動作が開始された時点又はその後に、ＳＥ２を“Ｌ”から“Ｈ”にし、ＮチャネルＭＯＳＦＥＴ Ｍ７，Ｍ８をオンにして、出力ノードＯ１，Ｏ２の放電能力を強化する。
出力信号ＯＵＴ，ｂＯＵＴの差が十分に開いたか否かは、例えば、出力信号ＯＵＴ，ｂＯＵＴの電圧差により判断してもよい。例えば、その電圧差が１００ｍＶを超えたら、出力信号ＯＵＴ，ｂＯＵＴの差が十分に開いたと判断する。
出力信号ＯＵＴ，ｂＯＵＴのうち、最終的に“Ｌ”に決着されるほうについては、この放電により電圧の下降速度が向上するため、“Ｌ”（接地電圧Ｖｓｓ）に到達するまでの時間が短くなり、高速センスが実現される。
尚、ラッチ動作により出力信号ＯＵＴ、ｂＯＵＴが“Ｈ”あるいは“Ｌ”に決着された状態においては、ＰチャネルＭＯＳＦＥＴ Ｍ２がオフ、ＮチャネルＭＯＳＦＥＴ Ｍ３がオフであるため、セル電流Ｉdata及び参照電流Ｉrefは自動的に停止される。
また、ＮチャネルＭＯＳＦＥＴ Ｍ７，Ｍ８の駆動電流を、セル電流Ｉdata又は参照電流Ｉrefよりも大きくすれば、センス動作の開始から完了までの時間はさらに短くなる。
以上、説明したように、第２の実施の形態においても、微小な電流差を高速にセンスすることが可能になる。
３． 適用例
以下では、本発明の例に関わるセンスアンプを磁気ランダムアクセスメモリに適用した場合について説明する。
図１１は、スピン注入書き込みタイプの磁気ランダムアクセスメモリの第１例を示している。
メモリセルアレイ１１Ａは、複数のメモリセルＭＣから構成され、レファレンスセルアレイ１１Ｂは、複数のレファレンスセルＲＣから構成される。
ワード線ＷＬは、ドライバ１２に接続されると共に、１つのロウ内のメモリセルＭＣ及びレファレンスセルＲＣに接続される。
メモリセルアレイ１１Ａ内において、ビット線ＢＬｕは、ドライバ・シンカー１３Ａに接続されると共に、１つのカラム内のメモリセルＭＣの一端に接続される。ビット線ＢＬｄは、ドライバ・シンカー１４Ａに接続されると共に、１つのカラム内のメモリセルＭＣの他端に接続される。
ビット線ＢＬｕは、さらに、カラムを選択する選択回路としてのＮチャネルＭＯＳＦＥＴ（スイッチ素子）Ｎ２を介して共通ノードＸ１に接続される。
レファレンスセルアレイ１１Ｂ内において、ビット線ＢＬｕは、ドライバ・シンカー１３Ｂに接続されると共に、１つのカラム内のメモリセルＭＣの一端に接続される。ビット線ＢＬｄは、ドライバ・シンカー１４Ｂに接続されると共に、１つのカラム内のメモリセルＭＣの他端に接続される。
ビット線ＢＬｕは、さらに、選択回路としてのＮチャネルＭＯＳＦＥＴ（スイッチ素子）Ｎ２を介して共通ノードＸ２に接続される。
ＮチャネルＭＯＳＦＥＴ Ｎ１のゲートには、カラム選択信号ＣＳＬ０，・・・ＣＳＬｎ,ＣＳＬｒｅｆが入力される。
ビット線ＢＬｄは、選択回路としてのＮチャネルＭＯＳＦＥＴ（スイッチ素子）Ｎ１を介して電源ノード（接地点）Ｖｓｓに接続される。読み出し時に、制御信号φreadが“Ｈ”になり、ＮチャネルＭＯＳＦＥＴ Ｎ１がオンになる。
書き込み時には、選択回路としてのＮチャネルＭＯＳＦＥＴ Ｎ１，Ｎ２は、全てオフになる。そして、ドライバ・シンカー１３Ａ，１３Ｂ，１４Ａ，１４Ａを用いて、書き込みデータに応じた向きの書き込み電流を、メモリセルＭＣ又はレファレンスセルＲＣに流す。
共通ノードＸ１，Ｘ２は、それぞれ、クランプ回路Ｙを介してセンスアンプＳＡに接続される。クランプ回路Ｙは、ビット線ＢＬｕの電圧を強制的に所定値（例えば0.1〜0.6V）に保つ。
読み出し回路１０内のセンスアンプについては、第１の実施の形態に関わるものを使用する。
図１２は、スピン注入書き込みタイプの磁気ランダムアクセスメモリの第２例を示している。
磁気ランダムアクセスメモリの第２例は、“０”状態のメモリセルＭＣと“１”状態のメモリセルとの中間の抵抗値を有する単体のレファレンスセルＲＣを設けた点に特徴を有する。レファレンスセルＲＣは、メモリセルＭＣのデータを判断するための基準となる参照電流を生成する。
この場合、読み出し回路１０内のセンスアンプについては、第１又は第２の実施の形態に関わるものを使用する。
図１３は、メモリセル及びレファレンスセルの例を示している。
メモリセルＭＣ及びレファレンスセルＲＣは、共に、ビット線ＢＬｕ，ＢＬｄの間に直列接続される磁気抵抗効果素子（ＭＴＪ素子）ＭＴＪとＮチャネルＭＯＳＦＥＴ ＳＴとから構成される。
磁気抵抗効果素子ＭＴＪは、例えば、図１４に示すように、磁化方向が可変のフリー層（磁気記録層）１０１と、磁化方向が固定されるピンド層（磁気固着層）１０２と、これらの間の非磁性層１０３とから構成される。ピンド層１０２の磁化方向は、例えば、反強磁性層１０４により固定する。磁気抵抗効果素子ＭＴＪは、電極１０５，１０６により挟み込まれる。
フリー層１０１及びピンド層１０２は、それぞれ、複数の強磁性層の積層から構成されていてもよいし、ＳＡＦ(synthetic anti-ferromagnetic)構造を有していてもよい。
非磁性層１０３の厚さの下限は、フリー層１０１とピンド層１０２との間に働く直接的な磁気相互作用が無視できることを条件に決定される。また、非磁性層１０３の厚さの上限は、磁気抵抗効果素子ＭＴＪに電流を流したときに、ピンド層１０２を透過した伝導電子がフリー層１０１に至るまでに電子スピンの向きを変えない（スピン拡散長よりも薄い）ことを条件に決定される。
フリー層１０１及びピンド層１０２は、例えば、Ｃｏ、Ｆｅ、Ｎｉ、これらのうちの少なくとも１つを含む合金などから構成する。反強磁性層１０４は、例えば、Ｆｅ−Ｍｎ、Ｐｔ−Ｍｎ、Ｐｔ−Ｃｒ−Ｍｎ、Ｎｉ−Ｍｎ、Ｐｄ−Ｍｎ、ＮｉＯ、Ｆｅ２Ｏ３、磁性半導体などから構成する。
非磁性層１０３は、例えば、非磁性金属、非磁性半導体、絶縁体などから構成する。非磁性金属としては、例えば、Ａｕ、Ｃｕ、Ｃｒ、Ｚｎ、Ｇａ、Ｎｂ、Ｍｏ、Ｒｕ、Ｐｄ、Ａｇ、Ｈｆ、Ｔａ、Ｗ、Ｐｔ、Ｂｉ、これらのうちの少なくとも１つを含む合金などを使用する。
非磁性層１０３をトンネルバリア層として機能させる場合には、非磁性層１０３を、Ａｌ２Ｏ３、ＳｉＯ２、ＭｇＯ、ＡｌＮなどから構成する。
磁気抵抗効果素子ＭＴＪの磁化状態を平行(parallel)にするには、端子Ａから端子Ｂに向けてスピン注入電流を流す。即ち、電子流は、ピンド層１０２からフリー層１０１に向かって流す。
この時、ピンド層１０２を通過する電子の多くは、ピンド層１０２の磁化方向と同じ方向にスピン偏極されるため、これらのスピン偏極された電子がフリー層１０１にスピントルクを与える結果、フリー層１０１の磁化方向は、ピンド層１０２の磁化方向と同じ（平行）になる。
磁気抵抗効果素子ＭＴＪの磁化状態を反平行(anti-parallel)にするには、端子Ｂから端子Ａに向けてスピン注入電流を流す。即ち、電子流は、フリー層１０１からピンド層１０２に向かって流す。
この時、フリー層１０１を通過した電子のうち、ピンド層１０２の磁化方向に対して逆方向にスピン偏極された電子は、ピンド層１０２で反射されて再びフリー層１０１に戻ってフリー層１０１にスピントルクを与える結果、フリー層１０１の磁化方向は、ピンド層１０２の磁化方向と逆（反平行）になる。
以上、説明したように、本発明の例は、抵抗変化素子をメモリセルとする半導体メモリ、例えば、磁気ランダムアクセスメモリに有効であるが、これに限定されることはなく、微小な信号差をセンスすることにより読み出しを行う半導体メモリ全般に適用できる。
４． まとめ
本発明の例によれば、微小な電流差を高速にセンスすることが可能なセンスアンプを実現できる。
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
第１の実施の形態としての半導体メモリを示す図。 第１の実施の形態としてのセンスアンプを示す回路図。 第１の実施の形態の変形例としての半導体メモリを示す図。 第１の実施の形態の変形例としてのセンスアンプを示す回路図。 図２及び図４のセンスアンプの動作波形を示す波形図。 第２の実施の形態としての半導体メモリを示す図。 第２の実施の形態としてのセンスアンプを示す回路図。 第２の実施の形態の変形例としての半導体メモリを示す図。 第２の実施の形態の変形例としてのセンスアンプを示す回路図。 図７及び図９のセンスアンプの動作波形を示す波形図。 適用例としての磁気ランダムアクセスメモリを示す図。 適用例としての磁気ランダムアクセスメモリを示す図。 メモリセル及びレファレンスセルの例を示す回路図。 磁気抵抗効果素子の例を示す断面図。
符号の説明
１０： 読み出し回路、 １１Ａ： メモリセルアレイ、 １１Ｂ： レファレンスセルアレイ、 １２： ドライバ、 １３Ａ，１３Ｂ，１４Ａ，１４Ｂ： ドライバ・シンカー、 １０１： フリー層、 １０２： ピンド層、 １０３： 非磁性層、 １０４： 反強磁性層、 １０５，１０６： 電極、 ＳＡ： センスアンプ、 Ｎ１，Ｎ２： 選択回路、 Ｙ： クランプ回路、 ＭＣ： メモリセル、 Ｍ１，・・・Ｍ１８，ＭＥＱ，ＳＴ： ＦＥＴ、 ＭＴＪ： 磁気抵抗効果素子。

Claims (5)

  1. ドレインが第１の出力ノードに接続され、ゲートが第２の出力ノードに接続され、ソースが第１の電源ノードに接続される第１導電型の第１のＦＥＴと、ドレインが前記第２の出力ノードに接続され、ゲートが前記第１の出力ノードに接続され、ソースが前記第１の電源ノードに接続される第１導電型の第２のＦＥＴと、ドレインが前記第１の出力ノードに接続され、ゲートが前記第２の出力ノードに接続され、ソースが第１の入力ノードに接続される第２導電型の第３のＦＥＴと、ドレインが前記第２の出力ノードに接続され、ゲートが前記第１の出力ノードに接続され、ソースが第２の入力ノードに接続される第２導電型の第４のＦＥＴと、ドレインが前記第１の入力ノードに接続され、ソースが第２の電源ノードに接続される第２導電型の第５のＦＥＴと、ドレインが前記第２の入力ノードに接続され、ソースが前記第２の電源ノードに接続される第２導電型の第６のＦＥＴとを具備し、前記センス動作は、前記第１の入力ノードから前記第１の出力ノードを第１の電流により充電又は放電し、かつ、前記第２の入力ノードから前記第２の出力ノードを第２の電流により充電又は放電することにより開始され、前記第５及び第６のＦＥＴは、前記センス動作を開始した後にオンになることを特徴とするセンスアンプ。
  2. 前記第５のＦＥＴの駆動電流は、前記第１の電流よりも大きく、前記第６のＦＥＴの駆動電流は、前記第２の電流よりも大きいことを特徴とする請求項１に記載のセンスアンプ。
  3. 前記センス動作を開始する前に、前記第１及び第２の出力ノードを前記第１の電源ノードに短絡することを特徴とする請求項１又は２に記載のセンスアンプ。
  4. 前記第１の電流は、第１のカレントミラー回路により前記第１の入力ノードに供給され、前記第２の電流は、第２のカレントミラー回路により前記第２の入力ノードに供給されることを特徴とする請求項１乃至３のいずれか１項に記載のセンスアンプ。
  5. 抵抗変化素子から構成されるメモリセル及びレファレンスセルと、前記メモリセルの一端に接続される第１のビット線と、前記レファレンスセルの一端に接続される第２のビット線と、読み出し時に前記第１及び第２のビット線の電圧を一定値に固定するクランプ回路と、請求項１に記載のセンスアンプとを具備し、前記第１のビット線は、請求項１に記載の第１の入力ノードに接続され、前記第２のビット線は、請求項１に記載の第２の入力ノードに接続されることを特徴とする半導体メモリ。
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