JPH0855486A - 不揮発性メモリセルの内容の差分評価の為の基準信号発生方法およびその発生回路 - Google Patents
不揮発性メモリセルの内容の差分評価の為の基準信号発生方法およびその発生回路Info
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- JPH0855486A JPH0855486A JP6942595A JP6942595A JPH0855486A JP H0855486 A JPH0855486 A JP H0855486A JP 6942595 A JP6942595 A JP 6942595A JP 6942595 A JP6942595 A JP 6942595A JP H0855486 A JPH0855486 A JP H0855486A
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Abstract
(57)【要約】
【目的】 アレイセルのリード、消去の照合、またはア
レイそれ自身の信頼性を悪化させることなく、電源電圧
の減少を許容する方法を提供する。 【構成】 不揮発性メモリ４８のセル５０の内容の差分
評価の為の基準信号発生方法において、上記メモリセル
の特性（Ａ，Ｂ，Ｇ）の少なくとも一部において、上記
メモリセルの特性のスロープよりも小さいスロープの特
性を有するリード基準信号（Ｅ，Ｈ）と、消去セルの最
大許容スレッショルド値と書き込みセルの最小許容スレ
ッショルド値との間における基準スレッショルド値とを
発生するステップとを含む。
レイそれ自身の信頼性を悪化させることなく、電源電圧
の減少を許容する方法を提供する。 【構成】 不揮発性メモリ４８のセル５０の内容の差分
評価の為の基準信号発生方法において、上記メモリセル
の特性（Ａ，Ｂ，Ｇ）の少なくとも一部において、上記
メモリセルの特性のスロープよりも小さいスロープの特
性を有するリード基準信号（Ｅ，Ｈ）と、消去セルの最
大許容スレッショルド値と書き込みセルの最小許容スレ
ッショルド値との間における基準スレッショルド値とを
発生するステップとを含む。
Description
【０００１】
【産業上の利用分野】この発明は、不揮発性メモリセ
ル、特に、フラッシュＥＥＰＲＯＭメモリセルの内容の
差分評価の為の基準信号発生方法およびその発生回路に
関するものである。
ル、特に、フラッシュＥＥＰＲＯＭメモリセルの内容の
差分評価の為の基準信号発生方法およびその発生回路に
関するものである。
【０００２】
【従来の技術】公知のように、メモリセルの内容の読み
とり比較は、読まれるべきセルを通る電流に関する電気
量と、既知の内容を持つ基準セルを通る電流に関する電
気量とを比較することにより実行される。フラッシュＥ
ＥＰＲＯＭの場合も、また同様の比較が、アレイまたは
その一部を消去した後に実行され、正確な消去がなされ
ていることを確かめると共に、必要な場合は、その消去
を確実なものとしている。
とり比較は、読まれるべきセルを通る電流に関する電気
量と、既知の内容を持つ基準セルを通る電流に関する電
気量とを比較することにより実行される。フラッシュＥ
ＥＰＲＯＭの場合も、また同様の比較が、アレイまたは
その一部を消去した後に実行され、正確な消去がなされ
ていることを確かめると共に、必要な場合は、その消去
を確実なものとしている。
【０００３】消去されたセルと、書き込まれているセル
（以下書き込みセルという）との区別を安全に行うた
め、現在広く使用されている一つの方法によれば、基準
セルは、所定のリード電圧にバイアスされたとき、消去
セルと書き込みセルによる電流値の間の基準電流値を発
生する。
（以下書き込みセルという）との区別を安全に行うた
め、現在広く使用されている一つの方法によれば、基準
セルは、所定のリード電圧にバイアスされたとき、消去
セルと書き込みセルによる電流値の間の基準電流値を発
生する。
【０００４】このため、典型的スレッショルドに等しい
スレッショルドを有する消去された基準セルが使用さ
れ、この基準セル回路は、基準セルの特性がアレイセル
の特性より低い傾斜を有するように設計される。上述し
た方法において、最小の評価（リードまたは照合）電圧
は、許容される最大のスレッショルドを有する消去セル
の電流が基準セルの電流より高くなるという値に設定さ
れる。この概念は、図１に示されている。図１は、紫外
線（ＵＶ）の典型特性、すなわち、スレッショルドが製
造工程のみに依存する、紫外線で消去されたアレイセル
の特性（曲線Ａ）、最大許容スレッショルドを有する消
去セルの特性（曲線Ｂ）、基準セルの特性（曲線Ｃ）、
そして、消去照合電圧（曲線Ｄ）を示している。消去照
合電圧は、消去テストにおいて、セルの消去が正しく行
われていることを決定するために用いられる電圧であ
り、消去照合電圧において、基準セルより大きな電流Ｉ
ｄｓを有するセルが消去されたセルと確信される。明ら
かなように、消去照合電圧は、最大許容スレッショルド
を有する消去セルの特性が基準セルの特性と交差する値
より僅かに大きな値を有する。
スレッショルドを有する消去された基準セルが使用さ
れ、この基準セル回路は、基準セルの特性がアレイセル
の特性より低い傾斜を有するように設計される。上述し
た方法において、最小の評価（リードまたは照合）電圧
は、許容される最大のスレッショルドを有する消去セル
の電流が基準セルの電流より高くなるという値に設定さ
れる。この概念は、図１に示されている。図１は、紫外
線（ＵＶ）の典型特性、すなわち、スレッショルドが製
造工程のみに依存する、紫外線で消去されたアレイセル
の特性（曲線Ａ）、最大許容スレッショルドを有する消
去セルの特性（曲線Ｂ）、基準セルの特性（曲線Ｃ）、
そして、消去照合電圧（曲線Ｄ）を示している。消去照
合電圧は、消去テストにおいて、セルの消去が正しく行
われていることを決定するために用いられる電圧であ
り、消去照合電圧において、基準セルより大きな電流Ｉ
ｄｓを有するセルが消去されたセルと確信される。明ら
かなように、消去照合電圧は、最大許容スレッショルド
を有する消去セルの特性が基準セルの特性と交差する値
より僅かに大きな値を有する。
【０００５】上述した公知の方法に従うと、消去照合電
圧はまた、最小のリード電圧、それゆえメモリの最小の
電源電圧を表している。これは、経済的コストのため、
リード電圧と等しくされたものである。示される典型例
では、消去セルと基準セルは２Ｖのスレッショルドを有
し、消去照合電圧は３．２Ｖに等しい。消去セルの最大
スレッショルドは２．５Ｖのスレッショルド電圧を有
し、最小電源電圧はまた３．２Ｖに等しい。
圧はまた、最小のリード電圧、それゆえメモリの最小の
電源電圧を表している。これは、経済的コストのため、
リード電圧と等しくされたものである。示される典型例
では、消去セルと基準セルは２Ｖのスレッショルドを有
し、消去照合電圧は３．２Ｖに等しい。消去セルの最大
スレッショルドは２．５Ｖのスレッショルド電圧を有
し、最小電源電圧はまた３．２Ｖに等しい。
【０００６】一方、電流要求は、できる限り電源電圧を
減少させるためのもので、携帯機器のメモリ、低電力機
器にこのタイプのメモリの拡張された応用がなされてい
る。
減少させるためのもので、携帯機器のメモリ、低電力機
器にこのタイプのメモリの拡張された応用がなされてい
る。
【０００７】しかしながら、電源電圧の減少は、単に消
去照合電圧を下げる（それゆえ、最大許容スレッショル
ドを有する消去セルの特性を左にシフトさせる）ことの
みにより達成できるものではない。消去照合電圧を下げ
ることは、消去されたアレイセルのスレッショルド電圧
の分散形状であるベル形状を左にシフトさせることにな
るからである。ベル形状の左へのシフトは、またさらに
消去セルのスレッショルドをゼロに近付けまたは負の値
にすることにもなる。こうして、空乏セル、すなわち、
ＶGS＝０でも、導通電流があり、それゆえ、アドレスさ
れなくてもリードされるセルが生じ、こうして読みだし
精度が悪くなる。
去照合電圧を下げる（それゆえ、最大許容スレッショル
ドを有する消去セルの特性を左にシフトさせる）ことの
みにより達成できるものではない。消去照合電圧を下げ
ることは、消去されたアレイセルのスレッショルド電圧
の分散形状であるベル形状を左にシフトさせることにな
るからである。ベル形状の左へのシフトは、またさらに
消去セルのスレッショルドをゼロに近付けまたは負の値
にすることにもなる。こうして、空乏セル、すなわち、
ＶGS＝０でも、導通電流があり、それゆえ、アドレスさ
れなくてもリードされるセルが生じ、こうして読みだし
精度が悪くなる。
【０００８】次のプログラミングの間に、ホールの注入
を受け、空乏化はされていないが、非常に低いスレッシ
ョルド（０Ｖと１Ｖの間）を有するセルは、酸化層及び
アレイの信頼性が悪化したものとなるので、このような
セルの製造を出来る限り除去できるような対策がなされ
なければならない。
を受け、空乏化はされていないが、非常に低いスレッシ
ョルド（０Ｖと１Ｖの間）を有するセルは、酸化層及び
アレイの信頼性が悪化したものとなるので、このような
セルの製造を出来る限り除去できるような対策がなされ
なければならない。
【０００９】
【発明が解決しようとする課題】空乏セルまたは非常に
低いスレッショルドセルの問題を少なくとも部分的に解
決するため、空乏セルを回復するためのプロセスが広く
用いられている。しかしながら、実際の消去時間を増加
させることに加えて、更に消去照合電圧を減少させる
と、空乏セルの回復のために要する時間が増大し、全体
として消去時間がかなり増大することとなり、メモリの
スピードが減少する。
低いスレッショルドセルの問題を少なくとも部分的に解
決するため、空乏セルを回復するためのプロセスが広く
用いられている。しかしながら、実際の消去時間を増加
させることに加えて、更に消去照合電圧を減少させる
と、空乏セルの回復のために要する時間が増大し、全体
として消去時間がかなり増大することとなり、メモリの
スピードが減少する。
【００１０】この発明は、アレイセルの読みだし、消去
の照合、またはアレイそれ自身の信頼性を悪化させるこ
となく、電源電圧の減少を許容する方法及び回路を提供
することを目的としている。
の照合、またはアレイそれ自身の信頼性を悪化させるこ
となく、電源電圧の減少を許容する方法及び回路を提供
することを目的としている。
【００１１】この発明によれば、不揮発性メモリセルの
内容の差分評価の為の基準信号発生方法およびその発生
回路が提供される。
内容の差分評価の為の基準信号発生方法およびその発生
回路が提供される。
【００１２】
実施例１．以下に、この発明の実施例を添付図面に従っ
て説明する。図２はこの発明の第１実施例に従うメモリ
セルの評価のための特性を示す図である。図３はこの発
明の第２実施例に従う類似の特性を示す図である。図４
は図３に対応した、この発明に従う基準信号発生回路で
ある。図５は図４の回路の所定点においての電源電圧の
関数として得られる複数の特性を示す図である。
て説明する。図２はこの発明の第１実施例に従うメモリ
セルの評価のための特性を示す図である。図３はこの発
明の第２実施例に従う類似の特性を示す図である。図４
は図３に対応した、この発明に従う基準信号発生回路で
ある。図５は図４の回路の所定点においての電源電圧の
関数として得られる複数の特性を示す図である。
【００１３】図２は、この発明の第１実施例に従うリー
ド、消去照合基準電圧の特性を示している。図２に示さ
れるように、基準特性は、Ｅによって示されるアレイの
基準ブランチによって発生され、頻繁に使用される特性
（図１の曲線Ｃ）に関してシフトされ、その結果、その
スレッショルド（Ｉdsがゼロとなる電圧）は、最大許容
スレッショルド（曲線Ｂ）を有する消去セルのスレッシ
ョルドより高いか、少なくとも等しくなる。比較のため
に、図２は典型的な紫外線消去セルの特性Ａを示してい
る。
ド、消去照合基準電圧の特性を示している。図２に示さ
れるように、基準特性は、Ｅによって示されるアレイの
基準ブランチによって発生され、頻繁に使用される特性
（図１の曲線Ｃ）に関してシフトされ、その結果、その
スレッショルド（Ｉdsがゼロとなる電圧）は、最大許容
スレッショルド（曲線Ｂ）を有する消去セルのスレッシ
ョルドより高いか、少なくとも等しくなる。比較のため
に、図２は典型的な紫外線消去セルの特性Ａを示してい
る。
【００１４】基準特性Ｅによれば、従来の方法に比較し
てより低い電圧でメモリセルのリードと照合が可能とな
る。それゆえ、より低い電源電圧でメモリを設計するこ
とができる。
てより低い電圧でメモリセルのリードと照合が可能とな
る。それゆえ、より低い電源電圧でメモリを設計するこ
とができる。
【００１５】実際、最大許容スレッショルドを有する消
去セルのスレッショルドが２．５Ｖ、読み取り回路がそ
の基準セルスレッショルドを２．５Ｖとするように設計
され、電源電圧の±１０％の変動を許容するとすると、
公称３Ｖ以下の電源電圧で動作することが可能となる。
電源電圧が最小許容値２．７Ｖになっても、読み取り電
圧で基準セルを流れる電流は、消去セルを流れる（特性
Ｂに対応する最小スレッショルドを有しているとして
も）どんな電流よりも低く、書き込みセル（図２の特性
Ｆ）を流れるどんな電流よりも高くなる
去セルのスレッショルドが２．５Ｖ、読み取り回路がそ
の基準セルスレッショルドを２．５Ｖとするように設計
され、電源電圧の±１０％の変動を許容するとすると、
公称３Ｖ以下の電源電圧で動作することが可能となる。
電源電圧が最小許容値２．７Ｖになっても、読み取り電
圧で基準セルを流れる電流は、消去セルを流れる（特性
Ｂに対応する最小スレッショルドを有しているとして
も）どんな電流よりも低く、書き込みセル（図２の特性
Ｆ）を流れるどんな電流よりも高くなる
【００１６】第２実施例に従えば、安全な読み取りのた
め、最大許容スレッショルドと最小リード電圧の間とな
る図２の解法における狭い幅（２．５Ｖと２．７Ｖの間
の２００ｍｍＶ）を考慮すると、消去セルの最大特性の
スレッショルドは僅かに減少され、例えば２００ｍｍＶ
減少されて２．３Ｖとなる。これは、スレッショルド分
布のベル形状の全体を２００ｍｍＶシフトさせることと
なるが、このスレッショルドの減少は大変小さいので、
空乏セルまたは予備空乏セル（０から１Ｖのスレッショ
ルドを有する）の比率から考えると無視し得る欠点に過
ぎない。
め、最大許容スレッショルドと最小リード電圧の間とな
る図２の解法における狭い幅（２．５Ｖと２．７Ｖの間
の２００ｍｍＶ）を考慮すると、消去セルの最大特性の
スレッショルドは僅かに減少され、例えば２００ｍｍＶ
減少されて２．３Ｖとなる。これは、スレッショルド分
布のベル形状の全体を２００ｍｍＶシフトさせることと
なるが、このスレッショルドの減少は大変小さいので、
空乏セルまたは予備空乏セル（０から１Ｖのスレッショ
ルドを有する）の比率から考えると無視し得る欠点に過
ぎない。
【００１７】さらに、消去を照合する基準特性は、図３
のＧに示されるように、最大スレッショルド消去セルの
特性に等しくなる。上述の解法によれば、それゆえ、消
去を照合する基準特性は、もはやリード基準特性と一致
しない。
のＧに示されるように、最大スレッショルド消去セルの
特性に等しくなる。上述の解法によれば、それゆえ、消
去を照合する基準特性は、もはやリード基準特性と一致
しない。
【００１８】この発明の更なる方法によれば、リード基
準特性は、もはや単一の直線では表されず、２つのセグ
メントからなる折れ線になる。第１セグメントは、Ｘ軸
と所定電圧ＶS（例えば電源電圧ＶCC）の間にあり、第
２セグメントは電圧ＶSである。さらに詳細には、第１
セグメントはアレイセル特性のスロープの分数に等しい
スロープ（例えば、公知の特性Ｃとして知られるように
２／５）を有し、第２セグメントは、アレイセル特性の
スロープと等しいスロープを有する。上記実施例に従う
リード基準特性は、図３のＨで示され、第１セグメント
Ｈ１と第２セグメントＨ２からなる。
準特性は、もはや単一の直線では表されず、２つのセグ
メントからなる折れ線になる。第１セグメントは、Ｘ軸
と所定電圧ＶS（例えば電源電圧ＶCC）の間にあり、第
２セグメントは電圧ＶSである。さらに詳細には、第１
セグメントはアレイセル特性のスロープの分数に等しい
スロープ（例えば、公知の特性Ｃとして知られるように
２／５）を有し、第２セグメントは、アレイセル特性の
スロープと等しいスロープを有する。上記実施例に従う
リード基準特性は、図３のＨで示され、第１セグメント
Ｈ１と第２セグメントＨ２からなる。
【００１９】２つのセグメントに分割されることの利点
により、リード基準特性Ｈは、高いリード電圧または電
源電圧が生じても、書き込みセル（図２のＦ）特性と交
差するおそれはない。これは、装置においてコストのか
かる最大電源電圧の減少の必要性を除去し、ここにおい
て装置は、高いリード電圧（例えば、５Ｖ以上の規格電
圧）が望ましくなる。実際、上述したようなスロープの
変化がないと（図２の特性Ｅ）最大リード電圧（それゆ
え電源電圧）は、リード基準特性と最小の書き込みセル
の特性の交点より低い値に維持されなければならない。
により、リード基準特性Ｈは、高いリード電圧または電
源電圧が生じても、書き込みセル（図２のＦ）特性と交
差するおそれはない。これは、装置においてコストのか
かる最大電源電圧の減少の必要性を除去し、ここにおい
て装置は、高いリード電圧（例えば、５Ｖ以上の規格電
圧）が望ましくなる。実際、上述したようなスロープの
変化がないと（図２の特性Ｅ）最大リード電圧（それゆ
え電源電圧）は、リード基準特性と最小の書き込みセル
の特性の交点より低い値に維持されなければならない。
【００２０】この発明の上述した態様を満たすリード、
消去照合基準特性を発生するための回路の一つの実施例
が図４に示されている。この回路について以下に説明す
る。
消去照合基準特性を発生するための回路の一つの実施例
が図４に示されている。この回路について以下に説明す
る。
【００２１】図４においては、全体が１０で示され、メ
モリアレイの外部に、３つのフラッシュ型バージンセル
１１，１２，１３を備えている。２Ｖのスレッショルド
を有するセル１１〜１３は、バージンセルの典型的特性
に対しシフトされた特性を有するようにバイアスされて
いる。このバイアスは、入力端子に電源電圧ＶCCが供給
されて、出力端子からシフト電圧を発生する電圧シフト
要素１４，１５によって与えられる。さらに詳しくは、
電圧シフタ１４は、セル１１のゲート端子に接続された
出力端子１４ａを有し、１Ｖのシフト電圧を供給する。
この結果、セル１１のゲートソース電圧降下ＶGS11は、
ＶCC−１Ｖとなり、セル１１は３Ｖ（セル１１が導通状
態となる電源電圧値）のスレッショルドを有する。電圧
シフタ１５は次に、セル１２，１３のゲート端子に接続
され、例えば３００ｍｍＶのシフト電圧を供給する。こ
の結果、セル１２，１３のゲートソース電圧降下（Ｖ
GS12、ＶGS13）は、ＶCC−０．３Ｖとなり、セル１２，
１３のスレッショルドは共に２．３Ｖとなる。
モリアレイの外部に、３つのフラッシュ型バージンセル
１１，１２，１３を備えている。２Ｖのスレッショルド
を有するセル１１〜１３は、バージンセルの典型的特性
に対しシフトされた特性を有するようにバイアスされて
いる。このバイアスは、入力端子に電源電圧ＶCCが供給
されて、出力端子からシフト電圧を発生する電圧シフト
要素１４，１５によって与えられる。さらに詳しくは、
電圧シフタ１４は、セル１１のゲート端子に接続された
出力端子１４ａを有し、１Ｖのシフト電圧を供給する。
この結果、セル１１のゲートソース電圧降下ＶGS11は、
ＶCC−１Ｖとなり、セル１１は３Ｖ（セル１１が導通状
態となる電源電圧値）のスレッショルドを有する。電圧
シフタ１５は次に、セル１２，１３のゲート端子に接続
され、例えば３００ｍｍＶのシフト電圧を供給する。こ
の結果、セル１２，１３のゲートソース電圧降下（Ｖ
GS12、ＶGS13）は、ＶCC−０．３Ｖとなり、セル１２，
１３のスレッショルドは共に２．３Ｖとなる。
【００２２】セル１１はプリチャージ回路１７と負荷ト
ランジスタ１８を備える。プリチャージ回路１７は公知
のタイプであり、セル１１のドレイン端子に接続された
ソース端子、インバータ２０の出力端子に接続されたゲ
ート端子、トランジスタ１８に接続されたドレイン端子
を有するＮチャネルＭＯＳトランジスタ１９を備える。
インバータ２０の入力端子２０は、トランジスタ１９の
ソース端子に接続され、周知の方法により、セル１１の
ドレイン端子を例えば１Ｖの固定電圧にバイアスする。
ランジスタ１８を備える。プリチャージ回路１７は公知
のタイプであり、セル１１のドレイン端子に接続された
ソース端子、インバータ２０の出力端子に接続されたゲ
ート端子、トランジスタ１８に接続されたドレイン端子
を有するＮチャネルＭＯＳトランジスタ１９を備える。
インバータ２０の入力端子２０は、トランジスタ１９の
ソース端子に接続され、周知の方法により、セル１１の
ドレイン端子を例えば１Ｖの固定電圧にバイアスする。
【００２３】プリチャージ回路１７と負荷トランジスタ
１８の間には、リードモードにおいて、セル１１をイネ
ーブルするための論理信号Ｒがゲート端子に供給される
ＰチャネルＭＯＳトランジスタによって構成されるスイ
ッチ２１が設けられている。
１８の間には、リードモードにおいて、セル１１をイネ
ーブルするための論理信号Ｒがゲート端子に供給される
ＰチャネルＭＯＳトランジスタによって構成されるスイ
ッチ２１が設けられている。
【００２４】負荷トランジスタ１８は、ＰＭＯＳタイプ
であり、ダイオード接続されている。そして、ＶCC電源
ライン１６に接続されたソース端子と、トランジスタ２
１に接続されたドレイン端子を有する。トランジスタ１
８は例えば１０／２のサイズ（広さ／長さ）比Ｗ／Ｌを
有する抵抗型であり、トランジスタ１８と同サイズのＰ
チャネルＭＯＳトランジスタ２３を更に備えるカレント
ミラー回路２２の一部を構成する。トランジスタ２３
は、電源ライン１６に接続されたソース端子、トランジ
スタ１８のゲート端子に接続されたゲート端子、スイッ
チとして動作し、論理信号Ｒがそのゲート端子に供給さ
れ、かつノード２７にドレイン端子が接続されたＰＭＯ
Ｓ型トランジスタ２６のソース端子に接続されたドレイ
ン端子を備える。
であり、ダイオード接続されている。そして、ＶCC電源
ライン１６に接続されたソース端子と、トランジスタ２
１に接続されたドレイン端子を有する。トランジスタ１
８は例えば１０／２のサイズ（広さ／長さ）比Ｗ／Ｌを
有する抵抗型であり、トランジスタ１８と同サイズのＰ
チャネルＭＯＳトランジスタ２３を更に備えるカレント
ミラー回路２２の一部を構成する。トランジスタ２３
は、電源ライン１６に接続されたソース端子、トランジ
スタ１８のゲート端子に接続されたゲート端子、スイッ
チとして動作し、論理信号Ｒがそのゲート端子に供給さ
れ、かつノード２７にドレイン端子が接続されたＰＭＯ
Ｓ型トランジスタ２６のソース端子に接続されたドレイ
ン端子を備える。
【００２５】ノード２７は回路１７に類似していて、こ
こでは詳しく説明しないプリチャージ回路２８を介して
セル１２のドレイン端子に接続される。セル１２のソー
ス端子は接地され、ノード２７はまたＰＭＯＳ型スイッ
チトランジスタ２９のドレイン端子に接続されている。
トランジスタ２９のゲート端子には、論理信号Ｒが供給
される。トランジスタ２９のソース端子は第２カレント
ミラー回路３１の一部を構成する抵抗型負荷トランジス
タ３０のドレイン端子に接続されている。更に、詳述す
ると、Ｐ型ＭＯＳトランジスタ３０は、ダイオード接続
され、電源ライン１６に接続されたソース端子を有し、
トランジスタ１８，２３よりも小さいＷ／Ｌ比、例えば
１０／４を有する。そして、それゆえ後述するように、
トランジスタ１８，２３よりも大きな抵抗として作用す
る。
こでは詳しく説明しないプリチャージ回路２８を介して
セル１２のドレイン端子に接続される。セル１２のソー
ス端子は接地され、ノード２７はまたＰＭＯＳ型スイッ
チトランジスタ２９のドレイン端子に接続されている。
トランジスタ２９のゲート端子には、論理信号Ｒが供給
される。トランジスタ２９のソース端子は第２カレント
ミラー回路３１の一部を構成する抵抗型負荷トランジス
タ３０のドレイン端子に接続されている。更に、詳述す
ると、Ｐ型ＭＯＳトランジスタ３０は、ダイオード接続
され、電源ライン１６に接続されたソース端子を有し、
トランジスタ１８，２３よりも小さいＷ／Ｌ比、例えば
１０／４を有する。そして、それゆえ後述するように、
トランジスタ１８，２３よりも大きな抵抗として作用す
る。
【００２６】カレントミラー回路３１はまた、トランジ
スタ３０と同じサイズを有し、ソース端子が電源ライン
１６に接続され、ゲート端子がトランジスタ３０のゲー
ト端子に接続され、ドレイン端子がＰＭＯＳスイッチト
ランジスタ３３のソース端子に接続されたＰＭＯＳトラ
ンジスタ３２を備える。ＰＭＯＳスイッチトランジスタ
３３のゲート端子には論理信号Ｒが供給され、ドレイン
端子は回路１７，２８に類似するプリチャージ回路３４
に接続されている。
スタ３０と同じサイズを有し、ソース端子が電源ライン
１６に接続され、ゲート端子がトランジスタ３０のゲー
ト端子に接続され、ドレイン端子がＰＭＯＳスイッチト
ランジスタ３３のソース端子に接続されたＰＭＯＳトラ
ンジスタ３２を備える。ＰＭＯＳスイッチトランジスタ
３３のゲート端子には論理信号Ｒが供給され、ドレイン
端子は回路１７，２８に類似するプリチャージ回路３４
に接続されている。
【００２７】プリチャージ回路３４は、スイッチトラン
ジスタ３３と、ソース端子が接地されたセル１３のドレ
イン端子に接続されたノード３７の間に設けられてい
る。
ジスタ３３と、ソース端子が接地されたセル１３のドレ
イン端子に接続されたノード３７の間に設けられてい
る。
【００２８】ノード３７は、また回路１７，２８，３４
に類似するプリチャージ回路３９を介して、リード基準
ノード３８に接続され、ノード３８はスイッチトランジ
スタ４０と負荷トランジスタ４１を介して、電源ライン
１６に接続されている。さらに詳細には、スイッチトラ
ンジスタ４０は、ゲート端子に論理信号Ｒが供給される
ＰＭＯＳ型である。そして、負荷トランジスタ４１は、
トランジスタ１８，２３と同じサイズ比、例えば１０／
２を有する抵抗ＰＭＯＳタイプである。トランジスタ４
１は、ダイオード接続され、スイッチ４０とトランジス
タ４１のゲート端子に接続されたドレイン端子、電源ラ
イン１６に接続されたソース端子、ＰＭＯＳ型スイッチ
トランジスタ４２を介してノード２７に接続されたゲー
ト端子を有する。トランジスタ４２のゲート端子には、
論理消去照合イネーブル信号Ｖが供給される。
に類似するプリチャージ回路３９を介して、リード基準
ノード３８に接続され、ノード３８はスイッチトランジ
スタ４０と負荷トランジスタ４１を介して、電源ライン
１６に接続されている。さらに詳細には、スイッチトラ
ンジスタ４０は、ゲート端子に論理信号Ｒが供給される
ＰＭＯＳ型である。そして、負荷トランジスタ４１は、
トランジスタ１８，２３と同じサイズ比、例えば１０／
２を有する抵抗ＰＭＯＳタイプである。トランジスタ４
１は、ダイオード接続され、スイッチ４０とトランジス
タ４１のゲート端子に接続されたドレイン端子、電源ラ
イン１６に接続されたソース端子、ＰＭＯＳ型スイッチ
トランジスタ４２を介してノード２７に接続されたゲー
ト端子を有する。トランジスタ４２のゲート端子には、
論理消去照合イネーブル信号Ｖが供給される。
【００２９】図４はまた、メモリアレイ４８の一つのブ
ランチと、アレイデータと基準データを比較するための
コンパレータを示している。さらに詳細には、メモリア
レイには、接地されたソース端子、バイアス電圧ＧVが
供給されるゲート端子、回路１７に類似するプリチャー
ジ回路５２を介してノード５１に接続されたドレイン端
子を有するセル５０が示されている。ノード５１は、ス
イッチトランジスタ５３と負荷トランジスタ５４を介し
て電源ライン１６に接続されている。トランジスタ５
３，５４はまたサイズに関して、回路の基準部分の素子
４０，４１に類似している。しかしながら、トランジス
タ４０は、接地されたゲート端子を有するスイッチトラ
ンジスタ５３とは異なる。このため、トランジスタ５３
は常時オンとなっている。
ランチと、アレイデータと基準データを比較するための
コンパレータを示している。さらに詳細には、メモリア
レイには、接地されたソース端子、バイアス電圧ＧVが
供給されるゲート端子、回路１７に類似するプリチャー
ジ回路５２を介してノード５１に接続されたドレイン端
子を有するセル５０が示されている。ノード５１は、ス
イッチトランジスタ５３と負荷トランジスタ５４を介し
て電源ライン１６に接続されている。トランジスタ５
３，５４はまたサイズに関して、回路の基準部分の素子
４０，４１に類似している。しかしながら、トランジス
タ４０は、接地されたゲート端子を有するスイッチトラ
ンジスタ５３とは異なる。このため、トランジスタ５３
は常時オンとなっている。
【００３０】基準ノード３８とアレイノード５１はそれ
ぞれ、リードモードにおいて、上記ノードの電圧を比較
するための第１コンパレータ５５の入力端子に接続され
ている。この電圧は周知のように、基準セル１３とメモ
リセル５０を流れる電流に依存する。
ぞれ、リードモードにおいて、上記ノードの電圧を比較
するための第１コンパレータ５５の入力端子に接続され
ている。この電圧は周知のように、基準セル１３とメモ
リセル５０を流れる電流に依存する。
【００３１】基準ノード２７とアレイノード５１はそれ
ぞれ、消去照合モードにおいて、上記ノードの電圧を比
較するための第２コンパレータ５６の入力端子に接続さ
れている。
ぞれ、消去照合モードにおいて、上記ノードの電圧を比
較するための第２コンパレータ５６の入力端子に接続さ
れている。
【００３２】以下に図４に示された回路の動作を、図５
を参照して説明する。図５は回路１０が種々の電源電圧
で動作するメモリアレイのために使用されたときにおけ
る主な回路ノードの特性を電源電圧の関数として示した
図である。
を参照して説明する。図５は回路１０が種々の電源電圧
で動作するメモリアレイのために使用されたときにおけ
る主な回路ノードの特性を電源電圧の関数として示した
図である。
【００３３】既に述べたように、電圧シフタ１４，１５
により、セル１１，１２，１３は、電源電圧よりも低い
ゲートソース電圧ＶGSを有するが、それらの特性は、ま
た以下に説明するように動作負荷に依存する。ここで、
Ｉ1は負荷トランジスタ１８（及びセル１１）を流れる
電流、Ｉ2はミラートランジスタ２３を流れる電流、Ｉ
3Rはリードモードでセル１２を流れる電流、Ｉ3Vは消去
照合モードでセル１２を流れる電流、Ｉ4は負荷トラン
ジスタ３０を流れる電流、Ｉ5はミラートランジスタ３
２を流れる電流、Ｉ6はセル１３を流れる電流、そして
Ｉ7は負荷トランジスタ４１を流れる電流である。
により、セル１１，１２，１３は、電源電圧よりも低い
ゲートソース電圧ＶGSを有するが、それらの特性は、ま
た以下に説明するように動作負荷に依存する。ここで、
Ｉ1は負荷トランジスタ１８（及びセル１１）を流れる
電流、Ｉ2はミラートランジスタ２３を流れる電流、Ｉ
3Rはリードモードでセル１２を流れる電流、Ｉ3Vは消去
照合モードでセル１２を流れる電流、Ｉ4は負荷トラン
ジスタ３０を流れる電流、Ｉ5はミラートランジスタ３
２を流れる電流、Ｉ6はセル１３を流れる電流、そして
Ｉ7は負荷トランジスタ４１を流れる電流である。
【００３４】リードモードにおいて、論理信号Ｒは、低
くそして論理信号Ｖは高い。その結果、スイッチ２１，
２６，２９，３３，４０は閉じられ（トランジスタオ
ン）、スイッチ４２は解放する。そして、電源電圧ＶCC
が２．３Ｖを下回る限り（ＶGS 11＜１．３Ｖ，ＶGS12＝
ＶGS13＜２Ｖ）、セル１１，１２，１３はオフされる。
電源電圧が２．３Ｖを越えると、セル１２とセル１３
は、導通を始める。しかし、それらの特性は、負荷が存
在するために理論的なスロープよりも小さくなる。実
際、２．３Ｖから３Ｖの電源電圧の幅において、セル１
１はオフであり、Ｉ1とＩ2はゼロである。そして、セル
１２のみが高い抵抗値を有し、供給電流を制限する負荷
トランジスタ３０によって供給される電流を通す。さら
に、詳しくは、上述のサイズにより、特性Ｉ3Rのスロー
プは、セル１１〜１３の固有の特性のスロープのおよそ
半分となる（図５のＩVに示されている）。この結果、
１：１ミラーを構成するトランジスタ３０，３２によ
り、Ｉ4＝Ｉ3R、Ｉ5＝Ｉ4となる。
くそして論理信号Ｖは高い。その結果、スイッチ２１，
２６，２９，３３，４０は閉じられ（トランジスタオ
ン）、スイッチ４２は解放する。そして、電源電圧ＶCC
が２．３Ｖを下回る限り（ＶGS 11＜１．３Ｖ，ＶGS12＝
ＶGS13＜２Ｖ）、セル１１，１２，１３はオフされる。
電源電圧が２．３Ｖを越えると、セル１２とセル１３
は、導通を始める。しかし、それらの特性は、負荷が存
在するために理論的なスロープよりも小さくなる。実
際、２．３Ｖから３Ｖの電源電圧の幅において、セル１
１はオフであり、Ｉ1とＩ2はゼロである。そして、セル
１２のみが高い抵抗値を有し、供給電流を制限する負荷
トランジスタ３０によって供給される電流を通す。さら
に、詳しくは、上述のサイズにより、特性Ｉ3Rのスロー
プは、セル１１〜１３の固有の特性のスロープのおよそ
半分となる（図５のＩVに示されている）。この結果、
１：１ミラーを構成するトランジスタ３０，３２によ
り、Ｉ4＝Ｉ3R、Ｉ5＝Ｉ4となる。
【００３５】同じ電源電圧幅内において、セル１３を通
る電流Ｉ6は、図５に示されるように、２つの負荷トラ
ンジスタ３２，４１によって電源供給されるセル１３に
よって、固有の曲線となる。負荷トランジスタ４１を通
る電流Ｉ7、すなわちＩ6−Ｉ5に等しい電流値は、図５
に示されるように、セル１１，１２，１３の固有のスロ
ープの半分となる。
る電流Ｉ6は、図５に示されるように、２つの負荷トラ
ンジスタ３２，４１によって電源供給されるセル１３に
よって、固有の曲線となる。負荷トランジスタ４１を通
る電流Ｉ7、すなわちＩ6−Ｉ5に等しい電流値は、図５
に示されるように、セル１１，１２，１３の固有のスロ
ープの半分となる。
【００３６】３Ｖ以上の電源電圧においては、回路１０
は、異なるように動作する。実際、セル１１は、２Ｖ以
上のＶGS電圧の出力によりオンされ、図５に示されるよ
うな曲線となる電流Ｉ1を引き込む。すなわち、３Ｖス
レッショルドを有し、電流制限のないバージンセルと同
じスロープ（ＩV）を有する。ミラー回路２２の１：１
の比により、Ｉ2＝Ｉ1となり、この点において、セル１
２を流れる電流は、セル１２と負荷トランジスタ２３と
によって、もはや負荷トランジスタ３０の高い抵抗によ
る制限を受けなくなる。結果として、電流Ｉ3Rは上述の
固有のスロープに等しい電源電圧に沿って増加する。そ
して、Ｉ4（Ｉ3R−Ｉ2に等しい値）はＩ5と同じく一定
値となる。
は、異なるように動作する。実際、セル１１は、２Ｖ以
上のＶGS電圧の出力によりオンされ、図５に示されるよ
うな曲線となる電流Ｉ1を引き込む。すなわち、３Ｖス
レッショルドを有し、電流制限のないバージンセルと同
じスロープ（ＩV）を有する。ミラー回路２２の１：１
の比により、Ｉ2＝Ｉ1となり、この点において、セル１
２を流れる電流は、セル１２と負荷トランジスタ２３と
によって、もはや負荷トランジスタ３０の高い抵抗によ
る制限を受けなくなる。結果として、電流Ｉ3Rは上述の
固有のスロープに等しい電源電圧に沿って増加する。そ
して、Ｉ4（Ｉ3R−Ｉ2に等しい値）はＩ5と同じく一定
値となる。
【００３７】電流Ｉ6は、セル１３のシフトされた特性
によって定められる曲線を維持し、一方、依然とＩ6−
Ｉ5に等しい値であるＩ7は、この場合、バージンセルと
同じスロープを有する。
によって定められる曲線を維持し、一方、依然とＩ6−
Ｉ5に等しい値であるＩ7は、この場合、バージンセルと
同じスロープを有する。
【００３８】例示されているように、負荷トランジスタ
１８，２３，３０，３２，４１の特別のサイズのため
に、一般的には起こり得ない関係、Ｉ3R＝Ｉ7が成立す
る。
１８，２３，３０，３２，４１の特別のサイズのため
に、一般的には起こり得ない関係、Ｉ3R＝Ｉ7が成立す
る。
【００３９】公知のように、ノード３８と５１の電圧
は、電流Ｉ7とＩM（図２に示した特性ＡまたはＦを有
し、セル５０が消去されているか書き込まれているかの
いずれかに依存するセル５０の電流）のみに依存する。
そして、それゆえ、低い電源電圧においてさえ、セル５
０の状態を安全に判断するべく直接比較が行い得る。
は、電流Ｉ7とＩM（図２に示した特性ＡまたはＦを有
し、セル５０が消去されているか書き込まれているかの
いずれかに依存するセル５０の電流）のみに依存する。
そして、それゆえ、低い電源電圧においてさえ、セル５
０の状態を安全に判断するべく直接比較が行い得る。
【００４０】逆に、消去照合モードにおいては、論理信
号Ｒは高くそして信号Ｖは低くなる。この結果、スイッ
チ２１，２６，２９，３３，４０は開かれ、スイッチ４
２は閉じられる。こうして、ノード２７を負荷トランジ
スタ４１のドレイン端子に直接接続する。
号Ｒは高くそして信号Ｖは低くなる。この結果、スイッ
チ２１，２６，２９，３３，４０は開かれ、スイッチ４
２は閉じられる。こうして、ノード２７を負荷トランジ
スタ４１のドレイン端子に直接接続する。
【００４１】この状態において、セル１２は、シフトさ
れた特性（２．３Ｖスレッショルド）、上限のないスロ
ープ（実際この場合、どの動作点においても、セル１２
は負荷４１と同じである）を有するバージンセルのよう
に動作し、この結果、セル１２の特性（Ｉ３Ｖ）は図５
の特性Ｉ6と一致する。
れた特性（２．３Ｖスレッショルド）、上限のないスロ
ープ（実際この場合、どの動作点においても、セル１２
は負荷４１と同じである）を有するバージンセルのよう
に動作し、この結果、セル１２の特性（Ｉ３Ｖ）は図５
の特性Ｉ6と一致する。
【００４２】こうして、コンパレータ５６は、ノード２
７の電圧（電流Ｉ3Vにのみ関係する）と、ノード５１の
電圧と比較し、セル５０が十分に消去されているか否か
を判断する。
７の電圧（電流Ｉ3Vにのみ関係する）と、ノード５１の
電圧と比較し、セル５０が十分に消去されているか否か
を判断する。
【００４３】上述された方法と、回路の利点を以下に説
明する。第１にこれらは、低い電源電圧、特に、３Ｖの
公称電圧程度に低い電源電圧の状態下でもメモリセルの
リードと消去照合を可能にする。すなわち、消去スレッ
ショルドが僅かに下方へシフトしたとき、この発明によ
る方法は、優れた安全余裕を与え、低い電源電圧下にお
いてもセルを読み取る高い信頼性を保証することができ
る。
明する。第１にこれらは、低い電源電圧、特に、３Ｖの
公称電圧程度に低い電源電圧の状態下でもメモリセルの
リードと消去照合を可能にする。すなわち、消去スレッ
ショルドが僅かに下方へシフトしたとき、この発明によ
る方法は、優れた安全余裕を与え、低い電源電圧下にお
いてもセルを読み取る高い信頼性を保証することができ
る。
【００４４】さらに、２つのスロープ（低電圧レンジの
小さいスロープと、これに連続する大きいスロープ）を
有するリード基準特性を提供することにより、同じ方法
と回路を高電圧ストレージにも同様に使用することを可
能とする。この結果、同一構造が、異なる応用に使用さ
れ得る。こうして設計、製造、記憶コストを低減するこ
とができる。
小さいスロープと、これに連続する大きいスロープ）を
有するリード基準特性を提供することにより、同じ方法
と回路を高電圧ストレージにも同様に使用することを可
能とする。この結果、同一構造が、異なる応用に使用さ
れ得る。こうして設計、製造、記憶コストを低減するこ
とができる。
【００４５】この上述した回路は、また非常に簡単に構
成され、信頼性を有する。特に、電圧シフタによりシフ
トされた特性を有するバージンセルの使用は、特に、バ
ージンセルが長い期間に渡って高い精度を維持し、それ
ゆえ回路の信頼性を高めるという点において優れ、例え
ば、部分的に書き込みセルのみを用い、自然の放電によ
り、固有特性がシフトするようなことがない。さらに、
バージンセルは、本質的に、不確実性を有さない“安
全”なスレッショルドを有する（例えば、最初に説明し
たように消去セルがスレッショルド値の統計的な分散を
有するのと異なる）。バージンセルの使用は、それゆ
え、基準セルスレッショルドにマッチングさせるための
複雑化、ハイコスト化を取り除き、または簡略化する。
成され、信頼性を有する。特に、電圧シフタによりシフ
トされた特性を有するバージンセルの使用は、特に、バ
ージンセルが長い期間に渡って高い精度を維持し、それ
ゆえ回路の信頼性を高めるという点において優れ、例え
ば、部分的に書き込みセルのみを用い、自然の放電によ
り、固有特性がシフトするようなことがない。さらに、
バージンセルは、本質的に、不確実性を有さない“安
全”なスレッショルドを有する（例えば、最初に説明し
たように消去セルがスレッショルド値の統計的な分散を
有するのと異なる）。バージンセルの使用は、それゆ
え、基準セルスレッショルドにマッチングさせるための
複雑化、ハイコスト化を取り除き、または簡略化する。
【００４６】上述した、あるいは図示したこの方法と回
路をこの発明の範囲を逸脱しないで変更し得ることは明
白である。特に、セル１１〜１３のバイアスブランチの
回路構成は、純粋に示していて、種々の点において実施
態様の変更がなされ得る。例えば、２つのコンパレータ
を用いたのとは逆に、１つのコンパレータで、リードと
消去照合を行うようにしても良く、これは、例えばコン
パレータ５５の基準入力端子をスイッチを介してノード
２７に接続することによってなされ得る。
路をこの発明の範囲を逸脱しないで変更し得ることは明
白である。特に、セル１１〜１３のバイアスブランチの
回路構成は、純粋に示していて、種々の点において実施
態様の変更がなされ得る。例えば、２つのコンパレータ
を用いたのとは逆に、１つのコンパレータで、リードと
消去照合を行うようにしても良く、これは、例えばコン
パレータ５５の基準入力端子をスイッチを介してノード
２７に接続することによってなされ得る。
【００４７】最後に、バージンメモリセルの特性をシフ
トするために基準セルのゲート端子に電圧シフタを設け
たのとは逆に、正電圧オフセットをセルのソース端子に
供給するようにしても良い。
トするために基準セルのゲート端子に電圧シフタを設け
たのとは逆に、正電圧オフセットをセルのソース端子に
供給するようにしても良い。
【図１】公知の方法によるメモリセルの評価のために使
用される特性を示す図である。
用される特性を示す図である。
【図２】この発明の第１実施例に従うメモリセルの評価
のために使用される類似の特性を示す図である。
のために使用される類似の特性を示す図である。
【図３】この発明の第２実施例に従った類似の特性を示
す図である。
す図である。
【図４】図３に対応する基準信号発生回路を示す図であ
る。
る。
【図５】図４の回路の所定位置での特性を電源電圧の関
数として示す図である。
数として示す図である。
１２、１３ バージンセル、１５ 電圧シフト要素、２
２、３１ カレントミラー回路、４８ 不揮発性メモ
リ、５０ セル、５５、５６ コンパレータ。
２、３１ カレントミラー回路、４８ 不揮発性メモ
リ、５０ セル、５５、５６ コンパレータ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マルコ・ダッラボーラ イタリア国、20080 カルピアノ、ヴィ ア・ローマ ５／７
Claims (16)
- 【請求項１】 不揮発性メモリ４８のセル５０の内容の
差分評価の為の基準信号発生方法において、 上記メモリセルの特性（Ａ，Ｂ，Ｇ）の少なくとも一部
において、上記メモリセルの特性のスロープよりも小さ
いスロープの特性を有するリード基準信号（Ｅ，Ｈ）
と、消去セルの最大許容スレッショルド値と書き込みセ
ルの最小許容スレッショルド値との間における基準スレ
ッショルド値とを発生するステップとを含むことを特徴
とする不揮発性メモリセルの内容の差分評価の為の基準
信号発生方法。 - 【請求項２】 請求項１の方法において、上記リード基
準信号の発生ステップは、バージンセル１２，１３を使
用するステップと、上記基準スレッショルド値に対して
上記バージンセルの特性をシフトさせるステップとを含
むことを特徴とする不揮発性メモリセルの内容の差分評
価の為の基準信号発生方法。 - 【請求項３】 請求項２の方法において、上記特性をシ
フトさせるステップは、上記バージンセル１２，１３の
間で、上記不揮発性メモリ４８のセル５０のリード電圧
より低いバイアス電圧を発生するステップを含むことを
特徴とする不揮発性メモリセルの内容の差分評価の為の
基準信号発生方法。 - 【請求項４】 請求項１乃至請求項３のいずれかの方法
において、更に、最大許容スレッショルドを有する消去
セルの特性に等しい特性を有する消去照合基準信号Ｇを
発生するステップを含むことを特徴とする不揮発性メモ
リセルの内容の差分評価の為の基準信号発生方法。 - 【請求項５】 請求項１乃至請求項４のいずれかの方法
において、 電源電圧が供給されるメモリアレイ４８のために、上記
基準信号Ｈを発生するステップは、上記電源電圧に関す
る電圧としての上記基準スレッショルド値を有する基準
セル１２，１３をバイアスし、上記電源電圧が上記基準
スレッショルド値と上記基準スレッショルド値より大き
な所定値ＶSとの間にあるとき、上記基準セルを流れる
電流Ｉ3Rを制限し、上記メモリのセル５０の特性より小
さなスロープを有する第１特性部分Ｈ１を発生させ、上
記基準セルに、上記電源電圧が上記所定値より大きい値
となったとき、上記第１特性部分より大きなスロープを
有し、上記第１特性部分に連続する第２特性部分Ｈ２を
発生させるような電流を供給するステップを含むことを
特徴とする不揮発性メモリセルの内容の差分評価の為の
基準信号発生方法。 - 【請求項６】 請求項５の方法において、 上記第２特性部分Ｈ２は、上記メモリ４８のセル５０の
特性Ａのスロープに等しいスロープを有することを特徴
とする不揮発性メモリセルの内容の差分評価の為の基準
信号発生方法。 - 【請求項７】 不揮発性メモリセルの内容の差分評価の
為の基準信号発生回路１０において、 上記メモリ４８のセル５０の特性Ａの少なくとも一部に
おいて、上記メモリセルの特性のスロープよりも小さい
スロープの特性を有するリード基準信号と、消去セルの
最大許容スレッショルド値と書き込みセルの最小許容ス
レッショルド値との間における基準スレッショルド値と
を発生するための手段１５を備えることを特徴とする不
揮発性メモリセルの内容の差分評価の為の基準信号発生
回路。 - 【請求項８】 請求項７の回路において、 少なくとも一つのバージンセル１２，１３と、上記バー
ジンセルに接続され上記基準スレッショルド値に対し
て、上記バージンセルの特性（Ｅ，Ｈ）をシフトさせる
ための特性シフト手段１５とを備えることを特徴とする
不揮発性メモリセルの内容の差分評価の為の基準信号発
生回路。 - 【請求項９】 請求項８の回路において、 上記特性シフト手段は、上記バージンセル１２，１３の
２つの端子の間で、上記不揮発性メモリ４８のセル５０
のリード電圧より低いバイアス電圧を発生するための電
圧シフタ１５を備えることを特徴とする不揮発性メモリ
セルの内容の差分評価の為の基準信号発生回路。 - 【請求項１０】 請求項７乃至請求項９のいずれかの回
路において、 最大許容スレッショルドを有する消去セル５０の特性に
等しい特性を有する消去照合基準信号Ｇを発生するため
の照合ソース手段１２，４１，４２を備えることを特徴
とする不揮発性メモリセルの内容の差分評価の為の基準
信号発生回路。 - 【請求項１１】 請求項７乃至請求項１０のいずれかの
回路であって、 電源電圧ＶCCが供給されるメモリアレイ４８のために、
上記回路１０は、上記基準スレッショルド値を有する第
１基準セル１２と、上記基準セルに上記電源電圧に関す
るバイアス電圧を加える手段１５とを備えた回路におい
て、 上記電源電圧が上記基準スレッショルド値と上記基準ス
レッショルド値より大きい所定値ＶSとの間にあるとき
に、上記メモリのセル５０の特性より小さなスロープを
有する第１特性部分Ｈ１にしたがって、上記第１基準セ
ルを流れる電流Ｉ3Rを制限するための電流制限手段３１
と、上記第１基準セルに、上記基準セルを流れる電流Ｉ
3Rが、上記第１特性部分より大きなスロープを有し、上
記第１特性部分に連続する第２特性部分Ｈ２にしたがっ
て流れるように電流供給を行う電流ソース手段２２とを
備えることを特徴とする不揮発性メモリセルの内容の差
分評価の為の基準信号発生回路。 - 【請求項１２】 請求項１１の回路において、 上記基準セル１２は、バージンセルであり、上記バイア
ス手段は、電源ライン１６と上記第１基準セルの制御端
子の間に接続され、上記制御端子に上記電源電圧ＶCCよ
り低い第１バイアス電圧を発生するための電圧シフタ１
５を備えることを特徴とする不揮発性メモリセルの内容
の差分評価の為の基準信号発生回路。 - 【請求項１３】 請求項１２の回路において、 上記電流ソース手段は、上記電源ライン１６と上記基準
セル１２の間に接続された第１負荷回路２２と、上記電
源電圧が上記所定値ＶSより大きくなったときに上記負
荷回路をイネーブルするための手段１１，１４，１７を
備え、上記電流制限手段は、上記第１負荷回路に関して
並列に接続され、かつより高い抵抗値を有することを特
徴とする不揮発性メモリセルの内容の差分評価の為の基
準信号発生回路。 - 【請求項１４】 請求項１３の回路において、 上記第２負荷回路３１は、第１（広さ／長さ）比を有す
る第１ＭＯＳトランジスタ３０を備え、上記第１負荷回
路２２は上記第１比より小さい第２（広さ／長さ）比を
有する第２ＭＯＳトランジスタ２３を備えることを特徴
とする不揮発性メモリセルの内容の差分評価の為の基準
信号発生回路。 - 【請求項１５】 請求項１３または請求項１４の回路に
おいて、 上記イネーブル手段１１，１４，１７は、制御端子を有
する第２バージン基準セル１１と、上記電源ライン１６
と上記第２基準セルの上記制御端子との間に接続され、
上記第２基準セルの上記制御端子に第２バイアス電圧を
発生するための第２電圧シフタ１４とを備え、上記第２
バイアス電圧は上記電源電圧と上記第１バイアス電圧よ
り低いことを特徴とする不揮発性メモリセルの内容の差
分評価の為の基準信号発生回路。 - 【請求項１６】 請求項１３乃至請求項１５のいずれか
の回路において、上記第１、第２負荷回路２２，３１に
並列に接続され、上記第１負荷回路２２と同じ抵抗値を
有する第３負荷回路４１と、上記第１、第２負荷回路に
接続され、メモリリードモードにおいて、上記第１、第
２負荷回路をイネーブルするための第１イネーブル手段
２１，２６，２９，３３と、上記第３負荷回路に接続さ
れ、消去照合モードにおいて、上記第３負荷回路をイネ
ーブルする第２イネーブル手段とを備えることを特徴と
する不揮発性メモリセルの内容の差分評価の為の基準信
号発生回路。
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| EP0798743B1 (en) * | 1996-03-29 | 2004-11-24 | STMicroelectronics S.r.l. | Circuit for the generation of a voltage as a function of the conductivity of an elementary cell, particularly for non-volatile memories |
| DE69629668T2 (de) * | 1996-06-18 | 2004-07-08 | Stmicroelectronics S.R.L., Agrate Brianza | Verfahren und Schaltung zum Erzeugen eines Lesereferenzsignals für nichtflüchtige Speicherzellen |
| DE69629669T2 (de) * | 1996-06-18 | 2004-07-08 | Stmicroelectronics S.R.L., Agrate Brianza | Leseverfahren und -schaltung für nichtflüchtige Speicherzellen mit Entzerrerschaltung |
| US5793228A (en) * | 1997-01-31 | 1998-08-11 | International Business Machines Corporation | Noise-tolerant dynamic circuits |
| US5805500A (en) * | 1997-06-18 | 1998-09-08 | Sgs-Thomson Microelectronics S.R.L. | Circuit and method for generating a read reference signal for nonvolatile memory cells |
| DE69928514D1 (de) * | 1999-06-25 | 2005-12-29 | St Microelectronics Srl | Lesungsschaltung für einen Halbleiterspeicher |
| ITRM20010282A1 (it) * | 2001-05-24 | 2002-11-25 | St Microelectronics Srl | Circuito di lettura per memoria non volatile. |
| US7057935B2 (en) * | 2001-08-30 | 2006-06-06 | Micron Technology, Inc. | Erase verify for non-volatile memory |
| US7474582B2 (en) * | 2006-12-12 | 2009-01-06 | Texas Instruments Incorporated | Systems and methods for managing power |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60167197A (ja) * | 1984-02-09 | 1985-08-30 | Toshiba Corp | 半導体記憶回路 |
| JPH0196897A (ja) * | 1987-10-08 | 1989-04-14 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPH027293A (ja) * | 1988-06-24 | 1990-01-11 | Toshiba Corp | 不揮発性メモリ回路装置 |
| JPH04274092A (ja) * | 1990-11-19 | 1992-09-30 | Sgs Thomson Microelettronica Spa | 補償形センス回路を有する記憶装置及びそのセンス方法 |
| JPH05282881A (ja) * | 1992-03-31 | 1993-10-29 | Toshiba Corp | 半導体記憶装置 |
| JPH0696591A (ja) * | 1992-09-11 | 1994-04-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
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Family Cites Families (8)
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|---|---|---|---|---|
| US4943948A (en) * | 1986-06-05 | 1990-07-24 | Motorola, Inc. | Program check for a non-volatile memory |
| US5003203A (en) * | 1989-06-12 | 1991-03-26 | Advanced Micro Devices, Inc. | Adaptive reference voltage generation circuit for PLA sense amplifiers |
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| IT1246241B (it) * | 1990-02-23 | 1994-11-17 | Sgs Thomson Microelectronics | Circuito per la lettura dell'informazione contenuta in celle di memoria non volatili |
| IT1244293B (it) * | 1990-07-06 | 1994-07-08 | Sgs Thomson Microelectronics | Dispositivo di lettura per celle eprom con campo operativo indipendente dal salto di soglia delle celle scritte rispetto alle celle vergini |
| FR2688952B1 (fr) * | 1992-03-18 | 1994-04-29 | Sgs Thomson Microelectronics | Dispositif de generation de tension de reference. |
| KR940017214A (ko) * | 1992-12-24 | 1994-07-26 | 가나이 쓰토무 | 기준전압 발생회로 |
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60167197A (ja) * | 1984-02-09 | 1985-08-30 | Toshiba Corp | 半導体記憶回路 |
| JPH0196897A (ja) * | 1987-10-08 | 1989-04-14 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPH027293A (ja) * | 1988-06-24 | 1990-01-11 | Toshiba Corp | 不揮発性メモリ回路装置 |
| JPH04274092A (ja) * | 1990-11-19 | 1992-09-30 | Sgs Thomson Microelettronica Spa | 補償形センス回路を有する記憶装置及びそのセンス方法 |
| JPH05282881A (ja) * | 1992-03-31 | 1993-10-29 | Toshiba Corp | 半導体記憶装置 |
| JPH0696591A (ja) * | 1992-09-11 | 1994-04-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPH06176583A (ja) * | 1992-12-07 | 1994-06-24 | Toshiba Corp | 不揮発性半導体記憶装置 |
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