JP2002245789A - 不揮発性メモリ - Google Patents
不揮発性メモリInfo
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Abstract
(57)【要約】
【課題】不揮発性メモリにおいて、過消去救済を目的と
したソフトライトを行う場合のメモリセルのドレインデ
ィスターブによるしきい値の変動を抑え、消去時間また
はソフトライト時間を短縮する。 【解決手段】ＶＰＷ電圧検出回路１７は電圧ＶＰＷを検
出し、それに応じた電圧検出信号ＰＷＬＶを出力する。
ＶＮＥＧ制御回路１８は、電圧検出信号ＰＷＬＶに基づ
いて、２つの負電圧ＶＮＥＧ１とＶＮＥＧ２の一方を選
択し、選択した負電圧をＸデコーダ１１に供給する。例
えば、ＶＮＥＧ制御回路１８は、ＶＰＷ電圧検出回路に
おいて検出された電圧ＶＰＷがしきい値以上である場合
には、負電圧ＶＮＥＧ１を、電圧ＶＰＷがしきい値未満
である場合には、負電圧ＶＮＥＧ２をＸデコーダ１１に
供給する。
したソフトライトを行う場合のメモリセルのドレインデ
ィスターブによるしきい値の変動を抑え、消去時間また
はソフトライト時間を短縮する。 【解決手段】ＶＰＷ電圧検出回路１７は電圧ＶＰＷを検
出し、それに応じた電圧検出信号ＰＷＬＶを出力する。
ＶＮＥＧ制御回路１８は、電圧検出信号ＰＷＬＶに基づ
いて、２つの負電圧ＶＮＥＧ１とＶＮＥＧ２の一方を選
択し、選択した負電圧をＸデコーダ１１に供給する。例
えば、ＶＮＥＧ制御回路１８は、ＶＰＷ電圧検出回路に
おいて検出された電圧ＶＰＷがしきい値以上である場合
には、負電圧ＶＮＥＧ１を、電圧ＶＰＷがしきい値未満
である場合には、負電圧ＶＮＥＧ２をＸデコーダ１１に
供給する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、不揮発性メモリ、
特に、消去時間またはソフトライト時間を短縮すること
ができる不揮発性メモリに関する。
特に、消去時間またはソフトライト時間を短縮すること
ができる不揮発性メモリに関する。
【０００２】
【従来の技術】従来の不揮発性メモリの構造を図５に示
す。
す。
【０００３】図５に示す不揮発性メモリ１００は、第一
乃至第四のメモリセルＭＣ１乃至ＭＣ４と、第一及び第
三のメモリセルＭＣ１及びＭＣ３のコントロールゲート
に接続する第一のワード線Ｗ１と、第二及び第四のメモ
リセルＭＣ２及びＭＣ４のコントロールゲートに接続す
る第二のワード線Ｗ２と、電圧ＶＰＭを供給する電源と
負電圧ＶＮＥＧを供給する負電源と第一及び第二のワー
ド線Ｗ１及びＷ２に接続するＸデコーダ１０１と、第一
及び第二のメモリセルＭＣ１及びＭＣ２のドレインに接
続する第一のビット線Ｂ１と、第三及び第四のメモリセ
ルＭＣ３及びＭＣ４のドレインに接続する第二のビット
線Ｂ２と、第一及び第二の出力信号Ｙ１及びＹ２を出力
するＹデコーダ１０２と、電圧ＶＰＷを供給するＶＰＷ
供給回路１０３と、ＶＰＷ供給回路１０３から電圧ＶＰ
Ｗを供給される書込回路１０４と、各メモリセルＭＣ１
乃至ＭＣ４に流れる電流を検出するセンスアンプ１０５
と、第一のビット線Ｂ１と書込回路１０４とセンスアン
プ１０５とに接続し、第一の出力信号Ｙ１をゲート入力
とする第一のＮチャネルトランジスタＮ１と、第二のビ
ット線Ｂ２と書込回路１０４とセンスアンプ１０５とに
接続し、第二の出力信号Ｙ２をゲート入力とする第二の
ＮチャネルトランジスタＮ２と、第一乃至第四のメモリ
セルＭＣ１乃至ＭＣ４のソースに接続するソース線Ｓ１
と、ソース線Ｓ１に接続する消去回路１０６と、から構
成されている。
乃至第四のメモリセルＭＣ１乃至ＭＣ４と、第一及び第
三のメモリセルＭＣ１及びＭＣ３のコントロールゲート
に接続する第一のワード線Ｗ１と、第二及び第四のメモ
リセルＭＣ２及びＭＣ４のコントロールゲートに接続す
る第二のワード線Ｗ２と、電圧ＶＰＭを供給する電源と
負電圧ＶＮＥＧを供給する負電源と第一及び第二のワー
ド線Ｗ１及びＷ２に接続するＸデコーダ１０１と、第一
及び第二のメモリセルＭＣ１及びＭＣ２のドレインに接
続する第一のビット線Ｂ１と、第三及び第四のメモリセ
ルＭＣ３及びＭＣ４のドレインに接続する第二のビット
線Ｂ２と、第一及び第二の出力信号Ｙ１及びＹ２を出力
するＹデコーダ１０２と、電圧ＶＰＷを供給するＶＰＷ
供給回路１０３と、ＶＰＷ供給回路１０３から電圧ＶＰ
Ｗを供給される書込回路１０４と、各メモリセルＭＣ１
乃至ＭＣ４に流れる電流を検出するセンスアンプ１０５
と、第一のビット線Ｂ１と書込回路１０４とセンスアン
プ１０５とに接続し、第一の出力信号Ｙ１をゲート入力
とする第一のＮチャネルトランジスタＮ１と、第二のビ
ット線Ｂ２と書込回路１０４とセンスアンプ１０５とに
接続し、第二の出力信号Ｙ２をゲート入力とする第二の
ＮチャネルトランジスタＮ２と、第一乃至第四のメモリ
セルＭＣ１乃至ＭＣ４のソースに接続するソース線Ｓ１
と、ソース線Ｓ１に接続する消去回路１０６と、から構
成されている。
【０００４】ここで、電圧ＶＰＭとしては、本不揮発性
メモリの動作に応じて、１Ｖから１０Ｖまでの間の電圧
が供給されるものとし、負電圧ＶＮＥＧとしては、−３
Ｖが供給されるものとする。電圧ＶＰＷとしては、６Ｖ
の電圧が供給されるものとする。また、第一乃至第四の
メモリセルＭＣ１乃至ＭＣ４の各々は、第一または第二
のワード線Ｗ１またはＷ２に接続するコントロールゲー
トと電荷を蓄積するためのフローティングゲートとの２
層ゲートを有する不揮発性メモリであるものとする。
メモリの動作に応じて、１Ｖから１０Ｖまでの間の電圧
が供給されるものとし、負電圧ＶＮＥＧとしては、−３
Ｖが供給されるものとする。電圧ＶＰＷとしては、６Ｖ
の電圧が供給されるものとする。また、第一乃至第四の
メモリセルＭＣ１乃至ＭＣ４の各々は、第一または第二
のワード線Ｗ１またはＷ２に接続するコントロールゲー
トと電荷を蓄積するためのフローティングゲートとの２
層ゲートを有する不揮発性メモリであるものとする。
【０００５】図２は、不揮発性メモリにおけるメモリセ
ルのデータ消去及び過消去救済のためのソフトライト動
作における一般的な過程を示すフローチャートである。
以下、図２を参照して、図５に示した不揮発性メモリ１
００におけるメモリセルのデータ消去及び過消去救済の
ためのソフトライト動作について説明する。
ルのデータ消去及び過消去救済のためのソフトライト動
作における一般的な過程を示すフローチャートである。
以下、図２を参照して、図５に示した不揮発性メモリ１
００におけるメモリセルのデータ消去及び過消去救済の
ためのソフトライト動作について説明する。
【０００６】まず、各メモリセルに記憶されているデー
タ消去の動作を行う（ステップ１００）。
タ消去の動作を行う（ステップ１００）。
【０００７】消去動作時における第一及び第二のワード
線Ｗ１及びＷ２の電位は０Ｖとする。Ｙデコーダ１０２
から出力される第一及び第二の出力信号Ｙ１及びＹ２の
電位は０Ｖとし、第一及び第二のＮチャネルトランジス
タＮ１及びＮ２をオフさせ、第一及び第二のビット線Ｂ
１及びＢ２はオープンとする。ソース線Ｓ１には、消去
回路１０６から１０Ｖの電圧が供給される。
線Ｗ１及びＷ２の電位は０Ｖとする。Ｙデコーダ１０２
から出力される第一及び第二の出力信号Ｙ１及びＹ２の
電位は０Ｖとし、第一及び第二のＮチャネルトランジス
タＮ１及びＮ２をオフさせ、第一及び第二のビット線Ｂ
１及びＢ２はオープンとする。ソース線Ｓ１には、消去
回路１０６から１０Ｖの電圧が供給される。
【０００８】以上の条件の下で、各メモリセルのフロー
ティングゲートに蓄積された電荷を引き抜くことによ
り、第一乃至第四のメモリセルＭＣ１乃至ＭＣ４のデー
タ消去が行われる。
ティングゲートに蓄積された電荷を引き抜くことによ
り、第一乃至第四のメモリセルＭＣ１乃至ＭＣ４のデー
タ消去が行われる。
【０００９】次に、消去ベリファイを行う（ステップ１
１０）。
１０）。
【００１０】消去ベリファイ時には、先ず、第一のメモ
リセルＭＣ１を選択するように、第一のワード線Ｗ１に
は電圧ＶＰＭとしての３Ｖが、第二のワード線Ｗ２には
０Ｖの電圧がそれぞれ印加される。
リセルＭＣ１を選択するように、第一のワード線Ｗ１に
は電圧ＶＰＭとしての３Ｖが、第二のワード線Ｗ２には
０Ｖの電圧がそれぞれ印加される。
【００１１】第一の出力信号Ｙ１はハイレベル、第二の
出力信号Ｙ２はロウレベルとし、第一のＮチャネルトラ
ンジスタＮ１はオン、第二のＮチャネルトランジスタＮ
２はオフさせ、第一のビット線Ｂ１にセンスアンプ１０
５から１Ｖの電圧を供給し、第二のビット線Ｂ２はオー
プンとする。
出力信号Ｙ２はロウレベルとし、第一のＮチャネルトラ
ンジスタＮ１はオン、第二のＮチャネルトランジスタＮ
２はオフさせ、第一のビット線Ｂ１にセンスアンプ１０
５から１Ｖの電圧を供給し、第二のビット線Ｂ２はオー
プンとする。
【００１２】また、ソース線Ｓ１の電位は０Ｖとする。
【００１３】ここで、第一のメモリセルＭＣ１に流れる
電流をセンスアンプ１０５で検出する。電流が検出され
れば、第一のメモリセルＭＣ１は消去されているものと
して（ステップ１１０のＯＫ）、次のメモリセルＭＣ２
乃至ＭＣ４の消去ベリファイを順次行う。
電流をセンスアンプ１０５で検出する。電流が検出され
れば、第一のメモリセルＭＣ１は消去されているものと
して（ステップ１１０のＯＫ）、次のメモリセルＭＣ２
乃至ＭＣ４の消去ベリファイを順次行う。
【００１４】電流が検出されない場合には（ステップ１
１０のＮＧ）、消去動作を再度行う。
１０のＮＧ）、消去動作を再度行う。
【００１５】全てのメモリセルＭＣ１乃至ＭＣ４の消去
が確認されると、次に、過消去ベリファイを行う（ステ
ップ１２０）。
が確認されると、次に、過消去ベリファイを行う（ステ
ップ１２０）。
【００１６】過消去ベリファイ時には、先ず、第一のメ
モリセルＭＣ１を選択するように、第一のワード線Ｗ１
には電圧ＶＰＭとしての１Ｖが、第二のワード線Ｗ２に
は０Ｖの電圧がそれぞれ印加される。
モリセルＭＣ１を選択するように、第一のワード線Ｗ１
には電圧ＶＰＭとしての１Ｖが、第二のワード線Ｗ２に
は０Ｖの電圧がそれぞれ印加される。
【００１７】第一の出力信号Ｙ１はハイレベル、第二の
出力信号Ｙ２はロウレベルとし、第一のＮチャネルトラ
ンジスタＮ１はオン、第二のＮチャネルトランジスタＮ
２はオフさせ、第一のビット線Ｂ１にはセンスアンプ１
０５から１Ｖの電圧を供給し、第二のビット線Ｂ２はオ
ープンとする。
出力信号Ｙ２はロウレベルとし、第一のＮチャネルトラ
ンジスタＮ１はオン、第二のＮチャネルトランジスタＮ
２はオフさせ、第一のビット線Ｂ１にはセンスアンプ１
０５から１Ｖの電圧を供給し、第二のビット線Ｂ２はオ
ープンとする。
【００１８】また、ソース線Ｓ１は０Ｖとする。
【００１９】ここで、第一のメモリセルＭＣ１に流れる
電流をセンスアンプ１０５で検出する。電流が検出され
れば、第一のメモリセルＭＣ１は過消去であるものとし
て（ステップ１２０のＮＧ）、第一のメモリセルＭＣ１
に対してソフトライトを行う（ステップ１３０）。
電流をセンスアンプ１０５で検出する。電流が検出され
れば、第一のメモリセルＭＣ１は過消去であるものとし
て（ステップ１２０のＮＧ）、第一のメモリセルＭＣ１
に対してソフトライトを行う（ステップ１３０）。
【００２０】電流が検出されない場合には、次のメモリ
セルＭＣ２乃至ＭＣ４の過消去ベリファイを順次行う。
過消去セルを検出した場合には、そのメモリセルに対し
てソフトライトを行う（ステップ１３０）。
セルＭＣ２乃至ＭＣ４の過消去ベリファイを順次行う。
過消去セルを検出した場合には、そのメモリセルに対し
てソフトライトを行う（ステップ１３０）。
【００２１】例えば、第一のメモリセルＭＣ１が過消去
である場合（例えば、第一のメモリセルＭＣ１のしきい
値電圧ＶＴＭが−２Ｖである場合）には、第一のワード
線Ｗ１には電圧ＶＰＭとしての４Ｖを印加し、第二のワ
ード線Ｗ２には負電圧ＶＮＥＧとしての−３Ｖを印加す
る。
である場合（例えば、第一のメモリセルＭＣ１のしきい
値電圧ＶＴＭが−２Ｖである場合）には、第一のワード
線Ｗ１には電圧ＶＰＭとしての４Ｖを印加し、第二のワ
ード線Ｗ２には負電圧ＶＮＥＧとしての−３Ｖを印加す
る。
【００２２】第一の出力信号Ｙ１はハイレベル、第二の
出力信号Ｙ２はロウレベルとし、第一のビット線Ｂ１に
は書込回路１０４を介して電圧ＶＰＷとしての６Ｖを印
加し、第二のビット線Ｂ２はオープンとする。また、ソ
ース線Ｓ１の電位は０Ｖとする。
出力信号Ｙ２はロウレベルとし、第一のビット線Ｂ１に
は書込回路１０４を介して電圧ＶＰＷとしての６Ｖを印
加し、第二のビット線Ｂ２はオープンとする。また、ソ
ース線Ｓ１の電位は０Ｖとする。
【００２３】これにより、第一のメモリセルＭＣ１はソ
フトライトされ、過消去ベリファイ（ステップ１４０）
において過消去状態でないと判定される（例えば、第一
のメモリセルＭＣ１のしきい値電圧ＶＴＭが１Ｖである
場合）までソフトライトを繰り返す（ステップ１４０の
ＮＧ）。
フトライトされ、過消去ベリファイ（ステップ１４０）
において過消去状態でないと判定される（例えば、第一
のメモリセルＭＣ１のしきい値電圧ＶＴＭが１Ｖである
場合）までソフトライトを繰り返す（ステップ１４０の
ＮＧ）。
【００２４】過消去ベリファイが終了すると（ステップ
１４０のＯＫ）、再度、消去ベリファイが行われる（ス
テップ１５０）。
１４０のＯＫ）、再度、消去ベリファイが行われる（ス
テップ１５０）。
【００２５】
【発明が解決しようとする課題】過消去ベリファイ（ス
テップ１４０）において過消去状態でないと判定される
までソフトライトを繰り返す場合、非選択状態である第
二のメモリセルＭＣ２のコントロールゲートには−３
Ｖ、ドレインには６Ｖが印加されている。すなわち、第
二のメモリセルＭＣ２のコントロールゲートとドレイン
間には高電界（９Ｖ）が印加されるため、ドレインディ
スターブ耐性が低い場合、コントロールゲートとドレイ
ン間の電界により、フローティングゲートに蓄積された
電荷量が変動し、第二のメモリセルＭＣ２のしきい値電
圧ＶＴＭが変動する。
テップ１４０）において過消去状態でないと判定される
までソフトライトを繰り返す場合、非選択状態である第
二のメモリセルＭＣ２のコントロールゲートには−３
Ｖ、ドレインには６Ｖが印加されている。すなわち、第
二のメモリセルＭＣ２のコントロールゲートとドレイン
間には高電界（９Ｖ）が印加されるため、ドレインディ
スターブ耐性が低い場合、コントロールゲートとドレイ
ン間の電界により、フローティングゲートに蓄積された
電荷量が変動し、第二のメモリセルＭＣ２のしきい値電
圧ＶＴＭが変動する。
【００２６】しきい値電圧ＶＴＭが高くなると追加消去
が必要になり、しきい値電圧ＶＴＭが低くなると過消去
となるため、ソフトライトが必要となる。
が必要になり、しきい値電圧ＶＴＭが低くなると過消去
となるため、ソフトライトが必要となる。
【００２７】更に、過消去ベリファイにおいて、一度、
過消去ではないと判定されたメモリセルが、他のメモリ
セルのソフトライト時に電圧しきい値ＶＴＭが変動し、
過消去になると、もはや過消去救済は不可能となる。こ
れは、一旦、過消去ベリファイをパスすると、再度、同
一のメモリセルに対しては過消去ベリファイを行わない
ためである。
過消去ではないと判定されたメモリセルが、他のメモリ
セルのソフトライト時に電圧しきい値ＶＴＭが変動し、
過消去になると、もはや過消去救済は不可能となる。こ
れは、一旦、過消去ベリファイをパスすると、再度、同
一のメモリセルに対しては過消去ベリファイを行わない
ためである。
【００２８】ドレインディスターブを弱めるためには、
非選択ワード線に印加する電圧を極力高くする必要があ
るが、非選択ワード線に接続されているメモリセルのＶ
ＴＭがオンすると、配線抵抗等により電圧ＶＰＷおよび
ビット線の電圧降下が起きるため、選択されたメモリセ
ルのドレイン電圧が低くなり、ソフトライト時間が長く
なる。あるいは、場合によっては、ソフトライト自体が
不可能になる。
非選択ワード線に印加する電圧を極力高くする必要があ
るが、非選択ワード線に接続されているメモリセルのＶ
ＴＭがオンすると、配線抵抗等により電圧ＶＰＷおよび
ビット線の電圧降下が起きるため、選択されたメモリセ
ルのドレイン電圧が低くなり、ソフトライト時間が長く
なる。あるいは、場合によっては、ソフトライト自体が
不可能になる。
【００２９】従って、非選択状態の全てのメモリセルが
オフするように、非選択ワード線には予め十分低い電
圧、すなわち、全てのメモリセルのしきい値電圧ＶＴＭ
以下の電圧を印加しなければならず、結果として、ソフ
トライト時には、非選択のメモリセルのコントロールゲ
ートとドレイン間に常に高電界が印加される。
オフするように、非選択ワード線には予め十分低い電
圧、すなわち、全てのメモリセルのしきい値電圧ＶＴＭ
以下の電圧を印加しなければならず、結果として、ソフ
トライト時には、非選択のメモリセルのコントロールゲ
ートとドレイン間に常に高電界が印加される。
【００３０】本発明は、以上のような問題点に鑑みてな
されたものであり、過消去救済を目的としたソフトライ
トを行う場合のメモリセルのドレインディスターブによ
るしきい値の変動を抑え、再消去または再ソフトライト
回数を削減し、ひいては、消去時間またはソフトライト
時間を短縮することができる不揮発性メモリを提供する
ことを目的とする。
されたものであり、過消去救済を目的としたソフトライ
トを行う場合のメモリセルのドレインディスターブによ
るしきい値の変動を抑え、再消去または再ソフトライト
回数を削減し、ひいては、消去時間またはソフトライト
時間を短縮することができる不揮発性メモリを提供する
ことを目的とする。
【００３１】
【課題を解決するための手段】この目的を達成するた
め、本発明に係る不揮発性メモリは、過消去救済を目的
としたソフトライトを行う場合の非選択ワード線に印加
される負電圧をドレインディスターブを最小限にするよ
うに最適化することにより、ソフトライト時のメモリセ
ルのドレインディスターブによるしきい値の変動を抑
え、再消去または再ソフトライト回数を削減し、ひいて
は、消去時間またはソフトライト時間を短縮する。
め、本発明に係る不揮発性メモリは、過消去救済を目的
としたソフトライトを行う場合の非選択ワード線に印加
される負電圧をドレインディスターブを最小限にするよ
うに最適化することにより、ソフトライト時のメモリセ
ルのドレインディスターブによるしきい値の変動を抑
え、再消去または再ソフトライト回数を削減し、ひいて
は、消去時間またはソフトライト時間を短縮する。
【００３２】具体的には、本発明は、第一の態様とし
て、複数のメモリセルと、メモリセルの各々に接続され
ているワード線及びビット線と、選択されたメモリセル
に書込を行う書込回路と、書込回路に供給される電圧を
検出し、検出した電圧に応じた電圧検出信号を出力する
電圧検出回路と、第一及び第二の負電圧が供給され、電
圧検出信号に基づいて、第一及び第二の負電圧の一方を
選択し、選択した負電圧を非選択ワード線に供給する制
御回路と、を備える不揮発性メモリを提供する。
て、複数のメモリセルと、メモリセルの各々に接続され
ているワード線及びビット線と、選択されたメモリセル
に書込を行う書込回路と、書込回路に供給される電圧を
検出し、検出した電圧に応じた電圧検出信号を出力する
電圧検出回路と、第一及び第二の負電圧が供給され、電
圧検出信号に基づいて、第一及び第二の負電圧の一方を
選択し、選択した負電圧を非選択ワード線に供給する制
御回路と、を備える不揮発性メモリを提供する。
【００３３】また、本発明は、第二の態様として、第一
乃至第四のメモリセルと、第二及び第三のメモリセルの
コントロールゲートに接続されている第一のワード線
と、第一及び第四のメモリセルのコントロールゲートに
接続されている第二のワード線と、第一の電圧と第一の
負電圧とが供給され、第一及び第二のワード線に接続さ
れている第一のデコーダと、第一及び第二のドレインに
接続する第一のビット線と、第三及び第四のドレインに
接続する第二のビット線と、第一及び第二の出力信号を
出力する第二のデコーダと、第三の電圧を供給する電圧
供給回路と、電圧供給回路から第三の電圧を供給される
書込回路と、第一のビット線と書込回路とに接続され、
第二のデコーダからの第一の出力信号をゲート入力とす
る第一のトランジスタと、第二のビット線と書込回路と
に接続され、第二のデコーダからの第二の出力信号をゲ
ート入力とする第二のトランジスタと、第一乃至第四の
メモリセルの各ソースに接続されているソース線と、ソ
ース線に接続され、第一乃至第四のメモリセルの内容の
消去を行う消去回路と、第三の電圧を検出し、検出した
第三の電圧に応じた電圧検出信号を出力する電圧検出回
路と、第二及び第三の負電圧が供給され、電圧検出信号
に基づいて、第二及び第三の負電圧の一方を選択し、選
択した負電圧を第一の負電圧として第一のデコーダに供
給する負電圧制御回路と、を備える不揮発性メモリを提
供する。
乃至第四のメモリセルと、第二及び第三のメモリセルの
コントロールゲートに接続されている第一のワード線
と、第一及び第四のメモリセルのコントロールゲートに
接続されている第二のワード線と、第一の電圧と第一の
負電圧とが供給され、第一及び第二のワード線に接続さ
れている第一のデコーダと、第一及び第二のドレインに
接続する第一のビット線と、第三及び第四のドレインに
接続する第二のビット線と、第一及び第二の出力信号を
出力する第二のデコーダと、第三の電圧を供給する電圧
供給回路と、電圧供給回路から第三の電圧を供給される
書込回路と、第一のビット線と書込回路とに接続され、
第二のデコーダからの第一の出力信号をゲート入力とす
る第一のトランジスタと、第二のビット線と書込回路と
に接続され、第二のデコーダからの第二の出力信号をゲ
ート入力とする第二のトランジスタと、第一乃至第四の
メモリセルの各ソースに接続されているソース線と、ソ
ース線に接続され、第一乃至第四のメモリセルの内容の
消去を行う消去回路と、第三の電圧を検出し、検出した
第三の電圧に応じた電圧検出信号を出力する電圧検出回
路と、第二及び第三の負電圧が供給され、電圧検出信号
に基づいて、第二及び第三の負電圧の一方を選択し、選
択した負電圧を第一の負電圧として第一のデコーダに供
給する負電圧制御回路と、を備える不揮発性メモリを提
供する。
【００３４】例えば、負電圧制御回路は、電圧検出回路
において検出された第三の電圧がしきい値以上である場
合には、第二の負電圧を第一のデコーダに供給し、第三
の電圧がしきい値未満である場合には、第三の負電圧を
第一のデコーダに供給するものとして構成することがで
きる。
において検出された第三の電圧がしきい値以上である場
合には、第二の負電圧を第一のデコーダに供給し、第三
の電圧がしきい値未満である場合には、第三の負電圧を
第一のデコーダに供給するものとして構成することがで
きる。
【００３５】あるいは、負電圧制御回路は、選択されて
いないメモリセルのしきい値電圧が第二の負電圧よりも
高い場合には、第一のデコーダを介して第二の負電圧を
選択されていないワード線に印加し、選択されていない
メモリセルのしきい値電圧が第二の負電圧よりも低い場
合には、第一のデコーダを介して第三の負電圧を選択さ
れていないワード線に印加するものとして構成すること
ができる。
いないメモリセルのしきい値電圧が第二の負電圧よりも
高い場合には、第一のデコーダを介して第二の負電圧を
選択されていないワード線に印加し、選択されていない
メモリセルのしきい値電圧が第二の負電圧よりも低い場
合には、第一のデコーダを介して第三の負電圧を選択さ
れていないワード線に印加するものとして構成すること
ができる。
【００３６】本発明は、第三の態様として、第一乃至第
四のメモリセルと、第二及び第三のメモリセルのコント
ロールゲートに接続されている第一のワード線と、第一
及び第四のメモリセルのコントロールゲートに接続され
ている第二のワード線と、第一の電圧と第一の負電圧と
が供給され、第一及び第二のワード線に接続されている
第一のデコーダと、第一及び第二のドレインに接続する
第一のビット線と、第三及び第四のドレインに接続する
第二のビット線と、第一及び第二の出力信号を出力する
第二のデコーダと、第三の電圧を供給する電圧供給回路
と、電圧供給回路から第三の電圧を供給される書込回路
と、第一のビット線と書込回路とに接続され、第二のデ
コーダからの第一の出力信号をゲート入力とする第一の
トランジスタと、第二のビット線と書込回路とに接続さ
れ、第二のデコーダからの第二の出力信号をゲート入力
とする第二のトランジスタと、第一乃至第四のメモリセ
ルの各ソースに接続されているソース線と、ソース線に
接続され、第一乃至第四のメモリセルの内容の消去を行
う消去回路と、第一のビット線に接続され、第二のデコ
ーダからの第一の出力信号をゲート入力とする第三のト
ランジスタと、第二のビット線に接続され、第二のデコ
ーダからの第二の出力信号をゲート入力とする第四のト
ランジスタと、第三及び第四のトランジスタに接続され
ている信号線と、信号線における電圧を検出し、その電
圧に応じた電圧検出信号を出力する電圧検出回路と、第
二及び第三の負電圧が供給され、電圧検出信号に基づい
て、第二及び第三の負電圧の一方を選択し、選択した負
電圧を第一の負電圧として第一のデコーダに供給する負
電圧制御回路と、を備える不揮発性メモリを提供する。
四のメモリセルと、第二及び第三のメモリセルのコント
ロールゲートに接続されている第一のワード線と、第一
及び第四のメモリセルのコントロールゲートに接続され
ている第二のワード線と、第一の電圧と第一の負電圧と
が供給され、第一及び第二のワード線に接続されている
第一のデコーダと、第一及び第二のドレインに接続する
第一のビット線と、第三及び第四のドレインに接続する
第二のビット線と、第一及び第二の出力信号を出力する
第二のデコーダと、第三の電圧を供給する電圧供給回路
と、電圧供給回路から第三の電圧を供給される書込回路
と、第一のビット線と書込回路とに接続され、第二のデ
コーダからの第一の出力信号をゲート入力とする第一の
トランジスタと、第二のビット線と書込回路とに接続さ
れ、第二のデコーダからの第二の出力信号をゲート入力
とする第二のトランジスタと、第一乃至第四のメモリセ
ルの各ソースに接続されているソース線と、ソース線に
接続され、第一乃至第四のメモリセルの内容の消去を行
う消去回路と、第一のビット線に接続され、第二のデコ
ーダからの第一の出力信号をゲート入力とする第三のト
ランジスタと、第二のビット線に接続され、第二のデコ
ーダからの第二の出力信号をゲート入力とする第四のト
ランジスタと、第三及び第四のトランジスタに接続され
ている信号線と、信号線における電圧を検出し、その電
圧に応じた電圧検出信号を出力する電圧検出回路と、第
二及び第三の負電圧が供給され、電圧検出信号に基づい
て、第二及び第三の負電圧の一方を選択し、選択した負
電圧を第一の負電圧として第一のデコーダに供給する負
電圧制御回路と、を備える不揮発性メモリを提供する。
【００３７】さらに、本発明は、第四の態様として、第
一乃至第四のメモリセルと、第二及び第三のメモリセル
のコントロールゲートに接続されている第一のワード線
と、第一及び第四のメモリセルのコントロールゲートに
接続されている第二のワード線と、第一の電圧と第一の
負電圧とが供給され、第一及び第二のワード線に接続さ
れている第一のデコーダと、第一及び第二のドレインに
接続する第一のビット線と、第三及び第四のドレインに
接続する第二のビット線と、第一及び第二の出力信号を
出力する第二のデコーダと、第三の電圧を供給する電圧
供給回路と、電圧供給回路から第三の電圧を供給される
書込回路と、第一のビット線と書込回路とに接続され、
第二のデコーダからの第一の出力信号をゲート入力とす
る第一のトランジスタと、第二のビット線と書込回路と
に接続され、第二のデコーダからの第二の出力信号をゲ
ート入力とする第二のトランジスタと、第一乃至第四の
メモリセルの各ソースに接続されているソース線と、ソ
ース線に接続され、第一乃至第四のメモリセルの内容の
消去を行う消去回路と、第三の電圧を検出し、検出した
第三の電圧に応じた第一及び第二の電圧検出信号を出力
する電圧検出回路と、第二の負電圧と接地電圧との間に
直列に接続された第一、第二及び第三の抵抗素子と、第
二及び第三の抵抗素子の接続点と第一のデコーダとに接
続され、第一の電圧検出信号をゲート入力とする第三の
トランジスタと、第一及び第二の抵抗素子の接続点と第
一のデコーダとに接続され、第二の電圧検出信号をゲー
ト入力とする第四のトランジスタと、を備える不揮発性
メモリを提供する。
一乃至第四のメモリセルと、第二及び第三のメモリセル
のコントロールゲートに接続されている第一のワード線
と、第一及び第四のメモリセルのコントロールゲートに
接続されている第二のワード線と、第一の電圧と第一の
負電圧とが供給され、第一及び第二のワード線に接続さ
れている第一のデコーダと、第一及び第二のドレインに
接続する第一のビット線と、第三及び第四のドレインに
接続する第二のビット線と、第一及び第二の出力信号を
出力する第二のデコーダと、第三の電圧を供給する電圧
供給回路と、電圧供給回路から第三の電圧を供給される
書込回路と、第一のビット線と書込回路とに接続され、
第二のデコーダからの第一の出力信号をゲート入力とす
る第一のトランジスタと、第二のビット線と書込回路と
に接続され、第二のデコーダからの第二の出力信号をゲ
ート入力とする第二のトランジスタと、第一乃至第四の
メモリセルの各ソースに接続されているソース線と、ソ
ース線に接続され、第一乃至第四のメモリセルの内容の
消去を行う消去回路と、第三の電圧を検出し、検出した
第三の電圧に応じた第一及び第二の電圧検出信号を出力
する電圧検出回路と、第二の負電圧と接地電圧との間に
直列に接続された第一、第二及び第三の抵抗素子と、第
二及び第三の抵抗素子の接続点と第一のデコーダとに接
続され、第一の電圧検出信号をゲート入力とする第三の
トランジスタと、第一及び第二の抵抗素子の接続点と第
一のデコーダとに接続され、第二の電圧検出信号をゲー
ト入力とする第四のトランジスタと、を備える不揮発性
メモリを提供する。
【００３８】第一及び第二の電圧検出信号は、例えば、
第三の電圧がしきい値電圧以上である場合には、それぞ
れハイレベル及びローレベルを出力し、第三の電圧がし
きい値電圧未満である場合には、それぞれローレベル及
びハイレベルを出力するものとして構成することができ
る。
第三の電圧がしきい値電圧以上である場合には、それぞ
れハイレベル及びローレベルを出力し、第三の電圧がし
きい値電圧未満である場合には、それぞれローレベル及
びハイレベルを出力するものとして構成することができ
る。
【００３９】第一、第二、第三及び第四のトランジスタ
としては、Ｎチャネルトランジスタを用いることができ
る。
としては、Ｎチャネルトランジスタを用いることができ
る。
【００４０】以下、上述の第二の態様に係る不揮発性メ
モリについて、図１を参照して、動作を説明する。
モリについて、図１を参照して、動作を説明する。
【００４１】図１に示すように、本不揮発性メモリに
は、書込回路に供給される電圧ＶＰＷを検出する電圧検
出回路と、負電源からの負電圧ＶＮＥＧ１及びＶＮＥＧ
２を入力とし、Ｘデコーダに負電圧ＶＮＥＧを出力する
ＶＮＥＧ制御回路とが設けられている。
は、書込回路に供給される電圧ＶＰＷを検出する電圧検
出回路と、負電源からの負電圧ＶＮＥＧ１及びＶＮＥＧ
２を入力とし、Ｘデコーダに負電圧ＶＮＥＧを出力する
ＶＮＥＧ制御回路とが設けられている。
【００４２】ここで、負電圧ＶＮＥＧ１としては−１
Ｖ、負電圧ＶＮＥＧ２としては−３Ｖが供給され、Ｘデ
コーダに供給される電圧ＶＰＭとしては４Ｖ、電圧ＶＰ
Ｗとしては６Ｖが供給されるものとする。
Ｖ、負電圧ＶＮＥＧ２としては−３Ｖが供給され、Ｘデ
コーダに供給される電圧ＶＰＭとしては４Ｖ、電圧ＶＰ
Ｗとしては６Ｖが供給されるものとする。
【００４３】第一のメモリセルＭＣ１をソフトライトす
る場合、先ず、第一のメモリセルＭＣ１が接続されてい
る第一のワード線Ｗ１が選択され、第一のワード線Ｗ１
には４Ｖが供給され、非選択の第二のワード線Ｗ２には
負電圧ＶＮＥＧ１としての−１Ｖが供給される。ビット
線Ｂ１には書込回路から電圧ＶＰＷとしての６Ｖが供給
される。
る場合、先ず、第一のメモリセルＭＣ１が接続されてい
る第一のワード線Ｗ１が選択され、第一のワード線Ｗ１
には４Ｖが供給され、非選択の第二のワード線Ｗ２には
負電圧ＶＮＥＧ１としての−１Ｖが供給される。ビット
線Ｂ１には書込回路から電圧ＶＰＷとしての６Ｖが供給
される。
【００４４】ここで、第二のメモリセルＭＣ２の閾値
（ＶＴＭ）が−１Ｖより低い場合（例えば、−２Ｖ）、
第二のメモリセルＭＣ２がオンし、電圧ＶＰＷはその電
流分だけ電圧降下する（例えば、５Ｖ）。第二のメモリ
セルＭＣ２のＶＴＭが−１Ｖより高い場合（例えば、０
Ｖ）、第二のメモリセルＭＣ２はオフするため、電圧Ｖ
ＰＷの電圧降下は小さい（例えば、５．５Ｖ)。
（ＶＴＭ）が−１Ｖより低い場合（例えば、−２Ｖ）、
第二のメモリセルＭＣ２がオンし、電圧ＶＰＷはその電
流分だけ電圧降下する（例えば、５Ｖ）。第二のメモリ
セルＭＣ２のＶＴＭが−１Ｖより高い場合（例えば、０
Ｖ）、第二のメモリセルＭＣ２はオフするため、電圧Ｖ
ＰＷの電圧降下は小さい（例えば、５．５Ｖ)。
【００４５】電圧検出回路はこの電圧ＶＰＷの電圧降下
分を検出する。ＶＮＥＧ制御回路は、電圧ＶＰＷ（例え
ば、５Ｖ）が所期値以下である場合には、負電圧ＶＮＥ
Ｇとして負電圧ＶＮＥＧ２の−３Ｖを第一のデコーダと
してのＸデコーダに供給し、電圧ＶＰＷ（例えば、５．
５Ｖ）が所期値以上である場合には、負電圧ＶＮＥＧと
して負電圧ＶＮＥＧ１の−１ＶをＸデコーダに供給し、
ソフトライトを行う。
分を検出する。ＶＮＥＧ制御回路は、電圧ＶＰＷ（例え
ば、５Ｖ）が所期値以下である場合には、負電圧ＶＮＥ
Ｇとして負電圧ＶＮＥＧ２の−３Ｖを第一のデコーダと
してのＸデコーダに供給し、電圧ＶＰＷ（例えば、５．
５Ｖ）が所期値以上である場合には、負電圧ＶＮＥＧと
して負電圧ＶＮＥＧ１の−１ＶをＸデコーダに供給し、
ソフトライトを行う。
【００４６】このように、本発明に係る不揮発性メモリ
においては、非選択ワード線に印加する電圧を必要以上
に下げることなく、ソフトライトが行われる。このた
め、ソフトライト時のドレインディスターブを最小限に
することができるため、非選択セルのドレインディスタ
ーブによるＶＴＭの変動を抑え、再消去または再ソフト
ライト回数を削減し、消去時間またはソフトライト時間
を短縮することができる。
においては、非選択ワード線に印加する電圧を必要以上
に下げることなく、ソフトライトが行われる。このた
め、ソフトライト時のドレインディスターブを最小限に
することができるため、非選択セルのドレインディスタ
ーブによるＶＴＭの変動を抑え、再消去または再ソフト
ライト回数を削減し、消去時間またはソフトライト時間
を短縮することができる。
【００４７】
【発明の実施の形態】本発明に係る不揮発性メモリの第
１の実施形態を図１に示す。
１の実施形態を図１に示す。
【００４８】本実施形態に係る不揮発性メモリ１０は、
第一乃至第四のメモリセルＭＣ１乃至ＭＣ４と、第一及
び第三のメモリセルＭＣ１及びＭＣ３のコントロールゲ
ートに接続する第一のワード線Ｗ１と、第二及び第四の
メモリセルＭＣ２及びＭＣ４のコントロールゲートに接
続する第二のワード線Ｗ２と、電圧ＶＰＭを供給する電
源と負電圧ＶＮＥＧを供給する負電源と第一及び第二の
ワード線Ｗ１及びＷ２に接続するＸデコーダ１１と、第
一及び第二のメモリセルＭＣ１及びＭＣ２のドレインに
接続する第一のビット線Ｂ１と、第三及び第四のメモリ
セルＭＣ３及びＭＣ４のドレインに接続する第二のビッ
ト線Ｂ２と、第一及び第二の出力信号Ｙ１及びＹ２を出
力するＹデコーダ１２と、電圧ＶＰＷを供給するＶＰＷ
供給回路１３と、ＶＰＷ供給回路１３から電圧ＶＰＷを
供給される書込回路１４と、各メモリセルＭＣ１乃至Ｍ
Ｃ４に流れる電流を検出するセンスアンプ１５と、第一
のビット線Ｂ１と書込回路１４とセンスアンプ１５とに
接続し、第一の出力信号Ｙ１をゲート入力とする第一の
ＮチャネルトランジスタＮ１と、第二のビット線Ｂ２と
書込回路１４とセンスアンプ１５とに接続し、第二の出
力信号Ｙ２をゲート入力とする第二のＮチャネルトラン
ジスタＮ２と、第一乃至第四のメモリセルＭＣ１乃至Ｍ
Ｃ４のソースに接続するソース線Ｓ１と、ソース線Ｓ１
に接続する消去回路１６と、電圧ＶＰＷを検出し、検出
した電圧ＶＰＷに応じた電圧検出信号ＰＷＬＶを出力す
るＶＰＷ電圧検出回路１７と、第二及び第三の負電圧と
してのＶＮＥＧ１及びＶＮＥＧ２が供給され、電圧検出
信号ＰＷＬＶに基づいて、負電圧ＶＮＥＧ１及びＶＮＥ
Ｇ２の一方を選択し、選択した負電圧ＶＮＥＧ１または
ＶＮＥＧ２を負電圧ＶＮＥＧとしてＸデコーダ１１に供
給するＶＮＥＧ制御回路１８と、から構成されている。
第一乃至第四のメモリセルＭＣ１乃至ＭＣ４と、第一及
び第三のメモリセルＭＣ１及びＭＣ３のコントロールゲ
ートに接続する第一のワード線Ｗ１と、第二及び第四の
メモリセルＭＣ２及びＭＣ４のコントロールゲートに接
続する第二のワード線Ｗ２と、電圧ＶＰＭを供給する電
源と負電圧ＶＮＥＧを供給する負電源と第一及び第二の
ワード線Ｗ１及びＷ２に接続するＸデコーダ１１と、第
一及び第二のメモリセルＭＣ１及びＭＣ２のドレインに
接続する第一のビット線Ｂ１と、第三及び第四のメモリ
セルＭＣ３及びＭＣ４のドレインに接続する第二のビッ
ト線Ｂ２と、第一及び第二の出力信号Ｙ１及びＹ２を出
力するＹデコーダ１２と、電圧ＶＰＷを供給するＶＰＷ
供給回路１３と、ＶＰＷ供給回路１３から電圧ＶＰＷを
供給される書込回路１４と、各メモリセルＭＣ１乃至Ｍ
Ｃ４に流れる電流を検出するセンスアンプ１５と、第一
のビット線Ｂ１と書込回路１４とセンスアンプ１５とに
接続し、第一の出力信号Ｙ１をゲート入力とする第一の
ＮチャネルトランジスタＮ１と、第二のビット線Ｂ２と
書込回路１４とセンスアンプ１５とに接続し、第二の出
力信号Ｙ２をゲート入力とする第二のＮチャネルトラン
ジスタＮ２と、第一乃至第四のメモリセルＭＣ１乃至Ｍ
Ｃ４のソースに接続するソース線Ｓ１と、ソース線Ｓ１
に接続する消去回路１６と、電圧ＶＰＷを検出し、検出
した電圧ＶＰＷに応じた電圧検出信号ＰＷＬＶを出力す
るＶＰＷ電圧検出回路１７と、第二及び第三の負電圧と
してのＶＮＥＧ１及びＶＮＥＧ２が供給され、電圧検出
信号ＰＷＬＶに基づいて、負電圧ＶＮＥＧ１及びＶＮＥ
Ｇ２の一方を選択し、選択した負電圧ＶＮＥＧ１または
ＶＮＥＧ２を負電圧ＶＮＥＧとしてＸデコーダ１１に供
給するＶＮＥＧ制御回路１８と、から構成されている。
【００４９】ここで、電圧ＶＰＭとしては、本不揮発性
メモリ１０の動作に応じて、１Ｖから１０Ｖまでの電圧
が供給されるものとし、負電圧ＶＮＥＧ１及びＶＮＥＧ
２としては各々−１Ｖ及び−３Ｖが供給されるものとす
る。
メモリ１０の動作に応じて、１Ｖから１０Ｖまでの電圧
が供給されるものとし、負電圧ＶＮＥＧ１及びＶＮＥＧ
２としては各々−１Ｖ及び−３Ｖが供給されるものとす
る。
【００５０】また、電圧ＶＰＷとしては６Ｖの電圧が供
給されるものとする。
給されるものとする。
【００５１】また、第一乃至第四のメモリセルＭＣ１乃
至ＭＣ４は、第一または第二のワード線Ｗ１、Ｗ２に接
続するコントロールゲートおよび電荷を蓄積するための
フローティングゲートを有する２層ゲートの不揮発性メ
モリであるものとする。
至ＭＣ４は、第一または第二のワード線Ｗ１、Ｗ２に接
続するコントロールゲートおよび電荷を蓄積するための
フローティングゲートを有する２層ゲートの不揮発性メ
モリであるものとする。
【００５２】次に、本実施形態に係る不揮発性メモリセ
ル１０の消去および過消去救済のためのソフトライト動
作について、図２のフローチャートを用いて説明する。
ル１０の消去および過消去救済のためのソフトライト動
作について、図２のフローチャートを用いて説明する。
【００５３】まず、各メモリセルにおいて記憶されてい
るデータの消去動作（ステップ１００）を行う。
るデータの消去動作（ステップ１００）を行う。
【００５４】消去動作時においては、第一及び第二のワ
ード線Ｗ１及びＷ２の電位は０Ｖとする。第一及び第二
の出力信号Ｙ１及びＹ２は０Ｖとし、第一及び第二のＮ
チャネルトランジスタＮ１及びＮ２をオフさせ、第一及
び第二のビット線Ｂ１及びＢ２はオープンとする。ソー
ス線Ｓ１には、消去回路１６から１０Ｖの電圧を供給す
る。これにより、各メモリセルのフローティングゲート
に蓄積された電荷が引き抜かれ、第一乃至第四のメモリ
セルＭＣ１乃至ＭＣ４の消去が行われる。
ード線Ｗ１及びＷ２の電位は０Ｖとする。第一及び第二
の出力信号Ｙ１及びＹ２は０Ｖとし、第一及び第二のＮ
チャネルトランジスタＮ１及びＮ２をオフさせ、第一及
び第二のビット線Ｂ１及びＢ２はオープンとする。ソー
ス線Ｓ１には、消去回路１６から１０Ｖの電圧を供給す
る。これにより、各メモリセルのフローティングゲート
に蓄積された電荷が引き抜かれ、第一乃至第四のメモリ
セルＭＣ１乃至ＭＣ４の消去が行われる。
【００５５】次に、消去ベリファイを行う（ステップ１
１０）。
１０）。
【００５６】消去ベリファイ時には、先ず、第一のメモ
リセルＭＣ１を選択するように、第一のワード線Ｗ１に
は電圧ＶＰＭとしての３Ｖが、第二のワード線Ｗ２には
０Ｖの電圧がそれぞれ印加される。
リセルＭＣ１を選択するように、第一のワード線Ｗ１に
は電圧ＶＰＭとしての３Ｖが、第二のワード線Ｗ２には
０Ｖの電圧がそれぞれ印加される。
【００５７】第一の出力信号Ｙ１はハイレベル、第二の
出力信号Ｙ２はロウレベルとし、第一のＮチャネルトラ
ンジスタＮ１はオン、第二のＮチャネルトランジスタＮ
２はオフさせ、第一のビット線Ｂ１にセンスアンプ１５
から１Ｖの電圧を供給し、第二のビット線Ｂ２はオープ
ンとする。
出力信号Ｙ２はロウレベルとし、第一のＮチャネルトラ
ンジスタＮ１はオン、第二のＮチャネルトランジスタＮ
２はオフさせ、第一のビット線Ｂ１にセンスアンプ１５
から１Ｖの電圧を供給し、第二のビット線Ｂ２はオープ
ンとする。
【００５８】また、ソース線Ｓ１の電位は０Ｖとする。
【００５９】ここで、第一のメモリセルＭＣ１に流れる
電流をセンスアンプ１５で検出する。電流が検出されれ
ば、第一のメモリセルＭＣ１のデータは消去されている
ものとして（ステップ１１０のＯＫ）、次のメモリセル
ＭＣ２乃至ＭＣ４の消去ベリファイを順次行う。
電流をセンスアンプ１５で検出する。電流が検出されれ
ば、第一のメモリセルＭＣ１のデータは消去されている
ものとして（ステップ１１０のＯＫ）、次のメモリセル
ＭＣ２乃至ＭＣ４の消去ベリファイを順次行う。
【００６０】電流が検出されない場合には（ステップ１
１０のＮＧ）、消去動作を再度行う。
１０のＮＧ）、消去動作を再度行う。
【００６１】全てのメモリセルＭＣ１乃至ＭＣ４のデー
タ消去が確認されると、次に、過消去ベリファイを行う
（ステップ１２０）。
タ消去が確認されると、次に、過消去ベリファイを行う
（ステップ１２０）。
【００６２】過消去ベリファイ時には、先ず、第一のメ
モリセルＭＣ１を選択するように、第一のワード線Ｗ１
には電圧ＶＰＭとしての１Ｖが、第二のワード線Ｗ２に
は０Ｖの電圧がそれぞれ印加される。
モリセルＭＣ１を選択するように、第一のワード線Ｗ１
には電圧ＶＰＭとしての１Ｖが、第二のワード線Ｗ２に
は０Ｖの電圧がそれぞれ印加される。
【００６３】第一の出力信号Ｙ１はハイレベル、第二の
出力信号Ｙ２はロウレベルとし、第一のＮチャネルトラ
ンジスタＮ１はオン、第二のＮチャネルトランジスタＮ
２はオフさせ、第一のビット線Ｂ１にはセンスアンプ１
５から１Ｖの電圧を供給し、第二のビット線Ｂ２はオー
プンとする。
出力信号Ｙ２はロウレベルとし、第一のＮチャネルトラ
ンジスタＮ１はオン、第二のＮチャネルトランジスタＮ
２はオフさせ、第一のビット線Ｂ１にはセンスアンプ１
５から１Ｖの電圧を供給し、第二のビット線Ｂ２はオー
プンとする。
【００６４】また、ソース線Ｓ１は０Ｖとする。
【００６５】ここで、第一のメモリセルＭＣ１に流れる
電流をセンスアンプ１５で検出する。電流が検出されれ
ば、第一のメモリセルＭＣ１は過消去であるものとして
（ステップ１２０のＮＧ）、第一のメモリセルＭＣ１に
対してソフトライトを行う（ステップ１３０）。
電流をセンスアンプ１５で検出する。電流が検出されれ
ば、第一のメモリセルＭＣ１は過消去であるものとして
（ステップ１２０のＮＧ）、第一のメモリセルＭＣ１に
対してソフトライトを行う（ステップ１３０）。
【００６６】電流が検出されない場合には、次のメモリ
セルＭＣ２乃至ＭＣ４の過消去ベリファイを順次行う。
過消去セルを検出した場合には、そのメモリセルに対し
てソフトライトを行う（ステップ１３０）。
セルＭＣ２乃至ＭＣ４の過消去ベリファイを順次行う。
過消去セルを検出した場合には、そのメモリセルに対し
てソフトライトを行う（ステップ１３０）。
【００６７】例えば、第一のメモリセルＭＣ１が過消去
である場合（例えば、第一のメモリセルＭＣ１のしきい
値電圧ＶＴＭが−２Ｖである場合）には、第一のワード
線Ｗ１には電圧ＶＰＭとしての４Ｖを印加し、第二のワ
ード線Ｗ２には、ＶＮＥＧ制御回路１８を介して、負電
圧ＶＮＥＧとして負電圧ＶＮＥＧ１の−１Ｖを印加す
る。
である場合（例えば、第一のメモリセルＭＣ１のしきい
値電圧ＶＴＭが−２Ｖである場合）には、第一のワード
線Ｗ１には電圧ＶＰＭとしての４Ｖを印加し、第二のワ
ード線Ｗ２には、ＶＮＥＧ制御回路１８を介して、負電
圧ＶＮＥＧとして負電圧ＶＮＥＧ１の−１Ｖを印加す
る。
【００６８】第一の出力信号Ｙ１はハイレベル、第二の
出力信号Ｙ２はロウレベルとし、第一のビット線Ｂ１に
は書込回路１４を介して電圧ＶＰＷとしての６Ｖを印加
し、第二のビット線Ｂ２はオープンとする。また、ソー
ス線Ｓ１の電位は０Ｖとする。
出力信号Ｙ２はロウレベルとし、第一のビット線Ｂ１に
は書込回路１４を介して電圧ＶＰＷとしての６Ｖを印加
し、第二のビット線Ｂ２はオープンとする。また、ソー
ス線Ｓ１の電位は０Ｖとする。
【００６９】これにより、第一のメモリセルＭＣ１のソ
フトライト（ステップ１３０）を行い、過消去ベリファ
イ（ステップ１４０）において過消去状態でないと判定
される（例えば、第一のメモリセルＭＣ１のしきい値電
圧ＶＴＭが１Ｖである場合）までソフトライトを繰り返
す（ステップ１４０のＮＧ）。
フトライト（ステップ１３０）を行い、過消去ベリファ
イ（ステップ１４０）において過消去状態でないと判定
される（例えば、第一のメモリセルＭＣ１のしきい値電
圧ＶＴＭが１Ｖである場合）までソフトライトを繰り返
す（ステップ１４０のＮＧ）。
【００７０】ここで、非選択状態である第二のメモリセ
ルＭＣ２におけるコントロールゲートの電圧は−１Ｖで
あるため、コントロールゲートとドレインとの間の電界
は、従来のように−３Ｖの電圧を一律に印加する場合に
比べ、低く設定される。
ルＭＣ２におけるコントロールゲートの電圧は−１Ｖで
あるため、コントロールゲートとドレインとの間の電界
は、従来のように−３Ｖの電圧を一律に印加する場合に
比べ、低く設定される。
【００７１】また、非選択である第二のメモリセルＭＣ
２のしきい値ＶＴＭが−１Ｖより低いために、第二のワ
ード線Ｗ２の電位が−１Ｖではオンしてしまい、電圧Ｖ
ＰＷが電圧降下する場合は、ＶＮＥＧ制御回路１７を介
して、負電圧ＶＮＥＧとして負電圧ＶＮＥＧ２の−３Ｖ
を供給し、ソフトライトを継続する。
２のしきい値ＶＴＭが−１Ｖより低いために、第二のワ
ード線Ｗ２の電位が−１Ｖではオンしてしまい、電圧Ｖ
ＰＷが電圧降下する場合は、ＶＮＥＧ制御回路１７を介
して、負電圧ＶＮＥＧとして負電圧ＶＮＥＧ２の−３Ｖ
を供給し、ソフトライトを継続する。
【００７２】このように、非選択のメモリセルのしきい
値ＶＴＭが負電圧ＶＮＥＧ１より高い場合は、負電圧Ｖ
ＮＥＧ１の電圧である−１Ｖが、非選択のメモリセルの
しきい値ＶＴＭが負電圧ＶＮＥＧ１より低い場合は、負
電圧ＶＮＥＧ２の電圧である−３Ｖが選択的に非選択の
ワード線に印加される。これにより、一律に−３Ｖの電
圧を印加する場合に比べ、コントロールゲートとドレイ
ンとの間に高電界が発生する期間を少なくすることがで
きる。
値ＶＴＭが負電圧ＶＮＥＧ１より高い場合は、負電圧Ｖ
ＮＥＧ１の電圧である−１Ｖが、非選択のメモリセルの
しきい値ＶＴＭが負電圧ＶＮＥＧ１より低い場合は、負
電圧ＶＮＥＧ２の電圧である−３Ｖが選択的に非選択の
ワード線に印加される。これにより、一律に−３Ｖの電
圧を印加する場合に比べ、コントロールゲートとドレイ
ンとの間に高電界が発生する期間を少なくすることがで
きる。
【００７３】過消去ベリファイが終了すると（ステップ
１４０のＯＫ）、再度、消去ベリファイが行われる（ス
テップ１５０）。
１４０のＯＫ）、再度、消去ベリファイが行われる（ス
テップ１５０）。
【００７４】以上のように、本実施形態に係る不揮発性
メモリにおいては、過消去救済を目的としたソフトライ
トを行う場合の非選択ワード線に印加される負電圧を、
非選択のメモリセルのしきい値電圧ＶＴＭに応じて切り
換える。これにより、ドレインディスターブを最小限と
し、ソフトライト時における非選択メモリセルのドレイ
ンディスターブによるしきい値電圧ＶＴＭの変動を抑
え、再消去もしくは再ソフトライト回数を削減し、消去
時間もしくはソフトライト時間を短縮することができ
る。
メモリにおいては、過消去救済を目的としたソフトライ
トを行う場合の非選択ワード線に印加される負電圧を、
非選択のメモリセルのしきい値電圧ＶＴＭに応じて切り
換える。これにより、ドレインディスターブを最小限と
し、ソフトライト時における非選択メモリセルのドレイ
ンディスターブによるしきい値電圧ＶＴＭの変動を抑
え、再消去もしくは再ソフトライト回数を削減し、消去
時間もしくはソフトライト時間を短縮することができ
る。
【００７５】本発明に係る不揮発性メモリの第２の実施
形態を図３に示す。
形態を図３に示す。
【００７６】本実施形態に係る不揮発性メモリ２０は、
第一乃至第四のメモリセルＭＣ１乃至ＭＣ４と、第一及
び第三のメモリセルＭＣ１及びＭＣ３のコントロールゲ
ートに接続する第一のワード線Ｗ１と、第二及び第四の
メモリセルＭＣ２及びＭＣ４のコントロールゲートに接
続する第二のワード線Ｗ２と、電圧ＶＰＭを供給する電
源と負電圧ＶＮＥＧを供給する負電源と第一及び第二の
ワード線Ｗ１及びＷ２に接続するＸデコーダ１１と、第
一及び第二のメモリセルＭＣ１及びＭＣ２のドレインに
接続する第一のビット線Ｂ１と、第三及び第四のメモリ
セルＭＣ３及びＭＣ４のドレインに接続する第二のビッ
ト線Ｂ２と、第一及び第二の出力信号Ｙ１及びＹ２を出
力するＹデコーダ１２と、電圧ＶＰＷを供給するＶＰＷ
供給回路１３と、ＶＰＷ供給回路１３から電圧ＶＰＷを
供給される書込回路１４と、各メモリセルＭＣ１乃至Ｍ
Ｃ４に流れる電流を検出するセンスアンプ１５と、第一
のビット線Ｂ１と書込回路１４とセンスアンプ１５とに
接続し、第一の出力信号Ｙ１をゲート入力とする第一の
ＮチャネルトランジスタＮ１と、第二のビット線Ｂ２と
書込回路１４とセンスアンプ１５とに接続し、第二の出
力信号Ｙ２をゲート入力とする第二のＮチャネルトラン
ジスタＮ２と、第一乃至第四のメモリセルＭＣ１乃至Ｍ
Ｃ４のソースに接続するソース線Ｓ１と、ソース線Ｓ１
に接続する消去回路１６と、第一のビット線Ｂ１に接続
され、Ｙデコーダ１２からの第一の出力信号Ｙ１をゲー
ト入力とする第三のトランジスタＮ３と、第二のビット
線Ｂ２に接続され、Ｙデコーダ１２からの第二の出力信
号Ｙ２をゲート入力とする第四のトランジスタＮ４と、
第三及び第四のトランジスタＮ３及びＮ４に接続されて
いる信号線ＶＢＩＴと、信号線ＶＢＩＴにおける電圧を
検出し、その電圧に応じた電圧検出信号ＰＷＬＶを出力
するビット電圧検出回路２１と、第二及び第三の負電圧
としてのＶＮＥＧ１及びＶＮＥＧ２が供給され、電圧検
出信号ＰＷＬＶに基づいて、負電圧ＶＮＥＧ１及びＶＮ
ＥＧ２の一方を選択し、選択した負電圧ＶＮＥＧ１また
はＶＮＥＧ２を負電圧ＶＮＥＧとしてＸデコーダ１１に
供給するＶＮＥＧ制御回路１８と、から構成されてい
る。
第一乃至第四のメモリセルＭＣ１乃至ＭＣ４と、第一及
び第三のメモリセルＭＣ１及びＭＣ３のコントロールゲ
ートに接続する第一のワード線Ｗ１と、第二及び第四の
メモリセルＭＣ２及びＭＣ４のコントロールゲートに接
続する第二のワード線Ｗ２と、電圧ＶＰＭを供給する電
源と負電圧ＶＮＥＧを供給する負電源と第一及び第二の
ワード線Ｗ１及びＷ２に接続するＸデコーダ１１と、第
一及び第二のメモリセルＭＣ１及びＭＣ２のドレインに
接続する第一のビット線Ｂ１と、第三及び第四のメモリ
セルＭＣ３及びＭＣ４のドレインに接続する第二のビッ
ト線Ｂ２と、第一及び第二の出力信号Ｙ１及びＹ２を出
力するＹデコーダ１２と、電圧ＶＰＷを供給するＶＰＷ
供給回路１３と、ＶＰＷ供給回路１３から電圧ＶＰＷを
供給される書込回路１４と、各メモリセルＭＣ１乃至Ｍ
Ｃ４に流れる電流を検出するセンスアンプ１５と、第一
のビット線Ｂ１と書込回路１４とセンスアンプ１５とに
接続し、第一の出力信号Ｙ１をゲート入力とする第一の
ＮチャネルトランジスタＮ１と、第二のビット線Ｂ２と
書込回路１４とセンスアンプ１５とに接続し、第二の出
力信号Ｙ２をゲート入力とする第二のＮチャネルトラン
ジスタＮ２と、第一乃至第四のメモリセルＭＣ１乃至Ｍ
Ｃ４のソースに接続するソース線Ｓ１と、ソース線Ｓ１
に接続する消去回路１６と、第一のビット線Ｂ１に接続
され、Ｙデコーダ１２からの第一の出力信号Ｙ１をゲー
ト入力とする第三のトランジスタＮ３と、第二のビット
線Ｂ２に接続され、Ｙデコーダ１２からの第二の出力信
号Ｙ２をゲート入力とする第四のトランジスタＮ４と、
第三及び第四のトランジスタＮ３及びＮ４に接続されて
いる信号線ＶＢＩＴと、信号線ＶＢＩＴにおける電圧を
検出し、その電圧に応じた電圧検出信号ＰＷＬＶを出力
するビット電圧検出回路２１と、第二及び第三の負電圧
としてのＶＮＥＧ１及びＶＮＥＧ２が供給され、電圧検
出信号ＰＷＬＶに基づいて、負電圧ＶＮＥＧ１及びＶＮ
ＥＧ２の一方を選択し、選択した負電圧ＶＮＥＧ１また
はＶＮＥＧ２を負電圧ＶＮＥＧとしてＸデコーダ１１に
供給するＶＮＥＧ制御回路１８と、から構成されてい
る。
【００７７】なお、図３において、図１に示した第１の
実施形態と同一または均等の構成要素には図１と同一の
符号が付されている。
実施形態と同一または均等の構成要素には図１と同一の
符号が付されている。
【００７８】本実施形態に係る不揮発性メモリ２０は、
第１の実施形態に係る不揮発性メモリ１０と比較して、
第三のＮチャネルトランジスタＮ３と第四のＮチャネル
トランジスタＮ４と信号線ＶＢＩＴとをさらに備えてお
り、また、ＶＰＷ電圧検出回路１８に代えてビット電圧
検出回路２１を備えている。
第１の実施形態に係る不揮発性メモリ１０と比較して、
第三のＮチャネルトランジスタＮ３と第四のＮチャネル
トランジスタＮ４と信号線ＶＢＩＴとをさらに備えてお
り、また、ＶＰＷ電圧検出回路１８に代えてビット電圧
検出回路２１を備えている。
【００７９】次に、本実施形態に係る不揮発性メモリ２
０の動作について説明する。
０の動作について説明する。
【００８０】本実施形態に係る不揮発性メモリセル２０
の消去および過消去救済のためのソフトライト動作は、
以下の点を除いて、第１の実施形態に係る不揮発性メモ
リ１０と同一である。
の消去および過消去救済のためのソフトライト動作は、
以下の点を除いて、第１の実施形態に係る不揮発性メモ
リ１０と同一である。
【００８１】本実施形態においては、ソフトライト時に
おいて、選択された第一のビット線Ｂ１に接続されてい
る第三のＮチャネルトランジスタＮ３または第二のビッ
ト線Ｂ２に接続されている第四のＮチャネルトランジス
タＮ４をオンさせ、第一または第二のビット線Ｂ１また
はＢ２の電圧を信号線ＶＢＩＴに供給する。
おいて、選択された第一のビット線Ｂ１に接続されてい
る第三のＮチャネルトランジスタＮ３または第二のビッ
ト線Ｂ２に接続されている第四のＮチャネルトランジス
タＮ４をオンさせ、第一または第二のビット線Ｂ１また
はＢ２の電圧を信号線ＶＢＩＴに供給する。
【００８２】例えば、第一のメモリセルＭＣ１をソフト
ライトする場合、Ｙデコーダ１２からの第一の出力信号
Ｙ１はハイレベル、第二の出力信号Ｙ２はロウレベルと
なるため、第三のＮチャネルトランジスタＮ３はオン、
第四のＮチャネルトランジスタＮ４はオフとなり、第一
のビット線Ｂ１に供給される電圧が信号線ＶＢＩＴに供
給される。
ライトする場合、Ｙデコーダ１２からの第一の出力信号
Ｙ１はハイレベル、第二の出力信号Ｙ２はロウレベルと
なるため、第三のＮチャネルトランジスタＮ３はオン、
第四のＮチャネルトランジスタＮ４はオフとなり、第一
のビット線Ｂ１に供給される電圧が信号線ＶＢＩＴに供
給される。
【００８３】ビット電圧検出回路２１は、この信号線Ｖ
ＢＩＴの電位を検出し、Ｘデコーダ１１に供給する負電
圧ＶＮＥＧを第二及び第三の負電圧ＶＮＥＧ１及びＶＮ
ＥＧ２の何れかに切り換えることにより、非選択ワード
線に印加される負電圧値を最適化する。
ＢＩＴの電位を検出し、Ｘデコーダ１１に供給する負電
圧ＶＮＥＧを第二及び第三の負電圧ＶＮＥＧ１及びＶＮ
ＥＧ２の何れかに切り換えることにより、非選択ワード
線に印加される負電圧値を最適化する。
【００８４】本実施形態に係る不揮発性メモリ２０によ
っても第一の実施形態に係る不揮発性メモリ１０と同一
の効果を得ることができる。
っても第一の実施形態に係る不揮発性メモリ１０と同一
の効果を得ることができる。
【００８５】本発明に係る不揮発性メモリの第３の実施
形態を図４に示す。
形態を図４に示す。
【００８６】本実施形態に係る不揮発性メモリ３０は、
第一乃至第四のメモリセルＭＣ１乃至ＭＣ４と、第一及
び第三のメモリセルＭＣ１及びＭＣ３のコントロールゲ
ートに接続する第一のワード線Ｗ１と、第二及び第四の
メモリセルＭＣ２及びＭＣ４のコントロールゲートに接
続する第二のワード線Ｗ２と、電圧ＶＰＭを供給する電
源と負電圧ＶＮＥＧを供給する負電源と第一及び第二の
ワード線Ｗ１及びＷ２に接続するＸデコーダ１１と、第
一及び第二のメモリセルＭＣ１及びＭＣ２のドレインに
接続する第一のビット線Ｂ１と、第三及び第四のメモリ
セルＭＣ３及びＭＣ４のドレインに接続する第二のビッ
ト線Ｂ２と、第一及び第二の出力信号Ｙ１及びＹ２を出
力するＹデコーダ１２と、電圧ＶＰＷを供給するＶＰＷ
供給回路１３と、ＶＰＷ供給回路１３から電圧ＶＰＷを
供給される書込回路１４と、各メモリセルＭＣ１乃至Ｍ
Ｃ４に流れる電流を検出するセンスアンプ１５と、第一
のビット線Ｂ１と書込回路１４とセンスアンプ１５とに
接続し、第一の出力信号Ｙ１をゲート入力とする第一の
ＮチャネルトランジスタＮ１と、第二のビット線Ｂ２と
書込回路１４とセンスアンプ１５とに接続し、第二の出
力信号Ｙ２をゲート入力とする第二のＮチャネルトラン
ジスタＮ２と、第一乃至第四のメモリセルＭＣ１乃至Ｍ
Ｃ４のソースに接続するソース線Ｓ１と、ソース線Ｓ１
に接続する消去回路１６と、電圧ＶＰＷを検出し、検出
した電圧ＶＰＷに応じた第一及び第二の電圧検出信号Ｐ
ＷＬＶ１及びＰＷＬＶ２を出力するＶＰＷ電圧検出回路
３１と、第二の負電圧ＶＮＥＧ０と接地電圧ＧＮＤとの
間に直列に接続された第一、第二及び第三の抵抗素子Ｒ
１、Ｒ２及びＲ３と、第二及び第三の抵抗素子Ｒ２及び
Ｒ３の接続点ＶＢとＸデコーダ１１とに接続され、第一
の電圧検出信号ＰＷＬＶ１をゲート入力とする第三のト
ランジスタＮ５と、第一及び第二の抵抗素子Ｒ１及びＲ
２の接続点ＶＡとＸデコーダ１１とに接続され、第二の
電圧検出信号ＰＷＬＶ２をゲート入力とする第四のトラ
ンジスタＮ６と、から構成されている。
第一乃至第四のメモリセルＭＣ１乃至ＭＣ４と、第一及
び第三のメモリセルＭＣ１及びＭＣ３のコントロールゲ
ートに接続する第一のワード線Ｗ１と、第二及び第四の
メモリセルＭＣ２及びＭＣ４のコントロールゲートに接
続する第二のワード線Ｗ２と、電圧ＶＰＭを供給する電
源と負電圧ＶＮＥＧを供給する負電源と第一及び第二の
ワード線Ｗ１及びＷ２に接続するＸデコーダ１１と、第
一及び第二のメモリセルＭＣ１及びＭＣ２のドレインに
接続する第一のビット線Ｂ１と、第三及び第四のメモリ
セルＭＣ３及びＭＣ４のドレインに接続する第二のビッ
ト線Ｂ２と、第一及び第二の出力信号Ｙ１及びＹ２を出
力するＹデコーダ１２と、電圧ＶＰＷを供給するＶＰＷ
供給回路１３と、ＶＰＷ供給回路１３から電圧ＶＰＷを
供給される書込回路１４と、各メモリセルＭＣ１乃至Ｍ
Ｃ４に流れる電流を検出するセンスアンプ１５と、第一
のビット線Ｂ１と書込回路１４とセンスアンプ１５とに
接続し、第一の出力信号Ｙ１をゲート入力とする第一の
ＮチャネルトランジスタＮ１と、第二のビット線Ｂ２と
書込回路１４とセンスアンプ１５とに接続し、第二の出
力信号Ｙ２をゲート入力とする第二のＮチャネルトラン
ジスタＮ２と、第一乃至第四のメモリセルＭＣ１乃至Ｍ
Ｃ４のソースに接続するソース線Ｓ１と、ソース線Ｓ１
に接続する消去回路１６と、電圧ＶＰＷを検出し、検出
した電圧ＶＰＷに応じた第一及び第二の電圧検出信号Ｐ
ＷＬＶ１及びＰＷＬＶ２を出力するＶＰＷ電圧検出回路
３１と、第二の負電圧ＶＮＥＧ０と接地電圧ＧＮＤとの
間に直列に接続された第一、第二及び第三の抵抗素子Ｒ
１、Ｒ２及びＲ３と、第二及び第三の抵抗素子Ｒ２及び
Ｒ３の接続点ＶＢとＸデコーダ１１とに接続され、第一
の電圧検出信号ＰＷＬＶ１をゲート入力とする第三のト
ランジスタＮ５と、第一及び第二の抵抗素子Ｒ１及びＲ
２の接続点ＶＡとＸデコーダ１１とに接続され、第二の
電圧検出信号ＰＷＬＶ２をゲート入力とする第四のトラ
ンジスタＮ６と、から構成されている。
【００８７】なお、図４において、図１に示した第１の
実施形態と同一または均等の構成要素には図１と同一の
符号が付されている。
実施形態と同一または均等の構成要素には図１と同一の
符号が付されている。
【００８８】本実施形態に係る不揮発性メモリ３０にお
いては、第１の実施形態に係る不揮発性メモリ１０と比
較して、電圧検出信号ＰＷＬＶを発信するＶＰＷ電圧検
出回路１７に代えて、第一及び第二の電圧検出信号ＰＷ
ＬＶ１及びＰＷＬＶ２を発信するＶＰＷ電圧検出回路３
１を備えており、また、ＶＮＥＧ制御回路１８に代え
て、第一乃至第三の抵抗素子Ｒ１乃至Ｒ３と第三のトラ
ンジスタＮ５と第四のトランジスタＮ６とを備えてい
る。
いては、第１の実施形態に係る不揮発性メモリ１０と比
較して、電圧検出信号ＰＷＬＶを発信するＶＰＷ電圧検
出回路１７に代えて、第一及び第二の電圧検出信号ＰＷ
ＬＶ１及びＰＷＬＶ２を発信するＶＰＷ電圧検出回路３
１を備えており、また、ＶＮＥＧ制御回路１８に代え
て、第一乃至第三の抵抗素子Ｒ１乃至Ｒ３と第三のトラ
ンジスタＮ５と第四のトランジスタＮ６とを備えてい
る。
【００８９】次に、本実施形態に係る不揮発性メモリ３
０の動作について説明する。
０の動作について説明する。
【００９０】本実施形態に係る不揮発性メモリセル３０
の消去および過消去救済のためのソフトライト動作は、
以下の点を除いて、第１の実施形態に係る不揮発性メモ
リ１０と同一である。
の消去および過消去救済のためのソフトライト動作は、
以下の点を除いて、第１の実施形態に係る不揮発性メモ
リ１０と同一である。
【００９１】第二の負電源ＶＮＥＧ０としては−５Ｖが
供給されているものとし、第一乃至第三の抵抗素子Ｒ１
乃至Ｒ３の抵抗値は、接続点ＶＡ及びＶＢの電位が各々
−３Ｖ及び−１Ｖになるように、設定されているものと
する。
供給されているものとし、第一乃至第三の抵抗素子Ｒ１
乃至Ｒ３の抵抗値は、接続点ＶＡ及びＶＢの電位が各々
−３Ｖ及び−１Ｖになるように、設定されているものと
する。
【００９２】また、第一及び第二の電圧検出信号ＰＷＬ
Ｖ１及びＰＷＬＶ２は、ソフトライト時の初期および電
圧ＶＰＷが５．５Ｖ以上の場合にはそれぞれハイレベル
及びロウレベルを出力し、電圧ＶＰＷが５．５Ｖ未満の
場合にはそれぞれロウレベル及びハイレベルを出力する
ものとする。
Ｖ１及びＰＷＬＶ２は、ソフトライト時の初期および電
圧ＶＰＷが５．５Ｖ以上の場合にはそれぞれハイレベル
及びロウレベルを出力し、電圧ＶＰＷが５．５Ｖ未満の
場合にはそれぞれロウレベル及びハイレベルを出力する
ものとする。
【００９３】本実施形態に係る不揮発性メモリ３０にお
いては、ソフトライト時に、先ず、第一及び第二の電圧
検出信号ＰＷＬＶ１及びＰＷＬＶ２をそれぞれハイレベ
ル及びロウレベルとし、第三及び第四のＮチャネルトラ
ンジスタＮ５及びＮ６をそれぞれオン、オフさせる。
いては、ソフトライト時に、先ず、第一及び第二の電圧
検出信号ＰＷＬＶ１及びＰＷＬＶ２をそれぞれハイレベ
ル及びロウレベルとし、第三及び第四のＮチャネルトラ
ンジスタＮ５及びＮ６をそれぞれオン、オフさせる。
【００９４】これにより、Ｘデコーダ１１には、負電圧
ＶＮＥＧとして、接点ＶＢの電圧である−１Ｖが供給さ
れる。この負電圧ＶＮＥＧとしての−１Ｖが非選択ワー
ド線に印加されるが、この場合、電圧ＶＰＷが５．５Ｖ
未満であれば、ＶＰＷ電圧検出回路３１は第一及び第二
の電圧検出信号ＰＷＬＶ１及びＰＷＬＶ２をそれぞれロ
ウレベル、ハイレベルに切り換え、第三及び第四のＮチ
ャネルトランジスタＮ５、Ｎ６をそれぞれオフ、オンさ
せる。この結果、負電圧ＶＮＥＧとして接点ＶＡの電圧
である−３ＶがＸデコーダ１１に供給される。
ＶＮＥＧとして、接点ＶＢの電圧である−１Ｖが供給さ
れる。この負電圧ＶＮＥＧとしての−１Ｖが非選択ワー
ド線に印加されるが、この場合、電圧ＶＰＷが５．５Ｖ
未満であれば、ＶＰＷ電圧検出回路３１は第一及び第二
の電圧検出信号ＰＷＬＶ１及びＰＷＬＶ２をそれぞれロ
ウレベル、ハイレベルに切り換え、第三及び第四のＮチ
ャネルトランジスタＮ５、Ｎ６をそれぞれオフ、オンさ
せる。この結果、負電圧ＶＮＥＧとして接点ＶＡの電圧
である−３ＶがＸデコーダ１１に供給される。
【００９５】本実施形態に係る不揮発性メモリ３０によ
っても第一の実施形態に係る不揮発性メモリ１０と同一
の効果を得ることができる。
っても第一の実施形態に係る不揮発性メモリ１０と同一
の効果を得ることができる。
【００９６】
【発明の効果】以上のように、本発明に係る不揮発性メ
モリによれば、過消去救済を目的としたソフトライトを
行う場合、非選択ワード線に印加される負電圧は非選択
のメモリセルのしきい値電圧に応じて切り換えられる。
これにより、ドレインディスターブを最小限とし、ソフ
トライト時における非選択メモリセルのドレインディス
ターブによるしきい値電圧の変動を抑え、再消去または
再ソフトライト回数を削減し、消去時間またはソフトラ
イト時間を短縮することができる。
モリによれば、過消去救済を目的としたソフトライトを
行う場合、非選択ワード線に印加される負電圧は非選択
のメモリセルのしきい値電圧に応じて切り換えられる。
これにより、ドレインディスターブを最小限とし、ソフ
トライト時における非選択メモリセルのドレインディス
ターブによるしきい値電圧の変動を抑え、再消去または
再ソフトライト回数を削減し、消去時間またはソフトラ
イト時間を短縮することができる。
【図１】本発明の第一の実施形態に係る不揮発性メモリ
のブロック図である。
のブロック図である。
【図２】不揮発性メモリの動作を示すフローチャートで
ある。
ある。
【図３】本発明の第二の実施形態に係る不揮発性メモリ
のブロック図である。
のブロック図である。
【図４】本発明の第三の実施形態に係る不揮発性メモリ
のブロック図である。
のブロック図である。
【図５】従来の不揮発性メモリのブロック図である。
１０ 第一の実施形態に係る不揮発性メモリ １１ Ｘデコーダ １２ Ｙデコーダ １３ ＶＰＷ供給回路 １４ 書込回路 １５ センスアンプ １６ 消去回路 １７ ＶＰＷ電圧検出回路 １８ ＶＮＥＧ制御回路 ２１ ビット電圧検出回路 ３１ ＶＰＷ電圧検出回路
Claims (9)
- 【請求項１】 複数のメモリセルと、 前記メモリセルの各々に接続されているワード線及びビ
ット線と、 選択されたメモリセルに書込を行う書込回路と、 前記書込回路に供給される電圧を検出し、検出した電圧
に応じた電圧検出信号を出力する電圧検出回路と、 第一及び第二の負電圧が供給され、前記電圧検出信号に
基づいて、前記第一及び第二の負電圧の一方を選択し、
選択した負電圧を非選択ワード線に供給する制御回路
と、 を備える不揮発性メモリ。 - 【請求項２】 第一乃至第四のメモリセルと、 前記第二及び第三のメモリセルのコントロールゲートに
接続されている第一のワード線と、 前記第一及び第四のメモリセルのコントロールゲートに
接続されている第二のワード線と、 第一の電圧と第一の負電圧とが供給され、前記第一及び
第二のワード線に接続されている第一のデコーダと、 前記第一及び第二のドレインに接続する第一のビット線
と、 前記第三及び第四のドレインに接続する第二のビット線
と、 第一及び第二の出力信号を出力する第二のデコーダと、 第三の電圧を供給する電圧供給回路と、 前記電圧供給回路から前記第三の電圧を供給される書込
回路と、 前記第一のビット線と前記書込回路とに接続され、前記
第二のデコーダからの前記第一の出力信号をゲート入力
とする第一のトランジスタと、 前記第二のビット線と前記書込回路とに接続され、前記
第二のデコーダからの前記第二の出力信号をゲート入力
とする第二のトランジスタと、 前記第一乃至第四のメモリセルの各ソースに接続されて
いるソース線と、 前記ソース線に接続され、前記第一乃至第四のメモリセ
ルの内容の消去を行う消去回路と、 前記第三の電圧を検出し、検出した第三の電圧に応じた
電圧検出信号を出力する電圧検出回路と、 第二及び第三の負電圧が供給され、前記電圧検出信号に
基づいて、前記第二及び第三の負電圧の一方を選択し、
選択した負電圧を前記第一の負電圧として前記第一のデ
コーダに供給する負電圧制御回路と、 を備える不揮発性メモリ。 - 【請求項３】 前記負電圧制御回路は、前記電圧検出回
路において検出された前記第三の電圧がしきい値以上で
ある場合には、前記第二の負電圧を前記第一のデコーダ
に供給し、前記第三の電圧が前記しきい値未満である場
合には、前記第三の負電圧を前記第一のデコーダに供給
するものであることを特徴とする請求項２に記載の不揮
発性メモリ。 - 【請求項４】 前記負電圧制御回路は、選択されていな
いメモリセルのしきい値電圧が前記第二の負電圧よりも
高い場合には、前記第一のデコーダを介して前記第二の
負電圧を選択されていないワード線に印加し、選択され
ていないメモリセルのしきい値電圧が前記第二の負電圧
よりも低い場合には、前記第一のデコーダを介して前記
第三の負電圧を選択されていないワード線に印加するも
のであることを特徴とする請求項２に記載の不揮発性メ
モリ。 - 【請求項５】 第一乃至第四のメモリセルと、 前記第二及び第三のメモリセルのコントロールゲートに
接続されている第一のワード線と、 前記第一及び第四のメモリセルのコントロールゲートに
接続されている第二のワード線と、 第一の電圧と第一の負電圧とが供給され、前記第一及び
第二のワード線に接続されている第一のデコーダと、 前記第一及び第二のドレインに接続する第一のビット線
と、 前記第三及び第四のドレインに接続する第二のビット線
と、 第一及び第二の出力信号を出力する第二のデコーダと、 第三の電圧を供給する電圧供給回路と、 前記電圧供給回路から前記第三の電圧を供給される書込
回路と、 前記第一のビット線と前記書込回路とに接続され、前記
第二のデコーダからの前記第一の出力信号をゲート入力
とする第一のトランジスタと、 前記第二のビット線と前記書込回路とに接続され、前記
第二のデコーダからの前記第二の出力信号をゲート入力
とする第二のトランジスタと、 前記第一乃至第四のメモリセルの各ソースに接続されて
いるソース線と、 前記ソース線に接続され、前記第一乃至第四のメモリセ
ルの内容の消去を行う消去回路と、 前記第一のビット線に接続され、前記第二のデコーダか
らの前記第一の出力信号をゲート入力とする第三のトラ
ンジスタと、 前記第二のビット線に接続され、前記第二のデコーダか
らの前記第二の出力信号をゲート入力とする第四のトラ
ンジスタと、 前記第三及び第四のトランジスタに接続されている信号
線と、 前記信号線における電圧を検出し、その電圧に応じた電
圧検出信号を出力する電圧検出回路と、 第二及び第三の負電圧が供給され、前記電圧検出信号に
基づいて、前記第二及び第三の負電圧の一方を選択し、
選択した負電圧を前記第一の負電圧として前記第一のデ
コーダに供給する負電圧制御回路と、 を備える不揮発性メモリ。 - 【請求項６】 第一乃至第四のメモリセルと、 前記第二及び第三のメモリセルのコントロールゲートに
接続されている第一のワード線と、 前記第一及び第四のメモリセルのコントロールゲートに
接続されている第二のワード線と、 第一の電圧と第一の負電圧とが供給され、前記第一及び
第二のワード線に接続されている第一のデコーダと、 前記第一及び第二のドレインに接続する第一のビット線
と、 前記第三及び第四のドレインに接続する第二のビット線
と、 第一及び第二の出力信号を出力する第二のデコーダと、 第三の電圧を供給する電圧供給回路と、 前記電圧供給回路から前記第三の電圧を供給される書込
回路と、 前記第一のビット線と前記書込回路とに接続され、前記
第二のデコーダからの前記第一の出力信号をゲート入力
とする第一のトランジスタと、 前記第二のビット線と前記書込回路とに接続され、前記
第二のデコーダからの前記第二の出力信号をゲート入力
とする第二のトランジスタと、 前記第一乃至第四のメモリセルの各ソースに接続されて
いるソース線と、 前記ソース線に接続され、前記第一乃至第四のメモリセ
ルの内容の消去を行う消去回路と、 前記第三の電圧を検出し、検出した第三の電圧に応じた
第一及び第二の電圧検出信号を出力する電圧検出回路
と、 第二の負電圧と接地電圧との間に直列に接続された第
一、第二及び第三の抵抗素子と、 前記第二及び第三の抵抗素子の接続点と前記第一のデコ
ーダとに接続され、前記第一の電圧検出信号をゲート入
力とする第三のトランジスタと、 前記第一及び第二の抵抗素子の接続点と前記第一のデコ
ーダとに接続され、前記第二の電圧検出信号をゲート入
力とする第四のトランジスタと、 を備える不揮発性メモリ。 - 【請求項７】 前記第一及び第二の電圧検出信号は、前
記第三の電圧がしきい値電圧以上である場合には、それ
ぞれハイレベル及びローレベルを出力し、前記第三の電
圧がしきい値電圧未満である場合には、それぞれローレ
ベル及びハイレベルを出力するものであることを特徴と
する請求項６に記載の不揮発性メモリ。 - 【請求項８】 前記第一及び第二のトランジスタはＮチ
ャネルトランジスタであることを特徴とする請求項２乃
至７の何れか一項に記載の不揮発性メモリ。 - 【請求項９】 前記第三及び第四のトランジスタはＮチ
ャネルトランジスタであることを特徴とする請求項５乃
至７の何れか一項に記載の不揮発性メモリ。
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| JP2001039944A JP3859975B2 (ja) | 2001-02-16 | 2001-02-16 | 不揮発性メモリ |
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| JP2001039944A JP3859975B2 (ja) | 2001-02-16 | 2001-02-16 | 不揮発性メモリ |
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| JP2002245789A true JP2002245789A (ja) | 2002-08-30 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010079977A (ja) * | 2008-09-25 | 2010-04-08 | Toppan Printing Co Ltd | 定電流型電源回路を有する不揮発性半導体メモリ装置 |
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2001
- 2001-02-16 JP JP2001039944A patent/JP3859975B2/ja not_active Expired - Fee Related
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| JP2010079977A (ja) * | 2008-09-25 | 2010-04-08 | Toppan Printing Co Ltd | 定電流型電源回路を有する不揮発性半導体メモリ装置 |
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