KR20090094750A

KR20090094750A - 반도체 기억 장치

Info

Publication number: KR20090094750A
Application number: KR1020090016452A
Authority: KR
Inventors: 히로시 마와타리
Original assignee: 후지쯔 마이크로일렉트로닉스 가부시키가이샤
Priority date: 2008-03-03
Filing date: 2009-02-26
Publication date: 2009-09-08
Also published as: JP2009211744A; US7986561B2; US20110222351A1; US20090219762A1; JP5365028B2; US8289777B2; KR101046306B1

Abstract

본 발명은, 프로그램 동작이나 리드 동작을 고속화할 수 있고, 셀 트랜지스터가 과소거 상태가 되더라도 리드 동작을 정상적으로 행하는 반도체 기억 장치를 제공하는 것을 목적으로 한다.

선택 트랜지스터와 이 선택 트랜지스터에 접속되고 컨트롤 게이트를 갖는 기억 트랜지스터를 갖는 복수의 메모리 셀과, 복수의 메모리 셀의 선택 트랜지스터의 게이트에 접속되는 복수의 선택 게이트선과, 복수의 메모리 셀의 기억 트랜지스터의 컨트롤 게이트에 접속되는 복수의 컨트롤 게이트선과, 복수의 메모리 셀의 기억 트랜지스터의 소스에 접속되는 복수의 소스선과, 선택 게이트선에 교차하여 복수의 메모리 셀의 선택 트랜지스터에 접속되는 복수의 비트선을 가지고, 프로그램 동작에서는 기억 트랜지스터에 소스선으로부터 드레인 전류를 흘리며, 리드 동작에서는 기억 트랜지스터에 소스선으로 드레인 전류를 흘린다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은, 반도체 기억 장치에 관한 것으로, 특히, 플로팅 게이트에 전하를 축적하는 비휘발성의 반도체 기억 장치에 관한 것이다.

비휘발성의 반도체 기억 장치 중, 플로팅 게이트에 전하를 축적하는 타입의 것은, 플래시 메모리로서 널리 보급되어 있다. 이 반도체 기억 장치는, 비트선과 워드선의 교차 위치에 설치된 셀 트랜지스터는 플로팅 게이트를 가지고, 셀 트랜지스터의 드레인에 비트선이, 컨트롤 게이트에 워드선이, 소스에 소스선이 각각 접속된다. 그리고, 플로팅 게이트에 전자(부(負)의 전하)가 주입되지 않은 상태(데이터 1, 소거 상태)와, 주입되어 있는 상태(데이터 0, 프로그램 상태)를 기억한다.

프로그램 동작은, 모든 셀 트랜지스터를 소거 상태로 하고 나서 행해지고, 프로그램 대상의 셀 트랜지스터에 대해, 컨트롤 게이트에 높은 전압 펄스(예컨대 10 V), 드레인에 높은 전압 펄스(예컨대 5 V), 소스에 낮은 전압(예컨대 0 V)을 인가하며, 드레인·소스 사이에 열 전자(hot electron)를 발생시켜 플로팅 게이트에 그 전자를 주입한다. 그리고, 프로그램 검증 공정에서, 컨트롤 게이트에 프로그램 검증 전압을 인가하여 셀 트랜지스터가 오프인 것을 확인한다. 이 프로그램 검증을 패스할 때까지, 전술한 프로그램 펄스의 인가가 반복된다.

리드 동작에서는, 선택한 셀 트랜지스터의 컨트롤 게이트에 리드 기준 전압을 인가하여, 셀 트랜지스터가 도통인지(전자의 주입 없는 데이터 1) 비도통인지(전자의 주입 있는 데이터 0)를 비트선의 전위로부터 검출한다.

소거 동작은, 모든 셀 트랜지스터를 프로그램 상태로 한 후 행해진다. 그리고, 소거 동작에서는, 셀 트랜지스터의 드레인과 소스를 플로팅 상태로 하고, 컨트롤 게이트에 부의 전압 펄스, 기판에 높은 정(正)전압 펄스를 각각 인가하여, 파울러-놀트하임(Fowler-Nordheim) 터널 현상에 의해 플로팅 게이트 중의 전자를 기판측으로 빼낸다. 이 소거 펄스의 인가는 어떤 블록 내의 모든 셀 트랜지스터에 대해 행해진다. 그리고, 소거 검증 공정에서, 각 셀 트랜지스터에 대해, 컨트롤 게이트에 소거 검증 전압을 인가하여 셀 트랜지스터가 온인 것을 확인한다. 소거 검증을 모든 셀 트랜지스터가 패스할 때까지 소거 펄스에 인가가 반복된다.

이하에 나타내는 특허 문헌 1∼4에는, 프로그램 펄스의 전압을 서서히 상승시켜 프로그램 동작을 행하는 비휘발성의 반도체 기억 장치가 개시되어 있다.

[특허 문헌 1] 일본 특허 공개 평성 제11-110977호 공보

[특허 문헌 2] 일본 특허 공개 제2005-122841호 공보

[특허 문헌 3] 일본 특허 공개 제2005-174414호 공보

[특허 문헌 4] 일본 특허 공개 제2006-294142호 공보

첫번째로, 종래의 비휘발성 반도체 기억 장치는, 셀 트랜지스터의 과소거의 문제가 있다. 소거 동작에서는, 블록 내의 모든 셀 트랜지스터에 소거 펄스를 반복 인가하고, 개개의 셀 트랜지스터의 임계치 전압이 소거 검증 레벨까지 저하한 것을 확인한다. 모든 셀 트랜지스터의 소거 검증이 패스할 때까지 소거 펄스의 일괄 인가가 반복된다. 따라서, 블록 내의 셀 트랜지스터의 특성 변동에 기인하여, 일부의 셀 트랜지스터는 플로팅 게이트로부터 전자가 빼내어지고 또한 정의 전하가 주입되어 부의 임계치 전압의 상태(과소거 상태)가 된다. 과소거 상태가 되면, 리드 동작에 의해 선택되어 있지 않은 셀 트랜지스터의 컨트롤 게이트가 0 V의 비선택 상태라도 드레인 전류가 누설 전류로서 발생하고, 선택된 셀 트랜지스터의 온, 오프 상태를 비트선 전위로부터 검출할 수 없게 된다.

두번째로, 저전원 전압화와 미세화에 정합하지 않는 고내압의 트랜지스터가 필요하다는 문제가 있다. 최근의 전원의 저전압화와 미세화의 경향에 의해, 내부 회로를 구성하는 트랜지스터는 보다 얇은 게이트 산화막을 갖는 미소 사이즈로 하는 것이 요구되고, 임계치 전압을 낮게 하여 낮은 전원 전압이라도 동작 가능하게 하는 것이 요구된다. 그런데, 전술한 바와 같이, 프로그램 동작에 있어서, 셀 트랜지스터의 컨트롤 게이트(워드선에 접속)와, 드레인(비트선에 접속)을 높은 전압으로 구동해야 하고, 그것을 위해서는, 워드선 드라이브 회로나 비트선 선택 회로를, 두꺼운 게이트 산화막을 갖는 게이트폭이 큰 고내압 트랜지스터로 구성하는 것이 요구된다.

이러한 고내압 트랜지스터는 임계치 전압도 높아, 저전압 전원에서는 구동할 수 없다. 최근에는, 전원의 저전압화에 의해 전원 전압은, 예컨대 2 V 전후까지 저하하고, 미세화 트랜지스터의 임계치 전압은 0.2 V∼0.3 V로 되고 있는 것에 비해, 전술한 고내압 트랜지스터의 임계치 전압은 1 V 전후로 높다. 그 때문에, 전원 전압으로 구동하면 고내압 트랜지스터의 온전류가 작고 동작 속도가 늦어진다고 하는 과제가 있다. 또한, 전원 전압을 승압하여 고내압 트랜지스터를 구동하였더라도, 승압 동작에 의해 프로그램 동작이 늦어진다고 하는 과제가 있다.

또한, 셀 트랜지스터 자체도, 미세화 트랜지스터와 비교하면 터널 게이트 산화막이 두껍고 임계치 전압이 높다. 그 때문에, 판독 동작에 있어서, 셀 트랜지스터의 컨트롤 게이트에 접속되는 워드선을 전원 전압보다도 높은 전압으로 승압한 리드 기준 전압으로 구동하는 것이 필요하게 된다. 최근에는, 리드 기준 전압은, 예컨대 4 V∼5 V로 저전원 전압의 2 V 전후보다도 높게 되어 있다. 따라서, 이 승압 동작에 의해 리드 동작도 늦다고 하는 과제가 있다.

그래서, 본 발명의 목적은, 상기한 종래의 과제를 해결한 비휘발성 반도체 기억 장치를 제공하는 것에 있다.

또한, 본 발명의 목적은, 셀 트랜지스터가 과소거 상태로 되더라도 리드 동작을 적정하게 행할 수 있는 비휘발성 반도체 기억 장치를 제공하는 것에 있다.

또한, 본 발명의 목적은, 고내압 트랜지스터로 구동 회로를 구성하였더라도, 프로그램 동작이나 리드 동작이 늦어지지 않는 비휘발성 반도체 기억 장치를 제공 하는 것에 있다.

상기한 목적을 달성하기 위해, 본 발명의 제1 측면에 따르면, 반도체 기억 장치는, 선택 트랜지스터와 이 선택 트랜지스터에 접속되고 컨트롤 게이트를 갖는 기억 트랜지스터를 갖는 복수의 메모리 셀과, 복수의 메모리 셀의 선택 트랜지스터의 게이트에 접속되는 복수의 선택 게이트선과, 복수의 메모리 셀의 기억 트랜지스터의 컨트롤 게이트에 접속되는 복수의 컨트롤 게이트선과, 상기 복수의 메모리 셀의 기억 트랜지스터의 소스에 접속되는 복수의 소스선과, 상기 선택 게이트선에 교차하여 상기 복수의 메모리 셀의 선택 트랜지스터에 접속되는 복수의 비트선을 갖는다. 그리고, 복수의 선택 게이트선을 구동하는 선택 게이트선 드라이버 회로는, 제1 게이트 절연막을 갖는 제1 트랜지스터에 의해 구성되고, 상기 선택 게이트선을 전원 전압으로 구동한다. 또한, 복수의 컨트롤 게이트선을 구동하는 컨트롤 게이트선 드라이버 회로와 복수의 소스선을 구동하는 소스선 드라이버 회로는, 제1 게이트 절연막보다 두꺼운 제2 게이트 절연막을 갖는 제2 트랜지스터에 의해 구성되고, 각각의 드라이버 회로가, 상기 컨트롤 게이트선과 소스선을 전원 전압보다 높은 승압 전압으로 구동한다.

또한, 프로그램 시에는, 어드레스 선택된 비트선을 저하시켜 그 이외의 비트선을 높은 전위로 하고, 컨트롤 게이트선 드라이버 회로가 모든 컨트롤 게이트선에 제1 프로그램 전압을 인가하고, 소스선 드라이버 회로가 모든 소스선에 제2 프로그램 전압을 인가하며, 선택 게이트선 드라이버 회로가 어드레스 선택한 선택 게이트 선을 전원 전압으로 구동한다. 또한, 리드 시에는, 컨트롤 게이트선 드라이버 회로가 모든 컨트롤 게이트선에 리드 기준 전압을 인가하고, 선택 게이트선 드라이버 회로가 어드레스 선택한 선택 게이트선을 전원 전압으로 구동한다.

프로그램 전압이나 리드 기준 전압 등의 높은 전압을 컨트롤 게이트선에 인가하는 컨트롤 게이트선 드라이버 회로는, 어드레스에 따른 선택 동작을 행하지 않기 때문에, 선택 동작에 의한 동작 속도의 저하를 억제할 수 있다. 또한, 선택 게이트선 드라이버 회로는, 어드레스에 따른 선택 동작을 행하지만, 낮은 전원 전압으로 구동 가능한 미세 트랜지스터로 구성되기 때문에, 그 선택 동작은 고속으로 행해진다.

상기한 목적을 달성하기 위해, 본 발명의 제2 측면에 따르면, 상기 제1 측면에 있어서, 또한, 프로그램 동작에서는, 컨트롤 게이트선 드라이버 회로가, 컨트롤 게이트선에 인가하는 제1 프로그램 전압을 제1 전압으로부터 순차적으로 상승시킨 제2 전압으로 변경하면서, 프로그램 전압의 인가를 반복한다. 제1 프로그램 전압의 상승에 대응하여, 대응하는 프로그램 검증 전압도 순차적으로 상승시킨다. 그리고, 과소거 상태의 셀 트랜지스터가 존재하는 경우는, 제1 전압을 충분히 낮은 전압으로 한 상태로부터 순차적으로 상승시킴으로써, 프로그램 동작을 적절히 행할 수 있다.

본 발명에 따르면, 프로그램 동작이나 리드 동작을 고속화할 수 있다. 또한, 셀 트랜지스터가 과소거 상태가 되더라도 리드 동작을 정상적으로 행할 수 있다.

이하, 도면에 따라 본 발명의 실시형태에 대해 설명한다. 단, 본 발명의 기술적 범위는 이들의 실시형태에 한정되지 않고, 특허청구의 범위에 기재된 사항과 그 균등물까지 미치는 것이다.

도 1은 종래의 비휘발성의 반도체 기억 장치의 구성도이다. 이 반도체 기억 장치는, 복수의 워드선(WL0, WL1)과, 그것에 교차하는 복수의 비트선(BL0, BL1)과, 이들의 교차 위치에 설치된 셀 트랜지스터(MC00∼MC11)를 갖는다. 셀 트랜지스터(MC00)는, 컨트롤 게이트가 워드선(WL0)에 접속되고, 드레인이 비트선(BL0)에 접속되며, 소스가 소스선(SL0)에 접속되어 있다. 다른 셀 트랜지스터도 동일하다. 또한, 비트선(BL0, BL1)은, 칼럼 선택 회로(Y-SEL)를 통해 센스 앰프(SA)에 접속되고, 칼럼 선택 회로(Y-SEL)는, 칼럼 디코더(Y-DEC)에 의해 선택된 칼럼 선택 신호(도시하지 않음)에 의해 대응하는 칼럼 선택 스위치를 도통시켜, 선택된 비트선을 센스 앰프(SA)에 접속한다. 센스 앰프(SA)로부터는 데이터 출력(Dout)이 출력된다. 또한, 워드선 디코더·드라이브 회로(WLDEC/DR)는, 워드선(WL0, WL1) 중의 하나를 선택하여 미리 결정된 승압 전압(Vpp1)으로 구동한다. 소스선 드라이버 회로(SLDR)는, 소스선(SL0)을 미리 결정된 승압 전압(Vpp2)으로 구동한다. 그리고, 승압 회로(PUMP1, PUMP2)는 전원 전압(Vcc)을 승압하여, 제1, 제2 승압 전압(Vpp1, Vpp2)을 생성한다.

도 2는 셀 트랜지스터의 Vg-Id 특성을 도시하는 도면이다. 종래의 반도체 기억 장치에 있어서, 플로팅 게이트에 전자(부의 전하)가 주입되어 있지 않은 소거 상태는 데이터 1에 대응하여 셀 트랜지스터의 임계치 전압은 낮고, 플로팅 게이트에 전자가 주입되어 있는 프로그램 상태는 데이터 0에 대응하여 셀 트랜지스터의 임계치 전압은 높다. 소거 상태의 셀 트랜지스터는 특성(Vdata1)을 가지고, 프로그램 상태의 셀 트랜지스터는 특성(Vdata0)을 갖는다. 따라서, 리드 동작에서, 워드선(WL)에 특성(Vdata0, Vdata1) 사이의 게이트 전압(Vg)을 인가하면, 셀 트랜지스터는 기억 데이터에 따라 도통 또는 비도통 상태가 된다. 이 셀 전류의 유무에 의해 비트선 전위가 상이하고, 센스 앰프(SA)가 그 비트선 전위에 기초하여 기억 데이터(Dout)를 출력한다.

프로그램 동작은 모든 셀 트랜지스터를 소거 상태로 하고 나서 행해진다. 프로그램 동작에서는, 선택된 셀 트랜지스터의 컨트롤 게이트를 워드선을 통해, 예컨대 10 V로 구동하고, 드레인을 비트선을 통해 5 V로 구동하며, 소스를 소스선을 통해 0 V로 구동한다. 이에 따라, 셀 트랜지스터의 드레인·소스 사이에 열 전자가 발생하고, 컨트롤 게이트에 전자가 주입된다. 그 결과, 셀 트랜지스터는 프로그램 검증 레벨(Vpv)을 넘어서 프로그램 상태의 특성(Vdata0)이 된다. 프로그램 검증에서는, 컨트롤 게이트에, 예컨대 5.5 V 정도를 인가하여 셀 트랜지스터가 비도통 상태가 되었는지의 여부를 확인한다.

소거 동작은 모든 셀 트랜지스터를 프로그램 상태로 하고 나서 행해진다. 소거 동작에서는, 어떤 블록 내의 모든 셀 트랜지스터에 대해, 소스와 드레인을 플로팅 상태로 하여, 컨트롤 게이트를 워드선을 통해, 예컨대 -9 V로, 기판을, 예컨대 +9 V로 각각 구동하고, 플로팅 게이트 내의 전자(부의 전하)를 빼낸다. 그 결과, 셀 트랜지스터는 소거 검증 레벨(Vev)을 넘어 소거 상태의 특성(Vdata1)이 된다. 소거 검증에서는, 컨트롤 게이트에, 예컨대 2 V∼3 V를 인가하여 셀 트랜지스터가 도통 상태가 되었는지의 여부를 확인한다.

또한, 소거 동작에서는 블록 내의 셀 트랜지스터에 일제히 소거 전압이 인가되기 때문에, 일부의 셀 트랜지스터의 상태가 과소거 상태(Ve1)가 되는 경우가 있다. 이 과소거 상태(Ve1)의 셀 트랜지스터는, 리드 동작에 의해 워드선이 비선택 상태(그라운드 전위)였더라도 누설 전류를 발생하여 비트선의 전위에 영향을 부여한다. 따라서, 선택된 셀 트랜지스터의 전류의 유무를 비트선 전위로 검출하는 리드 동작에 지장을 주게 된다.

또한, 워드선 디코더·드라이브 회로(WLDEC/DR)는, 워드선(WL0, WL1) 중 어느 하나를 선택하여 미리 결정된 승압 전압(Vpp1)으로 구동하고, 소스선 드라이버 회로(SLDR)는, 소스선(SL0)을 미리 결정된 승압 전압(Vpp2)으로 구동한다. 따라서, 이들 회로는 고내압 트랜지스터로 구성된다. 고내압 트랜지스터는, 미세화 트랜지스터에 비교하면 임계치 전압이 높고, 전원 전압(Vcc)(예컨대 2 V 전후)으로 구동되어도 충분한 온 전류가 발생하지 않고 동작이 늦어진다. 또한, 승압 회로(PUMP1, PUMP2)에 의한 승압 전압을 이용하면 온전류는 충분히 커지지만, 승압 동작에 의해 액세스 속도의 저하가 발생한다.

도 3은 본 실시형태에 있어서의 반도체 기억 장치의 구성도이다. 도 3에는, 2행 2열의 메모리 셀(MC00∼MC11)이 도시되어 있다. 각 메모리 셀(MC)은, 직렬로 접속된 선택 트랜지스터(SG00∼SG11)와 기억 트랜지스터(CG00∼CG11)를 갖는다. 메 모리 셀(MC00)을 예로 들면, 선택 트랜지스터(SG00)는, 플로팅 게이트를 갖지 않는 통상의 N채널 MOS 트랜지스터이고, 그 게이트는 선택 게이트선(SGL0)에 접속되며, 드레인은 비트선(BL0)에 접속된다. 또한, 기억 트랜지스터(CG00)는, 플로팅 게이트를 갖는 N채널 MOS 트랜지스터이고, 그 컨트롤 게이트는 컨트롤 게이트선(CGL0)에 접속되며, 그 소스는 소스선(SL0)에 접속된다. 기억 트랜지스터(CG00)는, 종래의 비휘발성 반도체 기억 장치의 셀 트랜지스터와 동등한 구조이고, 그 데이터 기억의 원리도 도 2에 도시한 것과 동일하다.

선택 게이트선(SGL0, SGL1)은 행 방향으로 연장되어 배치되고, 선택 게이트선 디코더·드라이버(SGDEC/DR)에 의해 선택되어 구동된다. 컨트롤 게이트선(CGL0, CGL1)과 소스선(SL0)도 행 방향으로 연장되어 배치되고 있지만, 어드레스에 의한 선택은 행해지지 않기 때문에, 열 방향으로 연장되도록 배치되어도 좋다. 컨트롤 게이트선 드라이버(CGDR)와 소스선 드라이버(SLDR)는, 컨트롤 게이트선(CGL0, CGL1)과 소스선(SL0)을 각각 미리 결정된 승압 전압(Vpp1, Vpp2)으로 구동한다. 그 때문에, 승압 회로(PUM1, PUM2)가 설치되어 있다.

비트선(BL0, BL1)은, 선택 게이트선(SGL0, SGL1)에 교차하여 열 방향으로 연장되어 배치된다. 비트선(BL0, BL1)은, 각각 P채널 MOS 트랜지스터로 이루어지는 프리차지 트랜지스터(Ppr0, Ppr1)를 통해 전원 전압(Vcc)에 접속된다. 칼럼 선택 회로(Y-SEL)는, 칼럼 디코더(Y-DEC)에 의한 선택 신호에 따라, 비트선(BL0, BL1) 중 1개를 선택하여, 센스 앰프(SA)에 접속한다. 또한, 선택된 비트선(BL)에는, N 채널 MOS 트랜지스터로 이루어지는 디스차지 트랜지스터(Ndis)가 접속된다.

메모리 셀(MC)의 선택은, 선택 게이트선 디코더·드라이버 회로(SGLDEC/DR)가 선택 게이트선(SGL0, SGL1) 중 어느 하나를 어드레스에 의해 선택하여 전원 전압(Vcc)으로 구동하고, 칼럼 선택 회로(Y-SEL)가 비트선(BL0, BL1) 중 어느 하나를 선택하여 센스 앰프(SA) 또는 디스차지 트랜지스터(Ndis)에 접속함으로써 행해진다. 선택 게이트선(SGL0, SGL1) 중 어느 하나를 전원 전압(Vcc)으로 구동함으로써, 행 방향으로 배치된 선택 트랜지스터(SG00∼SG11)를 도통시키고, 기억 트랜지스터(CG00∼CG11)를 비트선에 접속한다. 또한, 비트선(BL0, BL1) 중 어느 하나를 선택함으로써, 단일의 메모리 셀(MC)을 선택한다.

본 실시형태의 반도체 기억 장치에서는, 선택 게이트선(SGL0, SGL1)이 어드레스에 의해 선택되고, 또한 전원 전압(Vcc)으로 구동된다. 따라서, 선택 게이트선 디코더·드라이버 회로(SGDEC/DR)는, 미세화 트랜지스터(Q1)에 의해 구성되는 회로이다. 예컨대, 미세화 트랜지스터에 의한 CMOS 회로이다. 한편, 컨트롤 게이트선(CGL0, CGL1)은, 프로그램 동작 시에 높은 프로그램 전압(Vpp1)으로 구동되고, 소스선(SL0)도 프로그램 동작 시에 높은 전압(Vpp2)으로 구동된다. 따라서, 컨트롤 게이트선 드라이버 회로(CGDR)와 소스선 드라이버 회로(SLDR)는, 고내압 트랜지스터(Q2)에 의해 구성되는 회로이다. 예컨대, 고내압 트랜지스터에 의한 CM0S 회로이다.

그리고, 미세화 트랜지스터(Q1)로 구성되는 선택 게이트선 디코더·드라이버 회로(SGDEC/DR)는, 어드레스에 따라 선택 게이트선(SGL)을 선택하고, 전원 전압(Vcc)으로 구동한다. 이 회로는, 미세화 트랜지스터(Q1)와 낮은 전원 전압(Vcc) 의 조합에 의해 고속 동작이 가능하다. 한편, 컨트롤 게이트선 드라이버 회로(CGDR)와 소스선 드라이버 회로(SLDR)는, 높은 전압에서의 구동 동작이 필요하여 고내압 트랜지스터(Q2)로 구성되지만, 어드레스에 따라 컨트롤 게이트선이나 소스선을 선택하는 경우는 없기 때문에, 고속 동작은 불필요하다.

도 4는, 본 실시형태에 있어서의 트랜지스터의 종류를 설명하는 도면이다. 4개의 블록의 좌측 위로부터 반시계 방향으로 설명한다. 우선, 미세화 트랜지스터(Q1)는, N채널 또는 P채널 MOS 트랜지스터이고, 2 V 전후, 바람직하게는 1.8 V의 전원 전압(Vcc)으로 구동된다. 게이트 산화막(Ox1)은 얇고, 이에 따라 임계치 전압(Vth1)은 0.2 V 전후로 낮으며, 내압(WV1)도 낮다. 이 미세화 트랜지스터(Q1)에 의해 구성되는 선택 게이트선 디코더·드라이버(SGLDEC/DR)는, 미세화 트랜지스터(Q1)의 블록 내에 도시되는 바와 같이, P채널과 N채널의 미세화 트랜지스터(Q1)로 이루어지는 CMOS 인버터를 최종단에 갖는 회로이다. PMOS의 소스에는 전원 전압(Vcc)이 인가되고, CMOS 인버터의 게이트에는 Vcc와 GND의 신호가 인가된다.

고내압 트랜지스터(Q2)는, N채널 또는 P채널 MOS 트랜지스터이고, 5 V∼10 V의 승압 전압(Vpp) 또는 전원 전압(Vcc)으로 구동된다. 게이트 산화막(Ox2)은 Ox1 보다 두껍고, 그에 따라 임계치 전압(Vth2)은 0.8 V 전후로 Vth1보다 높으며, 내압(WV2)도 내압(WV1)보다 높다. 이 고내압 트랜지스터(Q2)에 의해 구성되는 컨트롤 게이트선 드라이버(CGLDR)나 소스선 드라이버(SLDR)는, 고내압 트랜지스터(Q2)의 블록 내에 도시되는 바와 같이, P채널과 N채널의 미세화 트랜지스터(Q2)로 이루어지는 CM0S 인버터를 최종단에 갖는 회로이다. PM0S의 소스에는 승압 전압(Vpp)이 인가된다.

기억 트랜지스터(CG)는, 플로팅 게이트를 갖는 N채널 MOS 트랜지스터이고, 프로그램 동작, 리드 동작 등으로 승압 전압(Vpp1, Vpp2)이 인가되는 경우가 있으며, 터널 산화막과 플로팅 게이트와 컨트롤 게이트와의 사이의 산화막으로 이루어지는 산화막(Ox4)은 Q1, Q2보다 두껍고, 내압(WV4), 임계치 전압(Vth4)은 Q1, Q2보다 높다.

또한, 선택 게이트 트랜지스터(SG)는, 기억 트랜지스터(CG)의 플로팅 게이트와 컨트롤 게이트를 단락한 구조이고, 프로그램 동작 등으로 승압 전압(Vpp)이 인가되는 경우가 있다. 그리고, 터널 산화막(Ox3)은, Q1, Q2보다 두껍지만, CG의 산화막(Ox4)보다는 얇다. 혹은 Ox4와 동일한 두께이다. 얇은 경우에는 그에 따라, 내압(WV3), 임계치 전압(Vth3)은 Q1, Q2보다 높지만 CG보다 낮다.

다음으로, 본 실시형태에 있어서의 반도체 기억 장치의 프로그램 동작, 리드 동작, 소거 동작에 대해 순서대로 설명한다.

[프로그램 동작]

도 5는 프로그램 동작을 설명하기 위한 도면이다. 또한, 도 6, 도 7은 프로그램 시퀀스를 설명하는 도면이다. 그리고, 도 8은 프로그램 동작의 흐름도이다. 프로그램 동작은, 모든 메모리 셀(MC00∼MC11) 내의 기억 트랜지스터(CG00∼CG11)가 소거 상태로 된 후에, 메모리 셀을 선택하여 행해진다. 이하, 임시로 메모리 셀(MC00)이 선택되어 프로그램되는 것으로 한다.

도 6에 도시되는 바와 같이, 시간(t1)에서, 모든 비트선(BL0, BL1)이 프리차 지 트랜지스터(Ppr0, Ppr1)를 통해 전원 전압(Vcc)으로 프리차지되고, 선택된 비트선(BL0)이 칼럼 선택 회로(Y-SEL)를 통해 디스차지 트랜지스터(Ndis)에 의해 접속되고 그라운드 전위까지 디스차지된다. 다음으로, 시간(t3)에서 소스선 구동 회로(SLDR)가 모든 소스선(SL)을 전원 전압(Vcc)으로 구동한다. 또한, 시간(t4)에서, 선택 게이트선 디코더·드라이버 회로(SGDEC/DR)가, 어드레스에 의해 선택한 선택 게이트선(SG0)을 전원 전압(Vcc)으로 구동한다.

이 상태로, 시간(t5)에서, 컨트롤 게이트선 구동 회로(CGDR)가, 모든 컨트롤 게이트선(CG0, CG1)을 프로그램 전압(Vpp1)으로 구동한다. 이 프로그램 전압(Vpp1)은, 후술하는 이유에 의해, 낮은 전압으로부터 순차적으로 높은 전압으로 승압하여 인가하는 것이 바람직하다. 그리고, 마지막으로, 시간(t6)에서 소스선 구동 회로(SLDR)가 모든 소스선(SL)을 전원 전압(Vcc)으로부터 5.5 V 정도의 승압 전압(Vpp2)으로 구동한다.

도 5의 좌측에, 프로그램 동작 시의 시간(t5, t6)에서의 인가 전압이 도시되어 있다. 선택된 메모리 셀(MC00)에서는, 선택 게이트선(SGL0)이 전원 전압(Vcc), 비트선(BL0)이 그라운드 전위이기 때문에, 선택 트랜지스터(SG00)가 도통 상태가 된다. 선택되어 있지 않은 메모리 셀에서는, 선택 게이트선(SGL)이 그라운드 전위 혹은 비트선(BL)이 프리차지 레벨(Vcc)이기 때문에, 선택 트랜지스터(SG)가 도통하는 경우는 없다. 그리고, 시간(t6)에서, 기억 트랜지스터(CG00)의 컨트롤 게이트에는 승압된 프로그램 전압(Vpp1)이, 소스선(SL0)에는 승압된 전압(Vpp2)이 각각 인가되고, 소스선(SL0)에 접속된 소스로부터 노드(NA)를 향해 전류가 흘러 열 전 자(HE)가 발생한다. 이 열 전자(HE)가, 터널 효과에 의해 기억 트랜지스터의 컨트롤 게이트에 주입된다.

상기한 바와 같이, 프로그램 시퀀스에서는 도 6에 도시한 바와 같이, 비트선(BL)의 구동, 소스선(SL)의 구동, 선택 게이트선(SGL)의 구동 후에, 컨트롤 게이트선(CGL)의 구동이 행해진다.

시간(t6)에서의 승압 전압(Vpp1, Vpp2)에 의한 프로그램 펄스가 인가된 후, 도 6에 도시하는 바와 같이 BL, SG, CG, SL을 전부 그라운드 전위로 복귀한 후에, 프로그램 검증이 행해진다. 프로그램 검증에서는, 선택 게이트선(SGL0)을 전원 전압(Vcc)으로 구동하고, 비트선(BL0)을 센스 앰프(SA)에 접속하며, 소스선(SL0)을 그라운드 전위로 한다. 단, 모든 비트선이 프리차지 되고, 선택 비트선이 디스차지되는 경우는 없다. 센스 앰프(SA) 내의 부하 회로에 의해 선택된 비트선(BL0)은 미리 결정된 레벨로 유지된다. 그리고, 컨트롤 게이트선(CGL0)에 프로그램 검증 전압(Vpv)이 인가되고, 기억 트랜지스터(CG00)가 도통인지 비도통인지에 따라 발생하는 드레인 전류(Id)의 유무를, 비트선(BL0)의 전위에 기초하여 센스 앰프(SA)가 검출한다.

프로그램 동작과 프로그램 검증은, 반복 행해진다. 프로그램 검증으로 모든 기억 트랜지스터의 비도통 상태가 확인되면 프로그램 동작은 종료한다.

프로그램 동작의 시간(t2)에서 모든 비트선(BL0, BL1)을 프리차지 트랜지스터(Ppr0, Ppr1)로부터 프리차지했지만, 프리차지 트랜지스터를 설치하지 않더라도, 각 비트선에는 소스선(SL0)으로부터 메모리 셀(MC00, MC01)을 통해 프리차지 전류 를 공급하여도 좋다. 그 경우는, 메모리 셀(MC00, MC01) 내의 기억 트랜지스터와 선택 트랜지스터를 함께 도통시키는 것이 필요하다.

본 실시형태에서는, 바람직하게는, 프로그램 동작에서의 컨트롤 게이트선(CGL)의 인가 전압(Vpp1)을, 비교적 낮은 전압으로부터 프로그램 동작을 개시하고, 프로그램 검증을 패스할 때마다 순차적으로 승압한 전압으로 변경한다. 그 이유는 다음과 같다.

프로그램 동작에서는, 선택 트랜지스터(SG00)가 도통하고 있는 상태에서, 컨트롤 게이트선(CGL0)에 승압 전압(Vpp1)을 인가하고, 소스선(SL0)에 승압 전압(Vpp2)(5.5 V)을 인가한다. 프로그램 동작 개시 시에는, 기억 트랜지스터(CG00)의 플로팅 게이트에는 전자는 주입되어 있지 않기 때문에, 그 임계치 전압은 낮다. 따라서, 승압 전압(Vpp1)이 높은 전압의 경우는, 기억 트랜지스터(CG00)의 드레인 전류[소스선(SL0)으로부터 노드(NA)에 흐르는 전류]의 값이 크고, 선택 트랜지스터(SG00)의 전압 강하가 크며 노드(NA)의 전위 상승이 커진다. 그 때문에, 기억 트랜지스터(CG00)의 소스와 드레인 사이의 전압이 작고, 충분한 에너지 레벨을 갖는 열 전자(HE)가 발생하지 않으며 전자의 주입이 불충분하게 된다.

그래서, 도 7에 도시하는 바와 같이, 바람직한 실시형태에서는, 프로그램 동작의 개시 시에는 컨트롤 게이트선(CGL0)의 승압 전압(Vpp1)을, 예컨대 6 V 정도의 낮은 전압으로 하고, 그 프로그램 전압을 인가한 후에 예컨대 3.5 V 정도의 프로그램 검증 전압으로 프로그램 검증을 행한다. 프로그램 검증을 패스하고 나서, 승압 전압(Vpp1)을 예컨대, 8 V 정도로 승압하여 프로그램 펄스를 인가한다. 그 후, 예 컨대 4.5 V 정도의 프로그램 검증 전압으로 프로그램 검증을 행한다. 이 프로그램 검증을 패스하고 나서, 승압 전압(Vpp1)을 10 V 정도로 승압하여 프로그램 펄스를 인가하고, 예컨대 5.5 V 정도의 프로그램 검증 전압으로 프로그램 검증을 행한다. 즉, 프로그램 전압(Vpp1)과 프로그램 검증 전압을 순차적으로 상승시키면서, 프로그램 펄스의 인가를 반복한다.

프로그램 개시 시에 낮은 승압 전압(Vpp1)을 인가함으로써, 기억 트랜지스터(CG00)의 드레인 전류치를 억제할 수 있다. 이에 따라, 노드(NA)가 상승하는 것이 억제되고, 기억 트랜지스터(CG00)에 충분한 에너지를 갖는 열 전자를 발생시킬 수 있다. 그리고, 일단 어느 정도의 전자가 플로팅 게이트에 주입되어 임계치 전압이 상승하면, 승압 전압(Vpp1)을 보다 높은 전위로 변경하고, 기억 트랜지스터의 드레인 전류를 동일한 정도로 억제하면서 또한 충분한 드레인 전류를 발생시켜, 열 전자를 발생시킨다. 그리고, 최후에는, 승압 전압(Vpp1)을 종래예와 동일한 정도인 10 V 정도로 하여, 열 전자를 발생시켜 플로팅 게이트에 주입한다.

상기한 바와 같이, 프로그램 펄스를 인가할 때의 컨트롤 게이트의 프로그램 전압[승압 전압(Vpp1)]을 순차적으로 높게 변경하기 때문에, 그것에 대응하는 프로그램 검증 전압도 순차적으로 높게 한다. 이에 따라, 프로그램 검증에서는, 각각의 단계에서의 기억 트랜지스터의 임계치 레벨의 상승을 확인할 수 있다.

도 8의 흐름도에 따라 프로그램 동작을 상술한다. 프로그램 시퀀스는 도 6에 도시한 바와 같다. 이 도 6에 있어서 컨트롤 게이트선(CGL)에는 승압 전압(Vpp1)이 프로그램 전압(Vp)으로서 인가된다. 그리고, 이 프로그램 전압(Vp)은 낮은 전압으 로부터 순차적으로 높은 전압으로 변경된다.

최초에 프로그램 전압[Vp(= Vpp1)]은 전술한 바와 같이 6 V 정도의 낮은 초기값(Vpi)으로 설정되고, 도 6의 시퀀스에 의해 컨트롤 게이트선(CGL)에 인가된다(S10). 컨트롤 게이트선(CGL)에 초기값의 프로그램 전압(Vp= Vpi)이 인가되고, 소스선(SL)에 승압 전압(Vpp2)이 인가되면, 열 전자(HE)가 발생하여, 그 전자가 플로팅 게이트에 주입된다. 그 후, 프로그램 검증이 행해진다(S12). 최초의 프로그램 검증 전압(Vpvi)도 전술한 바와 같이 3.5 V 정도의 낮은 전압으로 설정되어 있다.

상기한 프로그램 전압의 인가(S10)와 프로그램 검증(S12)이, 프로그램 검증을 패스할 때까지(S14의 YES) 반복된다. 단, 규정 횟수를 넘으면(S16의 YES), 현재의 프로그램 전압(Vp= Vpi)에서는 전자의 주입을 할 수 없기 때문에, 프로그램 전압(Vp)을 초기값(Vpi)보다 낮은 값으로 변경한다(S18). 규정 횟수 이내에 초기값(Vpi)에서 전자의 주입을 할 수 없는 경우란, 그 기억 트랜지스터(CG)가 과소거 상태에 있고, 임계치 전압이 매우 낮거나 부로 되어 있는 경우이다. 과소거 상태의 경우에는 임계치 전압이 지나치게 낮은 또는 부로 되어 있기 때문에, 초기값(Vpi)이라도 기억 트랜지스터의 드레인 전류가 지나치게 커져, 노드(NA)가 상승하고, 열 전자(HE)가 유효하게 발생하지 않는다. 그래서, 예외적으로 프로그램 전압(Vpp)(= Vpp1)을 보다 낮은 전압 또는 부전압으로 하여, 프로그램(S10)과 검증(S12)을 다시 하는 것이 유효하다.

초기값(Vpi)에서의 프로그램 검증을 패스하면(S14의 YES), 프로그램 전압(Vp)을 소정치(dV1)만큼 상승시켜 프로그램 전압의 인가를 행한다(S19, S20). 그 리고, 프로그램 검증 전압(Vpv)도 소정치(dV2)만큼 상승시켜 프로그램 검증을 행한다(S19, S22). 이 프로그램 검증을 패스할 때까지(S24의 YES), 상기한 공정(S20, S22)을 반복한다. 단, 규정 횟수 반복하여도 프로그램 검증을 패스할 수 없는 경우에는(S26의 YES), 그 메모리 셀에의 프로그램이 불가능이라고 보기 때문에 프로그램 페일이 된다(S28).

프로그램 전압이 최대 전압에 달할 때까지(S30의 YES), 프로그램 검증을 패스할 때마다(S24의 YES), 프로그램 전압(Vp)을 소정치(dV1)씩 상승시켜 프로그램 전압의 인가를 행하고(S32, S20), 프로그램 검증 전압(Vpv)도 소정치(dV2)씩 상승시켜 프로그램 검증을 행한다(S32, S22). 프로그램 전압(Vp)이 최대 전압, 예컨대 10 V일 때에 프로그램 검증을 패스하면, 다음 어드레스의 메모리 셀에 대해, 프로그램 동작을 행한다(S34).

이 프로그램 동작에서는, 선택 게이트선(SGL)이 어드레스 선택의 대상이 되지만, 선택 게이트선 디코더·드라이버 회로(SGLDEC/DR)가 미세화 트랜지스터(Q1)로 구성되어 전원 전압(Vcc)으로 구동되기 때문에, 선택 동작은 고속으로 행해진다. 한편, 컨트롤 게이트선(CGL)과 소스선(SL)은 승압 전압(Vpp1, Vpp2)으로 구동되지만, 이들을 구동하는 컨트롤 게이트선 드라이버 회로(CGDR)와 소스선 드라이버 회로(SLDR)는, 어드레스에 의한 선택 동작은 행하지 않고, 모든 컨트롤 게이트선과 모든 소스선을 승압 전압으로 구동한다. 따라서, 고내압의 트랜지스터(Q2)로 구성되어 있더라도, 프로그램 동작을 느리게 하는 원인으로는 되지 않는다.

[리드 동작]

도 9는, 리드 동작을 설명하는 도면이다. 리드 동작은, 컨트롤 게이트의 전압이 리드 기준 전압(Vref)이 되는 것 외에는, 프로그램 검증과 동일하다. 소스선(SL)은 그라운드 전위가 되고, 선택된 선택 게이트선(SGL)은 전원(Vcc)으로 구동되며, 선택된 비트선(BL)은 센스 앰프(SA)에 접속된다. 센스 앰프에는 도시하지 않은 부하 회로가 설치되고, 비트선(BL)을 부하 회로를 통해 전원 전압(Vcc)에 접속한다. 또한, 모든 콘트롤 게이트선(CGL)에는 리드 기준 전압(Vref)이 인가된다.

선택된 메모리 셀에서는, 선택 트랜지스터(SG00)가 도통 상태가 되고, 기억 트랜지스터(CG00)가 프로그램 상태(임계치 전압 대)이면 비도통, 소거 상태(임계치 전압 소)이면 도통한다. 따라서, 기억 트랜지스터의 상태에 따라, 드레인 전류(Id)가 발생 또는 비발생이 된다. 이 드레인 전류(Id)의 유무에 의해, 비트선(BL)의 전위가 상이하고, 센스 앰프(SA)가 그것을 검출한다.

리드 동작이라도, 선택 게이트선(SGL)과 비트선(BL)만이 어드레스에 의해 선택되고, 전체 컨트롤 게이트선(CGL)과 전체 소스선(SL)에는, 각각 리드 기준 전압(Vref)과 그라운드 전압(GND)이 인가된다. 따라서, 선택 게이트선(SGL)을 구동하는 선택 게이트선 디코더·드라이버 회로(SGLDEC/DR)의 고속 동작에 의해, 리드 동작의 액세스 타임은 짧다.

또한, 본 실시형태의 메모리 셀은 선택 트랜지스터와 기억 트랜지스터로 구성되어 있다. 따라서, 리드 동작에 있어서, 선택 비트선에 접속되어 있는 비선택의 메모리 셀의 기억 트랜지스터가 과소거 상태가 되어 있더라도, 선택 트랜지스터에 의해 비트선에 접속되지 않기 때문에, 판독 불량은 발생하지 않는다.

[소거 동작]

도 10은 소거 동작을 설명하는 도면이다. 소거 동작은, 블록 내의 모든 메모리 셀을 프로그램 상태로 한 후에 행해진다. 도 10의 좌측에 도시한 바와 같이, 소거 동작은, 블록 내의 모든 메모리 셀에 대해, 선택 게이트선(SGL0)과 소스선(SL0)을 플로팅 상태로 하고, 기억 트랜지스터(CG00)의 컨트롤 게이트선(CGL)에, 예컨대 -9 V의 소거 전압(Ve)을 인가하며, 그 기판에, 예컨대 +9 V의 전압(Vsub)을 인가한다. 이에 따라, H-N(파울러-놀트하임) 터널 현상에 의해, 플로팅 게이트 내의 전자(부의 전하)가 기판측으로 빼내어진다.

상기한 소거 펄스를 인가한 후에, 소거 검증이 행해진다. 도 10의 우측에 도시한 바와 같이, 소거 검증은, 컨트롤 게이트의 전압이 소거 검증 전압(Vev)이 되는 것 외에는, 전술의 프로그램 검증, 리드 동작과 동일하다. 즉, 선택된 선택 게이트선(SGL0)이 전원 전압(Vcc)으로 구동되고, 선택된 비트선(BL0)이 센스 앰프에 접속된다. 그리고, 모든 소스선(SL)이 그라운드 전위가 되고, 모든 컨트롤 게이트선(CGL)이 소거 검증 전압(Vev)이 된다. 이 때, 소거에 의해 충분히 전자가 빼내어져 임계치 전압이 저하하고 있으면, 기억 트랜지스터(CG00)는 도통하지 않아, 드레인 전류(Id)는 발생하지 않는다. 소거가 불충분하고 임계치 전압이 저하하고 있지 않으면, 기억 트랜지스터(CG00)는 도통하여 드레인 전류(Id)가 발생한다. 드레인 전류(Id)의 유무가 비트선(BL0)을 통해 센스 앰프(SA)에서 검출된다.

이상 설명한 바와 같이, 본 실시형태의 비휘발성 반도체 장치에 따르면, 메모리 셀이 과소거 상태가 되더라도 리드 동작을 정상적으로 행할 수 있다. 또한, 어드레스에 의한 선택 동작을 전원 전압(Vcc)으로의 구동 동작으로 행하기 때문에, 그 구동 회로를 미세화 트랜지스터로 구성할 수 있고 고속화를 도모할 수 있다. 승압 전압에 의한 구동 동작이 필요한 컨트롤 게이트선(CGL)과 소스선(SL)은 어드레스에 의한 선택 동작이 없고, 모든 컨트롤 게이트선과 모든 소스선을 일제히 구동하기 때문에, 이들을 구동하는 회로(CGDR, SLDR)의 동작이 고속 동작을 방해하지 않는다.

도 1은 종래의 비휘발성의 반도체 기억 장치의 구성도.

도 2는 셀 트랜지스터의 Vg-Id 특성을 도시하는 도면.

도 3은 본 실시형태에 있어서의 반도체 기억 장치의 구성도.

도 4는 본 실시형태에 있어서의 트랜지스터의 종류를 설명하는 도면.

도 5는 프로그램 동작을 설명하기 위한 도면.

도 6은 프로그램 시퀀스를 설명하는 도면.

도 7은 프로그램 시퀀스를 설명하는 도면.

도 8은 프로그램 동작의 흐름도.

도 9는 리드 동작을 설명하는 도면.

도 10은 소거 동작을 설명하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

MC: 메모리 셀 BL: 비트선

SG: 선택 트랜지스터 CG: 기억 트랜지스터

SL: 소스선 SGL: 선택 게이트선

CGL: 컨트롤 게이트선

SGDEC/DR: 선택 게이트선 디코더·드라이버 회로

CGDR: 컨트롤 게이트선 드라이버 회로

SLDR: 소스선 드라이버 회로 Vpp1: 승압 전압, 제1 프로그램 전압

Vpp2: 승압 전압, 제2 프로그램 전압

Claims

비휘발성의 반도체 기억 장치로서,

선택 트랜지스터와 이 선택 트랜지스터에 접속되고 컨트롤 게이트를 갖는 기억 트랜지스터를 갖는 복수의 메모리 셀과,

상기 선택 트랜지스터의 게이트에 접속되는 복수의 선택 게이트선과,

상기 기억 트랜지스터의 컨트롤 게이트에 접속되는 복수의 컨트롤 게이트선과,

상기 기억 트랜지스터의 소스에 접속되는 복수의 소스선과,

상기 선택 게이트선에 교차하여 상기 선택 트랜지스터에 접속되는 복수의 비트선과,

상기 복수의 선택 게이트선을 구동하는 선택 게이트선 드라이버 회로와,

상기 복수의 컨트롤 게이트선을 구동하는 컨트롤 게이트선 드라이버 회로와,

상기 복수의 소스선을 구동하는 소스선 드라이버 회로

를 포함하고,

상기 선택 게이트선 드라이버 회로는, 제1 게이트 절연막을 갖는 제1 트랜지스터에 의해 구성되며, 상기 선택 게이트선을 제1 구동 전압으로 구동하고,

상기 컨트롤 게이트선 드라이버 회로와 소스선 드라이버 회로는, 상기 제1 게이트 절연막보다 두꺼운 제2 게이트 절연막을 갖는 제2 트랜지스터에 의해 구성되고, 상기 컨트롤 게이트선과 상기 소스선을 상기 제1 구동 전압보다 높은 승압 전압으로 각각 구동하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

프로그램 동작 시에 있어서,

어드레스 선택된 비트선은 낮은 전위로 디스차지되고, 그 이외의 비트선은 높은 전위로 프리차지되며,

상기 컨트롤 게이트선 드라이버 회로는 모든 컨트롤 게이트선에 제1 프로그램 전압을 인가하고, 상기 소스선 드라이버 회로는 모든 소스선에 제2 프로그램 전압을 인가하며, 상기 선택 게이트선 드라이버 회로는 어드레스 선택한 선택 게이트선을 상기 제1 구동 전압으로 구동하는 것을 특징으로 하는 반도체 기억 장치.
제2항에 있어서,

상기 제1 구동 전압은 전원 전압이고,

상기 제1, 제2 프로그램 전압은 전원 전압으로부터 승압한 전압을 포함하는 것을 특징으로 하는 반도체 기억 장치.
제2항에 있어서,

리드 동작 시에는, 상기 컨트롤 게이트선 드라이버 회로는 모든 컨트롤 게이트선에 리드 기준 전압을 인가하고, 상기 선택 게이트선 드라이버 회로는 어드레스 선택한 선택 게이트선을 상기 제1 구동 전압으로 구동하는 것을 특징으로 하는 반 도체 기억 장치.
제2항에 있어서,

상기 프로그램 동작 시에 있어서,

상기 컨트롤 게이트선 드라이버 회로는, 상기 컨트롤 게이트선에 인가하는 제1 프로그램 전압을 순차적으로 상승시킨 전압으로 변경하면서, 상기 제1 프로그램 전압의 인가를 반복하는 것을 특징으로 하는 반도체 기억 장치.
제5항에 있어서,

상기 프로그램 동작 시에 있어서,

상기 컨트롤 게이트선 드라이버 회로는, 상기 제1 프로그램 전압의 상승에 대응하여, 대응하는 프로그램 검증 전압도 순차적으로 상승시키는 것을 특징으로 하는 반도체 기억 장치.
제2항에 있어서,

프로그램 동작에서는, 상기 기억 트랜지스터에, 상기 소스선으로부터 상기 선택 트랜지스터를 향하는 드레인 전류를 발생시키고,

리드 동작에서는, 상기 기억 트랜지스터에, 기억 데이터에 따라, 상기 선택 트랜지스터로부터 상기 소스선을 향하는 드레인 전류를 발생시키는 것을 특징으로 하는 반도체 기억 장치.
선택 트랜지스터와 이 선택 트랜지스터에 접속되고 컨트롤 게이트를 갖는 기억 트랜지스터를 갖는 복수의 메모리 셀과,

상기 복수의 메모리 셀의 선택 트랜지스터의 게이트에 접속되는 복수의 선택 게이트선과,

상기 복수의 메모리 셀의 기억 트랜지스터의 컨트롤 게이트에 접속되는 복수의 컨트롤 게이트선과,

상기 복수의 메모리 셀의 기억 트랜지스터의 소스에 접속되는 복수의 소스선과,

상기 선택 게이트선에 교차하여 복수의 메모리 셀의 선택 트랜지스터에 접속되는 복수의 비트선

을 포함하고,

프로그램 동작에서는 기억 트랜지스터에 소스선으로부터 드레인 전류를 흘리고, 리드 동작에서는 기억 트랜지스터에 소스선으로 드레인 전류를 흘리는 것을 특징으로 하는 반도체 기억 장치.
제8항에 있어서,

상기 프로그램 동작 시에 있어서,

상기 컨트롤 게이트선에 인가하는 프로그램 전압을 제1 전압으로부터 순차적으로 상승시킨 제2 전압으로 변경하면서, 상기 프로그램 전압의 인가를 반복하는 것을 특징으로 하는 반도체 기억 장치.
제9항에 있어서,

상기 프로그램 동작 시에 있어서,

상기 프로그램 전압의 상승에 대응하여, 대응하는 프로그램 검증 전압도 순차적으로 상승시키는 것을 특징으로 하는 반도체 기억 장치.